JP2005311751A - 可変容量回路 - Google Patents
可変容量回路 Download PDFInfo
- Publication number
- JP2005311751A JP2005311751A JP2004126514A JP2004126514A JP2005311751A JP 2005311751 A JP2005311751 A JP 2005311751A JP 2004126514 A JP2004126514 A JP 2004126514A JP 2004126514 A JP2004126514 A JP 2004126514A JP 2005311751 A JP2005311751 A JP 2005311751A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- channel mosfet
- level
- gate
- switch control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
【課題】 高耐圧プロセスを使用することなくスイッチの高耐圧化が図れるMOSスイッチを用いた可変容量回路を提供する。
【解決手段】 本可変容量単位回路は、オフの際には、Q1のゲートをVHHに制御するとともに、Q2のゲートをVDDまたはその近傍に制御するpMOSスイッチ制御回路1を設けたことで、MOSFETに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
【選択図】図1
【解決手段】 本可変容量単位回路は、オフの際には、Q1のゲートをVHHに制御するとともに、Q2のゲートをVDDまたはその近傍に制御するpMOSスイッチ制御回路1を設けたことで、MOSFETに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
【選択図】図1
Description
本発明は、スイッチとキャパシタで構成され、スイッチのオン/オフによって容量値を可変できる可変容量回路に関し、特にスイッチをMOSFETで実現する際に耐圧を向上させる回路構成に関する。
図6(a)は、負荷にインダクタンスを用いたオープンドレイン形出力バッファの基本回路の回路図である。OUTは出力端子、CLは外部負荷容量である。このように、インダクタンスを負荷に用いる利点は、OUT端子のHレベル(VOL)を電源電圧VDD以上に昇圧できることにある。すなわち、大出力振幅が得られる。なお、OUT端子のLレベル(VOL)はGNDレベルである。
この利点を享受するには、いくつかの制約がある。まず、第1に、端子INに印加される信号は、HレベルとLレベルが一定の時間内に入れ替わるトグル信号である必要がある。第2に、LとCLで決まる共振周波数を入力信号(IN)の基本周波数より低く設定する必要がある。負荷容量CLが変動する場合は、Lの値を調整する機構が必要になる。
なお、図6(a)に示すインダクタンス負荷の回路が下記の非特許文献1に記載されている。
図6(b)は、図6(a)のLを、L’と可変容量CVにより誘導性リアクタンス(波線部)として実現した場合の回路図である。
図6(c)は、図6(b)の破線で囲んだ回路内の2端子回路のリアクタンスの周波数依存性を示す図である。ω0は、CVとL’とで決まる共振周波数である。当該回路はω0以下の周波数で誘導性を示すので、図6(a)の代わりに用いることができる。誘導係数の小さな小型のインダクタでも、ω0に近い周波数で使用することにより大きなリアクタンスを実現できる。リアクタンスの大きさは、キャパシタの値を変えることで調整可能である。集積回路にはインダクタよりもキャパシタの方が搭載しやすいので可変容量キャパシタの需要が大きい。
図7は、ディジタル制御によって、キャパシタの値を変える回路例を示す図である。このように、スイッチSWをオン/オフ制御することでキャパシタCXを有効/無効にすることができる。
なお、図7に示すスイッチが下記の非特許文献2に記載されている。
図8(a)は、図7中の1点破線で囲んだ単位回路をCMOS回路で実現する際の回路例を示す図である。QXは、pチャネルMOS電界効果トランジスタ(以下、MOS電界効果トランジスタをMOSという。また、チャネルの違いに言及するときはpMOS、nMOSのように略記する。)で構成されたスイッチであり、INV5,6はインバータ(バッファ回路)である。バッファ回路の電源電圧VHHは、出力端子OUTのVOH相当もしくはVOH以上の電圧であり、制御信号/SELがLレベルになるとスイッチオン、Hレベルになるとスイッチオフとなる。
なお、本明細書の図面では、MOSを図8(b)のように表記する。
黒田訳、"RFマイクロエレクトロニクス"、PP.325−326、丸善、平成14年発行 原央、"超LSI入門シリーズ5 MOS集積回路の基礎"、p.33、近代科学社、1992年発行
黒田訳、"RFマイクロエレクトロニクス"、PP.325−326、丸善、平成14年発行 原央、"超LSI入門シリーズ5 MOS集積回路の基礎"、p.33、近代科学社、1992年発行
ところが、図8(a)の回路では、QXをオフに制御すると、CXにCgsもしくはCdsが直列に接続された状態になる。ここで、Cgsはゲート・ソース間の寄生容量、Cdsはドレイン・ソース間の寄生容量である。これらの容量はCXに比べて十分小さい。そのため、容量比に応じて分圧されるとは言うものの、出力端子OUTに現れる電圧の殆どは、QXのゲート・ソース間、もしくはドレイン・ソース間に印加される。
図6(b)の構成では、出力端子OUTに電源電圧VDD以上の電圧が現れるので、このような用途に使用するスイッチ素子Qxには高い耐圧が要求される。すなわち、QXを高耐圧の半導体製造プロセスで製造する必要があるので、製造コストの上昇につながるという問題があった。
そこで本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、高耐圧プロセスを使用することなく高耐圧化が図れるMOSスイッチを用いた可変容量回路を提供することにある。
上記課題を解決するために、請求項1の本発明は、第1のpチャネルMOSFETと、該第1のpチャネルMOSFETにカスコード接続される第2のpチャネルMOSFETと、該第2のpチャネルMOSFETに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、前記第1および第2のpチャネルMOSFETをオン/オフさせるMOSスイッチ制御回路であって、オフの際には、前記第1のpチャネルMOSFETのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第2のpチャネルMOSFETのゲートを、前記電源の電圧またはその近傍に制御するMOSスイッチ制御回路とで構成される単位回路を1回路以上備えたことを特徴とする可変容量回路をもって解決手段とする。
請求項2の本発明は、第1のpチャネルMOSFETおよび第1のnチャネルMOSFETと、該第1のpチャネルMOSFETおよび第1のnチャネルMOSFETのそれぞれにカスコード接続される第2のpチャネルMOSFETおよび第2のnチャネルMOSFETと、該第2のpチャネルMOSFETおよび第2のnチャネルMOSFETに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、前記第1および第2のpチャネルMOSFETをオン/オフさせるMOSスイッチ制御回路であって、オフの際には、前記第1のpチャネルMOSFETのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第2のpチャネルMOSFETのゲートを、前記電源の電圧またはその近傍に制御する第1のMOSスイッチ制御回路と、前記第1および第2のnチャネルMOSFETをオン/オフさせるMOSスイッチ制御回路であって、オフの際には、前記第1のnチャネルMOSFETのゲートを、GNDレベルに制御するとともに、前記第2のnチャネルMOSFETのゲートを、前記電源の電圧またはその近傍に制御する第2のMOSスイッチ制御回路とで構成される単位回路を1回路以上備えたことを特徴とする可変容量回路をもって解決手段とする。
請求項3の本発明は、MOSFETのゲート・ソース間またはドレイン・ソース間の1箇所以上にブートストラップ容量を備えたことを特徴とする請求項1または2記載の可変容量回路をもって解決手段とする。
本発明によれば、オフの際には、第1のpチャネルMOSFETのゲートを出力端子の最大電圧またはそれ以上に制御するとともに、第2のpMOSFETのゲートを電源の電圧またはその近傍に制御するMOSスイッチ制御回路を設けたことで、MOSFETに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
また、オフの際には、第1のnチャネルMOSFETのゲートをGNDレベルに制御するとともに、第2のnMOSFETのゲートを電源の電圧またはその近傍に制御するMOSスイッチ制御回路を設けたことで、MOSFETに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
また、MOSFETのゲート・ソース間またはドレイン・ソース間の内の1箇所以上にブートストラップ容量を備えたことで、かかる端子間に過渡状態を含めて印加される電圧を低く抑えることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
以下、本発明の実施の形態を図面を参照して説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る可変容量回路を構成する単位回路の回路図である。以下、この単位回路を可変容量単位回路という。
図1は、本発明の第1の実施の形態に係る可変容量回路を構成する単位回路の回路図である。以下、この単位回路を可変容量単位回路という。
本可変容量単位回路は、スイッチをpMOSで構成した回路であり、正の電圧VDDを出力する電源(電源VDDという)にpチャネルMOSQ1のドレインが接続され、Q1のソースはpチャネルMOSQ2のドレインに接続される。つまり、Q1にQ2がカスコード接続される。Q2のソースは、キャパシタCXの一方の電極に接続され、CXの他方の電極が出力端子OUTに接続される。
本可変容量単位回路は、図7の1点破線で囲んだ単位回路に相当するものであり、かかる回路を1以上用いることにより、図6(b)のCvが実現できる。したがって、出力端子OUTには、図6(b)のL’、QBF、CLなどが接続される。
また、本可変容量単位回路では、出力端子OUTのHレベル以上の正電圧VHHを出力する電源(電源VHHという)が用いられる。通常はVHHは、2・VDD程度である。電源VHHは、独立電源としてもよいし、電源VDDと倍電圧発生回路により電源VHHを生成してもよい。
Q1およびQ2のボディ端子は電源VHHに接続される。また、電源VDDと電源VHHがpMOSスイッチ制御回路1に接続される。pMOSスイッチ制御回路1には、/SEL(Lレベルでスイッチオン、Hレベルでスイッチオフとなる制御信号)が入力される。pMOSスイッチ制御回路1の出力端子OUT1はQ1のゲートに接続され、pMOSスイッチ制御回路1の出力端子OUT2はQ2のゲートに接続される。
また、本可変容量単位回路では、Q1とQ2のゲート・ソース間にブートストラップ容量C1とC2がそれぞれ設けられている。C1とC2の一方を設ける構成としてもよい。
本可変容量単位回路では、/SELがHレベルのときには、OUT1をVHHレベルに、OUT2をVDD−Vthnレベルに制御する。ここで、VthnはnチャネルMOSのしきい値電圧である(以下同じ)。N1がVHHレベルの時、N2はVHHレベルになる。N1がGNDレベルの時、N2は(VDD−Vthn +|Vthp|)である。
一方、/SELがLレベルのときには、OUT1をGNDレベルに、OUT2をGNDレベルに制御する。
以上説明したように、第1の実施の形態に係る可変容量単位回路によれば、オフの際には、Q1のゲートを出力端子OUTの最大電圧またはそれ以上(VHH)に制御するとともに、Q2のゲートをVDDまたはその近傍に制御するMOSスイッチ制御回路を設けたことで、出力端子OUTに現れる電圧をQ1とQ2で分圧でき、それぞれに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
また、2つのMOSFETのゲート・ソース間にブートストラップ容量C1、C2を備えたことで、ソース電位が過渡的に大きく変化しても、ゲート・ソース間に高電圧が印加されることを抑制できる。それ故、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
(第2の実施の形態)
図2は、本発明の第2の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
図2は、本発明の第2の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
本可変容量単位回路は、第1の実施の形態の回路に対してnMOSのスイッチを追加し、その制御回路を簡略化した構成となっている。
第1の実施の形態の回路との差異としては、先ず、電源VDDにnチャネルMOSQ3のドレインが接続され、Q3のソースはnチャネルMOSQ4のドレインに接続される。つまり、Q3にQ4がカスコード接続される。Q4のソースはQ2のソース等(N1)に接続されている。
/SELがインバータINV1に入力され、INV1の出力がQ3のゲートに入力され、Q4のゲートには電源VDDが接続される。
本可変容量単位回路では、/SELがHレベルのときには、OUT1をVHHレベルに、OUT2をVDD−Vthnレベルに制御する。また、/SELがHレベルのときにはQ3のゲートはGNDレベルとなる。N1がVHHレベルの時、N2はVHHレベル、N3は(VDD−Vthn)レベルとなる。N1がGNDレベルの時、N2は(VDD−Vthn+|Vthp|)レベル、N3はGNDレベルである。
一方、/SELがLレベルのときには、OUT1をGNDレベルに、OUT2をGNDレベルに制御する。
この第2の実施の形態の可変容量回路でも、第1の実施の形態の可変容量回路と同様の作用効果が得られる。
(第3の実施の形態)
図3は、本発明の第3の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
図3は、本発明の第3の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
本可変容量単位回路は、第1の実施の形態の回路をCMOS化した回路である。
第1の実施の形態の回路との差異としては、先ず、電源VDDにnチャネルMOSQ3のドレインが接続され、Q3のソースはnチャネルMOSQ4のドレインに接続される。Q4のソースはQ2のソース等(N1)に接続されている。
また、電源VDDと電源VHHがnMOSスイッチ制御回路2に接続される。/SELがインバータINV1に入力され、INV1の出力がnMOSスイッチ制御回路2に入力される。nMOSスイッチ制御回路2の出力端子OUT3は、Q3のゲートに接続され、nMOSスイッチ制御回路2の出力端子OUT4は、Q4のゲートに接続される。
また、本可変容量単位回路では、Q3とQ4のゲート・ソース間にブートストラップ容量C3とC4がそれぞれ接続される。C3とC4の一方を設ける構成としてもよい。
本可変容量単位回路では、/SELがHレベルのときには、OUT1をVHHレベルに、OUT2をVDD−Vthnレベルに、OUT3をGNDレベルに、OUT4をVDD+|Vthp|のレベルに制御する。N1がVHHレベルの時、N2はVHHレベル、N3は(VDD+|Vthp|−Vthn)レベルとなる。N1がGNDレベルの時、N2は(VDD−Vthn+|Vthp|)、N3はGNDレベルである。
一方、/SELがLレベルのときには、OUT1をGNDレベルに、OUT2をGNDレベル、OUT3をVHHレベルに、OUT4をVHHレベルに制御する。
この第3の実施の形態の可変容量回路においても第1の実施の形態の可変容量回路と同様の作用効果が得られる。
図4(a)は、第1乃至第3の実施の形態のpMOSスイッチ制御回路1の回路例を示す図である。
電源VHHにpMOSQ5、Q6およびQ7のソースが接続される。Q5のゲートは、Q6のドレインに、Q6のゲートは、Q5のドレインにそれぞれ接続される。Q6のドレインはQ7のゲートに接続される。
Q5のドレインは、pMOSQ8のソースに接続され、Q6のドレインは、pMOSQ9のソースに接続され、Q7のドレインは、pMOSQ10のソースに接続される。
Q8のドレインは、nMOSQ11のドレインに接続され、Q9のドレインは、nMOSQ12のドレインに接続され、Q10のドレインは、nMOSQ13のドレインに接続される。
Q11のソースは、ソース接地したnMOSQ14のドレインに接続され、Q12のソースは、ソース接地したnMOSQ15のドレインに接続され、Q13のソースは、ソース接地したnMOSQ16のドレインに接続される。
電源VDDは、Q8、9、10、11、12、13のゲートに接続される。pMOSスイッチ制御回路1の入力信号(IN)は、インバータINV2に入力され、INV2の出力は、インバータINV3とQ14のゲートに入力される。INV3の出力は、インバータINV4と、Q15のゲートに入力される。
Q10のドレインとQ13のドレインは、出力端子OUT1に接続され、Q13のソースとQ16のドレインは、出力端子OUT2に接続される。
このpMOSスイッチ制御回路1では、入力信号(IN)がHレベルのときに、OUT1とOUT2がともにHレベル(VOH)となり、入力信号(IN)がLレベルのときに、OUT1とOUT2がともにLレベル(VOL)となる。
OUT1のVOHはVHHレベルとなり、OUT2のVOHはVDD−Vthnレベルとなる。また、OUT1とOUT2のVOLはともにGNDレベルとなる。
図4(b)は、図4(a)の回路に、ダイオード接続されたpMOSQ17を追加した構成例を示す図である。Q16のソースは、ゲートとドレインをダイオード接続して接地したpMOSQ17のソースに接続される。
このpMOSスイッチ制御回路では、入力に対する出力の論理は、図4(a)の回路と同じであり、OUT1とOUT2のVOLだけが異なる。
つまり、OUT1のVOHはVHHレベルとなり、OUT2のVOHはVDD−Vthnレベルとなる。そして、OUT1とOUT2のVOLは、GNDレベルではなく、|Vthp|レベルとなる。
このpMOSスイッチ制御回路によれば、C1もしくはC2によって、OUT1およびOUT2がブートストラップされた際に、かかる容量が設けられた端子間の電圧をより低く(Q17のしきい値電圧分)抑えることができる。
図5(a)は、第3の実施の形態のnMOSスイッチ制御回路2の回路例を示す図である。本制御回路は、図4(a)のpMOSスイッチ制御回路1とは、Q7のドレインとQ10のソースをOUT4に接続し、Q10のドレインとQ13のドレインをOUT3に接続したことが異なる。
このnMOSスイッチ制御回路2では、入力信号(IN)がHレベルのときに、OUT3とOUT4がともにHレベル(VOH)となり、入力信号(IN)がLレベルのときに、OUT3とOUT4がともにLレベル(VOL)となる。
OUT3とOUT4のVOHはともにVHHレベルとなる。また、OUT3のVOLはGNDレベルとなり、OUT4のVOLはVDD+|Vthp|レベルになる。
図5(b)は、図5(a)の回路に、ダイオード接続されたnMOSQ18を追加した構成例を示す図である。Q7のソースは、ゲートとドレインをダイオード接続してVDDに接続したnMOSQ18のソースに接続される。
このnMOSスイッチ制御回路では、入力に対する出力の論理は、図5(a)の回路と同じであり、OUT3とUT4のVOHだけが異なる。
つまり、OUT3とOUT4のVOHはVHHレベルではなく、VHH−Vthnレベルとなる。また、OUT3のVOLはGNDレベルであり、OUT4のVOLはVDD+|Vthp|レベルになる。
このnMOSスイッチ制御回路によれば、C3もしくはC4によって、OUT3およびOUT4がブートストラップされた際に、かかる容量が設けられた端子間の電圧をより低く(Q18のしきい値電圧分)抑えることができる。
1 pMOSスイッチ制御回路
2 nMOSスイッチ制御回路
INV1〜INV6 インバータ
C1〜C4、CX、CL キャパシタ
Q1、Q2、C5〜C10、Q17 pMOS
Q3、Q4、C11〜Q16、Q18 nMOS
VDD 電源
VHH 電源(VHH>VDD)
IN 入力信号
SW スイッチ
Cgs、Cds MOSの寄生容量
2 nMOSスイッチ制御回路
INV1〜INV6 インバータ
C1〜C4、CX、CL キャパシタ
Q1、Q2、C5〜C10、Q17 pMOS
Q3、Q4、C11〜Q16、Q18 nMOS
VDD 電源
VHH 電源(VHH>VDD)
IN 入力信号
SW スイッチ
Cgs、Cds MOSの寄生容量
Claims (3)
- 第1のpチャネルMOSFETと、
該第1のpチャネルMOSFETにカスコード接続される第2のpチャネルMOSFETと、
該第2のpチャネルMOSFETに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、
前記第1および第2のpチャネルMOSFETをオン/オフさせるMOSスイッチ制御回路であって、オフの際には、前記第1のpチャネルMOSFETのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第2のpチャネルMOSFETのゲートを、前記電源の電圧またはその近傍に制御するMOSスイッチ制御回路と
で構成される単位回路を1回路以上備えたことを特徴とする可変容量回路。 - 第1のpチャネルMOSFETおよび第1のnチャネルMOSFETと、
該第1のpチャネルMOSFETおよび第1のnチャネルMOSFETのそれぞれにカスコード接続される第2のpチャネルMOSFETおよび第2のnチャネルMOSFETと、
該第2のpチャネルMOSFETおよび第2のnチャネルMOSFETに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、
前記第1および第2のpチャネルMOSFETをオン/オフさせるMOSスイッチ制御回路であって、オフの際には、前記第1のpチャネルMOSFETのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第2のpチャネルMOSFETのゲートを、前記電源の電圧またはその近傍に制御する第1のMOSスイッチ制御回路と、
前記第1および第2のnチャネルMOSFETをオン/オフさせるMOSスイッチ制御回路であって、オフの際には、前記第1のnチャネルMOSFETのゲートを、GNDレベルに制御するとともに、前記第2のnチャネルMOSFETのゲートを、前記電源の電圧またはその近傍に制御する第2のMOSスイッチ制御回路と
で構成される単位回路を1回路以上備えたことを特徴とする可変容量回路。 - MOSFETのゲート・ソース間またはドレイン・ソース間の1箇所以上にブートストラップ容量を備えたことを特徴とする請求項1または2記載の可変容量回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004126514A JP2005311751A (ja) | 2004-04-22 | 2004-04-22 | 可変容量回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004126514A JP2005311751A (ja) | 2004-04-22 | 2004-04-22 | 可変容量回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005311751A true JP2005311751A (ja) | 2005-11-04 |
Family
ID=35440000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004126514A Pending JP2005311751A (ja) | 2004-04-22 | 2004-04-22 | 可変容量回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005311751A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010232789A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、表示装置および電子機器 |
JP2021117488A (ja) * | 2020-01-27 | 2021-08-10 | ラピスセミコンダクタ株式会社 | 出力回路、表示ドライバ及び表示装置 |
-
2004
- 2004-04-22 JP JP2004126514A patent/JP2005311751A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010232789A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、表示装置および電子機器 |
JP2021117488A (ja) * | 2020-01-27 | 2021-08-10 | ラピスセミコンダクタ株式会社 | 出力回路、表示ドライバ及び表示装置 |
JP7250745B2 (ja) | 2020-01-27 | 2023-04-03 | ラピスセミコンダクタ株式会社 | 出力回路、表示ドライバ及び表示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7317335B2 (en) | Level shifter with low leakage current | |
JP2011166449A (ja) | トランスミッションゲート及び半導体装置 | |
US6650167B1 (en) | Multi-level/single ended input level shifter circuit | |
JP2008011446A (ja) | 半導体集積回路 | |
JP2005311751A (ja) | 可変容量回路 | |
US7605613B2 (en) | Bulk input current switch logic circuit | |
WO2013157915A1 (en) | Voltage level shift with charge pump assist | |
US7102389B2 (en) | Voltage translator with data buffer | |
US8723581B1 (en) | Input buffers | |
JP2001068978A (ja) | レベルシフタ回路 | |
US20100134146A1 (en) | Voltage level translator and method | |
KR20140096598A (ko) | 링 오실레이터 | |
US6853240B2 (en) | Master clock input circuit | |
TWI681628B (zh) | 電壓位準移位電路 | |
US8436655B2 (en) | Voltage level shift circuit and semiconductor device | |
US5994944A (en) | Level converting circuit having a high switching speed | |
JP2005072993A (ja) | Fetスイッチ回路 | |
US6366123B1 (en) | Input buffer circuit for low power application | |
KR20050012135A (ko) | 입력 버퍼회로, 그리고 이것을 가지는 반도체 장치 | |
US20110043268A1 (en) | Level shifter with native device | |
JP2006121217A (ja) | 半導体切替回路 | |
KR102069356B1 (ko) | 커런트 미러 기반의 레벨 시프트 장치 그리고, 그 동작 방법 | |
JP7103888B2 (ja) | クロック波高値ブースト回路 | |
US6639445B2 (en) | Semiconductor integrated circuit | |
JP2009194560A (ja) | 分周回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070530 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |