KR20070081236A - 박막트랜지스터 기판 - Google Patents

Abstract

불량율이 감소되고, 전체적인 사이즈가 줄어든 박막트랜지스터기판이 개시된다. 박막트랜지스터 기판에는 가로방향으로 연장하여 형성된 게이트 라인들을 구동하는 게이트 구동회로 및 세로 방향으로 연장하여 형성된 데이터 라인을 블록 방식으로 구동하기 위한 라인블록 선택회로가 배치된다. 또한, 외부 영상 데이터 및 외부 제어신호들에 따라, 상기 게이트 구동회로 및 라인블록 선택회로를 구동하여 액정표시패널의 구동을 제어하는 하나의 통합 구동칩이 배치된다. 따라서, 상기 박막트랜지스터 기판의 불량율을 감소시킬 수 있고, 상기 박막트랜지스터 기판의 전체적인 사이즈를 줄일 수 있다.

Description

박막트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}

도 1은 박막 트랜지스터 기판의 한 실시예를 나타낸 평면도이다.

도 2는 도 1에 도시된 통합 구동칩의 내부 구성을 나타낸 블록도이다.

도 3은 복수개의 데이터 라인들을 두 개의 블록으로 구분하여 선택적으로 구동하는 제 1 라인블록 선택회로를 구체적으로 도시한 평면도이다.

도 4는 도 3에 도시된 제 1 데이터 라인 선택회로의 출력 파형도이다.

도 5는 복수개의 데이터 라인들을 세 개의 블록으로 구분하여 선택적으로 구동하는 제 2 라인블록 선택회로를 구체적으로 나타낸 평면도이다.

도 6은 도 5에 도시된 제 2 데이터 라인 선택회로의 출력 파형도이다.

도 7은 본 발명의 다른 실시예에 따른 제 3 라인블록 선택 회로의 평면도이다.

도 8은 도 5에 도시된 제 2 데이터 라인 선택회로의 출력 파형도이다.

본 발명은 박막트랜지스터 기판에 관한 것으로 더욱 상세하게는 드라이버 구동 칩의 개수를 줄이는 박막트랜지스터 기판에 관한 것이다.

최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보처리장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 사용자가 정보처리장치에서 처리된 정보를 육안으로 확인하기 위하여는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.

최근에 액정표시장치가 대표적인 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 이점을 가지며 풀컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다.

액정표시장치 중에서도 현재 주로 사용되는 것은 두 장의 기판에 각각 전극이 형성되고, 각 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 구비하는 장치이며, 상기 박막 트랜지스터는 두 장의 기판 중 어느 하나에 형성된다. 상기 박막트랜지스터를 구동하기 위해서 각각의 트랜지스터와 연결되는 게이트 라인과 데이터 라인의 끝부분에 구동칩을 배치한다. 칩의 개수가 증가하면 불량률이 증가하고 박막트랜지스터 기판의 크기가 증가하는 문제점이 있다.

본 발명의 목적은 표시 영역의 주변 영역에 액정표시패널을 구동하는 하나의 통합 구동칩을 배치함으로써 칩을 배치하는데 소요되는 공정시간 및 불량율을 감소시킬 수 있고, 더불어 전체적인 사이즈를 줄일 수 있는 박막트랜지스터 기판을 제공하는데 있다.

본 발명에 따른 박막트랜지스터 기판은 기판, 스위칭 소자들, 복수의 게이트 라인들, 복수의 데이터 라인들, 게이트 구동 회로, 라인 블록 선택 회로 및 통합 구동칩을 포함한다.

상기 기판은 표시영역과 구동영역을 포함한다. 상기 스위칭 소자는 상기 기판의 상기 표시영역에 매트릭스 형상으로 배치된다. 상기 복수의 게이트 라인들은 상기 매트릭스 형상으로 배치되는 복수의 스위칭 소자들 중 가로 방향의 스위칭 소자들의 제어전극에 각각 공통으로 연결된다. 상기 복수의 데이터 라인들은 상기 매트릭스 형상으로 배치되는 복수의 스위칭 소자들중 세로 방향의 스위칭 소자들의 제 2 전류 전극에 각각 공통으로 연결된다.

상기 게이트 구동 회로는 상기 복수의 게이트 라인들의 일단이 연장된 상기 기판의 주변영역의 제 1 영역에 배치되고 상기 복수의 게이트 라인들을 순차적으로 스캔한다. 상기 라인블록 선택 회로는 상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제 2 영역에 배치되고, 블록단위의 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 구동신호들을 스위칭한다. 상기 통합구동칩은 상기 제 2 영역에 배치되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 구동신호들을 출력한다.

상기 통합 구동 칩은 상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부, 상기 외부 영상 데이터를 저장하기 위한 메모리 부, 상기 메모리로부터 추출된 블록단위의 영상 데이터를 입력하여 블록단위의 구동신호들을 출력하기 위한 소오스 구동부, 상기 구동제어신호들 및 라인블록선택신호들을 레벨쉬프팅하여 출력하기 위한 레벨쉬프트부 및 상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 추출하여 상기 소오스 구동부에 제공하는 컨트롤부를 포함한다.

상기 라인블록선택회로는 제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 3n-2번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제 1 선택신호에 결합된 복수의 제 1 선택 트랜지스터들, 제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 3n-1번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제 2 선택신호에 결합된 복수의 제 2 선택 트랜지스터들, 및 제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 3n번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제 3 선택신호에 결합된 복수의 제 2 선택 트랜지스터들을 포함한다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 박막 트랜지스터 기판의 한 실시예를 나타낸 평면도이다.

도 1을 참조하면, 박막 트랜지스터 기판(120)은 컬러 필터 기판(130)과 대응하는 제 1 영역 및 대응하지 않는 제 2 영역으로 구분된다. 또한, 상기 제 1 영역은 표시 영역과 주변 영역을 포함하고, 상기 표시 영역에는 가로 방향으로 연장하여 복수개의 데이터 라인(DL)이 형성되고, 세로 방향으로 연장하여 복수개의 게이트 라인(GL)이 형성된다. 한편, 상기 표시 영역의 좌측 주변 영역에는 상기 복수개의 게이트 라인(GL)들과 연결된 게이트 구동회로(140)가 배치되고, 상기 표시영역의 상측 주변영역에는 상기 복수개의 데이터 라인(DL)과 연결된 라인블록 선택 회로(150)가 배치된다.

이때, 상기 박막 트랜지스터 기판(120)의 제 2 영역에는 액정표시패널의 전반적인 구동을 제어하는 통합 구동칩(180)이 배치된다. 상기 통합 구동칩(180)은 액정표시패널의 외부에 배치된 회로기판으로부터 외부 영상 데이터 신호(181a) 및 외부 제어 신호(181b)가 입력되고, 상기 게이트 구동 회로(140)의 구동을 제어하는 구동제어신호(GC) 및 상기 복수의 데이터 라인(DL)들 각각에 픽셀 데이터를 출력한다.

이때, 상기 통합 구동칩(180)의 외부 연결 단자(181a, 182b)들은 상기 회로기판과 상기 통합 구동칩(180)을 전기적으로 연결하는 인터페이스 장치의 하나인 연성 인쇄회로기판(Flexible Printed Circuit; 미도시)과 연결된다.

상기 통합 구동칩(180)의 복수개의 출력 단자들 중 구동제어신호 출력 단자들(GC)은 상기 게이트 구동 회로(140)의 입력 단자들과 연결되고, 라인블록 선택신호 출력단자(TG)는 상기 라인블록 선택회로(150)의 제어 단자들과 연결된다. 한편, 상기 복수개의 채널 단자(CH)들은 상기 라인블록 선택회로(150)의 입력 단자들과 연결된다. 상기 라인블록 선택회로(150)의 출력 단자들은 각각 상기 복수개의 데이터 라인(DL)들에 연결된다.

이때, 상기 복수의 데이터 라인(DL)의 개수는 상기 통합 구동칩의 채널 단자(CH)의 개수의 정수배이다.

도 2는 도 1에 도시된 통합 구동칩의 내부 구성을 나타낸 블록도이다.

도 2를 참조하면, 상기 통합 구동칩(180)은 인터페이스부(181), 메모리부(183), 소오스 구동부(184), 레벨 쉬프트부(185), 공통전압(Vcom) 발생부(186) 및 컨트롤부(182)를 포함한다.

상기 인터페이스부(181)는 외부로부터 외부 영상 데이터 신호(181a) 및 외부 제어신호(181b)를 입력받아 상기 컨트롤부(182)와 외부 장치와의 인터페이싱을 수행한다. 상기 인터페이스부(181)는 CPU 인터페이스, 비디오 그래픽 보드(VGD) 인터페이스 및 미디어-Q(Media-Q) 인터페이스에 대해 호환성을 갖는다.

상기 컨트롤부(182)는 상기 인터페이스부(181)로부터 상기 외부 영상 데이터 신호(181a) 및 외부 제어신호(181b)를 입력받아 상기 레벨 쉬프트부(185) 구동 제어신호(GC) 및 라인블록 선택신호(TG)를 제공하고, 상기 소오스 구동부(184)에 디지털 영상 데이터 신호를 제공한다.

이때, 상기 외부 영상 데이터는 RGB 각각 6비트씩 총 18비트 병렬 데이터이며, 상기 외부 제어신호(181b)는 수평 및 수직 동기 신호, 메인 클럭신호 및 데이터 인에이블 신호 등을 포함한다. 또한, 상기 외부 제어신호(181b)는 모드 선택신 호를 더 포함한다. 상기 컨트롤부(182)는 상기 모드 선택신호에 응답하여 상기 라인블록 선택신호(TG)를 생성한다.

상기 레벨 시프트부(185)에 제공되는 상기 구동 제어신호(GC)는 스캔개시신호(ST), 클럭신호(CK) 및 전원전압(VDD,VSS)를 포함한다. 한편, 상기 컨트롤부(182)는 상기 외부 영상 데이터를 상기 메모리부(183)에 저장하고, 상기 저장된 외부 영상 데이터를 블록 단위로 출력하여 상기 소오스 구동부(184)에 제공한다.

상기 메모리부(183)는 상기 외부 영상 데이터를 일시적으로 저장한다. 이때, 상기 메모리부(183)는 상기 외부 영상 데이터를 프레임(frame) 또는 라인(line) 단위로 저장한다. 따라서, 상기 메모리부(183)는 1 프레임 단위 또는 2 라인 단위의 저장용량을 갖는다.

상기 소오스 구동부(184)는 상기 메모리부(183)로부터 추출된 블록 단위의 디지털 영상 데이터를 입력받아 블록 단위 픽셀 데이터를 출력한다. 이때, 상기 소오스 구동부(184)의 출력단자, 즉 채널 단자(CH)들은 복수개의 데이터 라인들(DL)과 연결된다.

상기 레벨 쉬프트부(185)는 상기 컨트롤부로부터 상기 구동 제어신호(GC) 및 라인블록 선택신호(TG)들을 레벨 쉬프팅하여 출력한다. 이때, 상기 레벨 쉬프팅된 구동 제어신호(GC)는 스캔개시신호(ST), 클럭신호(CK) 및 전원전압(VDD,VSS) 등을 포함한다.

또한, 상기 Vcom 발생부(186)는 상기 액정층의 전압 유지율을 높이기 위해서 액정층과 병렬로 형성된 보조 용량의 공통 전극에 상기 공통 전압(Vcom)을 인가한 다.

이하, 상기 라인블록 선택회로(150)를 도면을 참조하여 구체적으로 설명하기로한다.

도 3은 복수개의 데이터 라인들을 두 개의 블록으로 구분하여 선택적으로 구동하는 제 1 라인블록 선택회로를 구체적으로 도시한 평면도이다. 도 4는 도 3에 도시된 제 1 데이터 라인 선택회로의 출력 파형도이다.

도 3을 참조하면, 상기 제 1 라인블록 선택회로(151)는 상기 박막 트랜지스터 기판(120)의 상측 주변 영역에 형성되고, 상기 통합 구동칩(180)으로부터 제공되는 블록 단위의 픽셀 데이터를 상기 복수개의 데이터 라인(DL1~DL2m)으로 이루어진 블록들에 시간차를 두고서 인가한다.

구체적으로, 상기 제 1 라인블록 선택 회로(151)는 상기 2m개의 데이터 라인들(DL1~DL2m)을 m개의 데이터 라인들을 포함하는 2개의 블록으로 분할하여 이루어진 제 1 및 제 2 블록(BL1, BL2)을 갖는다. 즉, 상기 제 1 블록(BL1)은 m개의 홀수번째 데이터 라인들(DL1~DL2m-1)을 포함하고, 상기 제 2 블록(BL2)은 m개의 짝수번째 데이터 라인들(DL2~DL2m)을 포함한다.

이때, 상기 통합 구동칩(180)의 채널 단자들(CH1~CHm)은 각각 두 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동칩(180)의 제 1 채널 단자(CH)는 제 1 및 제 2 데이터 라인(DL1, DL2)에 공통적으로 연결된다.

상기 제 1 데이터 라인 선택회로(151)의 제 1 블록(BL1)은 상기 통합 구동칩(180)의 채널단자(CH)와 상기 홀수번째 데이터 라인(DL1~DL2m-1)에 연결되어 상기 통합 구동칩(180)으로부터의 제 1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제 1 선택 트랜지스터(SW1)를 포함한다. 또한, 제 2 블록(BL2)은 상기 통합 구동칩(180)의 채널단자(CH)와 상기 짝수번째 데이터 라인(DL2~DL2m)에 연결되어 상기 통합 구동칩(180)으로부터의 제 2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제 2 선택 트랜지스터(SW2)를 포함한다. 이때, 상기 TG1 신호 및 상기 TG2 신호는 서로 교호적으로 하이 구간을 갖는다.

구체적으로, 상기 TG1 신호에 하이(high) 신호가 인가되면, 상기 TG1 신호에 의해 상기 제 1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 픽셀 데이터가 상기 홀수번째 데이터 라인(DL1~DL2m-1)에 인가된다. 한편, 상기 TG2 신호에 하이 신호가 인가되면, 상기 TG2 신호에 의해 상기 제 2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 픽셀 데이터가 상기 짝수번째 데이터 라인(DL2~DL2m)에 인가된다.

도 4에 도시된 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3)이 순차적으로 구동되면, 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3)의 액티브 구간에서 상기 TG1 및 TG2 신호가 교호적으로 하이레벨구간을 갖는다.

즉, 상기 TG1 신호는 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3) 액티브 구간의 1/2 구간만큼 하이레벨을 유지하고, 상기 TG2 신호는 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3) 액티브 구간의 나머지 1/2 구간 만큼 하이레벨을 유지한다.

따라서, 상기 제 1 게이트 라인(GL1) 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제 1 선택 트랜지스터(SW1)가 구동되어 상기 제 1 블록(BL1)의 데이터 라인(DL2m-1)에 상기 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제 2 선택 트랜지스터(SW2)가 구동되어 상기 제 2 블록(BL2)의 데이터 라인(DL2m)에 상기 구동신호가 인가된다.

또한, 상기 제 2 게이트 라인(GL2) 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제 1 선택 트랜지스터(SW1)가 구동되어 상기 제 1 블록(BL1)의 데이터 라인(DL2m-1)에 상기 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이 레벨로 되면, 상기 제 2 선택 트랜지스터(SW2)가 구동되어 상기 제 2 블록(BL2)의 데이터 라인(DL2m)에 상기 픽셀 데이터가 인가된다.

도 5는 복수개의 데이터 라인들을 세 개의 블록으로 구분하여 선택적으로 구동하는 제 2 라인블록 선택회로를 구체적으로 나타낸 평면도이다. 도 6은 도 5에 도시된 제 2 데이터 라인 선택회로의 출력 파형도이다.

도 5를 참조하면, 상기 제 2 라인블록 선택회로(152)는 상기 박막 트랜지스터 기판(120)의 상측 주변 영역에 형성되고, 상기 통합 구동칩(180)으로부터 제공되는 블록 단위의 픽셀 데이터를 상기 복수개의 데이터 라인(DL1~DL3m)으로 이루어진 블록들에 시간차를 두고서 인가한다.

구체적으로, 상기 제 2 라인블록 선택회로(152)는 상기 3m개의 데이터 라인들(DL1~DL3m)을 m개의 데이터 라인들을 포함하는 3개의 블록 즉, 제 1, 제 2 및 제 3 블록(BL1, BL2, BL3)을 갖는다. 이때, 상기 제 1 블록(BL1)은 m개의 1, 4, 7... 번째 데이터 라인들(DL3m-2)을 포함하고, 상기 제 2 블록(BL2)은 m개의 2, 5, 8... 번째 데이터 라인들(DL3m-1)을 포함하고, 상기 제 3 블록(BL3)은 m개의 3, 6, 9... 번째 데이터 라인들(DL3m)을 포함한다.

상기 통합 구동칩(180)의 채널 단자(CH)들은 각각 세 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동칩(180)의 제 1 채널 단자(CH1)는 제 1, 제 2 및 제 3 데이터 라인(DL1, DL2, DL3)에 공통적으로 연결된다.

이때, 상기 제 2 데이터 라인 선택회로(152)의 상기 제 1 블록(BL1)은 상기 통합 구동칩(180)의 채널단자(CH)와 상기 1, 4, 7... 번째 데이터 라인(DL3m-2)에 연결되어 상기 통합 구동칩(180)으로부터의 제 1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제 1 선택 트랜지스터(SW1)를 포함한다. 또한, 상기 제 2 블록(BL2)은 상기 통합 구동칩(180)의 채널단자(CH)와 상기 2, 5, 8...번째 데이터 라인(DL3m-1)에 연결되어 상기 통합 구동칩(180)으로부터의 제 2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제 2 선택 트랜지스터(SW2)를 포함한다. 또한, 상기 제 3 블록(BL3)은 상기 통합 구동칩(180)의 채널단자(CH)와 상기 3, 6, 9...번째 데이터 라인(DL3m)에 연결되어 상기 통합 구동칩(180)으로부터의 제 3 라인블록 선택신호(이하, TG3)에 의해 구동되는 제 3 선택 트랜지스터(SW3)를 포함한다. 이때, 상기 TG1 , TG2, TG3 신호는 서로 교호적으로 하이 구간을 갖는다.

구체적으로, 상기 TG1 신호에 하이신호가 인가되면, 상기 TG1 신호에 의해 상기 제 1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 픽셀 데이터가 상기 1, 4, 7...번째 데이터 라인(DL3m-2)에 인가된다. 한편, 상기 TG2 신호에 하이 신호가 인가되면, 상기 TG2 신호에 의해 상기 제 2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 픽셀 데이터가 상기 2, 5, 8...번째 데이터 라인(DL3m-1)에 인가된다. 또한, 상기 TG3 신호에 하이 신호가 인가되면, 상기 TG3 신호에 의해 상기 제 3 선택 트랜지스터(SW3)가 구동되어 상기 채널단자(CH)로부터의 픽셀 데이터가 상기 3, 6, 9...번째 데이터 라인(DL3m)에 인가된다.

도 6에서 보는 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3)이 순차적으로 구동되면, 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3)의 액티브 구간에서 상기 TG1, TG2 및 TG3 신호가 교호적으로 하이레벨구간을 갖는다.

즉, 상기 TG1, TG2 및 TG3 신호는 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3) 액티브 구간을 1/3로 분할하여 분할된 구간만큼 하이레벨을 유지한다.

따라서, 상기 제 1 게이트 라인(GL1)의 액티브 구간에서 상기 TG1 신호가 하이 레벨로 되면, 상기 제 1 선택 트랜지스터(SW1)가 구동되어 상기 제 1 블록(BL1)의 데이터 라인(DL3m-2)에 상기 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이 레벨로 되면, 상기 제 2 선택 트랜지스터(SW2)가 구동되어 상기 제 2 블록(BL2)의 데이터 라인(DL3m-1)에 상기 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이 레벨로 되면, 상기 제 3 선택 트랜지스터(SW3)가 구동되어 상기 제 3 블록(BL3)의 데이터 라인(DL3m)에 상기 픽셀 데이터가 인가된다.

상기 제 2 게이트 라인(GL2)의 액티브 구간에서 상기 TG1 신호가 하이 레벨로 되면, 상기 제 1 선택 트랜지스터(SW1)가 구동되어 상기 제 1 블록(BL1)의 데이터 라인(DL3m-2)에 상기 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이 레벨로 되면, 상기 제 2 선택 트랜지스터(SW2)가 구동되어 상기 제 2 블록(BL2)의 데이터 라인(DL3m-1)에 상기 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이 레벨로 되면, 상기 제 3 선택 트랜지스터(SW3)가 구동되어 상기 제 3 블록(BL3)의 데이터 라인(DL3m)에 상기 픽셀 데이터가 인가된다.

도 7은 본 발명의 다른 실시예에 따른 제 3 라인블록 선택 회로의 평면도이다. 도 8은 도 5에 도시된 제 2 데이터 라인 선택회로의 출력 파형도이다.

도 7을 참조하면 상기 제 3 라인블록 선택 회로는 위상지연기(190)을 더 포함한다. 픽셀 데이터가 위상지연기에 도달하기 전까지의 과정은 도 5 및 도 6고 같으므로 상세한 설명은 생략한다.

도 8에서 보는 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3)이 순차적으로 구동되면, 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3)의 액티브 구간에서 상기 TG1, TG2 및 TG3 신호가 교호적으로 하이레벨구간을 갖는다.

즉, 상기 TG1, TG2 및 TG3 신호는 상기 제 1, 제 2 및 제 3 게이트 라인(GL1, GL2, GL3) 액티브 구간을 1/3로 분할하여 분할된 구간만큼 하이레벨을 유지한다.

따라서, 상기 제 1 게이트 라인(GL1)의 액티브 구간에서 상기 TG1 신호가 하 이 레벨로 되면, 상기 제 1 선택 트랜지스터(SW1)가 구동되어 상기 제 1 블록(BL1)의 데이터 라인(DL3m-2)에 제 1 픽셀 데이터(PD1)가 인가된다. 상기 제1 픽셀 데이터(PD1)는 위상지연기(191)을 지나가면서 위상이 지연된다.

또한, 상기 TG2 신호가 하이 레벨로 되면, 상기 제 2 선택 트랜지스터(SW2)가 구동되어 상기 제 2 블록(BL2)의 데이터 라인(DL3m-1)에 제 2 픽셀 데이터(PD2)가 인가된다. 상기 제 2 픽셀 데이터(PD2)는 위상지연기(192)를 지나가면서 위상이 지연된다.

또한, 상기 TG3 신호가 하이 레벨로 되면, 상기 제 3 선택 트랜지스터(SW3)가 구동되어 상기 제 3 블록(BL3)의 데이터 라인(DL3m)에 제 3 픽셀 데이터(PD3)가 인가된다.

결과적으로 상기 제 1, 2, 3 픽셀 데이터(PD1, PD2, PD3)은 같은 위상을 갖게된다.

상술한 본 발명에 따르면, 표시영역의 주변 영역에 액정표시패널을 구종하는 하나의 통합 구동칩을 배치함으로써 칩을 배치하는데 소요되는 공정시간 및 불량률을 감소 시킬 수 있고, 더불어 전체적인 사이즈를 줄일 수 있다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

1. 표시영역고 구동영역을 갖는 기판;

   상기 기판의 상기 표시영역에 매트릭스 형상으로 배치되는 복수의 제 1 스위칭 소자들;

   상기 매트릭스 형상으로 배치되는 복수의 제 1 스위칭 소자들 중 가로 방향의 스위칭 소자들의 제어전극에 각각 공통으로 각각 연결되는 복수의 게이트 라인들;

   상기 매트릭스 형상으로 배치되는 복수의 스위칭 소자들중 세로 방향의 스위칭 소자들의 제 2 전류 전극에 각각 공통으로 연결되는 복수의 데이터 라인들;

   상기 복수의 게이트 라인들의 일단이 연장된 상기 기판의 상기 주변영역의 제 1 영역에 배치되고 상기 복수의 게이트 라인들을 순차적으로 스캔하기 위한 게이트 구동 회로;

   상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제 2 영역에 배치되고, 블록단위의 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 구동신호들을 스위칭하기 위한 라인블록 선택회로; 및

   상기 제 2 영역에 배치되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 구동신호들을 출력하는 통합 구동 칩을 포함하 는 것을 특징으로 하는 박막트랜지스터 기판.
2. 제 1항에 있어서, 상기 통합 구동 칩은

   상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부;

   상기 외부 영상 데이터를 저장하기 위한 메모리부;

   상기 메모리로부터 추출된 블록단위의 영상 데이터를 입력하여 블록단위의 구동신호들을 출력하기 위한 소오스 구동부;

   상기 구동제어신호들 및 라인블록선택신호들을 레벨쉬프팅하여 출력하기 위한 레벨쉬프트부; 및

   상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 추출하여 상기 소오스 구동부에 제공하는 컨트롤부를 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
3. 제 2 항에 있어서, 상기 통합 구동 칩은 공통전압을 발생하는 공통 전압 발생부를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
4. 제 3 항에 있어서, 상기 블록단위가 수평 해상도의 1/2이고, 제 1 라인블록 은 홀수번째 데이터 라인들을 포함하고, 제 2 라인블록은 짝수번째 데이터 라인들을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
5. 제 4 항에 있어서, 상기 라인블록선택회로는

   제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 홀수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 하나의 선택신호에 결합된 복수의 제 1 선택 트랜지스터들; 및

   제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 짝수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 다른 하나의 선택신호에 결합된 복수의 제 2 선택 트랜지스터들을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
6. 제 5 항에 있어서, 상기 블록단위가 수평 해상도의 1/3이고, 제 1 라인블록은 3n-2(n은 자연수)번째 데이터 라인들을 포함하고, 제 2 라인블록은 3n-1번째 데이터 라인들을 포함하고, 제 3 라인블록은 3n번째 데이터 라인들을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
7. 제 6 항에 있어서, 상기 라인블록선택회로는

   제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 3n-2번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제 1 선택신호에 결합된 복수의 제 1 선택 트랜지스터들;

   제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 3n-1번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제 2 선택신호에 결합된 복수의 제 2 선택 트랜지스터들; 및

   제 1 전류전극이 상기 통합 구동 칩의 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제 2 전류전극이 상기 3n번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제 3 선택신호에 결합된 복수의 제 2 선택 트랜지스터들을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
8. 제 1 항에 있어서, 상기 라인블록 선택회로는 데이터 라인에 연결되는 위상지연기를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.

Images