CN111341848B - 薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置 - Google Patents

薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置 Download PDF

Info

Publication number
CN111341848B
CN111341848B CN201911205364.2A CN201911205364A CN111341848B CN 111341848 B CN111341848 B CN 111341848B CN 201911205364 A CN201911205364 A CN 201911205364A CN 111341848 B CN111341848 B CN 111341848B
Authority
CN
China
Prior art keywords
semiconductor layer
oxide semiconductor
thin film
film transistor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911205364.2A
Other languages
English (en)
Other versions
CN111341848A (zh
Inventor
朴世熙
徐廷锡
尹弼相
全济勇
朴在润
丁燦墉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN111341848A publication Critical patent/CN111341848A/zh
Application granted granted Critical
Publication of CN111341848B publication Critical patent/CN111341848B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Abstract

提供了一种薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置。薄膜晶体管包括：基础基板；在基础基板上的半导体层，该半导体层包括第一氧化物半导体层和在第一氧化物半导体层上的第二氧化物半导体层，第二氧化物半导体层的霍尔迁移率小于第一氧化物半导体层的霍尔迁移率；及栅极，与半导体层间隔开并与半导体层部分地交叠，其中，第二氧化物半导体层中的镓(Ga)的浓度高于第一氧化物半导体层中的镓(Ga)的浓度。

Description

薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置
相关申请的交叉引用
本申请要求享有于2018年12月19日提交的韩国专利申请No.10-2018-0165362的权益和优先权，其全部内容通过引用的方式并入本文。
技术领域
本发明涉及一种薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置。更具体而言，本发明涉及一种包括被配置为保护主沟道层的界面沟道层的薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置。
背景技术
可以在玻璃基板或塑料基板上制造薄膜晶体管，并且薄膜晶体管被广泛用作显示装置(例如液晶显示装置或有机发光装置)中的开关器件或驱动器件。根据用于有源层的材料，可以将薄膜晶体管分类为具有非晶硅有源层的非晶硅薄膜晶体管、具有多晶硅有源层的多晶硅薄膜晶体管和具有氧化物半导体有源层的氧化物半导体薄膜晶体管。
非晶硅在短时间内沉积，并且形成为有源层，由此非晶硅薄膜晶体管(a-Si TFT)具有制造时间短和制造成本低的优点。同时，其具有由于迁移率低和阈值电压的变化而导致的电流驱动效率差的缺点。因此，难以将非晶硅薄膜晶体管用于有源矩阵有机发光器件(AMOLED)。
可以通过沉积非晶硅并且使所沉积的非晶硅结晶来获得多晶硅薄膜晶体管(poly-Si TFT)。多晶硅薄膜晶体管具有电子迁移率高和稳定性高、实现薄外形和高分辨率以及功率效率高的优点。多晶硅薄膜晶体管可以包括低温多晶硅(LTPS)薄膜晶体管和多晶硅薄膜晶体管。然而，制造多晶硅薄膜晶体管的过程不可避免地需要使非晶硅结晶的步骤，从而由于制造步骤数量增加而增加了制造成本。而且，多晶硅薄膜晶体管具有在高温下结晶的缺点。因此，难以将多晶硅薄膜晶体管应用于大型显示装置。
具有高迁移率并且具有根据氧含量的大电阻变化的氧化物半导体薄膜晶体管(“氧化物半导体TFT”)的优点在于，其有助于获得期望的特性。此外，在用于制造氧化物半导体薄膜晶体管的过程中，在相对较低的温度下形成氧化物有源层，从而可以降低制造成本。另外，由于氧化物的特性，氧化物半导体是透明的，由此有利于实现透明显示装置。但是，与多晶硅薄膜晶体管相比，氧化物半导体薄膜晶体管具有相对较低的稳定性和电子迁移率。
构成与薄膜晶体管的有源层对应的半导体层的各个材料具有不同的特性，并且彼此具有不同的优缺点。因此，本发明人认识到当混合不同的材料以减小弱点并增大优点时，可以改善薄膜晶体管的可靠性和功能。
发明内容
因此，本发明旨在提供一种薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置，其基本上消除了由于相关技术的限制和缺点而导致的一个或多个问题。
本发明的一方面在于提供一种薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置，薄膜晶体管包括主沟道层和界面沟道层，其中界面沟道层保护主沟道层。
本发明的另一方面在于提供一种薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置，薄膜晶体管包括具有多个氧化物半导体层的半导体层，其中，可以在每个氧化物半导体层之间形成混合区域，可以使混合区域的厚度减小或最小化。
本发明的另一方面在于提供一种薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置，薄膜晶体管包括高密度栅极绝缘层，其中可以通过减少、最少化或防止栅极绝缘层引起的电子陷阱来减小或防止半导体层中的缺陷。
其他特征和方面将在下面的说明中阐述，并且部分地将依据描述而变得显而易见，或者可以通过实践本文提供的发明构思来获知。本发明构思的其他特征和方面可以通过在书面说明或从其导出的内容、其权利要求书以及附图中具体指出的结构来实现和获得。
为了实现如在此具体化和广泛描述的本发明构思的这些和其他方面，提供了一种薄膜晶体管，包括：基础基板；在基础基板上的半导体层，该半导体层包括第一氧化物半导体层和在第一氧化物半导体层上的第二氧化物半导体层，第二氧化物半导体层的霍尔迁移率小于第一氧化物半导体层的霍尔迁移率；及栅极，与半导体层间隔开并与半导体层部分地交叠，其中，第二氧化物半导体层中的镓(Ga)的浓度高于第一氧化物半导体层中的镓(Ga)的浓度。
根据一个或多个实施方式，与所述第一氧化物半导体层相比，所述第二氧化物半导体层更靠近所述栅极。
根据一个或多个实施方式，所述栅极位于所述半导体层和所述基础基板之间，与所述第二氧化物半导体层相比，所述第一氧化物半导体层更靠近所述栅极。
根据一个或多个实施方式，所述第一氧化物半导体层包括铟(In)。
根据一个或多个实施方式，关于原子数，与总金属元素相比，所述第二氧化物半导体层包括40原子百分比或更多的镓(Ga)。
根据一个或多个实施方式，所述第二氧化物半导体层比所述第一氧化物半导体层薄。
根据一个或多个实施方式，所述第二氧化物半导体层的厚度为1nm至10nm。
根据一个或多个实施方式，所述薄膜晶体管还包括：源极和漏极，所述源极和所述漏极彼此间隔开并分别连接到所述半导体层，其中，所述源极和所述漏极接触所述第二氧化物半导体层。
根据一个或多个实施方式，所述源极和所述漏极不接触所述第一氧化物半导体层。
根据一个或多个实施方式，所述薄膜晶体管还包括：位于所述第一氧化物半导体层和所述第二氧化物半导体层之间的混合区域，其中，通过金属有机化学气相沉积(MOCVD)形成所述混合区域、所述第一氧化物半导体层和所述第二氧化物半导体层，其中，所述混合区域的厚度为3nm或更小。
根据一个或多个实施方式，所述半导体层还包括第三氧化物半导体层，所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间。
根据一个或多个实施方式，所述第三氧化物半导体层的镓(Ga)的浓度高于所述第二氧化物半导体层的镓的浓度。
根据一个或多个实施方式，所述薄膜晶体管还包括：位于所述第一氧化物半导体层和所述第二氧化物半导体层之间的第一混合区域，其中，所述第一混合区域的厚度为3nm或更小。
根据一个或多个实施方式，所述第一混合区域的密度为x，其中，[(3×N1+N2)/4]≤x≤[(N1+3×N2)/4]，其中：“N1”是所述第一氧化物半导体层的密度，“N2”是所述第二氧化物半导体层的密度。
根据一个或多个实施方式，所述薄膜晶体管还包括：在所述半导体层中的第三氧化物半导体层，所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间；以及位于所述第一氧化物半导体层和所述第三氧化物半导体层之间的第二混合区域，其中，所述第二混合区域的厚度为3nm或更小。
根据一个或多个实施方式，所述第二混合区域的密度为x，其中，[(3×N1+N3)/4]≤x≤[(N1+3×N3)/4]，其中：“N1”是所述第一氧化物半导体层的密度，“N3”是所述第三氧化物半导体层的密度。
根据一个或多个实施方式，所述薄膜晶体管还包括：位于所述半导体层和所述栅极之间的栅极绝缘层，其中，所述栅极绝缘层包括包含硅和氧的SiO2基氧化物，其中，与所述栅极绝缘层的原子总数相比，所述栅极绝缘层包括2原子百分比或更少的氢(H)。
在另一方面，提供了一种显示装置，包括：基础基板；在基础基板上的像素驱动电路，像素驱动电路包括薄膜晶体管，薄膜晶体管包括在基础基板上的半导体层和栅极，半导体层包括第一氧化物半导体层和在第一氧化物半导体层上的第二氧化物半导体层，第二氧化物半导体层的霍尔迁移率小于第一氧化物半导体层的霍尔迁移率，栅极与半导体层间隔开并且与半导体层部分地交叠；及显示元件，连接到像素驱动电路，其中，第二氧化物半导体层中的镓(Ga)的浓度高于第一氧化物半导体层中的镓(Ga)的浓度。
根据一个或多个实施方式，所述第二氧化物半导体层比所述第一氧化物半导体层薄。
根据一个或多个实施方式，所述第二氧化物半导体层的厚度为1nm至10nm。
根据一个或多个实施方式，关于原子数，与总金属元素相比，所述第二氧化物半导体层包括40原子百分比或更多的镓(Ga)。
根据一个或多个实施方式，所述半导体层还包括第三氧化物半导体层，所述第三氧化物半导体层中的镓(Ga)的浓度高于所述第二氧化物半导体层中的镓(Ga)的浓度，所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间。
根据一个或多个实施方式，关于原子数，与总金属元素相比，所述第三氧化物半导体层包括40原子百分比或更多的镓(Ga)。
在又一方面，提供了一种制造薄膜晶体管的方法，包括：提供基础基板；在基础基板上提供半导体层，提供半导体层包括：通过金属有机化学气相沉积(MOCVD)形成第一氧化物半导体层，并通过MOCVD在第一氧化物半导体层上形成第二氧化物半导体层，第二氧化物半导体层的霍尔迁移率小于第一氧化物半导体层的霍尔迁移率；及提供与半导体层间隔开并且与半导体层部分地交叠的栅极，其中，第二氧化物半导体层中的镓(Ga)的浓度高于第一氧化物半导体层中的镓(Ga)的浓度。
根据一个或多个实施方式，所述的方法还包括：通过MOCVD在所述半导体层中形成第三氧化物半导体层；通过MOCVD在所述第一氧化物半导体层和所述第二氧化物半导体层之间形成第一混合区域；及通过MOCVD在所述第一氧化物半导体层和所述第三氧化物半导体层之间形成第二混合区域，其中，所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间，其中，所述第三氧化物半导体层中的镓(Ga)的浓度高于所述第二氧化物半导体层中的镓(Ga)的浓度。
根据一个或多个实施方式，所述第一混合区域的厚度为3nm或更小，所述第二混合区域的厚度为3nm或更小。
通过研究以下附图和具体描述，其他系统、方法、特征和优点对于所属领域技术人员将是或将变得显而易见。所有这样的附加系统、方法、特征和优点都旨在包括在本申请文件中，落入本发明的范围内，并由所附权利要求书保护。本节中的任何内容均不应视为对这些权利要求的限制。下面结合本发明的实施方式讨论进一步的方面和优点。应当理解，本发明的前面的大体性描述和下面的具体描述都是示例性和说明性的，其旨在对所要求保护的本发明提供进一步解释。
附图说明
被包括用来提供对本发明的进一步理解并且并入本申请文件且构成本申请文件的一部分的附图示出了本发明的实施方式，并与说明书一起用于解释本发明的各种原理。
图1是示出根据本发明一个实施方式的薄膜晶体管的横截面图。
图2是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图3是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图4A是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图4B是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图5A是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图5B是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图6A是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图6B是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图7是示出根据本发明另一实施方式的薄膜晶体管中包括的每个元素的原子数比的曲线图。
图8是示出根据比较例的薄膜晶体管的横截面图。
图9A、9B和9C是示出每个薄膜晶体管的阈值电压的实验结果的曲线图。
图10是示出栅极绝缘层引起的电子陷阱量的曲线图。
图11是示出根据本发明一个实施方式的薄膜晶体管中的电子陷阱量和根据比较例的薄膜晶体管中的电子陷阱量的曲线图。
图12是示出限定第一混合区域的方法的图。
图13是比较低密度SiO2膜和高密度SiO2膜所包含的成分的组成比的曲线图。
图14是示出根据本发明另一实施方式的显示装置的图。
图15是示出图14的任何一个像素的电路图。
图16是示出图14的像素的平面图。
图17是沿图16的线I-I’截取的横截面图。
图18是示出根据本发明另一实施方式的显示装置的像素的电路图。
图19是示出根据本发明另一实施方式的显示装置的像素的电路图。
在整个附图和具体描述中，除非另有说明，否则相同的附图标记应理解为指代相同的元件、特征和结构。为了清楚、图示和方便起见，可能夸大了这些元件的相对尺寸和描绘。
具体实施方式
现在将详细参考本发明的实施方式进行描述，其中的一些示例可能在附图中示出。在以下描述中，当确定对与本文件有关的公知功能或配置的详细说明会不必要地模糊本发明构思的要旨时，将省略其详细说明。所描述的处理步骤和/或操作的进度是示例；然而，步骤和/或操作的顺序不限于本文阐述的顺序，如本领域已知的可以改变，除了必须以特定顺序发生步骤和/或操作之外。贯穿全文，相似的附图标记表示相似的元件。仅在撰写说明书时为了方便选择在以下说明中使用的各个元件的名称，因此它们可能与实际产品中使用的名称不同。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件。例如，在不脱离本发明的范围的条件下，第一元件可被称为第二元件，并且类似地，第二元件可以被称为第一元件。
术语“至少一个”应理解为包括一个或多个相关所列项目的任何和所有组合。例如，“第一项目、第二项目和第三项目中的至少一个”的含义表示从第一项目、第二项目和第三项目中的两个或更多项提出的所有项目的组合以及第一项目、第二项目或第三项目。
在实施方式的描述中，当将一结构描述为位于另一结构“上或上方”或“之下或下方”时，该描述应解释为包括所述结构彼此接触的情况，以及在其间设置第三结构的情况。在附图中示出的每个元件的尺寸和厚度仅是为了便于描述而给出的，本发明的实施方式不限于此。
术语“第一水平轴方向”、“第二水平轴方向”和“垂直轴方向”不应仅基于各个方向彼此垂直的严格几何关系来解释，在本发明的部件可以在功能上操作的范围内可以表示具有更宽指向性的方向。
如所属领域技术人员可以充分理解的，本发明的各种实施方式的特征可以部分地或整体地彼此结合或者组合，并且可以按各种方式彼此互操作并且在技术上驱动。本发明的实施方式可以彼此独立地执行，或者可以以相互依赖的关系一起执行。
在本发明的实施方式中，为了便于解释，将源极和漏极彼此区分开。然而，源极和漏极可以互换使用。因此，源极可以是漏极，并且漏极可以是源极。另外，在本发明的任何一个实施方式中的源极可以是本发明的另一实施方式中的漏极，并且在本发明的任何一个实施方式中的漏极可以是本发明的另一实施方式中的源极。
在本发明的一个或多个实施方式中，为了便于解释，将源极区与源极区分开，并且将漏极区与漏极区分开。然而，本发明的实施方式不限于这种结构。例如，源极区可以是源极，而漏极区可以是漏极。另外，源极区可以是漏极，漏极区可以是源极。
图1是示出根据本发明一个实施方式的薄膜晶体管的横截面图。
根据本发明一个实施方式的薄膜晶体管100可以包括：基础基板110；在基础基板110上的半导体层130；以及栅极140，其与半导体层130间隔开并且与半导体层130部分地交叠。参照图1，半导体层130可以在基础基板110上。基础基板110可以支撑半导体层130。
基础基板110可以不限于特定种类。基础基板110可以形成为能够支撑半导体层130的任何层或结构。例如，基础基板110可以包括玻璃或塑料。基础基板110可以包括具有柔性的透明塑料材料，例如聚酰亚胺(PI)。
缓冲层121可以在基础基板110上。缓冲层121可以包括以下至少之一：硅氧化物和硅氮化物。缓冲层121可以形成为单层结构或具有至少两层的多层结构。缓冲层121可以具有良好的绝缘性能和良好的平坦化性能，并且缓冲层121可以保护半导体层130。可以省略缓冲层121。
进一步参照图1，遮光层180可以在基础基板110上。遮光层180可以阻挡可能从外部环境入射到薄膜晶体管的半导体层130上的光，从而减少或防止半导体层130被外部提供的光损坏。缓冲层121可以在遮光层180上。可以省略遮光层180。
半导体层130可以包括第一氧化物半导体层131和第二氧化物半导体层132。还参照图1，第二氧化物半导体层132可以在第一氧化物半导体层131上。
根据本发明的一个实施方式，第一氧化物半导体层131可以用作主沟道层第二氧化物半导体层132可以保护用作主沟道层的第一氧化物半导体层131。因此，第一氧化物半导体层131可以被称为“主沟道层”，第二氧化物半导体层132可以被称为“界面沟道层(interfacial channel layer)”。
第一氧化物半导体层131的霍尔迁移率可以大于第二氧化物半导体层132的霍尔迁移率。因此，可以在第一氧化物半导体层131中形成用于电流流动的主沟道。
根据本发明的一个实施方式，第一氧化物半导体层131可以包括铟(In)。在本文中，铟(In)可以改善氧化物半导体层的电荷密度和迁移率。包括铟(In)的第一氧化物半导体层131可以具有良好的霍尔迁移率。根据本发明的一个实施方式，第一氧化物半导体层131中的铟(In)的浓度可以高于第二氧化物半导体层132中的铟(In)的浓度。
根据本发明的一个实施方式，例如，第一氧化物半导体层131可以包括IZO(铟锌氧化物；InZnO)基氧化物半导体材料、IGO(InGaO)基氧化物半导体材料、ITO(铟锡氧化物；InSnO)基氧化物半导体材料、IGZO(InGaZnO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料或ITZO(铟锡锌氧化物；InSnZnO)基氧化物半导体材料。然而，本发明的实施方式可以不限于上述材料。第一氧化物半导体层131可以包括所属领域技术人员通常已知的其他氧化物半导体材料。例如，第一氧化物半导体层131可以包括其中可不包括铟(In)的GZTO(GaZnSnO)基氧化物半导体材料。
根据本发明的一个实施方式，第一氧化物半导体层131可以具有3nm至30nm的厚度。如果第一氧化物半导体层131的厚度太小，则第一氧化物半导体层131的膜稳定性可能降低，从而可能难以提供均匀的膜。因此，第一氧化物半导体层131可以具有3nm或更大的厚度。同时，如果第一氧化物半导体层131的厚度增大到超过必要的厚度，则可增大包括第一氧化物半导体层131的薄膜晶体管100中的阈值电压的可变宽度。因此，第一氧化物半导体层131可以具有30nm或更小的厚度。例如，第一氧化物半导体层131可以具有5nm至15nm的厚度。
根据本发明的一个实施方式，与第一氧化物半导体层131相比，第二氧化物半导体层132可以进一步远离基础基板110。相对于基础基板110，第二氧化物半导体层132可以在第一氧化物半导体层131上方，从而减少或防止第一氧化物半导体层131被半导体层130上方的绝缘层或绝缘膜损坏。
例如，第二氧化物半导体层132可以减少或防止包括在位于半导体层130外部的绝缘层或绝缘膜中的氢渗透到第一氧化物半导体层131中，或者可以减少或防止第一氧化物半导体层131的电子被位于半导体层130外部的绝缘层或绝缘膜捕获。因此，可以减小或防止第一氧化物半导体层131的电特性劣化。第二氧化物半导体层132可以用作辅助沟道层，可以用作钝化层以防止第一氧化物半导体层131氢化，并且可以用作蚀刻停止层以防止在薄膜晶体管的制造期间损坏第一氧化物半导体层131。
除了保护层之外，还可以用作界面沟道层的第二氧化物半导体层132具有良好的膜稳定性和良好的机械稳定性。为了获得良好的膜稳定性和良好的机械稳定性，第二氧化物半导体层132可以包括镓(Ga)。在本文中，镓(Ga)可以形成与氧的稳定键合，并且氧化镓具有良好的膜稳定性。因此，如果膜包含镓(Ga)，则可以实现良好的膜稳定性。
根据本发明的一个实施方式，第一氧化物半导体层131也可以包括镓(Ga)。即使第一氧化物半导体层131可以包括镓(Ga)，第二氧化物半导体层中的镓(Ga)的浓度也可以高于第一氧化物半导体层中的镓(Ga)的浓度。镓(Ga)的浓度可以表示为每个氧化物半导体层中包括的镓(Ga)的原子数与金属元素的总数的比率。
根据本发明的一个实施方式，第二氧化物半导体层132可以包括以下一种或多种：IGZO(铟镓锌氧化物；InGaZnO)基氧化物半导体材料、IGO(铟镓氧化物；InGaO)基氧化物半导体材料、IGTO(铟镓锡氧化物；InGaSnO)基氧化物半导体材料、IGZTO(铟镓锌锡氧化物；InGaZnSnO)基氧化物半导体材料、GZTO(镓锌锡氧化物；GaZnSnO)基氧化物半导体材料、GZO(镓锌氧化物；GaZnO)基氧化物半导体材料和GO(氧化镓；GaO)基氧化物半导体材料。实施方式不限于这些示例。
为了获得良好的膜稳定性，第二氧化物半导体层132可以包括相关于原子数而言与总金属元素相比为40原子百分比或更多的镓(Ga)。如果在第二氧化物半导体层132的总金属元素中包括40原子百分比或更多的镓(Ga)，则第二氧化物半导体层132可以具有良好的膜稳定性。
根据本发明的一个实施方式，第二氧化物半导体层132的金属元素可以全部是镓(Ga)。在这种情况下，第二氧化物半导体层132可以包括GO(GaO)基氧化物半导体材料，并且第二氧化物半导体层132的整个金属元素中的镓(Ga)的含量可以为100原子百分比。
与第一氧化物半导体层131相比，具有良好的膜稳定性和良好的机械稳定性的第二氧化物半导体层132可以具有相对较大的电阻。而且，因为第二氧化物半导体层132还可以用作沟道层，第二氧化物半导体层132还可以具有相对良好的电特性。考虑到第二氧化物半导体层132的电特性，第二氧化物半导体层132可以包括与总金属元素相比为90原子百分比或更少的镓(Ga)，并且可以进一步包括能够改善迁移率或载流子浓度的其他金属元素。
考虑到膜稳定性和电特性，第二氧化物半导体层132可以具有1nm至10nm的厚度。如果第二氧化物半导体层132的厚度小于1nm，则第二氧化物半导体层132的膜稳定性可能劣化，从而第二氧化物半导体层132可能不能为第一氧化物半导体层131提供足够的保护。因此，第二氧化物半导体层132的厚度必须为1nm或更大。
同时，与第一氧化物半导体层131相比，第二氧化物半导体层132可以具有相对较大的电阻和较低的霍尔迁移率。如果第二氧化物半导体层132的厚度大于10nm，则其可能成为电流流过半导体层130的障碍。例如，假定源极150和漏极160接触第二氧化物半导体层132，并且如果第二氧化物半导体层132的厚度增大到超过必要的厚度，则薄膜晶体管100的电特性可能劣化。因此，第二氧化物半导体层132的厚度必须为10nm或更小。第二氧化物半导体层132可薄于第一氧化物半导体层131。
根据本发明的一个实施方式，可以通过金属有机化学气相沉积(MOCVD)形成第一氧化物半导体层131和第二氧化物半导体层132。如果通过MOCVD形成第一氧化物半导体层131和第二氧化物半导体层132，则可以形成表面均匀、外形薄和膜稳定性良好的第一氧化物半导体层131和第二氧化物半导体层132。
另外，如果通过MOCVD形成第一氧化物半导体层131和第二氧化物半导体层132，则第一氧化物半导体层131和第二氧化物半导体层132之间的界面可以清晰明显，使得可以减小第一氧化物半导体层131和第二氧化物半导体层132之间的混合区域的厚度。结果，可以使第一氧化物半导体层131和第二氧化物半导体层132的有效厚度减小量减小或最小化。因此，即使第一氧化物半导体层131和第二氧化物半导体层132具有小的厚度，每个氧化物半导体层仍可以平稳地执行其具体功能。
如果第一氧化物半导体层131和第二氧化物半导体层132全部通过金属有机化学气相沉积(MOCVD)形成，则可以依次形成第一氧化物半导体层131和第二氧化物半导体层132而无需真空制动(vacuum braking)步骤。结果，可以降低制造成本并改善工艺稳定性。
栅极绝缘层122可以在半导体层130上。栅极绝缘层122可以包括以下至少之一：硅氧化物和硅氮化物。栅极绝缘层122可以包括铝氧化物(Al2O3)。栅极绝缘层122可以形成为单层结构或多层结构。
根据本发明的一个实施方式，可以通过金属有机化学气相沉积(MOCVD)形成栅极绝缘层122。如果通过MOCVD形成栅极绝缘层122，则可以形成密度高、表面均匀和膜稳定性良好的栅极绝缘层122。
如果通过金属有机化学气相沉积(MOCVD)形成栅极绝缘层122和半导体层130，则可以依次形成半导体层130和栅极绝缘层122而无需真空制动步骤。结果，可以降低制造成本并改善工艺稳定性。
特别地，根据本发明的一个实施方式，可以通过MOCVD形成具有高密度的栅极绝缘层122，结果，可以通过减少、最少化或防止栅极绝缘层引起的电子陷阱来减少或防止半导体层中的缺陷。
例如，栅极绝缘层122可以包括包含硅和氧的SiO2基氧化物。详细地，栅极绝缘层122可以是通过MOCVD形成的高密度的SiO2基氧化物层。与低密度的SiO2基氧化物层相比，高密度的SiO2基氧化物层可以包括相对较少量的氢(H)，并且可以具有相对较高的SiO2键合率。根据本发明的一个实施方式，与栅极绝缘层122的原子总数相比，栅极绝缘层122可以包括2原子百分比或更少的氢(H)。
进一步参照图1，栅极140可以在栅极绝缘层122上。栅极140可以与半导体层130绝缘，并且可以与半导体层130部分地交叠。
半导体层130的与栅极140交叠的一些区域可以成为沟道区。半导体层130的不与栅极140交叠的其余区域可以通过导电化而成为导电区域，并且可以是源极区或漏极区。半导体层130的导电区域可以用作布线。
栅极140可以包括以下一种或多种：铝基金属，例如铝(Al)或铝合金；银基金属，例如银(Ag)或银合金；铜基金属，例如铜(Cu)或铜合金；钼基金属，例如钼(Mo)或钼合金；铬(Cr)；钽(Ta)；钕(Nd)；和钛(Ti)。栅极140可以具有多层结构，包括具有不同物理特性的至少两层。
另外参照图1，半导体层130可以在栅极140和基础基板110之间。与第一氧化物半导体层131相比，第二氧化物半导体层132可以更靠近栅极140。
层间绝缘层170可以在栅极140上。层间绝缘层170可以包括绝缘材料。例如，层间绝缘层170可以包括有机材料、无机材料或包括有机材料和无机材料的沉积结构。
根据本发明一个实施方式的薄膜晶体管100可以包括源极150和漏极160。进一步参照图1，源极150和漏极160可以在层间绝缘层170上。源极150和漏极160可以彼此间隔开，并且可以连接到半导体层130。另外参照图1，源极150和漏极160可以通过设置在层间绝缘层170中的接触孔分别连接到半导体层130。例如，源极150和漏极160中的每一个可以连接到半导体层130的第二氧化物半导体层132。
源极150和漏极160可以包括以下一种或多种：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金。源极150和漏极160中的每一个可以形成为包括上述金属或其合金的单层结构，或者可以形成为包括至少两层上述金属或其合金的多层结构。
在图1的示例中示出的半导体层130、栅极140、源极150和漏极160可以构成薄膜晶体管100。然而，本发明的实施方式不限于以上内容。例如，除了与栅极140交叠的沟道区之外，半导体层130的其他区域可以通过导电化而成为导电区域，然后导电区域可以成为源极区和漏极区，源极区和漏极区可以相对于介于其间的沟道区彼此间隔开。因此，源极区和漏极区可以分别用作源极150和漏极160。
图2是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
在下文中，为了避免重复说明，将省略对相同部分的详细描述。在图2的示例中所示的薄膜晶体管200的情况下，与图1的示例中所示的薄膜晶体管100相比，半导体层130可以进一步包括第三氧化物半导体层133。此外，可以从图2所示的薄膜晶体管200中省略遮光层180。
参照图2，如图所示，第三氧化物半导体层133可以在第一氧化物半导体层131下方。因此，根据本发明的一个实施方式，第一氧化物半导体层131可以在第二氧化物半导体层132与第三氧化物半导体层133之间。
根据本发明的一个实施方式，第三氧化物半导体层133可以用作用于支撑对应于主沟道层的第一氧化物半导体层131的支撑层。用作支撑层的第三氧化物半导体层133可以具有良好的膜稳定性和良好的机械特性。
为了获得良好的膜稳定性，第三氧化物半导体层133可以包括镓(Ga)。在本文中，镓(Ga)可以形成与氧的稳定键合，并且可以使得能够形成稳定的膜。
根据本发明的一个实施方式，第三氧化物半导体层133可以包括以下一种或多种：IGZO(InGaZnO)基氧化物半导体材料、IGO(InGaO)基氧化物半导体材料、IGTO(InGaSnO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料、GZTO(GaZnSnO)基氧化物半导体材料、GZO(GaZnO)基氧化物半导体材料和GO(GaO)基氧化物半导体材料。为了获得良好的膜稳定性，与第三氧化物半导体层133的总金属元素相比，第三氧化物半导体层133可以包括40原子百分比或大于40原子百分比的镓(Ga)。为了稳定地支撑第一氧化物半导体层131，第三氧化物半导体层133可以具有低浓度的载流子。例如，第三氧化物半导体层133可以具有比第二氧化物半导体层132更高的镓(Ga)浓度。
根据本发明的一个实施方式，第三氧化物半导体层133的金属元素可以全部是镓(Ga)。在这种情况下，第三氧化物半导体层133可以包括GO(GaO)基氧化物半导体材料，并且第三氧化物半导体层133的整个金属元素中的镓(Ga)的含量可以为100原子百分比。
根据本发明的一个实施方式，第三氧化物半导体层133可以具有5nm至50nm的厚度。如果第三氧化物半导体层133的厚度小于5nm，则第三氧化物半导体层133可能无法提供足够的功能作为支撑层，并且第一氧化物半导体层131可能不会被第三氧化物半导体层133稳定地支撑。同时，如果第三氧化物半导体层133的厚度大于50nm，则半导体层130的总厚度可能增加，使得可能难以实现显示装置的薄外形。例如，考虑到支撑层的特性和显示装置的薄度，第三氧化物半导体层133可以具有10nm至30nm的厚度。
以与第一氧化物半导体层131和第二氧化物半导体层132相似的方式，可以通过金属有机化学气相沉积(MOCVD)形成第三氧化物半导体层133。在这种情况下，可以依次形成第三氧化物半导体层133、第一氧化物半导体层131和第二氧化物半导体层132而无需真空制动步骤。
图3是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
与图2的示例中所示的薄膜晶体管200相比，图3的示例中所示的薄膜晶体管300可以进一步包括在基础基板110和缓冲层121之间的遮光层180。遮光层180可以与半导体层130交叠。
遮光层180可以阻挡可能从外部环境入射到薄膜晶体管300的半导体层130上的光，从而减少或防止半导体层130受到外部提供的光的损坏。遮光层180可以包括诸如金属之类的导电材料。缓冲层121可以使遮光层180和半导体层130彼此绝缘。遮光层180可以电连接到源极150和漏极160中的任何一个。
图4A是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
图4的薄膜晶体管400可以包括基础基板110、基础基板110上的栅极140、以及与栅极140间隔开并与栅极140部分交叠的半导体层130。而且，薄膜晶体管400可以包括位于栅极140和半导体层130之间的栅极绝缘层122、连接到半导体层130的源极150和与源极150间隔开并连接到半导体层130的漏极160。
参照图4A，半导体层130可以包括第一氧化物半导体层131和第二氧化物半导体层132。第一氧化物半导体层131和第二氧化物半导体层132可以依次设置在基础基板110上。此外，栅极140可以位于半导体层130和基础基板110之间，并且与第二氧化物半导体层132相比，第一氧化物半导体层131可以更靠近栅极140。
如在图4A的示例中所示，栅极140设置在半导体层130下方的结构可以被称为“底栅”结构。在本文中，半导体层130、栅极140、源极150和漏极160可以构成薄膜晶体管400。
图4B是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
参照图4B，在薄膜晶体管401中，半导体层130可以包括第一氧化物半导体层131和第二氧化物半导体层132。第二氧化物半导体层132和第一氧化物半导体层131可以依次设置在基础基板上。另外，栅极140可以位于半导体层130和基础基板110之间，并且与第一氧化物半导体层131相比，第二氧化物半导体层132可以更靠近栅极140。在这种情况下，第二氧化物半导体层132可以保护第一氧化物半导体层131，并且可以用作界面沟道层。
图5A是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
在图5A的示例中所示的薄膜晶体管500的情况下，与图4A的示例中所示的薄膜晶体管400相比，半导体层130可以进一步包括第三氧化物半导体层133。参照图5A，如图所示，第三氧化物半导体层133可以在第一氧化物半导体层131下方。因此，第一氧化物半导体层131可以在第二氧化物半导体层132和第三氧化物半导体层133之间。
根据本发明的一个实施方式，第三氧化物半导体层133可以用作用于支撑对应于主沟道层的第一氧化物半导体层131的支撑层。用作支撑层的第三氧化物半导体层133可以具有良好的膜稳定性和良好的机械特性。为了获得良好的膜稳定性，第三氧化物半导体层133可以包括镓(Ga)。
图5B是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
在图5B的示例中所示的薄膜晶体管501中，与图4B的示例中所示的薄膜晶体管401相比，半导体层130可以进一步包括第三氧化物半导体层133。参照图5B，第三氧化物半导体层133可以在第一氧化物半导体层131上方。因此，第一氧化物半导体层131可以在第二氧化物半导体层132和第三氧化物半导体层133之间。
根据本发明的一个实施方式，第三氧化物半导体层133可以用作用于支撑对应于主沟道层的第一氧化物半导体层131的支撑层。用作支撑层的第三氧化物半导体层133可以具有良好的膜稳定性和良好的机械特性。为了获得良好的膜稳定性，第三氧化物半导体层133可以包括镓(Ga)。
图6A是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
与图5A的示例中所示的薄膜晶体管500相比，图6A的示例中所示的薄膜晶体管600可以进一步包括在半导体层130上的蚀刻停止层185。蚀刻停止层185可以包括绝缘材料。蚀刻停止层185可以在第二氧化物半导体层132上，从而保护沟道区。因此，根据本发明一个实施方式的半导体层130可以应用于具有蚀刻停止层结构的薄膜晶体管600。
图6B是示出根据本发明另一实施方式的薄膜晶体管的横截面图。
与图5B的示例中所示的薄膜晶体管501相比，图6B的示例中所示的薄膜晶体管601可以进一步包括在半导体层130上的蚀刻停止层185。蚀刻停止层185可以包括绝缘材料。蚀刻停止层185可以在第三氧化物半导体层133上以保护沟道区。
图7是示出根据本发明另一实施方式的薄膜晶体管中包括的每个元素的原子数比的曲线图。
例如，图7示出了通过使用能量色散X射线光谱仪(EDS)分析图2所示的薄膜晶体管200的一些区域而获得的结果。能量分散X射线光谱仪(EDS)分析提供给电子显微镜的每个样品的成分。能量分散X射线光谱仪(EDS)使用高能电子束作用于样本时产生的各种信号中的具体X射线来分析样本的成分。
在图7的x轴即横轴上，“距离”表示从栅极绝缘层122的上表面朝向基础基板110的距离。例如，x轴表示从栅极绝缘层122的上表面(例如，此处距离＝0)沿厚度方向朝向下侧的距离。从对应于沿x轴方向的左侧(距离＝0)开始，每个区域对应于栅极绝缘层122、第二氧化物半导体层132、第一氧化物半导体层131、第三氧化物半导体层133和缓冲层121。图7的y轴即纵轴表示每个元素的原子数的比，其对应于每个元素的原子百分比(at％)。
根据本发明的另一实施方式，第一氧化物半导体层131、第二氧化物半导体层132和第三氧化物半导体层133可以包括IGZO(InGaZnO)基氧化物半导体材料。参照图7，第二氧化物半导体层132和第三氧化物半导体层133包括相对大量的镓(Ga)，而第一氧化物半导体层131可以包括相对大量的铟(In)。
图8是示出根据比较例的薄膜晶体管的横截面图。
根据图8中所示的比较例的薄膜晶体管可以包括半导体层，半导体层仅设置有用作主沟道层的第一氧化物半导体层131。例如，图8的薄膜晶体管的结构类似于图3的薄膜晶体管300，但是，图8的薄膜晶体管包括仅设置有第一氧化物半导体层131的半导体层130。与沟道层相对应的第一氧化物半导体层131由IGZO(In:Ga:Zn＝1:1:1)基氧化物半导体材料形成，第一氧化物半导体层131具有12nm的厚度。
图9A、9B和9C是示出每个薄膜晶体管的阈值电压的实验结果的曲线图。
图9A的示例是示出图8所示的比较例的薄膜晶体管中的阈值电压的曲线图。图9B的示例是示出图2的示例性实施方式中所示的薄膜晶体管200中的阈值电压的曲线图。图9C的示例是示出图5A、5B的示例性实施方式中所示的薄膜晶体管500中的阈值电压的曲线图。
可以将图9A、9B和9C的阈值电压曲线图表示为在源极150和漏极160之间根据栅极140和源极150之间的电压VGS[V]的电流IDS。在图9A、9B和9C中，将源极150和漏极160之间的电流IDS表示为任意单位(a.u.)。
参照图9A，包括仅设置有第一氧化物半导体层131的半导体层的比较例的薄膜晶体管具有良好的阈值电压特性。在图9A中，阈值电压(Vth)为-0.9V，霍尔迁移率为54.8cm2/V·s，正偏置温度应力(PBTS)为2.5V。
PBTS表示在施加正(+)偏置电压和恒定温度的条件下的应力，并且PBTS通常具有正(+)值。如果PBTS变大，则氧化物半导体层120或薄膜晶体管100的应力增大，从而阈值电压的变化(ΔVth)可能增大。
图9B是示出图2的示例中所示的薄膜晶体管200中的阈值电压的曲线图。参照图2和图9B，即使第二氧化物半导体层132(厚度为3nm)和第三氧化物半导体层133(厚度为15nm)位于第一氧化物半导体层131的两侧，与比较例相比，阈值电压特性也不会劣化。
在图9B中，阈值电压(Vth)为0.21V，霍尔迁移率为59.22cm2/V·s，正偏置温度应力(PBTS)为0.98V。参照图9B，图2的示例中所示的薄膜晶体管200具有良好的阈值电压特性和出色的PBTS特性。
图9C是示出图5A、5B的示例所示的薄膜晶体管500中的阈值电压的曲线图。参照图9C，即使第二氧化物半导体层132(厚度为3nm)和第三氧化物半导体层133(厚度为15nm)位于第一氧化物半导体层131的两侧，阈值电压特性也不会劣化。在图9C中，阈值电压(Vth)为0.94V，霍尔迁移率为54.54cm2/V·s。
如上所述，如果具有与具有高电阻的保护层对应的具体厚度的第一氧化物半导体层131位于对应于主沟道层的第二氧化物半导体层132上，则半导体层130的沟道特性不会劣化。同时，使薄膜晶体管100、200、300、400、500和600的功能劣化的原因之一可以是绝缘层引起的电子陷阱。
例如，由于栅极绝缘层122中存在的缺陷，半导体层130的电子可被栅极绝缘层122捕获。例如，由于例如过量的氧或金属与金属的键合，可在栅极绝缘层122中生成缺陷状态，半导体层130的电子可在栅极绝缘层122的缺陷位置中被捕获。如果半导体层130的电子被栅极绝缘层122捕获，则薄膜晶体管的电特性或开关特性可能会劣化。
图10是示出栅极绝缘层引起的电子陷阱量的曲线图。
在图10中，如果包括高密度载流子(例如，电子)的第一氧化物半导体层131与栅极绝缘层122直接接触，则根据时间(例如，秒)相对地表示电子陷阱量。在图10中，“Es”表示栅极绝缘层122的表面区域(栅极绝缘层的总厚度的10％区域)中的电子陷阱量，“Ed”表示除了栅极绝缘层122的表面区域以外的其余区域中的电子陷阱量，“Et”表示总电子陷阱量(例如，Et＝Es+Ed)。
参照图10，通常在初始时段中在栅极绝缘层122的表面区域中生成电子陷阱。因此，栅极绝缘层122的表面区域中存在的缺陷可能引起薄膜晶体管的初始可靠性劣化。
同时，经过一段时间后，在栅极绝缘层122的表面区域中电子陷阱的量可能饱和，可在栅极绝缘层122的其他区域中生成电子陷阱。因此，栅极绝缘层122的内在区域(entrearea)中存在的缺陷可能引起长期可靠性劣化。
图11是示出根据本发明一个实施方式的薄膜晶体管中的电子陷阱量和根据比较例的薄膜晶体管中的电子陷阱量的曲线图。
例如，图11的“EX.1”是示出由图1的示例性实施方式中所示的薄膜晶体管100的栅极绝缘层122生成的电子陷阱量的曲线图，图11的“Comp”是示出由图8所示的比较例的薄膜晶体管的栅极绝缘层122生成的电子陷阱量的曲线图。在图1的示例的薄膜晶体管100中，用作保护层的高电阻的第二氧化物半导体层132可用作电子转移的屏障。因此，第一氧化物半导体层131上的第二氧化物半导体层132减少或防止电子从第二氧化物半导体层132转移到栅极绝缘层122。结果，可以减少或防止栅极绝缘层122引起的电子陷阱。参照
图11，可以得知，与在根据比较例的薄膜晶体管中生成的电子陷阱量(Comp.)相比，在图1的薄膜晶体管100中生成的电子陷阱量(EX.1)减少。
同时，在根据本发明的实施方式的薄膜晶体管中，半导体层130可以具有沉积结构。在沉积的两个氧化物半导体层之间的边界区域中，可以通过混合构成每个氧化物半导体层的成分来生成混合区域。可以将混合区域定义为通过混合相邻两层的成分而形成的区域。根据本发明的一个实施方式，在两个氧化物半导体层之间的边界区域中生成的混合区域的厚度可以是3nm或更小。例如，混合区域的厚度可以为1nm或更小。
根据本发明的一个实施方式，可以在第一氧化物半导体层131和第二氧化物半导体层132之间生成第一混合区域。例如，根据本发明一个实施方式的薄膜晶体管100、200、300、400、500和600可以包括在第一氧化物半导体层131和第二氧化物半导体层132之间的第一混合区域。
第一混合区域可以是通过将第一氧化物半导体层131的成分与第二氧化物半导体层132的成分混合而获得的层。第一混合区域的范围可以由密度限定例如，在第一氧化物半导体层131和第二氧化物半导体层132之间，具有在第一氧化物半导体层131的密度值和第二氧化物半导体层132的密度值之间的密度值的层可以是位于第一氧化物半导体层131和第二氧化物半导体层132之间的第一混合区域。
图12是示出限定第一混合区域的方法的图。
参照图12，当第一氧化物半导体层131的密度为“N1”并且第二氧化物半导体层132的密度为“N2”时，密度的中间值为“(N1+N2)/2”，并且密度差为“(N2-N1)”或“(N1-N2)”。图12示出了对应于第二氧化物半导体层132的密度的“N2”大于对应于第一氧化物半导体层131的密度的“N1”的情况。
根据本发明的一个实施方式，将通过从对应于第一氧化物半导体层131的密度的“N1”与对应于第二氧化物半导体层132的密度的“N2”之间的密度的中间值“(N1+N2)/2”中减去与对应于第一氧化物半导体层131和第二氧化物半导体层132之间的密度差的“(N2-N1)”的25％相对应的值而获得的值定义为第一混合区域中的密度的最低值，以及将通过将与对应于第一氧化物半导体层131和第二氧化物半导体层132之间的密度差的“(N2-N1)”的25％相对应的值加上对应于第一氧化物半导体层131的密度的“N1”与对应于第二氧化物半导体层132的密度的“N2”之间的密度的中间值“(N1+N2)/2”而得到的值定义为第一混合区域中的密度的最高值。结果，在以下等式1中示出了第一混合区域的密度范围。
[等式1]
(3×N1+N2)/4≤第一混合区域的密度≤(N1+3×N2)/4。
同时，如果对应于第二氧化物半导体层132的密度的“N2”小于对应于第一氧化物半导体层131的密度的“N1”，则在等式2中示出第一混合区域的密度范围。
[等式2]
(N1+3×N2)/4≤第一混合区域的密度≤(3×N1+N2)/4。
因此，在第一氧化物半导体层131与第二氧化物半导体层132之间的区域中，具有等式1或等式2的密度范围的区域可以被称为“第一混合”区域。
如以上等式1和2中所示，当第一氧化物半导体层131的密度为“N1”并且第二氧化物半导体层132的密度为“N2”时，可以将第一混合区域定义为密度在[(3×N1+N2)/4]和[(N1+3×N2)/4]之间的区域，密度为[(3×N1+N2)/4]的区域，以及密度为[(N1+3×N2)/4]的区域。例如，在第一氧化物半导体层131和第二氧化物半导体层132之间的第一混合区域的密度范围可以包括以下任意一个：[(3×N1+N2]/4]和[(N1+3×N2)/4]之间的密度，[(3×N1+N2)/4]的密度和[(N1+3×N2)/4]的密度。
如果半导体层130进一步包括第三氧化物半导体层133，则薄膜晶体管200300、500和600可以包括在第一氧化物半导体层131和第三氧化物半导体层133之间的第二混合区域。第二混合区域可以是通过混合第一氧化物半导体层131的成分和第三氧化物半导体层133的成分而获得的层。
根据本发明的一个实施方式，第二混合区域可以由密度限定。可以将第二混合区域定义为具有以下任何一个的区域：[(3×N1+N3)/4]和[(N1+3×N3)/4]之间的密度，[(3×N1+N3)/4]，[(N1+3×N3)/4]的密度。
根据本发明的一个实施方式，第一混合区域的厚度可以是3nm或更小。例如，第一混合区域的厚度可以是1nm或更小。根据本发明的一个实施方式，为了实现在第一氧化物半导体层131和第二氧化物半导体层132之间提供的第一混合区域中的3nm或更小的厚度，更具体地，1nm或更小的厚度，第一氧化物半导体层131和第二氧化物半导体层132可以包括金属有机化学气相沉积(MOCVD)。
随着第一混合区域的厚度减小或最小化至3nm或更小，更具体地，1nm或更小，可以在形成第一氧化物半导体层131和第二氧化物半导体层132之后，使第一氧化物半导体层131和第二氧化物半导体层132的每一层中的厚度损失减小或最小化。因此，即使第一氧化物半导体层131和第二氧化物半导体层132在制造过程中具有小的厚度，也可以保持第一氧化物半导体层131和第二氧化物半导体层132中的结构和功能。而且，在使第一氧化物半导体层131和第二氧化物半导体层132之间的相互干扰减小或最小化的条件下，第一氧化物半导体层131和第二氧化物半导体层132中的每一个可以执行其自身的功能
第二混合区域可以形成在第一氧化物半导体层131和第三氧化物半导体层133之间。根据本发明的另一实施方式，第二混合区域的厚度可以是3nm或更小，并且更具体地，可以是1nm或更小。
随着将第二混合物区域的厚度减小或最小化至3nm或更小，更具体地，1nm或更小，可以在形成第一氧化物半导体层131和第三氧化物半导体层133之后，使第一氧化物半导体层131和第三氧化物半导体层133的每一层中的厚度损失减小或最小化。因此，即使第一氧化物半导体层131和第三氧化物半导体层133在制造过程中具有小的厚度，也可以保持第一氧化物半导体层131和第三氧化物半导体层133中的结构和功能。而且，第一氧化物半导体层131和第三氧化物半导体层133中的每一个可以执行其自身的功能。
根据本发明的一个实施方式，在半导体层130和栅极140之间的栅极绝缘层122可以包括包含硅和氧的SiO2基氧化物。根据本发明的一个实施方式，栅极绝缘层122可以是高密度的SiO2基氧化物层。与低密度的SiO2基氧化物层相比，高密度的SiO2基氧化物层可以包括相对较少量的氢(H)，并且可以具有相对较高的SiO2键合率。根据本发明的一个实施方式，与栅极绝缘层122的原子总数相比，栅极绝缘层122可以包括2原子百分比或更少的氢(H)。
此外，栅极绝缘层122可以包括硅(Si)键。硅(Si)键可以包括SiO4键、SiO2键和Si-OH键。在栅极绝缘层122的全部硅键中，SiO2键可以占95％或更多，Si-OH键可以占2％或更少。
根据本发明的一个实施方式，包括2原子百分比或更少的氢含量并且与总的硅键相比具有95％或更多的SiO2键的SiO2基氧化物层可以被称为“高密度的SiO2基氧化物层”。包括多于2原子百分比的氢含量并且与总的硅键相比具有少于95％的SiO2键的SiO2基氧化物层可以被称为“低密度的SiO2基氧化物层”。
图13是例示示出了低密度SiO2层中包括的成分的组成和高密度SiO2层中包括的成分的组成的比较结果的曲线图。
通过二次离子质谱法(SIMS)测量图13的曲线图。参照图13，与低密度的SiO2基氧化物层相比，高密度的SiO2基氧化物层可以包括相对较少量的氢(H)。
如果将包括相对较少量的氢(H)的高密度SiO2基氧化物层用于栅极绝缘层122，则可以减少或防止氢(H)渗透到用作主沟道层的第一氧化物半导体层131中，从而减小或防止第一氧化物半导体层131的电特性劣化。另外，如果包括相对较少量的氢(H)的高密度SiO2基氧化物层用于栅极绝缘层122，则可以减少栅极绝缘层122的缺陷状态。结果，可以限制或防止半导体层130的电子(例如，第一氧化物半导体层131的电子)在栅极绝缘层122中被捕获。
图14是示出根据本发明另一实施方式的显示装置的图。图15是示出图14的任何一个像素的电路图。图16是示出图14的像素的平面图。图17是沿图16的线I-I’截取的横截面图。
在下文中，将参照图14至17的示例来描述根据本发明另一实施方式的显示装置700。根据本发明另一实施方式的显示装置700可以包括基础基板110、在基础基板110上的像素驱动电路PDC以及连接到像素驱动电路PDC的显示元件710。像素驱动电路PDC可以包括薄膜晶体管。在图1、2、3、4A和4B、5A和5B及6A和6B的示例中示出的薄膜晶体管100、200、300、400、500和600中的任何一个都可以用于薄膜晶体管。因此，为了避免重复说明，将省略对显示装置700中包括的薄膜晶体管的详细描述。
如图14所示，根据本发明另一实施方式的显示装置700可以包括在基础基板110上的像素P、栅极驱动器220、数据驱动器230和控制器240。在基础基板110上，可以有栅极线GL和数据线DL，并且每个像素P可以布置在栅极线GL和数据线DL的交叉部分处。像素P可以包括显示元件710以及用于驱动显示元件710的像素驱动电路PDC。可以通过驱动像素P来显示图像。
控制器240可以控制栅极驱动器220和数据驱动器230。控制器240可以使用从外部系统(未显示)提供的垂直/水平同步信号和时钟信号输出用于控制栅极驱动器220的栅极控制信号GCS和用于控制数据驱动器230的数据控制信号DCS。另外，控制器240可以对可以从外部系统提供的输入视频数据进行采样，然后可以重新排列所采样的视频数据，并且可以将重新排列的数字视频数据RGB提供给数据驱动器230。
栅极控制信号GCS可以包括栅极起始脉冲(GSP)、栅极移位时钟(GSC)、栅极输出使能信号(GOE)、起始信号(Vst)和栅极时钟(GCLK)。而且，用于控制移位寄存器的控制信号可以包括在栅极控制信号GCS中。数据控制信号DCS可以包括源极起始脉冲(SSP)、源极移位时钟信号(SSC)、源极输出使能信号(SOE)和极性控制信号(POL)。
数据驱动器230可以向基础基板110上的数据线DL提供数据电压。例如，数据驱动器230可以将从控制器240提供的视频数据RGB转换为模拟数据电压，并且可以将模拟数据电压提供给数据线DL。
栅极驱动器220可以在一帧时段内顺序地向栅极线GL提供栅极脉冲(GP)。在本文中，“一帧”表示通过显示面板输出一幅图像的时间段。此外，栅极驱动器220可以在未提供栅极脉冲(GP)的一帧的其余时段中向栅极线GL提供用于关闭开关器件的栅极截止信号。在下文中，栅极脉冲(GP)和栅极截止信号(Goff)可以统称为“扫描信号SS”。
根据本发明的一个实施方式，栅极驱动器220可以在基础基板110上。直接在基础基板110上设置栅极驱动器220的结构可以称为“面板内栅极(GIP)”结构。
图15的电路图对应于包括有机发光二极管(OLED)的显示装置100中的一个像素P的等效电路图。图15的像素驱动电路PDC可以包括与开关晶体管相对应的第一薄膜晶体管TR1和与驱动晶体管相对应的第二薄膜晶体管TR2。在图1、2、3、4A和4B、5A和5B及6A和6B的示例中示出的薄膜晶体管100、200、300、400、500和600中的任何一个都可以用于第一薄膜晶体管TR1和第二薄膜晶体管TR2。
第一薄膜晶体管TR1可以连接到栅极线和数据线(GL，DL)，并且可以由通过栅极线GL提供的扫描信号SS导通或截止。数据线DL可以将数据电压Vdata提供给像素驱动电路PDC，并且第一薄膜晶体管TR1可以控制数据电压Vdata的施加。
驱动电压线PL可以向显示元件710提供驱动电压Vdd，并且第二薄膜晶体管TR2可以控制驱动电压Vdd。驱动电压Vdd可以对应于用于驱动与显示元件710相对应的有机发光二极管(OLED)的像素驱动电压。
当第一薄膜晶体管TR1由经由栅极线GL从栅极驱动器220施加的扫描信号SS导通时，可以向连接到显示元件710的第二薄膜晶体管TR2的栅极G2提供经由数据线DL提供的数据电压Vdata。数据电压Vdata可以充入到设置在第二薄膜晶体管TR2的栅极G2和第二薄膜晶体管TR2的源极S2之间的第一电容器C1中。第一电容器C1可以对应于存储电容器(Cst)。第一电容器C1可以包括连接到第二薄膜晶体管TR2的栅极G2的第一电容器电极C11和连接到第二薄膜晶体管TR2的源极S2的第二电容器电极C12。
可以根据数据电压Vdata控制通过第二薄膜晶体管TR2提供给与显示元件710相对应的有机发光二极管(OLED)的电流的供应量。因此，可以控制从显示元件710发出的光的灰度级。
参照图16和17，像素驱动电路PDC可以在基础基板110上。基础基板110可以包括玻璃或塑料。例如，基础基板110可以包括具有柔性的透明塑料材料，例如聚酰亚胺(PI)。
像素驱动电路PDC可以包括在基础基板110上的遮光层(LS1，LS2)、在遮光层(LS1，LS2)上的缓冲层121、在缓冲层121上的半导体层(A1，A2)130、与半导体层(A1，A2)130部分交叠的栅极(G1，G2)、以及连接到半导体层(A1，A2)130的源极(S1，S2)和漏极(D1，D2)。遮光层(LS1，LS2)可以包括诸如金属之类的导电材料。遮光层(LS1，LS2)可以具有光阻挡特性。根据本发明的一个实施方式，遮光层(LS1，LS2)可以阻挡外部提供的光，从而保护半导体层130。
缓冲层121可以在遮光层(LS1，LS2)上。缓冲层121可以包括绝缘材料，并且可以保护半导体层130不受外部提供的湿气或氧气的影响。第一薄膜晶体管TR1的半导体层A1和第二薄膜晶体管TR2的半导体层A2可以在缓冲层121上。上面描述了半导体层(A1，A2)130，将省略对半导体层(A1，A2)的详细描述。
第一薄膜晶体管TR1的半导体层A1和第二薄膜晶体管TR2的半导体层A2中的至少一个可以包括在缓冲层121上的第一氧化物半导体层131和在第一氧化物半导体层131上的第二氧化物半导体层132。第一薄膜晶体管TR1的半导体层A1和第二薄膜晶体管TR2的半导体层A2中的至少一个可以进一步包括在第一氧化物半导体层131下方的第三氧化物半导体层133。
参照图17，第一薄膜晶体管TR1的半导体层A1和第二薄膜晶体管TR2的半导体层A2中的每一个可以形成为包括依次沉积的第三氧化物半导体层133、第一氧化物半导体层131和第二氧化物半导体层132的结构。然而，本发明的实施方式不限于上述结构。
栅极绝缘层122可以在半导体层130上。栅极绝缘层122可以具有绝缘特性。
栅极(G1，G2)可以在栅极绝缘层122上。栅极(G1，G2)可以是从栅极线GL延伸的区域，或者可以是栅极线GL的一些区域。层间绝缘层170可以在栅极(G1，G2)上。
源极(S1，S2)和漏极(D1，D2)可以在层间绝缘层170上。根据本发明的一个实施方式，为了便于说明，可以将源极(S1，S2)和漏极(D1，D2)彼此区分开。但是，源极(S1，S2)和漏极(D1，D2)可以互换使用。因此，源极(S1，S2)可以是漏极(D1，D2)，而漏极(D1，D2)可以是源极(S1，S2)。
根据本发明的一个实施方式，包括在第一薄膜晶体管TR1中的源极S1和漏极D1可以彼此间隔开，并且可以连接到第一薄膜晶体管TR1的半导体层A1。包括在第二薄膜晶体管TR2中的源极S2和漏极D2可以彼此间隔开，并且可以连接到第二薄膜晶体管TR2的半导体层A2中的第二氧化物半导体层132。
此外，数据线DL和驱动电源线PL可以在层间绝缘层170上。根据本发明的一个实施方式，第一薄膜晶体管TR1的源极S1可以连接到数据线DL。第二薄膜晶体管TR2的漏极D2可以连接到驱动电源线PL。
如图17所示，第一薄膜晶体管TR1可以包括半导体层A1、栅极G1、源极S1和漏极D1。第一薄膜晶体管TR1可以用作用于控制施加到像素驱动电路PDC的数据电压Vdata的开关晶体管。
第二薄膜晶体管TR2可以包括半导体层A2、栅极G2、源极S2和漏极D2。第二薄膜晶体管TR2可以用作用于控制施加到显示元件710的驱动电压Vdd的驱动晶体管。
平坦化层190可以在源极(S1，S2)、漏极(D1，D2)、数据线DL和驱动电源线PL上。平坦化层190可以平坦化第一薄膜晶体管TR1的上表面和第二薄膜晶体管TR2的上表面，并且还可以保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示元件710的第一电极711可以在平坦化层190上。显示元件710的第一电极711可以经由平坦化层190中的接触孔连接到第二薄膜晶体管TR2的源极S2。
堤层750可以在第一电极711的边缘中。堤层750可以限定显示元件710的发光区域。
有机发光层712可以在第一电极711上，并且第二电极713可以在有机发射层712上，由此可以完成显示元件710。图17的示例中所示的显示元件710可以对应于有机发光二极管(OLED)。因此，根据本发明一个实施方式的显示装置可以对应于有机发光显示装置。
图18是示出根据本发明另一实施方式的显示装置的任一个像素的电路图。
图18是有机发光显示装置的像素P的等效电路图。在图18的示例中所示的显示装置800的像素P可以包括与显示元件710相对应的有机发光二极管(OLED)以及用于驱动显示元件710的像素驱动电路PDC。显示元件710可以连接到像素驱动电路PDC。
在像素P中，可以存在用于将信号提供给像素驱动电路PDC的信号线(DL，GL，PL，RL，SCL)。可以将数据电压Vdata提供给数据线DL，可以将扫描信号SS提供给栅极线GL，可以将用于驱动像素的驱动电压Vdd提供给驱动电压线PL，可以将参考电压Vref提供给参考线RL，并且可以将感测控制信号SCS提供给感测控制线SCL。参照图18，当将第n个像素P的栅极线称为“GLn”时，相邻的第(n-1)个像素P的栅极线为“GLn-1”，并且第(n-1)个像素P的栅极线可以用作第n个像素P的感测控制线SCL。
例如，像素驱动电路PDC可以包括：第一薄膜晶体管(TR1，例如，开关晶体管)，连接至栅极线GL和数据线DL；第二薄膜晶体管(TR2，例如，驱动晶体管)，被配置为根据通过第一薄膜晶体管TR1传送的数据电压Vdata来控制提供给显示元件710的电流电平；和第三薄膜晶体管(TR3，参考晶体管)，被配置为感测第二薄膜晶体管TR2的特性。第一电容器C1可以在显示元件710与第二薄膜晶体管TR2的栅极G2之间。第一电容器C1可以被称为“存储电容器(Cst)”。
第一薄膜晶体管TR1可以由提供给栅极线GL的扫描信号SS导通，并且第一薄膜晶体管TR1可以将可被提供给数据线DL的数据电压Vdata传送到第二薄膜晶体管TR2的栅极G2。第三薄膜晶体管TR3可以连接到参考线RL以及在显示元件710和第二薄膜晶体管TR2之间的第一节点n1。第三薄膜晶体管TR3可以由感测控制信号SCS导通或截止，并且第三薄膜晶体管TR3可以在感测时段中感测对应于驱动晶体管的第二薄膜晶体管TR2的特性。
连接到第二薄膜晶体管TR2的栅极G2的第二节点n2可以连接到第一薄膜晶体管TR1。第一电容器C1可以在第二节点n2和第一节点n1之间。
当第一薄膜晶体管TR1导通时，可以将通过数据线DL提供的数据电压Vdata提供给第二薄膜晶体管TR2的栅极G2。可以用数据电压Vdata对第二薄膜晶体管TR2的源极S2和栅极G2之间的第一电容器C1充电。当第二薄膜晶体管TR2导通时，可由用于驱动像素的驱动电压Vdd将电流通过第二薄膜晶体管TR2提供给显示元件710，从而可以从显示元件710发出光。
在图18的示例中所示的第一薄膜晶体管TRl、第二薄膜晶体管TR2和第三薄膜晶体管TR3可以在结构上与图1、2、3、4A和4B、5A和5B及6A和6B的示例中所示的薄膜晶体管100、200、300、400、500和600中的任何一个基本相似。
图19是示出根据本发明另一实施方式的显示装置的像素的电路图。
图19所示的显示装置900的像素P可以包括与显示元件710相对应的有机发光二极管(OLED)以及用于驱动显示元件710的像素驱动电路PDC。显示元件710可以连接至像素驱动电路PDC。
像素驱动电路PDC可以包括薄膜晶体管(TR1，TR2，TR3，TR4)。在像素P中，可以存在用于向像素驱动电路PDC提供驱动信号的信号线(DL，EL，GL，PL，SCL，RL)。
与图18的示例中的像素P相比，图19的示例中的像素P可以进一步包括发光控制线EL。可以将发光控制信号EM提供给发光控制线EL。而且，与图18的像素驱动电路PDC相比，图19的像素驱动电路PDC可以进一步包括与被配置为控制第二薄膜晶体管TR2的发光时间点的发光控制晶体管相对应的第四薄膜晶体管TR4。
参照图19，当将第n个像素P的栅极线称为“GLn”时，相邻的第(n-1)个像素P的栅极线为“GLn-1”，并且第(n-1)个像素P的栅极线为“GLn-1”可以用作第n个像素P的感测控制线SCL。第一电容器C1可以在显示元件710与第二薄膜晶体管TR2的栅极G2之间。另外，第二电容器C2可以在显示元件710的一个电极与第四薄膜晶体管TR4中包括的多个端子中的被提供有驱动电压Vdd的端子之间。
第一薄膜晶体管TR1可以由提供给栅极线GL的扫描信号SS导通，并且
第一薄膜晶体管TR1可以将可以被提供给数据线DL的数据电压Vdata传送到
第二薄膜晶体管TR2的栅极G2。第三薄膜晶体管TR3可以连接到参考线RL，并且可以由感测控制信号SCS导通或截止，并且第三薄膜晶体管TR3可以在感测时段中感测对应于驱动晶体管的第二薄膜晶体管TR2的特性。
第四薄膜晶体管TR4可以将驱动电压Vdd传送到第二薄膜晶体管TR2，或者可以根据发光控制信号EM阻止驱动电压Vdd。当第四薄膜晶体管TR4导通时，可以向第二薄膜晶体管TR2提供电流，从而可以从显示元件710发出光。
在图19的示例中所示的第一薄膜晶体管TRl、第二薄膜晶体管TR2、第三薄膜晶体管TR3和第四薄膜晶体管TR4可以在结构上与图1、2、3、4A和4B、5A和5B及6A和6B的示例中所示的薄膜晶体管100、200、300、400、500和600中的任何一个基本相似。
除了上述结构之外，根据本发明另一实施方式的像素驱动电路PDC可以以各种结构形成。例如，像素驱动电路PDC可以包括五个或更多个薄膜晶体管。
根据本发明的一个实施方式，薄膜晶体管可以包括用作主沟道层的第一氧化物半导体层和在主沟道层上的用作界面沟道层的第二氧化物半导体层，其中用作界面沟道层的第二氧化物半导体层可以保护用作主沟道层的第一氧化物半导体层。由于保护了主沟道层，根据本发明一个实施方式的薄膜晶体管可以具有良好的驱动稳定性和可靠性。而且，包括根据本发明一个实施方式的薄膜晶体管的显示装置可以具有卓越的画面质量。
根据本发明的另一实施方式，薄膜晶体管可以包括设置有多个氧化物半导体层的半导体层，其中，构成半导体层的多个氧化物半导体层中的每个层之间的混合区域可以具有减小或最小化的厚度。结果，即使每个氧化物半导体层形成为薄外形，每个氧化物半导体层也可以执行其自身的功能。
根据本发明的另一实施方式，薄膜晶体管可以包括高密度栅极绝缘层。由于使用高密度栅极绝缘层，可以减少、最少化或防止栅极绝缘层引起的电子陷阱，从而防止由电子损失引起的半导体层中的缺陷。
对于所属领域技术人员将显而易见的是，在不脱离本发明的技术构思或范围的情况下，可以对本发明进行各种修改和改变。因此，本发明的实施方式旨在涵盖落入所附权利要求书的范围及其等同范围内的对本发明的修改和变化。

Claims (25)

1.一种薄膜晶体管，包括：
基础基板；
在所述基础基板上的半导体层，所述半导体层包括第一氧化物半导体层及在所述第一氧化物半导体层上的第二氧化物半导体层，所述第二氧化物半导体层的霍尔迁移率小于所述第一氧化物半导体层的霍尔迁移率；及
栅极，与所述半导体层间隔开并与所述半导体层部分地交叠，
其中，所述第二氧化物半导体层中的镓(Ga)的浓度高于所述第一氧化物半导体层中的镓(Ga)的浓度，
其中，所述薄膜晶体管还包括位于所述第一氧化物半导体层和所述第二氧化物半导体层之间的第一混合区域，
其中，所述第一混合区域的厚度为3nm或更小，并且所述第一混合区域的厚度大于0。
2.根据权利要求1所述的薄膜晶体管，其中，与所述第一氧化物半导体层相比，所述第二氧化物半导体层更靠近所述栅极。
3.根据权利要求1所述的薄膜晶体管，其中：
所述栅极位于所述半导体层和所述基础基板之间，
与所述第二氧化物半导体层相比，所述第一氧化物半导体层更靠近所述栅极。
4.根据权利要求1所述的薄膜晶体管，其中，所述第一氧化物半导体层包括铟(In)。
5.根据权利要求1所述的薄膜晶体管，其中，关于原子数，与总金属元素相比，所述第二氧化物半导体层包括40原子百分比或更多的镓(Ga)。
6.根据权利要求1所述的薄膜晶体管，其中，所述第二氧化物半导体层比所述第一氧化物半导体层薄。
7.根据权利要求6所述的薄膜晶体管，其中，所述第二氧化物半导体层的厚度为1nm至10nm。
8.根据权利要求1所述的薄膜晶体管，还包括：
源极和漏极，所述源极和所述漏极彼此间隔开并分别连接到所述半导体层，
其中，所述源极和所述漏极接触所述第二氧化物半导体层。
9.根据权利要求8所述的薄膜晶体管，其中，所述源极和所述漏极不接触所述第一氧化物半导体层。
10.根据权利要求1所述的薄膜晶体管，
其中，通过金属有机化学气相沉积(MOCVD)形成所述第一混合区域、所述第一氧化物半导体层和所述第二氧化物半导体层。
11.根据权利要求1所述的薄膜晶体管，其中：
所述半导体层还包括第三氧化物半导体层，
所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间。
12.根据权利要求11所述的薄膜晶体管，其中，所述第三氧化物半导体层的镓(Ga)的浓度高于所述第二氧化物半导体层的镓的浓度。
13.根据权利要求1所述的薄膜晶体管，其中，所述第一混合区域的密度为x，
其中，[(3×N1+N2)/4]≤x≤[(N1+3×N2)/4]，
其中：
“N1”是所述第一氧化物半导体层的密度，
“N2”是所述第二氧化物半导体层的密度。
14.根据权利要求1所述的薄膜晶体管，还包括：
在所述半导体层中的第三氧化物半导体层，所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间；以及
位于所述第一氧化物半导体层和所述第三氧化物半导体层之间的第二混合区域，
其中，所述第二混合区域的厚度为3nm或更小。
15.根据权利要求14所述的薄膜晶体管，其中，所述第二混合区域的密度为x，
其中，[(3×N1+N3)/4]≤x≤[(N1+3×N3)/4]，
其中：
“N1”是所述第一氧化物半导体层的密度，
“N3”是所述第三氧化物半导体层的密度。
16.根据权利要求1所述的薄膜晶体管，还包括：
位于所述半导体层和所述栅极之间的栅极绝缘层，
其中，所述栅极绝缘层包括包含硅和氧的SiO2基氧化物，
其中，与所述栅极绝缘层的原子总数相比，所述栅极绝缘层包括2原子百分比或更少的氢(H)。
17.一种显示装置，包括：
基础基板；
在所述基础基板上的像素驱动电路，所述像素驱动电路包括薄膜晶体管，所述薄膜晶体管包括在所述基础基板上的半导体层和栅极，所述半导体层包括第一氧化物半导体层及在所述第一氧化物半导体层上的第二氧化物半导体层，所述第二氧化物半导体层的霍尔迁移率小于所述第一氧化物半导体层的霍尔迁移率，所述栅极与所述半导体层间隔开并且与所述半导体层部分地交叠；及
显示元件，连接到所述像素驱动电路，
其中，所述第二氧化物半导体层中的镓(Ga)的浓度高于所述第一氧化物半导体层中的镓(Ga)的浓度，
其中，所述薄膜晶体管还包括位于所述第一氧化物半导体层和所述第二氧化物半导体层之间的第一混合区域，
其中，所述第一混合区域的厚度为3nm或更小，并且所述第一混合区域的厚度大于0。
18.根据权利要求17所述的显示装置，其中，所述第二氧化物半导体层比所述第一氧化物半导体层薄。
19.根据权利要求17所述的显示装置，其中，所述第二氧化物半导体层的厚度为1nm至10nm。
20.根据权利要求17所述的显示装置，其中，关于原子数，与总金属元素相比，所述第二氧化物半导体层包括40原子百分比或更多的镓(Ga)。
21.根据权利要求17所述的显示装置，其中：
所述半导体层还包括第三氧化物半导体层，
所述第三氧化物半导体层中的镓(Ga)的浓度高于所述第二氧化物半导体层中的镓(Ga)的浓度，
所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间。
22.根据权利要求21所述的显示装置，其中，关于原子数，与总金属元素相比，所述第三氧化物半导体层包括40原子百分比或更多的镓(Ga)。
23.一种制造薄膜晶体管的方法，所述方法包括：
提供基础基板；
在所述基础基板上提供半导体层，提供所述半导体层包括通过金属有机化学气相沉积(MOCVD)形成第一氧化物半导体层及通过MOCVD在所述第一氧化物半导体层上形成第二氧化物半导体层，所述第二氧化物半导体层的霍尔迁移率小于所述第一氧化物半导体层的霍尔迁移率；及
提供与所述半导体层间隔开并且与所述半导体层部分地交叠的栅极，
其中，所述第二氧化物半导体层中的镓(Ga)的浓度高于所述第一氧化物半导体层中的镓(Ga)的浓度，
其中，在所述第一氧化物半导体层和所述第二氧化物半导体层之间形成第一混合区域，
其中，所述第一混合区域的厚度为3nm或更小，并且所述第一混合区域的厚度大于0。
24.根据权利要求23所述的方法，还包括：
通过MOCVD在所述半导体层中形成第三氧化物半导体层；及
通过MOCVD在所述第一氧化物半导体层和所述第三氧化物半导体层之间形成第二混合区域，
其中，所述第一氧化物半导体层位于所述第二氧化物半导体层和所述第三氧化物半导体层之间，
其中，所述第三氧化物半导体层中的镓(Ga)的浓度高于所述第二氧化物半导体层中的镓(Ga)的浓度。
25.根据权利要求24所述的方法，其中：
所述第二混合区域的厚度为3nm或更小。
CN201911205364.2A 2018-12-19 2019-11-29 薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置 Active CN111341848B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180165362A KR20200076343A (ko) 2018-12-19 2018-12-19 박막 트랜지스터 및 이를 포함하는 표시장치
KR10-2018-0165362 2018-12-19

Publications (2)

Publication Number Publication Date
CN111341848A CN111341848A (zh) 2020-06-26
CN111341848B true CN111341848B (zh) 2024-03-08

Family

ID=71097793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911205364.2A Active CN111341848B (zh) 2018-12-19 2019-11-29 薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置

Country Status (3)

Country Link
US (3) US11171246B2 (zh)
KR (1) KR20200076343A (zh)
CN (1) CN111341848B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200076343A (ko) * 2018-12-19 2020-06-29 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
CN110010626B (zh) * 2019-04-11 2022-04-29 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN110610967A (zh) * 2019-08-28 2019-12-24 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法
KR20210129788A (ko) * 2020-04-20 2021-10-29 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102401939B1 (ko) * 2020-07-27 2022-05-26 한양대학교 산학협력단 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법
CN112242406A (zh) * 2020-10-09 2021-01-19 Tcl华星光电技术有限公司 阵列基板及其制作方法、显示装置
KR102509588B1 (ko) * 2021-04-23 2023-03-10 한양대학교 산학협력단 이종접합 igzo 채널층을 구비하는 박막트랜지스터
CN113675276A (zh) * 2021-08-25 2021-11-19 合肥鑫晟光电科技有限公司 Tft结构及其制备方法、显示面板、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097486A (zh) * 2009-12-15 2011-06-15 三星移动显示器株式会社 薄膜晶体管及其制造方法以及有机电致发光设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
TWI502645B (zh) 2012-03-09 2015-10-01 Air Prod & Chem 低溫含矽膜
JP6043244B2 (ja) * 2012-06-06 2016-12-14 株式会社神戸製鋼所 薄膜トランジスタ
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102101000B1 (ko) * 2012-07-20 2020-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP6211843B2 (ja) * 2012-08-10 2017-10-11 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) * 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6151070B2 (ja) * 2013-04-11 2017-06-21 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
KR102516162B1 (ko) * 2013-12-02 2023-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제조방법
US10096715B2 (en) * 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US10468434B2 (en) * 2016-04-08 2019-11-05 Innolux Corporation Hybrid thin film transistor structure, display device, and method of making the same
KR20200076343A (ko) * 2018-12-19 2020-06-29 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097486A (zh) * 2009-12-15 2011-06-15 三星移动显示器株式会社 薄膜晶体管及其制造方法以及有机电致发光设备

Also Published As

Publication number Publication date
US11621356B2 (en) 2023-04-04
US20230207702A1 (en) 2023-06-29
CN111341848A (zh) 2020-06-26
US20200203534A1 (en) 2020-06-25
US20210384357A1 (en) 2021-12-09
KR20200076343A (ko) 2020-06-29
US11171246B2 (en) 2021-11-09

Similar Documents

Publication Publication Date Title
CN111341848B (zh) 薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置
KR102547131B1 (ko) 이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
US9666655B2 (en) Display device
CN102097487B (zh) 氧化物半导体薄膜晶体管及其制造方法
US20220005907A1 (en) Display device
CN111312825B (zh) 薄膜晶体管及其制造方法、包括薄膜晶体管的显示装置
CN109585456B (zh) 有源矩阵基板、液晶显示装置、有机el显示装置
KR102585516B1 (ko) 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
US20180175076A1 (en) Transistor array panel and display device including the same
US8669700B2 (en) Organic light emitting diode display including source and drain electrodes separated from a gate electrode
KR102618182B1 (ko) 발광 장치
CN111162092B (zh) 包括薄膜晶体管的显示装置及其制造方法
KR20230029910A (ko) 표시 장치
CN113130659A (zh) 薄膜晶体管、其制造方法以及包括其的显示设备
CN111384180B (zh) 薄膜晶体管及其制造方法与包括薄膜晶体管的显示装置
US20220199829A1 (en) Thin Film Transistor and Display Apparatus Comprising the Same
KR102551581B1 (ko) 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
US20220376117A1 (en) Thin-film transistor substrate and display apparatus including the same
CN113054033B (zh) 薄膜晶体管及其制造方法和包括薄膜晶体管的显示设备
US20230071089A1 (en) Thin film transistor, fabrication method thereof, and display apparatus comprising the same
KR102599741B1 (ko) 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치
CN114695559A (zh) 薄膜晶体管、制造薄膜晶体管的方法和包括薄膜晶体管的显示装置
KR20230052098A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
CN115472629A (zh) 薄膜晶体管基板及包含该薄膜晶体管基板的显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant