KR102401939B1 - 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법 - Google Patents

이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법 Download PDF

Info

Publication number
KR102401939B1
KR102401939B1 KR1020200092972A KR20200092972A KR102401939B1 KR 102401939 B1 KR102401939 B1 KR 102401939B1 KR 1020200092972 A KR1020200092972 A KR 1020200092972A KR 20200092972 A KR20200092972 A KR 20200092972A KR 102401939 B1 KR102401939 B1 KR 102401939B1
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor layer
thin film
layer
film transistor
Prior art date
Application number
KR1020200092972A
Other languages
English (en)
Other versions
KR20220013710A (ko
Inventor
정재경
설현주
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020200092972A priority Critical patent/KR102401939B1/ko
Priority to PCT/KR2021/007882 priority patent/WO2022025439A1/ko
Priority to US18/005,283 priority patent/US20230253504A1/en
Priority to CN202180049893.7A priority patent/CN116057714A/zh
Publication of KR20220013710A publication Critical patent/KR20220013710A/ko
Application granted granted Critical
Publication of KR102401939B1 publication Critical patent/KR102401939B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 활성층, 및 상기 활성층 상에 서로 이격하여 형성되는 소스 및 드레인 전극층을 포함하는 박막 트랜지스터에 있어서, 상기 활성층이 In, Ga 및 O를 구성 원소로 하는 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상에 형성되고 Zn 및 O를 구성원소로 하는 제2 산화물 반도체층을 포함하는 박막 트랜지스터에 관한 발명이다.
본 발명에 따른 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터는 종래의 IGZO계 반도체층을 활성층으로 포함하는 박막 트랜지스터가 전자 이동도가 낮았던 문제를 극복하여, 이종 접합 구조의 산화물 반도체층을 활성층으로 포함함으로써 전자 이동도가 크게 향상된 이종 박막 트랜지스터를 제공할 수 있다.또한, 원자층 증착(ALD) 공정을 사용하여 산화물 반도체층의 조성 및 두께를 조정함으로써 제조되는 박막 트랜지스터의 물성을 제어할 수 있다.

Description

이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법{Thin Film Transistor with Heterojunction Metal Oxide Semiconductor Layer, Display Device Comprising Same and Method for Manufacturing Same}
본 발명은 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법에 관한 것으로서, 더욱 상세하게는 IGZO계 반도체층이 이종 접합 구조를 형성하여 전자 이동도가 크게 향상된 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치, 및 원자층 증착(atomic layer deposition; ALD) 공정을 이용하여 상기 박막 트랜지스터를 제조하는 방법에 관한 것이다.
로직 및 메모리 반도체 소자 분야는 미세화(scaling)을 통해 성능의 향상을 추구해 왔으나, 지속적인 새로운 재료 및 공정의 도입과 소자 타입 개발이 필수적이기 때문에, 최근 Si 반도체의 전통적인 2차원 스케일링은 근본적인 물리적 한계에 직면했다.
특히, 100nm 이하의 스케일에서는 회로 패턴의 미세화, 고밀도화, 고집적화, 배선의 다층화에 따라 공정 집적화가 매우 복잡해지고, 공정 단계들도 계속적으로 증가하고 있다.
소자 미세화를 위한 공정 개발의 예로 리소그래피(lithography) 기술은 광원의 파장을 줄임으로써 해상도를 향상시켜 왔고, 파장보다 작은 패턴을 형성하기 위하여 각종 분해능 향상 기술이 개발 및 사용되고 있으나, 이 역시도 곧 한계를 맞게 될 것으로 예상되고 있다.
재료 개발을 통한 미세화는 새로운 하이-k 게이트 유전체와 금속 게이트 도입, SiGe 또는 SiC를 이용한 채널 및 S/D 접합 스트레인 기술의 채택 등이 대표적이며, 10nm 급 이하부터는 Ge, III-V, 나노와이어, 그래핀 등 전하 이동도가 높은 새로운 채널 물질들이 사용될 것으로 예상되고 있다.
박막 트랜지스터(Thin Film Transistor; TFT)는 디스플레이 장치 및 새로운 AR/VR 장치를 위한 스위치 및 드라이버로 사용되고 있으며, 특히 다성분 인듐-갈륨 아연 산화물(IGZO) 반도체는 높은 이동성, 우수한 균일성 및 매우 낮은 누설 전류 특성으로 인해 높은 픽셀 밀도, 저전력 스크린을 위한 능동 매트릭스 재료로 도입되었다. 또한, SRAM, DRAM, CPU 및 CMOS 이미지 센서를 포함한 LSI(Large-scale Integration) 장치에 IGZO의 적용이 연구되고 있다. 이를 위해 IGZO 트랜지스터는 약 30nm 길이의 채널로 축소되었다.
에피택셜 Si 또는 SiGe와 비교할 때, IGZO의 장점은 광대역 갭(~3.2eV) 및 저온 처리 기능(~400℃)으로 인한 탁월히 낮은 누설 전류(10-24A/㎛)이다. 이는 모 놀리식 3D 집적 장치 및 시스템(monolithic 3D integrated devices and systems)을 위한 로직, 메모리 또는 포토 센서에 액세스하기 위한 상위층 트랜지스터에 적합하다. 그러나, IGZO 반도체는 Si-CMOS 기판의 상위층 트랜지스터에서 탄소나노튜브 및 2D MoS2와 같은 다른 채널 후보에 비해 이동도(mobility)가 낮다는 문제가　있다.
한편, 현재까지 디스플레이 장치용 IGZO 채널 레이어를 증착하기 위한 표준 경로로서 스퍼터링(sputtering) 기술이 집중적으로 연구되어 왔다. 스퍼터링은 유리 기판(8세대: 2,200×2,400mm2)에서 빠른 증착, 넓은 영역 확장성 및 우수한 생산성으로 인해 유용하다. 그러나, 스퍼터링은 나노-트렌치 구조에 대한 막의 적합성 또는 수 나노 두께의 IGZO 필름의 양이온 조성에서 제어성을 허용하지 않는다.
이에 대한 대안으로서, 원자층 증착(atomic layer deposition; ALD)은 화학적 자기-제한적 성장 거동으로 인해 복잡한 3D 나노 스케일 구조에서 정확한 두께 제어 및 우수한 스텝 커버리지를 제공하기 때문에 물리적 증착에 대한 대안으로 제안되었다. 이에 따라, 제조된 트랜지스터의 성능을 평가하기 위해 ALD를 사용하여 반도체성 금속 산화물 막을 증착하려는 시도가 있었다. 그러나, 획득된 전계 효과 이동성은 아직 탄소나노튜브 또는 2D MoS2로부터 얻어진 것보다 열등한 상태이다.
따라서, 모놀리식 3D 집적 시스템을 위한 금속 산화물 트랜지스터에서 캐리어 이동성을 향상시키기 위한 새로운 전략이 요구되고 있다.
대한민국 등록특허공보 제10-1004736호(2011.01.04.) 대한민국 등록특허공보 제10-2080482호(2020.02.18)
본 발명의 목적은 전자 이동도가 크게 향상된 이종 접합 구조의 IGZO계 금속 산화물 반도체층을 갖는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 원자층 증착(ALD) 공정을 이용하여 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터를 포함하는 디스플레이 장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 활성층, 및 상기 활성층 상에 서로 이격하여 형성되는 소스 및 드레인 전극층을 포함하는 박막 트랜지스터에 있어서, 상기 활성층이 In, Ga 및 O를 구성 원소로 하는 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상에 형성되고 Zn 및 O를 구성원소로 하는 제2 산화물 반도체층을 포함하는, 박막 트랜지스터를 제공한다.
본 발명에 있어서, 상기 제1 산화물 반도체층은 In1-xGaxO1.5로 표현되고, 상기 x가 0.3 이하인 것이 바람직하다.
본 발명에 있어서, 상기 제2 산화물 반도체층의 두께는 5nm 이하인 것이 바람직하다.
본 발명의 박막 트랜지스터는 60cm2/Vs 이상의 전자 이동도(mobility)를 가질 수 있다.
본 발명은 또한, 기판을 준비하는 단계; 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 In, Ga 및 O를 구성 원소로 하는 제1 산화물 반도체층을 형성하는 단계; 상기 제1 산화물 반도체층 상에 Zn 및 O를 구성원소로 하는 제2 산화물 반도체층을 형성하는 단계; 및 상기 제2 산화물 반도체층 상에 서로 이격하여 소스 및 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명에 있어서, 상기 제1 및 제2 산화물 반도체 중 하나 이상은 원자층 증착(ALD)에 의해 형성되는 것이 바람직하다.
본 발명의 방법에서, 상기 ALD 공정시 기판의 온도를 200 내지 300℃로 유지하는 것이 바람직하다.
본 발명의 방법은 또한, 상기 ALD 공정 후 300 내지 500℃에서 후처리하는 단계를 더 포함할 수 있다.
본 발명은 또한, 상기 박막 트랜지스터를 포함하는, 디스플레이 장치를 제공한다.
본 발명에 따른 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터는 종래의 IGZO계 반도체층을 활성층으로 포함하는 박막 트랜지스터가 전자 이동도가 낮았던 한계를 극복하여, 이종 접합 구조의 산화물 반도체층을 활성층으로 포함함으로써 전자 이동도가 크게 향상된 이종 박막 트랜지스터를 제공할 수 있다.
또한, 원자층 증착(ALD) 공정을 사용하여 산화물 반도체층의 조성 및 두께를 조정함으로써 제조되는 박막 트랜지스터의 물성을 제어할 수 있다.
도 1은 종래 기술의 단일 채널층을 갖는 박막 트랜지스터의 개념도이다.
도 2는 본 발명의 일 실시예에 따른 2층 채널층을 갖는 박막 트랜지스터의 개념도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 상이한 In 분율을 갖는 IGO 및 ZnO/IGO 필름의 AFM 토포그래픽 이미지를 나타낸다. 도 3에서, (a)는 In0.65Ga0.35O1.5, (b)는 In0.75Ga0.25O1.5, (c)는 In0.85Ga1.5O1.5, (d)는 ZnO/In0.65Ga0.35O1.5, (e)는 ZnO/In0.75Ga0.25O1.5, 및 (f)는 ZnO/In0.83Ga0.17O1.5에 대한 이미지이다.
도 4는 본 발명의 일 실시예에 따른 상이한 In 분율을 갖는 IGO 및 ZnO/IGO 필름의 XRD 패턴을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 ZnO/IGO 스택층의 EDS 조성 맵핑 이미지 및 STEM 이미지를 나타낸다.
도 6은 IGO 단일 채널층과 ZnO/IGO 이종 접합 채널층이 있는 트랜지스터의 전송 특성을 분석한 그래프이다.
도 7은 IGO 필름의 가시광 투과율을 나타낸 그래프이다.
도 8은 IGO 필름의 밴드갭을 나타낸 그래프이다.
도 9 및 10은 ZnO 필름 두께에 따른 밴드값 변화를 나타낸 그래프이다.
도 11은 In0.83Ga0.17O1.5 단일층 및 ZnO/In0.83Ga0.17O1.5 이종 접합층 필름의 UPS(ultraviolet photoelectron spectroscopy) 깊이 프로파일 분석 결과를 나타낸다. 도 11에서, (a) 및 (c)는 각각 In0.83Ga0.17O1.5 단일층 필름의 깊이에 따른 VB(valanced band) 스펙트럼을 나타내고, (b) 및 (d)는 각각 ZnO/In0.83Ga0.17O1.5 이종 접합층 필름의 깊이에 따른 VB 스펙트럼을 나타낸다.
도 12는 깊이에 따른 VB 에지(edge) 변동에 대한 정보를 Eg 값과 함께 ZnO/In0.83Ga0.17O1.5 이종 접합 스택의 에너지 밴드 다이어그램으로 표시한 것이다.
도 13은 응력의 함수로서 포지티브 게이트 바이어스 스트레스(PBS) 및 네거티브 게이트 바이어스 스트레스(NBS) 조건(최대 3,600 초)에서 IGO 및 ZnO/IGO 이종 접합 채널을 갖는 트랜지스터의 IDS-VGS 전송 특성에서 VTH 시프트의 변화를 나타낸 그래프이다.
다른 식으로 정의되지 않는 한, 본 명세서에서 사용된 모든 기술적 및 과학적 용어들은 본 발명이 속하는 기술 분야에서 숙련된 전문가에 의해서 통상적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로, 본 명세서에서 사용된 명명법은 본 기술 분야에서 잘 알려져 있고 통상적으로 사용되는 것이다.
본 발명은 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 활성층, 및 상기 활성층 상에 서로 이격하여 형성되는 소스 및 드레인 전극층을 포함하는 박막 트랜지스터에 있어서, 상기 활성층이 In, Ga 및 O를 구성 원소로 하는 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상에 형성되고 Zn 및 O를 구성원소로 하는 제2 산화물 반도체층을 포함하는, 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 액정표시장치(Liquid Crystal Display; LCD)나 유기 EL(Electro Luminescence) 표시장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다. 이러한 박막 트랜지스터는 표시 장치의 하부 기판에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 라인의 일부인 게이트 전극, 채널로 이용되는 활성층, 데이터 라인의 일부인 소스 전극과 드레인 전극, 그리고 게이트 절연막 등으로 이루어진다.
도 1은 종래기술에 따른 일반적인 박막 트랜지스터의 구조를 나타낸다.
상기 박막 트랜지스터는 기판(10), 기판(10) 상에 형성된 절연막(20), 상기 절연막(20) 상에 형성된 활성층(30), 상기 활성층(30) 상에 서로 이격하여 형성된 소스 전극(40) 및 드레인 전극(50)을 포함한다.
상기 기판(10)은 투명 기판을 이용할 수 있는데, 예를 들어 실리콘 기판, 글래스 기판 또는 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 사용될 수 있다.
또한, 상기 기판(10)은 반사형 기판이 이용될 수 있는데, 예를 들어 메탈 기판이 사용될 수 있다. 메탈 기판은 스테인레스 스틸, 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다.
상기 기판(10)은 게이트 전극으로 작용할 수 있으며, 또는, 기판 상에 게이트 전극을 별개로 구비할 수도 있다.
예를 들어, 상기 기판(10) 상에는 게이트 전극(도시하지 않음)이 위치할 수 있다. 게이트 전극은 도전 물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 구리(Cu) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다.
상기 기판(10) 또는 게이트 전극 상에는 게이트 절연막(20)이 형성된다. 게이트 절연막(20)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3), 지르코니아(ZrO2)를 포함하는 무기 절연막 중 하나 이상의 절연 물질을 이용하여 형성할 수 있다.
게이트 절연막(20) 위에는 활성층(30)이 위치한다. 활성층(30)은 게이트 전극과 소스/드레인 전극 사이에서 채널 역할을 하며, 과거에는 비정질 실리콘(Amorphous Silicon) 또는 결정질 실리콘(crystalline silicon)을 이용하여 주로 형성하였다.
그러나, 실리콘을 이용한 박막 트랜지스터 기판은 유리 기판을 사용해야 하기 때문에 무게가 무거울 뿐만 아니라 휘어지지 않아 플렉서블 표시 장치로 이용할 수 없는 단점이 있다. 이를 해결하기 위해 새로운 금속 산화물에 대한 연구가 다수 이루어지고 있다. 또한, 고속 소자 구현, 즉 이동도(mobility) 향상을 위해 전하 농도(carrier concentration)가 높고 전기 전도도가 우수한 결정질 박막을 활성층에 적용하는 것이 바람직하다.
한편, 소스 전극(40) 및 드레인 전극(50)은 활성층(30) 상부에 형성되며, 상호 이격되어 형성된다. 소스 전극(40) 및 드레인 전극(50)은 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 소스 전극(40) 및 드레인 전극(50)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다.
본 발명에서는 활성층(30)을 이종 접합(heterojunction) 구조의 금속 산화물 반도체층으로 구성하여, 기존의 IGZO계 반도체 소자의 한계인 낮은 이동도를 극복하여 전자 이동도가 크게 향상된 박막 트랜지스터를 제공한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 개념도를 나타낸다.
본 발명의 박막 트랜지스터는 기판(10); 기판(10) 상에 형성된 절연막(20); 상기 절연막(20) 상에 형성된 활성층(30); 및 상기 활성층(30) 상에 서로 이격하여 형성된 소스 전극(40) 및 드레인 전극(50)을 포함하되, 상기 활성층(30)은 제1 산화물 반도체층(31) 및 제2 산화물 반도체층(32)를 포함한다.
본 발명에 있어서, 상기 제1 및 제2 산화물 반도체층은 In, Ga, Zn 및 O를 구성 원소로 하는 것이 바람직하다.
특히, 상기 제1 산화물 반도체층은 In, Ga 및 O를 구성 원소로 하는 것이 바람직하고, 상기 제2 산화물 반도체층은 Zn 및 O를 구성 원소로 하는 것이 바람직하다.
본 발명의 일 실시 형태에 있어서, 상기 제1 산화물 반도체층은 In1-xGaxO1.5로 표현되는 화합물을 포함할 수 있다.
또한, 본 발명의 일 실시 형태에 있어서, 상기 제2 산화물 반도체층은 ZnO을 포함할 수 있다.
본 발명에서는 절연층과 접하는 제1 산화물 반도체층으로서 In1-xGaxO1.5의 IGO계 산화물 반도체층을 구비하여 프론트 채널(front channel)로 사용하고, 상기 제1 산화물 반도체층 상에 적층되고 소스/게이트 전극에 접하는 제2 산화물 반도체층으로서 ZnO 층을 구성하여 백 채널(back channel)로 사용하는 경우, 전자 이동도가 크게 향상된 박막 트랜지스터를 제공할 수 있다는 것을 확인하였다.
본 발명의 일 실시예에서는, ZnO 층을 IGO계 반도체층에 접합하여 사용하는 경우, IGO 단독층을 활성층으로 사용하는 것에 비하여 월등히 우수한 전자 이동도를 발휘할 수 있으며, 임계 전압(VTH), 하위 임계값 게이트 스윙(SS), ION/OFF 비 등이 모두 크게 향상될 수 있다는 것을 확인하였다.
상기 제1 산화물 반도체층은 In1-xGaxO1.5의 IGO계 산화물 반도체층이 바람직하고, 상기 In1-xGaxO1.5에서 x는 0.1 이상 0.3 이하인 것이 바람직하다. 본 발명의 일 실시예에서는, IGO 산화물 반도체층의 구성에서 In의 분율에 따라 트랜지스터의 특성이 크게 변화하는 것을 확인하였으며, In의 비율이 0.70 이상인 경우(즉, x가 0.30 이하인 경우) ZnO 층과 접합시 시너지 효과를 발휘할 수 있다는 것을 확인하였다. 특히, In의 비율이 0.80 이상인 경우(즉, x가 0.20 이하인 경우), 결정성이 향상되고, ZnO 층과의 시너지 효과도 더 증대될 수 있다. 다만, x가 너무 낮아져서 Ga의 함량이 부족할 경우 스윙 특성과 임계 전압의 안정성이 부족할 우려가 있다.
본 발명에서, ZnO 층과 IGO 층의 접합으로 인한 특성 향상은 ZnO 층과 IGO 층의 밴드갭 차이로 인한 전자 가둠(electron confinement) 현상에 기인한다. 즉, ZnO 층과 IGO 층의 밴드갭 차이가 크게 구성할수록 더 우수한 특성을 갖는 트랜지스터를 제조할 수 있다.
본 발명의 일 실시예에서는 IGO 산화물 층에서 In의 분율이 증가함에 따라 밴드갭 값이 낮아지고, ZnO 층의 두께가 얇아짐에 따라 밴드갭 값이 증가한다는 것을 확인하였다. 따라서, IGO 층과 ZnO 층의 밴드갭 차이를 크게 하기 위해서는 IGO 반도체층에서 In의 분율이 크고, ZnO 층의 두께가 얇아야 한다.
이와 같은 관점에서, 제2 산화물 반도체층은 5nm 이하의 두께를 갖는 것이 바람직하며, 3nm 이하의 두께가 더욱 바람직하다. 또한, 제2 산화물 반도체층의 두께는 1nm 이하로는 균일한 코팅을 형성하는 것이 어렵기 때문에, 1 내지 5nm가 바람직하고, 1.5 내지 3nm가 더욱 바람직하다.
한편, 상기 제1 산화물 반도체층은 8 내지 30nm의 두께를 갖는 것이 바람직하고, 10 내지 20nm가 더욱 바람직하다. 상기 제1 산화물 반도체층이 너무 얇은 경우 충분한 전자 농도를 갖기 어려워 채널로서의 역할을 수행하기 어렵고, 과도하게 두껍게 형성하는 경우 스윙 특성이 열화될 수 있다.
ZnO/IGO 이종 접합 구조의 활성층을 구비하는 본 발명의 박막 트랜지스터는 60cm2/Vs 이상의 전자 이동도를 나타낼 수 있다. 본 발명의 일 실시예에서는 이종 접합 구조의 활성층을 갖는 박막 트랜지스터에서 최대 약 63.2cm2/Vs 정도의 전자 이동도를 나타낼 수 있다는 것을 확인하였다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판을 준비하는 단계; 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 제1 산화물 반도체층을 형성하는 단계; 상기 제1 산화물 반도체층 상에 제2 산화물 반도체층을 형성하는 단계; 및 상기 제2 산화물 반도체층 상에 서로 이격하여 소스 및 게이트 전극을 형성하는 단계를 포함하는 방법에 의해 제조될 수 있다.
본 발명에서, 상기 제1 및 제2 산화물 반도체층은 원자층 증착(ALD) 공정에 의해 형성되는 것이 바람직하다.
상기 원자층 증착 공정은 In, Ga, Zn 및 O를 구성원소로 하는 산화물 반도체층에 대하여 인듐 소스, 갈륨 소스 및 아연 소스와 산화 소스를 이용하여 수행될 수 있다. 전구체 소스 가스의 전달을 위한 캐리어 가스로는 질소 가스를 이용할 수 있다.
상기 인듐 소스로는 예를 들어, 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있다. 인듐 소스는 충분한 증기압 및 용량을 제공하기 위하여 70 내지 90℃에서 보관하는 것이 바람직하다.
상기 갈륨 소스로는 예를 들어, 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있다.
또한, 상기 아연 소스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)2)(DMZ) 등을 이용할 수 있다.
또한, 산화 소스로는 산소가 포함된 물질, 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다.
원자층 증착 공정을 이용하여, 활성층을 형성하는 경우, 소스 물질의 공급을 조절함으로써 제조되는 산화물 반도체층의 조성과 두께 등의 물리적 요소를 제어할 수 있다. 특히, 인듐 및 갈륨 소스의 공급을 조절하여 인듐의 분율이 0.7이상(즉, x가 0.3 이하)인 IGO 산화물 반도체층이 형성되도록 제어할 수 있다. 또한, 아연 소스의 공급을 제어함으로써 ZnO 층의 두께 또한 제어할 수 있다.
본 발명의 박막 트랜지스터를 제조하기 위한 방법으로서, 먼저, 고농도로 도핑된 p형 Si 웨이퍼와 같은 기판 상에 약 100nm 두께의 SiO2 층(게이트 절연체)을 열 산화 공정을 통해 성장시킬 수 있다.
다음, 게이트 절연막과 인접한 제1 산화물 반도체층을 ALD 공정으로 형성한다. ALD 공정으로 형성된 제1 산화물 반도체층은 막질 및 계면 특성이 우수하기 때문에 채널 형성에 중요한 프론트 채널(front channel)로 이용할 수 있다.
즉, 게이트 전극에 (+) 전압이 인가되면 게이트 절연막 상부의 활성층 일부에 (-) 전하가 쌓여 프론트 채널을 형성하게 되고, 프론트 채널을 통해 전류가 잘 흐를수록 이동도가 우수하게 된다. 따라서, 프론트 채널 영역은 이동도가 우수한 물질로 형성하는 것이 바람직하다.
또한, 상기 제1 산화물 반도체층 상에 제2 산화물 반도체층을 ALD 공정으로 형성하고, 이를 백 채널(back channel)로 이용할 수 있다. 즉, 게이트 전극에 (-) 전압이 인가되면 (-) 전하는 소스 전극 및 드레인 전극 하부의 활성층 일부에 쌓이게 된다. 따라서, 백 채널은 전하 이동을 방지할 수 있는 조성, 즉 전도성이 프론트 채널로 작용하는 제1 활성층보다 낮도록 형성하는 것이 바람직하다.
본 발명에 있어서, 원자층 증착 공정에서, 인듐 소스, 갈륨 소스 및 아연 소스 중 하나 이상의 유입량을 조절함으로써, 제조되는 제1 및 제2 산화물 반도체의 조성과 두께를 제어할 수 있다. 예를 들어, 인듐 및 갈륨 소스의 서브 사이클 수를 조절하여, 인듐의 분율이 높은 IGO계 산화물 반도체층을 형성할 수 있다. 또는, 아연 소스를 조절하여 ZnO 층의 두께를 제어할 수도 있다.
또한, 산화물 반도체층 증착을 위하여, 기판의 온도를 200 내지 300℃로 유지한 상태에서 증착을 수행할 수 있다. 이는 이종 성분 In2O3, Ga2O3 및 ZnO 필름의 자기-제한 거동이 250℃의 기판 온도에서 공존하기 때문이다. 따라서, 산화물 반도체층 증착을 위하여 기판의 온도를 230 내지 270℃로 유지하는 것이 더 바람직하다.
ALD 방법에 의해 증착된 제1 및 제2 산화물 반도체층은 필요에 따라, 표준 포토리소그래피, 습식 에칭 등을 사용하여 패턴화할 수 있다.
활성층 형성 후에는, 소스/드레인(S/D) 전극으로 주로 ITO 박막을 스퍼터링 시스템을 사용하여 증착할 수 있으며, 리프트 오프(lift-off) 방법을 사용하여 패턴화할 수 있다.
제작된 트랜지스터는 공기 분위기 하에서 300 내지 500℃, 바람직하게는 약 400℃에서 1시간 동안 증착-후 어닐링(post-deposition annealing, PDA)에 적용하였다.
본 발명의 일 실시예에서는 ZnO/IGO 이종 접합 채널층에 PDA 공정을 수행하면 ZnO 층이 IGO 층의 표면 거칠기를 감소시킨다는 것을 확인하였다.
본 발명의 방법으로 제조된 박막 트랜지스터는 전자 이동도가 우수할 뿐만 아니라, 임계 전압(VTH), 하위 임계값 게이트 스윙(SS), ION/OFF 비 등이 종래의 IGZO계 트랜지스터에 비하여 크게 향상될 수 있어, 디스플레이 분야에서 활용도가 우수하다.
실시예
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하고자 한다. 이들 실시예는 오로지 본 발명을 예시하기 위한 것으로, 본 발명의 범위가 이들 실시예에 의해 제한되는 것으로 해석되지는 않는다는 것은 당업계에서 통상의 지식을 가진 자에게 있어서 자명할 것이다.
제조예: 산화물 반도체 박막 트랜지스터(TFT) 제조
하부 게이트 구조의 IGZO계 금속 산화물 박막 트랜지스터를 제조하였다.
게이트 전극으로서 고농도로 도핑된 p형 Si 웨이퍼 상에 100nm 두께의 SiO2 층(게이트 절연체)을 열 산화를 통해 성장시켰다.
산화물 채널층을 ALD 방법에 의해 증착하고 표준 포토리소그래피 및 습식 에칭 프로세스를 사용하여 패턴화 하였다.
산화물 채널층을 진행파형 ALD 장치(CN1 Co., Ltd.)를 이용하여 상기 절연층 상에 증착하였다. 액체 In, Ga 및 Zn 금속 전구체를 소스 라인에 직접 주입하고, 여기서 분당 50sccm의 유량을 갖는 질소 가스를 전구체 전달을 위한 캐리어 가스로 사용하였다. In 전구체를 함유하는 캐니스터는 충분한 증기압 및 용량을 제공하기 위해 80℃에서 유지되는 한편, Ga 및 Zn 전구체를 함유하는 캐니스터는 충분한 증기압으로 인해 실온에서 유지되었다. 산화제로서 오존(O3)을 사용하였다. 970sccm O2 및 30sccm N2로 구성된 기체 혼합물을 O3 발생기에 도입하여 250g/m3의 농도로 O3 기체를 생성하였다.
이때, 양이온 금속 산화물의 서브 사이클의 수를 조정하여 각각 다른 양이온 조성을 갖는 타겟 산화물 채널층이 증착되도록 하였다. 전구체 및 반응물의 원하지 않는 혼합을 방지하기 위해 다소 긴 퍼지 시간(각 금속 전구체 및 O3 퍼지에 대해 10초)을 사용하였으며, 이종 성분 In2O3, Ga2O3 및 ZnO 필름의 자기-제한 거동은 250℃의 기판 온도에서 공존하기 때문에, 산화물 채널막 증착을 위한 기판 온도는 250℃로 유지하였다.
10nm 두께의 IGO 및 3nm 두께의 ZnO 막으로 구성된 이종 접합 채널 구조를 캐리어 수송층으로 형성하였다. 이때, IGO 필름은 In0.65Ga0.35O1.5, In0.75Ga0.25O1.5 및 In0.83Ga0.17O1.5의 3가지 상이한 조성으로 나누었다.
비교를 위하여, 동일한 양이온 조성을 갖는 단일층 IGO 채널층도 증착하였다. 모든 IGO 층의 물리적 두께는 약 10nm로 설계하였다.
채널의 폭(W) 및 길이(L)는 각각 40㎛ 및 20㎛로 하였다.
채널층 형성 후에, 소스/드레인(S/D) 전극으로서 100nm 두께의 ITO막을 DC 스퍼터링 시스템을 사용하여 증착하였고, 리프트 오프 방법을 사용하여 패턴화하였다.
제작된 트랜지스터를 공기 분위기의 노에서 400℃에서 1시간 동안 증착-후 어닐링(post-deposition annealing, PDA)에 적용하였다.
실험 방법
IGO 및 ZnO 막의 화학적 조성은 X선 형광(XRF, ZSX Primus II, Rigaku) 분광법에 의해 결정하였고, 원자 농도는 양자 유도된 X선 방출에 의해 보정하였다.
반도체 산화막의 결정 구조는 Cu Kα 방사선(40kV, 30mA)을 사용한 여입사각 X-선 회절(GIXRD, X'Pert PRO, PANalytical) 및 고해상도 전자 현미경(HRTEM, ecnai F20, FEI)을 사용하여 분석하였다.
금속 산화물 막의 화학적 상태는 X-선 광전자 분광법(XPS, K-Alpha+, Thermo Fisher Scientific Co.)에 의해 분석하였다.
반도체 산화물 막의 표면 형태 및 거칠기는 비접촉 모드에서 원자력 현미경(AFM, XE-100, Park Systems Co.)으로 관찰하였다.
필름의 두께 및 밴드 갭은 분광 엘립소메트리(SE, Elli-SE, Ellipso Technology Co.)를 사용하여 측정하였다.
증착된 반도체 막의 질량 밀도는 고해상도 X-선 반사율 측정(XRR, PANalytical, X'pert Pro)에 의해 분석하였으며, 여기서 데이터는 Philips WinGixa 소프트웨어 패키지를 사용하여 근사치를 얻었다.
트랜지스터의 전기적 특성은 Keithley 4200-SCS 반도체 분석기 시스템을 사용하여 어두운 주변 조건에서 실온에서 측정하였다.
전계-효과 이동도(μFE) 값은 0.1V의 드레인 전압(VDS)에서 최대 트랜스 컨덕턴스를 분석하여 결정하였다.
임계 전압(VTH)은 5.1V의 VDS에서 L/W x 10nA의 드레인 전류를 유도하는 게이트 전압(VGS)에 의해 결정하였다(L은 채널 길이, W는 채널 폭).
하위 임계값 게이트 스윙(SS = dVGS/dlogIDS[V/decade])은 log(IDS) 대 VGS 플롯의 선형 부분에서 추출하였다.
고속 벌크 트랩(NT) 및 반도체-절연체 계면 트랩(Dit)의 수는 다음 방정식을 사용하여 계산하였다.
Figure 112020078189223-pat00001
(여기서 q는 전자 전하, kB는 볼츠만 상수, T는 절대 온도, tch는 총 채널 층 두께)
이들 파라미터 중 하나를 0으로 설정함으로써 트랜지스터에서의 NT 및 Dit를 계산하였다. 따라서 NT 및 Dit 값은 주어진 시스템에서 형성되는 최대 트랩 밀도로 해석될 수 있다.
실험예 1: 산화물 반도체층의 표면 특성 분석
1-1. AFM 이미지 분석
도 3은 400℃에서 PDA 후 상이한 In 분율을 갖는 IGO 및 ZnO/IGO 필름의 AFM 토포그래픽 이미지를 나타낸다. 도 3의 스캔 영역은 모두 5㎛×5㎛로 하였으며, (a)는 In0.65Ga0.35O1.5, (b)는 In0.75Ga0.25O1.5, (c)는 In0.85Ga1.5O1.5, (d)는 ZnO/In0.65Ga0.35O1.5, (e)는 ZnO/In0.75Ga0.25O1.5 및 (f)는 ZnO/In0.83Ga0.17O1.5에 대한 이미지이다.
도 3(a)에서, In0.65Ga0.35O1.5 필름은 특별한 지형 없이 매끄러웠으며, 5㎛×5㎛의 스캔 영역에 대한 제곱근 평균(RMS) 거칠기는 0.31nm이었다.
그러나, In 분율이 가장 높은 In0.83Ga0.17O1.5 필름은 더 거칠고 약 0.63nm의 RMS 거칠기를 나타냈다.
반면, ZnO/IGO 스택의 경우 표면 거칠기가 개선된 것이 확인되었다.
ZnO/In0.65Ga0.35O1.5 및 ZnO/In0.83Ga0.17O1.5 재료의 RMS 거칠기 값이 각각 0.22nm 및 0.50nm로 감소하였다.
따라서, ZnO 캡핑층이 400℃ PDA 공정 동안 필름의 거칠기를 완화시킬 수 있다는 것을 확인하였다.
1-2. XRD 분석
IGZO 필름의 토폴로지 변화를 더 자세히 알아보기 위하여, IGO 및 ZnO/IGO 필름의 구조적 특성을 XRD로 분석하였다.
도 4는 400℃에서 PDA 후 상이한 In 분율을 갖는 IGO 및 ZnO/IGO 필름의 XRD 패턴을 나타낸다.
도 4에서, In0.65Ga0.34O1.5 및 In0.83Ga0.17O1.5 필름은 비정질 특성을 나타내는 뚜렷한 피크가 없었으며, 51.7° 및 55.7° 부근의 피크는 각각 Si 기판의 (321) 및 (400) 반사에서 비롯된다(이는 IGO 필름이 없는 SiO2/Si 기판에서도 관찰된다).
반면, In 분율이 가장 높은 In0.83Ga0.17O1.5 필름은 31.0° 및 35.8°에서 2개의 피크를 가졌는데, 이는 각각 빅스비아이트(bixbyite) In1-xGaxO1.5 결정의 (222) 및 (400) 반사에 해당된다.
In2O3 결정의 (222) 및 (400) 반사는 각각 30.6°및 35.5°에서 확인된다.
ZnO/IGO 이종 접합층 또한 IGO 단일층과 유사한 In 분획에 의존한 결정화 경향을 나타내었다. 이종 접합층에서 오직 ZnO/In0.83Ga0.17O1.5 필름만이 다결정 구조를 나타내었다(도 3(f)).
ZnO/In0.83Ga0.17O1.5 필름에 대한 (222) 반사의 피크 강도는 In0.83Ga0.17O1.5 필름의 피크 강도에 비해 약간 감소되었다. 아마도, In0.83Ga0.17O1.5 필름 상에 3nm 두께의 ZnO 층이 존재하기 때문에 변환 속도가 완화되어 RMS 거칠기 값이 0.50nm까지 감소된 것으로 보인다.
1-3. HRTEM 분석
ZnO/In0.83Ga0.17O1.5 이종 접합 스택의 단면 이미지를 HRTEM으로 분석하여 도 5에 나타내었다.
스캐닝 TEM 분석을 통해 얻은 주어진 샘플에 대한 EDS 맵은 Zn 및 In/Ga 양이온이 각각 3nm 두께의 ZnO 및 10nm 두께의 IGO로 분리되어, ZnO/IGO 이종 접합 스택의 형성을 명확하게 나타낸다.
실험예 2: 박막 트랜지스터의 전자 전송 특성 분석
IGO 단일 채널층과 ZnO/IGO 이종 접합 채널층이 있는 트랜지스터의 전송 특성을 분석하여 도 6 및 표 1에 나타내었다. 도 6에서, (a)는 In0.65Ga0.35O1.5, (b)는 In0.75Ga0.25O1.5, (c)는 In0.85Ga1.5O1.5, (d)는 ZnO/In0.65Ga0.35O1.5, (e)는 ZnO/In0.75Ga0.25O1.5 및 (f)는 ZnO/In0.83Ga0.17O1.5에 대한 이미지이다.
Figure 112020078189223-pat00002
상기 표에서, In의 분율이 증가함에 따라 캐리어 이동도가 증가한다는 것을 확인할 수 있으며, ZnO/IGO 이종 접합 채널을 갖는 트랜지스터는 In 분율의 증가에 따라 캐리어 이동도가 더욱 크게 증가하여 최대 63.2cm2/Vs 값을 나타내었다.
또한, ZnO/In0.75Ga0.25O1.5 및 ZnO/In0.83Ga0.17O1.5 이종 접합 채널층을 갖는 트랜지스터는 동일 In/Ga 조성의 단일 채널층 트랜지스터에 비하여 SS, VTH 및 ION/OFF 값이 모두 향상된 것을 확인할 수 있다.
즉, 이종 접합 구조를 채택함으로써 불리한 갭 상태 분포가 감소될 수 있음을 알 수 있다. 이러한 개선된 캐리어 전송 특성은 트랜지스터의 출력 특성에 반영될 수 있다.
다만, In의 분율이 낮은 채널층의 경우 ZnO에 의한 상승효과가 거의 나타나지 않은 것을 알 수 있다.
실험예 3: IGO 및 ZnO 채널층의 광학 특성 분석
IGO 및 ZnO 박막의 투과율 및 밴드갭(Eg opt)과 같은 광학적 특성을 조사하여 도 7 내지 10에 나타내었다.
도 7은 IGO 필름의 가시광 투과율을 나타낸 그래프이고, 도 8은 IGO 필름의 밴드갭을 나타낸 그래프이다. 또한, 도 9 및 10은 ZnO 필름 두께에 따른 밴드값 변화를 나타낸 그래프이다.
도 7에서, 모든 IGO 필름은 가시광 영역에서 90% 초과의 평균 투과율을 나타내어 광학적으로 투명하고 무색인 것을 확인하였다.
도 8에서, IGO 필름의 밴드갭(Eg opt) 값은 α=0의 인터셉트에 (αhν)2 대 hν의 플롯에서 가장 적합한 선을 추정하여 결정하였다.
도 8에서, In의 분율이 증가함에 따라, Eg opt 값은 3.95eV에서 3.68eV로 크게 감소하였다.
ZnO 필름의 경우, 도 9에서, Eg opt 값은 필름 두께가 감소함에 따라 점차 증가하는 경향을 나타내었다.
ZnO 필름의 두께가 약 15nm인 경우 Eg opt 값은 문헌에 보고된 것과 같이 약 3.30eV를 나타내었으나, 3nm 두께의 ZnO 필름의 Eg opt 값은 약 3.98eV로 크게 증가하였다.
이는 무한 양자 우물 모델에서 파생된 에너지 양자화 효과에 기인한 것으로 보인다.
ZnO 두께의 함수로서 밴드갭의 변화는 도 10에서 나타낸 바와 같이, 두께의 감소에 따라 밴드갭이 크게 증가하는 경향을 나타낸다.
또한, ZnO(3nm)/In0.65Ga0.35O1.5의 경우 ZnO와 IGO가 비슷한 Eg 값(3.95 내지 3.98eV)을 갖기 때문에 캐리어 가둠(carrier confinement)에 효과적이지 않으며, 따라서, 표 1에서 확인 가능한 바와 같이, 트랜지스터의 이동도 값이 상대적으로 작게 발현된다.
실험예 4: 밴드갭 특성 분석
In0.83Ga0.17O1.5 단일층 및 ZnO/In0.83Ga0.17O1.5 이종 접합층 필름의 공간 에너지 대역 구조를 확인하고자 UPS(ultraviolet photoelectron spectroscopy) 깊이 프로파일 분석을 수행하여 도 11에 나타내었다.
도 11에서, (a) 및 (c)는 각각 In0.83Ga0.17O1.5 단일층 필름의 깊이에 따른 VB(valanced band) 스펙트럼을 나타내고, (b) 및 (d)는 각각 ZnO/In0.83Ga0.17O1.5 이종 접합층 필름의 깊이에 따른 VB 스펙트럼을 나타낸다.
도 11(a) 및 (c)에서, In0.83Ga0.17O1.5 단일층 필름에 대한 UPS 깊이 프로파일을 나타낸다. VB 에지(edge)의 에너지 위치는 에칭 시간에 따라 변하지 않았으며, 이는 In0.83Ga0.17O1.5 채널층의 밴드 굽힘이 없음을 의미한다.
한편, 도 11(b) 및 (c)에서는, 에칭 섹션이 ZnO 영역에서 In0.83Ga0.17O1.5 영역으로 이동함에 따라 VB 에지의 에너지 위치는 3.78eV에서 3.58eV로 단조로 감소하였다.
깊이에 따른 VB 에지 변동에 대한 정보를 Eg 값과 함께 ZnO/In0.83Ga0.17O1.5이종 접합 스택의 에너지 밴드 다이어그램으로 표시하여 도 12에 나타내었다.
도 12에서, ZnO 층에서 In0.83Ga0.17O1.5 층으로의 전자 이동이 더 작은 Eg를 갖는 In0.83Ga0.17O1.5 층 근처에서 자유 캐리어의 축적을 유도한다는 것을 추론할 수 있다.
이것은 ZnO 차단층이 IGO 필름의 Eg인 3.67eV에 비하여 훨씬 큰 Eg 값인 3.98eV를 갖기 때문에 더 효과적이다. In0.83Ga0.17O1.5 층 근처에서의 2DEG(two-dimensional electron gas)의 형성은 최대 63.2cm2/Vs로 이동도를 급격히 증가시킬 수 있는 것으로 생각된다.
실험예 5: 게이트 바이어스 응력 안정성 분석
IGO 단일채널 및 ZnO/IGO 이종 접합 채널을 갖는 트랜지스터의 게이트 바이어스 응력 안정성을 조사하여 이종 접합 구조의 특성을 추가로 분석하였다.
도 13은 응력의 함수로서 포지티브 게이트 바이어스 응력(PBS) 및 네거티브 게이트 바이어스 응력(NBS) 조건(최대 3,600초)에서 IGO 및 ZnO/IGO 이종 접합 채널을 갖는 트랜지스터의 IDS-VGS 전송 특성에서 VTH 시프트의 변화를 나타낸 그래프이다.
두 디바이스 모두 게이트 바이어스 +20V(PBS) 및 -20V(NBS)에서 응력을 받았다.
단일 채널 IGO 트랜지스터의 경우, In0.65Ga0.35O1.5 단일 레이어를 갖는 제어 장치는 PBS 및 NBS 테스트 중 각각 3,600초 동안 +0.57V 및 -1.21V의 VTH 이동(ΔVTH)을 나타냈다.
도 13(a)에서, In 분율이 증가함에 따라 IGO 트랜지스터의 PBS 및 NBS 불안정성은 악화되었다. In0.83Ga0.17O1.5단일 채널을 가진 장치는 동일한 테스트 후 큰 양(ΔVTH = +1.96V) 및 음의 VTH(ΔVTH = -1.99V) 이동으로 어려움을 겪었다.
이는 Ga 분율이 감소함에 따른 IGO 필름의 산소 공극(VO) 결함 밀도의 증가와 관련이 있다. In 농도가 증가하면 Ga-O에 비해 In-O의 결합이 약해 VO 형성 에너지가 감소하기 때문에 VO 결함을 생성하기가 더 쉽다.
NBS 테스트는 깊은 VO 상태가 자유 전자 캐리어를 방출하도록 한다. 따라서, 가장 높은 In 분율(즉, 83%)을 갖는 트랜지스터는 가장 큰 PBS- 및 NBS-유도된 VTH 이동이 나타난다.
반면, ZnO/In1-xGaxO1.5(x=0.35, 0.25 또는 0.17) 이종 접합 채널을 갖는 트랜지스터는 단일 IGO 채널층를 갖는 장치보다 훨씬 더 안정적인 거동을 나타냈다.
특히, ZnO/In0.83Ga0.17O1.5 이종 접합 채널을 갖는 트랜지스터의 ΔVTH 값은 단일 채널의 +1.96V 및 -1.99V에서 동일한 PBS 및 NBS 테스트 후 각각 +0.58V 및 -0.39V로 크게 감소하였다.
즉, IGO 채널층 상에 초박형 ZnO 층이 존재하면 VO 결함이 억제되어 장치를 안정화시킬 수 있다는 것을 확인하였다.
이상으로 본 발명의 내용의 특정부분을 상세히 기술하였는 바, 당업계의 통상의 지식을 가진 자에게 있어서, 이러한 구체적 기술은 단지 바람직한 실시양태일 뿐이며, 이에 의해 본 발명의 범위가 제한되는 것이 아닌 점은 명백할 것이다. 따라서, 본 발명의 실질적인 범위는 첨부된 청구항들과 그것들의 등가물에 의하여 정의된다고 할 것이다.

Claims (10)

  1. 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 활성층, 및 상기 활성층 상에 서로 이격하여 형성되는 소스 및 드레인 전극층을 포함하는 박막 트랜지스터에 있어서,
    상기 활성층이
    In, Ga 및 O를 구성 원소로 하며, In1-xGaxO1.5로 표현되고, 상기 x가 0.3 이하인 제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상에 형성되고 Zn 및 O를 구성원소로 하는 제2 산화물 반도체층을 포함하는, 박막 트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2 산화물 반도체층의 두께가 5nm 이하인 것을 특징으로 하는, 박막 트랜지스터.
  4. 제 1 항에 있어서,
    60cm2/Vs 이상의 전자 이동도(mobility)를 나타내는 것을 특징으로 하는, 박막 트랜지스터.
  5. 기판을 준비하는 단계;
    기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 In, Ga 및 O를 구성 원소로 하며, In1-xGaxO1.5로 표현되고, 상기 x가 0.3 이하인 제1 산화물 반도체층을 형성하는 단계;
    상기 제1 산화물 반도체층 상에 Zn 및 O를 구성원소로 하는 제2 산화물 반도체층을 형성하는 단계; 및
    상기 제2 산화물 반도체층 상에 서로 이격하여 소스 및 게이트 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 산화물 반도체 중 하나 이상이 원자층 증착(atomic layer deposition; ALD)에 의해 형성되는 것을 특징으로 하는, 박막 트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 ALD 공정시 기판의 온도를 200 내지 300℃로 유지하는 것을 특징으로 하는, 박막 트랜지스터의 제조방법.
  8. 제 6 항에 있어서,
    상기 ALD 공정시,
    인듐 소스, 갈륨 소스 및 아연 소스 중 하나 이상의 유입량을 조절하여, 제조되는 산화물 반도체층의 조성 및 두께를 제어하는 것을 특징으로 하는, 박막 트랜지스터의 제조방법.
  9. 제 6 항에 있어서,
    상기 ALD 공정 후 300 내지 500℃에서 후처리하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법.
  10. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항의 박막 트랜지스터를 포함하는, 디스플레이 장치.






KR1020200092972A 2020-07-27 2020-07-27 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법 KR102401939B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200092972A KR102401939B1 (ko) 2020-07-27 2020-07-27 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법
PCT/KR2021/007882 WO2022025439A1 (ko) 2020-07-27 2021-06-23 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법
US18/005,283 US20230253504A1 (en) 2020-07-27 2021-06-23 Thin-film transistor having metal oxide semiconductor layers of heterojunction structure, display device comprising same, and manufacturing method therefor
CN202180049893.7A CN116057714A (zh) 2020-07-27 2021-06-23 具有异质结结构的金属氧化物半导体层的薄膜晶体管、包括其的显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200092972A KR102401939B1 (ko) 2020-07-27 2020-07-27 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20220013710A KR20220013710A (ko) 2022-02-04
KR102401939B1 true KR102401939B1 (ko) 2022-05-26

Family

ID=80035650

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200092972A KR102401939B1 (ko) 2020-07-27 2020-07-27 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법

Country Status (4)

Country Link
US (1) US20230253504A1 (ko)
KR (1) KR102401939B1 (ko)
CN (1) CN116057714A (ko)
WO (1) WO2022025439A1 (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050263A (ko) * 1998-04-16 2000-08-05 야마자끼 순페이 전기광학장치
KR101004736B1 (ko) 2009-07-17 2011-01-04 재단법인대구경북과학기술원 비휘발성 저항 메모리소자 및 이의 제조방법
KR102080482B1 (ko) 2013-07-23 2020-02-24 엘지디스플레이 주식회사 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR101706090B1 (ko) * 2016-08-16 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
KR102328782B1 (ko) * 2017-03-06 2021-11-22 한양대학교 산학협력단 아연 및 인듐을 포함하는 산화물 반도체 박막 및 그 제조 방법
KR20180125100A (ko) * 2017-05-12 2018-11-22 한양대학교 산학협력단 박막 트랜지스터의 제조 방법, 및 이를 이용한 박막 트랜지스터
KR20200076343A (ko) * 2018-12-19 2020-06-29 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치

Also Published As

Publication number Publication date
CN116057714A (zh) 2023-05-02
US20230253504A1 (en) 2023-08-10
WO2022025439A1 (ko) 2022-02-03
KR20220013710A (ko) 2022-02-04

Similar Documents

Publication Publication Date Title
US7485503B2 (en) Dielectric interface for group III-V semiconductor device
CN103765596B (zh) 薄膜晶体管
US9349803B2 (en) Semiconductor graphene structures, semiconductor devices including such structures, and related methods
Zhao et al. Effects of annealing on top-gated MoS2 transistors with HfO2 dielectric
EP2556531A1 (en) P-type oxide alloys based on copper oxides, tin oxides, tin-copper alloy oxides and metal alloy thereof, and nickel oxide, with embedded metals thereof, fabrication process and use thereof
KR20090124329A (ko) 산화물 반도체 및 이를 포함하는 박막 트랜지스터
TW201640564A (zh) 薄膜電晶體及其製造方法
Kim et al. The impact of plasma-enhanced atomic layer deposited ZrSiOx insulators on low voltage operated In-Sn-Zn-O thin film transistors
Seul et al. Improvement in carrier mobility through band-gap engineering in atomic-layer-deposited In-Ga-Zn-O stacks
Itoh et al. Fabrication of InGaN thin-film transistors using pulsed sputtering deposition
Aspiotis et al. Large-area synthesis of high electrical performance MoS2 by a commercially scalable atomic layer deposition process
Ramdani et al. Interface characterization of high-quality SrTiO3 thin films on Si (100) substrates grown by molecular beam epitaxy
TW201442249A (zh) 薄膜電晶體
JP5663210B2 (ja) Ｉｉｉ−ｖ族加工基板の製造方法およびそのｉｉｉ−ｖ族加工基板
KR102401939B1 (ko) 이종 접합 구조의 금속 산화물 반도체층을 갖는 박막 트랜지스터, 이를 포함하는 디스플레이 장치 및 이의 제조방법
Park et al. Efficient threshold voltage adjustment technique by dielectric capping effect on MoS 2 field-effect transistor
Kim et al. Formation of F-doped offset region for spray pyrolyzed self-aligned coplanar amorphous zinc–tin–oxide thin-film transistor by NF₃ plasma treatment
KR100864871B1 (ko) 반도체 소자 제조방법
US20200194602A1 (en) Electronic device using two dimensional semiconductor material
Wang et al. Ni-assisted crystallization of few-layer transition metal dichalcogenide ultra-thin films
Mukherjee Thin film deposition from dual ion beam sputtering system
Bayraktaroglu et al. Pulsed laser deposited ZnO for thin film transistor applications
CN107452810B (zh) 一种金属氧化物薄膜晶体管及其制备方法
Chan et al. Nonvolatile Memory Effect in Indium Gallium Arsenide-Based Metal–Oxide–Semiconductor Devices Using II–VI Tunnel Insulators
Hwang et al. Local oxidation of InN and GaN using an atomic force microscope

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right