KR102328782B1 - 아연 및 인듐을 포함하는 산화물 반도체 박막 및 그 제조 방법 - Google Patents

아연 및 인듐을 포함하는 산화물 반도체 박막 및 그 제조 방법 Download PDF

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Abstract

기판을 준비하는 단계, 상기 기판 상에 인듐(In) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계, 및 상기 제1 박막 상에 아연(Zn) 및 산소(O) 포함하는 제2 박막을 형성하는 단계를 포함하되, 상기 제1 박막 및 상기 제2 박막을 형성하는 단계가 교대로 그리고 반복적으로 수행되는 것을 포함하는 산화물 반도체 박막의 제조 방법이 제공될 수 있다.

Description

아연 및 인듐을 포함하는 산화물 반도체 박막 및 그 제조 방법{Oxide semiconductor thin film zinc and Indium, and method for manufacturing same}
본 발명은 산화물 반도체 박막 및 그 제조 방법에 관련된 것으로, 상세하게는, 인듐(In) 및 산소(O)를 포함하는 제1 박막과 아연(Zn) 및 산소(O) 포함하는 제2 박막이 교대로 그리고 반복적으로 적층되되, 상기 제1 및 제2 박막 내에 탄소(C)를 포함하는 산화물 반도체 박막 및 그 제조 방법과 관련된 것이다.
현재 디스플레이 시장에서 주로 사용되는 비정질 실리콘(a-Si; Amorphous Silicon) 또는 저온다결정 실리콘(LTPS; Low-Temperature Polycrystalline)은 낮은 전하이동도 및 신뢰성 문제로 고해상도 및 대화면 디스플레이를 구현하는데 어려움이 있다. 또한, 최근에는 디스플레이 패널이 기계적으로 유연하게 접히는 플렉서블 디스플레이의 중요성이 더욱 강조됨에 따라 상대적으로 공정 온도가 낮고, 제조 공정이 단순한 반도체 소재 제조 기술에 대한 관심이 매우 높다.
따라서, 현재 기존의 비정질 실리콘 및 저온다결정 실리콘을 대체하여 전하이동도 및 신뢰성 특성이 개선되고, 플렉서블 디스플레이 등에 적용 가능한 다양한 산화물 반도체 소재에 대한 연구가 활발히 진행되고 있다.
예를 들어, 대한민국 특허 등록 공보 KR20140021895A (출원번호 KR20120088372A, 출원인: 한국표준과학연구원)에는, 산소를 포함하는 비정질 산화물 반도체 물질과 상기 산소와 결합하여 상기 산소 사이의 결합을 방지함으로써 광 또는 전기장에 의하여 야기되는 불안정성을 방지하는 안정화 첨가물을 포함하는 채널층을 박막 트랜지스터에 포함시켜, 유연한 특성을 가지며 안정성이 향상된 박막 트랜지스터를 제조하는 방법이 개시되어 있다.
현재 유연한 특성을 가지며 저온 공정이 가능한 반도체 소재를 제조하는 기술 개발뿐만 아니라, 두께 및 조성 조절을 통한 반도체 박막의 특성 제어가 가능하고, 안정성 및 신뢰성이 개선된 반도체 소재를 제조하는 기술에 대한 연구가 필요한 실정이다.
대한민국 특허 등록 공보 KR20140021895A
본 발명이 해결하고자 하는 일 기술적 과제는, 전기적 특성이 향상된 반도체 박막의 제조 방법, 및 이를 이용한 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 신뢰성이 향상된 반도체 박막의 제조 방법, 및 이를 이용한 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 정밀한 두께 및 조성 조절이 가능한 반도체 박막의 제조 방법, 및 이를 이용한 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 저온 공정이 가능한 반도체 박막의 제조 방법, 및 이를 이용한 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 공정이 간소화된 반도체 박막의 제조 방법, 및 이를 이용한 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 공정 비용 및 공정 시간이 감소된 반도체 박막의 제조 방법, 및 이를 이용한 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제를 해결하기 위해, 본 발명은 산화물 반도체 박막의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 산화물 반도체 박막의 제조 방법은, 기판을 준비하는 단계, 상기 기판 상에 인듐(In) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계, 및 상기 제1 박막 상에 아연(Zn) 및 산소(O) 포함하는 제2 박막을 형성하는 단계를 포함하되, 상기 제1 박막 및 상기 제2 박막을 형성하는 단계가 교대로 그리고 반복적으로 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 박막을 형성하는 단계는, 상기 기판 상에 인듐(In)을 포함하는 인듐 전구체를 제공하는 단계 및 상기 기판 상에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고, 상기 제2 박막을 형성하는 단계는, 상기 기판 상에 아연(Zn)을 포함하는 아연 전구체를 제공하는 단계 및 상기 기판 상에 상기 산소 전구체를 제공하는 단계를 포함하며, 상기 인듐 전구체 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고, 상기 아연 전구체 및 상기 산소 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고, 상기 제1 및 제2 단위 공정이 1:1의 비율로 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 박막을 형성하는 단계는, 175 ℃ 초과 250℃ 미만의 공정 온도에서 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 산화물 반도체 박막의 제조 방법은, 상기 제1 및 제2 박막을 형성하는 단계의 공정 온도에 따라, 상기 제2 박막에 포함된 아연(Zn)의 비율이 조절되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 산화물 반도체 박막의 제조 방법은, 상기 제1 및 제2 박막을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제2 박막에 포함된 아연(Zn) 의 비율이 증가하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 산화물 반도체 박막의 제조 방법은, 상기 제1 및 제2 박막을 형성하는 단계의 공정 온도에 따라, 상기 제2 박막이 형성되는 속도가 조절되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 산화물 반도체 박막의 제조 방법은, 상기 제1 및 제2 박막을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제2 박막이 형성되는 속도가 증가하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 산화물 반도체 박막의 제조 방법은, 상기 제1 및 제2 박막 내에 탄소(C)가 존재하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 박막을 형성하는 단계는, 원자층 증착(Atomic Layer Deposition, ALD) 공정에 의해 수행되는 것을 포함할 수 있다.
상술된 기술적 과제를 해결하기 위해, 본 발명은 산화물 반도체 박막을 제공한다.
일 실시 예에 따르면, 상기 산화물 반도체 박막은, 인듐(In) 및 산소(O)를 포함하는 제1 박막과 아연(Zn) 및 산소(O) 포함하는 제2 박막이 교대로 그리고 반복적으로 적층되되, 상기 제1 및 제2 박막 내에 탄소(C)를 포함할 수 있다.
일 실시 예에 따르면, 상기 산화물 반도체 박막은, 아연(Zn)의 함량이 31.4% 초과 및 33% 미만이고, 인듐(In)의 함량이 17.3% 초과 및 18.6% 미만인 것을 포함할 수 있다.
일 실시 예에 따르면, 게이트 전극(gate electrode), 상기 게이트 전극 상의 게이트 절연막(gate insulator), 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 이격되며, 상술된 상기 산화물 반도체 박막을 포함하는 활성막(active layer), 및 상기 활성막 상의 소스(source) 및 드레인(drain) 전극을 포함하는 박막 트랜지스터가 제조될 수 있다.
본 발명의 실시 예에 따르면, 기판을 준비하는 단계, 상기 기판 상에 인듐(In) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계, 및 상기 제1 박막 상에 아연(Zn) 및 산소(O)를 포함하는 제2 박막을 형성하는 단계를 통해, 박막의 두께 및 조성 조절이 용이한 산화물 반도체 박막의 제조 방법이 제공될 수 있다.
먼저, 본 발명의 실시 예에 따른 산화물 반도체 박막은, 원자층 증착 공정에 의해 상기 제1 박막 및 상기 제2 박막이 교대로 그리고 반복적으로 적층되어 형성될 수 있다. 상기 제1 박막 및 상기 제2 박막을 형성하는 상기 제1 및 제2 단위 공정의 사이클(cycle) 비율을 조절함으로써, 상기 산화물 반도체 박막의 두께 및 조성이 용이하게 조절될 수 있다.
또한, 상기 제1 박막 및 상기 제2 박막을 형성하는 단계의 공정 온도를 조절함으로써, 상기 제2 박막에 포함된 아연(Zn)의 비율 및 상기 제2 박막이 형성되는 속도가 용이하게 조절될 수 있다. 이에 따라, 상기 공정의 온도 조절을 통해, 상기 제2 박막 내 아연(Zn)의 비율 및 상기 제2 박막이 형성되는 속도를 조절하여 상기 산화물 반도체 박막의 막 특성을 향상시킬 수 있다.
이와 같이, 본 발명의 실시 예에 따르면, 상기 산화물 반도체 박막의 상기 단위 공정들의 사이클 비율 및/또는 상기 공정 온도를 조절하는 간단한 방법으로, 박막의 특성 제어가 용이하고, 고 신뢰성을 갖는 상기 산화물 반도체 박막의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 산화물 반도체 박막의 제조 방법을 설명하기 위한 순서도이다.
도 2는 공정 온도에 따른 본 발명의 실시 예에 따른 제1 박막의 반응 사이트(-OH)의 수를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 제1 및 제2 박막을 형성하기 위한 제1 및 제2 단위 공정을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따라 제1 및 제2 단위 공정에 의해 제조된 산화물 반도체 박막을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예들에 따른 박막 트랜지스터들의 게이트 전압(gate electrode)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이다.
도 8은 제3 실시 예에 따른 박막 트랜지스터에 포함된 활성막의 두께별 게이트 전압(gate electrode)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이다.
도 9는 유연기판 상에 제조된 본 발명의 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면, 및 소자 특성을 설명하기 위한 그래프 및 이미지이다.
도 10은 본 발명의 실시 예들에 따른 산화물 반도체 박막의 공정 온도별 증착 시간(sputter time)에 따른 박막 내 아연(Zn), 인듐(In), 및 산소(O)의 조성 비율을 나타내는 그래프이다.
도 11은 본 발명의 실시 예들에 따른 산화물 반도체 박막의 제1 및 제2 박막의 공정 온도(deposition temperature)에 따른 성장 속도(growth rate)를 나타내는 그래프이다.
도 12는 본 발명의 실시 예들에 따른 박막 트랜지스터들의 공정 온도별 positive bias tempera ture stress(PBTS) 값을 나타내는 그래프이다.
도 13은 본 발명의 실시 예들에 따른 박막 트랜지스터들의 공정 온도별 △Vth을 나타내는 그래프이다.
도 14는 공정 온도별 본 발명의 실시 예들에 따른 산화물 반도체 박막들 내 산소(O)에 대한 XPS 결과 그래프이다.
도 15는 공정 온도별 본 발명의 실시 예들에 따른 산화물 반도체 박막들 내 산소 음이온(O1s)의 비율을 나타내는 그래프이다.
도 16은 공정 온도별 본 발명의 실시 예들에 따른 산화물 반도체 박막들의 AFM 이미지들이다.
도 17은 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 EDS 결과 그래프이다.
도 18은 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 TEM 이미지이다.
도 19는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 bending cycle 수에 따른 전기적 특성 변화(△Vth, △μ, △S.S.)를 나타내는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 산화물 반도체 박막의 제조 방법을 설명하기 위한 순서도이고, 도 2는 공정 온도에 따른 본 발명의 실시 예에 따른 제1 박막의 반응 사이트(-OH)의 수를 설명하기 위한 도면이고, 도 3은 본 발명의 실시 예에 따른 제1 및 제2 박막을 형성하기 위한 제1 및 제2 단위 공정을 설명하기 위한 도면이고, 도 4는 본 발명의 실시 예에 따라 제1 및 제2 단위 공정에 의해 제조된 산화물 반도체 박막을 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하면, 기판(3)이 준비될 수 있다(S100). 상기 기판(3)의 종류에 제한이 없을 수 있다. 예를 들어, 상기 기판(3)은, 금속 기판, 유리 기판, 또는 플라스틱 기판일 수 있다.
상기 기판(3) 상에 인듐(In) 및 산소(O)를 포함하는 제1 박막(10)이 형성될 수 있다(S200). 상기 제1 박막(10)을 형성하는 단계는, 원자층 증착(Atomic Layer Deposition, ALD) 공정에 의해 수행될 수 있다. 구체적으로, 상기 제1 박막(10)을 형성하는 단계는, 상기 기판(3) 상에 인듐(In)을 포함하는 인듐 전구체를 제공하는 단계, 및 상기 기판(3) 상에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 인듐 전구체는 [1,1,1-trimethyl-N-(trimethylsilyl)silanaminato]indium(InCA-1)이고, 상기 산소 전구체는 hydrogen peroxide(H2O2)일 수 있다. 이에 따라, 원자층 증착 공정에 의해 상기 제1 박막(10)이 형성되는 경우, 상기 제1 박막(10)은 탄소(C)를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 박막(10)을 형성하는 단계의 공정 온도에 따라, 도 2에 도시된 바와 같이, 후술되는 제2 박막(20)에 제공되는 상기 제1 박막(10)의 반응 사이트(-OH)의 수가 조절될 수 있다(Case Ⅰ, CaseⅡ). 구체적으로, 상기 제1 박막(10)을 형성하는 단계의 공정 온도가 상대적으로 높은 경우, 상기 제1 박막(10)을 형성하는 단계의 공정 온도가 상대적으로 낮은 경우보다 상기 제2 박막(20)에 제공되는 상기 제1 박막(10)의 상기 반응 사이트(-OH) 수가 적을 수 있다(Case Ⅱ).
일 실시 예에 따르면, 상기 제1 박막(10)을 형성하는 단계의 공정 온도는, 175℃ 초과 250℃ 미만일 수 있다. 예를 들어, 상기 제1 박막(10)을 형성하는 단계의 온도가 200℃인 경우, 전기적 특성(ex. 전자 이동도, hysteresis)이 우수한 산화물 반도체 박막(100)이 제조될 수 있다.
상기 제1 박막(10) 상에 아연(Zn) 및 산소(O)를 포함하는 상기 제2 박막(20)이 형성될 수 있다(S300). 상기 제2 박막(20)을 형성하는 단계는, 상기 제1 박막(10)과 마찬가지로, 원자층 증착 공정에 의해 수행될 수 있다. 구체적으로, 상기 제2 박막(20)을 형성하는 단계는, 상기 기판(3) 상에 아연(Zn)을 포함하는 아연 전구체를 제공하는 단계, 및 상기 기판(3) 상에 상기 산소 전구체를 제공하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 아연 전구체는 diethylzinc(DEZ)이고, 상기 산소 전구체는 hydrogen peroxide(H2O2)일 수 있다. 이에 따라, 원자층 증착 공정에 의해 상기 제2 박막(20)이 형성되는 경우, 상기 제2 박막(20)은 탄소(C)를 포함할 수 있다.
또한, 일 실시 예에 따르면, 상기 제2 박막(10)을 형성하는 단계의 공정 온도는, 제1 박막(10)을 형성하는 단계의 공정 온도와 마찬가지로, 175℃ 초과 250℃ 미만일 수 있다. 예를 들어, 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 200℃인 경우, 전기적 특성(ex. 전자 이동도, hysteresis)이 우수한 산화물 반도체 박막(100)이 제조될 수 있다.
S200 및 S300 단계를 참조하여 설명된 바와 같이, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계는, 원자층 증착 공정에 의해 수행될 수 있다. 도 3에 도시된 바와 같이, 상기 제1 박막(10)의 형성을 위해 상기 기판(3) 상에 상기 인듐 전구체 및 상기 산소 전구체가 제공되는 단계는 제1 단위 공정으로 정의되고, 상기 제2 박막(20)의 형성을 위해 상기 기판(3) 상에 상기 아연 전구체 및 상기 산소 전구체가 제공되는 단계는 제2 단위 공정으로 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 단위 공정이 1:1의 비율로 수행될 수 있다. 이에 따라, 도 4에 도시된 바와 같이, 본 발명의 실시 예에 따른 산화물 반도체 박막(100)은, 인듐(In) 및 산소(O)를 포함하는 상기 제1 박막(10)과 아연(Zn) 및 산소(O)를 포함하는 상기 제2 박막(20)이 교대로 그리고 반복적으로 적층된 구조일 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 단위 공정이 1:1의 비율로 수행되는 경우, 우수한 TFT 소자 특성(ex. Vth, ION/IOFF)을 갖는 산화물 반도체 박막(100)이 제조될 수 있다.
일 실시 예에 따르면, 상기 기판(3) 상에 상기 인듐 전구체인 [1,1,1-trimethyl-N-(trimethylsilyl)silanaminato]indium(InCA-1) 및 상기 산소 전구체인 hydrogen peroxide(H2O2)가 제공되는 상기 제1 단위 공정과, 상기 기판(3) 상에 상기 아연 전구체인 diethylzinc(DEZ) 및 상기 산소 전구체인 hydrogen peroxide(H2O2)가 제공되는 단계는 제2 단위 공정이 1:1의 비율로 수행될 수 있다.
또한, 일 실시 예에 따르면, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 200℃이고, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하기 위한 상기 제1 및 제2 단위 공정이 1:1의 비율로 수행되는 경우, 상기 제1 박막(10)에 포함된 인듐(In)의 함량은 17.3 at% 초과 18.6 at% 미만이고, 상기 제2 박막(20)에 포함된 아연(Zn)의 함량은 31.4 at% 초과 33 at% 미만일 수 있다.
일 실시 예에 따르면, 상기 제2 박막(20)을 형성하는 단계의 공정 온도에 따라, 상기 제1 박막(10)의 상기 반응 사이트(-OH)와 상기 제2 박막(20)의 형성을 위해 제공되는 상기 아연 전구체의 반응도(reactivity)가 조절될 수 있다. 일 실시 예에 따르면, 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제1 박막(10)의 상기 반응 사이트(-OH)와 상기 아연 전구체의 반응도가 증가될 수 있다.
이에 따라, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 증가하는 경우, S200 단계를 참조하여 설명된 바와 같이, 상기 제2 박막(20)에 제공되는 상기 제1 박막(10)의 상기 반응 사이트(-OH) 수는 감소되나, 상기 제1 박막(10)의 상기 반응 사이트(-OH)와 상기 제2 박막(20)의 상기 아연 전구체의 반응도는 증가될 수 있다.
또한, 일 실시 예에 따르면, 상기 제2 박막(20)을 형성하는 단계의 공정 온도에 따라, 상기 제2 박막(20)에 포함된 아연(Zn)의 비율이 조절될 수 있다. 상술된 바와 같이, 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제1 박막(10)의 상기 반응 사이트(-OH)와 상기 아연 전구체의 반응도가 증가되어 상기 제2 박막(20)에 포함된 아연(Zn)의 비율이 증가될 수 있다.
다시 말해서, S200 및 S300 단계를 참조하여 설명된 바와 같이, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도에 따라, 상기 제2 박막(20)에 포함된 아연(Zn)의 비율, 및 상기 제2 박막(20)이 형성되는 속도가 용이하게 조절될 수 있다. 일 실시 예에 따르면, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제2 박막(20)에 포함된 아연(Zn)의 비율, 및 상기 제2 박막(20)이 형성되는 속도는 증가될 수 있다.
이하, 본 발명의 실시 예에 따른 산화물 반도체 박막이 설명된다.
도 4는, 상술된 바와 같이, 본 발명의 실시 예에 따른 산화물 반도체 박막을 설명하기 위한 도면이고, 도 5는 본 발명의 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다. 도 4 및 도 5에 도시된 본 발명의 실시 예에 따른 산화물 반도체 박막에 대한 설명에 중복되는 부분에 대해서는 도 1 내지 도 4를 참조하기로 한다.
도 4를 참조하면, 본 발명의 실시 예에 따른 산화물 반도체 박막(100)은, 제1 박막(10) 및 제2 박막(20)을 포함할 수 있다.
상기 제1 박막(10)은, 인듐(In) 및 산소(O)를 포함할 수 있다. 일 실시 예에 따르면, 상기 제1 박막(10)에 포함된 인듐(In)의 함량은, 17.3 at% 초과 및 18.6 at% 미만일 수 있다.
상기 제2 박막(20)은, 아연(Zn) 및 산소(O)를 포함할 수 있다. 일 실시 예에 따르면, 상기 제2 박막(20)에 포함된 아연(Zn)의 함량은, 31.4 at% 초과 및 33 at% 미만일 수 있다.
일 실시 예에 따르면, 본 발명의 실시 예에 따른 산화물 반도체 박막(100)은, 상기 제1 박막(10) 및 상기 제2 박막(20)이 교대로 그리고 반복적으로 적층된 구조일 수 있다.
일 실시 예에 따르면, 상기 제1 박막(10) 및 상기 제2 박막(20)은, 도 1 내지 도 4를 참조하여 설명된 바와 같이, 원자층 증착 공정에 의해 형성될 수 있다. 원자층 증착 공정 시, 상기 제1 박막(10) 및 상기 제2 박막(20)의 전구체로 상기 인듐 전구체 [1,1,1-trimethyl-N-(trimethylsilyl)silanaminato]indium(InCA-1) 및 상기 아연 전구체 diethylzinc(DEZ)가 제공되므로, 상기 제1 박막(10) 및 상기 제2 박막(20)은 탄소(C)를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도에 따라, 상기 제2 박막(20)에 포함된 아연(Zn)의 비율이 조절될 수 있다. 예를 들어, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제2 박막(20)에 포함된 아연(Zn)의 비율이 증가될 수 있다.
또한, 일 실시 예에 따르면, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 온도에 따라, 상기 제2 박막(20)이 형성되는 속도가 조절될 수 있다. 예를 들어, 상기 제1 박막(10) 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제2 박막(20)이 형성되는 속도가 증가될 수 있다.
상술된 바와 같이, 상기 제1 박막(10) 및 상기 제2 박막(10)을 형성하는 단계의 공정 온도는, 175℃ 초과 250℃ 미만일 수 있다. 일 실시 예에 따르면, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도가 200℃이고, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하기 위한 상기 제1 및 제2 단위 공정이 1:1의 비율로 수행되는 경우, 우수한 TFT 소자 특성(ex. Vth, ION/IOFF)을 갖는 산화물 반도체 박막(100)이 제조될 수 있다.
일 실시 예에 따르면, 본 발명의 실시 예에 따른 산화물 반도체 박막(100)은, 박막 트랜지스터(1000) 내 활성막(active layer)에 포함될 수 있다. 도 5를 참조하면, 상기 박막 트랜지스터(1000)는 게이트 전극(gate electrode, 5), 게이트 절연막(gate insulator, 6), 상기 활성막(100), 소스 및 드레인 전극(source & drain electrode, 7)을 포함할 수 있다.
상기 게이트 전극(5)은, 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W) 및 이들의 합금으로 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 전극(5)은, ITO 투명전극일 수 있다.
상기 게이트 전극(5) 상에 상기 게이트 절연막(6)이 형성될 수 있다. 상기 게이트 절연막(6)은, 절연 물질로 형성될 수 있다. 예를 들어, 상기 절연 물질은, 실리콘 산화물, 실리콘 질화물, 금속 산화물 등을 포함할 수 있다. 일 실시 예에 따르면, 상기 게이트 절연막(6)은, 산화 알루미늄(AlOx)를 포함할 수 있다.
상기 게이트 절연막(6)을 사이에 두고 상기 게이트 전극(5)과 이격되어 상기 활성막(100)이 형성될 수 있다. 상술된 바와 같이, 상기 활성막(100)은, 본 발명의 실시 예에 따른 산화물 반도체 박막(100)을 포함할 수 있다. 이에 따라, 상기 활성막(100)은, 인듐(In) 및 산소(O)를 포함하는 상기 제1 박막(10)과 아연(Zn) 및 산소(O)를 포함하는 상기 제2 박막(20)이 교대로 그리고 반복적으로 적층된 구조이며, 상기 제1 박막(10) 및 상기 제2 박막(20) 내에 탄소(C)가 포함될 수 있다.
상기 소스 및 드레인 전극(7)은 상기 활성막(100) 상에 형성될 수 있다. 일 실시 예에 따르면, 상기 소스 및 드레인 전극(7)은, Ti/Al 전극일 수 있다.
상술된 바와 같이, 상기 박막 트랜지스터(1000) 내 상기 활성막(100)이 본 발명의 실시 예에 따른 산화물 반도체 박막(100)을 포함하는 경우, 상기 활성막(100)의 두께 및 조성 조절을 통해 상기 박막 트랜지스터(1000)의 특성이 용이하게 조절될 수 있다. 또한, 저온 공정이 가능하여 상기 박막 트랜지스터(1000) 제조 시 사용되는 기판의 종류에 제한이 없을 수 있다. 뿐만 아니라, 공정이 간소화되어 공정 시간 및 공정 비용이 감소된 박막 트랜지스터(1000)의 제조 방법이 제공될 수 있다.
상술된 본 발명의 실시 예와 달리, 종래에는 산화물 반도체 박막을 제조하기 위해 스퍼터링(sputtering) 공정이 이용되고 있다. 이 경우, 산화물 반도체 박막의 이동도 조절이 어렵고, 신뢰성이 떨어지는 문제점이 있다. 상술된 문제점을 해결하기 위해, 고 이동도 소재를 사용하는 경우에는 산화물 반도체 박막의 신뢰성이 떨어지고, 반대로, 신뢰성이 우수한 소재를 사용하는 경우에는 이동도가 낮아지는 단점이 있다.
또한, 상기 스퍼터링 공정을 이용하는 경우, 산화물 반도체 박막의 정밀한 두께 및 조성 조절을 통해 박막의 특성을 제어하기 어려운 문제점이 있다. 뿐만 아니라, 박막 내 결합의 안정화를 위한 반도체 공정의 후열처리 공정이 요구되어 공정 비용 및 공정 시간이 증가되고, 저온 공정이 어려운 단점이 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 기판(3)을 준비하는 단계, 상기 기판(3) 상에 인듐(In) 및 산소(O)를 포함하는 제1 박막(10)을 형성하는 단계, 및 상기 제1 박막(10) 상에 아연(Zn) 및 산소(O)를 포함하는 제2 박막(20)을 형성하는 단계를 통해, 박막의 두께 및 조성 조절을 통해 박막의 특성 제어가 용이한 산화물 반도체 박막의 제조 방법이 제공될 수 있다.
먼저, 본 발명의 실시 예에 따른 산화물 반도체 박막(100)은, 원자층 증착 공정에 의해 상기 제1 박막(10) 및 상기 제2 박막(20)이 교대로 그리고 반복적으로 적층되어 형성될 수 있다. 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 상기 제1 및 제2 단위 공정의 사이클(cycle) 비율을 조절함으로써, 상기 산화물 반도체 박막(100)의 두께 및 조성이 용이하게 조절될 수 있다.
또한, 상기 제1 박막(10) 및 상기 제2 박막(20)을 형성하는 단계의 공정 온도를 조절함으로써, 상기 제2 박막(20)에 포함된 아연(Zn)의 비율 및 상기 제2 박막(20)이 형성되는 속도가 용이하게 조절될 수 있다. 이에 따라, 상기 공정의 온도 조절을 통해 따른 상기 제2 박막(20)내 아연(Zn)의 비율 및 상기 제2 박막(20)이 형성되는 속도를 조절하여 상기 산화물 반도체 박막(100)의 막 특성을 향상시킬 수 있다.
이와 같이, 본 발명의 실시 예에 따르면, 상기 산화물 반도체 박막(100)의 상기 단위 공정들의 사이클 비율 및/또는 상기 공정 온도를 조절하는 간단한 방법으로, 박막의 특성 제어가 용이하고, 고 신뢰성을 갖는 상기 산화물 반도체 박막(100)의 제조 방법이 제공될 수 있다.
또한, 원자층 증착 공정을 통해 상기 산화물 반도체 박막(100)을 제조하는 경우, 반도체 특성의 안정화를 위한 고온 진공 조건에서의 후열처리 공정이 생략될 수 있다. 이에 따라, 반도체 제조 공정이 간소화되어 반도체 제조 공정의 공정 비용 및 공정 시간이 감소될 수 있다.
뿐만 아니라, 상술된 바와 같이, 간소화된 공정으로 상기 산화물 반도체 박막(100)을 포함하는 활성막을 제조하는 경우, 디스플레이 백플레인 공정, 반도체 소자 공정 등 반도체 소재 제조 공정이 요구되는 다양한 산업 분야에 용이하게 적용되어, 반도체 제조 공정의 생산 수율을 증가시킬 수 있다.
이하, 본 발명의 실시 예에 따라 제조된 산화물 반도체 박막 및 상기 산화물 반도체 박막을 포함하는 박막 트랜지스터의 특성 평가가 설명된다.
실시 예들에 따른 반도체 박막의 제조 방법
원자층 증착 공정을 이용하여, 200℃의 공정 온도에서 제1 박막을 형성하기 위한 인듐 전구체 [1,1,1-trimethyl-N-(trimethylsilyl)silanaminato]indium(InCA-1) 및 산소 전구체 hydrogen peroxide(H2O2)을 제공하는 제1 단위 공정과, 제2 박막을 형성하기 위한 아연 전구체 diethylzinc(DEZ) 및 상기 산소 전구체 hydrogen peroxide(H2O2)를 제공하는 제2 단위 공정의 비율을 달리하여(3:1, 2:1, 1:1, 1:2, 1:3) 본 발명의 제1 내지 제5 실시 예에 따른 산화물 반도체 박막들을 제조하였다. 또한, 상기 제1 및 제2 단위 공정의 비율이 1:1인 경우, 원자층 증착 공정의 온도를 달리하여(150℃, 175℃, 200℃, 및 225℃) 본 발명의 제6, 제7, 제3 및 제8 실시 예에 따른 산화물 반도체 박막들을 제조하였다.
실시 예들에 따른 박막 트랜지스터의 제조 방법
Bottom gate, top-contact 구조를 적용하여, 상온 환경에서 스퍼터링 공정을 이용하여, 유리 기판 상에 100nm 두께의 ITO 게이트 전극을 형성하였다. 원자층 증착 공정을 이용하여 200℃의 온도 조건으로, trimethylaluminum(TMA) 및 H2O 전구체를 사용하여 상기 게이트 전극 상에 100nm 두께의 알루미늄 산화물(Al2O3)을 포함하는 게이트 절연막을 형성하였다. 실시 예들에 따른 산화물 반도체 박막의 제조 방법에 따라 제조된 제1 내지 제8 실시 예에 따른 산화물 반도체 박막들을 상기 게이트 절연막 상에 형성하였다. 상기 게이트 절연막 상에 형성된 산화물 반도체 박막들을 포토리소그래피(photolithography) 및 습식 에칭(wet etching) 공정을 이용하여 박막 트랜지스터의 활성막으로 제조하였다. 이후, 열 증착(thermal evaporation) 및 lift-off 공정을 이용하여 상기 활성막 상에 각각 5nm 및 10nm 두께의 Ti/Al 소스 및 드레인 전극을 형성하여 박막 트랜지스터들을 제조하였다. 제조된 박막 트랜지스터들은 핫 플레이트(hot plate)에서 200℃의 온도로 20분 동안 후 열처리하여 본 발명의 제1 내지 제8 실시 예에 따른 박막 트랜지스터들을 제조하였다.
도 6은 본 발명의 제1 내지 제5 실시 예들에 따른 박막 트랜지스터들의 게이트 전압(gate voltage)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이다.
실시 예들에 따른 박막 트랜지스터의 제조 방법에 따라 제조된 본 발명의 제1 내지 제5 실시 예에 따른 박막 트랜지스터들을 제조하였다. 제1 내지 제5 실시 예에 따른 박막 트랜지스터들의 게이트 전압에 따른 드레인 전극의 전류값을 측정하여 상기 제1 및 제2 단위 공정의 비율에 따른 본 발명의 제1 내지 제5 실시 예에 따른 박막 트랜지스터들의 소자 특성을 확인하였다. 제1 내지 제5 실시 예에 따른 박막 트랜지스터들의 게이트 전압에 따른 Vth, μsat, S.S., ION/IOFF 값은 아래 [표 1]에 나타내었다.
구분 Vth[V] μsat[cm2/VS] S.S.[V/decade] ION/IOFF
제1 실시 예 - - - -
제2 실시 예 -7.47±1.6 28.5±0.7 0.57±0.15 2.35E±08
제3 실시 예 -0.7±0.4 42.3±0.9 37.3±0.2 5.03E±09
제4 실시 예 6.78±0.3 1.2±0.6 0.42±0.06 1.76E±07
제5 실시 예 - - - -
도 6 및 [표 1]을 참조하면, 본 발명의 제3 실시 예에 다른 박막 트랜지스터의 문턱전압(Vth)은 -0.7±0.4V로 가장 작고, 이동도(μsat)는 42.3±0.9 cm2/VS로 가장 크고, subthreshold slope(S.S.)는 37.3±0.2로 가장 크고, 드레인 전류비(ION/IOFF)는 5.03E±09로 가장 큰 것을 확인하였다. 이에 따라, 상기 제1 및 제2 단위 공정의 비율을 1:1로 하여 제조된 산화물 반도체 박막을 포함한 제3 실시 예에 따른 박막 트랜지스터의 전기적 특성 값이 가장 우수한 것을 알 수 있었다.
도 7은 본 발명의 제3 및, 제6 내지 제8 실시 예에 따른 박막 트랜지스터의 게이트 전압(gate electrode)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이다. 구체적으로, 도 7a 내지 도 7d는 각각 원자층 증착 공정의 온도가 150℃, 175℃, 200℃, 225℃인 경우에 해당하는 본 발명의 제6, 제7, 제3, 및 제8 실시 예에 따른 박막 트랜지스터의 게이트 전압에 따른 드레인 전류값을 나타내는 그래프이다.
실시 예들에 따른 박막 트랜지스터의 제조 방법에 따라 제조된 본 발명의 제3 및, 제6 내지 제8 실시 예에 박막 트랜지스터들을 제조하였다. 본 발명의 제3 및, 제6 내지 제8 실시 예에 따른 박막 트랜지스터들의 게이트 전압에 따른 드레인 전극의 전류값을 측정하여 상기 제1 및 제2 박막의 형성 시, 원자층 증착 공정의 온도에 따른 본 발명의 제3 및, 제6 내지 제8 실시 예에 따른 박막 트랜지스터들의 게이트 전압에 따른 Vth, μsat, S.S., ION/IOFF 값은 아래 [표 2]에 나타내었다.
구분 Vth[V] μsat[cm2/VS] S.S.[V/decade] Hysteresis[V] ION/IOFF
제6 실시 예 14.3±0.7 12.9±1.1 0.33±0.01 1.2±0.1 1.69E±09
제7 실시 예 2.9±0.6 15.1±0.5 0.34±0.05 0.79±0.2 3.75E±09
제3 실시 예 -0.7±0.4 42.3±0.9 37.3±0.2 0.29±0.04 5.03E±09
제9 실시 예 10.4±0.3 2.56±0.06 0.35±0.06 4.59±0.8 1.76E±07
도 7a 내지 도 7d 및 [표 2]를 참조하면, 제 7, 제3, 및 제9 실시 예에 따른 박막 트랜지스터들의 전기적 특성 값이 우수한 것을 확인하였다. 이에 따라, 원자층 증착 공정의 온도를 175℃, 200℃, 및 225℃로 하여 본 발명의 실시 예에 따른 산화물 반도체 박막을 제조하는 경우, 우수한 트랜지스터 소자 특성을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터가 제작되는 것을 알 수 있었다.
또한, 도 6을 참조하여 설명된 바와 같이, 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 문턱전압(Vth)은 -0.7±0.4V으로 가장 작고, 이동도(μsat)는 42.3±0.9 cm2/VS로 가장 크고, subthreshold slope(S.S.)는 37.3±0.2로 가장 크고, 드레인 전류비(ION/IOFF)는 5.03E±09로 가장 큰 것을 확인하였다. 이에 따라, 원자층 증착 공정의 온도를 200℃로 하여 제조된 산화물 반도체 박막을 포함한 제3 실시 예에 따른 박막 트랜지스터의 전기적 특성 값이 가장 우수한 것을 알 수 있었다.
도 6 및 도 7의 결과로부터, 원자층 증착 공정의 온도 조건은 200℃이고, 상기 제1 및 제2 단위 공정의 비율은 1:1로 하여 제조된 산화물 반도체 박막을 포함하는 박막 트랜지스터가 우수한 트랜지스터 소자 특성을 갖는 것을 알 수 있었다.
도 8은 제3 실시 예에 따른 박막 트랜지스터에 포함된 활성막의 두께별 게이트 전압(gate electrode)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이다.
실시 예들에 따른 박막 트랜지스터의 제조 방법에 따라 원자층 증착 공정을 이용하여 200℃의 온도 조건으로, 상기 제1 및 제2 단위 공정의 비율을 1:1로 하여 본 발명의 제3 실시 예에 따른 박막 트랜지스터를 제조하였다. 단, 상기 박막 트랜지스터 내 상기 활성막의 두께를 달리하여(5nm, 10nm, 15nm, 및 20nm) 본 발명의 제3 실시 예에 따른 박막 트랜지스터들을 제조하였다.
도 8을 참조하면, 상기 박막 트랜지스터 내 상기 활성막의 두께가 15nm 및 20nm인 경우, 트랜지스터 소자 특성을 나타내지 않은 것을 확인하였다. 반면, 상기 박막 트랜지스터 내 상기 활성막의 두께가 5nm 및 10nm인 경우, 트랜지스터 소자 특성을 나타내는 것을 확인하였다. 또한, 상기 활성막의 두께가 10nm인 경우, 게이트 전압에 따른 드레인 전류값이 가장 큰 것을 확인하였다. 이에 따라, 10nm 두께의 본 발명의 실시 예에 따른 산화물 반도체 박막을 포함하는 박막 트랜지스터가 우수한 트랜지스터 소자 특성을 갖는 것을 알 수 있었다.
도 9는 유연기판 상에 제조된 본 발명의 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면, 및 소자 특성을 설명하기 위한 그래프 및 이미지이다. 구체적으로, 도 9a는 유연기판인 폴리아미드(Polyamide, PI) 기판 상에 형성된 본 발명의 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이고, 도 9b는 유연기판인 폴리아미드(PI) 기판 상에 형성된 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 게이트 전압(gate electrode)에 따른 드레인 전류(drain current) 값을 나타내는 그래프이고, 도 9c는 폴리아미드 기판 상에 제조된 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 광학 현미경 이미지이다.
실시 예들에 따른 박막 트랜지스터의 제조 방법에 따라 제3 실시 예에 따른 박막 트랜지스터를 제조하되, 도 8a에 도시된 바와 같이, 상기 ITO 유리기판 상에 18㎛ 두께의 폴리아미드(PI)를 코팅하여 유연기판인 상기 폴리아미드 기판 상에 제조된 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 소자 특성을 확인하였다.
도 9b를 참조하면, 유연기판인 상기 폴리아미드(PI) 기판 상에 본 발명의 제3 실시 예에 따른 박막 트랜지스터를 제조하는 경우에도 트랜지스터 소자 특성을 나타내는 것을 확인하였다.
도 9c를 참조하면, 유연기판인 상기 폴리아미드(PI) 기판 상에 제조된 본 발명의 제3 실시 예에 따른 박막 트랜지스터가 용이하게 휘어지는 것을 확인하였다.
도 9b 및 도 9c의 결과로부터, 유연기판 상에 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하는 경우에도 성공적으로 구동 가능하며, 향후 다양한 flexible electronics 산업 분야에 용이하게 적용 가능할 것으로 판단된다.
도 10은 본 발명의 제3 및 제6 내지 제8 실시 예에 따른 산화물 반도체 박막의 공정 온도별(200℃, 150℃, 175℃, 및 225℃) 증착 시간(sputter time)에 따른 박막 내 아연(Zn), 인듐(In), 및 산소(O)의 조성 비율을 나타내는 그래프이다. 구체적으로, 도 10a는 본 발명의 제6 실시 예에 따른 산화물 반도체 박막의 공정 온도가 150℃인 경우, 증착 시간에 따른 박막 내 아연(Zn), 인듐(In), 및 산소(O)의 조성 비율을 나타내는 그래프이고, 도 10b는 본 발명의 제6 실시 예에 따른 산화물 반도체 박막의 공정 온도가 175℃인 경우, 증착 시간에 따른 박막 내 아연(Zn), 인듐(In), 및 산소(O)의 조성 비율을 나타내는 그래프이고, 도 10c는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 공정 온도가 200℃인 경우, 증착 시간에 따른 박막 내 아연(Zn), 인듐(In), 및 산소(O)의 조성 비율을 나타내는 그래프이고, 도 10d는 본 발명의 제8 실시 예에 따른 산화물 반도체 박막의 공정 온도가 225℃인 경우, 증착 시간에 따른 박막 내 아연(Zn), 인듐(In), 및 산소(O)의 조성 비율을 나타내는 그래프이다.
도 10a 및 도 10d를 참조하면, 본 발명의 제3 및 제6 내지 제8 실시 예에 따른 산화물 반도체 박막 내 아연(Zn), 인듐(In), 및 산소(O)가 존재하는 것을 확인하였다. 또한, 본 발명의 실시 예들에 따른 산화물 반도체 박막은 원자층 증착 공정에 의해 제조되므로, 원자층 증착 공정 시 상기 제1 박막을 형성하기 위해 제공되는 인듐 전구체 [1,1,1-trimethyl-N-(trimethylsilyl)silanaminato]indium(InCA-1) 및 상기 제2 박막을 형성하기 위한 아연 전구체 diethylzinc(DEZ) 의해 본 발명의 실시 예들에 따른 산화물 반도체 박막들 내에 탄소(C)가 포함되는 것을 확인하였다.
특히, 도 7을 참조하여 설명된 바와 같이, 전기적 특성이 우수한 본 발명의 실시 예에 따른 박막 트랜지스터를 제조하기 위해, 175 ℃ 초과 250℃ 미만의 공정 온도에서 원자층 증착 공정을 수행하는 경우인, 본 발명의 제7, 제3, 및 제8 실시 예에 따른 산화물 반도체 박막의 아연(Zn)의 함량이 31.4 at% 초과 및 33 at% 미만이고, 인듐(In)의 함량이 17.3 at% 초과 및 18.6 at% 미만인 것을 알 수 있었다.
도 11은 본 발명의 실시 예들에 따른 산화물 반도체 박막의 제1 및 제2 박막의 공정 온도(deposition temperature)에 따른 성장 속도(growth rate)를 나타내는 그래프이다.
실시 예들에 따른 산화물 반도체 박막의 제조 방법에 따라, 본 발명의 제6, 제7, 제3 실시 예에 따른 산화물 반도체 박막들을 제조하되, 공정 온도를 달리하여(150℃, 175℃, 200℃) 상기 제1 박막, 상기 제2 박막, 및 본 발명의 실시 예들에 따른 산화물 반도체 박막의 공정 온도별 성장 속도를 측정하였다. 또한, 본 발명의 제6, 제7, 제3 실시 예에 따른 산화물 반도체 박막들의 공정 온도별 carrier concentration, hall mobility, 및 resistivity를 측정하여 아래 [표 3]에 나타내었다.
구분 carrier concentrayion
[1019cm-3]		 hall mobility
[cm2V-1s-1]		 Resistivity
[Ω·cm]
제6 실시 예 0.2±0.1 2.2±1.1 1.7±0.6
제7 실시 예 3.2±0.5 12.2±3.5 (1.7±10.1) x 10-2
제3 실시 예 13.0±3.9 20.2±6.6 (2.6±10.1) x 10-3
상기 [표 3]을 참조하면, 공정 온도가 150℃에서 200℃로 증가함에 따라, 본 발명의 실시 예들에 따른 산화물 반도체 박막 내 carrier concentration 값이 2.0x1018cm-3에서 1.3x1020cm-3으로, 약 102배가 증가한 것을 확인하였다.
도 11을 참조하면, 인듐(In) 및 산소(O)를 포함하는 상기 제1 박막은, 공정 온도에 관계없이 일정한 성장 속도를 나타내는 것을 확인하였다. 반면, 아연(Zn) 및 산소(O)를 포함하는 상기 제2 박막은, 공정 온도가 증가함에 따라, 성장 속도가 증가하는 것을 확인하였다. 이에 따라, 본 발명의 실시 예들에 따른 산화물 반도체 박막들의 성장 속도는 공정 온도가 증가함에 따라 증가하는 것을 확인하였다.
다만, 본 발명의 제6, 제7, 제3 실시 예에 따른 산화물 반도체 박막들의 공정 온도별 실제 성장 속도가 상기 제1 및 제2 박막의 공정 온도별 성장 속도보다 작은 것을 확인하였다. 이는, 도 2를 참조하여 설명된 바와 같이, 공정 온도에 따른 상기 제2 박막에 제공되는 상기 제1 박막의 상기 반응 사이트 수 및/또는 상기 제2 박막의 형성속도가 상이하여 나타난 결과로 판단된다.
도 12는 본 발명의 실시 예들에 따른 박막 트랜지스터들의 공정 온도별 positive bias tempera ture stress(PBTS) 값을 나타내는 그래프이다. 구체적으로, 도 12의 (a)는 공정 온도가 150℃인 본 발명의 제6 실시 예에 따른 트랜지스터의 PBTS 값을 나타내는 그래프이고, 도 12의 (b)는 공정 온도가 175℃인 본 발명의 제7 실시 예에 따른 트랜지스터의 PBTS 값을 나타내는 그래프이고, 도 12의 (c)는 공정 온도가 200℃인 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 PBTS 값을 나타내는 그래프이다.
제6 내지 제7 실시 예, 및 제3 실시 예들에 따른 트랜지스터들을 제조한 후, PBTS 소자에 양의 전계 및 온도 스트레스를 가하여 상기 PBTS 소자의 열화 정도를 확인하였다.
도 12의 (a), (b) 및 (c)를 참조하면, 본 발명의 제6 내지 제7 실시 예들에 따른 트랜지스터들의 경우, 온도 스트레스가 가해지는 시간이 증가함에 따라, 열화가 진행되어 트랜지스터 소자의 특성이 저하되는 것을 확인하였다. 반면, 공정 온도가 200℃인 본 발명의 제3 실시 예들에 따른 트랜지스터의 경우, 온도 스트레스에 따른 트랜지스터 소자의 특성 저하가 거의 발생하지 않는 것을 확인하였다. 이로부터, 공정 온도가 200℃인 본 발명의 제3 실시 예들에 따른 트랜지스터가 우수한 신뢰성 특성을 갖는 것을 알 수 있었다.
도 13은 본 발명의 실시 예들에 따른 박막 트랜지스터들의 공정 온도별 ?Vth을 나타내는 그래프이다.
도 12의 결과로부터, 제6 내지 제7 실시 예, 및 제3 실시 예들에 따른 트랜지스터들의 TFT parameter변화값을 산출하여, 본 발명의 실시 예들에 따른 트랜지스터들의 PBTS에 대한 내구성 특성을 확인하였다.
도 13을 참조하면, 본 발명의 실시 예들에 따른 박막 트랜지스터들에 온도 스트레스가 가해지는 경우, △S.S 값의 큰 변화가 없음에도 불구하고, △Vth 값이 양(+)의 방향으로 shift되는 것을 확인하였다. 이로부터, 본 발명의 실시 예에 따른 트랜지스터들의 내구성이 우수한 것을 알 수 있었다.,
도 14는 공정 온도별 본 발명의 실시 예들에 따른 산화물 반도체 박막들 내 산소(O)에 대한 XPS 결과 그래프이다. 구체적으로, 도 14의 (a)는 공정 온도가 150℃인 본 발명의 제6 실시 예에 따른 산화물 반도체 박막 내 산소(O)에 대한 XPS 그래프이고, 도 14의 (b)는 공정 온도가 175℃인 본 발명의 제7 실시 예에 따른 산화물 반도체 박막 내 산소(O)에 대한 XPS 그래프이고, 도 14의 (c)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내 산소(O)에 대한 XPS 그래프이다.
XPS(X-ray Photoelectron Spectroscopy) 기기를 이용하여 본 발명의 제6, 제7, 및 제3 실시 예에 따른 산화물 반도체 박막들에 대하여, X선 흡수에 의한 산소 음이온(O1s)의 결합 에너지(binding energy)에 따른 발광강도(intensity)를 측정하였다.
도 14의 (a), (b), 및 (c)를 참조하면, 공정 온도와 관계없이 본 발명의 실시 예들에 따른 산화물 반도체 박막 내 산소 음이온의 발광 강도는, metal-O(peak A), oxygen deficiency(peak B), -OH group(peak C) 순으로 큰 것을 확인하였다. 특히, metal-O에 포함된 산소 음이온의 발광 강도가 oxygen deficiency, -OH group에 포함된 산소 음이온의 발광 강도 보다 월등히 큰 것을 알 수 있었다.
도 15는 공정 온도별 본 발명의 실시 예들에 따른 산화물 반도체 박막들 내 산소 음이온(O1s)의 비율을 나타내는 그래프이다. 도 14를 참조하여 설명된 바와 같이, 본 발명의 제6, 제7, 및 제3 실시 예에 따른 산화물 반도체 박막들에 대하여, X선 흡수에 의한 산소 음이온(O1s)의 결합 에너지에 따른 발광강도를 측정한 후, metal-O(peak A), oxygen deficiency(peak B), -OH group(peak C)에 포함된 area ratio(%)를 나타내었다.
도 15를 참조하면, 공정 온도가 증가함에 따라, metal-O에 포함된 산소 음이온의 비율은 약간 감소하는 반면, oxygen deficiency을 나타내는 산소 음이온의 비율은 증가하는 것을 확인하였다. Oxygen deficiency는 페르미 레벨(Fermi level)을 높이고, Vth을 음의 방향으로 이동시키는 carrier concentration을 높일 수 있다.([표 2] 및 [표 3] 참조).
도 14 및 도 15의 결과로부터, 공정 온도가 200℃인 본 발명의 제3 실시 예에 따른 산화물 반도체 박막을 이용하여 박막 트랜지스터를 제조하는 경우, 안정성이 향상된 박막 트랜지스터의 제작이 가능한 것을 알 수 있었다.
도 16은 공정 온도별 본 발명의 실시 예들에 따른 산화물 반도체 박막들의 AFM 이미지들이다. 구체적으로, 도 16의 (a)는 공정 온도가 150℃인 본 발명의 제6 실시 예에 따른 산화물 반도체 박막의 AFM 이미지이고, 도 16의 (b)는 공정온도가 175℃인 본 발명의 제7 실시 예에 따른 산화물 반도체 박막의 AFM 이미지이고, 도 16의 (c)는 공정 온도가 200℃인 경우인 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 AFM 이미지이다.
AFM(Atomic Force Microscope) 기기를 이용하여, 본 발명의 실시 예들에 따른 산화물 반도체 박막들의 표면을 RMS 값을 측정하였다. 이로부터, 공정 온도에 따른 본 발명의 실시 예들에 따른 산화물 반도체 박막들의 안정성 차이를 살펴보았다.
도 16의 (a), (b), 및 (c)를 참조하면, 공정 온도가 150℃인 본 발명의 제6 실시 예에 따른 산화물 반도체 박막의 RMS 값은 0.32nm이고, 공정 온도가 175℃인 본 발명의 제7 실시 예에 따른 산화물 반도체 박막의 RMS 값은 0.185nm이고, 공정 온도가 200℃인 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 RMS 값은 0.073nm인 것을 확인하였다. 이로부터, 공정 온도가 증가함에 따라, 본 발명의 실시 예들에 따른 산화물 반도체 박막의 표면 거칠기 특성을 개선되는 것을 확인하였다.
따라서, 공정 온도가 200℃인 본 발명의 제3 실시 예에 따른 산화물 반도체 박막을 이용하여 박막 트랜지스터를 제조하는 경우, 안정성이 향상된 박막 트랜지스터가 제작 가능한 것을 알 수 있었다.
도 17은 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 EDS 결과 그래프이다. 구체적으로, 도 17의 (a)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내 인듐(In), 아연(Zn), 및 산소(O) 각각의 원소와 인듐(In) 또는 아연(Zn)이 산소(O)와 결합된 형태에 대한 EDS 결과 그래프이고, 도 17의 (b)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내 인듐(In) 원소에 대한 EDS 결과 그래프이고, 도 17의 (c)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내 아연(Zn) 원소에 대한 EDS 결과 그래프이고, 도 17의 (d)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내 산소(O) 원소에 대한 EDS 그래프이다.
도 17의 (a), (b), (c), 및 (d)를 참조하면, 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내에 인듐(Zn), 아연(Zn), 및 산소(O)가 존재하는 것을 확인하였다. 구체적으로, 본 발명의 제3 실시 예에 따른 산화물 반도체 박막은, 원자층 증착 공정에 의해 인듐(In) 및 산소(O)를 제공하는 상기 제1 단위 공정 및 아연(Zn) 및 산소(O)를 제공하는 상기 제2 단위 공정이 교대로 그리고 반복적으로 수행되어 제조되므로, 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내 인듐(In), 아연(Zn), 및 산소(O)가 고루 분포되어 있는 것을 알 수 있었다.
도 18은 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 TEM 이미지이다.
TEM(transmission electron microscope) 분석 기기를 이용하여, 본 발명의 제3 실시 예에 따른 산화물 반도체 박막 내 결정 구조를 확인하였다.
도 18을 참조하면, 본 발명의 제3 실시 예에 따른 산화물 반도체 박막이 깨끗한 계면을 갖는 동시에, 비결정질 구조를 갖는 것을 확인하였다. 이로부터, 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 형성이 잘 이루어진 것을 알 수 있었다.
도 19는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 bending cycle 수에 따른 전기적 특성 변화(△Vth, △μ, △S.S.)를 나타내는 그래프이다. 구체적으로, 도 19의 (a)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 bending cycle 수에 따른 △Vth 값을 나타내는 그래프이고, 도 19의 (b)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 bending cycle 수에 따른 △μ값을 나타내는 그래프이고, 도 19의 (c)는 본 발명의 제3 실시 예에 따른 산화물 반도체 박막의 bending cycle 수에 따른 △S.S. 값을 나타내는 그래프이다.
도 9를 참조하여 설명된 바와 같이, 유연 기판인 상기 폴리아미드(PI) 기판 상에 본 발명의 제3 실시 예에 따른 산화물 반도체 박막을 제조하였다. 상기 폴리아미드(PI) 기판 상에 제조된 본 발명의 제3 실시 예에 따른 산화물 반도체 박막에 mechanical stress(bending radii: 2nm, 5nm)를 가하면서 상기 산화물 반도체 박막의 전기적 특성(△Vth, △μ, △S.S.)을 측정하였다.
도 19의 (a), (b), 및 (c)를 참조하면, 유연 기판인 상기 폴리아미드(PI) 기판 상에 본 발명의 제3 실시 예에 따른 산화물 반도체 박막이 제조되는 경우, bending cycle 수가 증가함에 따라 △Vth 값은 음(-)의 방향으로 이동하고, saturation mobility 값은 감소하는 것을 확인하였다. 이로부터, 유연 기판 상에 본 발명의 실시 예에 따른 산화물 반도체 박막이 성공적으로 제조 가능하고, 전기적 특성의 저하가 발생하지 않는 것을 확인하였다. 따라서, 본 발명의 실시 예에 따른 산화물 반도체 박막은 플렉서블 디스플레이 분야에 용이하게 적용 가능할 것으로 판단된다.
이와 같이, 본 발명의 실시 예에 따라 원자층 증착 공정을 이용하여 인듐(In) 및 산소(O)를 제공하는 상기 제1 단위 공정 및 아연(Zn) 및 산소(O)를 제공하는 상기 제2 단위 공정을 1:1의 비율로, 교대로 그리고 반복적으로 수행하여 산화물 반도체 박막을 제조하는 경우, 원자층 증착 공정의 온도를 조절함에 따라 본 발명의 실시 예에 따른 산화물 반도체 박막의 두께 및 비율이 조절되는 것을 확인하였다. 이에 따라, 원자층 증착 공정의 온도를 조절하는 간단한 방법을 통해 전기적 특성이 용이하게 조절 가능한 본 발명의 실시 예에 따른 산화물 반도체 박막의 제조 방법, 및 이를 이용한 박막 트랜지스터의 제조 방법이 제공될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
3: 기판
4: 버퍼층
5: 게이트 전극
6: 게이트 절연막
7: 소스 및 드레인 전극
10: 제1 박막
20: 제2 박막
100: 산화물 반도체 박막, 활성막
1000: 박막 트랜지스터

Claims (12)

  1. 기판을 준비하는 단계;
    상기 기판 상에 인듐(In) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계;
    및
    상기 제1 박막 상에 아연(Zn) 및 산소(O) 포함하는 제2 박막을 형성하는 단
    계를 포함하되,
    상기 제1 박막 및 상기 제2 박막을 형성하는 단계가 교대로 그리고 반복적으로 수행되고,
    상기 제1 및 제2 박막을 형성하는 단계의 공정 온도가 증가함에 따라, 상기
    제2 박막에 포함된 아연(Zn)의 비율이 증가하는 것을 포함하는 산화물 반도체 박막의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 박막을 형성하는 단계는,
    상기 기판 상에 인듐(In)을 포함하는 인듐 전구체를 제공하는 단계 및 상기 기판 상에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고,
    상기 제2 박막을 형성하는 단계는,
    상기 기판 상에 아연(Zn)을 포함하는 아연 전구체를 제공하는 단계 및 상기 기판 상에 상기 산소 전구체를 제공하는 단계를 포함하며,
    상기 인듐 전구체 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고,
    상기 아연 전구체 및 상기 산소 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고, 상기 제1 및 제2 단위 공정이 1:1의 비율로 수행되는 것을 포함하는 산화물 반도체 박막의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 및 제2 박막을 형성하는 단계는, 175 ℃ 초과 250℃ 미만의 공정 온도에서 수행되는 것을 포함하는 산화물 반도체 박막의 제조 방법.
  4. 기판을 준비하는 단계;
    상기 기판 상에 인듐(In) 및 산소(O)를 포함하는 제1 박막을 형성하는 단계;
    및
    상기 제1 박막 상에 아연(Zn) 및 산소(O) 포함하는 제2 박막을 형성하는 단
    계를 포함하되,
    상기 제1 박막 및 상기 제2 박막을 형성하는 단계가 교대로 그리고 반복적으로 수행되고,
    상기 제1 박막 내의 상기 인듐(In)의 함량은 17.3 at% 초과 18.6 at% 미만이고, 상기 제2 박막 내의 상기 아연(Zn)의 함량은 31.4 at% 초과 33 at% 미만인 것을 포함하는 산화물 반도체 박막의 제조 방법.
  5. 삭제
  6. 제4 항에 있어서,
    상기 제1 및 제2 박막을 형성하는 단계의 공정 온도에 따라, 상기 제2 박막이 형성되는 속도가 조절되는 것을 포함하는 산화물 반도체 박막의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 및 제2 박막을 형성하는 단계의 공정 온도가 증가함에 따라, 상기 제2 박막이 형성되는 속도가 증가하는 것을 포함하는 산화물 반도체 박막의 제조 방법.
  8. 제4 항에 있어서,
    상기 제1 및 제2 박막 내에 탄소(C)가 존재하는 것을 포함하는 산화물 반도체 박막의 제조 방법.
  9. 제4 항에 있어서,
    상기 제1 및 제2 박막을 형성하는 단계는, 원자층 증착(Atomic Layer Deposition, ALD)공정에 의해 수행되는 것을 포함하는 산화물 반도체 박막의 제조 방법.
  10. 인듐(In) 및 산소(O)를 포함하는 제1 박막과 아연(Zn) 및 산소(O) 포함하는
    제2 박막이 교대로 그리고 반복적으로 적층되되,
    상기 제1 및 제2 박막 내에 탄소(C)를 포함하고,
    상기 제1 박막 내의 상기 인듐(In)의 함량은 17.3 at% 초과 18.6 at% 미만이고, 상기 제2 박막 내의 상기 아연(Zn)의 함량은 31.4 at% 초과 33 at% 미만인 것을 포함하는 산화물 반도체 박막.
  11. 삭제
  12. 게이트 전극(gate electrode);
    상기 게이트 전극 상의 게이트 절연막(gate insulator);
    상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 이격되며, 제10 항에 따른 산화물 반도체 박막을 포함하는 활성막(active layer); 및
    상기 활성막 상의 소스(source) 및 드레인(drain) 전극을 포함하는 박막 트랜지스터.
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