CN115472629A - 薄膜晶体管基板及包含该薄膜晶体管基板的显示装置 - Google Patents

薄膜晶体管基板及包含该薄膜晶体管基板的显示装置 Download PDF

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Abstract

提供了一种薄膜晶体管基板，其包括：基板；在基板上的第一薄膜晶体管；以及在基板上的第二薄膜晶体管，其中，第一薄膜晶体管包括具有第一沟道部的第一有源层，在第一有源层上的第一栅极绝缘层，在第一栅极绝缘层上的第一栅极，连接到第一有源层的第一源极，以及与第一源极间隔开并连接到第一有源层的第一漏极，第二薄膜晶体管包括在基板上的导电材料层，在导电材料层上的第一缓冲层，在第一缓冲层上的具有第二沟道部的第二有源层，在第二有源层上的第二栅极绝缘层，在第二栅极绝缘层上的第二栅极，连接到第二有源层的第二源极，以及与第二源极间隔开并连接到第二有源层的第二漏极，并且导电材料层连接到第二源极并与第二沟道部重叠。此外，提供了一种包括薄膜晶体管基板的显示装置。

Description

薄膜晶体管基板及包含该薄膜晶体管基板的显示装置
相关申请的交叉引用
本申请要求2021年6月10日提交的韩国专利申请No.10-2021-0075690的权益，该申请通过引用并入本文中，如在本文中充分阐述一样。
技术领域
本公开涉及一种薄膜晶体管基板以及包含该薄膜晶体管基板的显示装置。
背景技术
晶体管在电子装置领域被广泛用作开关器件或驱动器件。具体地，由于薄膜晶体管可以在玻璃基板或塑料基板上制造，所以薄膜晶体管被广泛用作诸如液晶显示装置或有机发光装置的显示装置的开关器件。
例如，显示装置可以包括开关薄膜晶体管和驱动薄膜晶体管。通常，有利的是，开关薄膜晶体管具有较小的s因子来提高开关特性，驱动薄膜晶体管具有较大的s因子来表现灰度。
然而，由于薄膜晶体管通常具有较小的s因子以确保开关特性，所以当这种薄膜晶体管应用于显示装置的驱动薄膜晶体管时，难以表现灰度。
因此，需要具有较大的s因子的薄膜晶体管，以通过应用于显示装置的驱动薄膜晶体管来容易地表现灰度。
发明内容
本公开是鉴于上述问题而进行的，本公开的一个目的是提供一种包括具有较大的s因子的薄膜晶体管的薄膜晶体管基板。
本公开的另一个目的是提供一种被设计为通过包括设置在基板和有源层之间并连接到源极的导电材料层而具有较大的s因子的薄膜晶体管，以及包含该薄膜晶体管的薄膜晶体管基板。
本公开的又一个目的是提供一种包括具有相对较小的s因子的第一薄膜晶体管和具有相对较大的s因子的第二薄膜晶体管的薄膜晶体管基板。
本公开的再一个目的是提供一种通过包括具有较大的s因子的驱动薄膜晶体管而具有优异的灰度表现能力的显示装置。
除如上所述的本公开的目的之外，本领域技术人员将通过本公开的以下描述清楚地理解本公开的其他目的和特征。
根据本公开的一个方面，上述和其他目的可以通过提供一种薄膜晶体管基板来实现，该薄膜晶体管基板包括：基板；在基板上的第一薄膜晶体管；以及在基板上的第二薄膜晶体管，其中，第一薄膜晶体管包括具有第一沟道部的第一有源层，在第一有源层上的第一栅极绝缘层，在第一栅极绝缘层上的第一栅极，连接到第一有源层的第一源极，以及与第一源极间隔开并连接到第一有源层的第一漏极，第二薄膜晶体管包括在基板上的导电材料层，在导电材料层上的第一缓冲层，在第一缓冲层上的具有第二沟道部的第二有源层，在第二有源层上的第二栅极绝缘层，在第二栅极绝缘层上的第二栅极，连接到第二有源层的第二源极，以及与第二源极间隔开并连接到第二有源层的第二漏极，其中，导电材料层连接到第二源极并与第二沟道部重叠。
第二薄膜晶体管的s因子大于第一薄膜晶体管的s因子。
导电材料层可以具有遮光特性。
导电材料层不与第一沟道部重叠。
第一缓冲层可以设置在基板和第一有源层之间以及基板和第二有源层之间。
第一缓冲层可以具有50nm至300nm的厚度。
第二栅极绝缘层的厚度可以是第一缓冲层的厚度的0.75至5倍。
第一缓冲层可以包括在导电材料层上的氢阻挡层和在氢阻挡层上的缓冲绝缘层。
氢阻挡层可以包含硅氮化物(SiNx)。
氢阻挡层可以具有10nm至100nm的厚度。
第一栅极绝缘层和第二栅极绝缘层具有相同的厚度。
第一栅极绝缘层和第二栅极绝缘层可以一体形成。
第一栅极绝缘层或第二栅极绝缘层中的至少一个可以包括栅极绝缘部和在栅极绝缘部上的界面层，并且界面层可以设置为比栅极绝缘部更靠近第一沟道部和第二沟道部中的任意一个。
界面层可以通过金属有机化学气相沉积(MOCVD)方法形成。
界面层可以包含硅氧化物(SiOx)、硅氮化物(SiNx)或金属氧化物中的至少一种。
界面层可以包含SiO2。
界面层可以具有1nm至10nm的厚度。
薄膜晶体管基板可以进一步包括设置在基板和第一缓冲层之间并与第一沟道部重叠的第一焊盘层。
第一焊盘层不与第二沟道部重叠。
第一焊盘层可以具有导电性和遮光特性。
第一焊盘层可以连接到第一栅极。
薄膜晶体管基板可以进一步包括设置在基板和第一缓冲层之间的第二缓冲层。
导电材料层设置在第一缓冲层和第二缓冲层之间。
第一焊盘层可以设置在基板和第二缓冲层之间。
第一焊盘层可以连接到第一源极。
第一焊盘层可以连接到第一栅极。
第一焊盘层可以设置在第一缓冲层和第二缓冲层之间。
第一焊盘层可以连接到第一栅极。
第一有源层或第二有源层中的至少一个可以包含氧化物半导体材料。
氧化物半导体材料可以包括IZO(InZnO)基、IGO(InGaO)基、ITO(InSnO)基、IGZO(InGaZnO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、GZO(GaZnO)基、ITZO(InSnZnO)基或FIZO(FeInZnO)基氧化物半导体材料中的至少一种。
第一有源层或第二有源层中的至少一个可以包括第一氧化物半导体层和在第一氧化物半导体层上的第二氧化物半导体层。
第一有源层或第二有源层中的至少一个可以进一步包括在第二氧化物半导体层上的第三氧化物半导体层。
根据本公开的另一个方面，上述和其他目的可以通过提供一种显示装置来实现，该显示装置包括薄膜晶体管基板和连接到薄膜晶体管基板的第二薄膜晶体管的显示元件。
显示元件可以包括有机发光二极管。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的上述和其他目的、特征以及其他优点，在附图中：
图1A和图1B是示出了根据本公开的一个实施例的薄膜晶体管基板的横截面图；
图2A和图2B是示出了根据本公开的另一个实施例的薄膜晶体管基板的横截面图；
图3A和图3B是示出了根据本公开的又一个实施例的薄膜晶体管基板的横截面图；
图4是示出了根据本公开的再一个实施例的薄膜晶体管基板的横截面图；
图5是示出了根据本公开的再一个实施例的薄膜晶体管基板的横截面图；
图6是示出了根据本公开的再一个实施例的薄膜晶体管基板的横截面图；
图7是示出了根据本公开的再一个实施例的薄膜晶体管基板的横截面图；
图8A至图8E是示出了薄膜晶体管的阈值电压的曲线图；
图9A和图9B是示出了薄膜晶体管的阈值电压的曲线图；
图10是s因子与第一缓冲层和栅极绝缘层的厚度比的关系图；
图11A和图11B是示出了根据本公开的一个实施例的第一薄膜晶体管的有效栅极电压的示意图；
图12A和图12B是示出了根据本公开的一个实施例的第二薄膜晶体管的有效栅极电压的示意图；
图13A和图13B是示出了根据本公开的另一个实施例的第一薄膜晶体管的有效栅极电压的示意图；
图14是示出了根据本公开的另一个实施例的显示装置的示意图；
图15是示出了图14的任意一个像素的电路图；
图16是示出了图15的像素的平面图；
图17是沿图16的线I-I’截取的横截面图；
图18是示出了根据本公开的另一个实施例的显示装置的任意一个像素的平面图；
图19是沿图18的线II-II’截取的横截面图；
图20是沿图18的线III-III’截取的横截面图；
图21是示出了根据本公开的又一个实施例的显示装置的任意一个像素的平面图；
图22是沿图21的线IV-IV’截取的横截面图；
图23是沿图21的线V-V’截取的横截面图；
图24是示出了根据本公开的再一个实施例的显示装置的任意一个像素的平面图；
图25是沿图24的线VI-VI’截取的横截面图；
图26是沿图24的线VII-VII’截取的横截面图；
图27是示出了根据本公开的再一个实施例的显示装置的任意一个像素的电路图；并且
图28是示出了根据本公开的再一个实施例的显示装置的任意一个像素的电路图。
具体实施方式
通过参考附图描述的以下实施例，将阐明本公开的优点和特征及其实现方法。然而，本公开可以以不同形式体现，并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是完全和完整的，并且将向本领域技术人员充分传达本公开的范围。此外，本公开仅由权利要求的范围限定。
用于描述本公开的实施例的附图中公开的形状、尺寸、比率、角度和数量仅仅是示例，因此，本公开不限于图示的细节。在整个说明书中，相似的附图标记指相似的元件。在下面的描述中，当确定相关已知功能或配置的详细描述不必要地模糊本公开的要点时，将省略该详细描述。
在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，可以添加另一部件，除非使用了“仅……”。单数形式的术语可以包括复数形式，除非提及相反的意思。
在解释一个元件时，尽管没有明确的描述，但该元件被解释为包含误差范围。
在描述位置关系时，例如，当位置关系被描述为“在……上”、“在……上方”、“在……下方”和“在……旁边”时，可以在两个部分之间设置一个或多个部分，除非使用了“仅”或“直接”。
本文可以使用诸如“在……下”、“在……下方”、“在……下面”、“在……上方”和“在……上面”的空间相关术语来容易地描述如附图所示的一个元件或多个元件与另一个元件或其他元件的关系。应当理解，除附图所示的定向之外，这些术语旨在包含装置的不同定向。例如，如果附图所示的装置被翻转，则被描述为设置在另一个装置“下”或“下方”的装置可以设置在另一个装置“上”。因此，示例性术语“下方或下面”可以包括“下方或下面”以及“上方”的定向。类似地，示例性术语“上方”或“上面”可以包括“上方”以及“下方或下面”的定向。
在描述时间关系时，例如，当时间顺序被描述为“在……之后”、“随后……”、“接着……”和“在……之前”时，可以包括不连续的情况，除非使用了“仅”或“直接”。
应当理解，虽然术语“第一”、“第二”等可以在本文中用于描述各种元件，但这些元件不应受这些术语的限制。这些术语只用于区分一个元件和另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不偏离本发明的范围。
术语“至少一个”应当被理解为包括一个或多个相关的所列出的项的任意或所有组合。例如，“第一项、第二项和第三项中的至少一个”的意思是指从第一项、第二项和第三项中的两个以上以及第一项、第二项或第三项提出的所有项的组合。
本公开的各种实施例的特征可以部分地或整体地彼此耦合或彼此结合，并且可以如本领域技术人员能够充分理解的那样不同地彼此交互操作和在技术上驱动。本公开的实施例可以彼此独立地执行，或者可以在相互依赖关系下一起执行。
在附图中，相同或相似的元件由相同的附图标记表示，即使它们在不同的附图中示出。
在本公开的实施例中，为了便于描述，源极和漏极彼此区别开。然而，源极和漏极可以互换使用。源极可以是漏极，漏极可以是源极。此外，本公开的任意一个实施例中的源极可以是本公开的另一个实施例中的漏极，并且本公开的任意一个实施例中的漏极可以是本公开的另一个实施例中的源极。
在本公开的实施例中，源极和漏极不受上述限制。本公开的任意一个实施例中的源极区域可以是源极，本公开的任意一个实施例中的漏极区域可以是漏极。本公开的任意一个实施例中的源极区域可以是漏极，本公开的任意一个实施例中的漏极区域可以是源极。
图1A和图1B是示出了根据本公开的一个实施例的薄膜晶体管基板100的横截面图。
根据本公开的一个实施例的薄膜晶体管基板100包括基板110，在基板110上的第一薄膜晶体管TR1，以及在基板110上的第二薄膜晶体管TR2。
第一薄膜晶体管TR1包括具有第一沟道部131的第一有源层A1，在第一有源层A1上的第一栅极绝缘层GI1，在第一栅极绝缘层GI1上的第一栅极G1，连接到第一有源层A1的第一源极S1，以及与第一源极S1间隔开并连接到第一有源层A1的第一漏极D1。
第二薄膜晶体管TR2包括在基板110上的导电材料层215，在导电材料层215上的第一缓冲层120，在第一缓冲层120上的具有第二沟道部231的第二有源层A2，在第二有源层A2上的第二栅极绝缘层GI2，在第二栅极绝缘层GI2上的第二栅极G2，连接到第二有源层A2的第二源极S2，以及与第二源极S2间隔开并连接到第二有源层A2的第二漏极D2。
在第二薄膜晶体管TR2中，导电材料层215连接到第二源极S2并与第二沟道部231重叠。
具有与第二沟道部231重叠并连接到第二源极S2的导电材料层215的第二薄膜晶体管TR2的s因子大于第一薄膜晶体管TR1的s因子。第二薄膜晶体管TR2可以用作显示装置的驱动薄膜晶体管。
在下文中，将参考图1A和图1B更详细地描述根据本公开的一个实施例的薄膜晶体管基板100。
可以使用玻璃或塑料来形成基板110。可以使用具有柔性特性的透明塑料(例如，聚酰亚胺)来形成基板110。当使用聚酰亚胺用作形成基板110时，可以使用能够耐受高温的耐热聚酰亚胺来形成基板110。
导电材料层215设置在基板110上。导电材料层215与第二沟道部231重叠。
导电材料层215具有导电性。导电材料层215可以包含诸如铝(Al)或铝合金的铝基金属、诸如银(Ag)或银合金的银基金属、诸如铜(Cu)或铜合金的铜基金属、诸如钼(Mo)或钼合金的钼基金属、铬(Cr)、钽(Ta)、钕(Nd)、钛(Ti)或铁(Fe)中的至少一种。导电材料层215可以具有包括各自的物理特性彼此不同的至少两个导电材料层的多层结构。
根据本公开的一个实施例，导电材料层215连接到第二源极S2。因此，向导电材料层215施加的电压可以与第二源极S2相同。
根据本公开的一个实施例，导电材料层215与第二沟道部231重叠。当与第二源极S2相同的电压被施加到导电材料层215时，导电材料层215可以对第二沟道部231的电学特性产生影响。由于导电材料层215对电学特性的影响，可以减小第二栅极G2施加到第二沟道部231的电场的影响。
根据本公开的一个实施例，导电材料层215不与第一沟道部131重叠。因此，施加到导电材料层215的电压不会直接影响第一沟道部131和第一有源层A1。
根据本公开的一个实施例，导电材料层215可以具有遮光特性。因此，导电材料层215可以用作遮光层。导电材料层215可以遮挡入射到基板110上的光，以保护第二沟道部231和第二有源层A2。
第一缓冲层120设置在导电材料层215上。第一缓冲层120可以包含硅氧化物、硅氮化物或金属基氧化物中的至少一种。根据本公开的一个实施例，第一缓冲层120可以包含硅氧化物或硅氮化物中的至少一种。第一缓冲层120可以具有单层结构，或者可以具有多层结构。
第一缓冲层120保护第一有源层A1和第二有源层A2。此外，可以通过第一缓冲层120使基板110上部的表面保持均匀。
第一缓冲层120使导电材料层215和第二沟道部231彼此间隔开。
根据本公开的一个实施例，第一缓冲层120可以设置在基板110和第一有源层A1之间以及基板110和第二有源层A2之间。参考图1A和图1B，第一缓冲层120可以设置在基板110上的整个表面上。导电材料层215和第二沟道部231彼此间隔开，并通过第一缓冲层120彼此绝缘。
根据本公开的一个实施例，第一缓冲层120可以具有50nm至300nm的厚度t1。根据本公开的一个实施例，第一缓冲层120的厚度t1被定义为导电材料层215的上表面和第二沟道部231的下表面之间的距离。
当第一缓冲层120的厚度t1小于50nm时，第一缓冲层120可能无法防止氢(H)或氧(O)渗入第一薄膜晶体管TR1和第二薄膜晶体管TR2中，由此第一薄膜晶体管TR1和第二薄膜晶体管TR2的功能可能劣化。例如，当第一缓冲层120的厚度t1小于50nm时，第一沟道部131和第二沟道部231由于从第一薄膜晶体管TR1和第二薄膜晶体管TR2的外部渗透的氢(H)而导体化，由此第一薄膜晶体管TR1和第二薄膜晶体管TR2的晶体管功能可能会丧失。
当第一缓冲层120的厚度t1超过300nm时，导电材料层215和第二沟道部231之间的距离可能增大，由此导电材料层215和第二沟道部231之间的电容Cap可能会变得非常小。因此，即使向导电材料层215施加与第二源极S2相同的电压，导电材料层215对第二沟道部231的电学特性的影响也可能非常小。当导电材料层215对第二沟道部231的电学特性的影响减小时，减小第二栅极G2施加到第二沟道部231的电场的影响的效果几乎不会发生。
第一有源层A1和第二有源层A2设置在第一缓冲层120上。
第一有源层A1和第二有源层A2可以由半导体材料形成。第一薄膜晶体管TR1的第一有源层A1可以具有与第二薄膜晶体管TR2的第二有源层A2相同或不同的组分。例如，第一有源层A1和第二有源层A2可以包含非晶硅半导体材料、多晶硅半导体材料和氧化物半导体中的一种。
根据本公开的一个实施例，第一有源层A1或第二有源层A2中的至少一个可以包含氧化物半导体材料。例如，氧化物半导体材料可以包括IZO(InZnO)基、IGO(InGaO)基、ITO(InSnO)基、IGZO(InGaZnO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、GZO(GaZnO)基、ITZO(InSnZnO)基或FIZO(FeInZnO)基氧化物半导体材料中的至少一种，但本公开的一个实施例不限于此。第一有源层A1和第二有源层A2可以由本领域已知的其他氧化物半导体材料制成。
第一有源层A1可以包括第一沟道部131、第一导体部132和第二导体部133。第一沟道部131与第一栅极G1重叠。第一有源层A1的第一导体部132和第二导体部133不与第一栅极G1重叠。第一导体部132和第二导体部133可以通过半导体材料的选择性导体化形成。
根据本公开的一个实施例，第一有源层A1的第一导体部132可以是源极区域，第二导体部133可以是漏极区域。根据本公开的一个实施例，第一导体部132可以称为源极，第二导体部133可以称为漏极，但本公开的一个实施例不限于此。第一导体部132可以是漏极区域，第二导体部133可以是源极区域。此外，第一导体部132可以称为漏极，第二导体部133可以称为源极。
第二有源层A2可以包括第二沟道部231、第一导体部232和第二导体部233。第二沟道部231与第二栅极G2重叠。第二有源层A2的第一导体部232和第二导体部233不与第二栅极G2重叠。第一导体部232和第二导体部233可以通过半导体材料的选择性导体化形成。
根据本公开的一个实施例，第二有源层A2的第一导体部232可以是源极区域，第二导体部233可以是漏极区域。根据本公开的一个实施例，第一导体部232可以称为源极，第二导体部233可以称为漏极，但本公开的一个实施例不限于此。第一导体部232可以是漏极区域，第二导体部233可以是源极区域。此外，第一导体部232可以称为漏极，第二导体部233可以称为源极。
第一栅极绝缘层GI1设置在第一有源层A1上，第二栅极绝缘层GI2设置在第二有源层A2上。更具体地，第一栅极绝缘层GI1设置在第一沟道部131上，第二栅极绝缘层GI2设置在第二沟道部231上。第一栅极绝缘层GI1和第二栅极绝缘层GI2可以以单独的图案形成以彼此区别开(图1B)，并且可以一体形成而彼此不区别开(图1A)。
第一栅极绝缘层GI1和第二栅极绝缘层GI2中的每一个可以包含硅氧化物、硅氮化物或金属基氧化物中的至少一种。第一栅极绝缘层GI1和第二栅极绝缘层GI2中的每一个可以具有单层结构，或者可以具有多层结构。
第一薄膜晶体管TR1的第一栅极绝缘层GI1和第二薄膜晶体管TR2的第二栅极绝缘层GI2可以具有相同的组分，并且可以通过相同的工艺形成。根据本公开的一个实施例，第一栅极绝缘层GI1的厚度t21和第二栅极绝缘层GI2的厚度t22可以彼此相同。
参考图1A，第一栅极绝缘层GI1和第二栅极绝缘层GI2可以在基板110的整个表面上一体形成，而不进行图案化。由于图1A的第一栅极绝缘层GI1和第二栅极绝缘层GI2一体形成，所以第一栅极绝缘层GI1和第二栅极绝缘层GI2可以统称为栅极绝缘层140。
参考图1B，第一栅极绝缘层GI1和第二栅极绝缘层GI2可以通过图案化单独地形成。在图1B所示的薄膜晶体管中，第一栅极绝缘层GI1的厚度t21和第二栅极绝缘层GI2的厚度t22可以彼此相同(t21＝t22)。
第一栅极绝缘层GI1和第二栅极绝缘层GI2分别保护第一沟道部131和第二沟道部231。
第一薄膜晶体管TR1的第一栅极G1设置在第一栅极绝缘层GI1上。第一栅极G1与第一有源层A1的第一沟道部131重叠。
第二薄膜晶体管TR2的第二栅极G2设置在第二栅极绝缘层GI2上。第二栅极G2与第二有源层A2的第二沟道部231重叠。
第一栅极G1和第二栅极G2中的每一个可以包含诸如铝(Al)或铝合金的铝基金属、诸如银(Ag)或银合金的银基金属、诸如铜(Cu)或铜合金的铜基金属、诸如钼(Mo)或钼合金的钼基金属、铬(Cr)、钽(Ta)、钕(Nd)或钛(Ti)中的至少一种。第一栅极G1和第二栅极G2可以具有包括各自的物理特性彼此不同的至少两个导电材料层的多层结构。
层间绝缘层160设置在第一栅极G1和第二栅极G2上。层间绝缘层160是由绝缘材料制成的绝缘层。层间绝缘层160可以由有机材料制成，或者可以由无机材料制成，或者可以由有机层和无机层的层叠结构制成。
第一源极S1、第一漏极D1、第二源极S2和第二漏极D2设置在层间绝缘层160上。
第一源极S1通过接触孔连接到第一有源层A1。第一漏极D1与第一源极S1间隔开，并通过接触孔连接到第一有源层A1。
第二源极S2通过接触孔连接到第二有源层A2。第二漏极D2与第二源极S2间隔开，并通过接触孔连接到第二有源层A2。
第一源极S1、第一漏极D1、第二源极S2和第二漏极D2中的每一个可以包含钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金中的至少一种。第一源极S1、第一漏极D1、第二源极S2和第二漏极D2中的每一个可以由金属或其合金制成的单层形成，或者可以由两层以上的多层形成。
参考图1A和图1B，桥接部171可以设置在层间绝缘层160上。桥接部171连接到第二源极S2。桥接部171可以从第二源极S2延伸，并且第二源极S2的一部分可以是桥接部171。
桥接部171通过接触孔H21连接到导电材料层215。接触孔H21形成为穿过层间绝缘层160和第一缓冲层120。
第二薄膜晶体管TR2的第二源极S2和导电材料层215可以通过桥接部171彼此连接。
当第一有源层A1的第一导体部132用作第一源极，第二导体部133用作第一漏极时，可以省略层间绝缘层160上的第一源极S1和第一漏极D1。
此外，当第二有源层A2的第一导体部232用作第二漏极，第二导体部233用作第二源极时，可以省略层间绝缘层160上的第二源极S2和第二漏极D2。在这种情况下，层间绝缘层160上的第二源极S2可以是桥接部171的一部分。
参考图1A和图1B，桥接部171可以通过两个接触孔H21和H22将第二有源层A2的第二导体部233连接到导电材料层215。当第二有源层A2的第二导体部233用作第二漏极时，桥接部171可以通过两个接触孔H21和H22将导电材料层215连接到第二漏极。
根据本公开的一个实施例，具有连接到第二源极S2的导电材料层215的第二薄膜晶体管TR2的s因子大于第一薄膜晶体管TR1的s因子。
在下文中，将详细描述s因子。
s因子(亚阈值摆幅)被定义为，在薄膜晶体管TR1和TR2的相对于栅极电压的漏极-源极电流曲线图中，曲线图在阈值电压Vth附近的斜率的倒数值。例如，s因子可以是表示在薄膜晶体管TR1和TR2的阈值电压Vth附近的漏极-源极电流相对于栅极电压的变化幅度的指标。
当s因子变大时，阈值电压Vth附近的相对于栅极电压的漏极-源极电流IDS的变化率变缓。
例如，s因子可以通过图8A至图8E所示的电流变化图来描述。图8A至图8E分别是示出了薄膜晶体管的阈值电压的曲线图。具体地，图8A至图8E示出了相对于栅极电压VGS的漏极-源极电流IDS。在图8A至图8E所示的曲线图的阈值电压Vth附近，相对于栅极电压VGS的漏极-源极电流IDS的曲线图中的倒数是s因子。当曲线图的斜率较陡时，s因子较小，而当曲线图的斜率较缓时，s因子较大。当s因子较大时，阈值电压Vth附近的相对于栅极电压的漏极-源极电流IDS的变化率较缓。
当s因子变大时，由于阈值电压Vth附近的相对于栅极电压的漏极-源极电流IDS的变化率变缓，所以易于通过调整栅极电压VGS调整漏极-源极电流IDS的大小。
在通过电流驱动的显示装置中，例如，在有机发光显示装置中，可以通过调整驱动薄膜晶体管的漏极-源极电流IDS的大小来控制像素的灰度。驱动薄膜晶体管的漏极-源极电流IDS的大小由栅极电压决定。因此，在通过电流驱动的有机发光显示装置中，随着驱动TFT的s因子变大，易于调整像素的灰度。
根据本公开的一个实施例，由于导电材料层215与第二沟道部231重叠，当与第二源极S2相同的电压被施加到导电材料层215时，导电材料层215可以对第二沟道部231的电学特性产生影响。由于导电材料层215对电学特性的影响，可以减小第二栅极G2施加到第二沟道部231的电场的影响。因此，包括导电材料层215的第二薄膜晶体管TR2的s因子可以大于不包括导电材料层215的第一薄膜晶体管TR1的s因子。
导电材料层215对第二薄膜晶体管TR2的s因子的影响可以通过图11A、图11B、图12A和图12B来描述。
图11A和图11B是示出了根据本公开的一个实施例的第一薄膜晶体管TR1的有效栅极电压Veff的示意图。
图11A示意性地示出了当栅极电压VGS被施加到第一薄膜晶体管TR1时可以产生的电容Cap。栅极电压VGS是第一源极S1和第一栅极G1之间的电压。在图11A中，示意性地示出了在第一薄膜晶体管TR1完全导通之前阈值电压Vth附近的电压下的电容Cap关系。
如图11A所示，当栅极电压VGS被施加到第一薄膜晶体管TR1时，可以在第一有源层A1的第一沟道部131和第一栅极G1之间形成电容CGI1，并且可以在第一沟道部131和第一源极S1之间形成电容CCH。
根据图11A的电压和电容之间的关系可以表示为如图11B所示。参考图11B，由于第一沟道部131和第一源极S1之间的电容CCH，施加在第一源极S1和第一栅极G1之间的栅极电压VGS可能没有施加在第一沟道部131和第一栅极G1之间。因此，可能会产生电压损失。
参考图11B，当在驱动第一薄膜晶体管TR1期间施加在第一沟道部131和第一栅极G1之间的电压被称为有效栅极电压Veff时，有效栅极电压Veff可以通过下面的式1得到。
[式1]
Veff＝[CGI1/(CGI1+CCH)]×VGS
图12A和图12B是示出了根据本公开的一个实施例的第二薄膜晶体管TR2的有效栅极电压Veff的示意图。
图12A示意性地示出了当栅极电压VGS被施加到第二薄膜晶体管TR2时可以产生的电容Cap。在图12A中，示意性地示出了在第二薄膜晶体管TR2完全导通之前阈值电压Vth附近的电压下的电容Cap关系。
如图12A所示，当栅极电压VGS施加到第二薄膜晶体管TR2时，可以在第二有源层A2的第二沟道部231和第二栅极G2之间形成电容CGI2，可以在第二沟道部231和第二源极S2之间形成电容CCH，还可以在第二沟道部231和导电材料层215之间形成电容CBUF。在图12A和图12B中，由于导电材料层215可以用作遮光层，所以导电材料层215的附图标记可以为LS(遮光层)。
根据图12A的电压和电容Cap之间的关系可以表示为如图12B所示。参考图12B，由于第二沟道部231和第二源极S2之间的电容CCH以及第二沟道部231和导电材料层215之间的电容CBUF，施加在第二源极S2和第二栅极G2之间的栅极电压VGS可能没有施加在第二沟道部231和第二栅极G2之间。因此，可能会产生电压损失。
根据本公开的一个实施例，导电材料层215和第二源极S2彼此电连接。因此，在第二沟道部231和导电材料层215之间另外产生电容CBUF，由此产生电压损失的第二沟道部231的下部的电容Cap增大(CCH+CBUF)。因此，参考图12B，当在驱动第二薄膜晶体管TR2期间施加在第二沟道部231和第二栅极G2之间的电压被称为有效栅极电压Veff时，有效栅极电压Veff可以通过下面的式2得到。
[式2]
Veff＝[CGI2/(CGI2+CCH+CBUF)]×VGS
参考式2，式2的分母部分由于第二沟道部231和导电材料层215之间的电容CBUF而增大。因此，有效栅极电压Veff的减小大于实际施加在第二源极S2和第二栅极G2之间的栅极电压VGS的减小。因此，当施加相同的电压时，第二薄膜晶体管TR2的漏极-源极电流IDS小于第一薄膜晶体管TR1的漏极-源极电流IDS，并且漏极-源极电流IDS的变化幅度也较小。
这样，由于第二薄膜晶体管TR2的漏极-源极电流IDS的变化小于第一薄膜晶体管TR1，所以第二薄膜晶体管TR2的s因子大于第一薄膜晶体管TR1的s因子。
根据本公开的一个实施例，第二沟道部231和导电材料层215在第一缓冲层120插设在它们之间的情况下彼此间隔开。因此，当第一缓冲层120的厚度增大时，导电材料层215和第二沟道部231之间的距离增大，由此第二沟道部231和导电材料层215之间的电容CBUF减小。当第二沟道部231和导电材料层215之间的电容CBUF减小时，第二薄膜晶体管TR2的s因子将变小。
因此，为了使第二薄膜晶体管TR2的s因子具有相对较大的值，第一缓冲层120可以具有小于等于预定值的厚度。根据本公开的一个实施例，第一缓冲层120可以具有300nm以下的厚度t1。当第一缓冲层120的厚度t1超过300nm时，导电材料层215和第二沟道部231之间的距离可能增大，由此导电材料层215和第二沟道部231之间的电容CBUF可能变得非常小。因此，第二薄膜晶体管TR2的s因子可能变小。
如上所述，当第一缓冲层120的厚度t1小于50nm时，阻挡氢(H)或氧(O)的第一缓冲层120的功能可能劣化，由此第一沟道部131和第二沟道部231可能损坏或导体化。
因此，根据本公开的一个实施例，第一缓冲层120可以具有50nm至300nm的厚度t1。更具体地，第一缓冲层120可以具有50nm至250nm的厚度t1，可以具有80nm至250nm的厚度t1，可以具有80nm至200nm的厚度t1，可以具有100nm至200nm的厚度t1，或者可以具有120nm至300nm的厚度t1。
参考式2，当驱动第二薄膜晶体管TR2时，有效栅极电压Veff受第二沟道部231和第二栅极G2之间的电容CGI2的影响。此外，第二沟道部231和第二栅极G2之间的电容CGI2受第二栅极绝缘层GI2的厚度t22的影响。
根据本公开的一个实施例，第二栅极绝缘层GI2的厚度可以是第一缓冲层120的厚度的0.75至5倍，以使第二薄膜晶体管TR2具有较大的s因子，同时打开和关闭电流的流动。例如，第一缓冲层120的厚度t1和第二栅极绝缘层GI2的厚度t22可以满足下面的式3。
[式3]
0.75≤t22/t1≤5
当第二栅极绝缘层GI2的厚度t22小于第一缓冲层120的厚度t1的0.75倍(0.75>t22/t1)时，大部分栅极电压VGS被施加在第二沟道部231和第二栅极G2之间，并且导电材料层215的影响减小，由此阈值电压图的斜率可能增大，并且第二薄膜晶体管TR2的s因子可能减小。
另一方面，当第二栅极绝缘层GI2的厚度t22超过第一缓冲层120的厚度t1的5倍(t22/t1>5)时，第二薄膜晶体管TR2的s因子可能变得过大。当第二薄膜晶体管TR2的s因子变得过大时，可能会消耗过多的电力来驱动第二薄膜晶体管TR2。
根据本公开的一个实施例，第二栅极绝缘层GI2的厚度可以是第一缓冲层120的厚度的1至3.5倍或1.5至3倍。
根据本公开的一个实施例，例如，第二薄膜晶体管TR2可以具有0.28以上的s因子。当第二薄膜晶体管TR2具有0.28以上的s因子时，可以容易地调整像素的灰度。
根据本公开的一个实施例，考虑到灰度调整的容易性，第二薄膜晶体管TR2可以具有0.3以上的s因子。当第二薄膜晶体管TR2的s因子变得过大时，驱动第二薄膜晶体管TR2所需的功耗增大。考虑到这些特征，根据本公开的一个实施例的第二薄膜晶体管TR2的s因子可以在0.3至0.7的范围内。因此，第二薄膜晶体管TR2可以用作显示装置的驱动晶体管。
另一方面，第一薄膜晶体管TR1的s因子小于第二薄膜晶体管TR2的s因子。具有较小的s因子的第一薄膜晶体管TR1具有优异的开关特性。因此，第一薄膜晶体管TR1可以用作显示装置的开关晶体管。
图2A和2B是示出了根据本公开的另一个实施例的薄膜晶体管基板200的横截面图。在下文中，将省略对已经描述的元件的描述，以避免冗余。
参考图2A，第一缓冲层120可以具有多层结构。当第一缓冲层120较薄时，由于存在于绝缘层等中的氢(H)的影响，第一沟道部131和第二沟道部231被导体化，使得第一薄膜晶体管TR1和第二薄膜晶体管TR2可能丧失其晶体管功能。
为了防止第一沟道部131和第二沟道部231被导体化，第一缓冲层120可以包括氢阻挡层122。氢阻挡层122可以设置在导电材料层215上。
具体地，在根据本公开的另一个实施例的薄膜晶体管基板200中，第一缓冲层120可以包括在导电材料层215上的氢阻挡层122和在氢阻挡层122上的缓冲绝缘层121。氢(H)被氢阻挡层122阻挡，由此可以有效防止第一沟道部131和第二沟道部231被导体化。
氢阻挡层122可以包含硅氮化物(SiNx)。硅氮化物(SiNx)被认为是具有优异的氢(H)阻挡能力的材料。
考虑到第一缓冲层120的膜稳定性和电绝缘特性，氢阻挡层122可以具有10nm至100nm的厚度。当氢阻挡层122的厚度小于10nm时，氢阻挡能力可能劣化，当氢阻挡层122的厚度超过100nm时，缓冲绝缘层121的厚度变得相对较小，由此第一缓冲层120的膜稳定性和电绝缘特性可能劣化。
缓冲绝缘层121可以用于提高第一缓冲层120的膜稳定性和电绝缘特性。缓冲绝缘层121可以包含硅氧化物(SiOx)。缓冲绝缘层121可以具有40nm至250nm的厚度。当缓冲绝缘层121的厚度小于40nm时，第一缓冲层120的膜稳定性和电绝缘特性可能劣化，当缓冲绝缘层121的厚度超过250nm时，第一缓冲层120的厚度可能大于必要厚度。缓冲绝缘层121可以具有40nm至250nm的厚度。
当第一缓冲层120包括氢阻挡层122和缓冲绝缘层121时，即使第一缓冲层120具有约50nm的薄厚度t1，也可以有效地防止第一沟道部131和第二沟道部231被导体化，并且第一缓冲层120可以具有优异的膜稳定性和电绝缘特性。
参考图2A，第一栅极绝缘层GI1和第二栅极绝缘层GI2一体形成。根据本公开的另一个实施例，第一栅极绝缘层GI1和第二栅极绝缘层GI2可以统称为栅极绝缘层140。根据本公开的另一个实施例，栅极绝缘层140可以设置在基板110的整个表面上。在这种情况下，第一栅极绝缘层GI1和第二栅极绝缘层GI2不需要彼此区别开。为方便起见，第一沟道部131和第一栅极G1之间的栅极绝缘层140被称为第一栅极绝缘层GI1，第二沟道部231和第二栅极G2之间的栅极绝缘层140被称为第二栅极绝缘层GI2。
参考图2A，由于第一栅极绝缘层GI1和第二栅极绝缘层GI2一体形成，所以第一栅极绝缘层GI1的厚度t21和第二栅极绝缘层GI2的厚度t22彼此相同(t21＝t22)。
根据本公开的另一个实施例，第一栅极绝缘层GI1或第二栅极绝缘层GI2中的至少一个可以包括界面层141和在界面层141上的栅极绝缘部142。界面层141可以设置为比栅极绝缘部142更靠近第一沟道部131和第二沟道部231中的一个。界面层141可以设置为与第一沟道部131和第二沟道部231接触。
参考图2B，栅极绝缘层140包括界面层141和在界面层141上的栅极绝缘部142。界面层141被设置为比栅极绝缘部142更靠近第一沟道部131和第二沟道部231。根据本公开的另一个实施例，如图2B所示，界面层141与第一沟道部131和第二沟道部231中的每一个接触。
界面层141保护第一沟道部131和第二沟道部231。根据本公开的另一个实施例，界面层141可以通过金属有机化学气相沉积(MOCVD)方法形成。通过MOCVD方法形成的界面层141具有致密且均匀的原子排列结构，从而有效地阻挡从栅极绝缘层140的外部渗透的氢(H)、氧(O)等。因此，可以有效地保护第一沟道部131和第二沟道部231。
界面层141可以由绝缘材料制成。例如，界面层141可以包含具有绝缘特性且可以应用于MOCVD方法的材料。根据本公开的一个实施例，界面层141可以包含硅氧化物(SiOx)、硅氮化物(SiNx)或金属氧化物中的至少一种。具体地，界面层141可以包含SiO2、SiNx或Al2O3中的至少一种。更具体地，界面层141可以包含SiO2作为硅氧化物(SiOx)，但本公开的一个实施例不限于此。界面层141可以由具有绝缘特性的其他材料形成。
根据本公开的另一个实施例，界面层141可以具有1nm至10nm的厚度。当界面层141的厚度小于1nm时，界面层141阻挡氢(H)和氧(O)的效果可能减小。当界面层141的厚度超过10nm时，可能需要较长时间来形成界面层141，并且栅极绝缘层140的整体厚度可能大于必要厚度。
栅极绝缘部142是栅极绝缘层140的主体。由于栅极绝缘部142，栅极绝缘层140可以具有优异的机械稳定性和电绝缘特性，并且可以具有驱动薄膜晶体管TR1和TR2所需的介电特性。
图3A和图3B是示出了根据本公开的又一个实施例的薄膜晶体管基板300的横截面图。
与图2B的薄膜晶体管基板200相比，图3A的薄膜晶体管基板300包括多层结构的第一有源层A1和第二有源层A2。
具体地，第一有源层A1或第二有源层A2中的至少一个可以包括在基板110上的第一氧化物半导体层130a和230a，以及在第一氧化物半导体层130a和230a上的第二氧化物半导体层130b和230b。第一氧化物半导体层130a和230a以及第二氧化物半导体层130b和230b可以包含相同的半导体材料，或者可以包含不同的半导体材料。
第一氧化物半导体层130a和230a支撑第二氧化物半导体层130b和230b。因此，第一氧化物半导体层130a和230a被称为“支撑层”。第一沟道部131和第二沟道部231可以分别形成在第二氧化物半导体层130b和230b中。因此，第二氧化物半导体层130b和230b被称为“沟道层”，但本公开的一个实施例不限于此。第一沟道部131和第二沟道部231可以形成在第一氧化物半导体层130a和230a中。
第一氧化物半导体层130a和230a以及第二氧化物半导体层130b和230b可以通过沉积、金属有机化学气相沉积MOCVD等形成。第一氧化物半导体层130a和230a以及第二氧化物半导体层130b和230b可以通过连续工艺形成。
第一有源层A1和第二有源层A2包括第一氧化物半导体层130a和230a以及第二氧化物半导体层130b和230b的结构被称为双层结构，但本公开的另一个实施例不限于此。第一有源层A1或第二有源层A2中的至少一个可以进一步包括在第二氧化物半导体层130b和230b上的第三氧化物半导体层。
根据本公开的又一个实施例，第一栅极绝缘层GI1或第二栅极绝缘层GI2中的至少一个可以包括栅极绝缘部142和在栅极绝缘部142上的钝化层143。钝化层143可以设置为比栅极绝缘部142更靠近第一栅极G1和第二栅极G2中的一个。
参考图3B，栅极绝缘层140包括栅极绝缘部142和在栅极绝缘部142上的钝化层143。钝化层143可以分别与第一栅极G1和第二栅极G2接触。
钝化层143提高栅极绝缘层140的表面特性。根据本公开的又一个实施例，钝化层143可以通过MOCVD方法形成。通过MOCVD方法形成的钝化层143具有致密且均匀的原子排列结构，从而有效地阻挡从栅极绝缘层140的外部渗透的氢(H)、氧(O)等。因此，可以有效地保护沟道部131和132。
钝化层143可以由绝缘材料制成。例如，钝化层143可以包含具有绝缘特性且可以应用于MOCVD方法的材料。根据本公开的一个实施例，钝化层143可以包含硅氧化物(SiOx)、硅氮化物(SiNx)或金属氧化物中的至少一种。具体地，钝化层143可以包含SiO2、SiNx或Al2O3中的至少一种。
根据本公开的又一个实施例，钝化层143可以具有1nm至10nm的厚度。当钝化层143的厚度小于1nm时，钝化层143阻挡氢(H)和氧(O)的效果可能不理想。当钝化层143的厚度超过10nm时，可能需要较长时间来形成钝化层143，并且栅极绝缘层140的整体厚度可能大于必要厚度。
图4是示出了根据本公开的再一个实施例的薄膜晶体管基板400的横截面图。
与图2B的TFT基板200相比，图4的薄膜晶体管基板400进一步包括与第一沟道部131重叠的第一焊盘层115。
参考图4，第一焊盘层115设置在基板110和第一缓冲层120之间，并与第一沟道部131重叠。第一焊盘层115不与第二沟道部231重叠。
第一焊盘层115可以具有导电性和遮光特性。第一焊盘层115可以是遮光层。
根据本公开的再一个实施例，第一缓冲层120设置在第一焊盘层115上。第一焊盘层115和第一沟道部131通过第一缓冲层120彼此间隔开。参考图4，第一焊盘层115和第一沟道部131之间的间隙距离t3基本上与第一缓冲层120的厚度t1相同。因此，第一焊盘层115和第一沟道部131之间的间隙距离t3可以等于导电材料层215和第二沟道部231之间的间隙距离t1。
根据本公开的再一个实施例，第一焊盘层115连接到第一栅极G1。具体地，参考图4，桥接部172设置在层间绝缘层160上，并且第一焊盘层115和第一栅极G1通过桥接部172彼此连接。
参考图4，第一有源层A1的第一导体部132用作第一源极S1，第二导体部133用作第一漏极D1。此外，第二有源层A2的第一导体部232用作第二漏极D2，第二导体部233用作第二源极S2。
桥接部172通过接触孔H11和H12将第一栅极G1连接到第一焊盘层115。接触孔H11和H12中的一个接触孔H11通过穿过层间绝缘层160形成，另一个接触孔H21通过穿过层间绝缘层160、栅极绝缘层140和第一缓冲层120形成。
参考图4，由于第一焊盘层115连接到第一栅极G1，所以图4的第一薄膜晶体管TR1可以具有双栅极结构。由于双栅极结构，图4的第一薄膜晶体管TR1可以具有非常小的s因子。
第一焊盘层115的有效栅极电压Veff可以通过参考图13A和图13B描述。
图13A和13B是示出了根据本公开的另一个实施例的第一薄膜晶体管的有效栅极电压Veff的示意图。
图13A示意性地示出了当栅极电压VGS被施加到图4的第一薄膜晶体管TR1时可以产生的电容Cap。在图13A中，示意性地示出了在第一薄膜晶体管TR1完全导通之前阈值电压Vth附近的电压下的电容Cap关系。
如图13A所示，当栅极电压VGS被施加到第二薄膜晶体管TR2时，可以在第一沟道部131和第一栅极G1之间形成电容CGI1，可以在第一沟道部131和第一源极S1之间形成电容CCH，并且可以在第一沟道部131和第一焊盘层115之间形成电容CBUF。
根据图13A的电压和电容Cap之间的关系可以表示为如图13B所示。
根据本公开的一个实施例，第一焊盘层115和第一栅极G1彼此电连接。因此，产生通过第一焊盘层115向第一沟道部施加栅极电压的效果。因此，与第一沟道部131和第一焊盘层115之间的电容CBUF相对应的有效栅极电压Veff增大。
参考图13B，当在驱动第一薄膜晶体管TR1期间施加在第一沟道部131和第一栅极G1之间的电压被称为有效栅极电压Veff时，有效栅极电压Veff可以通过下面的式4得到。
[式4]
Veff＝[CGI1+CBUF)/(CGI1+CCH+CBUF)]×VGS
参考式4，由于第一沟道部131和第一焊盘层115之间的电容CBUF，与式2相比，式4的分子部分增大。因此，与实际施加在第一源极S1和第一栅极G1之间的栅极电压VGS相比，有效栅极电压Veff几乎没有减小。因此，当施加相同的电压时，第一薄膜晶体管TR1的漏极-源极电流IDS大于第二薄膜晶体管TR2的漏极-源极电流IDS，并且漏极-源极电流IDS的变化幅度也较大。
如上所述，由于第一薄膜晶体管TR1的漏极-源极电流IDS的变化大于第二薄膜晶体管TR2，所以第一薄膜晶体管TR1的s因子小于第二薄膜晶体管TR2的s因子。
因此，在图4所示的薄膜晶体管基板400中，具有非常小的s因子的第一薄膜晶体管TR1可以用作开关晶体管，具有相对较大的s因子的第二薄膜晶体管TR2可以用作显示装置的驱动晶体管。
图5是示出了根据本公开的再一个实施例的薄膜晶体管基板500的横截面图。
参考图5，根据本公开的再一个实施例的薄膜晶体管基板500进一步包括基板110和第一缓冲层120之间的第二缓冲层220。第二缓冲层220具有绝缘特性，并且可以防止水分和氧气的渗透。
第二缓冲层220可以包含硅氧化物、硅氮化物或金属基氧化物中的至少一种。第二缓冲层220可以具有单层结构，或者可以具有多层结构。
根据本公开的一个实施例，第二缓冲层220可以具有与第一缓冲层120相同的厚度，或者可以具有大于第一缓冲层120的厚度。例如，第二缓冲层220的厚度可以是第一缓冲层120的厚度的1.5倍以上。第二缓冲层220的厚度可以是第一缓冲层120的厚度的至少2倍或3倍。
参考图5，导电材料层215可以设置在第一缓冲层120和第二缓冲层220之间。第一焊盘层115也可以设置在第一缓冲层120和第二缓冲层220之间。
在图5所示的根据本公开的再一个实施例的薄膜晶体管基板500中，第一焊盘层115以与图4相同的方式电连接到第一栅极G1。第一焊盘层115通过桥接部172以及接触孔H11和H12连接到第一栅极G1。
图6是示出了根据本公开的再一个实施例的薄膜晶体管基板600的横截面图。
参考图6，第一焊盘层115可以设置在基板110与第二缓冲层220之间。第一焊盘层115连接到第一薄膜晶体管TR1的第一源极S1。
参考图6，桥接部173设置在层间绝缘层160上，因此第一焊盘层115和第一源极S1通过桥接部173彼此连接。桥接部173可以从第一源极S1延伸，并且第一源极S1的一部分可以用作桥接部173。
桥接部173通过接触孔H12连接到第一焊盘层115。接触孔H21通过穿过层间绝缘层160、栅极绝缘层140、第一缓冲层120和第二缓冲层220形成。
当第一有源层A1的第一导体部132用作第一源极S1，第二导体部133用作第一漏极D1时，可以省略层间绝缘层160上的第一源极S1和第一漏极D1。在这种情况下，层间绝缘层160上的第一源极S1可以是桥接部173的一部分。
参考图6，桥接部173可以通过两个接触孔H11和H12将第一有源层A1的第一导体部132连接到第一焊盘层115。
在图6的薄膜晶体管基板600中，由于第一焊盘层115连接到第一源极S1，所以可以在第一焊盘层115和第一沟道部131之间形成电容Cap。然而，由于第一焊盘层115和第一沟道部131之间的距离较长，所以第一焊盘层115和第一沟道部131之间的电容非常小。因此，第一焊盘层115和第一沟道部131之间的电容Cap几乎不影响栅极电压VGS和有效栅极电压Veff。
根据本公开的一个实施例，第一焊盘层115和第一沟道部131之间的距离t4大于导电材料层215和第二沟道部231之间的距离t1。例如，第一焊盘层115和第一沟道部131之间的距离t4可以是导电材料层215和第二沟道部231之间的距离t1的至少2倍(t4≥2×t1)。更具体地，第一焊盘层115和第一沟道部131之间的距离t4可以是导电材料层215和第二沟道部231之间的距离t1的至少2.5倍。
如上所述，即使第一焊盘层115设置在第一薄膜晶体管TR1的第一沟道部131下并且第一焊盘层115连接到第一源极S1，由于第一焊盘层115和第一沟道部131之间的距离较长，所以第一薄膜晶体管TR1的s因子几乎没有增大。因此，第一薄膜晶体管TR1可以保持优异的开关特性。
图7是示出了根据本公开的再一个实施例的薄膜晶体管基板700的横截面图。
参考图7，第一焊盘层115连接到第一栅极G1。具体地，桥接部174设置在层间绝缘层160上，并且第一焊盘层115和第一栅极G1通过桥接部174彼此连接。
参考图7，第一有源层A1的第一导体部132用作第一源极S1，第二导体部133用作第一漏极D1。此外，第二有源层A2的第一导体部232用作第二漏极D2，第二导体部233用作第二源极S2。
桥接部174通过接触孔H11和H12将第一栅极G1连接到第一焊盘层115。接触孔H11和H12中的一个接触孔H11通过穿过层间绝缘层160形成，另一个接触孔H21通过穿过层间绝缘层160、栅极绝缘层140、第一缓冲层120和第二缓冲层220形成。
参考图7，由于第一焊盘层115连接到第一栅极G1，所以图7的第一薄膜晶体管TR1可以具有双栅极结构。
然而，由于第一焊盘层115和第一沟道部131之间的距离较长，所以第一焊盘层115和第一沟道部131之间的电容Cap非常小。因此，第一焊盘层115和第一沟道部131之间的电容Cap几乎不会影响栅极电压VGS和有效栅极电压Veff。
图8A至图8E是示出了薄膜晶体管的阈值电压的曲线图。如图8A至图8E所示，通过薄膜晶体管的相对于栅极电压VGS的漏极-源极电流IDS的曲线图表示薄膜晶体管的阈值电压图。
具体地，图8A至图8E中的被测量的薄膜晶体管具有与图1A所示的薄膜晶体管TR2相同的结构。
图8A、图8B、图8C和图8D中的被测量的薄膜晶体管包括厚度为250nm的栅极绝缘层，并且分别包括厚度为82nm、120nm、182nm和232nm的第一缓冲层120。图8E的薄膜晶体管包括厚度为150nm的栅极绝缘层，以及厚度为400nm的第一缓冲层120。
确认根据图8A、图8B、图8C和图8D的包括比栅极绝缘层薄的第一缓冲层120的薄膜晶体管的s因子分别为0.38V/dec、0.36V/dec、0.31V/dec和0.31V/dec。
确认根据图8E的包括比栅极绝缘层厚的第一缓冲层120的薄膜晶体管的s因子为0.19V/dec。
参考图8A至图8E，当第一缓冲层120的厚度t1和栅极绝缘层(第二栅极绝缘层GI2)的厚度t22满足式3的关系时，可以确认薄膜晶体管具有0.3V/dec以上的s因子。
[式3]
0.75≤t22/t1≤5
图9A和图9B是示出了薄膜晶体管的阈值电压的曲线图。通过相对于栅极电压VGS的漏极-源极电流IDS的曲线图表示薄膜晶体管的阈值电压图。
图9A和图9B中的被测量的薄膜晶体管具有与图2A所示的薄膜晶体管TR2相同的结构。图9A和图9B中的被测量的薄膜晶体管包括厚度为350nm的栅极绝缘层140，并且分别包括厚度为110nm和130nm的第一缓冲层120。
具体地，图9A中的被测量的薄膜晶体管的第一缓冲层120包括厚度为10nm的氢阻挡层122，以及厚度为100nm的缓冲绝缘层121。图9B中的被测量的薄膜晶体管的第一缓冲层120包括厚度为30nm的氢阻挡层122，以及厚度为100nm的缓冲绝缘层121。氢阻挡层122由硅氮化物(SiNx)制成，缓冲绝缘层121由硅氧化物(SiOx)制成。
确认图9A所示的薄膜晶体管的s因子为0.51V/dec，根据图9B的薄膜晶体管的s因子为0.49V/dec。这样，根据本公开的一个实施例，薄膜晶体管可以具有0.45V/dec以上的s因子。
图10是s因子与第一缓冲层和栅极绝缘层的厚度比之间的关系图。
具体地，图10示出了当具有与图2A所示的薄膜晶体管TR2相同的结构的薄膜晶体管中的栅极绝缘层GI(图2A的第二栅极绝缘层)的厚度分别为150nm、250nm和350nm时，根据第一缓冲层120和栅极绝缘层GI的厚度比(GI/第一缓冲层)的s因子。
参考图10，当栅极绝缘层GI的厚度为250nm以上时，并且当栅极绝缘层GI与第一缓冲层120的厚度比(GI/第一缓冲层)为0.75以上时，薄膜晶体管可以具有0.3以上的s因子。
本公开的再一个实施例提供了一种显示装置800，其包括薄膜晶体管基板100、200、300、400、500、600和700，以及连接到薄膜晶体管基板100、200、300、400、500、600和700的第二薄膜晶体管TR2的显示元件710。根据本公开的再一个实施例，例如，显示元件710可以包括有机发光二极管。
图14是示出了根据本公开的再一个实施例的显示装置800的示意图。
如图14所示，根据本公开的再一个实施例的显示装置800包括显示面板310、栅极驱动器320、数据驱动器330和控制器340。
栅极线GL和数据线DL设置在显示面板310中，像素P设置在栅极线GL和数据线DL的交叉区域中。通过驱动像素P显示图像
控制器340控制栅极驱动器320和数据驱动器330。
控制器340使用从外部系统(未示出)供应的信号输出用于控制栅极驱动器320的栅极控制信号GCS以及用于控制数据驱动器330的数据控制信号DCS。此外，控制器340对从外部系统输入的输入图像数据进行采样，重新排列采样的输入图像数据，并将重新排列的数字图像数据RGB供应到数据驱动器330。
栅极控制信号GCS包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE、起始信号Vst和栅极时钟GCLK。此外，用于控制移位寄存器的控制信号可以包含在栅极控制信号GCS中。
数据控制信号DCS包括源极起始脉冲SSP、源极移位时钟信号SSC、源极输出使能信号SOE、极性控制信号POL等。
数据驱动器330向显示面板310的数据线DL供应数据电压。具体地，数据驱动器330将从控制器340输入的图像数据RGB转换为模拟数据电压，并将数据电压供应到数据线DL。
栅极驱动器320可以包括移位寄存器350。
移位寄存器350使用从控制器340传输的起始信号和栅极时钟，在一帧期间依次向栅极线GL供应栅极脉冲。在这种情况下，一帧指通过显示面板310输出一个图像的时间段。栅极脉冲具有能够使设置在像素P中的开关元件(薄膜晶体管)导通的导通电压。
此外，移位寄存器350在一帧的不供应栅极脉冲的其余时段期间，向栅极线GL供应能够使开关元件截止的栅极截止信号。在下文中，栅极脉冲和栅极截止信号将统称为扫描信号SS或Scan。
根据本公开的一个实施例，栅极驱动器320可以封装在基板110上。这样，栅极驱动器320直接封装在基板110上的结构将被称为面板内栅极(GIP)结构。
图15是图14的任意一个像素P的电路图，图16是示出了图15的像素P的平面图，图17是沿图16的线I-I’截取的横截面图。
图15的电路图是包括有机发光二极管(OLED)作为显示元件710的显示装置800的像素P的等效电路图。
像素P包括显示元件710以及用于驱动显示元件710的像素驱动电路PDC。
图15的像素驱动电路PDC包括作为开关晶体管的第一薄膜晶体管TR1，以及作为驱动晶体管的第二薄膜晶体管TR2。已经在薄膜晶体管基板100、200、300、400、500、600和700的描述中描述了第一薄膜晶体管TR1和第二薄膜晶体管TR2。
第一薄膜晶体管TR1连接到栅极线GL和数据线DL，并且通过经由栅极线GL供应的扫描信号SS导通或截止。
数据线DL向像素驱动电路PDC提供数据电压Vdata，并且第一薄膜晶体管TR1控制数据电压Vdata的施加。
驱动电源线PL向显示元件710提供驱动电压Vdd，并且第二薄膜晶体管TR2控制驱动电压Vdd。驱动电压Vdd是用于驱动作为显示元件710的有机发光二极管(OLED)的像素驱动电压。
当通过从栅极驱动器320经由栅极线GL施加的扫描信号SS导通第一薄膜晶体管TR1时，通过数据线DL供应的数据电压Vdata被供应到连接到显示元件710的第二薄膜晶体管TR2的栅极G2。数据电压Vdata对形成在第二薄膜晶体管TR2的栅极G2和源极S2之间的第一电容器C1充电。第一电容器C1是存储电容器Cst。
根据数据电压Vdata通过第二薄膜晶体管TR2控制供应到作为显示元件710的有机发光二极管(OLED)的电流的量，由此可以控制从显示元件710输出的光的灰度。
参考图16和图17，第一薄膜晶体管TR1和第二薄膜晶体管TR2设置在基板110上。
基板110可以由玻璃或塑料制成。具有柔性特性的塑料(例如，聚酰亚胺(PI))可以用作基板110。
第二缓冲层220设置在基板110上，导电材料层215设置在第二缓冲层220上。导电材料层215可以具有导电性和遮光特性。导电材料层215可以通过遮挡从外部入射的光来保护有源层A1和A2。
第一缓冲层120设置在导电材料层215上。第一缓冲层120由绝缘材料制成，并且保护有源层A1和A2免受从外部引入的水分或氧气的影响。第一缓冲层120可以包括氢阻挡层122和缓冲绝缘层121。
第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2设置在第一缓冲层120上。
例如，第一有源层A1和第二有源层A2可以包含氧化物半导体材料。第一有源层A1和第二有源层A2可以由氧化物半导体材料制成的氧化物半导体层形成。
第一有源层A1可以包括第一沟道部131、第一导体部132和第二导体部133。第一沟道部131与第一栅极G1重叠。根据本公开的另一个实施例，第一导体部132可以称为第一源极S1，第二导体部133可以称为第一漏极D1。
第二有源层A2可以包括第二沟道部231、第一导体部232和第二导体部233。第二沟道部231与第二栅极G2重叠。根据本公开的另一个实施例，第一导体部232可以称为第二源极S2，第二导体部233可以称为第二漏极D2。
参考图16和图17，第一有源层A1的一部分可以被导体化，因此可以是第一电容器C1的第一电容器电极C11。
栅极绝缘层140设置在第一有源层A1和第二有源层A2上。栅极绝缘层140可以覆盖第一有源层A1和第二有源层A2的整个上表面，或者可以仅覆盖第一有源层A1和第二有源层A2的一部分。栅极绝缘层140保护第一沟道部131和第二沟道部231。
栅极绝缘层140可以包括界面层141和在界面层141上的栅极绝缘部142。界面层141被设置为比栅极绝缘部142更靠近第一沟道部131和第二沟道部231。
第一薄膜晶体管TR1的第一栅极G1和第二薄膜晶体管TR2的第二栅极G2设置在栅极绝缘层140上。
第一薄膜晶体管TR1的第一栅极G1与第一薄膜晶体管TR1的第一有源层A1的至少一部分重叠。第二薄膜晶体管TR2的第二栅极G2与第二薄膜晶体管TR2的第二有源层A2的至少一部分重叠。
层间绝缘层160设置在第一栅极G1和第二栅极G2上。
数据线DL和驱动电源线PL设置在层间绝缘层160上。
数据线DL通过第一接触孔H1与形成在第一有源层A1中的第一源极S1接触。根据本公开的另一个实施例，数据线DL的与第一有源层A1重叠的部分可以称为第一源极S1。
驱动电源线PL通过第五接触孔H5与形成在第二有源层A2中的第二漏极D2接触。根据本公开的另一个实施例，驱动电源线PL的与第二有源层A2重叠的部分可以称为第二漏极D2。
参考图16和图17，第一电容器C1的第二电容器电极C12，以及第一桥接部BR1和第二桥接部BR2设置在层间绝缘层160上。
第二电容器电极C12与第一电容器电极C11重叠以形成第一电容器C1。
第一桥接部BR1可以与第二电容器电极C12一体形成。第一桥接部BR1通过第二接触孔H2连接到导电材料层215，并且通过第三接触孔H3连接到第二源极S2。因此，导电材料层215可以连接到第二薄膜晶体管TR2的第二源极S2。
第二桥接部BR2通过第四接触孔H4连接到第二薄膜晶体管TR2的第二栅极G2，并且通过第七接触孔H7连接到第一电容器C1的第一电容器电极C11。
平坦化层175设置在数据线DL、驱动电源线PL、第二电容器电极C12、第一桥接部BR1和第二桥接部BR2上。平坦化层175使第一薄膜晶体管TR1和第二薄膜晶体管TR2的上部平坦化，并且保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示元件710的第一电极711设置在平坦化层175上。显示元件710的第一电极711通过形成在平坦化层175中的第六接触孔H6与第二电容器电极C12接触，其中，第二电容器电极C12与第一桥接部BR1一体形成。因此，第一电极711可以连接到第二薄膜晶体管TR2的第二源极S2。
堤部层750设置在第一电极711的边缘处。堤部层750限定显示元件710的发光区域。
有机发光层712设置在第一电极711上，第二电极713设置在有机发光层712上。因此，显示元件710完成。图17所示的显示元件710是有机发光二极管(OLED)。因此，根据本公开的一个实施例的显示装置100是有机发光显示装置。
根据本公开的另一个实施例，第二薄膜晶体管TR2可以具有相对较大的s因子。第二薄膜晶体管TR2可以用作驱动晶体管，以提高显示装置800的灰度表现能力。
第一薄膜晶体管TR1具有相对较小的s因子，因此具有优异的开关特性。第一薄膜晶体管TR1可以用作开关晶体管，以提高显示装置800的显示质量。
图18是示出了根据本公开的另一个实施例的显示装置900的任意一个像素P的平面图，图19是沿图18的线II-II’截取的横截面图，图20是沿图18的线III-III’截取的横截面图。
与图14至图17所示的显示装置800相比，图18的显示装置900进一步包括与第一有源层A1重叠的第一焊盘层115。
参考图19和图20，第一焊盘层115设置在基板110和第一缓冲层120之间。更具体地，第一焊盘层115设置在第一缓冲层120和第二缓冲层220之间。
第一焊盘层115与第一有源层A1的第一沟道部131重叠，而不与第二有源层A2的第二沟道部231重叠。
第一焊盘层115可以具有导电性和遮光特性。第一焊盘层115可以是遮光层。
参考图18和图20，第三桥接部BR3设置在层间绝缘层160上。第三桥接部BR3通过第八接触孔H8连接到栅极线GL，并且通过第九接触孔H9连接到第一焊盘层115。由于第一栅极G1是栅极线GL的一部分，所以第一焊盘层115可以通过第三桥接部BR3连接到第一薄膜晶体管TR1的第一栅极G1。
图21是示出了根据本公开的又一个实施例的显示装置1000的任意一个像素P的平面图，图22是沿图21的线IV-IV’截取的横截面图，图23是沿图21的线V-V’截取的横截面图。
与图14至图17所示的显示装置800相比，图21的显示装置1000进一步包括与第一有源层A1重叠的第一焊盘层115。
参考图21至图23，第一焊盘层115设置在基板110和第一缓冲层120之间。更具体地，第一焊盘层115设置在基板110和第二缓冲层220之间。
参考图21至图23，第三桥接部BR3设置在层间绝缘层160上。第三桥接部BR3通过第八接触孔H8连接到第一薄膜晶体管TR1的第一源极S1，并且通过第九接触孔H9连接到第一焊盘层115。因此，第一焊盘层115可以通过第三桥接部BR3连接到第一薄膜晶体管TR1的第一源极S1。
图24是示出了根据本公开的再一个实施例的显示装置1100的任意一个像素P的平面图，图25是沿图24的线VI-VI’截取的横截面图，图26是沿图24的线VII-VII’截取的横截面图。
在图24至图26的显示装置1100中，与图18至图20的显示装置900相比，第一焊盘层115设置在基板110和第二缓冲层220之间。
参考图24至图26，第三桥接部BR3设置在层间绝缘层160上。第三桥接部BR3通过第八接触孔H8连接到栅极线GL，并且通过第九接触孔H9连接到第一焊盘层115。由于第一栅极G1是栅极线GL的一部分，所以第一焊盘层115可以通过第三桥接部BR3连接到第一薄膜晶体管TR1的第一栅极G1。
图27是示出了根据本公开的再一个实施例的显示装置1200的任意一个像素P的电路图。
图27是示出了有机发光显示装置的像素P的等效电路图。
图27所示的显示装置1200的像素P包括作为显示元件710的有机发光二极管(OLED)，以及用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
在像素P中，设置有用于向像素驱动电路PDC供应信号的信号线DL、GL、PL、RL和SCL。
数据电压Vdata被供应到数据线DL，扫描信号SS被供应到栅极线GL，用于驱动像素的驱动电压Vdd被供应到驱动电源线PL，基准电压Vref被供应到基准线RL，感测控制信号SCS被供应到感测控制线SCL。
参考图27，假设第n像素P的栅极线是“GLn”，则与第n像素P相邻的第n-1像素P的栅极线是“GLn-1”，并且第n-1像素P的栅极线“GLn-1”用作第n像素P的感测控制线SCL。
例如，像素驱动电路PDC包括与栅极线GL和数据线DL连接的第一薄膜晶体管TR1(开关晶体管)，用于根据通过第一薄膜晶体管TR1传输的数据电压Vdata控制输出到显示元件710的电流的大小的第二薄膜晶体管TR2(驱动晶体管)，以及用于感测第二薄膜晶体管TR2的特征的第三薄膜晶体管TR3(基准晶体管)。
第一电容器C1设置在第二薄膜晶体管TR2的栅极G2和显示元件710之间。第一电容器C1被称为存储电容器Cst。
第一薄膜晶体管TR1通过供应到栅极线GL的扫描信号SS导通，以将供应到数据线DL的数据电压Vdata传输到第二薄膜晶体管TR2的栅极G2。
第三薄膜晶体管TR3连接到第二薄膜晶体管TR2和显示元件710之间的第一节点n1和基准线RL，从而通过感测控制信号SCS导通或截止，并且在感测时段期间感测作为驱动晶体管的第二薄膜晶体管TR2的特征。
与第二薄膜晶体管TR2的栅极G2连接的第二节点n2与第一薄膜晶体管TR1连接。第一电容器C1形成在第二节点n2和第一节点n1之间。
当第一薄膜晶体管TR1导通时，通过数据线DL供应的数据电压Vdata被供应到第二薄膜晶体管TR2的栅极G2。数据电压Vdata对形成在第二薄膜晶体管TR2的栅极G2和源极S2之间的第一电容器C1充电。
当第二薄膜晶体管TR2导通时，电流根据用于驱动像素的驱动电压Vdd经由第二薄膜晶体管TR2供应到显示元件710，由此光从显示元件710输出。
图28是示出了根据本公开的再一个实施例的显示装置1300的任意一个像素的电路图。
图28所示的显示装置1300的像素P包括作为显示元件710的有机发光二极管(OLED)，以及用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
像素驱动电路PDC包括薄膜晶体管TR1、TR2、TR3和TR4。
在像素P中，设置有用于向像素驱动电路PDC供应驱动信号的信号线DL、EL、GL、PL、SCL和RL。
与图27的像素P相比，图28的像素P进一步包括发光控制线EL。发光控制信号EM被供应到发光控制线EL。
此外，与图27的像素驱动电路PDC相比，图28的像素驱动电路PDC进一步包括作为用于控制第二薄膜晶体管TR2的发光时序的发光控制晶体管的第四薄膜晶体管TR4。
参考图28，假设第n像素P的栅极线是“GLn”，则与第n像素P相邻的第n-1像素P的栅极线是“GLn-1”，并且第n-1像素P的栅极线“GLn-1”用作第n像素P的感测控制线SCL。
第一电容器C1设置在第二薄膜晶体管TR2的栅极G2和显示元件710之间。第二电容器C2设置在被供应驱动电压Vdd的第四薄膜晶体管TR4的一个端子和显示元件710的一个电极之间。
第一薄膜晶体管TR1提供供应到栅极线GL的扫描信号SS导通，以将供应到数据线DL的数据电压Vdata传输到第二薄膜晶体管TR2的栅极G2。
第三薄膜晶体管TR3连接到基准线RL，从而通过感测控制信号SCS导通或截止，并且在感测时段期间感测作为驱动晶体管的第二薄膜晶体管TR2的特征。
第四薄膜晶体管TR4根据发光控制信号EM将驱动电压Vdd传输到第二薄膜晶体管TR2或者禁止驱动电压Vdd。当第四薄膜晶体管导通时，电流被供应到第二薄膜晶体管TR2，由此光从显示元件710输出。
除上述结构之外，还可以以各种结构形成根据本公开的再一个实施例的像素驱动电路PDC。例如，像素驱动电路PDC可以包括5个以上的薄膜晶体管。
根据本公开，可以取得以下有益效果。
根据本公开的一个实施例的薄膜晶体管基板包括被设计为具有较大的s因子的第二薄膜晶体管。由于第二薄膜晶体管包括设置在基板和有源层之间并连接到源极的导电材料层，所以第二薄膜晶体管可以具有较大的s因子。第二薄膜晶体管可以用作显示装置的驱动薄膜晶体管，使得显示装置可以容易地表现灰度。
根据本公开的一个实施例的薄膜晶体管基板包括被设计为具有较小的s因子的第一薄膜晶体管和被设计为具有较大的s因子的第二薄膜晶体管。第一薄膜晶体管由于其优异的开关特性可以用作开关晶体管，第二薄膜晶体管由于其较大的s因子可以用作驱动晶体管。因此，可以通过根据本公开的一个实施例的薄膜晶体管基板制造既具有优异的开关特性又具有优异的驱动特性的显示装置。
根据本公开的另一个实施例的显示装置包括具有相对较大的s因子的第二薄膜晶体管，从而具有优异的灰度表现能力。
对本领域技术人员而言，显然，上述本公开不受上述实施例和附图的限制，并且在不脱离本公开的精神或范围的情况下，可以在本公开中进行各种替换、修改和变化。因此，本公开的范围由所附权利要求限定，并且从权利要求的含义、范围和等同概念衍生的所有变化或修改都属于本公开的范围。

Claims (36)

1.一种薄膜晶体管基板，包括：
基板；
在所述基板上的第一薄膜晶体管；以及
在所述基板上的第二薄膜晶体管，
其中，所述第一薄膜晶体管包括：
具有第一沟道部的第一有源层；
在所述第一有源层上的第一栅极绝缘层；
在所述第一栅极绝缘层上的第一栅极；
连接到所述第一有源层的第一源极；以及
与所述第一源极间隔开并连接到所述第一有源层的第一漏极，
所述第二薄膜晶体管包括：
在所述基板上的导电材料层；
在所述导电材料层上的第一缓冲层；
在所述第一缓冲层上的具有第二沟道部的第二有源层；
在所述第二有源层上的第二栅极绝缘层；
在所述第二栅极绝缘层上的第二栅极；
连接到所述第二有源层的第二源极；以及
与所述第二源极间隔开并连接到所述第二有源层的第二漏极，
其中，所述导电材料层连接到所述第二源极并与所述第二沟道部重叠。
2.根据权利要求1所述的薄膜晶体管基板，其中，所述第二薄膜晶体管的s因子大于所述第一薄膜晶体管的s因子。
3.根据权利要求1所述的薄膜晶体管基板，其中，所述导电材料层具有导电性和遮光特性。
4.根据权利要求1所述的薄膜晶体管基板，其中，所述导电材料层不与所述第一沟道部重叠。
5.根据权利要求1所述的薄膜晶体管基板，其中，所述第一缓冲层设置在所述基板和所述第一有源层之间以及所述基板和所述第二有源层之间。
6.根据权利要求1所述的薄膜晶体管基板，其中，所述第一缓冲层具有50nm至300nm的厚度。
7.根据权利要求1所述的薄膜晶体管基板，其中，所述第二栅极绝缘层的厚度是所述第一缓冲层的厚度的0.75至5倍。
8.根据权利要求1所述的薄膜晶体管基板，其中，所述第一缓冲层包括：
在所述导电材料层上的氢阻挡层；以及
在所述氢阻挡层上的缓冲绝缘层。
9.根据权利要求8所述的薄膜晶体管基板，其中，所述氢阻挡层包含硅氮化物(SiNx)。
10.根据权利要求8所述的薄膜晶体管基板，其中，所述氢阻挡层具有10nm至100nm的厚度。
11.根据权利要求1所述的薄膜晶体管基板，其中，所述第一栅极绝缘层和所述第二栅极绝缘层具有相同的厚度。
12.根据权利要求1所述的薄膜晶体管基板，其中，所述第一栅极绝缘层和所述第二栅极绝缘层一体形成。
13.根据权利要求1所述的薄膜晶体管基板，其中，所述第一栅极绝缘层或所述第二栅极绝缘层中的至少一个包括：
栅极绝缘部；以及
在所述栅极绝缘部上的界面层，并且
所述界面层被设置为比所述栅极绝缘部更靠近所述第一沟道部和所述第二沟道部中的任意一个。
14.根据权利要求13所述的薄膜晶体管基板，其中，所述界面层通过金属有机化学气相沉积(MOCVD)方法形成。
15.根据权利要求13所述的薄膜晶体管基板，其中，所述界面层包含硅氧化物(SiOx)、硅氮化物(SiNx)或金属氧化物中的至少一种。
16.根据权利要求15所述的薄膜晶体管基板，其中，所述界面层包含SiO2。
17.根据权利要求13所述的薄膜晶体管基板，其中，所述界面层具有1nm至10nm的厚度。
18.根据权利要求1所述的薄膜晶体管基板，进一步包括设置在所述基板和所述第一缓冲层之间并与所述第一沟道部重叠的第一焊盘层。
19.根据权利要求18所述的薄膜晶体管基板，其中，所述第一焊盘层不与所述第二沟道部重叠。
20.根据权利要求18所述的薄膜晶体管基板，其中，所述第一焊盘层具有导电性和遮光特性。
21.根据权利要求18所述的薄膜晶体管基板，其中，所述第一焊盘层连接到所述第一栅极。
22.根据权利要求18所述的薄膜晶体管基板，进一步包括设置在所述基板和所述第一缓冲层之间的第二缓冲层。
23.根据权利要求22所述的薄膜晶体管基板，其中，所述导电材料层设置在所述第一缓冲层和所述第二缓冲层之间。
24.根据权利要求22所述的薄膜晶体管基板，其中，所述第一焊盘层设置在所述基板和所述第二缓冲层之间。
25.根据权利要求24所述的薄膜晶体管基板，其中，所述第一焊盘层连接到所述第一源极。
26.根据权利要求24所述的薄膜晶体管基板，其中，所述第一焊盘层连接到所述第一栅极。
27.根据权利要求22所述的薄膜晶体管基板，其中，所述第一焊盘层设置在所述第一缓冲层和所述第二缓冲层之间。
28.根据权利要求27所述的薄膜晶体管基板，其中，所述第一焊盘层连接到所述第一栅极。
29.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层或所述第二有源层中的至少一个包含氧化物半导体材料。
30.根据权利要求29所述的薄膜晶体管基板，其中，所述氧化物半导体材料包括IZO(InZnO)基、IGO(InGaO)基、ITO(InSnO)基、IGZO(InGaZnO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、GZO(GaZnO)基、ITZO(InSnZnO)基或FIZO(FeInZnO)基氧化物半导体材料中的至少一种。
31.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层或所述第二有源层中的至少一个包括：
第一氧化物半导体层；以及
在所述第一氧化物半导体层上的第二氧化物半导体层。
32.根据权利要求1所述的薄膜晶体管基板，其中，所述第一薄膜晶体管是开关晶体管，所述第二薄膜晶体管是驱动晶体管。
33.根据权利要求7所述的薄膜晶体管基板，其中，所述第二栅极绝缘层的厚度是所述第一缓冲层的厚度的1至3.5倍。
34.根据权利要求31所述的薄膜晶体管基板，其中，所述第一有源层或所述第二有源层中的至少一个进一步包括在所述第二氧化物半导体层上的第三氧化物半导体层。
35.一种显示装置，包括：
根据权利要求1至34中任意一项所述的薄膜晶体管基板；以及
显示元件，所述显示元件连接到所述薄膜晶体管基板的所述第二薄膜晶体管。
36.根据权利要求35所述的显示装置，其中，所述显示元件包括有机发光二极管。
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