KR20220166666A - 박막 트랜지스터 기판 및 표시장치 - Google Patents

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장재만
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Abstract

본 발명의 일 실시예는, 기판, 상기 기판 상의 제1 박막 트랜지스터 및 상기 기판 상의 제2 박막 트랜지스터를 포함하며, 상기 제2 박막 트랜지스터는 상기 기판 상의 도전재층, 상기 도전재층 상의 제1 버퍼층, 상기 제1 버퍼층 상의, 제2 채널부를 갖는 제2 액티브층, 상기 제2 액티브층 상의 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 게이트 전극, 상기 제2 액티브층과 연결된 제2 소스 전극 및 상기 제2 소스 전극과 이격되어, 상기 제2 액티브층과 연결된 제2 드레인 전극을 포함하며, 상기 도전재층은 상기 제2 소스 전극과 연결되며 상기 제2 채널부와 중첩하는 박막 트랜지스터 기판을 제공한다. 또한, 본 발명의 일 실시예는 상기 박막 트랜지스터 기판을 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 기판 및 표시장치{THIN FILM TRNASISTOR SUBSTRATEE AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
표시장치는, 예를 들어, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함할 수 있다. 일반적으로, 스위칭 박막 트랜지스터는 온-오프(On-Off) 특성 향상을 위해 작은 s-팩터(s-factor)를 가지는 것이 유리하고, 구동 박막 트랜지스터는 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다.
그런데, 온-오프(On-Off) 특성을 확보하기 위해 박막 트랜지스터들은 작은 s-팩터(s-factor)를 가지는 것이 일반적인 때문에, 이러한 박막 트랜지스터들이 표시장치의 구동 박막 트랜지스터에 적용되는 경우, 계조(gray scale)를 표현하는 데 어려움이 있다.
따라서, 표시장치의 구동 박막 트랜지스터에 적용되어 계조(gray scale)를 용이하게 표현하기 위해, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터가 요구되고 있다.
본 발명의 일 실시예는, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 다른 일 실시예는, 기판과 액티브층 사이에 배치되어 소스 전극과 연결된 도전재층을 포함함으로써, 큰 s-팩터(s-factor)를 가지도록 설계된 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 상대적으로 작은 s-팩터(s-factor)를 갖는 제1 박막 트랜지스터 및 상대적으로 큰 s-팩터를 갖는 제2 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 큰 s-팩터를 갖는 구동 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 갖는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판, 상기 기판 상의 제1 박막 트랜지스터 및 상기 기판 상의 제2 박막 트랜지스터를 포함하며, 상기 제1 박막 트랜지스터는 제1 채널부를 갖는 제1 액티브층, 상기 제1 액티브층 상의 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 게이트 전극, 상기 제1 액티브층과 연결된 제1 소스 전극 및 상기 제1 소스 전극과 이격되어 상기 제1 액티브층과 연결된 제1 드레인 전극을 포함하며, 상기 제2 박막 트랜지스터는 상기 기판 상의 도전재층, 상기 도전재층 상의 제1 버퍼층, 상기 제1 버퍼층 상의, 제2 채널부를 갖는 제2 액티브층, 상기 제2 액티브층 상의 제2 게이트 절연막, 상기 제2 게이트 절연막 상의 제2 게이트 전극, 상기 제2 액티브층과 연결된 제2 소스 전극 및 상기 제2 소스 전극과 이격되어, 상기 제2 액티브층과 연결된 제2 드레인 전극을 포함하며, 상기 도전재층은 상기 제2 소스 전극과 연결되며 상기 제2 채널부와 중첩하는, 박막 트랜지스터 기판을 제공한다.
상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터보다 큰 s-팩터를 갖는다.
상기 도전재층은 광차단 특성을 가질 수 있다.
상기 도전재층은 상기 제1 채널부와 중첩하지 않는다.
상기 제1 버퍼층은 상기 기판과 상기 제1 액티브층 사이 및 상기 기판과 상기 제2 액티브층 사이에 배치될 수 있다.
상기 제1 버퍼층은 50 내지 300nm의 두께를 가질 수 있다.
상기 제2 게이트 절연막은 상기 제1 버퍼층 대비 0.75 내지 5배의 두께를 가질 수 있다.
상기 제1 버퍼층은, 상기 도전재층 상의 수소 차단층 및 상기 수소 차단층 상의 버퍼 절연층을 포함할 수 있다.
상기 수소 차단층은 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 수소 차단층은 10 내지 100nm의 두께를 가질 수 있다.
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 동일한 두께를 가질 수 있다.
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 일체로 이루어질 수 있다.
상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 중 적어도 하나는, 게이트 절연체 및 상기 게이트 절연체 상의 인터페이스층을 포함하며, 상기 인터페이스층은 상기 게이트 절연체보다 상기 제1 채널부 및 상기 제2 채널부 중 어느 하나에 가까이 배치될 수 있다.
상기 인터페이스층은 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성될 수 있다.
상기 인터페이스층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 금속 산화물 중 적어도 하나를 포함할 수 있다.
상기 인터페이스층은 SiO2를 포함할 수 있다.
상기 인터페이스층은 1 내지 10nm의 두께를 가질 수 있다.
상기 박막 트랜지스터 기판은, 상기 기판과 상기 제1 버퍼층 사이에 배치되며 상기 제1 채널부와 중첩하는 제1 패드층을 더 포함할 수 있다.
상기 제1 패드층은 상기 제2 채널부와 중첩하지 않는다.
상기 제1 패드층은 도전성 및 광차단 특성을 가질 수 있다.
상기 제1 패드층은 상기 제1 게이트 전극과 연결될 수 있다.
상기 박막 트랜지스터 기판은, 상기 기판과 상기 제1 버퍼층 사이의 제2 버퍼층을 더 포함할 수 있다.
상기 도전재층은 상기 제1 버퍼층과 상기 제2 버퍼층 사이에 배치된다.
상기 제1 패드층은 상기 기판과 상기 제2 버퍼층 사이에 배치될 수 있다.
상기 제1 패드층은 상기 제1 소스 전극과 연결될 수 있다.
상기 제1 패드층은 상기 제1 게이트 전극과 연결될 수 있다.
상기 제1 패드층은 상기 제1 버퍼층과 상기 제2 버퍼층 사이에 배치될 수 있다.
상기 제1 패드층은 상기 제1 게이트 전극과 연결될 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는 산화물 반도체 물질을 포함할 수 있다.
상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 상기의 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판의 상기 제2 박막 트랜지스터와 연결된 표시 소자를 포함하는, 표시장치를 제공한다.
상기 표시 소자는 유기발광 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 큰 s-팩터(s-factor)를 가지도록 설계된 제2 박막 트랜지스터를 포함한다. 제2 박막 트랜지스터는 기판과 액티브층 사이에 배치되어 소스 전극과 연결된 도전재층을 포함하기 때문에, 큰 s-팩터(s-factor)를 가질 수 있다. 제2 박막 트랜지스터는 표시장치의 구동 박막 트랜지스터로 사용되어, 표시장치가 용이하게 계조(gray scale)를 표현하도록 할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 작은 s-팩터를 가지도록 설계된 제1 박막 트랜지스터와 큰 s-팩터를 가지도록 설계된 제2 박막 트랜지스터를 포함한다. 제1 박막 트랜지스터은 우수한 온-오프(On-Off) 특성을 가져 스위칭 트랜지스터로 사용될 수 있고, 제1 박막 트랜지스터는 큰 s-팩터를 가져 구동 트랜지스터로 사용될 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 의해, 우수한 스위칭 특성 및 우수한 구동 특성을 모두 갖는 표시장치가 제조될 수 있다.
본 발명의 다른 일 실시예에 따른 표시장치는, 비교적 큰 s-팩터(s-factor)를 갖는 제2 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a 및 1b는 각각 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2a 및 2b는 각각 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3a 및 3b는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8a 내지 8e는 각각 박막 트랜지스터들에 대한 문턱전압 그래프이다.
도 9a 및 9b는 각각 박막 트랜지스터들에 대한 문턱전압 그래프이다.
도 10은 제1 버퍼층과 게이트 절연막의 두께비와 s-팩터(s-factor)의 관계에 대한 그래프이다.
도 11a 및 11b는 본 발명의 일 실시예에 따른 제1 박막 트랜지스터의 유효 게이트 전압을 설명하는 개략도이다.
도 12a 및 12b는 본 발명의 일 실시예에 따른 제2 박막 트랜지스터의 유효 게이트 전압을 설명하는 개략도이다.
도 13a 및 13b는 본 발명의 또 다른 일 실시예에 따른 제1 박막 트랜지스터의 유효 게이트 전압을 설명하는 개략도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 15는 도 14의 어느 한 화소에 대한 회로도이다.
도 16은 도 15의 화소에 대한 평면도이다.
도 17은 도 16의 I-I'를 따라 자른 단면도이다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 평면도이다.
도 19는 도 18의 II-II'를 따라 자른 단면도이다.
도 20는 도 18의 III-III'를 따라 자른 단면도이다.
도 21는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 평면도이다.
도 22은 도 21의 IV-IV'를 따라 자른 단면도이다.
도 23은 도 21의 V-V'를 따라 자른 단면도이다.
도 24는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 평면도이다.
도 25는 도 24의 VI-VI'을 따라 자른 단면도이다.
도 26은 도 24의 VII-VII'을 따라 자른 단면도이다.
도 27은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 28은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극이 구별되어 있지만, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예에서 소스 전극으로 명명된 전극은 드레인 전극으로 사용될 수도 있고, 드레인 전극으로 명명된 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예에 따른 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예에 따른 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1a 및 1b는 각각 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은, 기판(110), 기판(110) 상의 제1 박막 트랜지스터(TR1) 및 기판(110) 상의 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는, 제1 채널부(131)를 갖는 제1 액티브층(A1), 제1 액티브층(A1) 상의 제1 게이트 절연막(GI1) 제1 게이트 절연막(GI1) 상의 제1 게이트 전극(G1), 제1 액티브층(A1)과 연결된 제1 소스 전극(S1) 및 제1 소스 전극(S1)과 이격되어 제1 액티브층(A1)과 연결된 제1 드레인 전극(D1)을 포함한다.
제2 박막 트랜지스터(TR2)는, 기판(110) 상의 도전재층(215), 도전재층(215) 상의 제1 제1 버퍼층(120), 제1 제1 버퍼층(120) 상의 제2 채널부(231)를 갖는 제2 액티브층(A2), 제2 액티브층(A2) 상의 제2 게이트 절연막(GI2), 제2 게이트 절연막(GI2) 상의 제2 게이트 전극(G2), 제2 액티브층(A2)과 연결된 제2 소스 전극(S2) 및 제2 소스 전극(S2)과 이격되어 제2 액티브층(A2)과 연결된 제2 드레인 전극(D2)을 포함한다.
제2 박막 트랜지스터(TR2)에 있어서, 도전재층(215)은 제2 소스 전극(S2)과 연결되며, 제2 채널부(231)와 중첩한다.
제2 채널부(231)와 중첩하고 제2 소스 전극(S2)과 연결된 도전재층(215)을 갖는 제2 박막 트랜지스터(TR1)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터를 갖는다. 이러한 제2 박막 트랜지스터(TR2)는 표시장치의 구동 박막 트랜지스터로 사용될 수 있다.
이하, 도 1a 및 1b를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)을 보다 상세히 설명한다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 도전재층(215)이 배치된다. 도전재층(215)은 제2 채널부(231)와 중첩한다. 도전재층(215)은
도전재층(215)은 전기 전도성을 갖는다. 도전재층(215)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 도전재층(215)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 도전재층(215)이 제2 소스 전극(S2)과 연결된다. 따라서, 도전재층(215)에는 제2 소스 전극(S2)과 동일한 전압이 인가될 수 있다.
본 발명의 일 실시예에 따르면, 도전재층(215)은 제2 채널부(231)와 중첩한다. 도전재층(215)에 제2 소스 전극(S2)과 동일한 전압이 인가되는 경우, 도전재층(215)은 제2 채널부(231)에 전기적인 영향을 줄 수 있다. 도전재층(215)에 의한 전기적인 영향으로 인해, 제2 게이트 전극(G2)에 의해 제2 채널부(231)에 인가되는 전계의 영향이 감소될 수 있다.
본 발명의 일 실시예에 따르면, 도전재층(215)은 제1 채널부(131)와 중첩하지 않는다. 따라서, 도전재층(215)에 인가되는 전압은 제1 채널부(131) 및 제1 액티브층(A1)에 직접적인 영향을 미치지 않는다.
본 발명의 일 실시예에 따르면, 도전재층(215)은 광차단 특성을 가질 수 있다. 따라서, 도전재층(215)이 광차단층 역할을 할 수 있다. 도전재층(215)은, 기판(110)으로 입사되는 광을 차단하여, 제2 채널부(231) 및 제2 액티브층(A2)을 보호할 수 있다.
도전재층(215) 상에 제1 버퍼층(120)이 배치된다. 제1 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 제1 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제1 버퍼층(120)은 제1 액티브층(A1) 및 제2 액티브층(A2)을 보호한다. 또한, 제1 버퍼층(120)에 의해 기판(110) 상부의 표면이 균일해질 수 있다.
제1 버퍼층(120)은 도전재층(215)과 제2 채널부(231)가 이격되도록 한다.
본 발명의 일 실시예에 따르면, 제1 버퍼층(120)은 기판(110)과 제1 액티브층(A1) 사이 및 기판(110)과 제2 액티브층(A2) 사이에 배치될 수 있다. 도 1a 및 1b를 참조하면, 제1 버퍼층(120)은 기판(110) 상의 전체 면에 배치될 수 있다. 제1 버퍼층(120)에 의해 도전재층(215)과 제2 채널부(231)가 이격 및 절연된다.
본 발명의 일 실시예에 따르면, 제1 버퍼층(120)은 50 내지 300nm의 두께(t1)를 가질 수 있다. 본 발명의 일 실시예에 따르면, 제1 버퍼층(120)의 두께(t1)는, 도전재층(215)의 상부면과 제2 채널부(231)의 하부면 사이의 거리로 정의된다.
제1 버퍼층(120)의 두께(t1)가 50nm 미만인 경우, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)로 유입되는 수소(H) 또는 산소(O)를 제1 버퍼층(120)이 충분히 차단하지 못하여 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 기능이 저하될 수 있다. 예를 들어, 제1 버퍼층(120)의 두께(t1)가 50nm 미만인 경우, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 외부에서 유입된 수소(H)에 의해 제1 채널부(131) 및 제2 채널부(231)가 도체화되어, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 트랜지스터 기능을 상실할 수 있다.
제1 버퍼층(120)의 두께(t1)가 300nm를 초과하는 경우, 도전재층(215)과 제2 채널부(231) 사이의 거리가 멀어져, 도전재층(215)과 제2 채널부(231) 사이의 커패시턴스(Cap) 매우 작아질 수 있다. 그 결과, 도전재층(215)에 제2 소스 전극(S2)과 동일한 전압이 인가되더라도, 도전재층(215)이 제2 채널부(231)에 미치는 전기적인 영향이 매우 적을 수 있다. 도전재층(215)이 제2 채널부(231)에 미치는 전기적인 영향이 적어지는 경우, 제2 게이트 전극(G2)에 의해 제2 채널부(231)에 인가되는 전계의 영향을 감소시키는 효과가 거의 나타나지 않을 수 있다.
제1 액티브층(A1) 및 제2 액티브층(A2)은 제1 버퍼층(120) 상에 배치된다.
제1 액티브층(A1) 및 제2 액티브층(A2)은 반도체 물질에 의하여 형성될 수 있다. 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)과 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2) 동일한 조성을 가질 수도 있고, 서로 다른 조성을 가질 수도 있다. 제1 액티브층(A1) 및 제2 액티브층(A2)은 각각, 예를 들어, 비정질 실리콘 반도체 물질, 다결정 실리콘 반도체 물질 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(A1) 및 제2 액티브층(A2) 중 적어도 하나는 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 제1 액티브층(A1) 및 제2 액티브층(A2)이 만들어질 수도 있다.
제1 액티브층(A1)은 제1 채널부(131), 제1 도체화부(132) 및 제2 도체화부(133)를 포함할 수 있다. 제1 채널부(131)는 제1 게이트 전극(G1)과 중첩한다. 제1 액티브층(A1)의 제1 도체화부(132) 및 제2 도체화부(133)는 제1 게이트 전극(G1)과 중첩하지 않는다. 제1 도체화부(132) 및 제2 도체화부(133)는 반도체 물질의 선택적 도체화에 의하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(A1)의 제1 도체화부(132)는 소스 영역이 되고, 제2 도체화부(133)는 드레인 영역이 될 수 있다. 본 발명의 일 실시예에 따르면, 제1 도체화부(132)를 소스 전극이라고 하고, 제2 도체화부(133) 드레인 전극이라고 할 수도 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 도체화부(132)가 드레인 영역이 되고, 제2 도체화부(133)가 소스 영역이 될 수도 있다. 또한, 제1 도체화부(132)를 드레인 전극이라고 하고, 제2 도체화부(133)를 소스 전극이라고 할 수도 있다.
제2 액티브층(A2)은 제2 채널부(231), 제1 도체화부(232) 및 제2 도체화부(233)를 포함할 수 있다. 제2 채널부(231)는 제2 게이트 전극(G2)과 중첩한다. 제2 액티브층(A2)의 제1 도체화부(232) 및 제2 도체화부(233)는 제2 게이트 전극(G2)과 중첩하지 않는다. 제1 도체화부(232) 및 제2 도체화부(233)는 반도체 물질의 선택적 도체화에 의하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(A2)의 제1 도체화부(232)는 소스 영역이 되고, 제2 도체화부(233)는 드레인 영역이 될 수 있다. 본 발명의 일 실시예에 따르면, 제1 도체화부(232)를 소스 전극이라고 하고, 제2 도체화부(233)를 드레인 전극이라고 할 수도 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 도체화부(232)가 드레인 영역이 되고, 제2 도체화부(233)가 소스 영역이 될 수도 있다. 또한, 제1 도체화부(232)를 드레인 전극이라고 하고, 제2 도체화부(233)를 소스 전극이라고 할 수도 있다.
제1 액티브층(A1) 상에 제1 게이트 절연막(GI1)이 배치되고, 제2 액티브층(A2) 상에 제2 게이트 절연막(GI2)이 배치된다. 보다 구체적으로, 제1 채널부(131) 상에 제1 게이트 절연막(GI1)이 배치되고, 제2 채널부(231) 상에 제2 게이트 절연막(GI2)이 배치된다. 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)은 서로 구별되도록 별도의 패턴으로 형성될 수도 있고(도 1b), 서로 구별되지 않고 일체로 형성될 수도 있다(도 1a).
제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)은 각각 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)은 각각 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제1 박막 트랜지스터(TR1)의 제1 게이트 절연막(GI1)과 제2 박막 트랜지스터(TR2)의 제2 게이트 절연막(GI2)은 동일한 조성을 가질 수 있으며, 동일한 공정에 의하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 게이트 절연막(GI1)의 두께(t21)와 제2 게이트 절연막(GI2)의 두께(t22)는 동일할 수 있다.
도 1a를 참조하면, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)은 패터닝되지 않고, 기판(110) 상의 전체 면 상에 일체로 형성될 수 있다. 도 1a의 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)이 일체로 형성되어 있기 때문에, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)을 통합하여 게이트 절연막(140)이라고 할 수 있다.
도 1b를 참조하면, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)은 각각 패터닝되어 별도로 형성될 수도 있다. 도 1b에 도시된 박막 트랜지스터에 있어서, 제1 게이트 절연막(GI1)의 두께(t21)와 제2 게이트 절연막(GI2)의 두께(t22)는 동일할 수 있다(t21 = t22).
제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)은 각각 제1 채널부(131) 및 제2 채널부(231)을 보호한다.
제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)은 제1 게이트 절연막(GI1) 상에 배치된다. 제1 게이트 전극(G1)은 제1 액티브층(A1)의 제1 채널부(131)와 중첩한다.
제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)은 제2 게이트 절연막(GI2) 상에 배치된다. 제2 게이트 전극(G2)은 제2 액티브층(A2)의 제2 채널부(231)와 중첩한다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 각각 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 상에 층간 절연막(160)이 배치된다. 층간 절연막(160)은 절연 물질로 이루어진 절연층이다. 층간 절연막(160)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(160) 상에 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 배치된다.
제1 소스 전극(S1)은 콘택홀을 통해 제1 액티브층(A1)과 연결된다. 제1 드레인 전극(D1)은 제1 소스 전극(S1)과 이격되어 콘택홀은 통해 제1 액티브층(A1)과 연결된다.
제2 소스 전극(S2)은 콘택홀을 통해 제2 액티브층(A2)과 연결된다. 제2 드레인 전극(D2)은 제2 소스 전극(S2)과 이격되어 콘택홀을 통해 제2 액티브층(A2)과 연결된다.
제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1a 및 1b를 참조하면, 층간 절연막(160) 상에 브리지(171)가 배치될 수 있다. 브리지(171)는 제2 소스 전극(S2)과 연결된다. 브리지(171)는 제2 소스 전극(S2)으로부터 연장될 수 있으며, 제2 소스 전극(S2)의 일부가 브리지(171)가 될 수도 있다.
브리지(171)는 콘택홀(H21)을 통하여 도전재층(215)과 연결된다. 콘택홀(H21)은 층간 절연막(160) 및 제1 버퍼층(120)을 관통하여 형성된다.
브리지(171)에 의해 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 도전재층(215)이 서로 연결될 수 있다.
제1 액티브층(A1)의 제1 도체화부(132)가 제1 소스 전극 역할을 하고, 제2 도체화부(133)가 제1 드레인 전극 역할을 하는 경우, 층간 절연막(160) 상의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 생략될 수 있다.
또한, 제2 액티브층(A2)의 제1 도체화부(232)가 제2 드레인 전극 역할을 하고, 제2 도체화부(233)가 제2 소스 전극 역할을 하는 경우, 층간 절연막(160) 상의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 생략될 수 있다. 이 경우, 층간 절연막(160) 상의 제2 소스 전극(S2)은 브리지(171)의 일부가 될 수 있다.
도 1a 및 1b를 참조하면, 브리지(171)가 2개의 콘택홀(H21, H22)를 통해 제2 액티브층(A2)의 제2 도체화부(233)와 도전재층(215)을 연결할 수 있다. 제2 액티브층(A2)의 제2 도체화부(233)가 제2 드레인 전극 역할을 하는 경우, 브리지(171)는 2개의 콘택홀(H21, H22)를 통해, 도전재층(215)과 제2 드레인 전극을 연결한다고 할 수 있다.
본 발명의 일 실시예에 따르면, 제2 소스 전극(S2)과 연결된 도전재층(215)을 갖는 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터(s-factor)를 갖는다.
이하 s-팩터(s-factor)를 상세히 설명한다.
s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터(TR1, TR2)의 게이트 전압(Gate Voltage)에 대한 드레인-소스 전류(Drain-Source Current) 그래프에 있어서, 문턱전압(Vth) 구간에서 그래프의 기울기의 역수값으로 구해진다. s-팩터는, 예를 들어, 박막 트랜지스터(TR1, TR2)의 문턱전압(Vth) 구간에서, 게이트 전압에 대한 드레인-소스 전류의 변화 정도를 나타내는 지표로 사용될 수 있다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다.
s-팩터는, 예를 들어, 도 8a 내지 8e에 도시된 전류변화 그래프에 의하여 설명될 수 있다. 도 8a 내지 8e는 각각 박막 트랜지스터들에 대한 문턱전압 그래프이다. 구체적으로, 도 8a 내지 8e은 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)를 표시하고 있다. 도 8a 내지 8e에 도시된 그래프의 문턱전압(Vth) 구간에서, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS) 그래프 기울기의 역수가 s-팩터이다. 그래프의 기울기가 급하면 s-팩터가 작고, 그래프의 기울기가 작으면 s-팩터가 크다. s-팩터가 크면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만하다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해지기 때문에, 게이트 전압(VGS)을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치에서, 화소의 계조는 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있다. 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기는 게이트 전압에 의하여 결정된다. 따라서, 전류에 의해 구동되는 유기발광 표시장치에서, 구동 박막 트랜지스터(driving TFT)의 s-팩터(s-factor)가 클수록 화소의 계조(gray scale)를 조정하는 것이 용이하다.
본 발명의 일 실시예에 따르면, 도전재층(215)은 제2 채널부(231)와 중첩하기 때문에, 도전재층(215)에 제2 소스 전극(S2)과 동일한 전압이 인가되는 경우, 도전재층(215)은 제2 채널부(231)에 전기적인 영향을 줄 수 있다. 도전재층(215)에 의한 전기적인 영향으로 인해, 제2 게이트 전극(G2)에 의해 제2 채널부(231)에 인가되는 전계의 영향이 감소될 수 있다. 그 결과, 도전재층(215)을 포함하지 않는 제1 박막 트랜지스터(TR1)와 비교하여, 도전재층(215)를 포함하는 제2 박막 트랜지스터(TR2)의 s-팩터가 더 클 수 있다.
도전재층(215)이 제2 박막 트랜지스터(TR2)의 s-팩터에 미치는 영향은 도 11a, 11b, 12a 및 12b에 의하여 설명될 수 있다.
도 11a 및 11b는 본 발명의 일 실시예에 따른 제1 박막 트랜지스터(TR1)의 유효 게이트 전압(Veff)을 설명하는 개략도이다.
도 11a는 제1 박막 트랜지스터(TR1)에 게이트 전압(VGS)이 전압이 인가될 때, 발생될 수 있는 커패시턴스(Cap)를 개략적으로 도시하고 있다. 여기서, 게이트 전압(VGS)은 제1 소스 전극(S1)과 제1 게이트 전극(G1) 사이의 전압이다. 도 11a는 제1 박막 트랜지스터(TR1)가 완전히 온(ON)되기 전, 문턱 전압(Vth) 부근 전압에서의 커패시턴스(Cap) 관계를 개략적으로 설명하고 있다고 할 수 있다.
도 11a에 도시된 바와 같이, 제1 박막 트랜지스터(TR1)에 게이트 전압(VGS)이 전압이 인가되면, 제1 액티브층(A1)의 제1 채널부(131)와 제1 게이트 전극(G1) 사이에 커패시턴스(CGI1)가 형성되고, 또한, 제1 채널부(131)와 제1 소스 전극(S1) 사이에도 커패시턴스(CCH)가 형성될 수 있다.
도 11a에 따른 커패시턴스(Cap) 및 전압의 관계는 도 11b와 같이 표시될 수 있다. 도 11b를 참조하면, 제1 채널부(131)와 제1 소스 전극(S1) 사이의 커패시턴스(CCH)로 인해, 제1 소스 전극(S1)과 제1 게이트 전극(G1) 사이에 인가되는 게이트 전압(VGS)이 모두 제1 채널부(131)와 제1 게이트 전극(G1) 사이에 인가되지 않을 수 있다. 그 결과, 전압 손실이 발생될 수 있다.
도 11b를 참조하면, 제1 박막 트랜지스터(TR1)의 구동 시, 제1 채널부(131)와 제1 게이트 전극(G1) 사이에 인가되는 전압을 유효 게이트 전압(Veff)라고 할 때, 유효 게이트 전압(Veff)은 다음 식 1에 의하여 구해질 수 있다.
[식 1]
Veff = [CGI1 / (CGI1 + CCH)] x VGS
도 12a 및 12b는 본 발명의 일 실시예에 따른 제2 박막 트랜지스터(TR2)의 유효 게이트 전압(Veff)을 설명하는 개략도이다.
도 12a는 제2 박막 트랜지스터(TR2)에 게이트 전압(VGS)이 전압이 인가될 때, 발생될 수 있는 커패시턴스(Cap)를 개략적으로 도시하고 있다. 도 12a는 제2 박막 트랜지스터(TR2)가 완전히 온(ON)되기 전, 문턱 전압(Vth) 부근 전압에서의 커패시턴스(Cap) 관계를 개략적으로 설명하고 있다고 할 수 있다.
도 12a에 도시된 바와 같이, 제2 박막 트랜지스터(TR2)에 게이트 전압(VGS)이 전압이 인가되면, 제2 액티브층(A2)의 제2 채널부(231)와 제2 게이트 전극(G2) 사이에 커패시턴스(CGI2)가 형성되고, 제2 채널부(231)와 제2 소스 전극(S2) 사이에도 커패시턴스(CCH)가 형성되고, 추가로 제2 채널부(231)와 도전재층(215) 사이에 커패시턴스(CBUF)가 형성될 수 있다. 도 12a 및 12b에서 도전재층(215)은 광차단층의 기능을 할 수 있으므로 LS(Light Shielding layer)로 표시될 수 있다.
도 12a에 따른 커패시턴스(Cap) 및 전압의 관계는 도 12b와 같이 표시될 수 있다. 도 12b를 참조하면, 제2 채널부(231)와 제2 소스 전극(S2) 사이의 커패시턴스(CCH) 및 제2 채널부(231)와 도전재층(215) 사이의 커패시턴스(CBUF)로 인해, 제2 소스 전극(S2)과 제2 게이트 전극(G2) 사이에 인가되는 게이트 전압(VGS)이 모두 제2 채널부(231)와 제2 게이트 전극(G2) 사이에 인가되지 않고, 전압 손실이 발생될 수 있다.
본 발명의 일 실시예에 따르면, 도전재층(215)과 제2 소스 전극(S2)이 전기적으로 연결되어 있다. 그 결과, 제2 채널부(231)와 도전재층(215) 사이에 추가로 커패시턴스(CBUF)가 발생되어, 전압 손실이 발생되는 제2 채널부(231) 하부의 커패시턴스(Cap)가 증가한다(CCH + CBUF). 따라서, 도 12b를 참조하면, 제2 박막 트랜지스터(TR2)의 구동 시, 제2 채널부(231)와 제2 게이트 전극(G2) 사이에 인가되는 전압을 유효 게이트 전압(Veff)라고 할 때, 유효 게이트 전압(Veff)은 다음 식 2에 의하여 구해질 수 있다.
[식 2]
Veff = [CGI2 / (CGI2 + CCH + CBUF)] x VGS
식 2를 참조하면, 제2 채널부(231)와 도전재층(215) 사이의 커패시턴스(CBUF)로 인해, 식 2의 분모 부분이 증가하였다. 그에 따라, 제2 소스 전극(S2)과 제2 게이트 전극(G2) 사이에 실제로 인가되는 게이트 전압(VGS) 대비 유효 게이트 전압(Veff)의 감소가 크다. 따라서, 동일한 전압이 인가될 때, 제2 박막 트랜지스터(TR2)의 드레인-소스 전류(IDS)는 제1 박막 트랜지스터(TR1)의 드레인-소스 전류(IDS)보다 작고, 드레인-소스 전류(IDS)의 변화 정도도 작게 된다.
이와 같이, 제1 박막 트랜지스터(TR1)와 비교하여 제2 박막 트랜지스터(TR2)의 드레인-소스 전류(IDS)의 변화가 작기 때문에, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터를 가지게 된다.
한편, 본 발명의 일 실시예에 따르면, 제2 채널부(231)와 도전재층(215)은 제1 버퍼층(120)을 사이에 두고 이격되어 있다. 따라서, 제1 버퍼층(120)의 두께가 커지면, 도전재층(215)과 제2 채널부(231) 사이의 거리가 멀어지고, 그 결과, 제2 채널부(231)와 도전재층(215) 사이의 커패시턴스(CBUF)가 작아진다. 제2 채널부(231)와 도전재층(215) 사이의 커패시턴스(CBUF)가 작아지면, 제2 박막 트랜지스터(TR2)의 s-팩터는 작아지게 될 것이다.
따라서, 제2 박막 트랜지스터(TR2)의 s-팩터가 비교적 큰 값을 가지기 위해, 제1 버퍼층(120)은 소정의 값 이하의 두께를 가질 수 있다. 본 발명의 일 실시예에 따르면, 제1 버퍼층(120)은 300nm 이하의 두께(t1)를 가질 수 있다. 제1 버퍼층(120)의 두께(t1)가 300nm를 초과하는 경우, 도전재층(215)과 제2 채널부(231) 사이의 거리가 멀어져, 도전재층(215)과 제2 채널부(231) 사이의 커패시턴스(CBUF) 매우 작아질 수 있고, 그 결과, 제2 박막 트랜지스터(TR2)의 s-팩터가 작아질 수 있다.
또한, 이미 설명된 바와 같이, 제1 버퍼층(120)의 두께(t1)가 50nm 미만인 경우, 제1 버퍼층(120)에 의한 수소(H) 또는 산소(O) 차단 기능이 저하되어, 제1 채널부(131) 및 제2 채널부(231)가 손상되거나 도체화될 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 제1 버퍼층(120)은 50nm 내지 300nm의 두께(t1)를 가질 수 있다. 보다 구체적으로, 제1 버퍼층(120)은 50nm 내지 250nm의 두께(t1)를 가질 수 있고, 80nm 내지 250nm의 두께(t1)를 가질 수 있고, 80nm 내지 200nm의 두께(t1)를 가질 수도 있고, 100nm 내지 200nm의 두께(t1)를 가질 수도 있고, 120nm 내지 300nm의 두께(t1)를 가질 수도 있다.
식 2를 참조하면, 제2 박막 트랜지스터(TR2)의 구동 시, 유효 게이트 전압(Veff)은 제2 채널부(231)와 제2 게이트 전극(G2) 사이에 커패시턴스(CGI2)에 영향을 받는다. 또한, 제2 채널부(231)와 제2 게이트 전극(G2) 사이에 커패시턴스(CGI2)는 제2 게이트 절연막(GI2)의 두께(t22)에 영향을 받는다.
본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)가 큰 s-팩터를 가지면서, 동시에 전류의 흐름을 온-오프(ON-OFF)하는 특성을 가지도록 하기 위해, 제2 게이트 절연막(GI2)은 제1 버퍼층(120)과 비교하여 0.75 내지 5배의 두께를 가질 수 있다. 예를 들어, 제1 버퍼층(120)의 두께 t1과 제2 게이트 절연막(GI2)의 두께 t22는 다음 식 3의 관계를 만족할 수 있다.
[식 3]
0.75 ≤ t22/t1 ≤ 5
제2 게이트 절연막(GI2)의 두께(t22)가 제1 버퍼층(120)의 두께(t1)의 0.75배 미만인 경우(0.75 > t22/t1), 게이트 전압(VGS)의 대부분이 제2 채널부(231)와 제2 게이트 전극(G2) 사이에 인가되고, 도전재층(215)의 영향력이 감소하여, 문턱 전압 그래프의 기울기가 증가하고, 제2 박막 트랜지스터(TR2)의 s-팩터가 감소될 수 있다.
반면, 제2 게이트 절연막(GI2)의 두께(t22)가 제1 버퍼층(120)의 두께(t1)의 5배를 초과하는 경우(t22/t1 > 5), 제2 박막 트랜지스터(TR2)의 s-팩터가 과도하게 커질 수 있다. 제2 박막 트랜지스터(TR2)의 s-팩터가 과도하게 커지는 경우, 제2 박막 트랜지스터(TR2)를 구동하는 데 과도한 전력이 소모될 수 있다.
본 발명의 일 실시예에 따르면, 제2 게이트 절연막(GI2)은 제1 버퍼층(120)과 비교하여 1 내지 3.5배의 두께를 가질 수도 있고, 1.5 내지 3배의 두께를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)는, 예를 들어, 0.28 이상의 s-팩터를 가질 수 있다. 제2 박막 트랜지스터(TR2)는 0.28 이상의 s-팩터를 갖는 경우, 화소의 계조(gray scale)를 용이하게 조절할 수 있다.
본 발명의 일 실시예에 따르면, 계조(gray scale) 조절 용이성을 고려하여 제2 박막 트랜지스터(TR2)는 0.3 이상의 s-팩터를 가질 수도 있다. 한편, 제2 박막 트랜지스터(TR2)의 s-팩터(s-factor)가 과도하게 커지는 경우, 제2 박막 트랜지스터(TR2)를 구동하는 데 필요한 소비 전력이 증가한다. 이러한 사항들을 고려할 때, 본 발명의 일 실시예에 따른 제2 박막 트랜지스터(TR2)는 0.3 내지 0.7 범위의 s-팩터(s-factor)를 가질 수 있다. 따라서, 제2 박막 트랜지스터(TR2)는 표시장치의 구동 트랜지스터로 사용될 수 있다.
반면, 제1 박막 트랜지스터(TR1)는 제2 박막 트랜지스터(TR2)보다 작은 s-팩터(s-factor)를 갖는다. 작은 s-팩터(s-factor)를 갖는 제1 박막 트랜지스터(TR1)는 우수한 스위칭 특성을 갖는다. 따라서, 제1 박막 트랜지스터(TR1)는 표시장치의 스위칭 트랜지스터로 사용될 수 있다.
도 2a 및 2b는 각각 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2a를 참조하면, 제1 버퍼층(120)은 다층 구조를 가질 수 있다. 제1 버퍼층(120)의 두께가 얇은 경우, 예를 들어, 절연층 등에 존재하는 수소(H)의 영향으로 제1 채널부(131) 및 제2 채널부(231)가 도체화되어, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 트랜지스터 기능을 상실할 수 있다.
제1 채널부(131) 및 제2 채널부(231)가 도체화되는 것을 방지하기 위해, 제1 버퍼층(120)은 수소 차단층(122)을 포함할 수 있다. 수소 차단층(122)은 도전재층(215) 상에 배치될 수 있다.
구체적으로, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)에 있어서, 제1 버퍼층(120)은 도전재층(215) 상의 수소 차단층(122) 및 수소 차단층(122) 상의 버퍼 절연층(121)을 포함할 수 있다. 수소 차단층(122)에 의해 수소(H)가 차단되어, 제1 채널부(131) 및 제2 채널부(231)가 도체화되는 것이 효과적으로 방지될 수 있다.
수소 차단층(122)은 실리콘 질화물(SiNx)을 포함할 수 있다. 실리콘 질화물(SiNx)은 우수한 수소(H) 차단 능력을 갖는 물질로 알려져 있다.
제1 버퍼층(120)의 막 안정성 및 전기 절연성을 고려하여, 수소 차단층(122)은 10 내지 100nm의 두께를 가질 수 있다. 수소 차단층(122)의 두께가 10nm 미만인 경우, 수소 차단 능력이 저하될 수 있고, 100nm를 초과하는 경우 버퍼 절연층(121)의 두께가 상대적으로 작아져 제1 버퍼층(120)의 막 안정성 및 전기 절연성이 저하될 수 있다.
버퍼 절연층(121)은 제1 버퍼층(120)의 막 안정성 및 전기 절연성을 향상시키는 역할을 할 수 있다. 버퍼 절연층(121)은 실리콘 산화물(SiOx)을 포함할 수 있다. 버퍼 절연층(121)은 40 내지 250nm의 두께를 가질 수 있다. 버퍼 절연층(121)의 두께가 40nm 미만인 경우 제1 버퍼층(120)의 막 안정성 및 전기 절연성이 저하될 수 있고, 250nm를 초과하는 경우 제1 버퍼층(120)의 두께가 필요 이상으로 커질 수 있다. 버퍼 절연층(121)은 40 내지 20nm의 두께를 가질 수도 있다.
제1 버퍼층(120)이 수소 차단층(122) 및 버퍼 절연층(121)을 모두 포함하는 경우, 제1 버퍼층(120)이 50nm 정도의 얇은 두께(t1)를 가지더라도, 제1 채널부(131) 및 제2 채널부(231)가 도체화되는 것이 효과적으로 방지되고, 제1 버퍼층(120)이 우수한 막 안정성 및 전기 절연성을 가질 수 있다.
도 2a를 참조하면, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)이 일체로 이루어져 있다. 본 발명의 다른 일 실시예에 따르면, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)을 통합하여 게이트 절연막(140)이라고 할 수 있다. 본 발명의 다른 일 실시예에 따르면, 게이트 절연막(140)은 기판(110) 상의 전체 면에 걸쳐 배치될 수 있다. 이 경우, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)을 구별하지 않아도 된다. 편의상, 제1 채널부(131)과 제1 게이트 전극(G1) 사이의 게이트 절연막(140)을 제1 게이트 절연막(GI1)이라 하고, 제2 채널부(231)과 제2 게이트 전극(G2) 사이의 게이트 절연막(140)을 제2 게이트 절연막(GI2)이라 한다.
도 2a를 참조하면, 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)가 일체로 이루어져 있기 때문에, 제1 게이트 절연막(GI1)의 두께(t21)과 제2 게이트 절연막(GI2)의 두께(t22)가 동일하다(t21 = t212).
본 발명의 다른 일 실시예에 따르면, 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2) 중 적어도 하나는 인터페이스층(141) 및 인터페이스층(141) 상의 게이트 절연체(142)를 포함할 수 있다. 인터페이스층(141)은 게이트 절연체(142)보다 제1 채널부(131) 및 제2 채널부(231) 중 어느 하나에 가까이 배치될 수 있다. 인터페이스층(141)은 제1 채널부(131) 및 제2 채널부(231)와 접촉하여 배치될 수 있다.
도 2b를 참조하면, 게이트 절연막(140)은 인터페이스층(141) 및 인터페이스층(141) 상의 게이트 절연체(142)를 포함한다. 인터페이스층(141)은 게이트 절연체(142)보다 제1 채널부(131) 및 제2 채널부(231)에 가까이 배치되어 있다. 본 발명의 다른 일 실시예에 따르면, 도 2b에 도시된 바와 같이, 인터페이스층(141)은 제1 채널부(131) 및 제2 채널부(231) 각각 접촉한다.
인터페이스층(141)은 제1 채널부(131) 및 제2 채널부(231)를 보호한다. 본 발명의 다른 일 실시예에 따르면, 인터페이스층(141)은 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성될 수 있다. MOCVD 방법에 의하여 형성된 인터페이스층(141)은 조밀하고 균일한 원자 배치 구조를 가져, 게이트 절연막(140) 외부로부터 침투하는 수소(H), 산소(O) 등을 효과적으로 차단할 수 있다. 그 결과, 제1 채널부(131) 및 제2 채널부(231)가 효율적으로 보호될 수 있다.
인터페이스층(141)은 절연성 물질로 만들어질 수 있다. 예를 들어, 인터페이스층(141)은 절연성을 가지며, MOCVD (metal organic chemical vapor deposition) 방법에 적용될 수 있는 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 인터페이스층(141)은, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 구체적으로, 인터페이스층(141)은 SiO2, SiNx 및 Al2O3 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 인터페이스층(141)은 실리콘 산화물(SiOx)로 SiO2를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 절연성을 갖는 다른 물질에 의하여 인터페이스층(141)이 형성될 수도 있다.
본 발명의 다른 일 실시예에 따르면, 인터페이스층(141)은 1 내지 10nm의 두께를 가질 수 있다. 인터페이스층(141)의 두께가 1nm 미만인 경우, 인터페이스층(141)에 의한 수소(H), 산소(O) 차단 효과가 저하될 수 있다. 인터페이스층(141)의 두께가 10nm를 초과하는 경우, 인터페이스층(141) 형성에 시간이 오래 걸리고, 게이트 절연막(140)의 전체 두께가 필요 이상으로 두꺼워질 수 있다.
게이트 절연체(142)는 게이트 절연막(140)의 메인 바디(main body)이다. 게이트 절연체(142)로 인해, 게이트 절연막(140)은 우수한 기계적 안정성 및 전기 절연성을 가질 수 있고, 박막 트랜지스터(TR1, TR2)의 구동에 필요한 유전 특성을 가질 수 있다.
도 3a 및 3b는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)의 단면도이다.
도 3a의 박막 트랜지스터 기판(300)은, 도 2b의 박막 트랜지스터 기판(200)과 비교하여, 제1 액티브층(A1) 및 제2 액티브층(A2)이 다층 구조를 갖는다.
구체적으로, 제1 액티브층(A1) 및 제2 액티브층(A2)은 중 적어도 하나는 기판(110) 상의 제1 산화물 반도체층(130a, 230a) 및 제1 산화물 반도체층(130a, 230a) 상의 제2 산화물 반도체층(130b, 230b)을 포함할 수 있다. 제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a, 230a)은 제2 산화물 반도체층(130b, 230b)을 지지한다. 따라서, 제1 산화물 반도체층(130a, 230a)을 "지지층"이라고도 한다. 제1 채널부(131) 및 제2 채널부(231)는 각각 제2 산화물 반도체층(130b, 230b)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(130b, 230b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 채널부(131) 및 제2 채널부(231)는 제1 산화물 반도체층(130a, 230a)에도 형성될 수 있다.
제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)은 증착(deposition), MOCVD (metal organic chemical vapor deposition) 등의 방법에 의하여 형성될 수 있다. 제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)은 연속 공정에 의하여 형성될 수 있다.
제1 액티브층(A1) 및 제2 액티브층(A2)이 제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브층(A1) 및 제2 액티브층(A2)은 중 적어도 하나는 제2 산화물 반도체층(130b, 230b) 상의 제3 산화물 반도체층을 더 포함할 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2) 중 적어도 하나는 게이트 절연체(142) 및 게이트 절연체(142) 상의 보호층(143)을 포함할 수 있다. 보호층(143)은 게이트 절연체(142)보다 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 중 어느 하나에 가까이 배치될 수 있다.
도 3b를 참조하면, 게이트 절연막(140)은 게이트 절연체(142) 및 게이트 절연체(142) 상의 보호층(143)을 포함한다. 보호층(143)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 각각 접촉할 수 있다.
보호층(143)은 게이트 절연막(140)의 표면 특성을 향상시킨다. 본 바명의 다른 일 실시예에 따르면, 보호층(143)은 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성될 수 있다. MOCVD 방법에 의하여 형성된 보호층(143)은 조밀하고 균일한 원자 배치 구조를 가져, 게이트 절연막(140) 외부로부터 침투하는 수소(H), 산소(O) 등을 효과적으로 차단할 수 있다. 그 결과, 채널부들(131, 132)이 효율적으로 보호될 수 있다.
보호층(143)은 절연성 물질로 만들어질 수 있다. 예를 들어, 보호층(143)은 절연성을 가지며, MOCVD (metal organic chemical vapor deposition) 방법에 적용될 수 있는 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 보호층(143)은, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 구체적으로, 보호층(143)은 SiO2, SiNx 및 Al2O3 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 일 실시예에 따르면, 보호층(143)은 1 내지 10nm의 두께를 가질 수 있다. 보호층(143)의 두께가 1nm 미만인 경우, 보호층(143)에 의한 수소(H), 산소(O) 차단 효과가 완벽하지 않을 수 있다. 보호층(143)의 두께가 10nm를 초과하는 경우, 보호층(143) 형성에 시간이 오래 걸리고, 게이트 절연막(140)의 전체 두께가 필요 이상으로 두꺼워질 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(400)의 단면도이다.
도 4의 박막 트랜지스터 기판(400)은, 도 2b의 박막 트랜지스터 기판(200)과 비교하여, 제1 채널부(131)와 중첩하는 제1 패드층(115)을 더 포함한다.
도 4를 참조하면, 제1 패드층(115)은 기판(110)과 제1 버퍼층(120) 사이에 배치되며, 제1 채널부(131)와 중첩한다. 제1 패드층(115)은 제2 채널부(231)와 중첩하지 않는다.
제1 패드층(115)은 도전성 및 광차단 특성을 가질 수 있다. 제1 패드층(115)을 광차단층이라고 할 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 패드층(115) 상에 제1 버퍼층(120)이 배치된다. 제1 버퍼층(120)에 의해, 제1 패드층(115)과 제1 채널부(131)가 서로 이격되어 있다. 도 4를 참조하면, 제1 패드층(115)와 제1 채널부(131)의 이격 거리(t3)는 제1 버퍼층(120)의 두께(t1)와 실질적으로 동일하다. 따라서, 제1 패드층(115)와 제1 채널부(131) 사이의 이격 거리(t3)는, 도전재층(215)과 제2 채널부(231) 사이의 이격 거리(t1)와 동일하다고 할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 패드층(115)은 제1 게이트 전극(G1)과 연결된다. 구체적으로, 도 4을 참조하면, 층간 절연막(160) 상에 브리지(172)가 배치되며, 브리지(172)에 의해 제1 패드층(115)과 제1 게이트 전극(G1)이 연결된다.
도 4를 참조하면, 제1 액티브층(A1)의 제1 도체화부(132)가 제1 소스 전극(S1) 역할을 하고, 제2 도체화부(133)가 제1 드레인 전극(D1) 역할을 한다. 또한, 제2 액티브층(A2)의 제1 도체화부(232)가 제2 드레인 전극(D2) 역할을 하고, 제2 도체화부(233)가 제2 소스 전극(S2) 역할을 한다.
브리지(172)는 콘택홀(H11, H12)을 통하여 제1 게이트 전극(G1)과 제1 패드층(115)을 연결한다. 콘택홀(H11, H12) 중 하나(H11)는 층간 절연막(160)을 관통하여 형성되고, 다른 하나(H21)는 층간 절연막(160), 게이트 절연막(140) 및 제1 버퍼층(120)을 관통하여 형성된다.
도 4를 참조하면, 제1 패드층(115)이 제1 게이트 전극(G1)과 연결되기 때문에, 도 4의 제1 박막 트랜지스터(TR1)는 더블 게이트 구조를 가진다고 할 수 있다. 더블 게이트 구조로 인해, 도 4의 제1 박막 트랜지스터(TR1)는 매우 작은 s-팩터(s-factor)를 가질 수 있다.
제1 패드층(115)에 의한 유효 게이트 전압(Veff)은 도 13a 및 13b에 의하여 설명될 수 있다.
도 13a 및 13b는 본 발명의 또 다른 일 실시예에 따른 제1 박막 트랜지스터의 유효 게이트 전압(Veff)을 설명하는 개략도이다.
도 13a는 도 4의 제1 박막 트랜지스터(TR1)에 게이트 전압(VGS)이 전압이 인가될 때, 발생될 수 있는 커패시턴스(Cap)를 개략적으로 도시하고 있다. 도 13a는 제1 박막 트랜지스터(TR1)가 완전히 온(ON)되기 전, 문턱 전압(Vth) 부근 전압에서의 커패시턴스(Cap) 관계를 개략적으로 설명하고 있다고 할 수 있다.
도 13a에 도시된 바와 같이, 제2 박막 트랜지스터(TR2)에 게이트 전압(VGS)이 전압이 인가되면, 제1 채널부(131)와 제1 게이트 전극(G1) 사이에 커패시턴스(CGI1)가 형성되고, 제1 채널부(131)와 제1 소스 전극(S1) 사이에 커패시턴스(CCH)가 형성되고, 제1 채널부(131)와 제1 패드층(115) 사이에 커패시턴스(CBUF)가 형성될 수 있다.
도 13a에 따른 커패시턴스(Cap) 및 전압의 관계는 도 13b와 같이 표시될 수 있다.
본 발명의 일 실시예에 따르면, 제1 패드층(115)과 제1 게이트 전극(G1)이 전기적으로 연결되어 있다. 따라서, 제1 패드층(115)에 의해 제1 채널부(231)에 게이트 전압이 인가되는 것과 같은 효과가 발생된다. 그 결과, 제1 채널부(131)와 제1 패드층(115) 사이의 커패시턴스(CBUF)에 대응되는 만큼의 유효 게이트 전압(Veff)이 증가하는 효과가 발생된다.
도 13b를 참조하면, 제1 박막 트랜지스터(TR1)의 구동 시, 제1 채널부(131)와 제1 게이트 전극(G1) 사이에 인가되는 전압을 유효 게이트 전압(Veff)라고 할 때, 유효 게이트 전압(Veff)은 다음 식 4에 의하여 구해질 수 있다.
[식 4]
Veff = [CGI1 + CBUF) / (CGI1 + CCH + CBUF)] x VGS
식 4를 참조하면, 식 2와 비교하여, 제1 채널부(231)와 제1 패드층(115) 사이의 커패시턴스(CBUF)로 인해, 식 4의 분자 부분이 증가하였다. 그에 따라, 제1 소스 전극(12)과 제1 게이트 전극(G1) 사이에 실제로 인가되는 게이트 전압(VGS) 대비 유효 게이트 전압(Veff)의 감소가 거의 발생하지 않는다. 따라서, 동일한 전압이 인가될 때, 제1 박막 트랜지스터(TR1)의 드레인-소스 전류(IDS)는 제2 박막 트랜지스터(TR1)의 드레인-소스 전류(IDS)보다 크고, 드레인-소스 전류(IDS)의 변화 정도 역시 크게 된다.
이와 같이, 제2 박막 트랜지스터(TR2)와 비교하여 제1 박막 트랜지스터(TR1)의 드레인-소스 전류(IDS)의 변화가 크기 때문에, 제1 박막 트랜지스터(TR1)는 제2 박막 트랜지스터(TR2)보다 작은 s-팩터를 가지게 된다.
따라서, 도 4에 도시된 박막 트랜지스터 기판(400)에 있어서, 매우 작은 s-팩터(s-factor)를 갖는 제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터로 사용될 수 있고, 비교적 큰 s-팩터(s-factor)를 갖는 제2 박막 트랜지스터(TR2)는 표시장치의 구동 트랜지스터로 사용될 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)의 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)은, 기판(110)과 제1 버퍼층(120) 사이의 제2 버퍼층(220)을 더 포함한다. 제2 버퍼층(220)은 절연성을 가지며, 수분 및 산소 등의 침투를 방지할 수 있다.
제2 버퍼층(220)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제2 버퍼층(220)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 제2 버퍼층(220)은 제1 버퍼층(120)과 동일한 두께를 가질 수도 있고, 제1 버퍼층(120)보다 큰 두께를 가질 수도 있다. 예를 들어, 제2 버퍼층(220)은 제1 버퍼층(120)과 비교하여 1.5배 이상의 두께를 가질 수도 있다. 제2 버퍼층(220)은 제1 버퍼층(120)과 비교하여 2배 이상 또는 3배 이상의 두께를 가질 수도 있다.
도 5를 참조하면, 도전재층(215)은 제1 버퍼층(120)과 제2 버퍼층(220) 사이에 배치될 수 있다. 또한, 제1 패드층(115)도 제1 버퍼층(120)과 제2 버퍼층(220) 사이에 배치될 수 있다.
도 5에 도시된 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)에 있어서, 제1 패드층(115)은 도 4와 마찬가지로 제1 게이트 전극(G1)과 전기적으로 연결되어 있다. 제1 패드층(115)은 브리지(172) 및 콘택홀(H11, H12)을 통하여 제1 게이트 전극(G1)과 연결된다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(600)의 단면도이다.
도 6을 참조하면, 제1 패드층(115)이 기판(110)과 제2 버퍼층(220) 사이에 배치될 수 있다. 또한, 제1 패드층(115)은 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결된다.
도 6을 참조하면, 층간 절연막(160) 상에 브리지(173)가 배치되어, 브리지(173)에 의해 제1 패드층(115)과 제1 소스 전극(S1)이 연결된다. 브리지(173)는 제1 소스 전극(S1)으로부터 연장될 수 있으며, 제1 소스 전극(S1)의 일부가 브리지(173) 역할을 할 수도 있다.
브리지(173)는 콘택홀(H12)을 통하여 제1 패드층(115)과 연결된다. 콘택홀(H21)은 층간 절연막(160), 게이트 절연막(140), 제1 버퍼층(120) 및 제2 버프층(220)을 관통하여 형성된다.
제1 액티브층(A1)의 제1 도체화부(132)가 제1 소스 전극(S1) 역할을 하고, 제2 도체화부(133)가 제1 드레인 전극(D1) 역할을 하는 경우, 층간 절연막(160) 상의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 생략될 수 있다. 이 경우, 층간 절연막(160) 상의 제1 소스 전극(S1)은 브리지(173)의 일부가 될 수 있다.
도 6을 참조하면, 브리지(173)가 2개의 콘택홀(H11, H12)를 통해 제1 액티브층(A1)의 제1 도체화부(132)와 제1 패드층(115)을 연결할 수 있다.
도 6의 박막 트랜지스터 기판(600)에 있어서, 제1 패드층(115)이 제1 소스 전극(S1)과 연결되기 때문에, 제1 패드층(115)과 제1 채널부(131) 사이에 커패시턴스(Cap)이 형성될 수 있다. 그러나, 제1 패드층(115)과 제1 채널부(131) 사이의 거리가 멀기 때문에, 제1 패드층(115)과 제1 채널부(131) 사이의 커패시턴스(Cap)가 매우 작다. 따라서, 제1 패드층(115)과 제1 채널부(131) 사이의 커패시턴스(Cap)는 게이트 전압(VGS) 및 유효 게이트 전압(Veff)에 거의 영향을 미치지 못한다.
본 발명의 일 실시예에 따르면, 제1 패드층(115)과 제1 채널부(131) 사이의 거리(t4)는 도전재층(215)과 제2 채널부(231) 사이의 거리(t1) 보다 크다. 예를 들어, 제1 패드층(115)과 제1 채널부(131) 사이의 거리(t4)는 도전재층(215)과 제2 채널부(231) 사이의 거리(t1)의 2배 이상일 수 있다(t4 ≥ 2 x t1). 보다 구체적으로, 제1 패드층(115)과 제1 채널부(131) 사이의 거리(t4)는 도전재층(215)과 제2 채널부(231) 사이의 거리(t1)의 2.5배 이상일 수도 있다.
이와 같이, 제1 박막 트랜지스터(TR1)의 제1 채널부(131)의 하부에 제1 패드층(115)이 배치되고, 제1 패드층(115)이 제1 소스 전극(S1)과 연결되더라도, 제1 패드층(115)과 제1 채널부(131) 사이의 거리가 멀기 때문에, 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)가 거의 증가하지 않는다. 그 결과, 제1 박막 트랜지스터(TR1)는 우수한 스위칭 특성을 유지할 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(700)의 단면도이다.
도 7을 참조하면, 제1 패드층(115)은 제1 게이트 전극(G1)과 연결된다. 구체적으로, 층간 절연막(160) 상에 브리지(174)가 배치되며, 브리지(174)에 의해 제1 패드층(115)과 제1 게이트 전극(G1)이 연결된다.
도 7를 참조하면, 제1 액티브층(A1)의 제1 도체화부(132)가 제1 소스 전극(S1) 역할을 하고, 제2 도체화부(133)가 제1 드레인 전극(D1) 역할을 한다. 또한, 제2 액티브층(A2)의 제1 도체화부(232)가 제2 드레인 전극(D2) 역할을 하고, 제2 도체화부(233)가 제2 소스 전극(S2) 역할을 한다.
브리지(174)는 콘택홀(H11, H12)을 통하여 제1 게이트 전극(G1) 및 제1 패드층(115)을 연결한다. 콘택홀(H11, H12) 중 하나(H11)는 층간 절연막(160)을 관통하여 형성되고, 다른 하나(H21)는 층간 절연막(160), 게이트 절연막(140), 제1 버퍼층(120) 및 제2 버퍼층(220)을 관통하여 형성된다.
도 7를 참조하면, 제1 패드층(115)이 제1 게이트 전극(G1)과 연결되기 때문에, 도 7의 제1 박막 트랜지스터(TR1)는 더블 게이트 구조를 가진다고 할 수 있다.
그러나, 제1 패드층(115)과 제1 채널부(131) 사이의 거리가 멀기 때문에, 제1 패드층(115)과 제1 채널부(131) 사이의 커패시턴스(Cap)가 매우 작다. 따라서, 제1 패드층(115)과 제1 채널부(131) 사이의 커패시턴스(Cap)는 게이트 전압(VGS) 및 유효 게이트 전압(Veff)에 거의 영향을 미치지 못한다고 할 수 있다.
도 8a 내지 8e는 각각 박막 트랜지스터들에 대한 문턱전압 그래프이다. 박막 트랜지스터들에 대한 문턱전압 그래프는, 도 8a 내지 8e에 개시된 바와 같이, 박막 트랜지스터의 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 그래프로 표시된다.
구체적으로, 도 8a 내지 8e의 측정 대상이 된 박막 트랜지스터들은, 도 1a에 도시된 TR2와 동일한 구조를 갖는다.
도 8a, 8b, 8c 및 8d의 측정 대상이 된 박막 트랜지스터들은 250nm 두께의 게이트 절연막을 포함하고, 각각 82nm, 120nm, 182nm 및 232nm의 두께를 갖는 제1 버퍼층(120)을 포함하는 구조를 갖는다. 도 8e의 측정 대상이 된 박막 트랜지스터는 150nm 두께의 게이트 절연막 및 400nm 두께의 제1 버퍼층(120)을 포함한다.
게이트 절연막보다 얇은 두께를 갖는 제1 버퍼층(120)을 포함하는 도 8a, 8b, 8c 및 8d에 따른 박막 트랜지스터들은 각각 0.38, 0.36, 0.31 및 0.31(V/decade)의 s-팩터(s-factor)를 갖는 것으로 확인되었다.
게이트 절연막보다 두꺼운 제1 버퍼층(120)을 포함하는 도 8e에 따른 박막 트랜지스터는 0.19(V/decade)의 s-팩터(s-factor)를 갖는 것으로 확인되었다.
도 8a 내지 8e를 참조하면, 제1 버퍼층(120)의 두께(t1)와 게이트 절연막[제2 게이트 절연막(GI2)]의 두께(t22)가 식 3의 관계를 만족할 때, 박막 트랜지스터가 0.3(V/decade) 이상의 s-팩터(s-factor)를 가진다는 것을 확인할 수 있다.
[식 3]
0.75 ≤ t22/t1 ≤ 5
도 9a 및 9b는 각각 박막 트랜지스터들에 대한 문턱전압 그래프이다. 박막 트랜지스터들에 대한 문턱전압 그래프는, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 그래프로 표시된다.
도 9a 및 9b의 측정 대상이 된 박막 트랜지스터들은, 도 2a에 도시된 TR2와 동일한 구조를 갖는다. 도 9a 및 9b의 측정 대상이 된 박막 트랜지스터들은 350nm 두께의 게이트 절연막(140)을 포함하고, 각각 110nm 및 130nm의 두께의 제1 버퍼층(120)을 포함한다.
구체적으로, 도 9a의 측정 대상이 된 박막 트랜지스터의 제1 버퍼층(120)은 10nm 두께의 수소 차단층(122) 및 100nm 두께의 버퍼 절연층(121)을 포함한다. 도 9b의 측정 대상이 된 박막 트랜지스터의 제1 버퍼층(120)은 30nm 두께의 수소 차단층(122) 및 100nm의 버퍼 절연층(121)을 포함한다. 수소 차단층(122)은 실리콘 질화물(SiNx)로 이루어지고, 버퍼 절연층(121)은 실리콘 산화물(SiOx)로 이루어진다.
도 9a에 따른 박막 트랜지스터는 0.51(V/decade)의 s-팩터(s-factor)를 가지며, 도 9b에 따른 박막 트랜지스터는 0.49(V/decade)의 s-팩터를 가지는 것으로 확인되었다. 이와 같이, 본 발명의 일 실시예에 따르면, 박막 트랜지스터가 0.45 (V/decade) 이상의 s-팩터(s-factor)를 가질 수도 있다.
도 10은 제1 버퍼층과 게이트 절연막의 두께비와 s-팩터(s-factor)의 관계에 대한 그래프이다.
구체적으로, 도 10은, 도 2a에 도시된 TR2와 같은 구조를 갖는 박막 트랜지스터에 있어서, 게이트 절연막(GI)(도 2a의 제2 게이트 절연막)의 두께가 각각 150nm, 250nm 및 350nm일 때, 제1 버퍼층(120)과 게이트 절연막(GI)의 두께비[GI/(제1 버퍼층)]에 따른 s-팩터(s-factor)를 보여준다.
도 10을 참조하면, 게이트 절연막(GI)의 두께가 250nm 이상일 때, 제1 버퍼층(120)에 대한 게이트 절연막(GI)의 두께비[GI/(제1 버퍼층)]가 0.75 이상일 때, 박막 트랜지스터가 0.3 이상의 s-팩터(s-factor)를 가질 수 있다.
본 발명의 또 다른 일 실시예는, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700) 및 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700)의 제2 박막 트랜지스터(TR2)와 연결된 표시 소자(710)를 포함하는, 표시장치(800)를 제공한다. 본 발명의 또 다른 일 실시예에 따르면, 표시 소자(710)는, 예를 들어, 유기발광 다이오드를 포함할 수 있다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(800)는, 도 14에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 15는 도 14의 어느 한 화소(P)에 대한 회로도이고, 도 16은 도 15의 화소(P)에 대한 평면도이고, 도 17은 도 16의 I-I'를 따라 자른 단면도이다.
도 15의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(800)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 15의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700)에 대한 설명 부분에서 이미 설명되었다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 16 및 도 17을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 제2 버퍼층(220)이 배치되고, 제2 버퍼층(220) 상에 도전재층(215)이 배치된다. 도전재층(215)은 전기 전도성 및 광차단 특성을 가질 수 있다. 도전재층(215)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호할 수 있다.
도전재층(215) 상에 제1 버퍼층(120)이 배치된다. 제1 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다. 제1 버퍼층(120)은 수소 차단층(122) 및 버퍼 절연층(121)을 포함할 수 있다.
제1 버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다.
제1 액티브층(A1) 및 제2 액티브층(A2)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 제1 액티브층(A1) 및 제2 액티브층(A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.
제1 액티브층(A1)은 제1 채널부(131), 제1 도체화부(132) 및 제2 도체화부(133)를 포함할 수 있다. 제1 채널부(131)는 제1 게이트 전극(G1)과 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 도체화부(132)를 제1 소스 전극(S1)이라고 하고, 제2 도체화부(133) 제1 드레인 전극(D1)이라고 할 수 있다.
제2 액티브층(A2)은 제2 채널부(231), 제1 도체화부(232) 및 제2 도체화부(233)를 포함할 수 있다. 제2 채널부(231)는 제2 게이트 전극(G2)과 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제 도체화부(232)를 제2 소스 전극(S2)이라고 하고, 제2 도체화부(233)를 제2 드레인 전극(D2)이라고 할 수 있다.
도 16 및 도 17을 참조하면, 제1 액티브층(A1)의 일부는 도체화되어 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 될 수 있다.
제1 액티브층(A1) 및 제2 액티브층(A2)상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 제1 액티브층(A1) 및 제2 액티브층(A2)의 상면 전체를 커버할 수도 있고, 제1 액티브층(A1) 및 제2 액티브층(A2)의 일부만을 커버할 수도 있다. 게이트 절연막(140)은 제1 채널부(131) 및 제2 채널부(231)를 보호한다.
게이트 절연막(140) 인터페이스층(141) 및 인터페이스층(141) 상의 게이트 절연체(142)을 포함할 수 있다. 인터페이스층(141)은 게이트 절연체(142)보다 제1 채널부(131) 및 제2 채널부(231)에 가까이 배치된다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)이 배치된다.
제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)과 적어도 일부와 중첩한다. 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)과 적어도 일부와 중첩한다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 상에 층간 절연막(160)이 배치된다.
층간 절연막(160) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다.
데이터 라인(DL)은 제1 콘택홀(H1)을 통하여 제1 액티브층(A1)에 형성된 제1 소스 전극(S1)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(A1)과 중첩하는 데이터 라인(DL)의 일부를 제1 소스 전극(S1)이라고 할 수도 있다.
구동 전원 라인(PL)은 제5 콘택홀(H5)을 통하여 제2 액티브층(A2)에 형성된 제2 드레인 전극(D2)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(A2)과 중첩하는 구동 전원 라인(PL)의 일부를 제2 드레인 전극(D2)이라고 할 수도 있다.
도 16 및 도 17을 참조하면, 층간 절연막(160) 상에 제1 커패시터(C1)의 제2 커패시터 전극(C12), 제1 브리지(BR1) 및 제2 브리지(BR2)가 배치된다.
제2 커패시터 전극(C12)은 제1 커패시터 전극(C11)과 중첩되어 제1 커패시터(C1)가 형성된다.
제1 브리지(BR1)는 제2 커패시터 전극(C12)과 일체로 형성될 수 있다. 제1 브리지(BR1)는 제2 콘택홀(H2)를 통하여 도전재층(215)과 연결되고, 제3 콘택홀(H3)를 통하여 제2 소스 전극(S2)과 연결된다. 그 결과, 도전재층(215)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제2 브리지(BR2)는 제4 콘택홀(H4)를 통하여 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)과 연결되고, 제7 콘택홀(H7)를 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
데이터 라인(DL), 구동 전원 라인(PL), 제2 커패시터 전극(C12), 제1 브리지(BR1) 및 제2 브리지(BR2) 상에 평탄화층(175)이 배치된다. 평탄화층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제1 브리지(BR1)와 일체로 형성된 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 전극(711)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 17에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)는 비교적 큰 s-팩터(s-factor)를 가질 수 있다. 제2 박막 트랜지스터(TR2)는 구동 트랜지스터로 사용되어, 표시장치(800)의 계조 표현 능력을 향상시킬 수 있다.
제1 박막 트랜지스터(TR1)는 비교적 낮은 s-팩터(s-factor)를 가져, 우수한 스위칭 특성을 가질 수 있다. 제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터로 사용되어, 표시장치(800)의 표시 품질을 향상시킬 수 있다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 어느 한 화소(P)에 대한 평면도이고, 도 19는 도 18의 II-II'를 따라 자른 단면도이고, 도 20는 도 18의 III-III'를 따라 자른 단면도이다.
도 18의 표시장치(900)은, 도 14 내지 도 17에 도시된 표시장치(800)과 비교하여, 제1 액티브층(A1)와 중첩하는 제1 패드층(115)을 더 포함한다.
도 19 및 도 20을 참조하면, 제1 패드층(115)은 기판(110)과 제1 버퍼층(120) 사이에 배치된다. 보다 구체적으로, 제1 패드층(115)은 제1 버퍼층(120)과 제2 버퍼층(220) 사이에 배치된다.
제1 패드층(115)은 제1 액티브층(A1)의 제1 채널부(131)와 중첩하고, 제2 액티브층(A2)의 제2 채널부(231)와 중첩하지 않는다.
제1 패드층(115)은 도전성 및 광차단 특성을 가질 수 있다. 제1 패드층(115)을 광차단층이라고 할 수도 있다.
도 18 및 도 20을 참조하면, 층간 절연막(160) 상에 제3 브리지(BR3)가 배치된다. 제3 브리지(BR1)는 제8 콘택홀(H8)를 통하여 게이트 라인(GL)과 연결되고, 제9 콘택홀(H9)를 통하여 제1 패드층(115)과 연결된다. 제1 게이트 전극(G1)이 게이트 라인(GL)의 일부이기 때문에, 제3 브리지(BR1)에 의해 제1 패드층(115)이 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 연결될 수 있다.
도 21는 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 어느 한 화소(P)에 대한 평면도이고, 도 22은 도 21의 IV-IV'를 따라 자른 단면도이고, 도 23은 도 21의 V-V'를 따라 자른 단면도이다.
도 21의 표시장치(1000)은, 도 14 내지 도 17에 도시된 표시장치(800)과 비교하여, 제1 액티브층(A1)와 중첩하는 제1 패드층(115)을 더 포함한다.
도 21 내지 도 23을 참조하면, 제1 패드층(115)은 기판(110)과 제1 버퍼층(120) 사이에 배치된다. 보다 구체적으로, 제1 패드층(115)은 기판(110)과 제2 버퍼층(220) 사이에 배치된다.
도 21 내지 도 23을 참조하면, 층간 절연막(160) 상에 제3 브리지(BR3)가 배치된다. 제3 브리지(BR1)는 제8 콘택홀(H8)를 통하여 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결되고, 제9 콘택홀(H3)를 통하여 제1 패드층(115)과 연결된다. 그 결과, 제3 브리지(BR1)에 의해 제1 패드층(115)이 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결될 수 있다.
도 24는 본 발명의 또 다른 일 실시예에 따른 표시장치(1100)의 어느 한 화소(P)에 대한 평면도이고, 도 25는 도 24의 VI-VI'을 따라 자른 단면도이고, 도 26은 도 24의 VII-VII'을 따라 자른 단면도이다.
도 24 내지 26의 표시장치(1100)은, 도 18 내지 도 20의 표시장치(900)과 비교하여, 제1 패드층(115)은 기판(110)과 제2 버퍼층(220) 사이에 배치된다.
도 24 내지 도 26을 참조하면, 층간 절연막(160) 상에 제3 브리지(BR3)가 배치된다. 제3 브리지(BR1)는 제8 콘택홀(H8)를 통하여 게이트 라인(GL)과 연결되고, 제9 콘택홀(H9)를 통하여 제1 패드층(115)과 연결된다. 제1 게이트 전극(G1)이 게이트 라인(GL)의 일부이기 때문에, 제3 브리지(BR1)에 의해 제1 패드층(115)이 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 연결될 수 있다.
도 27는 본 발명의 또 다른 일 실시예에 따른 표시장치(1200)의 어느 한 화소(P)에 대한 회로도이다.
도 27은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 27에 도시된 표시장치(1200)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 27을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 28은 본 발명의 또 다른 일 실시예에 따른 표시장치(1300)의 어느 한 화소에 대한 회로도이다.
도 28에 도시된 표시장치(1300)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 28의 화소(P)는 도 27의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 28의 화소 구동부(PDC)는 도 27의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 28을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600, 700: 박막 트랜지스터 기판
800, 900, 1000, 1100, 1200, 1300: 표시장치
110: 기판 120: 제1 버퍼층
220 제2 버퍼층 140: 제1 게이트 절연막
160: 층간 절연막 175: 평탄화층
711: 제1 전극 712: 유기 발광층
713: 제2 전극 750: 뱅크

Claims (34)

  1. 기판;
    상기 기판 상의 제1 박막 트랜지스터; 및
    상기 기판 상의 제2 박막 트랜지스터;를 포함하며,
    상기 제1 박막 트랜지스터는,
    제1 채널부를 갖는 제1 액티브층;
    상기 제1 액티브층 상의 제1 게이트 절연막;
    상기 제1 게이트 절연막 상의 제1 게이트 전극;
    상기 제1 액티브층과 연결된 제1 소스 전극; 및
    상기 제1 소스 전극과 이격되어, 상기 제1 액티브층과 연결된 제1 드레인 전극;을 포함하며,
    상기 제2 박막 트랜지스터는,
    상기 기판 상의 도전재층;
    상기 도전재층 상의 제1 버퍼층;
    상기 제1 버퍼층 상의, 제2 채널부를 갖는 제2 액티브층;
    상기 제2 액티브층 상의 제2 게이트 절연막;
    상기 제2 게이트 절연막 상의 제2 게이트 전극;
    상기 제2 액티브층과 연결된 제2 소스 전극; 및
    상기 제2 소스 전극과 이격되어, 상기 제2 액티브층과 연결된 제2 드레인 전극;을 포함하며,
    상기 도전재층은 상기 제2 소스 전극과 연결되며, 상기 제2 채널부와 중첩하는, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터보다 큰 s-팩터를 갖는, 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 도전재층은 광차단 특성을 갖는, 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 도전재층은 상기 제1 채널부와 중첩하지 않는, 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1 버퍼층은 상기 기판과 상기 제1 액티브층 사이 및 상기 기판과 상기 제2 액티브층 사이에 배치된, 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제1 버퍼층은 50 내지 300nm의 두께를 갖는, 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 버퍼층 대비 0.75 내지 5배의 두께를 갖는 박막 트랜지스터 기판.
  8. 제1항에 있어서, 상기 제1 버퍼층은
    상기 도전재층 상의 수소 차단층; 및
    상기 수소 차단층 상의 버퍼 절연층;을 포함하는, 박막 트랜지스터 기판.
  9. 제8항에 있어서,
    상기 수소 차단층은 실리콘 질화물(SiNx)을 포함하는, 박막 트랜지스터 기판.
  10. 제8항에 있어서,
    상기 수소 차단층은 10 내지 100nm의 두께를 갖는, 박막 트랜지스터 기판.
  11. 제1항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 동일한 두께를 갖는, 박막 트랜지스터 기판.
  12. 제1항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 일체로 이루어진, 박막 트랜지스터 기판.
  13. 제1항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 중 적어도 하나는,
    게이트 절연체; 및
    상기 게이트 절연체 상의 인터페이스층;을 포함하며,
    상기 인터페이스층은 상기 게이트 절연체보다, 상기 제1 채널부 및 상기 제2 채널부 중 어느 하나에 가까이 배치된, 박막 트랜지스터 기판.
  14. 제13항에 있어서,
    상기 인터페이스층은 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성된, 박막 트랜지스터 기판.
  15. 제13항에 있어서,
    상기 인터페이스층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 금속 산화물 중 적어도 하나를 포함하는, 박막 트랜지스터 기판.
  16. 제15항에 있어서,
    상기 인터페이스층은 SiO2를 포함하는, 박막 트랜지스터 기판.
  17. 제13항에 있어서,
    상기 인터페이스층은 1 내지 10nm의 두께를 갖는, 박막 트랜지스터 기판.
  18. 제1항에 있어서,
    상기 기판과 상기 제1 버퍼층 사이에 배치되며, 상기 제1 채널부와 중첩하는 제1 패드층을 더 포함하는, 박막 트랜지스터 기판.
  19. 제18항에 있어서,
    상기 제1 패드층은 상기 제2 채널부와 중첩하지 않는, 박막 트랜지스터 기판.
  20. 제18항에 있어서,
    상기 제1 패드층은 도전성 및 광차단 특성을 갖는, 박막 트랜지스터 기판.
  21. 제18항에 있어서,
    상기 제1 패드층은 상기 제1 게이트 전극과 연결된, 박막 트랜지스터 기판.
  22. 제18항에 있어서,
    상기 기판과 상기 제1 버퍼층 사이의 제2 버퍼층을 더 포함하는, 박막 트랜지스터 기판.
  23. 제22항에 있어서,
    상기 도전재층은 상기 제1 버퍼층과 상기 제2 버퍼층 사이에 배치된, 박막 트랜지스터 기판.
  24. 제22항에 있어서,
    상기 제1 패드층은 상기 기판과 상기 제2 버퍼층 사이에 배치된, 박막 트랜지스터 기판.
  25. 제24항에 있어서,
    상기 제1 패드층은 상기 제1 소스 전극과 연결된, 박막 트랜지스터 기판.
  26. 제24항에 있어서,
    상기 제1 패드층은 상기 제1 게이트 전극과 연결된, 박막 트랜지스터 기판.
  27. 제22항에 있어서,
    상기 제1 패드층은 상기 제1 버퍼층과 상기 제2 버퍼층 사이에 배치된, 박막 트랜지스터 기판.
  28. 제27항에 있어서,
    상기 제1 패드층은 상기 제1 게이트 전극과 연결된, 박막 트랜지스터 기판.
  29. 제1항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는 산화물 반도체 물질을 포함하는, 박막 트랜지스터 기판.
  30. 제29항에 있어서,
    상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터 기판.
  31. 제1항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터 기판.
  32. 제31항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터 기판.
  33. 제1항 내지 제32중 중 어느 한 항의 박막 트랜지스터 기판; 및
    상기 박막 트랜지스터 기판의 상기 제2 박막 트랜지스터와 연결된 표시 소자;를 포함하는, 표시장치.
  34. 제33항에 있어서,
    상기 표시 소자는 유기발광 다이오드를 포함하는, 표시장치.
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