KR20240057965A - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

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KR20240057965A
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Abstract

본 발명의 일 실시예는, 액티브층, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극 및 서로 이격되어 각각 상기 액티브층과 연결된 소스 전극 및 드레인 전극;을 포함하고, 상기 액티브층은 제1 액티브층을 포함하고, 상기 제1 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부의 일측과 연결된 제1 연결부 및 상기 채널부의 타측과 연결된 제2 연결부를 포함하고, 상기 채널부는 결정질 구조를 가지며, 상기 제1 연결부는 상기 채널부와 접촉하는 제1 비정질부를 포함하고, 상기 제2 연결부는 상기 채널부와 접촉하는 제2 비정질부를 포함하는 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법 및 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다.
최근, 산화물 반도체 박막 트랜지스터의 장점을 극대화하기 위하여, 산화물 박막 트랜지스터에 비하여 안정성, 전기적 특성 등을 향상시키고자 하는 연구들이 진행되고 있다.
본 발명의 일 실시예는, 결정질(crystalline) 부분과 비정질(amorphous) 부분을 모두 갖는 액티브층을 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 결정질(crystalline) 산화물 반도체층의 일부분이 도펀트를 이용한 도핑에 의해 비정질화된, 비정질부를 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 결정질 부분과 비정질 부분을 모두 포함하는 박막 트랜지스터의 제조방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 상기와 같은 박막 트랜지스터를 포함하여, 우수한 신뢰성을 갖는 있는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극, 서로 이격되어 각각 상기 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 액티브층은 제1 액티브층을 포함하고, 상기 제1 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부의 일측과 연결된 제1 연결부 및 상기 채널부의 타측과 연결된 제2 연결부를 포함하고, 상기 채널부는 결정질 구조를 가지며, 상기 제1 연결부는 상기 채널부와 접촉하는 제1 비정질부를 포함하고, 상기 제2 연결부는 상기 채널부와 접촉하는 제2 비정질부를 포함하는, 박막 트랜지스터를 제공한다.
상기 제1 액티브층의 상기 채널부는 큐빅(Cubic) 결정 구조, 빅스 바이트(Bixbyte) 결정 구조, 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조, 스피넬(Spinel) 결정 구조, 육방정계(Hexagonal) 결정 구조 및 워자이트(Wurtzite) 결정 구조 중 적어도 하나의 결정 구조를 포함할 수 있다.
상기 제1 액티브층의 상기 채널부는 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조를 가질 수 있다.
상기 제1 액티브층의 상기 채널부는 (211) 결정면, (222) 결정면 및 (400) 결정면 중 적어도 하나를 포함할 수 있다.
상기 제1 액티브층의 상기 채널부는 X-선 회절 분석(XRD)에서 (221)면, (222)면, (400)면에 대해 피크를 가질 수 있다.
상기 제1 액티브층의 상기 채널부는 수평면에 대해 30 내지 60°의 경사를 갖는 결정면을 포함할 수 있다.
상기 제1 액티브층은 산화물 반도체 물질 및 상기 산화물 반도체 물질에 분산된 결정화 제어 원소를 포함할 수 있다.
상기 결정화 제어 원소는, 베릴륨(Be), 붕소(B), 탄소(C), 알루미늄(Al), 실리콘(Si), 철(Fe), 칼슘(Ca), 주석(Sn) 티나늄(Ti), 탄탈럼(Ta), 바나듐(V), 이트륨(Y), 지르코늄(Zr), 하프늄(Hf), 란타넘(La) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 결정화 제어 원소는 알루미늄(Al)일 수 있다.
상기 결정화 제어 원소는, 산소를 제외한 상기 제1 액티브층의 전체 원자에 대하여 0.1 내지 10 원자%(at %)의 함량을 가질 수 있다.
상기 결정화 제어 원소는, 산소를 제외한 상기 제1 액티브층의 전체 원자에 대하여 0.5 내지 6 원자%(at %)의 함량을 가질 수 있다.
상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, IGZO(InGaZnO)계, ITO(InSnO)계, IGZTO (InGaZnSnO)계, ITZO(InSnZnO)계, ZnO계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 비정질부 및 상기 제2 비정질부는 온 주입에 의해 도핑된 도펀트를 포함할 수 있다.
상기 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
상기 제1 액티브층의 상기 제1 연결부는 상기 제1 비정질부와 접촉하는 제1 결정질부를 더 포함하고, 상기 제1 액티브층의 상기 제2 연결부는 상기 제2 비정질부와 접촉하는 제2 결정질부를 더 포함할 수 있다.
상기 제1 비정질부는 상기 채널부와 상기 제1 결정질부 사이에 배치되고, 상기 제2 비정질부는 상기 채널부와 상기 제2 결정질부 사이에 배치되고, 상기 제1 결정질부 및 상기 제2 결정질부는 상기 채널부와 동일한 결정 구조를 가질 수 있다.
상기 제1 연결부는 상기 제1 결정질부와 접촉하는 제3 비정질부를 더 포함하고, 상기 제1 결정질부는 상기 제1 비정질부 및 상기 제3 비정질부 사이에 배치될 수 있다.
상기 제2 연결부는 상기 제2 결정질부와 접촉하는 제4 비정질부를 더 포함하며, 상기 제2 결정질부는 상기 제2 비정질부 및 상기 제4 비정질부 사이에 배치될 수 있다.
상기 소스 전극은 상기 게이트 전극과 동일층에 배치되어 상기 제1 연결부와 연결되고, 상기 소스 전극은 상기 제1 결정질부와 중첩하고, 상기 제1 비정질부와 중첩하지 않을 수 있다.
상기 드레인 전극은 상기 게이트 전극과 동일층에 배치되어 상기 제2 연결부와 연결되고, 상기 드레인 전극은 상기 제2 결정질부와 중첩하고, 상기 제2 비정질부와 중첩하지 않을 수 있다.
상기 박막 트랜지스터는 상기 제1 결정질부 상의 제1 도전성 패턴 및 상기 제2 결정질부 상의 제2 도전성 패턴을 더 포함하며, 상기 제1 도전성 패턴은 상기 제1 비정질부와 중첩하지 않고, 상기 제2 도전성 패턴은 상기 제2 비정질부와 중첩하지 않을 수 있다.
상기 액티브층은 상기 제1 액티브층과 중첩하여 상기 제1 액티브층과 접촉하는 비정질 액티브층을 더 포함하며, 상기 비정질 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부의 일측과 연결된 제1 연결부 및 상기 채널부의 타측과 연결된 제2 연결부를 포함하고, 상기 비정질 액티브층의 상기 채널부, 상기 제1 연결부 및 제2 연결부는 비정질 구조를 가질 수 있다.
상기 비정질 액티브층의 상기 채널부는 상기 제1 액티브층의 상기 채널부보다 낮는 캐리어 농도를 가질 수 있다.
상기 비정질 액티브층은 1 내지 5nm의 두께를 가질 수 있다.
상기 제1 액티브층은 상기 비정질 액티브층과 상기 게이트 전극 사이에 배치될 수 있다.
상기 비정질 액티브층은 상기 제1 액티브층과 상기 게이트 전극 사이에 배치될 수 있다.
상기 비정질 액티브층은, 상기 제1 액티브층과 접촉하는 제1 비정질 액티브층 및 상기 제1 비정질 액티브층과 대향되어 상기 제1 액티브층과 접촉하는 제2 비정질 액티브층을 포함할 수 있다.
상기 액티브층은 상기 제1 액티브층과 중첩하여 상기 제1 액티브층과 접촉하는 배리어 액티브층을 더 포함하며, 상기 배리어 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부의 일측과 연결된 제1 비정질부 및 상기 채널부의 타측과 연결된 제2 비정질부를 포함하고, 상기 배리어 액티브층의 상기 채널부는 결정질 구조를 가지며, 상기 배리어 액티브층의 상기 제1 비정질부 및 상기 제2 비정질부는 비정질 구조를 가질 수 있다.
상기 배리어 액티브층의 상기 채널부는 상기 제1 액티브층의 상기 채널부보다 낮는 캐리어 농도를 가질 수 있다.
상기 배리어 액티브층은 5 내지 30nm의 두께를 가질 수 있다.
상기 제1 액티브층은 상기 배리어 액티브층과 상기 게이트 전극 사이에 배치될 수 있다.
상기 배리어 액티브층은 상기 제1 액티브층과 상기 게이트 전극 사이에 배치될 수 있다.
상기 배리어 액티브층은 상기 제1 액티브층과 접촉하는 제1 배리어 액티브층 및 상기 제1 배리어 액티브층과 대향되어 상기 제1 액티브층과 접촉하는 제2 배리어 액티브층을 포함할 수 있다.
상기 배리어 액티브층은 상기 제1 비정질부와 접촉하는 제1 결정질부를 더 포함하고, 상기 제1 비정질부는 상기 채널부와 상기 제1 결정질부 사이에 배치될 수 있다.
상기 배리어 액티브층은 상기 제2 비정질부와 접촉하는 제2 결정질부를 더 포함하고, 상기 제2 비정질부는 상기 채널부와 상기 제2 결정질부 사이에 배치될 수 있다.
상기 배리어 액티브층은 상기 제1 결정질부와 접촉하는 제3 비정질부를 더 포함하고, 상기 배리어 액티브층의 상기 제1 결정질부는 상기 제1 비정질부 및 상기 제3 비정질부 사이에 배치될 수 있다.
상기 배리어 액티브층은 상기 제2 결정질부와 접촉하는 제4 비정질부를 더 포함하며, 상기 배리어 액티브층의 상기 제2 결정질부는 상기 제2 비정질부 및 상기 제4 비정질부 사이에 배치될 수 있다.
상기 액티브층은 상기 비정질 액티브층과 대향되어 상기 제1 액티브층과 중첩 및 접촉하는 배리어 액티브층을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 기판, 상기 기판 상의 차광층, 상기 차광층 상에 배치된 상기의 박막 트랜지스터 및 상기 차광층과 연결된 커패시터를 포함하며, 상기 커패시터는 제1 커패시터 전극 및 제2 커패시터 전극을 포함하고, 상기 제1 커패시터 전극은 상기 차광층과 일체로 이루어지고, 상기 제2 커패시터 전극은 상기 액티브층과 동일층에 배치된, 박막 트랜지스터 기판을 제공한다.
상기 제2 커패시터 전극은 비정질 구조를 갖는 층을 포함할 수 있다.
상기 제2 커패시터 전극은 결정질 구조를 갖는 층을 포함할 수 있다.
상기 제2 커패시터 전극은 상기 결정질 구조를 갖는 층 상에 배치된 도전성 패턴을 더 포함할 수 있다.
상기 커패시터는 제2 커패시터 전극 상의 제3 커패시터 전극을 더 포함하고, 상기 제3 커패시터 전극은 상기 소스 전극 및 상기 드레인 전극과 동일 층 상에 배치될 수 있다.
상기 커패시터는 제2 커패시터 전극 상의 제3 커패시터 전극을 더 포함하고, 상기 제3 커패시터 전극은 게이트 전극과 동일 층 상에 배치될 수 있다.
본 발명의 또 다른 일 실시예는, 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.
본 발명의 또 다른 일 실시예는, 기판 상에 액티브층을 형성하는 단계, 상기 액티브층 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계 및 도펀트를 이용하여 상기 액티브층을 선택적으로 도핑하는 단계를 포함하며, 상기 액티브층을 형성하는 단계는 결정성 산화물 반도체 물질을 이용하여 제1 산화물 반도체 물질층을 형성하는 단계, 상기 제1 산화물 반도체 물질층을 패터닝하여, 액티브 패턴을 형성하는 단계 및 상기 액티브 패턴을 열처리하여, 결정질의 액티브 패턴을 갖는 제1 액티브층을 형성하는 단계를 포함하며, 상기 액티브층 중 상기 도펀트가 도핑된 영역은 비정질 구조를 갖는, 박막 트랜지스터의 제조방법을 제공한다.
상기 제1 산화물 반도체 물질층은 산화물 반도체 물질 및 결정화 제어 원소를 포함할 수 있다.
상기 경절화 제어 원소는, 베릴륨(Be), 붕소(B), 탄소(C), 알루미늄(Al), 실리콘(Si), 철(Fe), 칼슘(Ca), 티나늄(Ti), 탄탈럼(Ta), 바나듐(V), 이트륨(Y), 지르코늄(Zr), 하프늄(Hf), 란타넘(La) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 액티브층을 형성하는 단계는 비정질 산화물 반도체 물질을 이용하여 비정질 산화물 반도체 물질층을 형성하는 단계를 더 포함할 수 있다.
상기 액티브층을 형성하는 단계는 결정질 산화물 반도체 물질을 이용하여 배리어 산화물 반도체 물질층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 액티브층이 결정질(crystalline) 부분과 비정질(amorphous) 부분을 모두 가져, 박막 트랜지스터가 우수한 신뢰성 및 우수한 전기적 특성을 가질 수 있다. 이러한 박막 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 표시장치는 우수한 표시 성능 및 우수한 신뢰성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 도핑 과정에서, 게이트 전극, 소스 전극, 드레인 전극 및 도전성 패턴 중 적어도 하나를 마스크로 사용함으로써, 결정질(crystalline) 부분과 비정질(amorphous) 부분을 모두 갖는 액티브층을 포함하는 박막 트랜지스터를 용이하게 제조할 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조에 대한 개략도이다.
도 3은 제1 액티브층의 채널부에 대한 X선 회절 분석(XRD) 그래프이다.
도 4은 제1 액티브층의 채널부에 대한 투과전자현미경(TEM; Transmission Electron Microscope) 사진이다.
도 5는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 18은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 19는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 20은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 21은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 22는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 23은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 24는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 25는 도 24의 어느 한 화소에 대한 회로도이다.
도 26은 도 25의 화소에 대한 평면도이다.
도 27은 도 26의 I-I'를 따라 자른 단면도이다.
도 28은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 29는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 30은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극이 구별되어 있지만, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 예를 들어, 어느 한 실시예에 따른 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예에 따른 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 기판(110) 상의 액티브층(ACT), 액티브층(ACT)과 적어도 일부 중첩하는 게이트 전극(150), 서로 이격되어 각각 액티브층(ACT)과 연결된 소스 전극(160) 및 드레인 전극(170)을 포함한다. 액티브층(ACT)은 채널부(CN), 채널부(CN)의 일측과 연결된 제1 연결부(CON1) 및 채널부(CN)의 타측과 연결된 제2 연결부(CON2)를 포함한다. 채널부(CN)는 게이트 전극(150)과 중첩한다.
박막 트랜지스터(100)는 기판(110) 상에 배치될 수 있다. 박막 트랜지스터(100)를 지지하고 있는 것이라면, 제한 없이 기판(110)이라고 할 수 있다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 차광층(111)이 배치될 수 있다. 차광층(111)은 채널부(CN)와 중첩한다. 차광층(111)은 외부로부터 입사되는 광을 차단하여, 채널부(CN)를 보호한다.
차광층(111)은 광차단 특성을 갖는 재료로 만들어질 수 있다. 차광층(111)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 차광층(111)은 전기 전도성을 가질 수 있다.
차광층(111)은 소스 전극(160) 및 드레인 전극(170) 중 어느 하나와 전기적으로 연결될 수 있다. 차광층(111)은 생략될 수도 있다.
차광층(111) 상에 버퍼층(112)이 배치된다. 버퍼층(112)은 절연 물질로 만들어질 수 있다. 예를 들어, 버퍼층(112)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물과 같은 절연 물질 중 적어도 하나를 포함할 수 있다. 버퍼층(112)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(112)은 공기 및 수분을 차단하여 액티브층(ACT)을 보호할 수 있다. 또한, 버퍼층(112)에 의해 차광층(111)이 배치된 기판(110) 상부의 표면이 균일해질 수 있다.
액티브층(ACT)은 버퍼층(112) 상에 배치된다.
본 발명의 일 실시예에 따르면, 액티브층(ACT)은 반도체 물질에 의하여 형성될 수 있다. 액티브층(ACT)은, 예를 들어, 산화물 반도체층를 포함할 수 있다.
도 1을 참조하면, 액티브층(ACT)은 제1 액티브층(130)을 포함한다. 도 1에 제1 액티브층(130)에 의하여 액티브층(ACT)이 형성된 구조가 예시적으로 개시되어 있다. 제1 액티브층(130)은 산화물 반도체층이다.
제1 액티브층(130)은 산화물 반도체 물질 및 산화물 반도체 물질에 분산된 결정화 제어 원소를 포함할 수 있다.
제1 액티브층(130)은 결정성 산화물 반도체 물질을 포함할 수 있다. 제1 액티브층(130)에 포함된 산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, IGZO(InGaZnO)계, ITO(InSnO)계, IGZTO (InGaZnSnO)계, ITZO(InSnZnO)계, ZnO계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 결정성을 가지며 높은 이동도를 갖는 다른 산화물 반도체 물질로 제1 액티브층(130)이 만들어질 수도 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130) 형성을 위한 산화물 반도체 물질로, 예를 들어, 전체 금속 원소 중 인듐(In)의 함량이, 원자 수 기준으로 50 원자%(at %) 이상인 인듐계 산화물 반도체 물질이 사용될 수 있다. 예를 들어, 제1 액티브층(130)은, 전체 금속 원소 중 원자 수 기준으로 인듐(In)의 함량이 50 원자%(at %) 이상인 IZO(InZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질, IGZO(InGaZnO)계 산화물 반도체 물질 및 ITO(InSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 제1 액티브층(130) 형성을 위한 산화물 반도체 물질로, 인듐(In)과 아연(Zn)의 비율(In:Zn)이 5:5, 6:4, 7:3, 8:2 또는 9:1인 IZO(InZnO)계 산화물 반도체 물질, 인듐(In)과 갈륨(Ga)의 비율(In:Ga)이 7:3, 8:2 또는 9:1인 IGO (InGaO)계 산화물 반도체 물질, 인듐(In)과 "아연(Zn)+갈륨(Ga)"의 비율[In: (Zn+Ga)]이 5:5, 6:4, 7:3 또는 8:2인 IGZO(InGaZnO)계 산화물 반도체 물질, 인듐(In)과 주석(Sn)의 비율(In:Sn)이 5:5, 6:4, 7:3, 8:2 또는 9:1인 ITO(InSnO)계 산화물 반도체 물질이 사용될 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)이 높은 농도의 인듐(In)을 포함하기 때문에, 채널부(CN)가 고이동도 특성을 가질 수 있고, 박막 트랜지스터(100)가 우수한 전기적 특성을 가질 수 있다. 예를 들어, 제1 액티브층(130)은 40 cm2/Vs 이상의 이동도를 가질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 액티브층에(130)에 인듐(In)이 높은 농도로 포함되지만, 제1 액티브층에(130)이 결정질(crystalline) 부분과 비정질(amorphous) 부분을 모두 포함하기 때문에, 박막 트랜지스터(100)가 우수한 구동 안정성 및 신뢰성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 산화물 반도체 물질에 분산된 결정화 제어 원소를 포함할 수 있다.
결정화 제어 원소는, 베릴륨(Be), 붕소(B), 탄소(C), 알루미늄(Al), 실리콘(Si), 철(Fe), 칼슘(Ca), 주석(Sn) 티나늄(Ti), 탄탈럼(Ta), 바나듐(V), 이트륨(Y), 지르코늄(Zr), 하프늄(Hf), 란타넘(La) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
결정화 제어 원소는 산소와의 결합력이 큰 원소로, 제1 액티브층(130)의 결정화 속도를 지연시킬 수 있다. 제1 액티브층(130)은 증착 및 패터닝에 의하여 형성될 수 있는데, 결정화 제어 원소는 증착 과정에서 제1 액티브층(130)의 결정화를 방지하여, 제1 액티브층(130)의 패터닝성이 저하되는 것을 방지한다.
반면, 결정화 제어 원소는 열처리에 의한 제1 액티브층(130)의 결정화를 막지는 못한다. 그 결과, 제1 액티브층(130) 형성을 위한 패터닝 후 열처리 과정에서 제1 액티브층(130)이 결정화될 수 있다.
본 발명의 일 실시예에 따르면, 결정화 제어 원소로 알루미늄(Al)이 사용될 수 있다. 제1 액티브층(130)이 소량의 알루미늄(Al)을 포함하는 경우, 증착 과정에서 제1 액티브층(130)의 결정화가 방지될 수 있고, 열처리 공정에 의하여 제1 액티브층(130)이 결정화될 수 있다.
본 발명의 일 실시예에 따르면, 결정화 제어 원소는 산소를 제외한 제1 액티브층(130)의 전체 원자에 대하여 0.1 내지 10 원자%(at %)의 함량을 가질 수 있다. 결정화 제어 원소의 함량이 산소를 제외한 제1 액티브층(130)의 전체 원자에 대하여 0.1 원자%(at %) 미만인 경우, 증착 과정에서 결정화 방지 효과가 충분히 발휘되지 못할 수 있다. 그 결과, 제1 액티브층(130) 형성용 산화물 반도체 물질을 증착 후, 패터닝하는 과정에서 어려움이 발생할 수 있다.
반면, 결정화 제어 원소의 함량이 산소를 제외한 제1 액티브층(130)의 전체 원자에 대하여 10 원자%(at %)를 초과하는 경우, 과량의 결정화 제어 원소로 인해 패터닝 후 열처리 공정에서 제1 액티브층(130)이 결정화되지 못하거나 결정화율이 저하될 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따르면, 결정화 제어 원소는, 산소를 제외한 상기 제1 액티브층의 전체 원자에 대하여 0.5 내지 6 원자%(at %)의 함량을 가질 수 있다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 액티브층(ACT)은 채널부(CN), 제1 연결부(CON1) 및 제2 연결부(CON2)를 포함한다. 도 1을 참조하면, 제1 액티브층(130)에 의하여 액티브층(ACT)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 결정질 산화물 반도체 물질에 의하여 만들어질 수 있다. 제1 액티브층(130) 중 특정의 부분은 선택적으로 도체화될 수 있으며, 선택적으로 도체화된 부분은 우수한 전기 전도성을 가져 연결부가 될 수 있다. 또한, 선택적으로 도체화된 부분은 비정질 구조를 가질 수 있다.
선택적 도체화는 제1 액티브층(130) 중 선택된 부분의 도전성을 향상시키거나, 선택된 부분에 도전성을 부여하는 것을 지칭한다. 본 발명의 일 실시예에 따르면, 선택된 영역에 도펀트를 도핑하는 것에 의하여 선택적 도체화가 이루어질 수 있다. 또한, 도펀트 도핑에 의하여 비정질부(130a, 130b)가 형성될 수도 있다.
본 발명의 일 실시예에 따르면, 도펀트 이온을 주입(implantation)하는 것에 의하여 도핑이 이루어질 수 있다. 제1 비정질부(130a) 및 제2 비정질부(130b)는 이온 주입에 의해 도핑된 도펀트를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 결정질 산화물 반도체 물질에 의하여 제1 액티브층(130)이 형성되고, 제1 액티브층(130) 중 선택된 부분들이 도펀트 주입에 의해 도핑됨으로써, 제1 비정질부(130a) 및 제2 비정질부(130b)가 형성될 수 있다.
도펀트 도핑에 의하여 형성된 제1 비정질부(130a) 및 제2 비정질부(130b)는 도체화된 부분이며, 우수한 전기 전도성을 가질 수 있다. 그 결과, 제1 비정질부(130a)는 제1 연결부(CON1)가 되고, 제2 비정질부(130b)는 제2 연결부(CON2)가 될 수 있다.
이러한 구성에 의하여, 도 1에 도시된 바와 같이, 제1 액티브층(130)은 채널부(130n), 제1 연결부(CON1) 및 제2 연결부(CON2)를 포함할 수 있다.
제1 액티브층(130)의 채널부(130n)는 게이트 전극(150)과 중첩하는 영역이다. 제1 연결부(CON1)는 채널부(130n)의 일측과 연결되고, 제2 연결부(CON2)는 채널부(130n)의 타측과 연결된다. 또한, 제1 액티브층(130)의 제1 연결부(CON1)는 제1 비정질부(first amorphous portion) (130a)를 포함하고, 제2 연결부(CON2)는 제2 비정질부(second amorphous portion)(130b)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 비정질부(130a) 및 제2 비정질부(130b)는 채널부(130n)보다 도펀트를 더 많이 포함하고 있는 부분이라고 할 수도 있다.
제1 액티브층(130) 중 도펀트가 도핑되지 않고, 도체화 되지 않은 부분은 채널부(130n)가 될 수 있다.
도 1을 참조하면, 게이트 전극(150)을 마스크로 하여 도핑이 이루어질 수 있으며, 그 결과, 제1 액티브층(130) 중 게이트 전극(150)과 중첩되는 부분은 도핑되지 않아 채널부(130n)가 될 수 있다.
도펀트에 의한 도핑에 의해, 채널부(130n)의 경계가 명확해질 수 있다. 또한, 도펀트 도핑에 의해, 제1 액티브층(130) 중 게이트 전극(150)과 중첩하지 않는 영역이 도체화 되어, 소스 전극(160)과 채널부(130n) 사이 및 드레인 전극(170)과 채널부(130n) 사이의 전기적 연결 특성이 향상될 수 있다.
제1 액티브층(130)에 의하여 액티브층(ACT)이 형성되기 때문에, 제1 액티브층(130)의 채널부(130n)는 액티브층(ACT)의 채널부(CN)가 되고, 제1 액티브층(130)의 제1 비정질부(130a)는 액티브층(ACT)의 제1 연결부(CON1)가 되고, 제1 액티브층(130)의 제2 비정질부(130b)는 액티브층(ACT)의 제2 연결부(CON2)가 될 수 있다.
제1 액티브층(130)에 대한 선택적 도체화에 의해, 채널부(130n), 제1 연결부 및 제2 연결부가 서로 구별될 수 있다.
제1 액티브층(130)의 채널부(130n)는 게이트 전극(150)과 중첩한다. 채널부(130n)는 도체화되지 않은 부분이다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 결정성 산화물 반도체 물질로 만들어질 수 있으며, 도체화되지 않은 채널부(130n)는 결정질 구조(crystalline structure)를 가질 수 있다.
결정질 구조(crystalline structure)를 갖는 채널부(130n)는 우수한 물리적 화학적 안정성을 가질 수 있다. 그 결과, 박막 트랜지스터(100)의 제조 과정 및 사용 과정에서 채널부(130n)가 손상되거나, 채널부(130n)의 물성이 변형되는 것이 방지될 수 있다. 그에 따라, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 우수한 구동 안정성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)의 채널부(130n)는 큐빅(Cubic) 결정 구조, 빅스 바이트(Bixbyte) 결정 구조, 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조, 스피넬(Spinel) 결정 구조, 육방정계(Hexagonal) 결정 구조 및 워자이트(Wurtzite) 결정 구조 중 적어도 하나의 결정 구조를 포함할 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따른 제1 액티브층(130)의 채널부(130n)는, 예를 들어, 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조를 가질 수 있다.
도 2는 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조에 대한 개략도이다.
도 2를 참조하면, 제1 액티브층(130)에 포함된 금속 원자(M)에 의하여 형성된 8면체(octahedron) 내부에 산소 원자(O)가 배치되고, 산소 원자(O)에 의하여 형성된 사면체(tetrahedron) 내부에 금속 원자(M)가 배치되어, 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)에 포함된 금속 원자 및 산소 원자에 의하여 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조가 형성되고, 결정화 제어 원소는 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조 내에 저농도로 분산될 수 있다. 따라서, 제1 액티브층(130)의 채널부(130n)는 금속 원자 및 산소 원자에 의하여 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조 및 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조 내에 분산된 결정화 제어 원소를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)의 채널부(130n)는 결정면을 가질 수 있다. 제1 액티브층(130)의 채널부(130n)는 (211) 결정면, (222) 결정면 및 (400) 결정면 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 액티브층(130)의 채널부(130n)는 (222) 결정면을 가질 수 있다.
도 3은 제1 액티브층(130)의 채널부(130n)에 대한 X선 회절 분석(XRD) 그래프이다.
본 발명의 일 실시예에 따르면, 10° 내지 50°의 회절각(2θ) 범위에서 X선 회절 분석(XRD)을 실시하면, 결정면들에 대응하는 피크들을 갖는 XRD 그래프가 얻어질 수 있다. 도 3에 도시된 X선 회절 분석(XRD) 그래프를 참조하면, (211) 결정면, (222) 결정면 및 (400) 결정면에 해당하는 피크들이 검출된다는 것을 확인할 수 있다. 따라서, 제1 액티브층(130)의 채널부(130n)는 (211) 결정면, (222) 결정면 및 (400) 결정면을 가진다고 할 수 있다.
또한, 도 3을 참조하면, 제1 액티브층(130)의 채널부(130n)에 대한 X선 회절 분석(XRD) 그래프에서 (222) 결정면의 피크가 가장 크다는 것을 확인할 수 있다. 따라서, 제1 액티브층(130)의 채널부(130n)에는 (222) 결정면이 주로 형성된다고 할 수 있다.
도 4는 제1 액티브층(130)의 채널부(130n)에 대한 투과전자현미경(TEM; Transmission Electron Microscope) 사진이다.
도 4를 참조하면, 제1 액티브층(130)의 채널부(130n)는 수평면에 대해 30 내지 60°의 경사를 갖는 결정면을 포함하는 것을 확인할 수 있다. 본 발명의 일 실시예에 따르면, 수평면은 제1 액티브층(130)의 채널부(130n)의 상면과 평행한 면이다. 본 발명의 일 실시예에 따르면, 수평면은 게이트 전극(150)의 하부면과 평행할 수 있다. 도 4에서 "DC"는 경사 방향을 표시한다.
도 1을 참조하면, 박막 트랜지스터(100)의 액티브층(ACT)인 제1 액티브층(130) 상에 게이트 절연막(151)이 배치된다. 게이트 절연막(151)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(151)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 게이트 절연막(151)은 채널부(CN)를 보호한다.
도 1을 참조하면, 게이트 절연막(151)은 기판(110) 상에 일체로 형성될 수 있다. 예를 들어, 게이트 절연막(151)은, 콘택 영역을 제외하고, 채널부(CN), 제1 연결부(CON1) 및 제2 연결부(CON2)를 모두 커버할 수 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(151)이 패터닝될 수도 있다. 예를 들어, 게이트 절연막(151)은 게이트 전극(150)에 대응되는 형상으로 패터닝될 수도 있다.
게이트 전극(150)은 게이트 절연막(151) 상에 배치된다. 게이트 전극(150)은 박막 트랜지스터(100)의 채널부(CN)인 제1 액티브층(130)의 채널부(130n) 와 중첩한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도 1을 참조하면, 게이트 절연막 (151) 및 게이트 전극(150) 상에 층간 절연막(152)이 배치된다. 층간 절연막(152)은 절연 물질로 이루어진 절연층이다. 층간 절연막(152)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 층간 절연막(152) 상에 소스 전극(160) 및 드레인 전극(170)이 배치될 수 있다.
소스 전극(160) 및 드레인 전극(170)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(160) 및 드레인 전극(170)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 소스 전극(160)은 제1 연결부(CON1)와 연결될 수 있다. 구체적으로, 소스 전극(160)은 콘택홀을 통해 제1 액티브층(130)의 제1 비정질부(130a)와 전기적으로 연결될 수 있다. 그 결과, 소스 전극(160)은 액티브층(ACT)과 연결되어, 채널부(CN)로 전기적 신호를 전달할 수 있다.
드레인 전극(170)은 소스 전극(160)과 이격되어, 제2 연결부(CON2)와 연결될 수 있다. 구체적으로, 드레인 전극(170)은 콘택홀을 통해 제1 액티브층(130)의 제2 비정질부(130b)와 전기적으로 연결될 수 있다. 그 결과, 드레인 전극(170)은 액티브층(ACT)과 연결되어, 채널부(CN)로 전기적 신호를 전달할 수 있다.
도 1에 따른 박막 트랜지스터(100)에서, 제1 액티브층(130)의 채널부(130n)와 접촉하는 제1 비정질부(first amorphous portion)(130a)는 제1 연결부(CON1)가 될 수 있다. 또한, 제1 액티브층의 채널부(130n)와 접촉하는 제2 비정질부(second amorphous portion)(130b)는 제2 연결부(CON2)가 될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(ACT)의 제1 연결부(CON1)는 소스 영역이 되고, 제2 연결부(CON2)는 드레인 영역이 될 수 있다. 본 발명의 일 실시예에 따르면, 제1 연결부(CON1)가 소스 전극 역할을 하고, 제2 연결부(CON2)가 드레인 전극 역할을 할 수도 있다. 제1 연결부(CON1)와 제2 연결부(CON2)는 서로 바뀔 수도 있다.
도 5는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
도 5을 참조하면, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 액티브층(ACT)는 제1 액티브층(130)을 포함한다. 제1 액티브층(130)이 박막 트랜지스터(200)의 액티브층(ACT)이 된다.
제1 액티브층(130)의 제1 연결부(CON1)는 제1 비정질부(130a)와 접촉하는 제1 결정질부(130c)를 더 포함할 수 있다. 또한, 제1 액티브층(130)의 제2 연결부(CON2)는 제2 비정질부(130b)와 접촉하는 제2 결정질부(130d)를 더 포함할 수 있다. 제1 비정질부(130a)는 채널부(130n)와 제1 결정질부(130c) 사이에 배치될 수 있다. 제2 비정질부(130b)는 채널부(130n)와 제2 결정질부(130d) 사이에 배치될 수 있다.
제1 결정질부(130c) 및 제2 결정질부(130d)는 제1 액티브층(130)에 대한 도핑 과정에서 도핑되지 않은 부분이다. 보다 구체적으로, 제1 액티브층(130)에 대한 도핑 과정에서, 소스 전극(160) 및 드레인 전극(170)에 의하여 도펀트가 차단되어, 도핑되지 않은 부분이 제1 결정질부(130c) 및 제2 결정질부(130d)가 될 수 있다. 제1 결정질부(130c) 및 제2 결정질부(130d)는 채널부(130n)와 동일한 결정 구조를 가질 수 있다.
제1 결정질부(130c)는 소스 전극(160)과 중첩하고, 제2 결정질부(130d)는 드레인 전극(170)과 중첩할 수 있다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 결정질부(130c)는 드레인 전극(170)과 중첩하고, 제2 결정질부(130d)는 소스 전극(160)과 중첩할 수 있다.
도 5를 참조하면, 제1 결정질부(130c)는 소스 전극(160)과 중첩한다. 소스 전극(160)과 제1 연결부(CON1)를 연결하는 콘택홀 형성 과정에서 제1 결정질부(130c)가 도체화될 수 있다. 그 결과, 소스 전극(160)과 제1 결정질부(130c) 사이의 전기적 접촉이 원활하게 이루어짐으로써, 소스 전극(160)과 제1 연결부(CON1) 사이의 전기적 접촉이 원활하게 이루어질 수 있다.
도 5를 참조하면, 제2 결정질부(130d)는 드레인 전극(170)과 중첩한다. 드레인 전극(170)과 제2 연결부(CON2)를 연결하는 콘택홀 형성 과정에서 제2 결정질부(130d)가 도체화될 수 있다. 그 결과, 드레인 전극(170)과 제2 결정질부(130d) 사이의 전기적 접촉이 원활하게 이루어짐으로써, 드레인 전극(170)과 제2 연결부(CON2) 사이의 전기적 접촉이 원활하게 이루어질 수 있다.
본 발명의 다른 일 실시예에 따르면, 제1 연결부(CON1)는 제1 결정질부(130c)와 접촉하는 제3 비정질부(130e)를 더 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 결정질부(130c)는 제1 비정질부(130a) 및 제3 비정질부(130e) 사이에 배치될 수 있다.
도 5를 참조하면, 제3 비정질부(130e)는, 게이트 전극(150), 소스 전극(160 및 드레인 전극(170)과 중첩하지 않는다.
제2 연결부(CON2)는 제2 결정질부(130d)와 접촉하는 제4 비정질부(130f)를 더 포함할 수 있다. 제2 결정질부(130d)는 제2 비정질부(130b) 및 제4 비정질부(130f) 사이에 배치될 수 있다.
도 5를 참조하면, 제4 비정질부(130f)는, 게이트 전극(150), 소스 전극(160 및 드레인 전극(170)과 중첩하지 않는다.
도 5를 참조하면, 제1 연결부(CON1)는 제1 비정질부(130a), 제1 결정질부(130c) 및 제3 비정질부(130e)를 포함할 수 있다. 제2 연결부(CON2)는 제2 비정질부(130b), 제2 결정질부(130d) 및 제4 비정질부(130f)를 포함할 수 있다.
도 5를 참조하면, 게이트 절연막(151) 상에 소스 전극(160) 및 드레인 전극(170)이 배치된다. 소스 전극(160) 및 드레인 전극(170)은 게이트 전극(150)과 동일한 층 상에 배치될 수 있다. 소스 전극(160) 및 드레인 전극(170)은 게이트 전극(150)과 동일한 재료로 동일한 공정에 의하여 만들어질 수 있다.
도 5를 참조하면, 소스 전극(160)은 제1 결정질부(130c)와 중첩하고, 제1 비정질부(130a)와 중첩하지 않는다. 또한, 소스 전극(160)은 제3 비정질부(130e)와 중첩하지 않는다. 제1 액티브층(130) 중, 도펀트를 이용한 도핑 과정에서 소스 전극(160)에 의하여 도펀트 도핑이 차단된 영역이 제1 결정질부(130c)가 된다.
도 5를 참조하면, 드레인 전극(170)은 제2 결정질부(130d)와 중첩하고, 제2 비정질부(130b)와 중첩하지 않는다. 또한, 드레인 전극(170)은 제4 비정질부(130f)와 중첩하지 않는다. 제1 액티브층(130) 중, 도펀트를 이용한 도핑 과정에서 드레인 전극(170)에 의하여 도펀트 도핑이 차단된 영역이 제2 결정질부(130d)가 된다.
도 6는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다. 도 6의 박막 트랜지스터(300)는, 도 5의 박막 트랜지스터(200)와 비교하여, 제1 액티브층(130)이 다층 구조를 갖는다. 그 결과, 액티브층(ACT)이 다층 구조를 가질 수 있다.
도 6을 참조하면, 제1 액티브층(130)은 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함한다. 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(131)은 제2 산화물 반도체층(132)을 지지한다. 따라서, 제1 산화물 반도체층(131)을 지지층이라고도 한다. 메인 채널부는 제2 산화물 반도체층(132)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(132)을 "채널층"이라고 할 수 있다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 메인 채널부가 제1 산화물 반도체층(131)에 형성될 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)이 모두 결정성을 가질 수 있다. 액티브층(ACT) 또는 제1 액티브층(130)이 2층으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다. 도 7의 박막 트랜지스터(400)는 제1 결정질부(130c) 상의 제1 도전성 패턴(165) 및 제2 결정질부(130d) 상의 제2 도전성 패턴(175)을 포함한다.
본 발명의 또 다른 일 실시예에 따르면, 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)은, 예를 들어, 금속을 포함할 수 있다. 보다 구체적으로, 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)은 각각 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca), 바륨(Ba), 구리(Cu) 등을 포함할 수 있다. 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)은 환원성을 가질 수 있다.
제1 도전성 패턴(165)은 제1 비정질부(130a)와 중첩하지 않는다.
제1 도전성 패턴(165)은 제1 결정질부(130c)와 접촉하여 제1 결정질부(130c) 상에 배치될 수 있다. 제1 액티브층(130)에 대한 도핑 과정에서, 제1 도전성 패턴(165)이 도펀트를 차단하여, 제1 결정질부(130c)가 비정질화되지 않고 결정성을 유지하라 수 있다.
제2 도전성 패턴(175)은 제2 비정질부(130b)와 중첩하지 않는다.
제2 도전성 패턴(175)은 제2 결정질부(130d)와 접촉하여 제2 결정질부(130d) 상에 배치될 수 있다. 제1 액티브층(130)에 대한 도핑 과정에서, 제2 도전성 패턴(175)이 도펀트를 차단하여, 제2 결정질부(130d)가 비정질화되지 않고 결정성을 유지하라 수 있다.
본 발명의 일 실시예에 따르면, 제1 도전성 패턴(165)은 소스 전극(160)과 접촉하고, 제2 도전성 패턴(175)은 드레인 전극(170)과 접촉할 수 있다.
제1 액티브층(130) 중 채널부(130n)와 이격되어 제1 도전성 패턴(165)과 접촉하는 제1 결정질부(130c) 및 제2 도전성 패턴(175)과 접촉하는 제2 결정질부(130d)는 각각 환원되어, 우수한 전기 전도성을 가질 수 있다.
구체적으로, 제1 액티브층(130)의 일부가 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)과 접촉하여 환원되면, 접촉 부분에 산소 결함(oxygen vacancy)이 발생되고, 그에 따라, 전기 전도성이 향상되어 도체화와 동일한 효과가 발생될 수 있다. 그 결과, 소스 전극(160)과 채널부(130n) 사이 및 드레인 전극(170)과 채널부(130n) 사이에서 원활한 전기적 연결이 이루어질 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 8을 참조하면, 액티브층(ACT)은 제1 액티브층(130) 및 비정질 액티브층(120)을 포함할 수 있다. 비정질 액티브층(120)은 제1 액티브층(130)과 중첩하여 제1 액티브층(130)과 접촉할 수 있다. 비정질 액티브층(120)은 비정질 구조를 갖는다. 비정질 액티브층(120)과 제1 액티브층(130)은 상하로 적층된 구조를 가질 수 있다.
도 8을 참조하면, 비정질 액티브층(120)은 게이트 전극(150)과 중첩하는 채널부(120n), 채널부(120n)의 일측과 연결된 제1 연결부(120a) 및 채널부(120n)의 타측과 연결된 제2 연결부(120b)를 포함할 수 있다. 비정질 액티브층(120)의 채널부(120n), 제1 연결부(120a) 및 제2 연결부(120b)는 비정질 구조를 가질 수 있다.
제1 액티브층(130)의 채널부(130n) 및 비정질 액티브층(120)의 채널부(120n)에 의하여 액티브층(ACT)의 채널부(CN)가 형성될 수 있다.
제1 액티브층(130)의 제1 비정질부(130a) 및 비정질 액티브층(120)의 제1 연결부(120a)에 의하여 액티브층(ACT)의 제1 연결부(CON1)가 형성될 수 있다. 또한, 제1 액티브층(130)의 제2 비정질부(130b) 및 비정질 액티브층(120)의 제2 연결부(120b)에 의하여 액티브층(ACT)의 제2 연결부(CON2)가 형성될 수 있다.
비정질 액티브층(120)의 채널부(120n)는 제1 액티브층(130)의 채널부(130n)보다 낮는 캐리어 농도를 가질 수 있다. 비정질 액티브층(120)은 낮은 캐리어 농도를 갖는 대신 우수한 안정성 및 우수한 패터닝성을 갖는 산화물 반도체 물질로 만들어질 수 있다.
낮은 캐리어 농도를 갖는 대신 우수한 안정성 및 우수한 패터닝성을 갖는 비정질 액티브층(120)은 수소 확산을 차단하는 차단층 역할을 할 수 있고, 우수한 공정 특성을 가져 공정 마진이 확보되도록 할 수 있다.
또한, 비정질 액티브층(120)은 제1 액티브층(130)이 안정적으로 결정화되도록 하는 시드층 역할을 할 수 있다. 그 결과, 비정질 액티브층(120)에 의하여 제1 액티브층(130)의 채널부(130n)가 균일한 결정성을 가질 수 있고 고이동도 특성을 유지할 수 있으며, 박막 트랜지스터(500)가 고이동도 특성 우수한 신뢰성을 가질할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 비정질 액티브층(120)은 1 내지 5nm의 두께를 가질 수 있다.
비정질 액티브층(120)의 두께가 1nm 미만인 경우, 비정질 액티브층(120)에 의한 수소 차단 특성이 저하될 수 있고, 공정 특성이 저하될 수 있으며, 비정질 액티브층(120)이 시드층으로 기능을 하지 못하여 제1 액티브층(130)이 안정적으로 결정화되도록 하는 역할을 하지 못할 수 있다.
반면, 비정질 액티브층(120)의 두께가 5nm를 초과하는 경우, 비정질 액티브층(120)에 불규칙적인 결정이 생성되어 표면에 요철이 발생하여 평탄화 특성이 저하될 수 있다. 그 결과, 제1 액티브층(130)이 안정적으로 결정화되도록 하는 시드층 역할을 충분히 하지 못할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 우수한 수소 차단 특성, 우수한 공정 특성 및 우수한 시드층 역할을 하기 위하여 비정질 액티브층(120)은 1.5 내지 3.5nm의 두께를 가질 수 있다.
도 8을 참조하면, 제1 액티브층(130)은 비정질 액티브층(120))과 게이트 전극(150) 사이에 배치될 수 있다. 구체적으로, 비정질 액티브층(120))은 제1 액티브층(130)의 하부에 배치될 수 있다. 본 발명의 또 다른 일 실시예에 따르면 제1 액티브층(130)과 기판(110) 사이를 제1 액티브층(130)의 하부라고 한다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 9의 따른 박막 트랜지스터(600)에 있어서, 비정질 액티브층(120)은 제1 액티브층(130)과 게이트 전극(150) 사이에 배치될 수 있다. 구체적으로, 비정질 액티브층(120))은 제1 액티브층(130)의 상부에 배치될 수 있다. 본 발명의 또 다른 일 실시예에 따르면 기판(110)의 반대 방향을 제1 액티브층(130)의 상부라고 한다.
도 10는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(700)의 단면도이다.
도 10을 참조하면, 비정질 액티브층(120)이 제1 액티브층(130)의 상부와 하부에 배치될 수 있다. 구체적으로, 비정질 액티브층(120)은 제1 액티브층(130)과 접촉하는 제1 비정질 액티브층(121) 및 제1 비정질 액티브층(121)과 대향되어 제1 액티브층(130)과 접촉하는 제2 비정질 액티브층(122)을 포함할 수 있다.
제1 액티브층(130)의 하부에 배치된 제1 비정질 액티브층(121)을 하부 비정질 액티브층이라고 하고, 제1 액티브층(130)의 상부에 배치된 제2 비정질 액티브층(122)을 상부 비정질 액티브층이라고 할 수도 있다.
제1 비정질 액티브층(121)은 채널부(121n), 제1 연결부(121a) 및 제2 연결부(121b)를 포함할 수 있다. 제1 비정질 액티브층(121)의 채널부(121n), 제1 연결부(121a) 및 제2 연결부(121b)는 모두 비정질 구조를 가질 수 있다.
제2 비정질 액티브층(122)은 채널부(122n), 제1 연결부(122a) 및 제2 연결부(122b)를 포함할 수 있다. 제2 비정질 액티브층(122)의 채널부(122n), 제1 연결부(122a) 및 제2 연결부(122b)는 모두 비정질 구조를 가질 수 있다.
제1 액티브층(130)의 채널부(130n), 제1 비정질 액티브층(121)의 채널부(121n) 및 제2 비정질 액티브층(122)의 채널부(122n)에 의하여 액티브층(ACT)의 채널부(CN)가 형성될 수 있다.
제1 액티브층(130)의 제1 비정질부(130a), 제1 비정질 액티브층(121)의 제1 연결부(121a) 및 제2 비정질 액티브층(122)의 제1 연결부(122a)에 의하여 액티브층(ACT)의 제1 연결부(CON1)가 형성될 수 있다.
또한, 제1 액티브층(130)의 제2 비정질부(130b), 제1 비정질 액티브층(121)의 제2 연결부(121b) 및 제2 비정질 액티브층(122)의 제2 연결부(122b)에 의하여 액티브층(ACT)의 제2 연결부(CON2)가 형성될 수 있다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(800)의 단면도이다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(800)의 액티브층(ACT)은 제1 액티브층(130) 및 배리어 액티브층(140)을 포함할 수 있다. 배리어 액티브층(140)은 제1 액티브층(130)과 중첩하여 제1 액티브층(130)과 접촉할 수 있다. 배리어 액티브층(140)과 제1 액티브층(130)은 상하로 적층된 구조를 가질 수 있다.
배리어 액티브층(140)은 게이트 전극(150)과 중첩하는 채널부(140n), 채널부의 일측(140n)과 연결된 제1 비정질부(140a) 및 채널부 채널부(140n)의 타측과 연결된 제2 비정질부(140b)를 포함할 수 있다.
배리어 액티브층(140)의 채널부(140n)는 결정질 구조를 갖는다. 배리어 액티브층(140)의 제1 비정질부(140a) 및 제2 비정질부(140b)는 비정질 구조를 가질 수 있다.
제1 액티브층(130)의 채널부(130n) 및 배리어 액티브층(140)의 채널부(140n)에 의하여 액티브층(ACT)의 채널부(CN)가 형성될 수 있다.
제1 액티브층(130)의 제1 비정질부(130a) 및 배리어 액티브층(140)의 제1 비정질부(140a)에 의하여 액티브층(ACT)의 제1 연결부(CON1)가 형성될 수 있다. 또한, 제1 액티브층(130)의 제2 비정질부(130b) 및 배리어 액티브층(140)의 제2 비정질부(140b)에 의하여 액티브층(ACT)의 제2 연결부(CON2)가 형성될 수 있다.
배리어 액티브층(140)의 채널부(140n)는 제1 액티브층(130)의 채널부(130n)보다 낮는 캐리어 농도를 가질 수 있다. 배리어 액티브층(140)은 낮은 캐리어 농도를 갖는 대신 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다.
보다 구체적으로, 배리어 액티브층(140)은 우수한 안정성을 가지며 결정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 배리어 액티브층(140)은 갈륨(Ga)계 산화물 반도체 물질로 만들어질 수 있다. 배리어 액티브층(140)이 갈륨(Ga) 및 인듐(In)을 포함하는 경우, 원자 수 기준으로 갈륨(Ga)의 함량(at %)이 인듐(In)의 함량(at %)보다 많을 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 배리어 액티브층(140)은 결정질 산화물 반도체 물질에 의하여 만들어질 수 있으며, 특정의 영역에 도펀트 이온을 주입(implantation)하는 도펀트 도핑에 의하여 제1 비정질부(140a) 및 제2 비정질부(140b)가 형성될 수 있다. 배리어 액티브층(140) 제1 비정질부(140a) 및 제2 비정질부(140b)는 이온 주입에 의해 도핑된 도펀트를 포함할 수 있다. 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
도 11을 참조하면, 게이트 전극(150)을 마스크로 하여 도핑이 이루어질 수 있으며, 그 결과, 배리어 액티브층(140) 중 게이트 전극(150)과 중첩되는 부분은 도핑되지 않아 채널부(140n)가 될 수 있다. 도펀트에 의한 도핑에 의해, 채널부(130n)의 경계가 명확해질 수 있다.
우수한 안정성 및 결정성을 갖는 배리어 액티브층(140)은 수소 확산을 차단하는 차단층 역할을 할 수 있고, 제1 액티브층(130)이 안정적으로 결정화되도록 하는 시드층 역할을 할 수 있다. 그 결과, 배리어 액티브층(140)에 의하여 제1 액티브층(130)의 채널부(130n)가 균일한 결정성을 가질 수 있고 고이동도 특성을 유지할 수 있으며, 박막 트랜지스터(800)가 고이동도 특성 우수한 신뢰성을 가질할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 배리어 액티브층(140)은 5 내지 30nm의 두께를 가질 수 있다.
배리어 액티브층(140)의 두께가 5nm 미만인 경우, 배리어 액티브층(140)에 의한 수소 차단 특성이 저하될 수 있고, 배리어 액티브층(140)이 시드층으로 기능을 충분히 발휘하지 못할 수 있다.
반면, 배리어 액티브층(140)의 두께가 30nm를 초과하는 경우, 액티브층(ACT)의 두께가 필요 이상으로 두꺼워질 수 있어, 액티브층(ACT)에 대한 공정 특성(패터닝 특성)이 저하될 수 있고 소자의 박형화에 불리할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 우수한 수소 차단 특성, 결정성 확보를 위해 배리어 액티브층(140)은 5 내지 30nm의 두께를 가질 수 있고, 보다 구체적으로 5 내지 25nm의 두께를 가질 수 있고, 10 내지 15nm의 두께를 가질 수 있다.
도 11을 참조하면, 제1 액티브층(130)은 배리어 액티브층(140)과 게이트 전극(150) 사이에 배치될 수 있다. 구체적으로, 배리어 액티브층(140)은 제1 액티브층(130)의 하부에 배치될 수 있다. 본 발명의 또 다른 일 실시예에 따르면 제1 액티브층(130)과 기판(110) 사이를 제1 액티브층(130)의 하부라고 한다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(900)의 단면도이다.
도 12의 따른 박막 트랜지스터(900)에 있어서, 배리어 액티브층(140)은 제1 액티브층(130)과 게이트 전극(150) 사이에 배치될 수 있다. 구체적으로, 배리어 액티브층(140)은 제1 액티브층(130)의 상부에 배치될 수 있다. 본 발명의 또 다른 일 실시예에 따르면 기판(110)의 반대 방향을 제1 액티브층(130)의 상부라고 한다.
도 13은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1000)의 단면도이다.
도 13을 참조하면, 배리어 액티브층(140)이 제1 액티브층(130)의 상부와 하부에 배치될 수 있다. 구체적으로, 배리어 액티브층(140)은 제1 액티브층(130)과 접촉하는 제1 배리어 액티브층(141) 및 제1 배리어 액티브층(141)과 대향되어 제1 액티브층(130)과 접촉하는 제2 배리어 액티브층(142)을 포함할 수 있다.
제1 액티브층(130)의 하부에 배치된 제1 배리어 액티브층(141)을 하부 배리어 액티브층이라고 하고, 제1 액티브층(130)의 상부에 배치된 제2 배리어 액티브층(142)을 상부 배리어 액티브층이라고 할 수도 있다.
제1 배리어 액티브층(141)은 채널부(141n), 제1 비정질부(141a) 및 제2 비정질부(141b)를 포함할 수 있다. 제1 배리어 액티브층(141)의 채널부(141n)는 결정질 구조를 가지며, 제1 비정질부(141a) 및 제2 비정질부(141b)는 비정질 구조를 가질 수 있다.
제2 배리어 액티브층(142)은 채널부(142n), 제1 비정질부(142a) 및 제2 비정질부(142b)를 포함할 수 있다. 제2 배리어 액티브층(142)의 채널부(142n)는 결정질 구조를 가지며, 제1 비정질부(142a) 및 제2 비정질부(142b)는 비정질 구조를 가질 수 있다.
제1 액티브층(130)의 채널부(130n), 제1 배리어 액티브층(141)의 채널부(141n) 및 제2 배리어 액티브층(142)의 채널부(142n)에 의하여 액티브층(ACT)의 채널부(CN)가 형성될 수 있다.
제1 액티브층(130)의 제1 비정질부(130a), 제1 배리어 액티브층(141)은 제1 비정질부(141a) 및 제2 배리어 액티브층(142)은 제1 비정질부(142a)에 의하여 액티브층(ACT)의 제1 연결부(CON1)가 형성될 수 있다.
또한, 제1 액티브층(130)의 제2 비정질부(130b), 제1 배리어 액티브층(141)은 제2 비정질부(141b) 및 제2 배리어 액티브층(142)은 제2 비정질부(142b)에 의하여 액티브층(ACT)의 제2 연결부(CON2)가 형성될 수 있다.
도 14는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1100)의 단면도이다.
도 14를 참조하면, 박막 트랜지스터(1100)의 액티브층(ACT)는 제1 액티브층(130), 비정질 액티브층(120) 및 배리어 액티브층(140)을 포함할 수 있다. 비정질 액티브층(120)과 배리어 액티브층(140)은 제1 액티브층(130)을 중심으로 서로 배향되어 배치될 수 있으며, 각각 제1 액티브층(130)과 접촉할 수 있다.
도 14는 제1 액티브층(130)의 하부에 비정질 액티브층(120)이 배치되고, 제1 액티브층(130)의 상부에 배리어 액티브층(140)이 배치된 구조를 예시적으로 개시하고 있다. 구체적으로, 기판(110)과 제1 액티브층(130) 사이에 비정질 액티브층(120)이 배치되고, 비정질 액티브층(120)과 배리어 액티브층(140) 사이에 제1 액티브층(130)의 배치될 수 있다.
제1 액티브층(130)의 채널부(130n), 비정질 액티브층(120)의 채널부(120n) 및 배리어 액티브층(140)의 채널부(140n)에 의하여 액티브층(ACT)의 채널부(CN)가 형성될 수 있다.
제1 액티브층(130)의 제1 비정질부(130a), 비정질 액티브층(120)의 제1 연결부(120a) 및 배리어 액티브층(140)의 제1 비정질부(140a)에 의하여 액티브층(ACT)의 제1 연결부(CON1)가 형성될 수 있다.
또한, 제1 액티브층(130)의 제2 비정질부(130b), 비정질 액티브층(120)의 제2 연결부(120b) 및 배리어 액티브층(140)의 제2 비정질부(140b)에 의하여 액티브층(ACT)의 제2 연결부(CON2)가 형성될 수 있다.
도 15는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1200)의 단면도이다.
도 15는 제1 액티브층(130)의 상부에 비정질 액티브층(120)이 배치되고, 제1 액티브층(130)의 바부에 배리어 액티브층(140)이 배치된 구조를 예시적으로 개시하고 있다. 구체적으로, 기판(110)과 제1 액티브층(130) 사이에 배리어 액티브층(140)이 배치되고, 비정질 액티브층(120)과 배리어 액티브층(140) 사이에 제1 액티브층(130)의 배치될 수 있다.
도 16는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1300)의 단면도이다.
도 16의 박막 트랜지스터(1300)는, 도 5에 도시된 박막 트랜지스터(200) 제1 액티브층(130) 하부에 비정질 액티브층(120)이 배치된 구조를 갖는다.
도 16을 참조하면, 제1 액티브층(130)의 채널부(130n) 및 비정질 액티브층(120)의 채널부(120n)에 의하여 액티브층(ACT)의 채널부(CN)가 형성될 수 있다.
제1 액티브층(130)의 제1 비정질부(130a), 제1 결정질부(130c) 및 제3 비정질부(130e) 및 비정질 액티브층(120)의 제1 연결부(120a)에 의하여 액티브층(ACT)의 제1 연결부(CON1)가 형성될 수 있다.
또한, 제1 액티브층(130)의 제2 비정질부(130b), 제2 결정질부(130d) 및 제4 비정질부(130f) 및 비정질 액티브층(120)의 제2 연결부(120b)에 의하여 액티브층(ACT)의 제2 연결부(CON2)가 형성될 수 있다.
제1 액티브층(130) 하부에 비정질 액티브층(120)이 배치된 구조를 갖는 박막 트랜지스터(1300)가 도 16에 개시되어 있지만 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 제1 액티브층(130) 상부에 비정질 액티브층(120)이 배치될 수도 있고, 제1 액티브층(130) 상부와 하부 양면에 비정질 액티브층(120)이 배치될 수도 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1400)의 단면도이다.
도 17의 박막 트랜지스터(1400)는, 도 5에 도시된 박막 트랜지스터(200) 제1 액티브층(130) 하부에 배리어 액티브층(140)이 배치된 구조를 갖는다.
도 17을 참조하면, 배리어 액티브층(140)은 제1 비정질부(140a)와 접촉하는 제1 결정질부(140c)를 더 포함할 수 있다. 배리어 액티브층(140)의 제1 비정질부(140a)는 채널부(140n)와 제1 결정질부(140c) 사이에 배치될 수 있다.
또한, 배리어 액티브층(140)은 제2 비정질부(140b)와 접촉하는 제2 결정질부(140d)를 더 포함할 수 있다. 배리어 액티브층(140)의 제2 비정질부(140b)는 채널부(140n)와 제2 결정질부(140d) 사이에 배치될 수 있다. 배리어 액티브층(140)의 제2 결정질부(140d)
본 발명의 또 다른 일 실시예에 따르면, 배리어 액티브층(140)의 제1 결정질부(140c) 및 제2 결정질부(140d)는 채널부(140n)와 동일한 결정 구조를 가질 수 있다.
배리어 액티브층(140)의 제1 결정질부(140c)는 소스 전극(160)과 중첩하고, 제2 결정질부(140d)는 드레인 전극(170)과 중첩할 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 결정질부(140c)는 드레인 전극(170)과 중첩하고, 제2 결정질부(140d)는 소스 전극(160)과 중첩할 수 있다. 배리어 액티브층(140)은 제1 결정질부(140c)와 접촉하는 제3 비정질부(140e)를 더 포함할 수 잇다. 제1 결정질부(140c)는 제1 비정질부(140a)와 제3 비정질부(140e) 사이에 배치될 수 있다. 배리어 액티브층(140)의 제3 비정질부(140e)는 게이트 전극(150), 소스 전극(160 및 드레인 전극(170)과 중첩하지 않는다.
또한, 배리어 액티브층(140)은 제2 결정질부(140d)와 접촉하는 제4 비정질부(140f)를 더 포함할 수 있다. 배리어 액티브층(140)의 제2 결정질부(140d)는 제2 비정질부(140b)와 제4 비정질부(140f) 사이에 배치될 수 있다. 배리어 액티브층(140)의 제4 비정질부(140f)는, 게이트 전극(150), 소스 전극(160 및 드레인 전극(170)과 중첩하지 않는다.
도 17을 참조하면, 제1 연결부(CON1)는 제1 액티브층(130)의 제1 비정질부(130a), 제1 결정질부(130c) 및 제3 비정질부(130e)를 포함하고, 배리어 액티브층(140)의 제1 비정질부(140a), 제1 결정질부(140c) 및 제3 비정질부(140e)를 포함할 수 있다.
제2 연결부(CON2)는 제1 액티브층(130)의 제2 비정질부(130b), 제2 결정질부(130d) 및 제4 비정질부(130f)를 포함하고, 배리어 액티브층(140)의 제2 비정질부(140b), 제2 결정질부(140d) 및 제4 비정질부(140f)를 포함할 수 있다.
도 18은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1500)의 단면도이다.
도 18을 참조하면, 게이트 절연막(151)이 패터닝되어 있다. 예를 들어, 게이트 절연막(151)은 게이트 전극(150)에 대응되는 형상으로 패터닝될 수 있다.
도 19는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1600) 의 단면도이다.
도 19에 따른 박막 트랜지스터는 커패시터(Cap)와 연결될 수 있다. 도 19에 도시된 바와 같이, 기판(110), 박막 트랜지스터 및 커패시터(Cap)를 포함하는 구성을 "박막 트랜지스터 기판"이라고도 한다.
본 발명의 또 다른 일 실시예에 따르면, 박막 트랜지스터 기판(1600)는 소스 전극(160) 및 드레인 전극(170) 중 어느 하나와 연결된 차광층(111) 및 차광층(111)과 연결된 커패시터(Cap)를 더 포함할 수 있다.
도 19에 차광층(111)이 소스 전극(160)과 연결된 구조가 개시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 차광층(111)이 드레인 전극(170)과 연결될 수도 있다.
커패시터(Cap)는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)를 포함한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 커패시터 전극(CE1)은 차광층(111)과 연결될 수 있다. 도 19를 참조하면, 차광층(111)의 일부가 제1 커패시터 전극(CE1)이 될 수 있다. 제1 커패시터 전극(CE1)은 차광층(111)과 일체로 이루어질 수 있다.
제1 커패시터 전극(CE1)이 차광층(111)과 연결됨에 따라, 제1 커패시터 전극(CE1)에 소스 전극(160)과 동일한 전압이 인가될 수 있다.
제2 커패시터 전극(CE2)은 액티브층(ACT)을 구성하는 제1 액티브층(130)과 동일층에 배치될 수 있으며 동일한 물질로 만들어질 수 있다. 또한, 제2 커패시터 전극(CE2)은 비정질 구조(amorphous structure)를 가지며, 제1 액티브층(130)의 제1 비정질부(130a)와 동일한 조성을 가질 수 있다.
제2 커패시터 전극(CE2)은, 제1 액티브층(130)과 함께 패터닝된 후, 도펀트에 의해 도핑되어 만들어질 수 있다.
도 20은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1700)의 단면도이다.
도 20에서 박막 트랜지스터가 커패시터(Cap)와 연결된다.
도 20의 커패시터(Cap)는 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2) 및 제3 커패시터 전극(CE3)를 포함한다. 제1 커패시터 전극(CE1)은 차광층(111)과 연결될 수 있다. 도 20을 참조하면, 차광층(111)의 일부가 제1 커패시터 전극(CE1)이 될 수 있다. 제1 커패시터 전극(CE1)은 차광층(111)과 일체로 이루어질 수 있다.
차광층(111)이 소스 전극(160)과 연결되기 때문에, 제1 커패시터 전극(CE1)에 소스 전극(160)과 동일한 전압이 인가될 수 있다.
도 20을 참조하면, 제2 커패시터 전극(CE2)은 액티브층(ACT)을 구성하는 제1 액티브층(130)과 동일층에 배치되며, 동일한 물질로 만들어질 수 있다. 제1 액티브층(130)에 대한 선택적 도핑 과정에서 제2 커패시터 전극(CE2)이 도핑될 수 있다. 그 결과, 제2 커패시터 전극(CE2)이 비정질 구조(amorphous structure)를 가질 수 있다.
도 20의 커패시터(Cap)는 제2 커패시터 전극(CE2) 상의 제3 커패시터 전극(CE3)을 포함한다. 제3 커패시터 전극(CE3)은 소스 전극(160) 및 드레인 전극(170)과 동일 층 상에 배치될 수 있으며, 소스 전극(160) 및 드레인 전극(170)과 동일 물질에 의하여 만들어질 수 있다. 소스 전극(160) 및 드레인 전극(170)이 형성될 때, 동시에 제3 커패시터 전극(CE3)이 형성될 수 있다.
제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)의 중첩에 의하여 제1 커패시터(Cap1)가 형성될 수 있다. 또한, 제2 커패시터 전극(CE2)과 제3 커패시터 전극(CE3)의 중첩에 의하여 제2 커패시터(Cap2)가 형성될 수 있다.
커패시터(Cap)는 제1 커패시터(Cap1)와 제2 커패시터(Cap2)를 포함한다.
도 21은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1800)의 단면도이다.
도 21의 박막 트랜지스터 기판(1800)은 도 20의 박막 트랜지스터 기판(1700)과 비교하여, 비정질 액티브층(120)을 더 포함한다. 도 21의 박막 트랜지스터 기판(1800)에 포함된 박막 트랜지스터는, 소스 전극(160)이 차광층(111)과 연결된 것을 제외하고, 도 8의 박막 트랜지스터(500)와 실질적으로 동일한 구성을 갖는다.
도 21에 도시된 박막 트랜지스터 기판(1800)의 액티브층(ACT)은 제1 액티브층(130) 및 비정질 액티브층(120)을 포함할 수 있다. 비정질 액티브층(120)과 제1 액티브층(130)은 상하로 적층된 구조를 가질 수 있다.
도 21을 참조하면, 제2 커패시터 전극(CE2)은 비정질 산화물 반도체 물질로 만들어진 제1 층(124) 및 제1 액티브층(130)과 동일한 산화물 반도체 물질로 만들어진 제2 층(134)을 포함할 수 있다. 제2 커패시터 전극(CE2)의 제1 층(124) 및 비정질 액티브층(120)은 동일한 산화물 반도체 물질로 만들어질 수 있다.
도 21에, 비정질 액티브층(120)이 제1 액티브층(130)의 하부에 배치된 구성이 도시되어 있으나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 비정질 액티브층(120) 대신 배리어 액티브층(140)이 적용될 수도 있다. 또한, 비정질 액티브층(120) 또는 배리어 액티브층(140)은 제1 액티브층(130)의 하부에 배치될 수 있을 뿐만 아니라, 제1 액티브층(130)의 상부에 배치될 수도 있다.
도 22는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1900)의 단면도이다.
도 22의 박막 트랜지스터 기판(1900)은 박막 트랜지스터와 커패시터(Cap)를 포함한다. 도 22의 박막 트랜지스터 기판(1900)에 포함된 박막 트랜지스터는, 소스 전극(160)이 차광층(111)과 연결된 것을 제외하고, 도 7의 박막 트랜지스터(400)와 실질적으로 동일한 구성을 갖는다.
커패시터(Cap)는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)를 포함한다. 제1 커패시터 전극(CE1)은 차광층(111)과 연결될 수 있다. 도 22를 참조하면, 차광층(111)의 일부가 제1 커패시터 전극(CE1)이 될 수 있다. 제1 커패시터 전극(CE1)은 차광층(111)과 일체로 이루어질 수 있다.
차광층(111)이 소스 전극(160)과 연결되기 때문에, 제1 커패시터 전극(CE1)에 소스 전극(160)과 동일한 전압이 인가될 수 있다.
도 22를 참조하면, 제2 커패시터 전극(CE2)은 제1 층(135) 및 제2 층(176)을 포함할 수 있다. 제1 층(135)은 도전성 패턴(165, 175)과 동일한 물질로 이루어진 제2 층(176)에 의하여 보호된다. 그 결과, 제1 층(135)이 결정질 구조(crystalline structure)를 가질 수 있다. 본 발명의 또 다른 일 실시예에 따르면 제2 층(176)을 도전성 패턴이라고 할 수 있다.
보다 구체적으로, 도 22에 도시된 제2 커패시터 전극(CE2)의 제1 층(135)은 제1 액티브층(130))과 동일층 상에 배치될 수 있다. 제2 커패시터 전극(CE2)의 제1 층(135)은 결정질 구조(crystalline structure)를 가지며, 제1 액티브층(130)) 채널부(130n) 및 제1 결정질부(130c)와 동일한 조성을 가질 수 있다.
제2 커패시터 전극(CE2)의 제2 층(176)은 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)과 동일한 층에 배치될 수 있다. 제2 커패시터 전극(CE2)의 제2 층(136)은 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)과 동일한 물질로 만들어질 수 있다. 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)의 패터닝 과정에서 제2 커패시터 전극(CE2)의 제2 층(176)이 함께 패터닝될 수 있다.
도 23은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(2000)의 단면도이다.
도 23의 박막 트랜지스터 기판(2000)은 도 22의 박막 트랜지스터 기판(1900)과 비교하여, 비정질 액티브층(120)을 더 포함한다. 도 23의 박막 트랜지스터 기판(2000)에 포함된 박막 트랜지스터는, 소스 전극(160)이 차광층(111)과 연결된 것을 제외하고, 도 7의 박막 트랜지스터(400)가 비정질 액티브층(120)을 더 포함하는 구성과 실질적으로 동일하다.
도 23에 도시된 박막 트랜지스터 기판(2000)의 액티브층(ACT)은 제1 액티브층(130) 및 비정질 액티브층(120)을 포함할 수 있다. 비정질 액티브층(120)과 제1 액티브층(130)은 상하로 적층된 구조를 가질 수 있다.
도 23을 참조하면, 제2 커패시터 전극(CE2)은 비정질 산화물 반도체 물질로 만들어진 제1 층(125), 제1 액티브층(130)과 동일한 산화물 반도체 물질로 만들어진 제2 층(135) 및 도전성 패턴(165, 175)과 동일한 물질로 이루어진 제3 층(177)을 포함할 수 있다. 본 발명의 또 다른 일 실시예에 따르면 제3 층(177)을 도전성 패턴이라고 할 수 있다.
도 23에, 비정질 액티브층(120)이 제1 액티브층(130)의 하부에 배치된 구성이 도시되어 있으나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 비정질 액티브층(120) 대신 배리어 액티브층(140)이 적용될 수도 있다. 또한, 비정질 액티브층(120) 또는 배리어 액티브층(140)은 제1 액티브층(130)의 상부에 배치될 수도 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명한다,
본 발명의 일 실시예에 따르면, 박막 트랜지스터의 제조를 위해, 기판(110) 상에 액티브층(ACT)이 형성된다.
보다 구체적으로, 도 1을 참조하면, 기판(110) 상에 차광층(111)이 형성되고, 차광층(111) 상에 버퍼층(112)이 형성되고, 버퍼층(112) 상에 액티브층(ACT)이 형성될 수 있다.
액티브층(ACT)은 제1 액티브층(130)을 포함할 수 있다. 또한, 액티브층(ACT)은 제1 액티브층(130)에 더하여, 비정질 액티브층(120) 및 배리어 액티브층(140) 중 적어도 하나를 더 포함할 수도 있다.
액티브층(ACT)을 형성하는 단계는, 결정성 산화물 반도체 물질을 이용하여 제1 산화물 반도체 물질층을 형성하는 단계, 제1 산화물 반도체 물질층을 패터닝하여 액티브 패턴을 형성하는 단계 및 액티브 패턴을 열처리하여 결정질의 액티브 패턴을 갖는 제1 액티브층을 형성하는 단계를 포함할 수 있다.
제1 산화물 반도체 물질층은 산화물 반도체 물질 및 결정화 제어 원소를 포함할 수 있다. 경절화 제어 원소는, 베릴륨(Be), 붕소(B), 탄소(C), 알루미늄(Al), 실리콘(Si), 철(Fe), 칼슘(Ca), 티나늄(Ti), 탄탈럼(Ta), 바나듐(V), 이트륨(Y), 지르코늄(Zr), 하프늄(Hf), 란타넘(La) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 경절화 제어 원소는 알루미늄(Al)을 포함할 수 있다.
또한, 액티브층(ACT)을 형성하는 단계는 비정질 산화물 반도체 물질을 이용하여 비정질 산화물 반도체 물질층을 형성하는 단계를 더 포함할 수 있다.
또한, 액티브층(ACT)을 형성하는 단계는 결정질 산화물 반도체 물질을 이용하여 배리어 산화물 반도체 물질층을 형성하는 단계를 더 포함할 수 있다.
다음, 액티브층(ACT) 상에 게이트 절연막(151)이 형성된다. 게이트 절연막(151)에는 콘택홀들이 형성될 수 있다.
다음, 게이트 절연막(151) 상에 게이트 전극(150)이 형성된다. 게이트 전극(150)은 액티브층(ACT)과 적어도 일부 중첩한다. 구체적으로, 게이트 전극(150)은 게이트 전극은 채널부(CN)와 중첩하도록 형성된다.
본 발명의 일 실시예에 따르면, 게이트 전극(150)을 형성하는 단계에서 소스 전극(160) 및 드레인 전극(170)이 게이트 전극(150)과 함께 형성될 수 있다.
다음, 도펀트를 이용하여 액티브층(ACT)을 선택적으로 도핑한다.
도펀트를 도핑하는 단계에서, 게이트 전극(150)은 도펀트를 차단하는 마스크 역할을 할 수 있다. 또한, 게이트 전극(150)을 형성하는 단계에서 소스 전극(160) 및 드레인 전극(170)이 게이트 전극(150)과 함께 형성된 경우, 소스 전극(160) 및 드레인 전극(170) 역시 도펀트를 차단하는 마스크 역할을 할 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(ACT) 중 도펀트가 도핑된 영역은 비정질 구조를 가질 수 있다. 액티브층(ACT) 중 도펀트가 차단되어 도펀트가 도핑되지 않은 영역은 결정질 구조를 가질 수 있다.
도펀트는, 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
또한, 액티브층(ACT) 상에 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)이 형성될 수 있다. 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)은 게이트 전극(150)과 중첩하지 않도록 형성된다.
액티브층(ACT)에 도펀트를 도핑하는 단계에서, 제1 도전성 패턴(165) 및 제2 도전성 패턴(175)은 도펀트를 차단하는 마스크 역할을 할 수 있다. 그 결과, 제1 도전성 패턴(165) 및 제2 도전성 패턴(175) 하부의 액티브층(ACT)은 도핑되지 않고, 결정질 구조를 가질 수 있다.
이하, 상기 설명된 박막 트랜지스터들 중 적어도 하나를 포함하는 표시장치를 상세히 설명한다.
도 24는 본 발명의 또 다른 일 실시예에 따른 표시장치(2100)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(2100)는, 표시패널(210), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함할 수 있다.
표시패널(210)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst), 게이트 클럭(GCLK) 등을 포함할 수 있다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함할 수 있다.
데이터 드라이버(230)는 표시패널(210)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급할 수 있다.
게이트 드라이버(220)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(220)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(220)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 25은 도 24의 어느 한 화소(P)에 대한 회로도이고, 도 26은 도 25의 화소(P)에 대한 평면도이고, 도 27은 도 26의 I-I'를 따라 자른 단면도이다.
도 25의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(2100)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(220)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 26 및 도 27을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 차광층(111)이 배치된다. 차광층(111)은 광차단 특성을 가질 수 있다. 차광층(111)은 외부로부터 입사되는 광을 차단하여 액티브층(A2)을 보호할 수 있다.
차광층(111) 상에 버퍼층(112)이 배치된다. 버퍼층(112)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다. 차광층(111)의 일부는 제1 커패시터 전극(CE1)이 될 수 있다.
버퍼층(112) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
액티브층(A1, A2)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 액티브층(A1, A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다. 액티브층(A1, A2)은 결정질부 및 비정질부를 포함할 수 있다. 액티브층(A1, A2)의 채널부는 결정질 구조를 갖는다.
구체적으로, 액티브층(A1, A2)은 제1 액티브층(130) 및 비정질 액티브층(120)을 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 액티브층(A1, A2)은 배리어 액티브층(140)을 포함할 수도 있다.
도 26 및 도 27을 참조하면, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 중 일부가 도체화되어 제2 커패시터 전극(CE2)이 될 수 있다. 예를 들어, 제1 박막 트랜지스터(TR1)의 드레인 영역이 연장되어 제2 커패시터 전극(CE2)이 될 수 있다.
제1 박막 트랜지스터(TR1)의 드레인 영역은 드레인 전극(D1)의 역할을 할 수 있다.
액티브층(A1, A2)상에 게이트 절연막(151)이 배치된다. 게이트 절연막(151)은 절연성을 가지며, 액티브층(A1, A2)과 게이트 전극(G1, G2)을 이격시킨다. 게이트 절연막(151)은 액티브층(A1, A2)의 상면 전체를 커버할 수 있다.
게이트 절연막(151) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 적어도 일부와 중첩한다. 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 적어도 일부와 중첩한다.
도 26 및 도 27을 참조하면, 게이트 전극(G1, G2)과 동일층에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 소스 전극(S1, S2)과 드레인 전극(D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제3 콘택홀(H3)을 통하여 차광층(111)과 연결되고, 제4 콘택홀(H3)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제5 콘택홀(H5)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다.
도 26를 참조하면, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제8 콘택홀(H8)을 통하여 제2 커패시터 전극(CE2)과 연결된다. 그 결과, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 제1 박막 트랜지스터(TR1)와 연결될 수 있다.
게이트 전극(G1, G2), 소스 전극(S1, S2) 및 드레인 전극(D2) 상에 층간 절연막(152)이 배치된다.
층간 절연막(152) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다.
데이터 라인(DL)은 제2 콘택홀(H2)을 통하여 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 데이터 라인(DL)의 일부를 소스 전극(S1)이라고 할 수도 있다.
구동 전원 라인(PL)은 제7 콘택홀(H7)을 통하여 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 구동 전원 라인(PL)의 일부를 드레인 전극(D2)이라고 할 수도 있다.
도 26 및 도 27을 참조하면, 층간 절연막(152) 상에 제3 커패시터 전극(CE3)이 배치된다. 제3 커패시터 전극(CE3)은 제6 콘택홀(H6)을 통하여 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 접촉한다.
제2 커패시터 전극(C12)이 제1 커패시터 전극(C11)과 중첩되어, 제1 커패시터(C1)가 형성된다.
제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)의 중첩에 의하여 제1 서브 커패시터(C11)가 형성될 수 있다. 제2 커패시터 전극(CE2)과 제3 커패시터 전극(CE3)의 중첩에 의하여 제2 서브 커패시터(C12)가 형성될 수 있다.
제1 서브 커패시터(C11) 및 제2 서브 커패시터(C12)에 의하여 제1 커패시터(C1)가 형성된다.
데이터 라인(DL), 구동 전원 라인(PL) 및 제3 커패시터 전극(CE3) 상에 평탄화층(180)이 배치된다. 평탄화층(180)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(180) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(180)에 형성된 제9 콘택홀(H9)을 통하여, 제3 커패시터 전극(CE3)과 접촉한다. 그 결과, 제1 전극(711)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 27에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 28는 본 발명의 또 다른 일 실시예에 따른 표시장치(2200)의 어느 한 화소(P)에 대한 회로도이다.
도 28는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 28에 도시된 표시장치(2200)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 28을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 29는 본 발명의 또 다른 일 실시예에 따른 표시장치(2300)의 어느 한 화소에 대한 회로도이다.
도 29에 도시된 표시장치(2300)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 29의 화소(P)는 도 28의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 29의 화소 구동부(PDC)는 도 28의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 29을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 30은 본 발명의 또 다른 일 실시예에 따른 표시장치(2400)의 화소에 대한 회로도이다. 도 30의 표시장치(2400)는 액정 표시장치이다.
도 30에 도시된 표시장치(2400)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.
화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 연결된 화소 전극(371), 화소 전극(371)과 공통 전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)와 연결된 화소 전극(371)과 공통 전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다.
액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극(371)에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 111: 차광층
120: 비징절 액티브층 130: 제1 액티브층
140: 배리어 액티브층 150: 게이트 전극
151: 게이트 절연막 152: 층간 절연막
160: 소스 전극 165: 제1 도전성 패턴
170: 드레인 전극 175: 제2 도전성 패턴
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (35)

  1. 액티브층;
    상기 액티브층과 적어도 일부 중첩하는 게이트 전극; 및
    서로 이격되어 각각 상기 액티브층과 연결된 소스 전극 및 드레인 전극;을 포함하고,
    상기 액티브층은 제1 액티브층을 포함하고,
    상기 제1 액티브층은,
    상기 게이트 전극과 중첩하는 채널부;
    상기 채널부의 일측과 연결된 제1 연결부; 및
    상기 채널부의 타측과 연결된 제2 연결부;를 포함하고,
    상기 채널부는 결정질 구조를 가지며,
    상기 제1 연결부는 상기 채널부와 접촉하는 제1 비정질부를 포함하고,
    상기 제2 연결부는 상기 채널부와 접촉하는 제2 비정질부를 포함하는,
    박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 액티브층은
    산화물 반도체 물질; 및
    상기 산화물 반도체 물질에 분산된 결정화 제어 원소;를 포함하는,
    박막 트랜지스터.
  3. 제2항에 있어서,
    상기 결정화 제어 원소는, 베릴륨(Be), 붕소(B), 탄소(C), 알루미늄(Al), 실리콘(Si), 철(Fe), 칼슘(Ca), 주석(Sn) 티나늄(Ti), 탄탈럼(Ta), 바나듐(V), 이트륨(Y), 지르코늄(Zr), 하프늄(Hf), 란타넘(La) 및 게르마늄(Ge) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  4. 제2항에 있어서,
    상기 결정화 제어 원소는, 산소를 제외한 상기 제1 액티브층의 전체 원자에 대하여 0.1 내지 10 원자%(at %)의 함량을 갖는, 박막 트랜지스터.
  5. 제2항에 있어서,
    상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, IGZO(InGaZnO)계, ITO(InSnO)계, IGZTO (InGaZnSnO)계, ITZO(InSnZnO)계, ZnO계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 액티브층의 상기 채널부는 큐빅(Cubic) 결정 구조, 빅스 바이트(Bixbyte) 결정 구조, 큐빅 빅스바이트(Cubic Bixbyte) 결정 구조, 스피넬(Spinel) 결정 구조, 육방정계(Hexagonal) 결정 구조 및 워자이트(Wurtzite) 결정 구조 중 적어도 하나의 결정 구조를 포함하는, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 액티브층의 상기 채널부는 (211) 결정면, (222) 결정면 및 (400) 결정면 중 적어도 하나를 포함하는, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 제1 액티브층의 상기 채널부는 수평면에 대해 30 내지 60°의 경사를 갖는 결정면을 포함하는, 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 비정질부 및 상기 제2 비정질부는 이온 주입에 의해 도핑된 도펀트를 포함하는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 제1 액티브층의 상기 제1 연결부는 상기 제1 비정질부와 접촉하는 제1 결정질부를 더 포함하고,
    상기 제1 액티브층의 상기 제2 연결부는 상기 제2 비정질부와 접촉하는 제2 결정질부를 더 포함하는, 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 제1 비정질부는 상기 채널부와 상기 제1 결정질부 사이에 배치되고,
    상기 제2 비정질부는 상기 채널부와 상기 제2 결정질부 사이에 배치되고,
    상기 제1 결정질부 및 상기 제2 결정질부는 상기 채널부와 동일한 결정 구조를 갖는, 박막 트랜지스터.
  12. 제10항에 있어서,
    상기 제1 연결부는 상기 제1 결정질부와 접촉하는 제3 비정질부를 더 포함하고,
    상기 제1 결정질부는 상기 제1 비정질부 및 상기 제3 비정질부 사이에 배치된, 박막 트랜지스터.
  13. 제10항에 있어서,
    상기 제2 연결부는 상기 제2 결정질부와 접촉하는 제4 비정질부를 더 포함하며,
    상기 제2 결정질부는 상기 제2 비정질부 및 상기 제4 비정질부 사이에 배치된, 박막 트랜지스터.
  14. 제10항에 있어서,
    상기 소스 전극은 상기 게이트 전극과 동일층에 배치되어, 상기 제1 연결부와 연결되고,
    상기 소스 전극은 상기 제1 결정질부와 중첩하고, 상기 제1 비정질부와 중첩하지 않는, 박막 트랜지스터.
  15. 제10항에 있어서,
    상기 드레인 전극은 상기 게이트 전극과 동일층에 배치되어, 상기 제2 연결부와 연결되고,
    상기 드레인 전극은 상기 제2 결정질부와 중첩하고, 상기 제2 비정질부와 중첩하지 않는, 박막 트랜지스터.
  16. 제10항에 있어서,
    상기 제1 결정질부 상의 제1 도전성 패턴 및 상기 제2 결정질부 상의 제2 도전성 패턴을 더 포함하며,
    상기 제1 도전성 패턴은 상기 제1 비정질부와 중첩하지 않고,
    상기 제2 도전성 패턴은 상기 제2 비정질부와 중첩하지 않는, 박막 트랜지스터.
  17. 제1항에 있어서,
    상기 액티브층은, 상기 제1 액티브층과 중첩하여 상기 제1 액티브층과 접촉하는 비정질 액티브층을 더 포함하며,
    상기 비정질 액티브층은
    상기 게이트 전극과 중첩하는 채널부;
    상기 채널부의 일측과 연결된 제1 연결부; 및
    상기 채널부의 타측과 연결된 제2 연결부;를 포함하고,
    상기 비정질 액티브층의 상기 채널부, 상기 제1 연결부 및 제2 연결부는 비정질 구조를 갖는, 박막 트랜지스터.
  18. 제17항에 있어서,
    상기 비정질 액티브층의 상기 채널부는 상기 제1 액티브층의 상기 채널부보다 낮는 캐리어 농도를 갖는, 박막 트랜지스터.
  19. 제17항에 있어서,
    상기 비정질 액티브층은 1 내지 5nm의 두께를 갖는, 박막 트랜지스터.
  20. 제17항에 있어서,
    상기 비정질 액티브층은,
    상기 제1 액티브층과 접촉하는 제1 비정질 액티브층; 및
    상기 제1 비정질 액티브층과 대향되어 상기 제1 액티브층과 접촉하는 제2 비정질 액티브층;
    을 포함하는, 박막 트랜지스터.
  21. 제1항에 있어서,
    상기 액티브층은 상기 제1 액티브층과 중첩하여 상기 제1 액티브층과 접촉하는 배리어 액티브층을 더 포함하며,
    상기 배리어 액티브층은
    상기 게이트 전극과 중첩하는 채널부;
    상기 채널부의 일측과 연결된 제1 비정질부; 및
    상기 채널부의 타측과 연결된 제2 비정질부;를 포함하고,
    상기 배리어 액티브층의 상기 채널부는 결정질 구조를 가지며,
    상기 배리어 액티브층의 상기 제1 비정질부 및 상기 제2 비정질부는 비정질 구조를 갖는, 박막 트랜지스터.
  22. 제21항에 있어서,
    상기 배리어 액티브층의 상기 채널부는 상기 제1 액티브층의 상기 채널부보다 낮는 캐리어 농도를 갖는, 박막 트랜지스터.
  23. 제22항에 있어서,
    상기 배리어 액티브층은 5 내지 30nm의 두께를 갖는, 박막 트랜지스터.
  24. 제22항에 있어서,
    상기 배리어 액티브층은,
    상기 제1 액티브층과 접촉하는 제1 배리어 액티브층; 및
    상기 제1 배리어 액티브층과 대향되어 상기 제1 액티브층과 접촉하는 제2 배리어 액티브층;
    을 포함하는, 박막 트랜지스터.
  25. 제22항에 있어서,
    상기 배리어 액티브층은 상기 제1 비정질부와 접촉하는 제1 결정질부를 더 포함하고, 상기 제1 비정질부는 상기 채널부와 상기 제1 결정질부 사이에 배치된, 박막 트랜지스터.
  26. 제22항에 있어서,
    상기 배리어 액티브층은 상기 제2 비정질부와 접촉하는 제2 결정질부를 더 포함하고, 상기 제2 비정질부는 상기 채널부와 상기 제2 결정질부 사이에 배치된, 박막 트랜지스터.
  27. 제17항에 있어서,
    상기 액티브층은, 상기 비정질 액티브층과 대향되어 상기 제1 액티브층과 중첩 및 접촉하는 배리어 액티브층을 더 포함하는, 박막 트랜지스터.
  28. 기판;
    상기 기판 상의 차광층;
    상기 차광층 상에 배치된, 제1항 내지 제27항 중 어느 한 항의 박막 트랜지스터; 및
    상기 차광층과 연결된 커패시터;를 포함하며,
    상기 커패시터는 제1 커패시터 전극 및 제2 커패시터 전극을 포함하고,
    상기 제1 커패시터 전극은 상기 차광층과 일체로 이루어지고,
    상기 제2 커패시터 전극은 상기 액티브층과 동일층에 배치된, 박막 트랜지스터 기판.
  29. 제28항에 있어서,
    상기 제2 커패시터 전극은 비정질 구조를 갖는 층을 포함하는, 박막 트랜지스터 기판.
  30. 제28항에 있어서,
    상기 제2 커패시터 전극은 결정질 구조를 갖는 층을 포함하는, 박막 트랜지스터 기판.
  31. 제1항 내지 제27항 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
  32. 기판 상에 액티브층을 형성하는 단계;
    상기 액티브층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    도펀트를 이용하여 상기 액티브층을 선택적으로 도핑하는 단계;를 포함하며,
    상기 액티브층을 형성하는 단계는,
    결정성 산화물 반도체 물질을 이용하여 제1 산화물 반도체 물질층을 형성하는 단계;
    상기 제1 산화물 반도체 물질층을 패터닝하여, 액티브 패턴을 형성하는 단계; 및
    상기 액티브 패턴을 열처리하여, 결정질의 액티브 패턴을 갖는 제1 액티브층을 형성하는 단계;를 포함하며,
    상기 액티브층 중 상기 도펀트가 도핑된 영역은 비정질 구조를 갖는, 박막 트랜지스터의 제조방법.
  33. 제32항에 있어서,
    상기 제1 산화물 반도체 물질층은 산화물 반도체 물질 및 결정화 제어 원소를 포함하는, 박막 트랜지스터의 제조방법.
  34. 제32항에 있어서,
    상기 액티브층을 형성하는 단계는 비정질 산화물 반도체 물질을 이용하여 비정질 산화물 반도체 물질층을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법.
  35. 제32항에 있어서,
    상기 액티브층을 형성하는 단계는 결정질 산화물 반도체 물질을 이용하여 배리어 산화물 반도체 물질층을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법.
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