KR20200016058A - 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

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KR20200016058A
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Abstract

본 발명의 일 실시예는, 기판, 상기 기판 상의 제1 박막 트랜지스터 및 상기 기판 상의 제2 박막 트랜지스터를 포함하며, 상기 제1 박막 트랜지스터는 채널부를 갖는 반도체층, 상기 채널부 상의 제1 절연막, 상기 제1 절연막 상의 게이트 전극 및 상기 게이트 전극 상의 제2 절연막을 포함하며, 상기 제2 박막 트랜지스터는 채널부 및 도체화부를 갖는 반도체층, 상기 채널부 상의 제1 절연막, 상기 제1 절연막 상의 제2 절연막 및 상기 제2 절연막 상의 게이트 전극을 포함하며, 상기 제2 박막 트랜지스터에 있어서 상기 제1 절연막 방향의 상기 도체화부는 상기 제1 절연막으로부터 개방되어 있으며 상기 제2 절연막과 접촉하는, 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR SUBSTRATE, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터 기판, 그 제조방법 및 이러한 박막 트랜지스터 기판을 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광 소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행된다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 일반적으로 산화물 반도체 박막 트랜지스터는 작은 s-팩터(s-factor)를 가지기 때문에, 표시장치의 구동 박막 트랜지스터에 적용되어 계조(gray scale)를 표현하는 데 어려움이 있다.
1. 한국공개특허 10-2004-0026005호(2004년 03월 27일 공개): 액정표시소자 및 그 제조 방법
본 발명의 일 실시예는, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 다른 일 실시예는, 반도체층과 게이트 전극 사이에 제1 절연막과 제2 절연막이 배치되어, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 상대적으로 작은 s-팩터(s-factor)를 갖는 제1 박막 트랜지스터 및 상대적으로 큰 s-팩터를 갖는 제2 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 큰 s-팩터를 갖는 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 갖는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판, 상기 기판 상의 제1 박막 트랜지스터 및 상기 기판 상의 제2 박막 트랜지스터를 포함하며, 상기 제1 박막 트랜지스터는 채널부를 갖는 반도체층, 상기 채널부 상의 제1 절연막, 상기 제1 절연막 상의 게이트 전극 및 상기 게이트 전극 상의 제2 절연막을 포함하며, 상기 제2 박막 트랜지스터는 채널부 및 도체화부를 갖는 반도체층, 상기 채널부 상의 제1 절연막, 상기 제1 절연막 상의 제2 절연막 및 상기 제2 절연막 상의 게이트 전극을 포함하며, 상기 제2 박막 트랜지스터에 있어서 상기 제1 절연막 방향의 상기 도체화부는 상기 제1 절연막으로부터 개방되어 있으며 상기 제2 절연막과 접촉하는, 박막 트랜지스터 기판을 제공한다.
상기 제1 절연막은 상기 제2 절연막보다 높은 산소 농도를 갖는다.
상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터보다 큰 s-팩터를 갖는다.
상기 반도체층들은 산화물 반도체 물질을 포함하다.
상기 반도체층들은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함한다.
본 발명의 다른 일 실시예는, 반도체층, 상기 반도체층 상의 제1 절연막, 상기 제1 절연막 상의 제2 절연막 및 상기 제2 절연막 상의 게이트 전극을 포함하며, 상기 반도체층은 채널부 및 도체화부를 포함하며, 상기 제1 절연막은 상기 채널부 상에 배치되며, 상기 제1 절연막 방향의 상기 도체화부는 상기 제1 절연막으로부터 개방되어 있으며 상기 제2 절연막과 접촉하며, 상기 제1 절연막은 상기 제2 절연막보다 높은 산소 농도를 갖는, 박막 트랜지스터를 제공한다.
본 발명의 또 다른 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 발광소자를 포함하며, 상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하며, 상기 제1 박막 트랜지스터는 채널부를 갖는 반도체층, 상기 채널부 상의 제1 절연막, 상기 제1 절연막 상의 게이트 전극 및 상기 게이트 전극 상의 제2 절연막을 포함하고, 상기 제2 박막 트랜지스터는 채널부 및 도체화부를 갖는 반도체층, 상기 채널부 상의 제1 절연막, 상기 제1 절연막 상의 제2 절연막 및 상기 제2 절연막 상의 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터에 있어서 상기 제1 절연막 방향의 상기 도체화부는 상기 제1 절연막으로부터 개방되어 있으며 상기 제2 절연막과 접촉하는, 표시장치를 제공한다.
상기 제1 절연막은 상기 제2 절연막보다 높은 산소 농도를 갖는다.
상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터보다 큰 s-팩터를 갖는다.
상기 반도체층들은 산화물 반도체 물질을 포함한다.
상기 반도체층들은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함한다.
상기 제2 박막 트랜지스터의 게이트 전극은 상기 제1 박막 트랜지스터의 드레인 전극과 연결된다.
상기 제2 박막 트랜지스터의 게이트 전극은 상기 제1 박막 트랜지스터의 드레인 전극과 일체로 형성된다.
상기 제2 박막 트랜지스터의 상기 게이트 전극의 적어도 일부는 상기 반도체층의 상기 도체화부의 적어도 일부와 중첩한다.
상기 발광소자는 유기발광 다이오드이다.
상기 발광소자는 상기 제2 박막 트랜지스터와 연결된다.
본 발명의 또 다른 일 실시예는, 기판 상에 서로 이격된 제1 활성층 및 제2 활성층을 형성하는 단계, 상기 제1 활성층 및 상기 제2 활성층 상에 제1 절연 물질층을 형성하는 단계, 상기 제1 절연 물질층 상에 제1 도전체층을 형성하는 단계, 상기 제1 도전체층 상에 상기 제1 활성층과 중첩하는 제1 포토레지스트 패턴 및 상기 제2 활성층과 중첩하는 제2 포토레지스트 패턴을 형성하는 단계, 식각에 의하여 상기 제1 활성층 상에 제1 절연막 및 제1 게이트 전극을 형성하고, 상기 제2 활성층 상에 제1 절연막을 형성하는 단계, 상기 제1 게이트 전극 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막 상에 상기 제2 활성층과 중첩하는 제2 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 포토레지스트 패턴의 높이는 상기 제2 포토레지스트 패턴의 높이보다 큰, 박막 트랜지스터 기판의 제조방법을 제공한다.
상기 식각은, 상기 제1 포토레지스트 패턴 및 상기 제2 포트레지스트 패턴을 마스크로 하여, 제1 절연 물질층 및 제1 도전체층을 패터닝하여 상기 제1 활성층 상에 제1 절연막 및 제1 게이트 전극을 형성하고, 상기 제2 활성층 상에 제1 절연막 및 제2 도전체 패턴을 형성하는 1차 식각 단계 및 상기 제2 도전체 패턴을 제거하는 2차 식각 단계;를 포함한다.
상기 박막 트랜지스터 기판의 제조방법은, 상기 1차 식각 후, 상기 제1 게이트 전극을 마스크로 하여, 상기 제1 활성층의 적어도 일부를 도체화하는 단계 및 상기 제2 도전체 패턴을 마스크로 하여 상기 제2 활성층의 적어도 일부를 도체화하는 단계를 더 포함한다.
상기 제2 절연막은 상기 제1 절연막보다 낮은 산소 농도를 갖는다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 반도체층과 게이트 전극 사이에 배치된 제1 절연막 및 제2 절연막을 포함하기 때문에, 비교적 큰 s-팩터(s-factor)를 갖는다. 이러한 박막 트랜지스터는 표시장치의 구동 박막 트랜지스터로 사용되어, 표시장치가 용이하게 계조(gray scale)를 표현하도록 할 수 있다.
본 발명의 다른 일 실시예에 따른 표시장치는, 비교적 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 갖는다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 7은 도 6의 어느 한 화소에 대한 회로도이다.
도 8은 도 7의 화소에 대한 평면도이다.
도 9는 도 8의 I-I'를 따라 자른 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 평면도이다.
도 11은 도 10의 II-II' 및 III-III'를 따라 자른 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 평면도이다.
도 13은 도 12의 IV-IV'를 따라 자른 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 평면도이다.
도 15는 도 14의 V-V' 및 VI-VI'를 따라 자른 단면도이다.
도 16a 내지 16k는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 17a 및 17b는 각각 박막 트랜지스터의 게이트 전압(Gate Voltage)에 대한 드레인 전류(Drain Current)의 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예에서 소스 전극으로 명명된 전극은 드레인 전극으로 사용될 수도 있고, 드레인 전극으로 명명된 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예에 따른 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예에 따른 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은, 기판(110), 기판(110) 상의 제1 박막 트랜지스터(TR1) 및 기판(110) 상의 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는, 채널부(131)를 갖는 반도체층(130), 채널부(131) 상의 제1 절연막(140) 제1 절연막(140) 상의 게이트 전극(160) 및 게이트 전극(160) 상의 제2 절연막(150)을 포함한다.
제2 박막 트랜지스터(TR2)는, 채널부(231) 및 도체화부(232, 233)를 갖는 반도체층(230), 채널부(231) 상의 제1 절연막(240), 제1 절연막(240) 상의 제2 절연막(150) 및 제2 절연막(150) 상의 게이트 전극(260)을 포함한다.
제2 박막 트랜지스터(TR2)에 있어서, 제1 절연막(240) 방향의 도체화부(232, 233)는 제1 절연막(240)으로부터 개방되어 있으며, 제2 절연막(150)과 접촉한다.
또한, 제1 박막 트랜지스터(TR1)에 있어서, 제1 절연막(140) 방향의 도체화부(132, 133)는 제1 절연막(140)으로부터 개방되어 있으며, 제2 절연막(150)과 접촉한다.
이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)을 보다 상세히 설명한다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 반도체층(130, 230)을 보호하며, 버퍼층(120)은 평탄화 특성을 가져 기판(110)의 상부를 평탄화할 수 있다. 버퍼층(120)은 생략될 수도 있다.
기판(110) 상에 광차단층(121)이 배치될 수 있다. 광차단층(121)은 반도체층들(130, 230) 중 적어도 하나(230)와 중첩한다. 광차단층(121)은 기판(110)으로 입사되는 광을 차단하여 반도체층(230)을 보호한다. 도 1을 참조하면, 광차단층(121)은 제2 박막 트랜지스터(TR2)의 반도체층(230)을 보호한다. 이러한 제2 박막 트랜지스터(TR2)는 표시장치의 구동 박막 트랜지스터로 사용될 수 있다.
반도체층들(130, 230)은 기판(110) 상에 배치된다. 본 발명의 일 실시예에 따르면, 반도체층들(130, 230)은 산화물 반도체 물질을 포함한다. 예를 들어, 반도체층들(130, 230)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 반도체층들(130, 230)이 만들어질 수도 있다.
제1 박막 트랜지스터(TR1)의 반도체층(130)과 제2 박막 트랜지스터(TR2)의 반도체층(230) 동일한 조성을 가질 수도 있고, 서로 다른 조성을 가질 수도 있다.
반도체층들(130, 230) 상에 제1 절연막들(140, 240)이 배치된다. 제1 절연막(140, 240)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 절연막(140, 240)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제1 박막 트랜지스터(TR1)의 제1 절연막(140)과 제2 박막 트랜지스터(TR2)의 제1 절연막(240)은 동일한 조성을 가질 수 있으며, 동일한 공정에 의하여 형성될 수 있다.
도 1을 참조하면, 제1 절연막들(140, 240)은 반도체층들(130, 230)의 일부분 상에 배치된다.
구체적으로, 제1 박막 트랜지스터(TR1)의 반도체층(130)은 제1 절연막(140)과 중첩하는 채널부(131) 및 제1 절연막(140)과 중첩하지 않는 도체화부(132, 133)를 갖는다. 본 발명의 일 실시예에 따르면, 제1 절연막(140)은 채널부(131) 상에 배치된다. 제1 박막 트랜지스터(TR1)의 반도체층(130)에 있어서, 제1 절연막(140) 방향(도면의 상부 방향)의 도체화부(132, 133)는 제1 절연막(140)으로부터 개방되어 있다. 도체화부(132, 133) 중 어느 하나는 소스 영역(132)이 되고, 다른 하나는 드레인 영역(133)이 된다. 본 발명의 일 실시예에 따르면, 소스 영역(132)을 소스 전극이라고 하고, 드레인 영역(133)을 드레인 전극이라고 할 수도 있다.
제2 박막 트랜지스터(TR2)의 반도체층(230)은 제1 절연막(240)과 중첩하는 채널부(231) 및 제1 절연막(240)과 중첩하지 않는 도체화부(232, 233)를 갖는다. 제1 절연막(240)은 채널부(231) 상에 배치된다. 제2 박막 트랜지스터(TR2)의 반도체층(230)에 있어서, 제1 절연막(240) 방향(도면의 상부 방향)의 도체화부(232, 233)는 제1 절연막(240)으로부터 개방되어 있다. 도체화부(232, 233) 중 어느 하나는 소스 영역(232)이 되고, 다른 하나는 드레인 영역(233)이 된다. 본 발명의 일 실시예에 따르면, 소스 영역(232)을 소스 전극이라고 하고, 드레인 영역(233)을 드레인 전극이라고 할 수도 있다.
제1 절연막(140, 240)은 반도체층들(130, 230)의 채널부(131, 231)을 보호한다. 따라서, 제1 절연막(140, 240)을 게이트 절연막이라고도 한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(160)은 제1 절연막(140) 상에 배치된다. 게이트 전극(160)은 반도체층(130)의 채널부(131)와 중첩한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제1 박막 트랜지스터(TR1)의 게이트 전극(160)의 상부 및 제2 박막 트랜지스터(TR2)의 제1 절연막(240)의 상부에 제2 절연막(150)이 배치된다.
제1 박막 트랜지스터(TR1)의 제2 절연막(150)과 제2 박막 트랜지스터(TR2)의 제2 절연막(150)은 일체로 형성될 수 있다.
제2 절연막(150)은 절연물질로 이루어진다. 구체적으로, 제2 절연막(150)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 제2 절연막(150)은 실리콘 산화물(SiOx)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)에 있어서, 도체화부(132, 133)는 제2 절연막(150)과 접촉한다. 제1 박막 트랜지스터(TR2)에 있어서, 도체화부(232, 233)도 제2 절연막(150)과 접촉한다.
본 발명의 일 실시예에 따르면, 제1 절연막(140, 240)은 제2 절연막(150)보다 높은 산소 농도를 갖는다.
본 발명의 일 실시예에 따른 반도체층들(130, 140)은 산화물 반도체 물질을 포함한다. 산화물 반도체 물질은 금속 원소 및 산소(O)를 포함하며, 산소 농도가 낮은 경우 도전성이 증가하며, 산소 농도가 높은 경우 도전성이 감소한다. 따라서, 산화물 반도체층(130, 140)에 대한 도체화는 산소 농도 조절에 의하여 이루어질 수 있다. 예를 들어, 산화물 반도체층들(130, 140)의 일부에서 산소를 제거하면 그 부분은 도체화부가 된다. 따라서, 산화물 반도체층들(130, 140) 중 도체화부(132, 133, 232, 233)는 채널부(131, 231)보다 낮은 산소 농도를 가지며, 도체화 특성이 유지되도록 하기 위해 산소의 농도가 채널부(131, 231)에 비해 낮은 상태로 유지되어야 한다.
반면, 채널부(131, 231)는 도체화부(132, 133, 232, 233)에 비하여 높은 산소 농도를 가지며, 채널부(131, 231)에서 산소가 손실되는 경우 채널부(131, 231)가 도체화되어 반도체 특성이 사라지거나 저하될 수 있다.
본 발명의 일 실시예에 따르면, 채널부(131, 231)와 접촉하는 제1 절연막(140, 240)은 제2 절연막(150)보다 높은 산소 농도를 가져, 채널부(131, 231)에서 산소 손실이 발생되는 것을 방지한다.
도체화부(132, 133, 232, 233)와 접촉하는 제2 절연막(150)은 제1 절연막(140, 240)보다 낮은 산소 농도를 가져, 제2 절연막(150)의 산소가 도체화부(132, 133, 232, 233)로 이동하는 것이 방지되도록 한다. 그에 따라, 도체화부(132, 133, 232, 233)의 산소 농도가 증가하여 도체화부(132, 133, 232, 233)의 도전성이 저하되는 것이 방지된다.
예를 들어, 제1 절연막(140, 240)과 제2 절연막(150)이 증착에 의하여 형성되는 경우, 증착에 사용되는 산소 기체의 유량을 조절함으로써 제1 절연막(140, 240)과 제2 절연막(150)의 산소 농도를 조절할 수 있다.
구체적으로, 제1 절연막(140, 240)과 제2 절연막(150)이 모두 실리콘 산화물로 형성되고, 제1 절연막(140, 240)의 조성이 SiOx1이고, 제2 절연막(150)의 조성이 SiOx2 라고 할 때, 다음 식 1의 관계가 만족된다.
[식 1]
X1 > X2
제2 절연막(150) 상에 소스 전극(170, 270) 및 드레인 전극(180, 280)이 배치된다. 소스 전극(170, 270)은 소스 영역(132, 232)을 통해 반도체층(130, 230)의 채널부(131, 231)와 연결되고, 드레인 전극(180, 280)은 드레인 영역(133, 233)을 통해 반도체층(130, 230)의 채널부(131, 231)와 각각 연결된다.
도 1을 참조하면, 소스 전극(170, 270)과 드레인 전극(180, 280)은 제2 절연막(150)에 형성된 콘택홀을 통하여 반도체층(130, 230)의 소스 영역(132, 232) 및 드레인 영역(133, 233)과 연결된다.
소스 전극(170, 270) 및 드레인 전극(180, 280)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(170, 270) 및 드레인 전극(180, 280)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 게이트 전극(260) 역시 제2 절연막(150) 상에 배치된다. 제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 소스 전극(170, 270) 및 드레인 전극(180, 280)과 동일한 물질로 이루어질 수 있다. 또한 제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 소스 전극(170, 270) 및 드레인 전극(180, 280)과 동일 공정에 의하여 형성될 수 있다.
소스 영역(132, 232)과 드레인 영역(133, 233) 영역이 각각 소스 전극 및 드레인 전극 역할을 하는 경우, 제2 절연막(150) 상의 소스 전극(170, 180) 및 드레인 전극(270, 280)은 생략될 수 있다.
본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 반도체층(230) 사이의 거리는 제1 박막 트랜지스터(TR1)의 게이트 전극(160)과 반도체층(130) 사이의 거리보다 크다. 그에 따라, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터(s-factor)를 갖는다.
이하 s-팩터(s-factor)를 상세히 설명한다.
전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치가 우수한 계조(gray scale) 표현 능력을 가지기 위해서는, 유기발광 표시장치의 화소를 구동하는 구동 박막 트랜지스터(driving TFT)의 s-팩터(s-factor)가 클수록 유리하다.
s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터(TR1, TR2)의 게이트 전압(Gate Voltage)에 대한 드레인 전류(Drain Current) 그래프(도 17a 및 17b 참조)에 있어서, 문턱전압(Vth) 구간에서 그래프의 기울기의 역수값으로 구해진다. 한편, 화소의 계조는 드레인-소스 전류의 크기를 조절하는 것에 의하여 제어될 수 있으며, 드레인-소스 전류의 크기는 게이트 전압에 의하여 결정된다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다. 그에 따라, 게이트 전압을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
한편, 게이트 전극(160, 260)과 반도체층(130, 230) 사이의 거리가 멀어질수록, 반도체층(130, 230)에 인가되는 전계가 약해지기 때문에, 게이트 전압에 대한 드레인-소스 전류(IDS)의 기울기가 작아지며, 그에 따라 s-팩터가 증가한다.
본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 반도체층(230) 사이의 거리가 제1 박막 트랜지스터(TR1)의 게이트 전극(160)과 반도체층(130) 사이의 거리보다 크기 때문에 제2 박막 트랜지스터(TR2)가 제1 박막 트랜지스터(TR1)보다 큰 s-팩터를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)는, 예를 들어, 0.18 이상의 s-팩터를 갖는다. 제2 박막 트랜지스터(TR2)는 0.18 이상의 s-팩터를 갖는 경우, 화소의 계조(gray scale)를 용이하게 조절할 수 있다. 그러나, 박막 트랜지스터(100)의 s-팩터(s-factor)가 과도하게 커지는 경우 표시장치의 소비 전력이 증가한다. 이러한 사항들을 고려할 때, 본 발명의 일 실시예에 따른 제2 박막 트랜지스터(TR2)는 0.18 내지 0.5 범위의 s-팩터(s-factor)를 가질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제2 절연막(150)은 제1 절연막(140, 240) 두께 대비 1 내지 10배의 두께를 가질 수 있다. 제2 절연막(150)의 두께가 제1 절연막(140, 240) 두께의 1배 미만인 경우, s-팩터 증가 효과가 크지 않을 수 있다. 반면 제2 절연막(150)의 두께가 제1 절연막(140, 240) 두께의 10배를 초과하는 경우, s-팩터가 과도하게 커질 수 있고, 소자의 박막화에 불리하다.
보다 구체적으로, 제1 절연막(140, 240)은 100 내지 200nm의 두께를 가질 수 있고, 제2 절연막(150)은 300 내지 500nm의 두께를 가질 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2의 박막 트랜지스터 기판(200)는, 도 1의 박막 트랜지스터 기판(100)과 비교하여, 반도체층(130, 230)이 다층 구조를 갖는다. 구체적으로, 반도체층(130, 230)은 기판(110) 상의 제1 반도체층(130a, 230a) 및 제1 반도체층(130a, 230a) 상의 제2 반도체층(130b, 230b)을 포함한다. 제1 반도체층(130a, 230a)과 제2 반도체층(130b, 230b)은 동일한 반도체 물질을 포함할 수도 서로 다른 반도체 물질을 포함할 수도 있다. 제1 반도체층(130a, 230a)과 제2 반도체층(130b, 230b)이 동일한 반도체 물질을 포함하는 경우, 산소 농도는 서로 다를 수 있다.
제1 반도체층(130a, 230a)은 제2 반도체층(130b, 230b)을 지지한다. 따라서, 제1 반도체층(130a, 230a)을 "지지층"이라고도 한다. 채널부(131, 231)는 제2 반도체층(130b, 230b)에 형성된다. 따라서, 제2 반도체층(130b, 230b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(131, 231)는 제1 반도체층(130a, 230a)에도 형성될 수 있다.
제1 반도체층(130a, 230a)과 제2 반도체층(130b, 230b)은 증착(deposition)에 의하여 형성될 수 있다. 제1 반도체층(130a, 230a)과 제2 반도체층(130b, 230b)은 연속 공정에 의하여 형성될 수 있다.
반도체층(130, 230)이 제1 반도체층(130a, 230a)과 제2 반도체층(130b, 230b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)의 단면도이다.
도 3의 박막 트랜지스터 기판(300)는, 도 1의 박막 트랜지스터 기판(100)과 비교하여, 제2 박막 트랜지스터(TR2)의 소스 전극(270)은 반도체층(230)의 채널부(231)와 연결되며, 콘택홀(191)을 통하여 광차단층(121)과도 연결된다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 광차단층(121)은 제2 박막 트랜지스터(TR2)의 드레인 전극(280)과 연결될 수도 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(400)의 단면도이다.
도 4의 박막 트랜지스터 기판(400)은 제2 절연막(150) 상의 제3 절연막(155)을 더 포함하며, 소스 전극(170, 270) 및 드레인 전극(180, 280)은 제3 절연막(155) 상에 배치된다. 반면, 제1 박막 트랜지스터(TR1)의 게이트 전극(160)은 제1 절연막(140) 상에 배치되고, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 제2 절연막(150) 상에 배치된다.
제3 절연막(155)은 절연물질로 이루어지며, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)을 보호한다. 제3 절연막(155)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있고, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 이러한 제3 절연막(155)를 층간 절연막이라고도 한다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)의 단면도이다.
도 5의 박막 트랜지스터 기판(500)은, 도 4의 박막 트랜지스터 기판(400)과 비교하여, 반도체층(130, 230)이 다층 구조를 갖는다. 구체적으로, 반도체층들(130, 230)은 기판(110) 상의 제1 반도체층(130a, 230a) 및 제1 반도체층(130a, 230a) 상의 제2 반도체층(130b, 230b)을 포함한다.
본 발명의 또 다른 일 실시예는 박막 트랜지스터를 제공한다(TR2 참조).
본 발명의 또 다른 일 실시예는 박막 트랜지스터(TR2)는, 반도체층(230), 반도체층(230) 상의 제1 절연막(240), 제1 절연막(240) 상의 제2 절연막(150) 및 제2 절연막(150) 상의 게이트 전극(260)을 포함한다. 여기서, 반도체층(230)은 채널부(231) 및 도체화부(232, 233)를 포함하며, 제1 절연막(240)은 채널부(231) 상에 배치된다. 제1 절연막(240) 방향(도면의 상부 방향)의 도체화부(232, 233)는 제1 절연막(240)으로부터 개방되어 있으며, 제2 절연막(150)과 접촉한다. 제1 절연막(240)은 제2 절연막(150)보다 높은 산소 농도를 갖는다.
또한, 본 발명의 또 다른 일 실시예는 박막 트랜지스터(TR2)는 서로 이격되어 채널부(131)와 연결된 소스 전극(270) 및 소스 전극(270)을 더 포함할 수 있다 (도 1의 TR2 참조).
이하, 이상에 설명된 박막 트랜지스터 기판들(100, 200, 300, 400, 500)이 적용된 표시장치를 설명한다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 개략도이고, 도 7은 도 6의 어느 한 화소(601)에 대한 회로도이고, 도 8은 도 7의 화소(601)에 대한 평면도이고, 도 9는 도 8의 I-I'를 따라 자른 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 기판(110), 기판 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 발광소자를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 발광 소자로 유기발광 다이오드(OLED)를 포함한다. 따라서, 본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 유기발광 표시장치이다.
구체적으로, 본 발명의 또 다른 일 실시예에 따른 표시장치(600)는, 영상이 출력되는 유기발광 표시패널(610), 유기발광 표시패널(610)에 구비된 게이트 라인(GL)들에 순차적으로 게이트 펄스(GP)를 공급하는 게이트 드라이버(620), 유기발광 표시패널(610)에 구비된 데이터 라인(DL)들에 데이터 전압(Vdata)을 공급하는 데이터 드라이버(630) 및 게이트 드라이버(620)와 데이터 드라이버(630)를 제어하는 제어부(640)를 포함한다.
제어부(640)는 외부 시스템으로부터 공급되는 타이밍 신호, 예를 들어, 수직 동기신호, 수평 동기신호 및 클럭 등을 이용하여, 게이트 드라이버(620)를 제어하기 위한 게이트 제어신호(GCS)와, 데이터 드라이버(630)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 제어부(640)는 외부 시스템으로부터 입력되는 입력 영상데이터를 샘플링한 후에 이를 재정렬하여, 재정렬된 영상데이터(Data)를 데이터 드라이버(630)에 공급한다.
데이터 드라이버(630)는 제어부(640)로부터 입력된 영상데이터(Data)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스(GP)가 공급되는 1 수평기간마다 1 수평라인분의 데이터 전압(Vdata)들을 데이터 라인(DL)들로 전송한다.
게이트 드라이버(620)는 제어부(640)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 게이트 라인(GL)들로 게이트 펄스(GP)를 순차적으로 공급한다. 이에 따라, 상기 게이트 펄스(GP)가 입력되는 각각의 화소(601)에 배치된 트랜지스터들이 턴온되어, 각 화소(601)로 영상이 출력될 수 있다. 게이트 드라이버(620)는, 유기발광 표시패널(610)과 독립되게 형성되어, 다양한 방식으로 상기 유기발광 표시패널(610)과 전기적으로 연결될 수 있는 형태로 구성될 수고 있고, 유기발광 표시패널(610) 내에 실장되어 있는 게이트 인 패널(Gate In Panel: GIP) 방식으로 구성될 수도 있다.
데이터 드라이버(630) 또는 상기 게이트 드라이버(620)들 중 적어도 어느 하나는 제어부(640)와 일체로 구성될 수도 있다.
유기발광 표시패널(610)은 게이트 펄스가 인가되는 게이트 라인(GL)들, 데이터 전압이 인가되는 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들에 의해 정의되는 화소(601)들을 포함한다. 화소(601)들 각각에는 박막 트랜지스터(TR1, TR2, TR3, TR4)가 적어도 하나 구비된다. 본 발명의 또 다른 일 실시예에 따르면, 박막 트랜지스터(TR1, TR2, TR3, TR4)로 코플라나 형태의 산화물 박막 트랜지스터가 사용된다.
유기발광 표시패널(610)에 구비된 화소(601)들 각각은, 도 7에 도시된 바와 같이, 광을 출력하는 유기발광 다이오드(OLED) 및 유기발광 다이오드(OLED)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(601)들 각각에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PLA, PLB, SL, SPL)이 형성되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 게이트 펄스(GP)가 공급되고, 전원공급라인(PLA)으로 제1 구동 전원(ELVDD)이 공급되고, 구동전원라인(PLB)으로 제2 구동 전원(EVSS)이 공급되고, 센싱 라인(SL)으로는 기준전압(Vref)이 공급되고, 센싱 펄스 라인(SPL)으로 센싱 펄스(SP)가 공급되며, 에미션라인(EL)으로 에미션 제어 신호(EM)가 공급된다.
도 7 및 도 8을 참조하면, n번째 화소(601)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(601)의 게이트 라인은 "GLn -1"이며, n-1번째 화소(601)의 게이트 라인인 "GLn-1"은 n번째 화소(601)의 센싱 펄스 라인(SPL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 도 7에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라, 유기발광 다이오드(OLED)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 제3 박막 트랜지스터(TR3)(에미션 트랜지스터) 및 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제4 박막 트랜지스터(TR4)(센싱 트랜지스터)를 포함한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)를 "스위칭 트랜지스터"라고 하고, 제2 박막 트랜지스터(TR2)를 "구동 트랜지스터", 제3 박막 트랜지스터(TR3)를 "에미션 트랜지스터", 4 박막 트랜지스터(TR4)를 "센싱 트랜지스터"라고도 한다.
그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 화소 구동부(PDC)는, 도 7에 도시된 구조 이외에 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 3개 이하의 박막 트랜지스터를 포함할 수도 있고, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 유기발광 다이오드(OLED)의 제1 전극 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다. 또한, 제3 박막 트랜지스터(TR3)의 단자들 중 제1 구동전원(ELVDD)이 공급되는 단자와, 유기발광 다이오드(OLED)의 제1 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 게이트 펄스에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(260)으로 전송한다.
제4 박막 트랜지스터(TR4)는 제2 박막 트랜지스터(TR2)와 유기발광 다이오드(OLED) 사이의 제1노드(n1) 및 센싱 라인(SL)에 연결되어, 센싱 펄스(SP)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 상기 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제3 박막 트랜지스터(TR3)는 에미젼 제어 신호(EM)에 따라, 제1 구동 전원(ELVDD)을 제2 박막 트랜지스터(TR2)로 전달하거나, 제1 구동 전원(ELVDD)을 차단한다. 제3 박막 트랜지스터(TR3)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 유기발광 다이오드(OLED)로부터 광이 출력된다.
도 8 및 도 9를 참조하면, 기판(110) 상에 버퍼층(120)이 배치되고, 버퍼층 상에 제1, 제2, 제3 및 제4 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함하는 화소 구동부(PDC)가 배치된다. 버퍼층(120)은 생략될 수도 있다
제1 박막 트랜지스터(TR1)는, 채널부(131)를 갖는 반도체층(130), 채널부(131) 상의 제1 절연막(140) 제1 절연막(140) 상의 게이트 전극(160) 및 게이트 전극(160) 상의 제2 절연막(150)을 포함한다.
제2 박막 트랜지스터(TR2)는, 채널부(231) 및 도체화부(232, 233)를 갖는 반도체층(230), 채널부(231) 상의 제1 절연막(240), 제1 절연막(240) 상의 제2 절연막(150) 및 제2 절연막(150) 상의 게이트 전극(260). 도 8 및 도 9를 참조하면, 제2 박막 트랜지스터(TR2)의 반도체층(230) 중 도체화된 소스 영역(232)이 소스 전극(270) 역할을 하며, 드레인 전극(280)은 제2 절연막(150) 상에 배치된다.
제2박막 트랜지스터(TR2)에 있어서, 제1 절연막(240) 방향의 도체화부(232, 233)는 제1 절연막(240)으로부터 개방되어 있으며, 제2 절연막(150)과 접촉한다.
제1 박막 트랜지스터(TR1)에 있어서, 제1 절연막(140) 방향의 도체화부(132, 133)는 제1 절연막(140)으로부터 개방되어 있으며, 제2 절연막(150)과 접촉한다.
제3 박막 트랜지스터(TR3)는, 반도체층(330), 반도체층(330)과 적어도 일부 중첩하는 게이트 전극(360), 반도체층(330)과 연결된 소스 전극(370) 및 드레인 전극(380)을 포함한다.
제4 박막 트랜지스터(TR4)는, 반도체층(430), 반도체층(430)과 적어도 일부 중첩하는 게이트 전극(460), 반도체층(430)과 연결된 소스 전극(470) 및 드레인 전극(480)을 포함한다.
이하, 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1)와 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 중심으로 화소(601)의 구조를 상세히 설명한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)에 있어서, 반도체층들(130, 230)은 산화물 반도체 물질을 포함한다. 예를 들어, 반도체층들(130, 230)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
반도체층들(130, 230) 상에 제1 절연막(140, 240)이 배치된다. 제1 절연막(140, 240)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 절연막(140, 240)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제1 박막 트랜지스터(TR1)의 제1 절연막(140)과 제2 박막 트랜지스터(TR1)의 제1 절연막(240)은 동일한 조성을 갖는다. 도 8 및 도 9를 참조하면, 반도체층(130, 230)이 배치되지 않은 영역에도 제1 절연막(141)이 배치될 수 있다. 예를 들어, 에미션라인(EL)의 하부에도 제1 절연막(141)이 배치된다.
도 9를 참조하면, 제1 박막 트랜지스터(TR1)의 반도체층(130)은 제1 절연막(140)과 중첩하는 채널부(131) 및 제1 절연막(140)과 중첩하지 않는 도체화부(132, 133)를 가지며, 제1 절연막(140)은 채널부(131) 상에 배치된다. 도체화부(132, 133) 중 어느 하나는 소스 영역(132)이고, 다른 하나는 드레인 영역(133)이다.
제2 박막 트랜지스터(TR2)의 반도체층(230)은 제1 절연막(240)과 중첩하는 채널부(231) 및 제1 절연막(240)과 중첩하지 않는 도체화부(232, 233)를 가지며, 제1 절연막(240)은 채널부(231) 상에 배치된다. 도체화부(232, 233) 중 어느 하나는 소스 영역(232)이 되고, 다른 하나는 드레인 영역(233)이다. 제2 박막 트랜지스터(TR2)에 있어서, 소스 영역(232)이 소스 전극(270)의 역할을 한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)에 있어서, 반도체층들(130, 230)은 기판(110) 상의 제1 반도체층(130a, 230a) 및 제1 반도체층(130a, 230a) 상의 제2 반도체층(130b, 230b)을 포함할 수도 있다(도 2 참조).
제1 반도체층(130a, 230a)과 제2 반도체층(130b, 230b)은 동일한 반도체 물질을 포함할 수도 서로 다른 반도체 물질을 포함할 수도 있다. 이 경우, 제1 반도체층(130a, 230a)은 제2 반도체층(130b, 230b)을 지지할 수 있다. 채널부(131, 231)는 제2 반도체층(130b, 230b)에 형성될 수 있다. 채널부(131)는 제1 반도체층(130a, 230a)에도 형성될 수 있다.
제1 절연막(140, 240)은 반도체층(130, 230)의 채널부(131, 231)을 보호한다. 도 9를 참조하면, 제1 절연막(140, 240) 방향인 도면의 상부 방향을 기준으로, 반도체층들(130, 230)의 중 도체화부(132, 133, 232, 233)는 제1 절연막(140, 240)으로부터 개방되어 있다.
도 7 및 도 8을 참조하면, 제3 박막 트랜지스터(TR3)의 드레인 전극(380)과 제2 박막 트랜지스터(TR2)의 소스 전극(270)은 일체로 형성되어 있다.
제1 박막 트랜지스터(TR1)의 게이트 전극(160)은 제1 절연막(140) 상에 배치된다. 구체적으로, 게이트 전극(160)은 반도체층(130)의 채널부(131)와 중첩한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(160)의 상부, 제2 박막 트랜지스터(TR2)의 제1 절연막(240)의 상부 및 에미션라인(EL)의 상부를 포함하는 기판(110)의 전면에 제2 절연막(150)이 배치된다.
제1 절연막(140, 240)으로부터 개방된 반도체층들(130, 230)의 적어도 일부는 제2 절연막(150)과 접촉한다. 구체적으로, 제1 절연막(140, 240)으로부터 개방된 도체화부(132, 133, 231, 233)는 제2 절연막(150)과 접촉한다.
본 발명의 또 다른 일 실시예에 따르면, 제1 절연막(140, 240)은 제2 절연막(150)보다 높은 산소 농도를 갖는다.
도체화부(132, 133, 232, 233)와 접촉하는 제2 절연막(150)이 제1 절연막(140, 240)보다 낮은 산소 농도를 가짐으로써, 제2 절연막(150)의 산소가 도체화부(132, 133, 232, 233)로 이동하여 도체화부(132, 133, 232, 233)의 산소 농도가 증가되는 것이 방지될 수 있다. 그 결과, 도체화부(132, 133, 232, 233)의 도전성이 저하되는 것이 방지될 수 있다.
반면, 채널부(131, 231)와 접촉하는 제1 절연막(140, 240)은 제2 절연막(150)보다 높은 산소 농도를 가져, 채널부(131, 231)에서 산소 손실(O-vacancy)이 발생되는 것을 방지한다.
예를 들어, 제1 절연막(140, 240)과 제2 절연막(150)이 모두 실리콘 산화물로 형성되는 경우, 제1 절연막(140, 240)의 조성이 SiOx1이고, 제2 절연막(150)의 조성이 SiOx2 라고 할 때, 다음 식 1의 관계가 만족된다.
[식 1]
X1 > X2
제1 박막 트랜지스터(TR1)의 소스 전극(170) 및 드레인 전극(180)이 제2 절연막(150) 상에 배치된다. 소스 전극(170)과 드레인 전극(180)은 서로 이격되어, 제2 절연막(150)에 형성된 콘택홀을 통해 반도체층(130)의 소스 영역(132) 및 드레인 영역(133)과 각각 연결된다.
또한, 제1 박막 트랜지스터(TR1)의 소스 전극(170)은 데이터 라인(DL)과 연결된다. 도 8을 참조하면, 데이터 라인(DL)의 일부가 제1 박막 트랜지스터(TR1)의 소스 전극(170)이 된다.
제2 박막 트랜지스터(TR2)의 드레인 전극(280)은 제2 절연막(150) 상에 배치된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(280)은 제2 절연막(150)에 형성된 콘택홀을 통해 반도체층(230)의 드레인 영역(233)과 연결된다.
이미 설명한 바와 같이, 제2 박막 트랜지스터(TR2)에 있어서, 반도체층(230)의 소스 영역(232)이 소스 전극(270)의 역할을 하기 때문에, 소스 영역(232)을 소스 전극(270)이라고 할 수 있다.
제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 제2 절연막(150) 상에 배치되며, 제1 박막 트랜지스터의 드레인 전극(180)과 연결되어 있다.
도 8 및 도 9를 참조하면, 제1 박막 트랜지스터의 드레인 전극(180)은 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 일체로 형성되어 있다. 이와 같이, 제1 박막 트랜지스터의 드레인 전극(180)은 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 일체로 형성되는 경우, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)을 형성하기 위한 별도의 공정이 필요하지 않고, 제1 박막 트랜지스터의 드레인 전극(180)은 제2 박막 트랜지스터(TR2)의 게이트 전극(260)을 연결하기 위한 콘택홀도 필요하지 않게 된다. 그 결과, 공정이 단순해지고 공정 비용이 감소된다.
본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 반도체층(230) 사이의 거리는 제1 박막 트랜지스터(TR1)의 게이트 전극(160)과 반도체층(130) 사이의 거리보다 크다. 그에 따라, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터(s-factor)를 갖는다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 감소한다. 그에 따라, 게이트 전압을 조절하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)는 0.18 이상의 s-팩터를 갖는다. 보다 구체적으로, 본 발명의 일 실시예에 따른 제2 박막 트랜지스터(TR2)는 0.18 내지 0.5 범위의 s-팩터(s-factor)를 가질 수 있다.
제2 절연막(150)은 제1 절연막(140, 240) 두께 대비 1 내지 10배의 두께를 가질 수 있다. 제2 절연막(150)의 두께가 제1 절연막(140, 240) 두께의 1배 미만인 경우, s-팩터 증가 효과가 크지 않을 수 있다. 반면 제2 절연막(150)의 두께가 제1 절연막(140, 240) 두께의 10배를 초과하는 경우, s-팩터가 과도하게 커질 수 있고, 소자의 박막화에 불리하다. 구체적으로, 제1 절연막(140, 240)은 100 내지 200nm의 두께를 가질 수 있고, 제2 절연막(150)은 300 내지 500nm의 두께를 가질 수 있다.
도 8 및 도 9를 참조하면, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)의 적어도 일부는 반도체층(230)의 도체화부(232, 233)의 적어도 일부와 중첩한다. 그 결과, 제1 커패시터(C1)가 형성된다.
구체적으로, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 중첩하는 반도체층(230)의 드레인 영역(233)은 제1 커패시터(C1)의 한 전극(511)이 되고, 반도체층(230)의 드레인 영역(233)과 중첩하는 게이트 전극(260)의 일부는 제1 커패시터(C1)의 다른 한 전극(512)이 되어, 제1 커패시터(C1)가 형성된다.
이와 같이, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)의 일부 및 반도체층(230)의 도체화부(232, 233)의 일부가 제1 커패시터(C1)를 형성하기 때문에, 제1 커패시터(C1) 형성을 위한 별도의 공정이 필요하지 않고, 콘택홀도 필요하지 않게 된다. 그에 따라 공정 효율 및 정확도가 향상되고, 공정 비용이 감소된다.
소스 전극(170), 드레인 전극(180, 280) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(260) 상에 평탄화막(755)이 배치된다.
평탄화막(755)은 박막 트랜지스터들(TR1, TR2, TR3, TR4)을 커버하여 보호하며, 박막 트랜지스터들(TR1, TR2, TR3, TR4)의 상부를 평탄화한다. 평탄화막(755)은 유기물 또는 무기물로 된 적어도 하나의 막으로 형성될 수 있다.
발광소자인 유기발광 다이오드(OLED)는 평탄화막(755) 상에 배치된다. 유기발광 다이오드(OLED)는 제1 전극(710), 발광층(720) 및 제2 전극(730)을 포함한다.
유기발광 다이오드(OLED)의 제1 전극(710)은 제2 박막 트랜지스터(TR2)와 연결된다. 구체적으로, 유기발광 다이오드(OLED)의 제1 전극(710)은 평탄화막(755)에 형성된 콘택홀을 통해 제2 박막 트랜지스터(TR2)의 드레인 전극(280)과 연결된다.
유기발광 다이오드(OLED)는 뱅크(750)에 의해 둘러싸여 있다. 뱅크(750)에 의해 화소(601)들 각각이 구분될 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 어느 한 화소에 대한 평면도이고, 도 11은 도 10의 II-II' 및 III-III'를 따라 자른 단면도이다.
도 10 및 도 11을 참조하면, 제2 박막 트랜지스터(TR2)를 구성하는 반도체층(230)의 패턴 형상이 도 8에 도시된 패턴 형상과 상이하다. 반도체층(230)은 필요에 따라 다른 다양한 패턴 형상을 가질 수 있다.
또한, 도 8과 비교하여, 도 10 및 도 11에 도시된 표시장치(700)는 기판(110) 상에 배치된 광차단층(121)을 더 포함한다.
광차단층(121)은 제2 박막 트랜지스터(TR2)의 반도체층(230)과 중첩한다. 광차단층(121)은 외부로부터 입사되는 광을 차단하여 반도체층(230)을 보호한다. 광차단층(121)에 의하여 반도체층(230)이 보호됨으로써, 제2 박막 트랜지스터(TR2)는 안정적인 구동을 할 수 있다. 그 결과, 구동 박막 트랜지스터인 제2 박막 트랜지스터(TR2)의 구동 안정성 및 유기발광 다이오드(OLED)의 발광 안정성이 향상된다.
도 10 및 도 11을 참조하면, 제2 박막 트랜지스터(TR2)의 드레인 전극(280)이 광차단층(121)과 연결된다. 구체적으로, 제2 박막 트랜지스터(TR2)의 드레인 전극(280)은 제2 콘택홀(H1)을 통해 유기발광 다이오드(OLED)의 제1 전극과 연결되고, 제2 콘택홀(H2)홀을 통해 드레인 영역(232)과 연결되고, 제3 콘택홀(H3)을 통해 광차단층(121)과 연결된다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 어느 한 화소에 대한 평면도이고, 도 13은 도 12의 IV-IV'를 따라 자른 단면도이다.
도 12 및 13에 도시된 표시장치(800)은 도 8 및 9에 도시된 표시장치(600)와 비교하여, 제2 절연막(150) 상의 제3 절연막(155)을 더 포함한다.
제3 절연막(155)은 절연물질로 이루어지며, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)을 보호한다. 제3 절연막(155)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있고, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 이러한 제3 절연막(155)를 층간 절연막이라고도 한다.
도 13을 참조하면, 제1 박막 트랜지스터(TR1)의 소스 전극(170)과 드레인 전극(180) 및 제2 박막 트랜지스터(TR2)의 드레인 전극(280)은 제3 절연막(155) 상에 배치된다.
또한, 제1 박막 트랜지스터(TR1)의 게이트 전극(160)은 제1 절연막(140) 상에 배치되고, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 제2 절연막(150) 상에 배치된다. 제1 박막 트랜지스터의 드레인 전극(180)과 제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 일체로 형성되지 않고 서로 다른 층에 배치된다. 제1 박막 트랜지스터의 드레인 전극(180)은 제3 절연막(155) 상에 배치된 연결부(181) 및 제3 절연막(155)에 형성된 콘택홀을 통하여 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 연결된다.
제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 반도체층(230) 사이의 거리는 제1 박막 트랜지스터(TR1)의 게이트 전극(160)과 반도체층(130) 사이의 거리보다 크다. 그에 따라, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터(s-factor)를 갖는다.
제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 반도체층(230)의 도체화부(232, 233) 중 드레인 영역(233) 쪽으로 연장되어 반도체층(230)의 드레인 영역(233)과 적어도 일부 중첩한다. 이러한 중첩에 의하여 제1 커패시터(C1)가 형성된다. 제2 박막 트랜지스터(TR2)에 있어서, 반도체층(230)의 드레인 영역(233)은 제1 커패시터(C1)의 한 전극(511)이 되고, 게이트 전극(260)의 일부는 제1 커패시터(C1)의 다른 한 전극(512)이 된다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 어느 한 화소에 대한 평면도이고, 도 15는 도 14의 V-V' 및 VI-VI'를 따라 자른 단면도이다.
도 14 및 15에 도시된 표시장치(900)은 도 10 및 11에 도시된 표시장치(700)와 비교하여, 제2 절연막(150) 상의 제3 절연막(155)을 더 포함한다. 도 15을 참조하면, 제1 박막 트랜지스터(TR1)의 소스 전극(170)과 드레인 전극(180) 및 제2 박막 트랜지스터(TR2)의 드레인 전극(280)은 제3 절연막(155) 상에 배치된다. 또한, 제1 박막 트랜지스터(TR1)의 게이트 전극(160)은 제1 절연막(140) 상에 배치되고, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 제2 절연막(150) 상에 배치된다.
제1 박막 트랜지스터(TR1)의 드레인 전극(180)은 제3 절연막(155)에 형성된 콘택홀을 통해 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 연결되어 있다.
도 15에서, 제2 박막 트랜지스터(TR2)의 게이트 전극(260)과 반도체층(230) 사이의 거리는 제1 박막 트랜지스터(TR1)의 게이트 전극(160)과 반도체층(130) 사이의 거리보다 크다. 그에 따라, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)보다 큰 s-팩터(s-factor)를 갖는다.
제2 박막 트랜지스터(TR2)의 게이트 전극(260)은 반도체층(230)의 드레인 영역(233) 쪽으로 연장되어 드레인 영역(233)과 적어도 일부 중첩한다. 이러한 중첩에 의하여 제1 커패시터(C1)가 형성된다.
이하, 도 16a 내지 16k를 참조하여, 박막 트랜지스터 기판(100)의 제조방법을 설명한다. 도 16a 내지 16k는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조 공정도이다.
도 16a를 참조하면, 기판(110) 상에 광차단층(121)이 형성된다.
기판(110)으로 유리가 사용될 수 있고, 구부리거나 휠 수 있는 플라스틱이 사용될 수도 있다. 기판(110)으로 사용되는 플라스틱의 예로, 폴리이미드가 있다.
플라스틱이 기판(110)으로 사용되는 경우, 플라스틱 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
광차단층(121)은 빛을 반사하거나 흡수하는 물질로 만들어질 수 있다. 예를 들어, 광차단층(121)은 금속과 같은 전기 전도성 물질로 만들어질 수 있다.
도 16a의 좌측은 제1 박막 트랜지스터(TR1)의 영역이고, 우측은 제2 박막 트랜지스터(TR2)의 영역이다. 도 16a를 참조하면, 광차단층(121)은 제2 박막 트랜지스터(TR2)의 영역에 배치된다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 박막 트랜지스터(TR1)의 영역에도 광차단층(121)이 배치될 수 있다.
다음, 기판(110) 상에 서로 이격된 제1 활성층(A1) 및 제2 활성층(A2)이 형성된다. 제1 활성층(A1)은 제1 박막 트랜지스터(TR1)의 반도체층(130)이고, 제2 활성층(A1)은 제2 박막 트랜지스터(TR2)의 반도체층(230)이다.
도 16b를 참조하면, 제1 활성층(A1) 및 제2 활성층(A2)은 버퍼층(121) 상에 형성된다.
제1 활성층(A1) 및 제2 활성층(A2)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO (InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 반도체층(130)은 증착 또는 스퍼터링에 의하여 형성될 수 있다.
도 16b에 단층 구조의 제1 활성층(A1) 및 제2 활성층(A2)이 도시되어 있지만, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 활성층(A1) 및 제2 활성층(A2)은 다층 구조를 가질 수 있다. 예를 들어, 제1 활성층(A1) 및 제2 활성층(A2)은 각각 2층의 bi-layer 구조를 가질 수 있다(도 2 참조).
다음, 도 16c를 참조하면, 제1 활성층(A1) 및 제2 활성층(A2) 상에, 제1 절연 물질층(145)이 형성되고, 제1 절연 물질층(145) 상에 제1 도전체층(165)이 형성된다. 제1 절연 물질층(145)은 패터닝 되어 제1 절연막(140, 240)이 되고, 제1 도전체층(165)은 패터닝 되어 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)이 된다.
도 16d를 참조하면, 제1 도전체층(165) 상에, 제1 활성층(A1)과 중첩하는 제1 포토레지스트 패턴(310) 및 제2 활성층(A2)과 중첩하는 제2 포토레지스트 패턴(320)이 형성된다. 제1 포토레지스트 패턴(310)의 높이는 제2 포토레지스트 패턴(320)의 높이보다 크다.
예를 들어, 제1 도전체층(165) 상의 전체면에 포토레지스트 물질층을 형성한 후, 하프톤 마스크를 이용한 노광 및 현상에 의하여 서로 다른 높이를 갖는 제1 포토레지스트 패턴(310)과 제2 포토레지스트 패턴(320)을 형성할 수 있다. 여기서, 제1 포토레지스트 패턴(310)은 제2 포토레지스트 패턴(320)보다 더 높다.
다음, 식각에 의하여, 제1 활성층(A1) 상에 제1 절연막(140) 및 제1 게이트 전극(G1)을 형성하고, 제2 활성층(A1) 상에 제1 절연막(240)을 형성한다.
구체적으로, 도 16e를 참조하면, 제1 포토레지스트 패턴(310) 및 제2 포트레지스트 패턴(320)을 마스크로 하는 1차 식각이 실시되어, 제1 절연 물질층(145) 및 제1 도전체층(165)이 패터닝 된다. 이러한 1차 식각에 의하여, 제1 활성층(A1) 상에 제1 절연막(140) 및 제1 게이트 전극(G1)이 형성되고, 제2 활성층(A2) 상에 제1 절연막(240) 및 제2 도전체 패턴(162)이 형성된다.
제1 절연막(140, 240)은 제1 절연 물질층(145)의 패터닝에 의하여 형성되고, 제1 게이트 전극(G1) 및 제2 도전체 패턴(162)은 제1 도전체층(165)의 패터닝에 의하여 형성된다.
도 16f를 참조하면, 애싱(ashing)에 하여 제2 포토레지스트 패턴(320)이 제거되고, 제1 포토레지스트 패턴(310)의 일부가 제거된다.
다음, 제1 게이트 전극(G1)을 마스크로 하여, 제1 활성층(A1)의 적어도 일부를 도체화되고, 제2 도전체 패턴(162)을 마스크로 하여 제2 활성층(A2)의 적어도 일부가 도체화될 수 있다. 이러한 도체화에 의하여, 도체화부(132, 133, 232, 233)가 형성되고, 채널부(131, 232)가 정의된다.
도 16g를 참조하면, 2차 식각에 의하여, 제2 도전체 패턴(162)이 제거된다.
2차 식각에서 제1 게이트 전극(G1) 상에 잔존하는 제1 포토레지스트 패턴(310)이 마스크로 작용하기 때문에, 제1 게이트 전극(G1)은 식각되지 않는다.
도 16h를 참조하면, 애싱(ashing)에 의하여, 제1 게이트 전극(G1) 상에 잔존하는 제1 포토레지스트 패턴(310)이 제거된다.
도 16i를 참조하면, 제1 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 제1 절연막(240) 상에 제2 절연막(150)이 형성된다. 이 때, 제2 절연막(150)에 콘택홀들(CH1, CH2, CH3, CH4)이 형성된다.
제2 절연막(150)은 절연성을 갖는 유기물 또는 무기물로 형성될 수 있다. 또한, 제2 절연막(150)은 제1 절연막(140, 240)보다 낮은 산소 농도를 갖는다.
도 16j를 참조하면, 제2 절연막(150) 상에 제2 도전체층(190)이 형성된다.
도 16k를 참조하면, 제2 도전체층(190)이 패터닝된다. 이러한 패터닝에 의하여, 제2 절연막(150) 상에 제2 활성층(A2)과 중첩하는 제2 게이트 전극(G2)이 형성된다.
또한, 도 16k를 참조하면, 제2 절연막(150) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1) 및 드레인 전극(D1)이 형성된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1) 및 드레인 전극(S2)은 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)과 동일층에 형성된다.
도 16k를 참조하면, 제2 절연막(150) 상에 제2 박막 트랜지스터(TR2)의 소스 전극(S2) 및 드레인 전극(D2)이 형성될 수도 있다.
이러한 공정에 의하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)이 만들어질 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 광차단층(121)과 연결될 수도 있다.
한편, 도 4를 참조하면, 제2 절연막(150) 상에 제2 게이트 전극(G2)이 형성된 후, 제2 게이트 전극(G2) 상에 제3 절연막(155)이 형성되고, 소스 전극(S1, S2) 및 드레인 전극(D1, D2)은 제3 절연막(155) 상에 형성될 수도 있다.
도 17a 및 17b는 각각 박막 트랜지스터의 게이트 전압(Gate Voltage)에 대한 드레인 전류(Drain Current)의 그래프이다.
구체적으로, 도 17a는 제1 박막 트랜지스터(TR1)의 문턱전압(Vth)을 나타내고, 도 17b는 제2 박막 트랜지스터(TR2)의 문턱전압(Vth)을 나타낸다.
도 17a 및 도 17b를 비교하면, 문턱전압(Vth) 구간에서 도 17b의 그래프의 기울기가 더 완만하다. 따라서, 제2 박막 트랜지스터(TR2)가 제1 박막 트랜지스터(TR1)보다 큰 s-팩터(s-factor)를 가진다는 확인할 수 있다. 측정 결과, 제1 박막 트랜지스터(TR1)에서 측정된 s-팩터(s-factor)는 0.122 (V/decade)이며, 제2 박막 트랜지스터(TR2)에서 측정된 s-팩터(s-factor)는 0.328 (V/decade)이다.
제1 박막 트랜지스터(TR1)는 0.18 미만의 낮은 s-팩터(s-factor)를 가져, 우수한 스위칭 특성을 가지지만, 급격한 전류 변화로 인해 표시장치에서의 계조(Gray Sclae)를 표현하는 데에 있어서 어려움이 있다.
제2 박막 트랜지스터(TR2)는 0.18 이상의 s-팩터(s-factor)를 가져, 전류로 구동되는 표시장치, 예를 들어, 유기발광 표시장치의 구동 트랜지스터로 유용하게 사용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500: 박막 트랜지스터 기판
600, 700, 800, 900: 표시장치
110: 기판 120: 버퍼층
130, 230: 반도체층 131, 231: 채널부
132, 232: 소스 영역 133, 233: 드레인 영역
140, 240: 제1 절연막 150: 제2 절연막
160, 260: 게이트 전극 170, 270: 소스 전극
180, 280: 드레인 전극 710: 제1 전극
720: 발광층 ` 730: 제2 전극
750: 뱅크 755: 평탄화막
OLED: 유기발광 다이오드

Claims (20)

  1. 기판;
    상기 기판 상의 제1 박막 트랜지스터; 및
    상기 기판 상의 제2 박막 트랜지스터;를 포함하며,
    상기 제1 박막 트랜지스터는,
    채널부를 갖는 반도체층;
    상기 채널부 상의 제1 절연막;
    상기 제1 절연막 상의 게이트 전극; 및
    상기 게이트 전극 상의 제2 절연막;을 포함하며,
    상기 제2 박막 트랜지스터는,
    채널부 및 도체화부를 갖는 반도체층;
    상기 채널부 상의 제1 절연막;
    상기 제1 절연막 상의 제2 절연막; 및
    상기 제2 절연막 상의 게이트 전극;을 포함하며,
    상기 제2 박막 트랜지스터에 있어서, 상기 제1 절연막 방향의 상기 도체화부는 상기 제1 절연막으로부터 개방되어 있으며, 상기 제2 절연막과 접촉하는,
    박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 절연막은 상기 제2 절연막보다 높은 산소 농도를 갖는, 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터보다 큰 s-팩터를 갖는, 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 반도체층들은 산화물 반도체 물질을 포함하는, 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 반도체층들은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는, 박막 트랜지스터 기판.
  6. 반도체층;
    상기 반도체층 상의 제1 절연막;
    상기 제1 절연막 상의 제2 절연막; 및
    상기 제2 절연막 상의 게이트 전극;을 포함하며,
    상기 반도체층은 채널부 및 도체화부를 포함하며,
    상기 제1 절연막은 상기 채널부 상에 배치되며,
    상기 제1 절연막 방향의 상기 도체화부는 상기 제1 절연막으로부터 개방되어 있으며, 상기 제2 절연막과 접촉하며,
    상기 제1 절연막은 상기 제2 절연막보다 높은 산소 농도를 갖는,
    박막 트랜지스터.
  7. 기판;
    상기 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 발광소자;를 포함하며,
    상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터;를 포함하며,
    상기 제1 박막 트랜지스터는,
    채널부를 갖는 반도체층;
    상기 채널부 상의 제1 절연막;
    상기 제1 절연막 상의 게이트 전극; 및
    상기 게이트 전극 상의 제2 절연막;을 포함하며,
    상기 제2 박막 트랜지스터는,
    채널부 및 도체화부를 갖는 반도체층;
    상기 채널부 상의 제1 절연막;
    상기 제1 절연막 상의 제2 절연막; 및
    상기 제2 절연막 상의 게이트 전극;을 포함하며,
    상기 제2 박막 트랜지스터에 있어서, 상기 제1 절연막 방향의 상기 도체화부는 상기 제1 절연막으로부터 개방되어 있으며, 상기 제2 절연막과 접촉하는,
    표시장치.
  8. 제7항에 있어서,
    상기 제1 절연막은 상기 제2 절연막보다 높은 산소 농도를 갖는, 표시장치.
  9. 제7항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터보다 큰 s-팩터를 갖는, 표시장치.
  10. 제7항에 있어서,
    상기 반도체층들은 산화물 반도체 물질을 포함하는, 표시장치.
  11. 제7항에 있어서,
    상기 반도체층들은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는, 표시장치.
  12. 제7항에 있어서,
    상기 제2 박막 트랜지스터의 게이트 전극은 상기 제1 박막 트랜지스터의 드레인 전극과 연결된, 표시장치.
  13. 제7항에 있어서,
    상기 제2 박막 트랜지스터의 게이트 전극은 상기 제1 박막 트랜지스터의 드레인 전극과 일체로 형성된, 표시장치.
  14. 제7항에 있어서,
    상기 제2 박막 트랜지스터의 상기 게이트 전극의 적어도 일부는 상기 반도체층의 상기 도체화부의 적어도 일부와 중첩하는, 표시장치.
  15. 제7항에 있어서,
    상기 발광소자는 유기발광 다이오드인, 표시장치.
  16. 제7항에 있어서,
    상기 발광소자는 상기 제2 박막 트랜지스터와 연결된, 표시장치.
  17. 기판 상에 서로 이격된 제1 활성층 및 제2 활성층을 형성하는 단계;
    상기 제1 활성층 및 상기 제2 활성층 상에 제1 절연 물질층을 형성하는 단계;
    상기 제1 절연 물질층 상에 제1 도전체층을 형성하는 단계;
    상기 제1 도전체층 상에, 상기 제1 활성층과 중첩하는 제1 포토레지스트 패턴 및 상기 제2 활성층과 중첩하는 제2 포토레지스트 패턴을 형성하는 단계;
    식각에 의하여, 상기 제1 활성층 상에 제1 절연막 및 제1 게이트 전극을 형성하고, 상기 제2 활성층 상에 제1 절연막을 형성하는 단계;
    상기 제1 게이트 전극 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 상기 제2 활성층과 중첩하는 제2 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 포토레지스트 패턴의 높이는 상기 제2 포토레지스트 패턴의 높이보다 큰, 박막 트랜지스터 기판의 제조방법.
  18. 제17항에 있어서, 상기 식각은
    상기 제1 포토레지스트 패턴 및 상기 제2 포트레지스트 패턴을 마스크로 하여, 제1 절연 물질층 및 제1 도전체층을 패터닝하여 상기 제1 활성층 상에 제1 절연막 및 제1 게이트 전극을 형성하고, 상기 제2 활성층 상에 제1 절연막 및 제2 도전체 패턴을 형성하는 1차 식각 단계; 및
    상기 제2 도전체 패턴을 제거하는 2차 식각 단계;를 포함하는,
    박막 트랜지스터 기판의 제조방법.
  19. 제18항에 있어서, 상기 1차 식각 후,
    상기 제1 게이트 전극을 마스크로 하여, 상기 제1 활성층의 적어도 일부를 도체화하는 단계; 및
    상기 제2 도전체 패턴을 마스크로 하여 상기 제2 활성층의 적어도 일부를 도체화하는 단계;를 더 포함하는,
    박막 트랜지스터 기판의 제조방법.
  20. 제18항에 있어서,
    상기 제2 절연막은 상기 제1 절연막보다 낮은 산소 농도를 갖는, 박막 트랜지스터 기판의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040026005A (ko) 2002-09-17 2004-03-27 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조 방법
KR20160036418A (ko) * 2014-09-25 2016-04-04 엘지디스플레이 주식회사 유기전계 발광소자 및 그 제조방법
KR20180062278A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 트랜지스터 기판, 이를 이용한 유기발광표시패널 및 그 제조 방법과, 이를 이용한 유기발광표시장치
KR20180078837A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040026005A (ko) 2002-09-17 2004-03-27 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조 방법
KR20160036418A (ko) * 2014-09-25 2016-04-04 엘지디스플레이 주식회사 유기전계 발광소자 및 그 제조방법
KR20180062278A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 트랜지스터 기판, 이를 이용한 유기발광표시패널 및 그 제조 방법과, 이를 이용한 유기발광표시장치
KR20180078837A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치

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