KR20160006718A - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소형화된 경우에도 장치를 쉽게 제작할 수 있고, 소형화로 인한 전기 특성의 저하를 억제할 수 있는 구조를 갖는 반도체 장치, 및 그 제작 방법을 제공한다.
소스 전극층 및 드레인 전극층은 산화물 반도체층의 상면에 형성된다. 산화물 반도체층의 측면 및 소스 전극층의 측면은 동일면 상에 제공되고, 제 1 배선에 전기적으로 접속된다. 또한, 산화물 반도체층의 측면 및 드레인 전극층의 측면은 동일면 상에 제공되고, 제 2 배선에 전기적으로 접속된다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 기억 장치, 연산 장치, 촬상 장치, 그들 중 어느 것의 구동 방법, 또는 그들 중 어느 것의 제작 방법에 관한 것이다.
본 명세서 등에 있어서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치를 일반적으로 뜻한다. 트랜지스터 및 반도체 회로는 반도체 장치의 형태이다. 기억 장치, 표시 장치, 또는 전자 기기가 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 형성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치) 등 전자 기기의 넓은 범위에 사용된다. 트랜지스터에 적용 가능한 반도체 박막을 위한 재료로서 실리콘계 반도체 재료가 널리 알려져 있다. 다른 예로서, 산화물 반도체가 주목을 받고 있다.
예를 들어, 특허문헌 1에는, 활성층에 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 비정질 산화물 반도체가 포함되는 트랜지스터가 개시(開示)되어 있다.
일본 공개 특허 번호 2006-165528
집적 회로의 고밀도화에는 트랜지스터의 소형화가 필요하고, 소형화는 제작 공정의 난이도를 높이기 때문에, 단순한 구조를 갖는 트랜지스터 및 단순한 트랜지스터 제작 방법이 요구된다.
또한, 트랜지스터의 소형화는 트랜지스터의 전기 특성의 열화 또는 변동을 일으키기 쉽다는 있다는 것이 알려져 있다. 즉, 트랜지스터의 소형화는 집적 회로의 수율 저하를 일으키기 쉽다.
따라서, 본 발명의 일 형태의 목적 중 하나는, 소형화되는 경우에도 단순한 공정을 거쳐 제작할 수 있는 구조를 갖는 반도체 장치를 제공하는 것이다. 다른 목적은, 소형화로 인한 수율 저하를 억제할 수 있는 구조를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은, 트랜지스터가 소형화될수록 더 현저해지는 전기 특성의 열화를 억제할 수 있는 반도체 장치를 제공하는 것이다. 다른 목적은, 집적도가 높은 반도체 장치를 제공하는 것이다. 다른 목적은, 전기 특성의 열화가 저감된 반도체 장치를 제공하는 것이다. 다른 목적은, 전기 특성의 변동이 저감된 반도체 장치를 제공하는 것이다. 다른 목적은, 저소비 전력의 반도체 장치를 제공하는 것이다. 다른 목적은, 신뢰성이 높은 반도체 장치를 제공하는 것이다. 다른 목적은, 전력 공급이 정지될 때도 데이터를 유지할 수 있는 반도체 장치를 제공하는 것이다. 다른 목적은, 상기 반도체 장치의 제작 방법을 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적들의 존재를 방해하지 않는다. 또한, 본 발명의 일 형태에서는, 이들 목적 모두를 달성할 필요는 없다. 다른 목적들은, 명세서, 도면, 청구항 등의 기재로부터 명백하며 추출될 수 있다.
본 발명의 일 형태는, 산화물 반도체층의 상면에 소스 전극층 또는 드레인 전극층이 형성되는 반도체 장치에 관한 것이다.
또한, 본 명세서에서 '사이드 콘택트(side contact)'는, 하나의 요소의 측면이 다른 요소의 일부와 접하여, 하나의 요소와 다른 요소 사이에 전기적 접속이 얻어지는 상태를 뜻한다.
본 발명의 일 형태는, 절연 표면 위의 제 1 산화물 반도체층; 제 1 산화물 반도체층 위의 제 2 산화물 반도체층; 제 2 산화물 반도체층 위에 있으며, 제 2 산화물 반도체층의 측면과 동일면 상에 측면이 제공되는 소스 전극층 및 드레인 전극층; 제 2 산화물 반도체층 위에 있으며, 소스 전극층 및 드레인 전극층 각각과 부분적으로 접한 제 3 산화물 반도체층; 제 3 산화물 반도체층 위의 게이트 절연막; 게이트 절연막 위의 게이트 전극층; 및 절연 표면, 소스 전극층, 드레인 전극층, 및 게이트 전극층 위의 절연층을 포함하는 반도체 장치이다. 절연층에는, 제 2 산화물 반도체층의 일부와 소스 전극층의 일부가 노출되는 제 1 개구, 제 2 산화물 반도체층의 일부와 드레인 전극층의 일부가 노출되는 제 2 개구, 및 게이트 전극층의 일부가 노출되는 제 3 개구가 형성된다. 제 2 산화물 반도체층과 소스 전극층은 제 1 개구에서 제 1 배선에 전기적으로 접속된다. 제 2 산화물 반도체층과 드레인 전극층은 제 2 개구에서 제 2 배선에 전기적으로 접속된다. 게이트 전극층은 제 3 개구에서 제 3 배선에 전기적으로 접속된다.
또한 본 명세서 등에 있어서, '제 1' 및 '제 2' 등의 서수는 구성 요소 간의 혼동을 피하기 위하여 사용되고, 구성 요소를 수적으로 한정하는 것은 아니다.
또한, 제 1 산화물 반도체층의 전도대 최하위 및 제 3 산화물 반도체층의 전도대 최하위는 제 2 산화물 반도체층의 전대도 최하위보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운 것이 바람직하다.
제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층은 각각 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층 각각에서의 In에 대한 M의 원자수비가 제 2 산화물 반도체층에서의 In에 대한 M의 원자수비보다 높은 것이 바람직하다.
제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층 각각은 c축이 배향된 결정을 포함하는 것이 바람직하다.
또한, 소스 전극층 및 드레인 전극층 각각은, Al, Cr, Cu, Ta, Ti, Mo, 또는 W의 단층, 이들 중 어느 것의 적층막, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료로 형성되는 것이 바람직하다.
본 발명의 다른 형태는, 절연 표면 위에 제 1 산화물 반도체막과 제 2 산화물 반도체막의 적층막을 형성하는 단계; 적층막 위에 제 1 도전막을 형성하는 단계; 제 1 도전막 위에 제 1 레지스트 마스크를 형성하는 단계; 제 1 레지스트 마스크를 마스크로 사용하여 제 1 도전막을 선택적으로 에칭함으로써 제 1 도전층을 형성하는 단계; 제 1 도전층을 마스크로 사용하여 적층막을 선택적으로 에칭하고, 제 1 도전층을 선택적으로 에칭하여 제 1 도전층을 분단함으로써, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층, 및 이 적층 위의 소스 전극층 및 드레인 전극층을 형성하는 단계; 절연 표면, 적층, 소스 전극층, 및 드레인 전극층 위에 제 3 산화물 반도체막을 형성하는 단계; 제 3 산화물 반도체막 위에 산화물 절연막을 형성하는 단계; 산화물 절연막 위에 제 2 도전막을 형성하는 단계; 제 2 도전막 위에 제 2 레지스트 마스크를 형성하는 단계; 제 2 레지스트 마스크를 마스크로 사용하여 제 2 도전막을 선택적으로 에칭함으로써 게이트 전극층을 형성하는 단계; 게이트 전극층을 마스크로 사용하여 산화물 절연막 및 제 3 산화물 반도체막을 선택적으로 에칭함으로써, 게이트 절연막 및 제 3 산화물 반도체층을 형성하는 단계; 절연 표면, 소스 전극층, 드레인 전극층, 및 게이트 전극층 위에 절연층을 형성하는 단계; 절연층에, 제 2 산화물 반도체층의 일부와 소스 전극층의 일부가 노출되는 제 1 개구, 제 2 산화물 반도체층의 일부와 드레인 전극층의 일부가 노출되는 제 2 개구, 및 게이트 전극층의 일부가 노출되는 제 3 개구를 형성하는 단계; 및 제 1 개구에 제 2 산화물 반도체층과 소스 전극층에 전기적으로 접속되는 제 1 배선, 제 2 개구에 제 2 산화물 반도체층과 드레인 전극층에 전기적으로 접속되는 제 2 배선, 및 제 3 개구에 게이트 전극층에 전기적으로 접속되는 제 3 배선을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다.
또한, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은, 제 1 산화물 반도체층의 전도대 최하위 및 제 3 산화물 반도체층의 전도대 최하위가 제 2 산화물 반도체층의 전대도 최하위보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운 재료를 사용하여 각각 형성되는 것이 바람직하다.
제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층은, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 사용하여 형성되고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층 각각에서의 In 에 대한 M의 원자수비가 제 2 산화물 반도체층에서의 In에 대한 M의 원자수비보다 높은 것이 바람직하다.
제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층 각각에는 c축이 배향된 결정을 포함하는 재료를 사용하는 것이 바람직하다.
상술한 구조에 있어서, 소스 전극층 및 드레인 전극층은 Al, Cr, Cu, Ta, Ti, Mo, 또는 W의 단층, 이들 중 어느 것의 적층, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용하여 각각 형성되는 것이 바람직하다.
본 발명의 일 형태에 따르면, 소형화된 경우에도 장치를 단수한 공정에서 제작할 수 있는 구조를 갖는 반도체 장치를 제공할 수 있다. 또는, 소형화로 인한 수율 저하를 방지할 수 있는 구조를 갖는 반도체 장치를 제공할 수 있다. 또는, 트랜지스터가 소형화될수록 더 현저해지는 전기 특성의 열화를 억제할 수 있는 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 열화가 저감된 반도체 장치를 제공할 수 있다. 또는 전기 특성의 변동이 억제된 반도체 장치를 제공할 수 있다. 또는, 저소비 전력의 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 전원이 끊어진 경우에도 데이터가 유지되는 반도체 장치를 제공할 수 있다. 또는, 상술한 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과들의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 이들 효과 모두를 얻을 필요는 없다. 다른 효과들은, 명세서, 도면, 청구항 등의 기재로부터 명백하며 추출될 수 있다.
첨부되는 도면에 있어서:
도 1의 (A) 및 (B)는 트랜지스터의 상면도 및 단면도;
도 2의 (A) 및 (B)는 트랜지스터의 단면도;
도 3의 (A)~(C)는 트랜지스터의 단면도;
도 4의 (A)~(C)는 트랜지스터의 단면도;
도 5는 트랜지스터의 단면도;
도 6의 (A) 및 (B)는 트랜지스터의 단면도;
도 7은 트랜지스터의 단면도;
도 8의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 단면도;
도 9의 (A)~(C)는 트랜지스터의 제작 방법을 도시한 단면도;
도 10의 (A) 및 (B)는 트랜지스터의 제작 방법을 도시한 단면도;
도 11의 (A) 및 (B)는 반도체 장치의 단면도 및 회로도;
도 12는 반도체 장치의 회로도;
도 13의 (A)~(C)는 반도체 장치가 적용될 수 있는 전자 기기를 도시한 것;
도 14의 (A) 및 (B)는 트랜지스터의 상면도 및 단면도;
도 15의 (A) 및 (B)는 트랜지스터의 상면도 및 단면도;
도 16의 (A)~(D)는 계산에 사용한 모델 및 그 계산 결과를 나타낸 것; 및
도 17의 (A) 및 (B)는 트랜지스터의 Id-Vg 특성을 나타낸 것.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 또한, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위로부터 벗어남이 없이 형식 및 상세를 다양하게 변경할 수 있다는 것은, 당업자에 의하여 쉽게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정되지 말아야 한다. 또한, 이하에서 설명하는 본 발명의 구조에서, 같은 부분 또는 유사한 기능을 갖는 부분을 다른 도면에서 같은 부호로 나타내고, 그 설명을 생략하는 경우가 있다.
또한, 본 명세서 등에 있어서, X와 Y가 접속된다고 명시적으로 기재되는 경우는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 그 범주에 포함된다. 여기서, X 및 Y 각각은 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 나타낸다. 따라서, 소정의 접속 관계, 예를 들어, 도면 및 문장에서 나타낸 접속 관계에 한정되지 않고, 도면 및 문장에서 나타낸 접속 관계 이외의 접속 관계도 포함된다.
예를 들어 X와 Y가 전기적으로 접속되는 경우는, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 및 부하)가 X와 Y 사이에 접속될 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 온 또는 오프(온 상태 및 오프 상태)가 됨으로써, 전류를 흘릴지 여부를 결정하는 기능을 갖는다. 또는, 스위치는 전류 경로를 선택하여 전환하는 기능을 갖는다.
예를 들어, X와 Y가 기능적으로 접속되는 경우는, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 승압 회로, 또는 강압 회로) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 변환 회로; 신호 진폭이나 전류량 등을 크게 할 수 있는 회로, 연산 증폭기(operational amplifier), 차동 증폭 회로(differential amplifier circuit), 소스 폴로어 회로(source follower circuit), 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한, 예를 들어 X와 Y 사이에 다른 회로를 개재(介在)하고 있어도, X로부터 출력된 신호가 Y에 전달되는 경우, X와 Y는 기능적으로 접속된다.
또한, X와 Y가 접속된다고 명시적으로 기재되는 경우는, X와 Y가 전기적으로 접속되는 경우(즉, 사이에 다른 소자 또는 다른 회로가 제공되어 X와 Y가 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, 사이에 다른 회로가 제공되어 X와 Y가 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되는 경우(즉, 사이에 다른 소자 또는 다른 회로가 제공되지 않고 X와 Y가 접속되는 경우)가 그 범주에 포함된다. 즉, 'X와 Y가 전기적으로 접속된다'고 명시적으로 기재될 때, 그 설명은 'X와 Y가 접속된다'고만 명시적으로 기재되는 경우와 같다.
회로도에서 독립된 구성 요소들이 서로 전기적으로 접속되는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서의 '전기적인 접속'의 범주에는, 하나의 도전막이 복수의 구성 요소의 기능을 갖는 바와 같은 경우도 포함된다.
또한, 본 명세서 등에서, 다양한 기판 중 어느 것을 사용하여 트랜지스터를 형성할 수 있다. 기판의 형태는 특정의 것으로 한정되지 않는다. 기판의 예에는, 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 스틸 기판, 스테인리스 스틸 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 가요성 기판, 부착 필름, 섬유상의 재료를 포함한 종이, 및 기재 필름이 포함된다. 유리 기판의 예에는, 바륨보로실리케이트 유리 기판, 알루미노보로실리케이트 유리 기판, 및 소다 석회 유리 기판이 포함된다. 가요성 기판에는, 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 및 폴리에터설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성 합성 수지를 사용할 수 있다. 부착 필름의 예로서는, 폴리프로필렌, 폴리에스터, 폴리 불화 바이닐, 폴리염화 바이닐 등이 포함된다. 기재 필름의 예에는, 폴리에스터, 폴리아마이드, 폴리이미드, 무기 증착 필름, 종이 등이 포함된다. 특히, 반도체 기판, 단결정 기판, SOI 기판 등을 사용하여 트랜지스터를 형성하면, 특성, 사이즈, 형상 등의 편차가 거의 없고, 전류 공급 능력이 높고, 사이즈가 작은 트랜지스터를 형성할 수 있다. 이러한 트랜지스터를 사용하여 회로를 형성함으로써, 회로의 소비 전력을 저감시키거나, 또는 회로를 고집적화시킬 수 있다.
또한, 어느 기판을 사용하여 트랜지스터를 형성하고, 그 후, 다른 기판에 트랜지스터를 전치하여도 좋다. 트랜지스터가 전치되는 기판의 예로서는, 트랜지스터를 형성하는 것이 가능한 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예를 들어 비단(silk), 면(cotton), 또는 삼(hemp)), 합성 섬유(예를 들어 나일론, 폴리우레탄, 또는 폴리에스터), 재생 섬유(예를 들어 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 고무 기판 등을 들 수 있다. 이러한 기판을 사용함으로써, 특성이 우수한 트랜지스터, 소비 전력이 작은 트랜지스터, 또는 내구성이 높은 장치를 형성할 수 있고, 높은 내열성을 얻을 수 있거나, 또는 경량화 또는 박형화를 달성할 수 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다.
도 1의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 1의 (A)는 상면도이다. 도 1의 (B)는 도 1의 (A)에서의 일점 쇄선 A1-A2를 따른 단면도를 도시한 것이다. 도 2의 (A)는 도 1의 (A)에서의 일점 쇄선 A3-A4를 따른 단면도이다. 도 2의 (B)는 도 1의 (A)에서의 일점 쇄선 A5-A6을 따른 단면도이다. 또한, 도면의 간략화를 위하여, 도 1의 (A)의 상면도에서는 일부의 구성 요소를 도시하지 않았다. 일점 쇄선 A1-A2의 방향을 채널 길이 방향, 일점 쇄선 A3-A4의 방향을 채널 폭 방향이라고 부르는 경우가 있다.
도 1의 (A) 및 (B), 및 도 2의 (A) 및 (B)에 도시된 트랜지스터(100)는 기판(110) 위의 하지 절연막(120); 상기 하지 절연막 위에 있으며, 제 1 산화물 반도체층(131)과 제 2 산화물 반도체층(132)이 순차적으로 형성된 적층; 제 2 산화물 반도체층 위의 소스 전극층(140) 및 드레인 전극층(150); 하지 절연막(120) 및 상기 적층과 접하여 형성되며, 소스 전극층(140) 및 드레인 전극층(150) 각각과 부분적으로 접한 제 3 산화물 반도체층(133); 제 3 산화물 반도체층 위의 게이트 절연막(160); 상기 게이트 절연막 위의 게이트 전극층(170); 하지 절연막(120), 소스 전극층(140), 드레인 전극층(150), 및 게이트 전극층(170) 위의 절연층(180)을 포함한다.
또한, 트랜지스터의 '소스' 및 '드레인'의 기능은, 예를 들어, 반대 극성의 트랜지스터가 사용되거나, 또는 회로 동작에서 전류가 흐르는 방향이 변화할 때, 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서 '소스'라는 용어는 드레인을 가리키고, '드레인'이라는 용어는 소스를 가리키도록 사용될 수 있다.
산화물로 형성된 절연층(185)이 절연층(180) 위에 형성되어도 좋다. 또한, 절연층(185)은 필요에 따라 제공되어도 좋고, 그 위에 다른 절연층이 더 제공되어도 좋다. 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133)을 총괄하여 산화물 반도체층(130)이라고 부른다.
절연층(180)에는, 제 2 산화물 반도체층(132) 및 소스 전극층(140)이 부분적으로 노출되는 제 1 개구(147)가 형성된다. 또한, 제 2 산화물 반도체층(132) 및 드레인 전극층(150)이 부분적으로 노출되는 제 2 개구(157)가 형성된다. 더구나, 게이트 전극층(170)이 부분적으로 노출되는 제 3 개구(177)가 형성된다.
제 1 개구(147)에서, 제 2 산화물 반도체층(132)의 측면과 소스 전극층(140)의 측면은 동일면 상에 제공되며, 제 1 배선(145)에 전기적으로 접속된다. 제 2 개구(157)에서, 제 2 산화물 반도체층(132)의 측면과 드레인 전극층(150)의 측면은 같은 면 상에 제공되며, 제 2 배선(155)에 전기적으로 접속된다. 제 3 개구(177)에서, 게이트 전극층(170)이 사이드 콘택트에 의하여 제 3 배선(175)에 전기적으로 접속된다.
원래는, 전극층 위에 형성된 절연층 등에 개구를 제공하여, 상기 개구에 형성된 배선의 일부가 전극층의 상면의 일부와 접함으로써 전기적 접속을 얻고 있었다.
그러나, 트랜지스터의 소형화가 진행될수록 제작의 난이도가 증가되고, 그 결과 절연층 등에 제공되는 개구의 불량이나, 개구 깊이의 편차 등을 일으킨다. 따라서, 소자들 간에서 전극층과 배선 사이의 콘택트 저항이 변동되기 쉽다. 즉, 소형화된 트랜지스터를 제작함에 있어서 난이도의 증가가 트랜지스터의 전기 특성의 변동의 원인 중 하나이다.
한편, 본 발명의 일 형태에서는, 개구에서 노출된 전극층의 일부와 이 개구에 형성된 배선의 일부가 사이드 콘택트에 의하여 서로 전기적으로 접속된다. 그러므로, 전극층과 배선 사이의 접촉 면적의 변동이 생기기 어려워질 수 있다. 즉, 소자들에서의 전극층과 배선 사이의 콘택트 저항의 변동을 억제할 수 있어, 이 변동으로 인한 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 전극층 등을 노출시키도록 절연층에 개구가 제공되는 경우에는, 에칭 조건을 엄밀하게 제어함으로써 전극층 등의 상면을 노출시키는 것보다, 개구에서 전극층 등의 측면을 노출시키도록 전극층 등을 오버에칭하는 것이 덜 어렵다. 예를 들어, 전극층으로 연장되도록 개구를 형성하는 경우에는, 전극층의 에칭 레이트가 절연층의 에칭 레이트보다 충분히 낮을 때도, 에칭 조건을 자유롭게 선택할 수 있다. 따라서, 트랜지스터의 수율을 향상시킬 수 있다.
본 발명의 일 형태에서는, 도 1의 (B)에 도시된 바와 같이 제 1 개구(147) 및 제 2 개구(157)가 하지 절연막(120)까지 도달하는 구조를 채용하는 것이 바람직하다. 이 구조는 자유도가 높은 에칭 조건으로 형성될 수 있고, 트랜지스터의 전기 특성의 변동을 저감할 수 있으며, 수율을 향상시킬 수 있다. 또한, 반도체층과 접한 배선은 전극층의 일부로서 기능하므로, 전극층과 반도체층 사이의 콘택트 저항을 더 저감할 수 있다.
또한, 도 2의 (A) 및 (B)에 도시된 바와 같이, 사이드 콘택트에 의하여 게이트 전극층(170)과 제 3 배선(175)이 접속될 때, 전극층과 배선 사이의 접촉 면적의 변동이 생기기 어렵고, 콘택트 저항의 변동이 억제될 수 있다. 또한, 제 3 개구(177)의 아래 부분은, 도면에서 범위 D(게이트 절연막(160), 제 3 산화물 반도체층(133), 및 하지 절연막(120) 중 어느 것)에 위치한다.
또한, 제 1 개구(147) 및 제 2 개구(157) 내부의 구조는 도 1의 (B)에 도시된 예에 한정되지 않는다. 예를 들어, 도 3의 (A)에 도시된 바와 같이, 소스 전극층(140) 및 드레인 전극층(150)의 상면이 제 1 개구(147) 및 제 2 개구(157)에서 부분적으로 노출되는 구조를 채용하여도 좋다. 소스 전극층(140) 및 드레인 전극층(150)의 에칭 레이트가 절연층(180)의 에칭 레이트보다 충분히 낮을 때, 이 구조는 쉽게 형성될 수 있다.
또는, 도 3의 (B)에 도시된 바와 같이, 제 2 산화물 반도체층(132)의 상면이 제 1 개구(147) 및 제 2 개구(157)에서 부분적으로 노출되는 구조를 채용하여도 좋다. 또는, 도시되지 않았지만, 제 1 산화물 반도체층(131)의 상면이 상기 개구들에서 부분적으로 노출되는 구조를 채용하여도 좋다. 제 2 산화물 반도체층(132)의 에칭 레이트 및/또는 제 1 산화물 반도체층(131)의 에칭 레이트가 절연층(180)의 에칭 레이트보다 충분히 낮을 때, 이 구조는 쉽게 형성될 수 있다.
또한, 도 3의 (A) 및 (B)의 설명에 있어서, 상면이 부분적으로 노출된 층은 막 두께 방향으로 부분적으로 에칭되어도 좋다.
또는, 도 3의 (C)에 도시된 바와 같이, 제 1 개구(147) 및 제 2 개구(157)의 바닥이 하지 절연막(120) 내에 위치하여도 좋다. 절연층(180)의 에칭 레이트가, 소스 전극층(140), 드레인 전극층(150), 제 2 산화물 반도체층(132), 제 1 산화물 반도체층(131), 및 하지 절연막(120)의 에칭 레이트에 가까울 때, 이 구조는 쉽게 형성될 수 있다.
또한, 에칭 조건이 엄밀하게 제어될 수 있는 경우에는, 도 14의 (A) 및 (B)에 도시된 바와 같이, 소스 전극층(140) 및 드레인 전극층(150)의 상면이 부분적으로 노출되어 제 1 배선(145) 및 제 2 배선(155)과 접하는 구조를 채용하여도 좋다.
또는, 본 발명의 일 형태에 따른 트랜지스터에서는, 도 15의 (A) 및 (B)에 도시된 바와 같이, 제 3 산화물 반도체층(133) 및 게이트 절연막(160)의 상면 형상이 게이트 전극층(170)의 상면 형상과 달라도 좋다. 도 15의 (A) 및 (B)에 도시된 구조는 게이트 누설 전류를 저감할 수 있다. 또한, 이 구조는 본 실시형태에 기재된 다른 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에서, 소스 전극층(140) 및 드레인 전극층(150)은 산화물 반도체층 위에만 형성되기 때문에, 유효 채널 폭(effective channel width)이 단축되어 온 전류가 약간 저하될 우려가 있지만, 산화물 반도체층의 측부에 대한 게이트 전계의 인가가 차폐되지 않으므로 게이트 전계가 산화물 반도체층 전체에 인가됨으로써, 트랜지스터의 S값을 저하시킬 수 있다. 이 효과는 이하에서 설명하는 과학 계산에 의하여 확인된다.
도 16의 (A)는 종래 구조를 갖는 트랜지스터를 상정한 모델(a)의 상면도이고, 소스 전극층(140) 및 드레인 전극층(150) 각각의 폭이 산화물 반도체층의 폭보다 크다. 도 16의 (B)는 본 발명의 일 형태를 상정한 모델(b)의 상면도이고, 소스 전극층(140) 및 드레인 전극층(150) 각각의 폭이 산화물 반도체층의 폭과 같다.
도 16의 (C)는, 이들 모델에서, 드레인 전류가 약 1E-12[A]일 때의 W 폭 방향에서의 채널부의 단면도에 있어서의 전류 밀도 분포를 계산한 결과를 나타낸 것이다. 도 16의 (C)의 왼쪽 부분은 모델(a)의 계산 결과를 나타내고, 채널부 하층의 중앙 부근에서 전류 밀도가 높다. 즉, 채널부 하층의 중앙 부근에서 전류는 제어될 수 없다. 한편, 도 16의 (C)의 오른쪽 부분은 모델(b)의 계산 결과를 나타내고, 채널부 상층에 가까운 위치에서 전류 밀도가 높다. 이 이유는, 게이트 전계가 측면으로부터 충분히 인가되기 때문이다.
도 16의 (D)에 나타낸 바와 같이, 상술한 모델들을 사용한 계산에 의하여 얻어진 Id-Vg 특성으로부터, 본 발명의 일 형태를 상정한 모델(b)의 S값은 모델(a)에 비하여 매우 작은 것을 알 수 있었다.
다음에, 본 발명의 일 형태에 따른 트랜지스터(100)의 구성 요소에 대하여 자세히 설명한다.
기판(110)은 단순한 지지 기판에 한정되지 않고, 트랜지스터 등의 다른 디바이스가 형성된 기판이어도 좋다. 이 경우, 트랜지스터(100)의 게이트 전극층(170), 소스 전극층(140), 및 드레인 전극층(150) 중 하나는 상기 디바이스에 전기적으로 접속되어 있어도 좋다.
하지 절연막(120)은 기판(110)으로부터의 불순물의 확산을 방지하는 기능뿐만 아니라 산화물 반도체층(130)에 산소를 공급하는 기능을 가질 수 있다. 이 때문에, 하지 절연막(120)은 산소를 함유한 절연막인 것이 바람직하고, 화학량론적 조성보다 산소의 함유량이 큰 산소를 함유한 절연막이 더 바람직하다. 상술한 바와 같이 기판(110)에 다른 디바이스가 제공된 경우, 하지 절연막(120)은 층간 절연막으로서의 기능도 갖는다. 그 경우에는, 평탄한 표면을 갖도록 CMP(Chemical Mechanical Polishing) 처리 등의 평탄화 처리를 하지 절연막(120)에 수행하는 것이 바람직하다.
또한, 트랜지스터(100)의 채널이 형성되는 영역에서, 산화물 반도체층(130)은 기판(110) 측으로부터 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133)이 이 차례로 적층된 구조를 갖는다. 또한, 제 1 산화물 반도체층(131)에서 제 2 산화물 반도체층(132), 소스 전극층(140), 및 드레인 전극층(150)과 중첩되지 않는 영역은 제 3 산화물 반도체층(133)과 접하고, 이는 제 2 산화물 반도체층(132)이 제 1 산화물 반도체층(131)과 제 3 산화물 반도체층(133)에 의하여 둘러싸이는 것을 뜻한다.
여기서, 예를 들어 제 2 산화물 반도체층(132)에는 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)보다 전자 친화력(진공 준위와 전도대 최하위의 에너지 차이)이 큰 산화물 반도체를 사용한다. 전자 친화력은 진공 준위와 가전자대 최상위의 에너지의 에너지 차이(소위 이온화 퍼텐셜)로부터, 전도대 최하위와 가전자대 최상위의 에너지 차이(소위 에너지 갭)를 뺌으로써 얻을 수 있다.
본 실시형태에서는, 산화물 반도체층(130)이 3층의 적층인 경우에 대하여 자세히 설명하지만, 산화물 반도체층(130)은 단층이어도, 2층 또는 4층 이상의 적층이어도 좋다. 예를 들어, 산화물 반도체층(130)이 단층인 경우에는, 도 4의 (A)에 도시된 바와 같이 제 2 산화물 반도체층(132)에 상당하는 층을 사용한다. 예를 들어, 산화물 반도체층(130)이 2층의 적층인 경우에는, 도 4의 (B)에 도시된 바와 같이, 제 3 산화물 반도체층(133)이 없는 구조를 사용한다. 이런 경우에는, 제 2 산화물 반도체층(132) 및 제 1 산화물 반도체층(131)을 서로 바꿀 수 있다. 산화물 반도체층(130)이 3층의 적층인 경우에는, 도 1의 (A) 및 (B)와는 상이한 도 4의 (C)와 같은 구조를 채용할 수 있다. 예를 들어, 4층 이상의 적층의 경우에는, 본 실시형태에서 설명한 3층 적층 구조 위에 산화물 반도체층이 적층된 구조나, 또는 상기 3층 적층 구조 중 어느 2층 사이에 산화물 반도체층이 제공된 구조를 채용할 수 있다.
제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133) 각각은 제 2 산화물 반도체층(132)을 형성하는 금속 원소를 1종류 이상 함유하고, 예를 들어, 전도대 최하위가 제 2 산화물 반도체층(132)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
이러한 구조에서, 게이트 전극층(170)에 전계가 인가되면, 산화물 반도체층(130)에서 전도대 최하위가 가장 낮은 제 2 산화물 반도체층(132)에 채널이 형성된다. 즉, 제 2 산화물 반도체층(132)과 게이트 절연막(160) 사이에 제 3 산화물 반도체층(133)이 형성됨으로써, 트랜지스터의 채널이 게이트 절연막(160)과 접하지 않는 구조가 얻어진다.
또한, 제 1 산화물 반도체층(131)은 제 2 산화물 반도체층(132)에 함유되는 금속 원소를 하나 이상 함유하기 때문에, 제 2 산화물 반도체층(132)이 하지 절연막(120)과 접한다고 상정한 경우의 하지 절연막(120)과의 계면에 비하여, 제 2 산화물 반도체층(132)과 제 1 산화물 반도체층(131)의 계면에서 계면 준위(interface state)가 형성되기 어렵다. 상기 계면 준위는 채널을 형성하는 경우가 있어 트랜지스터의 문턱 전압이 변동된다. 따라서, 제 1 산화물 반도체층(131)에 의하여 문턱 전압 등의 트랜지스터의 전기 특성의 변동을 저감할 수 있다. 또한, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 제 3 산화물 반도체층(133)은 제 2 산화물 반도체층(132)에 함유되는 금속 원소를 하나 이상 함유하기 때문에, 제 2 산화물 반도체층(132)이 게이트 절연막(160)과 접한다고 상정한 경우의 게이트 절연막(160)과의 계면에 비하여, 제 2 산화물 반도체층(132)과 제 3 산화물 반도체층(133)의 계면에서는 캐리어의 산란이 일어나기 어렵다. 따라서, 제 3 산화물 반도체층(133)에 의하여, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)에는, 예를 들어, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf을 제 2 산화물 반도체층(132)에 사용되는 것보다 높은 원자수비로 함유한 재료를 사용할 수 있다. 구체적으로는, 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)에서의 상술한 금속 원소 중 어느 것의 원자수비는 제 2 산화물 반도체층(132)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 상술한 원소 중 어느 것은 산소와 강하게 결합되기 때문에, 산화물 반도체층에서의 산소 결손의 발생을 억제하는 기능을 갖는다. 즉, 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)에서는 제 2 산화물 반도체층(132)보다 산소 결손이 발생하기 어렵다.
또한, 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133) 각각이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 함유한 In-M-Zn 산화물이고, 제 1 산화물 반도체층(131)의 M 및 Zn에 대한 In의 원자수비가 x1:y1:z1, 제 2 산화물 반도체층(132)의 M 및 Zn에 대한 In의 원자수비가 x2:y2:z2, 및 제 3 산화물 반도체층(133)의 M 및 Zn에 대한 In의 원자수비가 x3:y3:z3일 때, y1/x1 및 y3/x3 각각이 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3 각각은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 이 때, 제 2 산화물 반도체층(132)에 있어서, y2가 x2 이상이면 트랜지스터는 안정적인 전기 특성을 가질 수 있다. 다만, y2가 x2의 3배 이상이면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
또한, 본 명세서에서, 산화물 반도체층의 조성을 설명하기 위하여 사용되는 원자수비는 모재(base material)의 원자수비로서 사용될 수도 있다. 타깃으로서 산화물 반도체 재료를 사용한 스퍼터링법으로 산화물 반도체층을 성막하는 경우, 스퍼터링 가스의 종류나 비율, 타깃의 밀도, 또는 성막 조건에 따라, 산화물 반도체층의 조성이 모재인 타깃의 조성과 다를 수 있다. 따라서, 본 명세서에서, 산화물 반도체층의 조성을 설명하기 위하여 사용되는 원자수비는 모재의 원자수비로서도 사용된다. 예를 들어, 성막에 스퍼터링법이 사용되는 경우, Ga 및 Zn에 대한 In의 원자수비가 1:1:1인 In-Ga-Zn 산화물막은 Ga 및 Zn에 대한 In의 원자수비가 1:1:1인 In-Ga-Zn 산화물 재료를 타깃으로 사용하여 형성된 In-Ga-Zn 산화물막이라고 이해될 수도 있다.
또한, Zn 및 O를 고려하지 않을 때, 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133) 각각에서의 In의 비율 및 M의 비율은 In이 50atomic% 미만이고 M이 50atomic% 이상이고, 더 바람직하게는, In이 25atomic% 미만이고 M이 75atomic% 이상이다. 또한, Zn 및 O를 고려하지 않을 때, 제 2 산화물 반도체층(132)에서의 In의 비율 및 M의 비율은 In이 25atomic% 이상이고 M이 75atomic% 미만이고, 더 바람직하게는, In이 34atomic% 이상이고 M이 66atomic% 미만이다.
제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)의 두께는 각각 1nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하이다. 제 2 산화물 반도체층(132)의 두께는 1nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133) 각각에는, 예를 들어 인듐, 아연, 및 갈륨을 함유한 산화물 반도체를 사용할 수 있다. 또한, 제 2 산화물 반도체층(132)은 인듐을 함유하면, 캐리어 이동도가 높아질 수 있어 특히 바람직하다.
또한, 산화물 반도체층 내의 불순물 농도를 저감시켜 산화물 반도체층을 진성 또는 실질적으로 진성으로 함으로써, 산화물 반도체층이 채널로서 기능하는 트랜지스터에 안정된 전기 특성을 효율적으로 부가할 수 있다. '실질적으로 진성'이라는 용어는, 산화물 반도체층의 캐리어 밀도가 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 더 바람직하게는 1×1013/cm3 미만인 상태를 가리킨다.
또한, 산화물 반도체층에 있어서, 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증대시키고, 실리콘은 산화물 반도체층 내에서 불순물 준위를 형성한다. 상기 불순물 준위는 트랩으로서 기능하고, 트랜지스터의 전기 특성을 열화시킬 수 있다. 따라서, 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133), 및 이들 층 사이의 계면에서의 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS(Secondary Ion Mass Spectrometry)에서 예를 들어, 산화물 반도체층 중 소정의 깊이 또는 산화물 반도체층의 영역에서의 실리콘 농도가 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만이다. 또한, 산화물 반도체층 중 소정의 깊이 또는 산화물 반도체층의 영역에서의 수소 농도가 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하, 더욱 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하이다. 또한, 산화물 반도체층 중 소정의 깊이 또는 산화물 반도체층의 영역에서의 질소 농도가 바람직하게는 5×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 이하, 더욱 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하이다.
산화물 반도체층이 결정을 포함하는 경우, 고농도의 실리콘 또는 탄소는 산화물 반도체층의 결정성을 저하시킬 가능성이 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는, 예를 들어 산화물 반도체층 중 소정의 깊이 또는 산화물 반도체층의 영역에서의 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만일 수 있다. 또한, 산화물 반도체층 중 소정의 깊이 또는 산화물 반도체층의 영역에서의 탄소 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만일 수 있다.
상술한 고순도화된 산화물 반도체층이 채널 형성 영역에 사용된 트랜지스터의 오프 전류는 매우 낮다. 예를 들어 소스와 드레인 간의 전압을 0.1V, 5V, 또는 10V 정도로 설정한 경우에, 트랜지스터의 채널 폭으로 정규화된 오프 전류를 수yA/㎛~수zA/㎛로 저감할 수 있다.
또한, 트랜지스터의 게이트 절연막으로서는 실리콘을 함유한 절연막이 사용되는 경우가 많기 때문에, 본 발명의 일 형태에 따른 트랜지스터와 같이, 산화물 반도체층의 채널로서 기능하는 영역은 상술한 이유로 게이트 절연막과 접하지 않는 것이 바람직하다. 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우에, 상기 계면에서 캐리어의 산란이 일어나 트랜지스터의 전계 효과 이동도가 저감되는 경우가 있다. 상술한 관점으로부터도, 산화물 반도체층의 채널로서 기능하는 영역은 게이트 절연막으로부터 떨어져 있는 것이 바람직하다.
따라서, 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133)을 포함하는 적층 구조를 갖는 산화물 반도체층(130)에 의하여, 제 2 산화물 반도체층(132)에 채널이 형성될 수 있어, 트랜지스터는 높은 전계 효과 이동도 및 안정된 전기 특성을 가질 수 있다.
제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133)의 밴드 구조에서는 전도대 최하위의 에너지가 연속적으로 변화된다. 이것은 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133)의 조성이 서로 가깝고 산소가 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133) 간에서 확산되기 쉽다는 사실로부터도 이해될 수 있다. 따라서, 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133)은 조성이 상이하며 적층을 형성하지만, 연속된 물성을 갖는다. 도면에서, 상기 적층의 산화물 반도체층들 사이의 계면을 점선으로 나타내었다.
같은 주성분을 함유한 층이 적층된 산화물 반도체층(130)은 층들의 단순한 적층 구조뿐만 아니라, 연속 접합(여기서는 특히 전도대 최하위의 에너지가 층들 사이에서 연속적으로 변화되는 U자형을 갖는 웰(well) 구조)을 갖도록 형성된다. 즉, 각 계면에 트랩 중심이나 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조가 형성된다. 만약 적층된 산화물 반도체층들 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 없어져 캐리어가 포획되거나 또는 재결합되어 소멸된다.
예를 들어, 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)에, Ga 및 Zn에 대한 In의 원자수비가 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6인 In-Ga-Zn 산화물을 사용하고, 제 2 산화물 반도체층(132)에, Ga 및 Zn에 대한 In의 원자수비가 1:1:1, 5:5:6, 또는 3:1:2인 In-Ga-Zn 산화물을 사용할 수 있다.
산화물 반도체층(130) 중 제 2 산화물 반도체층(132)은 웰로서 기능하여, 산화물 반도체층(130)을 포함하는 트랜지스터에서 채널이 제 2 산화물 반도체층(132)에 형성된다. 또한, 산화물 반도체층(130)은, 전도대 최하위의 에너지가 연속적으로 변화되기 때문에, U자형 웰이라고 할 수도 있다. 또한, 이와 같은 구조를 갖도록 형성된 채널을 매몰 채널이라고 할 수도 있다.
또한, 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133) 각각과, 산화 실리콘막 등의 절연막 사이의 계면 근방에는 불순물 또는 결함에 기인한 트랩 준위가 형성될 수 있다. 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)이 존재함으로써, 제 2 산화물 반도체층(132)을 상기 트랩 준위로부터 떨어뜨릴 수 있다.
다만, 제 1 산화물 반도체층(131)의 전도대 최하위와 제 2 산화물 반도체층(132)의 전도대 최하위의 에너지 차이 및 제 3 산화물 반도체층(133)의 전도대 최하위와 제 2 산화물 반도체층(132)의 전도대 최하위의 에너지 차이가 작은 경우, 제 2 산화물 반도체층(132)의 전자가 상기 에너지 차이를 넘어서 트랩 준위에 도달할 수 있다. 전자가 트랩 준위에 포획되면, 절연막과의 계면에 음의 고정 전하가 생겨 트랜지스터의 문턱 전압은 양 방향으로 변동된다.
따라서 트랜지스터의 문턱 전압의 변동을 저감하기 위해서는 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133) 각각의 전도대 최하위와 제 2 산화물 반도체층(132)의 전도대 최하위 사이에 적어도 일정한 값의 에너지 차이가 필요하다. 각 에너지 차이는 0.1eV 이상이 바람직하고, 0.15eV 이상이면 더 바람직하다.
또한, 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 및 제 3 산화물 반도체층(133)은 결정부를 포함하는 것이 바람직하다. 특히, c축이 배향된 결정을 사용하면, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
산화물 반도체층(130)에 In-Ga-Zn 산화물을 사용하는 경우에는, 게이트 절연막으로의 In의 확산을 방지하도록 제 3 산화물 반도체층(133)은 제 2 산화물 반도체층(132)보다 In을 적게 함유하는 것이 바람직하다.
소스 전극층(140), 드레인 전극층(150), 제 1 배선(145), 제 2 배선(155), 및 제 3 배선(175)에는 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 바람직하다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, 또는 W을 사용할 수 있다. 이들 재료 중에서 산소와 결합되기 쉬운 Ti이나, 또는 융점이 높아서 나중의 프로세스 온도를 비교적 높게 할 수 있는 W을 사용하는 것이 특히 바람직하다. 또한, 산소와 결합되기 쉬운 도전 재료에는, 산소가 확산되기 쉬운 재료 그 범주에 포함된다. 또한, 제 1 배선(145), 제 2 배선(155), 및 제 3 배선(175)은 각각 Ti/Al/Ti 등의 적층이어도 좋다.
또한, 필요에 따라, 산소와 결합되기 어려운 도전 재료를 사용하여도 좋다. 예를 들어, 질화 탄탈럼, 질화 타이타늄, 금, 백금, 팔라듐, 또는 루테늄을 함유한 재료로 형성되는 단층, 또는 상기 도전 재료와, 산소와 결합되기 쉬운 상술한 도전 재료의 적층을 사용할 수 있다.
산소와 결합되기 쉬운 도전 재료가 산화물 반도체층과 접하면, 산화물 반도체층 내의 산소가, 산소와 결합되기 쉬운 도전 재료로 확산되는 현상이 일어난다. 이 현상은 온도가 높을 때 현저하게 일어난다. 그러므로, 트랜지스터의 제작 공정에서의 가열 처리 공정에 의하여, 산화물 반도체층 중 소스 전극층 및 드레인 전극층 각각과 상기 산화물 반도체층의 계면 근방의 영역에 산소 결손이 발생한다. 이 산소 결손이 막 내에 미량으로 함유되는 수소와 결합됨으로써 상기 영역이 n형으로 변화될 수 있다. 따라서, 상기 n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다.
상기 n형 영역은 도 5의 트랜지스터의 확대 단면도(소스 전극층(140) 근방에 있는 채널 길이 방향의 단면의 일부를 나타냄)에 도시되어 있다. 제 1 산화물 반도체층(131) 내 및 제 2 산화물 반도체층(132) 내에 점선으로 나타낸 경계(135)는 진성 반도체 영역과 n형 반도체 영역 사이의 경계이다. 제 1 산화물 반도체층(131) 및 제 2 산화물 반도체층(132)에서, 소스 전극층(140) 및 제 1 배선(145)에 가까운 영역이 n형 영역이 된다. 여기서, 경계(135)는 개략적으로 도시되어 있지만, 실제로는 경계는 명료하지 않는 경우가 있다. 도 5는 경계(135)의 일부가 제 2 산화물 반도체층(132) 내에서 가로 방향으로 연장되는 것을 나타내었지만, 제 1 산화물 반도체층(131) 및 제 2 산화물 반도체층(132) 중 소스 전극층(140)과 하지 절연막(120) 사이에 끼워진 영역은 막 두께 방향에서 전체적으로 n형화되는 경우가 있다.
본 발명의 일 형태에서는, 제 1 배선(145) 및 제 2 배선(155)은 사이드 콘택트에 의하여 제 1 산화물 반도체층(131) 및 제 2 산화물 반도체층(132)에 접속되고, 제 1 산화물 반도체층(131) 및 제 2 산화물 반도체층(132)에 형성되는 n형 영역이 확대될 수 있다. 상기 n형 영역은 트랜지스터의 소스(또는 드레인)로서 기능한다. 상기 n형 영역이 확대되면, 채널 형성 영역과 소스 전극(또는 드레인 전극), 또는 채널 형성 영역과 제 1 배선(145)(또는 제 2 배선(155)) 사이의 직렬 저항이 저감되어 트랜지스터의 전기 특성이 향상될 수 있다.
채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 산소 결손의 발생에 의하여 형성된 n형 영역이 트랜지스터의 채널 길이 방향으로 연장될 수 있다. 이 경우, 예를 들어, 문턱 전압이 변동되거나, 또는 게이트 전압으로 트랜지스터의 온/오프를 제어하기 어렵게 되는(이 경우 트랜지스터는 온 상태임) 등 트랜지스터의 전기 특성이 변동된다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는 소스 전극층 및 드레인 전극층에 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 반드시 바람직하다고 할 수는 없다.
이러한 경우에는 소스 전극층(140) 및 드레인 전극층(150)에, 상술한 재료에 비하여 산소와 결합되기 어려운 도전 재료를 사용할 수 있다. 산소와 결합되기 어려운 도전 재료로서는 예를 들어, 질화 탄탈럼, 질화 타이타늄, 금, 백금, 팔라듐, 또는 루테늄을 함유한 재료 등을 사용할 수 있다. 또한, 상기 도전 재료가 제 2 산화물 반도체층(132)과 접하는 경우, 소스 전극층(140) 및 드레인 전극층(150) 각각은, 상기 산소와 결합되기 어려운 도전 재료와 상술한 산소와 결합되기 쉬운 도전 재료가 적층되는 구조를 가져도 좋다.
게이트 절연막(160)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성할 수 있다. 게이트 절연막(160)은 상기 재료 중 어느 것을 포함한 적층이어도 좋다.
게이트 전극층(170)에는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W 등을 사용하여 형성되는 도전막을 사용할 수 있다. 상기 게이트 전극층은 상기 재료 중 어느 것을 포함한 적층이어도 좋다. 또는, 상기 게이트 전극층에는 질소를 함유한 도전막을 사용하여도 좋다.
게이트 절연막(160), 및 게이트 전극층(170) 위의 절연층(180)에는 산화 알루미늄막이 포함되는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소 양쪽의 침입을 방지하는 차단 효과(블로킹 효과)가 높다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정 중 및 제작 후에, 트랜지스터의 전기 특성의 변동을 일으키는 수소 또는 수분 등의 불순물이 산화물 반도체층(130)에 혼입하거나 산화물 반도체층(130)의 주성분 재료인 산소가 산화물 반도체층으로부터 방출되거나, 하지 절연막(120)으로부터 산소가 쓸데없이 방출되는 것을 방지하는 보호막으로서 적합하게 사용할 수 있다. 또한, 산화 알루미늄막에 함유된 산소를 산화물 반도체층으로 확산시킬 수 있다.
또한, 절연층(180) 위에는 절연층(185)이 형성되는 것이 바람직하다. 절연층(185)은 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성될 수 있다. 절연층(185)은 상기 재료 중 어느 것을 포함한 적층이어도 좋다.
여기서, 절연층(185)은 과잉 산소를 함유하는 것이 바람직하다. 과잉 산소를 함유한 절연층이란, 가열 처리 등에 의하여 산소를 방출할 수 있는 절연층을 말한다. 과잉 산소를 함유한 절연층은 TDS(thermal desorption spectroscopy)에서, 산소 원자로 환산하였을 때의 산소의 방출량이 1.0×1019atoms/cm3 이상인 막인 것이 바람직하다. 상기 절연층으로부터 방출되는 산소는 게이트 절연막(160)을 통하여 산화물 반도체층(130)의 채널 형성 영역으로 확산될 수 있기 때문에, 채널 형성 영역에 형성된 산소 결손은 산소로 보전(補塡)될 수 있다. 이로써, 트랜지스터의 전기 특성을 안정화시킬 수 있다.
반도체 장치의 고집적화에는 트랜지스터의 소형화가 요구된다. 한편, 트랜지스터의 소형화는 트랜지스터의 전기 특성의 열화를 일으키는 것이 알려져 있다. 특히 채널 폭의 축소에 직접 기인하는 온 전류의 저하는 현저하다.
그러나, 본 발명의 일 형태에 따른 트랜지스터에서는 상술한 바와 같이 채널이 형성되는 제 2 산화물 반도체층(132)을 덮도록 제 3 산화물 반도체층(133)이 형성되고, 채널 형성층과 게이트 절연막이 서로 접하지 않는다. 따라서, 채널이 형성되는 제 2 산화물 반도체층(132)과 게이트 절연막 사이의 계면에서의 캐리어 산란을 저감할 수 있고, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 6의 (A) 및 (B)의 채널 폭 방향의 단면도에서와 같이, 채널 폭 방향에서의 제 2 산화물 반도체층(132)의 상면의 길이(WT)가 상기 산화물 반도체층의 두께에 비하여 작거나 또는 같은 구조를 가지면, 특히 향상된 전기 특성을 가질 수 있다. 또한, 채널 폭 방향의 단면에서, 제 2 산화물 반도체층(132)은 도 6의 (A)에 도시된 바와 같이, 테이퍼 측면과, 평탄부를 갖는 상면을 가져도 좋다. 또는, 도 6의 (B)에 도시된 바와 같이, 제 2 산화물 반도체층(132)은 테이퍼 측면과, 곡률을 갖는 상면을 가져도 좋다.
예를 들어, 도 6의 (A) 및 (B)에 도시된 트랜지스터 중 어느 쪽에서 WT가 충분히 작은 경우에는 게이트 전극층(170)으로부터 제 2 산화물 반도체층(132)의 측면으로의 전계는 제 2 산화물 반도체층(132) 전체에 인가되기 때문에, 제 2 산화물 반도체층(132)의 측면 및 상면에 동일하게 채널이 형성된다.
도 6의 (A) 및 (B) 중 어느 쪽에 도시된 바와 같이 채널 영역(137)이 트랜지스터에 형성되는 경우에는 채널 폭은 WT와 채널 폭 방향의 제 2 산화물 반도체층(132) 측면의 길이(WS1과 WS2)의 합(즉 WT+WS1+WS2)으로 정의될 수 있고, 상기 트랜지스터에는 상기 채널 폭에 따라 온 전류가 흐른다. WT가 충분히 작은 경우에는 제 2 산화물 반도체층(132) 전체에 전류가 흐른다.
바꿔 말하면, 도 6의 (A) 및 (B)에 도시된 트랜지스터는, 캐리어의 산란을 억제하는 효과와 유효 채널 폭을 확장하는 효과를 갖기 때문에, 종래의 트랜지스터보다 높은 온 전류를 갖는다.
또한, WS1과 WS2가 WS로 나타내어질 때(WS1=WS2=WS), 트랜지스터의 온 전류를 효율적으로 높이기 위해서는 0.3WS≤WT≤3WS(WT는 0.3WS 이상 3WS 이하)의 관계가 만족된다. 또한, WT/WS는 0.5 이상 1.5 이하인 것이 바람직하고, WT/WS=0.7 이상 1.3 이하인 것이 더 바람직하다. WT/WS>3의 경우에는 S값 및 오프 전류가 증가될 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터에 의하여, 트랜지스터가 소형화된 경우에도 충분히 높은 온 전류를 얻을 수 있다.
본 발명의 일 형태에 따른 트랜지스터에서는 제 2 산화물 반도체층(132)을 제 1 산화물 반도체층(131) 위에 형성함으로써 계면 준위가 형성되기 어려워진다. 또한, 제 2 산화물 반도체층(132)이 3층 구조 중의 중간층이기 때문에, 위 및 아래로부터 불순물이 제 2 산화물 반도체층(132)에 들어가지 않는다. 제 2 산화물 반도체층(132)은 제 1 산화물 반도체층(131)과 제 3 산화물 반도체층(133)으로 둘러싸이기 때문에, 상기 트랜지스터의 온 전류를 증가시킬 수 있을 뿐만 아니라 문턱 전압이 안정되고 S값(subthreshold value)이 저감될 수도 있다. 따라서, Icut(게이트 전압 VG가 0V일 때의 전류)을 저감하여 소비 전력을 저감할 수 있다. 또한, 트랜지스터의 문턱 전압이 안정됨으로써 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 7에 도시된 바와 같이 산화물 반도체층(130)과 기판(110) 사이에 도전막(172)을 포함하여도 좋다. 상기 도전막을 제 2 게이트 전극으로서 사용하면, 온 전류를 더 증가시키고 문턱 전압을 제어할 수 있다. 온 전류를 증가시키기 위해서는, 예를 들어 게이트 전극층(170)과 도전막(172)을 같은 전위로 설정하고 상기 트랜지스터를 듀얼 게이트 트랜지스터로서 구동시킨다. 또한, 문턱 전압을 제어하기 위해서는 게이트 전극층(170)의 전위와 다른 고정 전위를 도전막(172)에 공급한다.
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 도 1의 (A) 및 (B)를 참조하여 실시형태 1에서 설명한 트랜지스터(100)의 제작 방법에 대하여 도 9의 (A)~(C), 도 10의 (A) 및 (B), 11의 (A) 및 (B)를 참조하여 설명한다.
기판(110)에는 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또는, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon-On-Insulator) 기판 등을 사용할 수도 있다. 또는, 이들 기판 중 어느 것에 반도체 소자가 더 제공된 것을 기판으로서 사용할 수도 있다.
하지 절연막(120)은 플라즈마 CVD(Chemical Vapor Deposition)법, 스퍼터링법 등에 의하여 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 산화물 절연막; 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막; 또는 상술한 재료 중 어느 것을 혼합한 막을 사용하여 형성할 수 있다. 또는, 상술한 재료 중 어느 것을 포함한 적층이 사용되어도 좋고, 하지 절연막(120) 중 적어도 산화물 반도체층(130)과 접하는 상층은, 산화물 반도체층(130)에 대한 산소의 공급원으로서 기능할 수 있는 과잉 산소를 함유한 재료를 사용하여 형성되는 것이 바람직하다.
이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등으로 하지 절연막(120)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써, 하지 절연막(120)이 산화물 반도체층(130)에 산소를 더 쉽게 공급할 수 있도록 할 수 있다.
기판(110)의 표면이 절연체로 이루어지고 나중에 형성되는 산화물 반도체층(130)으로의 불순물 확산의 영향이 없는 경우에는 하지 절연막(120)을 반드시 제공할 필요는 없다.
다음에, 하지 절연막(120) 위에 제 1 산화물 반도체층(131)이 되는 제 1 산화물 반도체막(331) 및 제 2 산화물 반도체층(132)이 되는 제 2 산화물 반도체막(332)을 스퍼터링법, CVD법, MBE법, ALD(Atomic Layer Deposition)법, 또는 PLD법에 의하여 성막한다.
제 1 산화물 반도체막(331) 및 제 2 산화물 반도체막(332)은 로드록실(load lock chamber)을 포함한 멀티 체임버 성막 장치(예를 들어 스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 적층하는 것이 바람직하다. 스퍼터링 장치의 각 체임버는 산화물 반도체의 불순물로서 작용하는 물 등을 가능한 한 제거하도록, 크라이오 펌프 등의 흡착 진공 펌프에 의하여 고진공(5×10-7Pa~1×10-4Pa 정도까지)으로 배기될 수 있고, 막이 성막되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 체임버가 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩의 조합이, 배기계로부터 체임버 내에 탄소 성분이나 수분 등을 함유한 가스가 역류되는 것을 방지하도록 바람직하게 사용된다.
고순도 진성 산화물 반도체를 얻기 위해서는 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용되는 산소 가스 또는 아르곤 가스는 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 노점을 갖도록 고순도화됨으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
제 1 산화물 반도체막(331), 제 2 산화물 반도체막(332), 및 나중 공정에서 형성되는 제 3 산화물 반도체층(133)이 되는 제 3 산화물 반도체막(333)에는, 실시형태 1에서 기재한 재료 중 어느 것을 사용할 수 있다. 예를 들어, Ga 및 Zn에 대한 In의 원자수비가 1:3:6, 1:3:4, 1:3:3, 또는 1:3:2인 In-Ga-Zn 산화물을 제 1 산화물 반도체막(331)에, Ga 및 Zn에 대한 In의 원자수비가 1:1:1, 5:5:6, 또는 3:1:2인 In-Ga-Zn 산화물을 제 2 산화물 반도체막(332)에, Ga 및 Zn에 대한 In의 원자수비가 1:3:6, 1:3:4, 1:3:3, 또는 1:3:2인 In-Ga-Zn 산화물을 제 3 산화물 반도체막(333)에 사용할 수 있다.
제 1 산화물 반도체막(331), 제 2 산화물 반도체막(332), 및 제 3 산화물 반도체막(333) 각각에 사용할 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또는 상기 산화물 반도체는 In과 Zn의 양쪽을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 포함한 트랜지스터의 전기 특성의 변동을 저감시키기 위하여, 상기 산화물 반도체는 In 및/또는 Zn에 더하여 스테빌라이저(stabilizer)를 함유하는 것이 바람직하다.
스테빌라이저의 예에는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr)이 포함된다. 스테빌라이저의 다른 예에는 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등의 란타노이드가 포함된다.
산화물 반도체로서는 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한 여기서, 예를 들어 'In-Ga-Zn 산화물'이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻한다. In-Ga-Zn 산화물은 In과 Ga과 Zn 이외의 금속 원소를 함유하여도 좋다. 또한, 본 명세서에 있어서, In-Ga-Zn 산화물을 사용하여 형성된 막을 IGZO막이라고도 부른다.
또는, InMO3(ZnO)m(m>0, 여기서 m은 정수가 아님)으로 표시되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 및 Nd 중에서 선택된 하나 이상의 금속 원소를 표시된다. 또는, In2SnO5(ZnO)n(n>0, 여기서 n은 정수임)으로 표시되는 재료를 사용하여도 좋다.
또한, 실시형태 1에서 자세히 설명한 바와 같이, 제 2 산화물 반도체층(132)은 제 1 산화물 반도체층(131) 및 제 3 산화물 반도체층(133)보다 큰 전자 친화력을 갖도록 형성된다.
산화물 반도체층은 각각 스퍼터링법에 의하여 형성되는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다.
In-Ga-Zn 산화물을 사용하는 경우, 제 1 산화물 반도체막(331), 제 2 산화물 반도체막(332), 및/또는 제 3 산화물 반도체막(333)에는, Ga 및 Zn에 대한 In의 원자수비가 예를 들어, 1:1:1, 2:2:1, 2:2:3, 3:1:2, 5:5:6, 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:3, 1:5:4, 1:6:6, 1:6:4, 1:9:6, 1:1:4, 및 1:1:2 중 어느 것인 재료를 사용할 수 있다.
또한 예를 들어, 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 In과 Ga과 Zn을 함유한 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 In과 Ga과 Zn을 함유한 산화물의 조성의 근방인 경우, a, b, 및 c가 (a-A)2＋(b-B)2＋(c-C)2≤r2의 관계를 만족시키고, r은 예를 들어, 0.05일 수 있다. 다른 산화물에 대해서도 마찬가지이다.
제 2 산화물 반도체막(332)의 인듐 함유량은 제 1 산화물 반도체막(331) 및 제 3 산화물 반도체막(333)의 인듐 함유량보다 많은 것이 바람직하다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 이동에 기여하고, 산화물 반도체에서의 In의 비율이 증가되면 s궤도의 중첩이 증가되기 쉽다. 따라서, In의 비율이 Ga보다 많은 조성을 갖는 산화물은 In의 비율이 Ga과 동등하거나 또는 Ga보다 적은 조성을 갖는 산화물보다 높은 이동도를 갖는다. 이 때문에, 제 2 산화물 반도체막(332)에 인듐의 함유량이 많은 산화물을 사용함으로써, 높은 이동도를 갖는 트랜지스터를 달성수 있다.
산화물 반도체막의 구조에 대하여 이하에서 설명한다.
또한 본 명세서에서, '평행'이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키고, 따라서 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, '수직'이라는 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키고, 따라서 각도가 85° 이상 95° 이하인 경우를 포함한다.
본 명세서에서, 삼방정계 및 능면체계는 육방정계에 포함된다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막은 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등 중 어느 것을 포함한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이며, 각 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어맞는다. 따라서 CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어맞는 경우가 있다.
CAAC-OS막의 TEM(Transmission Electron Microscope) 이미지에서, 결정부들 사이의 경계, 즉 결정 입계(grain boundary)는 명확히 관찰되지 않는다. 따라서, CAAC-OS막에서, 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
시료면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따르면, 결정부에서 금속 원자는 층상으로 배열되어 있다. 금속 원자의 각 층은, 위에 CAAC-OS막이 형성되는 면(이하, CAAC-OS막이 형성되는 면은 형성 표면이라고 함) 또는 CAAC-OS막의 상면을 반영한 형태를 가지며 CAAC-OS막의 형성 표면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있다. 하지만, 상이한 결정부들 간에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에서 배향을 찾을 수 있다.
CAAC-OS막은, X선 회절(XRD: X-Ray Diffraction) 장치에 의하여 구조 해석이 수행된다. 예를 들어 InGaZnO4의 결정을 포함하는 CAAC-OS막이 out-of-plane법에 의하여 해석되면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되고, 이는 CAAC-OS막에서의 결정이 c축 배향을 갖고, c축이 CAAC-OS막의 형성 표면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 가리킨다.
한편, c축에 실질적으로 수직인 방향으로 X선이 시료에 들어가는 in-plane법에 의하여 CAAC-OS막이 해석되면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 많다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 여기서, 2θ를 56° 근방에 고정한 상태로, 시료면의 법선 벡터를 축(Φ축)으로 하여 시료를 회전시키는 조건하에서 분석(Φ 스캔)을 수행한다. 시료가 InGaZnO4의 단결정 산화물 반도체막인 경우, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가인 결정면에 귀속된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정한 상태로 Φ 스캔을 수행하더라도 피크는 명료하게 관찰되지 않는다.
상술한 결과에 따르면, c축 배향을 갖는 CAAC-OS막에서, 결정부들 간에서의 a축 및 b축의 방향이 상이하면서, c축이 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면에 상당한다.
또한, 결정부는, CAAC-OS막의 성막과 동시에 형성되거나, 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, c축이 CAAC-OS막의 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 반드시 평행하게 되지 않는 경우가 있다.
또한, CAAC-OS막 내의 결정화도가 반드시 균일하지 않아도 된다. 예를 들어, CAAC-OS막을 형성하는 결정 성장이 CAAC-OS막의 상면 근방으로부터 일어나는 경우에는, 상면 근방에서의 결정화도는 형성 표면 근방보다 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물이 첨가되는 경우에는, 불순물이 첨가된 영역의 결정성이 변화되고, CAAC-OS막에서의 결정화도가 영역에 따라 다르게 된다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막이 out-of-plane법에 의하여 해석되면, 31° 근방에서의 2θ의 피크에 더하여, 36° 근방에서도 2θ의 피크가 관찰될 수 있다. 36° 근방에서의 2θ의 피크는 CAAC-OS막의 일부에, c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 2θ의 피크가 31° 근방에 나타나고, 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히, 산화물 반도체막에 포함되는 금속 원소보다 산소와의 결합 강도가 높은 원소(실리콘 등)는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러뜨리고 결정성 저하를 일으킨다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막에 함유되면 산화물 반도체막의 원자 배열을 흐트러뜨리고 결정성 저하를 일으킨다. 또한 산화물 반도체막에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
또한, CAAC-OS막은 결함 준위 밀도(density of defect state)가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막에서의 산소 결손은 캐리어 트랩, 또는 수소가 포획되면 캐리어 발생원으로서 기능한다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손 수가 적은) 상태를 고순도 진성 상태 또는 실질적으로 고순도 진성 상태라고 부른다. 고순도 진성 상태 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 발생원이 거의 없기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 음의 문턱 전압을 거의 갖지(노멀리 온이 되지) 않는다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 거의 없다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출할 때까지 걸리는 시간이 길고 고정 전하처럼 행동할 수 있다. 따라서, 높은 불순물 농도 및 높은 결함 준위 밀도를 갖는 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다.
또한 트랜지스터에 CAAC-OS막을 사용함으로써 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
TEM에 의하여 관찰된 이미지에서는, 결정부를 미결정 산화물 반도체막에서 명료하게 찾을 수 없는 경우가 있다. 미결정 산화물 반도체막에서의 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 크기 1nm 이상 10nm 이하, 또는 크기 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 포함하는 산화물 반도체막을 특히 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. TEM에 의하여 얻어진 nc-OS막의 이미지에서는, 예를 들어 결정 입계가 명료하게 관찰될 수 없는 경우가 있다.
nc-OS막에서, 미소한 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. 또한, nc-OS막에서 상이한 결정부들 간에서 결정 배향의 규칙성이 없기 때문에, 막 전체의 배향은 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라 비정질 산화물 반도체막과 구별될 수 없는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다 큰 직경을 갖는 X선을 사용하는 XRD 장치로 out-of-plane법에 의해 구조 해석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 큰 프로브 직경(예를 들어, 50nm 이상)을 갖는 전자빔을 사용함으로써 얻어진 nc-OS막의 전자 회절 패턴(선택된 영역의 전자 회절 패턴이라고도 함)에 헤일로 패턴이 관찰된다. 한편, 결정부의 직경에 근접하거나 또는 결정부보다 작은 프로브 직경(예를 들어, 1nm 이상 30nm 이하)을 갖는 전자빔을 사용함으로써 얻어진 nc-OS막의 나노빔 전자 회절 패턴에는 스폿이 관찰된다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 원(링) 패턴의 휘도가 높은 영역이 관찰되는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 링 형상의 영역 내에 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이기 때문에, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 그러나, nc-OS막에서 상이한 결정부들 간에서 결정 배향의 규칙성이 없기 때문에, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2가지 이상의 막을 포함하는 적층막이어도 좋다.
CAAC-OS막은 예를 들어, 다결정 산화물 반도체 스퍼터링 타깃을 사용하여 스퍼터링법으로 성막할 수 있다. 상기 스퍼터링 타깃에 이온이 충돌되면, 스퍼터링 타깃에 포함되는 결정 영역이 ab면을 따라 타깃으로부터 분리될 수 있다; 바꿔 말하면 ab면에 평행한 면을 갖는 스퍼터링 입자(평판 형상의 스퍼터링 입자 또는 펠릿(pellet) 형상의 스퍼터링 입자)가 타깃으로부터 박리될 수 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자는 대전되어 있기 때문에 플라즈마 중에서 집합되지 않고 결정 상태를 유지하면서 기판에 도달하여, CAAC-OS막이 형성될 수 있다.
제 2 산화물 반도체막(332)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)을 사용하여 형성되고, 제 2 산화물 반도체막(332)을 형성하기 위하여 M 및 Zn에 대한 In의 원자수비가 a1:b1:c1인 스퍼터링 타깃을 사용하는 경우, a1/b1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, c1/b1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한, c1/b1이 1 이상 6 이하일 때, 제 2 산화물 반도체막(332)으로서 CAAC-OS막이 형성되기 쉽다. 타깃의 M 및 Zn에 대한 In의 원자수비의 대표적인 예는 1:1:1, 3:1:2, 및 5:5:6이다.
제 1 산화물 반도체막(331) 및 제 3 산화물 반도체막(333)이 각각 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)을 사용하여 형성되고, 제 1 산화물 반도체막(331) 및 제 3 산화물 반도체막(333)을 형성하기 위하여 M 및 Zn에 대한 In의 원자수비가 a2:b2:c2인 스퍼터링 타깃을 사용하는 경우, a2/b2는 a1/b1 미만이고, c2/b2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한, c2/b2가 1 이상 6 이하일 때 제 1 산화물 반도체막(331) 및 제 3 산화물 반도체막(333)으로서 CAAC-OS막이 형성되기 쉽다. 타깃의 M 및 Zn에 대한 In의 원자수비의 대표적인 예는 1:3:2, 1:3:3, 1:3:4, 및 1:3:6이다.
제 2 산화물 반도체막(332)의 형성 후에, 제 1 가열 처리를 수행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유한 분위기, 또는 감압 하에서 수행할 수 있다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리하고 나서, 탈리한 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 함유한 분위기에서 다른 가열 처리를 하여 수행할 수 있다. 제 1 가열 처리에 의하여, 제 2 산화물 반도체막(332)의 결정성을 향상시킬 수 있고, 또한 하지 절연막(120) 및 제 1 산화물 반도체막(331)으로부터 수소 및 물 등의 불순물을 제거할 수 있다. 또한, 제 1 가열 처리는 후술하는 제 1 산화물 반도체층(131) 및 제 2 산화물 반도체층(132)을 형성하기 위한 에칭 후에 수행하여도 좋다.
다음에, 제 2 산화물 반도체막(332) 위에 제 1 도전막(340)을 형성한다. 제 1 도전막(340)에는 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 예를 들어, 두께 5nm~25nm의 텅스텐막을 스퍼터링법, CVD법 등에 의하여 형성한다.
다음에, 제 1 도전막(340) 위에 제 1 레지스트 마스크(400)를 형성한다(도 8의 (A) 참조). 제 1 레지스트 마스크(400)는, 예를 들어 전자 빔 노광, 액침 노광, 또는 EUV 노광을 사용한 포토리소그래피 공정으로 형성하는 것이 바람직하다. 이러한 공정에 의하여, 매우 미세한 형상을 갖는 제 1 레지스트 마스크(400)를 형성할 수 있다.
다음에, 제 1 레지스트 마스크(400)를 마스크로 사용하여 제 1 도전막(340)을 선택적으로 에칭하여, 제 1 레지스트 마스크(400)의 상면 형상과 유사한 상면 형상을 갖는 제 1 도전층(341)을 형성한다.
여기서, 제 1 도전층(341)은 하드마스크로 사용한다. 에칭 공정에서, 레지스트 마스크의 형상은, 변질 및 두께 감소로 인하여 변화된다. 따라서, 레지스트 마스크만을 사용하여 제 2 산화물 반도체층(132) 및 제 1 산화물 반도체층(131)을 형성하는 경우, 제 2 산화물 반도체층(132) 및 제 1 산화물 반도체층(131)은 레지스트 마스크의 변화된 형상을 반영하기 때문에 원하는 형상을 가질 수 없다. 제 1 도전층(341)을 하드마스크로 사용하면, 제 2 산화물 반도체층(132) 및 제 1 산화물 반도체층(131)을 원하는 형상을 갖도록 형성할 수 있다.
제 2 산화물 반도체막(332) 및 제 1 산화물 반도체막(331)을 선택적으로 에칭함으로써, 제 2 산화물 반도체층(132) 및 제 1 산화물 반도체층(131)을 형성한다(도 8의 (B) 참조). 또한, 제 1 산화물 반도체막(331)을 오버에칭함으로써 하지 절연막(120)이 부분적으로 에칭되어도 좋다.
다음에, 제 1 레지스트 마스크(400)와 같은 방법으로 제 1 도전층(341) 위에 제 2 레지스트 마스크를 형성한다. 그리고, 제 2 레지스트 마스크를 마스크로 사용하여 제 1 도전층(341)을 선택적으로 에칭함으로써, 소스 전극층(140) 및 드레인 전극층(150)을 형성한다(도 8의 (C) 참조). 또한, 제 1 도전층(341)을 오버에칭함으로써, 제 2 산화물 반도체층(132)이 부분적으로 에칭되어도 좋다.
이어서, 제 1 산화물 반도체층(131), 제 2 산화물 반도체층(132), 소스 전극층(140), 및 드레인 전극층(150) 위에 제 3 산화물 반도체층(133)이 되는 제 3 산화물 반도체막(333)을 형성한다.
또한, 제 3 산화물 반도체막(333)의 형성 후에 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 유사한 조건으로 수행할 수 있다. 제 2 가열 처리는, 제 3 산화물 반도체막(333), 제 1 산화물 반도체층(131), 및 제 2 산화물 반도체층(132)으로부터 수소 및 물 등 불순물을 제거할 수 있다.
다음에, 제 3 산화물 반도체막(333) 위에 게이트 절연막(160)이 되는 절연막(360)을 형성한다. 절연막(360)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등을 사용하여 형성할 수 있다. 절연막(360)은 상기 재료 중 어느 것을 포함한 적층이어도 좋다. 절연막(360)은 스퍼터링법, CVD법, MBE법, ALD법, PLD법 등에 의하여 형성할 수 있다.
그리고, 절연막(360) 위에 게이트 전극층(170)이 되는 제 2 도전막(370)을 형성한다(도 9의 (A) 참조). 제 2 도전막(370)에는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 제 2 도전막(370)은 스퍼터링법, CVD법 등에 의하여 형성할 수 있다. 상술한 재료 중 어느 것을 함유한 도전막과 질소를 함유한 도전막을 포함하는 적층이나, 또는 질소를 함유한 도전막을 제 2 도전막(370)에 사용하여도 좋다.
그 후, 제 2 도전막(370) 위에 제 3 레지스트 마스크를 형성하고, 제 3 레지스트 마스크를 사용하여 제 2 도전막(370)을 선택적으로 에칭함으로써 게이트 전극층(170)을 형성한다.
그리고, 게이트 전극층(170)을 마스크로 사용하여 절연막(360)을 선택적으로 에칭함으로써 게이트 절연막(160)을 형성한다.
이어서, 게이트 전극층(170) 또는 게이트 절연막(160)을 마스크로 사용하여 제 3 산화물 반도체막(333)을 에칭함으로써 제 3 산화물 반도체층(133)을 형성한다(도 9의 (B) 참조).
제 2 도전막(370), 절연막(360), 및 제 3 산화물 반도체막(333)은 따로 에칭하여도 연속적으로 에칭하여도 좋다. 또한, 에칭 방법으로서는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 사용하여도 좋고, 적절한 에칭 방법을 각각 선택하여도 좋다.
다음에, 소스 전극층(140), 드레인 전극층(150), 및 게이트 전극층(170) 위에 절연층(180) 및 절연층(185)을 형성한다(도 9의 (C) 참조). 절연층(180) 및 절연층(185)은 하지 절연막(120)과 같은 재료 및 방법을 사용하여 각각 형성할 수 있다. 특히, 절연층(180)에는 산화 알루미늄을 사용하는 것이 바람직하다.
이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등에 의하여 절연층(180) 및/또는 절연층(185)에 산소를 첨가하여도 좋다. 산소의 첨가는 절연층(180) 및/또는 절연층(185)이 산화물 반도체층(130)에 산소를 더 쉽게 공급할 수 있게 한다.
다음에, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 3 가열 처리에 의하여 하지 절연막(120), 게이트 절연막(160), 절연층(180), 및 절연층(185)으로부터 과잉 산소가 방출되기 쉬워져 산화물 반도체층(130)의 산소 결손을 저감할 수 있다.
다음에, 절연층(185) 위에 제 4 레지스트 마스크를 형성하고, 제 4 레지스트 마스크를 사용하여 절연층(185), 절연층(180), 소스 전극층(140), 드레인 전극층(150), 제 2 산화물 반도체층(132), 및 제 1 산화물 반도체층(131)을 선택적으로 에칭함으로써, 제 1 개구(147) 및 제 2 개구(157)를 형성한다(도 10의 (A) 참조). 이 때, 도 2의 (A)에 도시된 제 3 개구(177)도 형성된다.
또한, 절연층(185), 절연층(180), 소스 전극층(140), 드레인 전극층(150), 제 2 산화물 반도체층(132), 및 제 1 산화물 반도체층(131)은 따로 에칭하여도 연속적으로 에칭하여도 좋다. 또한, 에칭 방법으로서는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 사용하여도 좋고, 적절한 에칭 방법을 각각 선택하여도 좋다.
이 때 에칭 조건을 제어함으로써, 도 3의 (A)~(C)에 도시된 상이한 구조를 갖는 트랜지스터를 형성할 수 있다.
그 후, 제 1 개구(147) 및 제 2 개구(157)를 덮도록 제 1 배선(145) 및 제 2 배선(155)을 형성한다. 제 1 배선(145)에 제 2 산화물 반도체층(132) 및 소스 전극층(140)이 전기적으로 접속되고, 제 2 배선(155)에 제 2 산화물 반도체층(132) 및 드레인 전극층(150)이 전기적으로 접속된다(도 10의 (B) 참조). 또한, 이 때 도 2의 (A)에 도시된 제 3 개구(177)를 덮도록 제 3 배선(175)을 형성하고, 제 3 배선(175)은 게이트 전극층(170)에 전기적으로 접속된다.
또한, 제 1 배선(145), 제 2 배선(155), 및 제 3 배선(175)은 소스 전극층(140), 드레인 전극층(150), 또는 게이트 전극층(170)과 같은 재료 및 방법을 사용하여 형성할 수 있다.
상술한 공정을 거쳐, 도 1의 (A) 및 (B)에 도시된 트랜지스터(100)를 제작할 수 있다.
본 실시형태에서 설명한 금속막 등 다양한 막은, 대표적으로는 스퍼터링법 또는 플라즈마 CVD법에 의하여 형성할 수 있지만, 이들 막을 열 CVD법 등의 다른 방법에 의하여 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법 및 ALD법을 들 수 있다.
열 CVD법은, 막 형성에 플라즈마를 이용하지 않기 때문에 플라즈마 대미지로 인한 결함이 발생하지 않는 장점을 갖는다.
열 CVD법에 의한 성막은, 원료 가스와 산화제를 동시에 체임버 내에 공급하고 체임버 내의 압력을 대기압 또는 감압으로 설정하며, 기판 근방 또는 기판 위에서 반응시킴으로써 수행하여도 좋다.
ALD법에 의한 성막은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입하고 나서, 그 가스 도입 절차를 반복함으로써 수행하여도 좋다. 예를 들어, 각각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 이러한 경우, 제 1 원료 가스를 도입하고, 이 제 1 원료 가스 도입과 동시 또는 후에 불활성 가스(예를 들어 아르곤 또는 질소) 등을 도입하고 나서 제 2 원료 가스를 도입하면 이들 원료 가스는 혼합되지 않는다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 기능하고, 또한 제 2 원료 가스를 도입할 때와 동시에도 불활성 가스를 도입하여도 좋다. 불활성 가스의 도입 대신에 진공배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 형성되고, 그 후 제 2 원료 가스를 도입하여 제 1 층과 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 원하는 두께가 얻어질 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절할 수 있기 때문에, ALD법은 막 두께를 정밀하게 조절할 수 있어 미세한 FET를 제작하는데 적합하다.
예를 들어, ALD를 채용한 성막 장치를 사용하여 텅스텐막을 형성하는 경우에는 WF6 가스와 B2H6 가스를 순차적으로 여러 번 도입함으로써 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터를 포함하고, 전력이 공급되지 않을 때에도 저장된 데이터를 유지할 수 있으며, 기록 사이클수가 무제한인 반도체 장치(기억 장치)의 일례에 대하여 도면을 참조하여 설명한다.
도 11의 (A)는 반도체 장치의 단면도이고, 도 11의 (B)는 반도체 장치의 회로도이다.
도 11의 (A) 및 (B)에 도시된 반도체 장치는 제 1 반도체 재료를 포함한 트랜지스터(3200)를 하부에 포함하고, 제 2 반도체 재료를 포함한 트랜지스터(3300) 및 용량 소자(3400)를 상부에 포함한다. 또한, 트랜지스터(3300)로서는 실시형태 1에서 설명한 트랜지스터(100)를 사용할 수 있다.
용량 소자(3400)의 한쪽 전극은 트랜지스터(3300)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되는 배선층과 같은 재료를 사용하여 형성하고, 용량 소자(3400)의 다른 쪽 전극은 트랜지스터(3300)의 게이트 전극층과 같은 재료를 사용하여 형성하고, 용량 소자(3400)의 유전체는 트랜지스터(3300)의 절연층(180) 및 절연층(185)과 같은 재료를 사용하여 형성하기 때문에, 용량 소자(3400)는 트랜지스터(3300)와 동시에 형성할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 에너지 갭을 갖는 것이 바람직하다. 예를 들어, 제 1 반도체 재료는 산화물 반도체 이외의 반도체 재료(실리콘 등)이고, 제 2 반도체 재료는 실시형태 1에서 설명한 산화물 반도체일 수 있다. 산화물 반도체 이외의 재료를 포함한 트랜지스터는 용이하게 고속 동작할 수 있다. 한편, 산화물 반도체를 포함한 트랜지스터는 오프 전류가 낮다는 전기 특성 때문에 오랫동안 전하가 유지될 수 있다.
이하의 설명에서, 상술한 트랜지스터는 모두 n채널 트랜지스터이지만, p채널 트랜지스터를 사용할 수 있다는 것은 말할 나위 없다. 데이터를 유지하기 위하여 산화물 반도체를 사용하여 형성된 실시형태 1에서의 트랜지스터를 사용하는 것 이외에, 반도체 장치에 사용되는 재료 및 반도체 장치의 구조 등, 반도체 장치의 구체적인 구조는 여기서 기재된 것에 한정될 필요는 없다.
도 11의 (A)에서의 트랜지스터(3200)는 반도체 재료(결정성 실리콘 등)를 함유한 기판(3000)에 제공된 채널 형성 영역과, 채널 형성 영역을 끼우도록 제공된 불순물 영역과, 불순물 영역과 접하는 금속간 화합물 영역과, 채널 형성 영역 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 게이트 전극층을 포함한다. 또한, 도면에 소스 전극층 및 드레인 전극층이 도시되어 있지 않은 트랜지스터도 편의상 트랜지스터로 할 수 있다. 또한, 이러한 경우, 트랜지스터의 접속을 설명함에 있어서, 소스 영역 및 소스 전극층을 총괄하여 소스 전극이라고 하고, 드레인 영역 및 드레인 전극층을 총괄하여 드레인 전극층이라고 하는 경우가 있다. 즉, 본 명세서에서, '소스 전극층'이라는 용어는 소스 영역을 포함할 수 있다.
기판(3000) 위에는 트랜지스터(3200)를 둘러싸도록 소자 분리 절연층(3100)이 형성되고, 트랜지스터(3200)를 덮도록 절연층(3150)이 형성된다. 또한, 소자 분리 절연층(3100)은 LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 등의 소자 분리 기술에 의하여 형성할 수 있다.
예를 들어, 결정성 실리콘 기판을 사용하여 트랜지스터(3200)를 형성하는 경우에는, 트랜지스터(3200)는 고속으로 동작할 수 있다. 따라서, 상기 트랜지스터가 판독 트랜지스터로서 사용되면, 데이터를 고속으로 판독할 수 있다.
절연층(3150) 위에는 트랜지스터(3300)가 제공되고, 트랜지스터(3300)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되는 배선층은 용량 소자(3400)의 한쪽 전극으로서 작용한다. 또한, 용량 소자(3400)의 한쪽 전극은 트랜지스터(3200)의 게이트 전극층에 전기적으로 접속된다.
도 11의 (A)에서의 트랜지스터(3300)는 산화물 반도체층에 채널이 형성되는 톱 게이트 트랜지스터이다. 트랜지스터(3300)의 오프 전류는 낮으므로, 이러한 트랜지스터 때문에 저장된 데이터가 장기간 유지될 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 반도체 기억 장치에서의 리프레시 동작의 빈도를 매우 적게 할 수 있어, 소비 전력을 충분히 저감시킬 수 있다.
또한, 전극(3250)은 절연층(3150)을 개재하여 트랜지스터(3300)와 중첩되도록 제공된다. 제 2 게이트 전극으로서 사용되는 전극(3250)에 적절한 전위를 공급함으로써, 트랜지스터(3300)의 문턱 전압을 제어할 수 있다. 또한, 트랜지스터(3300)의 장기 신뢰성을 향상시킬 수 있다. 상기 전극을 트랜지스터(3300)의 게이트 전극과 같은 전위로 동작시키면 온 전류를 증가시킬 수 있다. 또한, 전극(3250)을 반드시 제공할 필요는 없다.
도 11의 (A)에 도시된 바와 같이, 위에 트랜지스터(3200)가 형성되는 기판 위에 트랜지스터(3300) 및 용량 소자(3400)를 형성할 수 있기 때문에 반도체 장치의 집적도를 높일 수 있다.
도 11의 (A)에서의 반도체 장치의 회로 구성의 일례를 도 11의 (B)에 도시하였다.
도 11의 (B)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극층에 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극층에 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극층 및 드레인 전극층 중 한쪽에 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극층에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극층과 트랜지스터(3300)의 소스 전극층 및 드레인 전극층 중 다른 쪽은 용량 소자(3400)의 한쪽 전극에 전기적으로 접속된다. 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속된다. 또한, 전극(3250)에 상당하는 구성 요소는 도시되지 않았다.
도 11의 (B)에서의 반도체 장치는 트랜지스터(3200)의 게이트 전극층의 전위가 유지될 수 있다는 특징을 활용할 수 있기 때문에, 다음과 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 설정하여 트랜지스터(3300)를 온 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극층 및 용량 소자(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 다른 전위 레벨을 공급하는 2종의 전하(이하 Low 레벨 전하 및 High 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프 상태가 되는 전위로 설정하여 트랜지스터(3300)를 오프 상태로 한다. 이로써, 트랜지스터(3200)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 낮기 때문에, 트랜지스터(3200)의 게이트 전극층의 전하는 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)가 공급되는 동안 제 5 배선(3005)에 적절한 전위(판독 전위)가 공급됨으로써, 트랜지스터(3200)의 게이트 전극층에 유지된 전하의 양에 따라 제 2 배선(3002)의 전위가 변화된다. 이것은 일반적으로, 트랜지스터(3200)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(3200)의 게이트 전극층에 High 레벨 전하가 주어질 때의 외견상 문턱 전압 Vth _H는, 트랜지스터(3200)의 게이트 전극층에 Low 레벨 전하가 주어질 때의 외견상 문턱 전압 Vth _L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 온 상태로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L 사이의 전위 V0으로 설정함으로써 트랜지스터(3200)의 게이트 전극층에 공급된 전하를 결정할 수 있다. 예를 들어, 기록 시에 High 레벨 전하가 공급되고 제 5 배선(3005)의 전위가 V0(>Vth_H)일 때 트랜지스터(3200)는 온 상태가 된다. 기록 시에 Low 레벨 전하가 공급되고 제 5 배선(3005)의 전위가 V0(<Vth _L)일 때도 트랜지스터(3200)는 오프 상태를 유지한다. 따라서, 제 2 배선(3002)의 전위를 결정함으로써, 게이트 전극층에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 어레이로 배치된 경우, 원하는 메모리 셀의 데이터만을 판독할 수 있을 필요가 있다. 데이터를 판독하지 않는 경우의 제 5 배선(3005)에는, 게이트 전극층의 상태에 상관없이 트랜지스터(3200)가 오프 상태가 되는 전위, 즉 Vth _H보다 낮은 전위를 공급할 수 있다. 또는, 제 5 배선(3005)에는, 게이트 전극층의 상태에 상관없이 트랜지스터(3200)가 온 상태가 되는 전위, 즉 Vth _L보다 높은 전위를 공급할 수 있다.
본 실시형태에 기재된 반도체 장치는, 산화물 반도체를 사용하여 형성된 채널 형성 영역을 갖고 오프 전류가 매우 낮은 트랜지스터를 포함하면, 매우 오랫동안에 걸쳐 저장된 데이터를 유지할 수 있다. 즉, 리프레시 동작이 필요 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있으므로, 소비 전력이 충분히 저감된다. 또한, 전력이 공급되지 않을 때(다만, 전위는 고정되어 있는 것이 바람직함)에도 저장된 데이터가 오랫동안 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는, 데이터의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제가 없다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 생기기 어렵다. 즉, 개시된 발명의 반도체 장치는, 종래의 비휘발성 메모리의 문제인 데이터를 기록할 수 있는 횟수에 대한 제한을 갖지 않고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록됨으로써, 고속 동작이 용이하게 달성될 수 있다.
상술한 바와 같이, 소형화 및 고집적화되며 높은 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터를 포함하고, 전력이 공급되지 않을 때에도 저장된 데이터를 유지할 수 있으며, 기록 횟수에도 제한이 없는, 실시형태 3에서 설명한 구조와 다른 구조를 갖는 반도체 장치에 대하여 설명한다.
도 12는 반도체 장치의 회로 구성의 일례를 도시한 것이다. 상기 반도체 장치에서, 제 1 배선(4500)은 트랜지스터(4300)의 소스 전극층에 전기적으로 접속되고, 제 2 배선(4600)은 트랜지스터(4300)의 게이트 전극층에 전기적으로 접속되고, 트랜지스터(4300)의 드레인 전극층은 용량 소자(4400)의 제 1 단자에 전기적으로 접속된다. 또한, 상기 반도체 장치에 포함되는 트랜지스터(4300)로서는 실시형태 1에서 설명한 트랜지스터(100)를 사용할 수 있다. 제 1 배선(4500)은 비트 라인으로서 기능하고 제 2 배선(4600)은 워드 라인으로서 기능할 수 있다.
상기 반도체 장치(메모리 셀(4250))는 도 11의 (A) 및 (B)에 도시된 트랜지스터(3300) 및 용량 소자(3400)와 같은 접속 형태를 가질 수 있다. 따라서, 용량 소자(4400)는 실시형태 3에서 설명한 용량 소자(3400)와 마찬가지로, 트랜지스터(4300)와 같은 공정을 거쳐 트랜지스터(4300)와 동시에 제작할 수 있다.
다음에, 도 12에 도시된 반도체 장치(메모리 셀(4250))에서의 데이터의 기록 및 유지에 대하여 설명한다.
우선, 제 2 배선(4600)에 트랜지스터(4300)가 온 상태가 되는 전위를 공급하여 트랜지스터(4300)를 온 상태로 한다. 이로써, 제 1 배선(4500)의 전위가 용량 소자(4400)의 제 1 단자에 공급된다(기록). 이 후, 제 2 배선(4600)의 전위를 트랜지스터(4300)가 오프 상태가 되는 전위로 설정하여 트랜지스터(4300)를 오프 상태로 한다. 이로써, 용량 소자(4400)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 포함한 트랜지스터(4300)는 오프 전류가 매우 낮다. 그러므로, 트랜지스터(4300)를 오프 상태로 함으로써, 용량 소자(4400)의 제 1 단자의 전위(또는, 용량 소자(4400)에 축적된 전하)를 매우 오랫동안 유지할 수 있다.
다음에, 데이터의 판독에 대하여 설명한다. 트랜지스터(4300)가 온 상태가 되면, 플로팅 상태인 제 1 배선(4500)과 용량 소자(4400)가 서로 전기적으로 접속되고, 제 1 배선(4500)과 용량 소자(4400) 사이에서 전하가 재분배된다. 이 결과, 제 1 배선(4500)의 전위가 변화된다. 제 1 배선(4500)의 전위의 변화량은 용량 소자(4400)의 제 1 단자의 전위(또는 용량 소자(4400)에 축적된 전하)에 따라 변동된다.
예를 들어, 용량 소자(4400)의 제 1 단자의 전위가 V, 용량 소자(4400)의 용량이 C, 제 1 배선(4500)의 용량 성분이 CB, 전하 재분배 전의 제 1 배선(4500)의 전위를 VB0인 경우, 전하 재분배 후의 제 1 배선(4500)의 전위는 (CB×VB0+C×V)/(CB+C)이다. 따라서, 메모리 셀(4250)이, 용량 소자(4400)의 제 1 단자의 전위가 V1 및 V0(V1>V0)의 2개의 상태 중 어느 쪽에 있다고 가정하면, 전위 V1을 유지하는 경우의 제 1 배선(4500)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하는 경우의 제 1 배선(4500)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 제 1 배선(4500)의 전위를 소정의 전위와 비교함으로써, 데이터를 판독할 수 있다.
상술한 바와 같이, 도 12에 도시된 반도체 장치(메모리 셀(4250))는 트랜지스터(4300)의 오프 전류가 매우 낮기 때문에, 용량 소자(4400)에 축적된 전하를 오랫동안 유지할 수 있다. 즉, 리프레시 동작이 필요 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있으므로, 소비 전력이 충분히 저감된다. 또한, 전력이 공급되지 않을 때에도 저장된 데이터가 오랫동안 유지될 수 있다.
메모리 셀(4250)을 위한 구동 회로가 위에 형성된 기판과, 도 12에 도시된 메모리 셀(4250)이 적층되는 것이 바람직하다. 메모리 셀(4250)과 구동 회로가 적층되면 반도체 장치의 크기가 축소될 수 있다. 또한, 적층되는 메모리 셀(4250) 및 구동 회로의 개수에 제한은 없다.
구동 회로에 포함되는 트랜지스터의 반도체 재료는 트랜지스터(4300)의 반도체 재료와 다른 것이 바람직하다. 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 또는 갈륨 비소를 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이러한 반도체 재료를 사용하여 형성된 트랜지스터는 산화물 반도체를 사용하여 형성된 트랜지스터보다 고속 동작이 가능하며, 메모리 셀(4250)용의 구동 회로에 적합하다.
상술한 바와 같이, 소형화 및 고집적화되며 높은 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합할 수 있다.
(실시형태 5)
실시형태 1에서 설명한 트랜지스터는 표시 장치, 기억 장치, CPU, DSP(Digital Signal Processor), 커스텀 LSI 또는 PLD(Programmable Logic Device) 등의 LSI, 또는 RF-ID(Radio Frequency Identification) 등의 반도체 장치에 사용될 수 있다. 본 실시형태에서는 상기 반도체 장치를 각각 포함한 전자 기기에 대하여 설명한다.
상기 반도체 장치를 갖는 전자 기기의 예에는 텔레비전, 모니터 등의 표시 장치, 조명 장치, 퍼스널 컴퓨터, 워드 프로세서, 화상 재생 장치, 포터블 오디오 플레이어, 라디오, 테이프 리코더, 스테레오, 전화, 코드리스 전화, 휴대 전화, 자동차 전화, 트랜스시버, 무선 장치, 게임기, 계산기, 휴대 정보 단말, 전자 공책, 전자 서적, 전자 번역기, 음성 입력 장치, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, IC칩, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 계수기, 및 투석기나 및 X선 진단 기기 등의 의료 기기가 포함된다. 또한, 전자 기기의 예에는 연기 감지기, 열 감지기, 가스 경보 장치, 및 방범 경보 장치 등의 경보 장치가 포함된다. 또한, 전자 기기의 예에는 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 및 전력 저장 시스템 등의 산업 기기도 포함된다. 또한, 연료 엔진, 및 비수계 이차 전지로부터의 전력을 사용한 전동기에 의하여 구동하는 이동체 등도 전자 기기의 범주에 포함된다. 상기 이동체의 예에는, 전기 자동차(EV), 내연 기관과 전동기 양쪽을 포함한 하이브리드 차(HEV), 플러그인 하이브리드 차(PHEV), 이들 차량의 차륜을 무한궤도로 대신한 궤도 차량, 전동 어시스트 자전거를 포함하는 원동기 부착 이륜차, 오토바이, 전동 휠체어, 골프용 카트, 보트 또는 배, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 및 우주선이 포함된다. 이들 전자 기기의 일부의 구체적인 예를 도 13의 (A)~(C)에 도시하였다.
도 13의 (A)에 도시된 텔레비전 수상기(8000)에서는 하우징(8001)에 표시부(8002)가 포함된다. 표시부(8002)는 영상을 표시할 수 있고 스피커부(8003)는 음성을 출력할 수 있다. 본 발명의 일 형태에 따른 트랜지스터를 포함하는 기억 장치는 표시부(8002)를 동작하기 위한 구동 회로에 사용할 수 있다.
텔레비전 수상기(8000)는 정보 통신을 수행하기 위한 CPU(8004), 또는 메모리를 포함하여도 좋다. CPU(8004) 및 메모리에, 본 발명의 일 형태에 따른 트랜지스터를 포함하는 CPU 또는 기억 장치를 사용할 수 있다.
도 13의 (A)에 도시된 경보 장치(8100)는 주택용 화재 경보기이며, 연기 또는 열을 위한 검출부(8102) 및 마이크로컴퓨터(8101)를 포함한 전자 기기의 일례이다. 또한, 마이크로컴퓨터(8101)는 본 발명의 일 형태에 따른 트랜지스터를 포함한 기억 장치 또는 CPU를 포함한다.
도 13의 (A)에 도시된 실내기(8200) 및 실외기(8204)를 포함한 에어컨디셔너는 상술한 실시형태 중 어느 것에서 설명한 트랜지스터, 기억 장치, CPU 등을 포함한 전자 기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 공기 출구(8202), CPU(8203) 등을 포함한다. 도 13의 (A)에서 CPU(8203)는 실내기(8200)에 제공되지만, CPU(8203)는 실외기(8204)에 제공되어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어도 좋다. 본 발명의 일 형태에 따른 트랜지스터를 에어컨디셔너의 CPU에 사용함으로써, 에어컨디셔너의 소비 전력의 저감을 달성할 수 있다.
도 13의 (A)에 도시된 전기 냉동 냉장고(8300)는 상술한 실시형태 중 어느 것에서 설명한 트랜지스터, 기억 장치, CPU 등을 포함하는 전자 기기의 일례이다. 구체적으로 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), CPU(8304) 등을 포함한다. 도 13의 (A)에서는 CPU(8304)가 하우징(8301)에 제공된다. 본 발명의 일 형태에 따른 트랜지스터를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용하면, 전기 냉동 냉장고(8300)의 소비 전력의 저감을 달성할 수 있다.
도 13의 (B) 및 (C)는 전자 기기의 일례인 전기 자동차의 예를 도시한 것이다. 전기 자동차(9700)에는, 이차 전지(9701)가 탑재된다. 이차 전지(9701)의 전력의 출력은 회로(9702)에 의하여 조정되고 구동 장치(9703)에 전력이 공급된다. 회로(9702)는, 도시되지 않은 ROM, RAM, CPU 등을 포함하는 처리 장치(9704)에 의하여 제어된다. 본 발명의 일 형태에 따른 트랜지스터를 전기 자동차(9700)의 CPU에 사용하면, 전기 자동차(9700)의 소비 전력의 저감을 달성할 수 있다.
구동 장치(9703)는 DC 전동기 또는 AC 전동기 단독을 포함하거나, 또는 내연 기관과의 조합이어도 좋다. 처리 장치(9704)는 운전자에 의한 동작의 데이터(예를 들어 가속, 감속, 또는 정지) 또는 전기 자동차(9700) 운전 시의 데이터(예를 들어 오르막길인지 내리막길인지에 대한 데이터, 또는 구동륜에 대한 부하 데이터) 등의 입력 데이터에 따라 회로(9702)에 제어 신호를 출력한다. 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. DC 전동기가 탑재되어 있는 경우에는, 도시되지 않았지만 직류를 교류로 변환하는 인버터도 포함된다.
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합할 수 있다.
(실시예)
본 실시예에서는, 본 발명의 일 형태에 따른 트랜지스터의 전기 특성에 대하여 설명한다.
우선, 트랜지스터의 제작 방법에 대하여 설명한다. 본 실시예에서의 트랜지스터는 도 15의 (A) 및 (B)에 도시된 구조를 갖는다.
기판으로서 유리 기판을 사용하고, 플라즈마 CVD법에 의하여 상기 유리 기판 위에 산화질화 실리콘막을 형성하였다.
다음에, 스퍼터링법에 의하여 산화질화 실리콘막 위에 두께 약 10nm의 제 1 산화물 반도체막 및 두께 약 40nm의 제 2 산화물 반도체막을 순차적으로 형성하였다. 또한, 제 1 산화물 반도체막으로서 조성비 In:Ga:Zn=1:3:2의 IGZO막을 사용하고, 제 2 산화물 반도체막으로서 조성비 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=3:1:2의 IGZO막을 사용하였다.
다음에, 제 2 산화물 반도체막 위에 두께 15nm의 텅스텐막 및 유기 수지를 형성하고, 네거티브 레지스트막을 형성하고, 전자빔을 주사하여 레지스트막에 대한 노광을 수행하고, 현상 처리를 수행함으로써, 제 1 레지스트 마스크를 형성하였다.
그리고, 제 1 레지스트 마스크를 사용하여 유기 수지 및 텅스텐막을 선택적으로 에칭하였다. 에칭에는 ICP(Inductively Coupled Plasma)를 사용한 드라이 에칭 장치를 사용하였다.
다음에, 애싱에 의하여 제 1 레지스트 마스크 및 유기 수지를 제거하였다. 그리고, 텅스텐막을 마스크로 사용하여 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 선택적으로 에칭함으로써, 제 1 산화물 반도체층과 제 2 산화물 반도체층과 텅스텐막의 적층을 형성하였다.
다음에, 텅스텐막 위에 제 2 레지스트 마스크를 형성하고, 제 2 레지스트 마스크를 사용하여 텅스텐막을 선택적으로 에칭함으로써, 소스 전극층 및 드레인 전극층을 형성하였다.
다음에, 스퍼터링법에 의하여 상기 산화물 반도체층들, 소스 전극층, 및 드레인 전극층 위에 두께 5nm의 제 3 산화물 반도체막을 형성하였다. 또한, 제 3 산화물 반도체막으로서 조성비 In:Ga:Zn=1:3:2의 IGZO막을 사용하였다.
다음에, 플라즈마 CVD법에 의하여 제 3 산화물 반도체막 위에, 게이트 절연막이 되는 두께 10nm의 산화질화 실리콘막을 형성하였다.
이어서, 스퍼터링법에 의하여 두께 10nm의 질화 타이타늄막 및 두께 10nm의 텅스텐막을 연속적으로 형성하였다. 그 후, 텅스텐막 위에 제 3 레지스트 마스크를 형성하였다.
다음에, 제 3 레지스트 마스크를 사용하여 상기 질화 타이타늄막 및 상기 텅스텐막을 선택적으로 에칭함으로써, 게이트 전극층을 형성하였다.
그 후, 게이트 전극층 및 게이트 절연막 위에 제 4 레지스트 마스크를 형성하고, 제 4 레지스트 마스크를 사용하여 게이트 절연막 및 제 3 산화물 반도체막을 선택적으로 에칭함으로써, 도 15의 (A) 및 (B)에 도시된 형상을 갖는 게이트 절연막 및 제 3 산화물 반도체층을 형성하였다.
다음에, 절연층으로서 산화 알루미늄막 및 산화질화 실리콘막을 형성하였다.
상술한 공정을 거쳐, 본 발명의 일 형태에 따른 트랜지스터(도 16의 (B)에 도시된 모델(b)에 상당함)를 제작하였다. 또한, 상술한 공정의 일부를 바꿈으로써, 종래 구조를 갖는 트랜지스터(도 16의 (A)에 도시된 모델(a)에 상당함)도 제작하였다.
다음에, 제작한 트랜지스터의 전기 특성에 대하여 설명한다.
도 17의 (A)는 종래 구조를 갖는 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 상기 트랜지스터의 제 2 산화물 반도체층의 조성비는 In:Ga:Zn=1:1:1이었다. 트랜지스터의 전계 효과 이동도는 약 14cm2/Vs, S값은 약 105mV/decade이었고, 바람직한 특성이 얻어졌다.
도 17의 (B)는 본 발명의 일 형태에 따른 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 상기 트랜지스터의 제 2 산화물 반도체층의 조성비는 In:Ga:Zn=3:1:2이었다. 상기 트랜지스터의 전계 효과 이동도는 약 21cm2/Vs, S값은 약 90mV/decade이었고, 얻어진 특성은 종래 구조를 갖는 트랜지스터보다 더 바람직한 것이었다.
여기서, 종래 구조를 갖는 트랜지스터에 사용되는 제 2 산화물 반도체층의 조성비가 In:Ga:Zn=3:1:2인 경우에는 약 100cm2/Vs의 전계 효과 이동도가 얻어졌지만, 바람직한 특성은 얻어지지 않았다(예를 들어, 문턱 전압은 음 방향으로 크게 변동되었다). 또한, 본 발명의 일 형태의 트랜지스터에 사용되는 제 2 산화물 반도체층의 조성비가 In:Ga:Zn=1:1:1인 경우에는, 도 17의 (A)에서의 Id-Vg 특성보다 온 전류 및 전계 효과 이동도가 낮았다.
즉, 산화물 반도체층에 적절한 재료가 선택되면, 본 발명의 일 형태에 따른 트랜지스터는 종래 구조를 갖는 트랜지스터보다 더 바람직한 전기 특성을 가질 수 있는 것을 알 수 있다.
또한, 본 실시예는 본 명세서에서의 실시형태 중 어느 것과 적절히 조합할 수 있다.
100: 트랜지스터, 110: 기판, 120: 하지 절연막, 130: 산화물 반도체층, 131: 제 1 산화물 반도체층, 132: 제 2 산화물 반도체층, 133: 제 3 산화물 반도체층, 135: 경계, 137: 채널 영역, 140: 소스 전극층, 145: 배선, 147: 제 1 개구, 150: 드레인 전극층, 155: 배선, 157: 제 2 개구, 160: 게이트 절연막, 170: 게이트 전극층, 172: 도전막, 175: 배선, 177: 제 3 개구, 180: 절연층, 185: 절연층, 331: 제 1 산화물 반도체막, 332: 제 2 산화물 반도체막, 333: 제 3 산화물 반도체막, 340: 제 1 도전막, 341: 제 1 도전층, 360: 절연막, 370: 제 2 도전막, 400: 레지스트 마스크, 3000: 기판, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3100: 소자 분리 절연층, 3150: 절연층, 3200: 트랜지스터, 3250: 전극, 3300: 트랜지스터, 3400: 용량 소자, 4250: 메모리 셀, 4300: 트랜지스터, 4400: 용량 소자, 4500: 배선, 4600: 배선, 8000: 텔레비전 수상기, 8001: 하우징, 8002: 표시부, 8003: 스피커부, 8004: CPU, 8100: 경보 장치, 8101: 마이크로컴퓨터, 8102: 검출부, 8200: 실내기, 8201: 하우징, 8202: 공기 출구, 8203: CPU, 8204: 실외기, 8300: 전기 냉동 냉장고, 8301: 하우징, 8302: 냉장실용 도어, 8303: 냉동실용 도어, 8304: CPU, 9700: 전기 자동차, 9701: 이차 전지, 9702: 회로, 9703: 구동 장치, 9704: 처리 장치.
본 출원은 2013년 5월 9일에 일본 특허청에 출원된 일련 번호 2013-099534의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (18)

  1. 반도체 장치에 있어서,
    제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 소스 전극층;
    상기 제 1 산화물 반도체층 위의 드레인 전극층; 및
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층을 포함하고,
    상기 소스 전극층은 상기 제 1 산화물 반도체층의 상면의 제 1 부분과 직접 접하고,
    상기 소스 전극층은 상기 제 1 산화물 반도체층의 어느 측면과도 직접 접하지 않고,
    상기 드레인 전극층은 상기 제 1 산화물 반도체층의 상기 상면의 제 2 부분과 직접 접하고,
    상기 드레인 전극층은 상기 제 1 산화물 반도체층의 어느 측면과도 직접 접하지 않고,
    상기 제 2 산화물 반도체층은 상기 소스 전극층의 상면의 일부 및 상기 드레인 전극층의 상면의 일부와 직접 접하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층 아래에 제 3 산화물 반도체층을 더 포함하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 2 산화물 반도체층의 전도대 최하위의 에너지는 상기 제 1 산화물 반도체층의 전도대 최하위의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가깝고,
    상기 제 3 산화물 반도체층의 전도대 최하위의 에너지는 상기 제 1 산화물 반도체층의 전도대 최하위의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 각각 In-M-Zn 산화물이고,
    상기 M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 하나이고,
    상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각에서의 In에 대한 M의 원자수비는 상기 제 1 산화물 반도체층에서의 In에 대한 M의 원자수비보다 높은, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층 각각은 c축 배향된 결정을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 각각 Al, Cr, Cu, Ta, Ti, Mo, 및 W 중 하나를 함유하는, 반도체 장치.
  7. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치를 포함하는, 전자 기기.
  8. 반도체 장치에 있어서,
    절연 표면 위의 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층;
    상기 제 3 산화물 반도체층 위의 게이트 절연막;
    상기 게이트 절연막 위의 게이트 전극층; 및
    상기 절연 표면, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 게이트 전극층 위의 절연층을 포함하고,
    상기 소스 전극층의 측면과 상기 제 2 산화물 반도체층의 제 1 측면은 동일면 상에 있고,
    상기 드레인 전극층의 측면과, 상기 제 2 산화물 반도체층의 제 2 측면은 동일면 상에 있고,
    상기 제 3 산화물 반도체층의 제 1 부분은 상기 소스 전극층과 직접 접하고,
    상기 제 3 산화물 반도체층의 제 2 부분은 상기 드레인 전극층과 직접 접하고,
    상기 제 2 산화물 반도체층의 제 1 부분과 상기 소스 전극층의 일부에 도달하는 제 1 개구가 상기 절연층 내에 위치하고,
    상기 제 2 산화물 반도체층의 제 2 부분과 상기 드레인 전극층의 일부에 도달하는 제 2 개구가 상기 절연층 내에 위치하고,
    상기 게이트 전극층의 일부에 도달하는 제 3 개구가 상기 절연층 내에 위치하고,
    상기 제 2 산화물 반도체층 및 상기 소스 전극층은 상기 제 1 개구에서 제 1 배선에 전기적으로 접속되고,
    상기 제 2 산화물 반도체층 및 상기 드레인 전극층은 상기 제 2 개구에서 제 2 배선에 전기적으로 접속되고,
    상기 게이트 전극층은 상기 제 3 개구에서 제 3 배선에 전기적으로 접속되는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 산화물 반도체층의 전도대 최하위의 에너지는 상기 제 2 산화물 반도체층의 전도대 최하위의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가깝고,
    상기 제 3 산화물 반도체층의 전도대 최하위의 에너지는 상기 제 2 산화물 반도체층의 전도대 최하위의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 각각 In-M-Zn 산화물이고,
    상기 M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 하나이고,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각에서의 In에 대한 M의 원자수비는 상기 제 2 산화물 반도체층에서의 In에 대한 M의 원자수비보다 높은, 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층 각각은 c축 배향된 결정을 포함하는, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 각각 Al, Cr, Cu, Ta, Ti, Mo, 및 W 중 하나를 함유하는, 반도체 장치.
  13. 전자 기기에 있어서,
    제 8 항에 따른 반도체 장치를 포함하는, 전자 기기.
  14. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 제 1 산화물 반도체막과 제 2 산화물 반도체막의 적층막을 형성하는 단계;
    상기 적층막 위에 도전층을 형성하는 단계;
    상기 도전층을 마스크로 사용하여 상기 적층막을 선택적으로 에칭하는 단계;
    상기 도전층을 선택적으로 에칭하여 상기 도전층을 분단함으로써, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층, 상기 적층 위의 소스 전극층, 및 상기 적층 위의 드레인 전극층을 형성하는 단계;
    상기 절연 표면, 상기 적층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 제 3 산화물 반도체막을 형성하는 단계;
    상기 제 3 산화물 반도체막 위에 산화물 절연막을 형성하는 단계;
    상기 산화물 절연막 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층을 마스크로 사용하여 상기 산화물 절연막 및 상기 제 3 산화물 반도체막을 선택적으로 에칭함으로써, 게이트 절연막 및 제 3 산화물 반도체층을 형성하는 단계;
    상기 소스 전극층, 상기 드레인 전극층, 상기 게이트 전극층 위에 절연층을 형성하는 단계;
    상기 절연층 내에, 상기 제 2 산화물 반도체층의 제 1 부분과 상기 소스 전극층의 일부가 노출되는 제 1 개구, 상기 제 2 산화물 반도체층의 제 2 부분과 상기 드레인 전극층의 일부가 노출되는 제 2 개구, 및 상기 게이트 전극층의 일부가 노출되는 제 3 개구를 형성하는 단계; 및
    상기 제 1 개구에 상기 2 산화물 반도체층 및 상기 소스 전극층과 전기적으로 접속되는 제 1 배선, 상기 제 2 개구에 상기 제 2 산화물 반도체층 및 상기 드레인 전극층과 전기적으로 접속되는 제 2 배선, 및 상기 제 3 개구에 상기 게이트 전극층과 전기적으로 접속되는 제 3 배선을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 제 1 산화물 반도체층의 전도대 최하위의 에너지는 상기 제 2 산화물 반도체층의 전도대 최하위의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가깝고,
    상기 제 3 산화물 반도체층의 전도대 최하위의 에너지는 상기 제 2 산화물 반도체층의 전도대 최하위의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운, 반도체 장치의 제작 방법.
  16. 제 14 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 각각 In-M-Zn 산화물이고,
    상기 M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 하나이고,
    상기 제 1 산화물 반도체층에는 상기 제 2 산화물 반도체층에서의 In에 대한 M의 원자수비보다 높은 In에 대한 M의 원자수비를 갖는 재료가 사용되고,
    상기 제 3 산화물 반도체층에는 상기 제 2 산화물 반도체층에서의 In에 대한 M의 원자수비보다 높은 In에 대한 M의 원자수비를 갖는 재료가 사용되는, 반도체 장치의 제작 방법.
  17. 제 14 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층 각각에는, c축 배향된 결정을 포함하는 재료가 사용되는, 반도체 장치의 제작 방법.
  18. 제 14 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 각각에는, Al, Cr, Cu, Ta, Ti, Mo, 및 W 중 하나를 함유한 층이 사용되는, 반도체 장치의 제작 방법.
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