DE112019006545B4 - Duale transportorientierung für gestapelte feldeffekttransistoren mit vertikalem transport - Google Patents

Duale transportorientierung für gestapelte feldeffekttransistoren mit vertikalem transport Download PDF

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Abstract

Eine Halbleiterstruktur (1200), die aufweist:- ein Substrat (102);- eine vertikale Finne, die über einer oberen Oberfläche des Substrats (102) angeordnet ist;- einen ersten Gate-Stapel (114) eines ersten Vertikaltransport-Feldeffekttransistor, der über der oberen Oberfläche des Substrats (102) angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt;- eine Isolationsschicht (120), die über dem ersten Gate-Stapel des ersten Vertikaltransport-Feldeffekttransistors angeordnet ist und einen zweiten Abschnitt der vertikalen Finne umgibt; und- einen zweiten Gate-Stapel (126) eines zweiten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche der Isolationsschicht (120) angeordnet ist und einen dritten Abschnitt der vertikalen Finne umgibt;wobei der erste Abschnitt der vertikalen Finne aus einer ersten Halbleiterschicht mit einer ersten kristallinen Orientierung hergestellt ist und einen ersten vertikalen Transportkanal für den ersten Vertikaltransport-Feldeffekttransistor bereitstellt;wobei der zweite Abschnitt der vertikalen Finne einen Isolator (104) aufweist;wobei der dritte Abschnitt der vertikalen Finne aus einer zweiten Halbleiterschicht mit einer zweiten kristallinen Orientierung hergestellt ist, die von der ersten kristallinen Orientierung verschieden ist, und einen zweiten vertikalen Transportkanal für den zweiten Vertikaltransport-Feldeffekttransistor bereitstellt;- einen ersten unteren Source/Drain-Bereich (110) für den ersten Vertikaltransport-Feldeffekttransistor, wobei der erste untere Source/Drain-Bereich (110) einen dotierten Bereich in einer Nähe der oberen Oberfläche des Substrats (102) und einen dotierten Bereich eines ersten Abschnitts der ersten Halbleiterschicht in der Nähe der oberen Oberfläche des Substrats (102) aufweist;- einen ersten unteren Abstandshalter (112), der über der oberen Oberfläche des Substrats (102) angeordnet ist und den ersten Abschnitt der ersten Halbleiterschicht umgibt;- den ersten Gate-Stapel, der über einer oberen Oberfläche des ersten unteren Abstandshalters (112) angeordnet ist und einen zweiten Abschnitt der Halbleiterschicht umgibt;- einen ersten oberen Abstandshalter (116), der über einer oberen Oberfläche des ersten Gate-Stapels angeordnet ist und einen dritten Abschnitt der ersten Halbleiterschicht umgibt; und- einen ersten oberen Source/Drain-Kontakt (146) für den ersten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche des ersten oberen Abstandshalters (116) angeordnet ist und einen vierten Abschnitt der ersten Halbleiterschicht umgibt;wobei der dritte Abschnitt der ersten Halbleiterschicht und der vierte Abschnitt der ersten Halbleiterschicht dotiert sind, um einen ersten oberen Source/Drain-Bereich (132) für den ersten Vertikaltransport-Feldeffekttransistor bereitzustellen.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf Halbleiter und insbesondere auf Techniken zur Herstellung von Halbleiterstrukturen. Halbleiter und integrierte Schaltungschips sind in vielen Produkten allgegenwärtig geworden, vor allem da sie in Kosten und Größe weiter abnehmen. Es besteht das ständige Bestreben, die Größe von Strukturmerkmalen zu reduzieren und/oder eine größere Anzahl von Strukturmerkmalen für eine gegebene Chipgröße bereitzustellen. Die Miniaturisierung ermöglicht im Allgemeinen eine höhere Leistung bei geringerem Stromverbrauch und niedrigeren Kosten. Die derzeitigen Technologien haben die Skalierung auf atomarer Ebene bei bestimmten Mikrobauteilen wie Logikgattern, Feldeffekttransistoren (FETs) und Kondensatoren erreicht oder nähern sich ihr an.
  • In diesem Kontext gibt es bereits Veröffentlichungen: Beispielsweise beschreibt das Dokument US 2017 / 0 309 632 A1 ein SRAM mit drei Si-Pfeilern. Dabei sind die oberen Abschnitte der Si-Pfeiler ein erster Last- P-Kanal, ein erster Treiber-N-Kanal und ein erster Auswahl-N-Kanal. Die unteren Abschnitte der Si-Pfeiler weisen einen zweiten Last- P-Kanal, einen zweiten Treiber-N-Kanal und einen zweiten Auswahl-N-Kanal auf. Das Dokument US 2018 / 0 240 716 A1 beschreibt darüber hinaus eine Technik zum Bilden einer Halbleitervorrichtung, die ein erstes Substrat angrenzend an ein zweites Substrat aufweist. Dabei hat das erste Substrat eine erste Oberflächenorientierung und das zweite Substrat weist eine zweite Oberflächenorientierung auf, die sich von der ersten Oberflächenorientierung unterscheidet. So vorbereitet, werden vertikale n-Typ- und p-Typ-Feldeffekttransistoren gebildet. Ergänzend beschreibt das Dokument US 2016 / 0 204 251 A1 eine SiO2-Schicht, die in der Mitte einer Si-Säule ausgebildet wird. Zusätzlich werden N+ und P+-Bereiche, die als Source und Drain von Mantel-Gate-MOS-Transistoren dienen, geformt.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der Erfindung werden durch die unabhängigen Patentansprüche beschrieben. Weitere Ausgestaltungen sind durch die jeweils abhängigen Ansprüche beschrieben.
  • Figurenliste
    • 1 zeigt eine Querschnittsansicht eines Halbleiters auf einem Isolator auf einem Halbleitersubstrat, gemäß einer Ausführungsform der Erfindung.
    • 2 zeigt eine Querschnittsansicht der Struktur aus 1 nach der Bildung einer vertikalen Finne und eines unteren Anschlusses gemäß einer Ausführungsform der Erfindung.
    • 3 zeigt eine Querschnittsansicht der Struktur aus 2 nach Bildung eines ersten unteren Abstandshalters, eines ersten Gate-Stapels und eines ersten oberen Abstandshalters, gemäß einer Ausführungsform der Erfindung.
    • 4 zeigt eine Querschnittsansicht der Struktur aus 3 nach der Bildung einer ersten Silikatglasschicht und eines Isolationsabstandshalters gemäß einer Ausführungsform der Erfindung.
    • 5 zeigt eine Querschnittsansicht der Struktur aus 4 nach der Bildung einer zweiten Silikatglasschicht, eines zweiten unteren Abstandshalters, eines zweiten Gate-Stapels, eines zweiten oberen Abstandshalters und einer dritten Silikatglasschicht, gemäß einer Ausführungsform der Erfindung.
    • 6 zeigt eine Querschnittsansicht der Struktur aus 5 nach dem Dotierstoffeintrag aus den Silikatglasschichten gemäß einer Ausführungsform der Erfindung.
    • 7 zeigt eine Querschnittsansicht der Struktur aus 6 nach dem Aufbringen eines Zwischenschichtdielektrikums gemäß einer Ausführungsform der Erfindung.
    • 8 zeigt eine Querschnittsansicht der Struktur aus 7 nach dem Ätzen bis zur zweiten Silikatglasschicht und der Bildung eines Seitenwand-Abstandshalters zum Schutz des zweiten Gate-Stapels, gemäß einer Ausführungsform der Erfindung.
    • 9 zeigt eine Querschnittsansicht der Struktur aus 8 nach dem Entfernen der zweiten Silikatglasschicht und der Bildung eines Kontaktmaterials gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 10 zeigt eine Querschnittsansicht der Struktur aus 7 nach dem Ätzen bis zur ersten Silikatglasschicht und der Bildung eines Seitenwand-Abstandshalters zum Schutz des zweiten Gate-Stapels, gemäß einer Ausführungsform der Erfindung.
    • 11 zeigt eine Querschnittsansicht der Struktur aus 10 nach dem Entfernen der ersten Silikatglasschicht und der Bildung eines Kontaktmaterials gemäß einer Ausführungsform der Erfindung.
    • 12 zeigt eine Querschnittsansicht der Struktur aus 7 nach der Bildung eines ersten Kontakts zu einem unteren Übergang des oberen vertikalen Transport-Feldeffekttransistors, eines zweiten Kontakts zu dem oberen Übergang des unteren vertikalen Transport-Feldeffekttransistors und eines dritten Kontakts zu einem oberen Übergang des oberen vertikalen Feldeffekttransistors gemäß einer Ausführungsform der Erfindung.
    • 13 zeigt eine Querschnittsansicht der Struktur aus 7 nach Bildung eines gemeinsamen Kontakts zu einem unteren Übergang des oberen vertikalen Transport-Feldeffekttransistors und einem oberen Übergang des unteren vertikalen Transport-Feldeffekttransistors gemäß einer Ausführungsform der Erfindung.
    • 14 zeigt eine Querschnittsansicht der Struktur aus 7 nach dem Ätzen bis zu einem unteren Übergang des unteren vertikalen Transport-Feldeffekttransistors und der Bildung eines Seitenwand-Abstandshalters zum Schutz des ersten Gate-Stapels und des zweiten Gate-Stapels, gemäß einer Ausführungsform der Erfindung.
    • 15 zeigt eine Querschnittsansicht der Struktur aus 13 nach der Bildung eines Kontaktmaterials gemäß einer Ausführungsform der Erfindung.
    • 16 zeigt eine Querschnittsansicht der Struktur aus 14 nach Bildung eines gemeinsamen Gate-Kontakts gemäß einer Ausführungsform der Erfindung.
  • DETAILIERTE BESCHREIBUNG
  • Illustrative Ausführungsformen der Erfindung können hier im Zusammenhang mit illustrativen Verfahren zum Bilden von gestapelten Vertikaltransport-Feldeffekttransistoren mit dualer Transportorientierung beschrieben werden, zusammen mit illustrativen Vorrichtungen, Systemen und Geräten, die mit solchen Verfahren gebildet werden.
  • Ein Feldeffekttransistor (FET) ist ein Transistor mit einer Source, einem Gate und einem Drain, dessen Wirkung vom Fluss der Ladungsträger (Elektronen oder Löcher) entlang eines Kanals abhängt, der zwischen Source und Drain verläuft. Der Strom durch den Kanal zwischen Source und Drain kann durch ein transversales elektrisches Feld unter dem Gate gesteuert werden.
  • FETs werden häufig zum Schalten, Verstärken, Filtern und für andere Aufgaben verwendet. Zu den FETs gehören Metall-Oxid-Halbleiter (MOS)-FETs (MOSFETs). Weit verbreitet sind komplementäre MOS-Bausteine (CMOS), bei denen sowohl n-Typ- als auch p-Typ-Transistoren (nFET und pFET) zur Herstellung von Logik- und anderen Schaltungen verwendet werden. Source- und Drain-Bereiche eines FETs werden typischerweise durch Hinzufügen von Dotierstoffen zu Zielbereichen eines Halbleiterkörpers auf beiden Seiten eines Kanals gebildet, wobei das Gate über dem Kanal gebildet wird. Das Gate weist ein Gate-Dielektrikum über dem Kanal und einen Gate-Leiter über dem Gate-Dielektrikum auf. Das Gate-Dielektrikum ist ein Isolatormaterial, das verhindert, dass ein großer Leckstrom in den Kanal fließt, wenn eine Spannung an den Gate-Leiter angelegt wird, während die angelegte Gate-Spannung ein transversales elektrisches Feld im Kanal erzeugen kann.
  • Die steigende Nachfrage nach hoher Dichte und Leistung in integrierten Schaltkreisen erfordert die Entwicklung neuer struktureller und konstruktiver Merkmale, einschließlich schrumpfender Gate-Längen und anderer Verkleinerungen oder Skalierungen der Bauelemente. Die fortgesetzte Skalierung erreicht jedoch die Grenzen der konventionellen Fertigungstechniken.
  • Das Stapeln von FETs in vertikaler Richtung ergibt eine zusätzliche Dimension für die Skalierung der CMOS-Fläche. Es ist jedoch schwierig, planare FETs zu stapeln. Vertikale Transport-FETs (VTFETs) werden als praktikable CMOS-Architekturen für die Skalierung auf 7 Nanometer (nm) und darüber hinaus verfolgt. VTFETs bieten die Möglichkeit einer weiteren Skalierung der Bauelemente im Vergleich zu anderen Bauelementearchitekturen. VTFETs haben verschiedene potenzielle Vorteile gegenüber anderen konventionellen Strukturen wie Fin-Feldeffekt-Transistoren (FinFETs). Solche Vorteile können Verbesserungen bei der Dichte, der Leistung, dem Stromverbrauch und der Integration aufweisen. VTFETs können außerdem Vorteile beim Stapeln von FETs bieten.
  • Illustrierte Ausführungsformen bieten Techniken zur Bildung von gestapelten VTFETs mit vorteilhaften Kanalorientierungen. In einigen Ausführungsformen wird ein Silizium-auf-Isolator (SOI)-Wafer verwendet, um gestapelte VTFETs zu bilden, wobei das Substrat und die SOI-Schicht unterschiedliche kristalline Orientierungen aufweisen. So können gestapelte VTFETs unterschiedlichen Typs (z.B. nFET oder pFET) aus der SOI-Schicht und aus dem Substrat unter dem vergrabenen Oxid (BOX) Isolator hergestellt werden. Die kristalline Orientierung der SOI-Schicht und des Substrats unter dem BOX-Isolator kann so gewählt werden, dass nFET- und pFET-Bauelemente mit optimierten Transportflächen und Orientierungen entstehen. Mit den hier beschriebenen Techniken kann eine gestapelte VTFET-Struktur gebildet werden, bei der ein FET eines ersten Typs (z.B. einer von nFET und pFET) direkt - mit einer dielektrischen Schicht zwischen den gestapelten VTFETs zur Isolierung - auf einem FET eines zweiten Typs (z.B. dem anderen von nFET und pFET) sitzt. Der nFET- und pFET-Kanal kann unterschiedliche Oberflächen- und Transportorientierungen aufweisen.
  • In einigen Ausführungsformen werden gestapelte VTFETs gebildet, bei denen der obere VTFET aus einem monokristallinen Halbleiter mit einer anderen kristallinen Orientierung als der des unteren VTFETs besteht. Solche gestapelten VTFETs können ausgehend von einem SOI-Wafer gebildet werden, wobei das Bulk-Substrat eine erste kristalline Orientierung (z.B. (110)) und die SOI-Schicht eine zweite kristalline Orientierung (z.B. (100)) aufweist, die sich von der ersten kristallinen Orientierung unterscheidet. Der SOI-Wafer wird geätzt, um eine oder mehrere Finnen zu bilden, die das SOI, BOX und eine bestimmte Dicke des darunter liegenden Bulk-Siliziums aufweisen. Ein unterer Übergang wird für einen Source/Drain-Kontakt des unteren VTFET (z.B. ein nFET) gebildet und aktiviert, gefolgt von der Bildung eines unteren Abstandshalters, eines Gate-Stapels und eines oberen Abstandshalters für den unteren VTFET. Anschließend wird eine Silikatglasschicht (z.B. Phosphorsilikatglas (PSG)) abgeschieden, gefolgt von der Bildung einer Isolationsschicht (z.B. Siliziumnitrid (SiN)). Als nächstes wird der obere VTFET (z.B. ein pFET) durch Abscheiden einer unteren Silikatglasschicht (z.B. Borosilikatglas (BSG)) gebildet, gefolgt von der Bildung eines unteren Abstandshalters, eines Gate-Stapels und eines oberen Abstandshalters für den oberen VTFET. Über dem oberen Abstandshalter für den oberen VTFET wird eine obere Silikatglasschicht gebildet. Ein Dotierstoff-Drive-in-Tempern wird ausgeführt, um die unteren und oberen Übergänge oder Source/Drain-Bereiche für die oberen und unteren VTFETs im Stapel zu dotieren. Anschließend wird ein Interlayer-Dielektrikum (ILD) abgeschieden.
  • Die ILD und die darunter liegenden Schichten werden dann strukturiert und geätzt, um Kontakte für die oberen und unteren VTFETs zu bilden. In einigen Ausführungsformen wird die ILD-Schicht strukturiert und eine Öffnung zur unteren Silikatglasschicht des oberen VTFET gebildet. Zum Schutz des Gate-Stapels des oberen VTFETs wird ein Seitenwand-Abstandshalter gebildet. Die untere Silikatglasschicht des oberen VTFET wird dann entfernt und mit einem Kontaktmaterial aufgefüllt, das den unteren Übergang oder Source/Drain des oberen VTFETs umhüllt. Die ILD kann auch strukturiert und bis zur Silikatglasschicht des unteren VTFETs geätzt werden (z.B. die Silikatglasschicht, die den oberen Übergang oder Source/Drain-Bereich des unteren VTFETs umgibt). Die Silikatglasschicht des unteren VTFET kann dann entfernt und mit einem Kontaktmaterial aufgefüllt werden, das den oberen Übergang oder Source/Drain des unteren VTFET umschließt. In einigen Ausführungsformen kann die ILD strukturiert und nach unten geätzt werden, um einen gemeinsamen Kontakt zwischen dem unteren Übergang oder Source/Drain des oberen VTFET und dem oberen Übergang oder Source/Drain des unteren VTFET zu bilden. Die ILD kann weiter strukturiert werden, um eine Öffnung zum oberen Übergang oder Source/Drain des oberen VTFET zu bilden und um die verbleibenden Kontakte zum unteren Übergang oder Source/Drain des unteren VTFET und zu den Gate-Stapeln der oberen und unteren VTFETs zu vervollständigen. Als Ergebnis werden gestapelte VTFET-Bauelemente mit unterschiedlichen Kanal- oder Transportorientierungen gebildet.
  • Illustrierte Verfahren zur Herstellung von gestapelten VTFET-Strukturen mit dualer Transportorientierung werden nun mit Bezug auf die 1-16 beschrieben.
  • 1 zeigt eine Querschnittsansicht 100 eines Bulk-Substrats 102, einer über dem Bulk-Substrat 102 gebildeten Isolatorschicht 104 und einer über der Isolatorschicht 104 gebildeten Halbleiterschicht 106. Die Halbleiterschicht 106 und der Isolator 104 können eine Dünn-BOX SOI bilden.
  • Das Bulk-Substrat 102 und die Halbleiterschicht 106 können aus jeder geeigneten Halbleiterstruktur gebildet werden, einschließlich verschiedener siliziumhaltiger Materialien wie z.B. Silizium (Si), Siliziumgermanium (SiGe), Siliziumgermaniumkarbid (SiGeC), Siliziumkarbid (SiC) und Mehrfachschichten davon. Obwohl Silizium das überwiegend verwendete Halbleitermaterial bei der Wafer-Herstellung ist, können alternative Halbleitermaterialien als zusätzliche Schichten verwendet werden, wie z.B., aber nicht beschränkt auf, Germanium (Ge), Galliumarsenid (GaAs), Galliumnitrid (GaN), SiGe, Cadmiumtellurid (CdTe), Zinkselenid (ZnSe) usw.
  • Die horizontale Dicke oder Breite (in Richtung X-X') der Struktur von 1 kann variieren, wie z.B. auf der Grundlage der Anzahl von Finnen, die daraus gebildet werden sollen, wie unten im Detail beschrieben. Die vertikale Dicke oder Höhe (in Richtung Y-Y') der Struktur von 1 kann im Bereich von 100nm bis 500nm sein, obwohl andere Höhen über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht ist.
  • Das Bulk-Substrat 102 und die Halbleiterschicht 106 haben unterschiedliche kristalline Orientierungen, die für die Bildung verschiedener Typen von VTFET-Bauelementen (z.B. nFETs und pFETs) geeignet sind. In der folgenden Beschreibung wird davon ausgegangen, dass die Struktur aus 1 zur Bildung einer gestapelten VTFET-Struktur verwendet wird, bei der der untere VTFET ein nFET-Bauelement und der obere VTFET ein pFET-Bauelement ist. Es wird weiterhin angenommen, dass sowohl das Substrat 102 als auch die Halbleiterschicht 106 aus Silizium bestehen, obwohl dies, wie oben erwähnt, keine Voraussetzung ist. Das Substrat 102 hat eine erste kristalline Orientierung (110), die für die Bildung eines nFET-Bauelements geeignet ist, und die Halbleiterschicht 106 hat eine zweite kristalline Orientierung (100), die für die Bildung eines pFET-Bauelements geeignet ist. Es sollte jedoch beachtet werden, dass zur Bildung einer gestapelten VTFET-Struktur, bei der der untere VTFET ein pFET-Bauelement und der obere VTFET ein nFET-Bauelement ist, die kristallinen Orientierungen umgekehrt sein können (z.B. wenn das Substrat 102 eine kristalline Orientierung von (100) aufweist, während die Halbleiterschicht 106 eine kristalline Orientierung von (110) aufweist).
  • Zur besseren Veranschaulichung wird in den 1-16 die Bildung einer gestapelten VTFET-Struktur mit nur zwei vertikal gestapelten VTFETs (z.B. in Richtung Y-Y') gezeigt und beschrieben. In anderen Ausführungsformen kann eine gestapelte VTFET-Struktur jedoch auch drei oder mehr vertikal gestapelte VTFETs enthalten. Während in den 1-16 das Stapeln eines VTFETs eines Typs auf einem VTFET eines anderen Typs beschrieben wird (z.B. wenn der obere VTFET ein pFET-Bauteil und der untere VTFET ein nFET-Bauteil ist), sind die Ausführungsformen nicht so beschränkt. Beispielsweise können die oberen und unteren VTFETs beide nFET-Bauelemente oder pFET-Bauelemente sein. Ferner können die gestapelten VTFETs eine beliebige Anzahl von nFET-Bauelementen enthalten, die über einer beliebigen Anzahl von pFET-Bauelementen gebildet werden, wie es für eine bestimmte Anwendung gewünscht wird.
  • 2 zeigt eine Querschnittsansicht 200 der Struktur aus 1 nach Bildung einer vertikalen Finne aus der Halbleiterschicht 106, der Isolatorschicht 104 und mindestens einem Teil des Substrats 102. Die vertikale Finne kann mittels Sidewall Image Transfer (SIT) oder anderen geeigneten Techniken wie Lithografie und Ätzen, einschließlich reaktivem lonenätzen (RIE), usw. gebildet werden. Wie gezeigt, wird eine Hartmaskenschicht (HM) 108 über der oberen Oberfläche der Halbleiterschicht 106 strukturiert.
  • Die HM 108 kann aus einem Nitrid wie SiN gebildet werden, obwohl auch andere geeignete Materialien verwendet werden können. Die HM 108 kann in einigen Ausführungsformen mehrschichtig ausgebildet sein, wie z.B. eine Mehrschicht aus zwei Schichten, die ein Nitrid und ein Oxid (z.B. SiN und Siliziumdioxid (SiO2)) enthalten, eine Mehrschicht aus drei Schichten, die eine oder mehrere Nitrid- und eine oder mehrere Oxidschichten (z.B. SiN/SiO2/SiN, SiO2/SiN/SiO2) aufweisen, usw. Die HM 108 kann eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 10 nm bis 100 nm haben, obwohl auch andere Höhen über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht ist.
  • Die vertikale Finne kann eine Breite oder horizontale Dicke (in Richtung X-X') im Bereich von 6 nm bis 10 nm haben, obwohl auch andere Breiten über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht ist. Die vertikale Finne kann eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 60nm bis 400nm haben, obwohl andere Höhen über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht wird.
  • Obwohl 2 zur Verdeutlichung nur eine einzelne vertikale Finne zeigt, die aus der Struktur von 1 gebildet wird, ist es verständlich, dass mehrere vertikale Finnen aus der Struktur von 1 gebildet werden können, um mehrere gestapelte VTFET-Strukturen zu bilden.
  • Obwohl in 2 nicht dargestellt, kann an den Seitenwänden der vertikalen Finne eine Grenzflächenschicht gebildet werden. Die Grenzflächenschicht kann aus SiO2 oder einem anderen geeigneten Material wie Siliziumoxynitrid (SiOxNy) gebildet werden. Die Grenzflächenschicht kann eine Breite oder horizontale Dicke (in Richtung X-X') im Bereich von 0,5 nm bis 1,5 nm haben, obwohl auch andere Breiten über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht wird.
  • Die Struktur in 2 zeigt auch die Bildung eines unteren Übergangs oder einer unteren Source/Drain-Region 110. Der untere Source/Drain-Bereich 110 kann z.B. durch Implantation eines geeigneten Dotierstoffs gebildet werden, z.B. durch Ionenimplantation, Gasphasendotierung, Plasmadotierung, Plasma-Immersions-Ionenimplantation, Cluster-Dotierung, Infusionsdotierung, Flüssigphasendotierung, Festphasendotierung usw. N-Typ-Dotierstoffe können aus einer Gruppe von Phosphor (P), Arsen (As) und Antimon (Sb) ausgewählt werden, und p-Typ-Dotierstoffe können aus einer Gruppe von Bor (B), Borfluorid (BF2), Gallium (Ga), Indium (In) und Thallium (TI) ausgewählt werden. Der untere Source/Drain-Bereich 110 kann auch durch einen epitaktischen Wachstumsprozess gebildet werden. In einigen Ausführungsformen weist der Epitaxieprozess eine In-situ-Dotierung auf (Dotierstoffe werden während der Epitaxie in das Epitaxiematerial eingebracht). Epitaxiematerialien können aus gasförmigen oder flüssigen Vorläufern gezüchtet werden. Epitaxiematerialien können mittels Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), schneller thermischer chemischer Gasphasenabscheidung (RTCVD), metallorganischer chemischer Gasphasenabscheidung (MOCVD), chemischer Gasphasenabscheidung im Ultrahochvakuum (UHVCVD), chemischer Gasphasenabscheidung bei niedrigem Druck (LPCVD), CVD mit begrenzter Reaktion (LRPCVD) oder anderen geeigneten Verfahren aufgewachsen werden. Epitaktisches Silizium, Silizium-Germanium (SiGe), Germanium (Ge) und/oder kohlenstoffdotiertes Silizium (Si:C) kann während der Abscheidung durch Zugabe von Dotierstoffen, wie z.B. n-Typ-Dotierstoffen (z.B. Phosphor oder Arsen) oder p-Typ-Dotierstoffen (z.B. Bor oder Gallium), je nach Transistortyp, dotiert werden (in-situ-Dotierung). Die Dotierstoffkonzentration kann zwischen 1×1019 cm-3 und 3×1021 cm-3, vorzugsweise zwischen 2×1020 cm-3 und 3×1021 cm-3 liegen.
  • In einigen Ausführungsformen wird angenommen, dass der untere Übergang durch Ionenimplantation gebildet wird (z.B. BF2+ oder P+ mit einer Energie von 5 keV und einer Dosis von 2e15 für pFET bzw. nFET). Nach der Implantation kann eine Aktivierungsglühung durchgeführt werden (z.B. eine Spike Rapid Thermal Anneal (RTA) bei 1000 °C).
  • Der untere Source-/Drain-Bereich 110 kann eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 20 nm bis 50 nm haben, obwohl auch andere Höhen über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht wird.
  • 3 zeigt eine Querschnittsansicht 300 der Struktur aus 2 nach der Bildung eines unteren Abstandshalters 112, eines Gate-Stapels 114 und eines oberen Abstandshalters 116.
  • Der untere Abstandshalter 112 und der obere Abstandshalter 116 können jeweils durch verschiedene Verfahren gebildet werden, wie z.B. Nicht-konforme-Abscheidung und Rückätzverfahren (z.B. physikalische Gasphasenabscheidung (PVD), hochdichte Plasmaabscheidung (HDP) usw.). Der untere Abstandshalter 112 und der obere Abstandshalter 116 können aus SiO2, SiN, Siliziumkarbidoxid (SiCO), Siliziumborcarbidnitrid (SiBCN) usw. gebildet werden, obwohl auch andere geeignete Materialien verwendet werden können. Der untere Abstandshalter 112 und der obere Abstandshalter 116 können jeweils eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 4 nm bis 10 nm haben, obwohl auch andere Höhen über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht wird.
  • Der Gate-Stapel 114 weist ein Gate-Dielektrikum auf, das neben den Seitenwänden der vertikalen Finne angeordnet ist, und einen Gate-Leiter, der über dem Gate-Dielektrikum ausgebildet ist. Das Gate-Dielektrikum kann aus einem dielektrischen High-k-Material gebildet werden. Beispiele für High-k-Materialien umfassen, sind aber nicht beschränkt auf Metalloxide wie Hafniumoxid (HfO2), Hafniumsiliziumoxid (Hf-Si-O), Hafniumsiliziumoxynitrid (HfSiON), Lanthanoxid (La2O3), Lanthanaluminiumoxid (LaAlO3), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid, Zirkoniumsiliziumoxynitrid, Tantaloxid (Ta2O5), Titanoxid (TiO2), Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid (Y2O3), Aluminiumoxid (Al2O3), Bleiscandiumtantaloxid und Bleizinkniobat. Das High-k-Material kann außerdem Dotierstoffe wie Lanthan (La), Aluminium (AI) und Magnesium (Mg) enthalten. Das Gate-Dielektrikum kann eine einheitliche Dicke im Bereich von 1 nm bis 3 nm haben, obwohl auch andere Dicken über oder unter diesem Bereich verwendet werden können, wie für eine bestimmte Anwendung gewünscht.
  • Der Gate-Leiter kann ein Metall-Gate oder ein Austrittsarbeitsmetall (WFM, work function metal) enthalten. In einigen Ausführungsformen wird der Gate-Leiter durch Atomlagenabscheidung (ALD) oder einen anderen geeigneten Prozess gebildet. Bei nFET-Bauelementen kann das WFM für den Gate-Leiter aus Titan (Ti), Aluminium (AI), Titan-Aluminium (TiAl), Titan-Aluminium-Kohlenstoff (TiAIC), einer Kombination aus Ti- und AI-Legierungen, einem Stapel, der eine Sperrschicht (z.B. aus TiN oder einem anderen geeigneten Material) gefolgt von einem oder mehreren der oben genannten WFM-Materialien enthält, usw. bestehen. Bei pFET-Bauelementen kann das WFM für den Gate-Leiter aus TiN, TaN oder einem anderen geeigneten Material bestehen. In einigen Ausführungsformen kann das pFET-WFM einen Metallstapel aufweisen, bei dem eine dickere Barriereschicht (z.B. aus TiN, TaN usw.) gebildet wird, gefolgt von einem WFM wie Ti, AI, TiAl, TiAIC oder einer beliebigen Kombination aus Ti und AI-Legierungen. Es sollte beachtet werden, dass verschiedene andere Materialien für den Gate-Leiter wie gewünscht verwendet werden können.
  • Der Gate-Stapel 114 kann eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 10 nm bis 20 nm haben, obwohl auch andere Dicken über oder unter diesem Bereich verwendet werden können, wie für eine bestimmte Anwendung gewünscht.
  • 4 zeigt eine Querschnittsansicht 400 der Struktur aus 3 nach Bildung einer Silikatglasschicht 118 und eines Isolationsabstandshalters 120. Wie oben erwähnt, wird davon ausgegangen, dass der untere oder Boden-VTFET ein nFET-Bauelement ist, und daher kann die Silikatglasschicht 118 ein Phosphorsilikatglas (PSG) 118 sein, so dass während des Dotierstoffeintrages n-Typ-Dotierstoffe in der vertikalen Finne gebildet werden, um den oberen Übergang oder den oberen Source/Drain-Bereich für den unteren VTFET zu bilden. Wenn der untere VTFET ein pFET-Bauelement ist, kann der Typ des Silikatglases geändert werden (z.B. kann Borosilikatglas (BSG) anstelle von PSG verwendet werden). Ferner können andere Arten von Silikatglas anstelle von BSG und/oder PSG verwendet werden, so dass andere Dotierstoffe in die vertikale Finne getrieben werden können, um den oberen Übergang oder den oberen Source/Drain-Bereich für den unteren VTFET zu bilden.
  • Die PSG-Schicht 118 kann mit jeder geeigneten Technik abgeschieden werden, z.B. durch chemische Gasphasenabscheidung (CVD). Die PSG-Schicht 118 kann eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 10 nm bis 30 nm haben, obwohl auch andere Dicken über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht wird.
  • Die Isolationsschicht 120 wird über der PSG-Schicht 118 gebildet. Die Isolationsschicht 120 kann mit jeder geeigneten Technik abgeschieden werden, z.B. durch gerichtete Abscheidung mit Gascluster-Ionenstrahl (GCIB). Die Isolationsschicht 120 dient dazu, den unteren VTFET von dem oberen VTFET zu isolieren, der um die vertikale Finne herum ausgebildet ist. Wie oben erwähnt, wird in einigen Ausführungsformen davon ausgegangen, dass der untere VTFET ein nFET-Bauelement und der obere VTFET ein pFET-Bauelement ist, so dass die Isolationsschicht 120 einen n-p-Isolationsabstandshalter darstellt. Die Isolationsschicht 120 kann aus Siliziumnitrid (SiNx) oder einem anderen geeigneten Material gebildet sein. Die Isolationsschicht 120 kann eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 20 nm bis 50 nm haben, obwohl auch andere Dicken über oder unter diesem Bereich verwendet werden können, wie es für eine bestimmte Anwendung gewünscht wird.
  • 5 zeigt eine Querschnittsansicht 500 der Struktur aus 4 nach Bildung einer Silikatglasschicht 122, eines unteren Abstandshalters 124, eines Gate-Stacks 126, eines oberen Abstandshalters 128 und einer Silikatglasschicht 130. Wie oben erwähnt, wird in einigen Ausführungsformen davon ausgegangen, dass der obere VTFET ein pFET-Bauelement ist, und daher können die Silikatglasschichten 122 und 130 aus BSG gebildet werden; sie werden hier auch als untere BSG-Schicht 122 und obere BSG-Schicht 130 bezeichnet. Wenn der obere VTFET ein nFET-Bauelement ist, können die Schichten 122 und 130 aus PSG oder einem anderen geeigneten Material bestehen, wie oben beschrieben. Die untere und obere BSG-Schicht 122 und 130 können jeweils eine Höhe oder vertikale Dicke (in Richtung Y-Y') ähnlich der der PSG-Schicht 118 aufweisen.
  • Der untere Abstandshalter 124 und der obere Abstandshalter 128 können aus ähnlichen Materialien, mit ähnlicher Größe und unter Verwendung ähnlicher Verfahren, wie oben in Bezug auf den unteren Abstandshalter 112 und den oberen Abstandshalter 116 beschrieben, gebildet werden. Der Gate-Stapel 126 kann aus ähnlichen Materialien, mit ähnlicher Dimensionierung und unter Verwendung ähnlicher Verarbeitung, wie oben in Bezug auf den Gate-Stapel 114 beschrieben, gebildet werden.
  • 6 zeigt eine Querschnittsansicht 600 der Struktur aus 5 nach dem Einbringen des Dotierstoffs aus den Silikatglasschichten 118, 122 und 130, um den oberen Übergang oder oberen Source/Drain-Bereich 132 für den unteren VTFET, den unteren Übergang oder unteren Source/Drain-Bereich 134 für den oberen VTFET bzw. den oberen Übergang oder oberen Source/Drain-Bereich 136 für den oberen VTFET zu bilden. Der Dotierstoffeinbringungsprozess kann ein schnelles thermisches Ausglühen (RTA) bei einer Temperatur im Bereich von 900°C bis 1200°C aufweisen. Wie in 6 gezeigt, kann der Dotierstoff-Drive-In-Prozess auch dazu führen, dass der dotierte Bereich 110 an der Unterseite der Finne „höher“ wird, da die Dotierstoffe im dotierten Bereich 110 während des Drive-In-Glühens nach oben diffundieren können.
  • Die Art des Silikatglases, das in den Schichten 118, 122 und 130 verwendet wird, wird so gewählt, dass der entsprechende Typ des Übergangs entsteht. Da angenommen wird, dass der untere VTFET ein nFET-Bauelement ist, ist die Silikatglasschicht 118 PSG und ein n-Typ-Dotierstoff P+ wird in die vertikale Finne getrieben, wie es dargestellt ist, um den oberen Source/Drain-Bereich 132 für den unteren VTFET zu bilden. Da angenommen wird, dass der obere VTFET ein pFET-Bauelement ist, sind die Silikatglasschichten 122 und 130 BSG und ein p-Dotierstoff B+ wird in die vertikale Finne getrieben, wie es dargestellt ist, um die unteren und oberen Source-/Drain-Bereiche 134 bzw. 136 zu bilden.
  • 7 zeigt eine Querschnittsansicht 700 der Struktur aus 6 nach Entfernung der oberen BSG-Schicht 130 und nach Bildung der ILD 138. Die ILD 138 kann aus jedem geeigneten isolierenden Material gebildet werden, wie z.B. SiO2, SiOC, SiON, etc. Die ILD 138 kann eine Höhe oder vertikale Dicke (in Richtung Y-Y') im Bereich von 40 nm bis 200 nm haben, obwohl auch andere Dicken über oder unter diesem Bereich verwendet werden können, solange die ILD 138 die HM 108 vollständig einkapselt.
  • 8-16 zeigen Beispiele für die Herstellung von Kontakten zu den gestapelten VTFETs von 7. Insbesondere 8 und 9 zeigen die Bildung eines Kontakts mit dem unteren Source/Drain-Bereich 134 des oberen VTFET.
  • 8 zeigt eine Querschnittsansicht 800 der Struktur aus 7 nach dem Ätzen (z.B. mit RIE) bis zur unteren BSG-Schicht 122. Dieses Ätzen kann durch geeignetes Maskieren und Freilegen der oberen Oberfläche der ILD 138 erreicht werden. Nach dem Ätzen wird ein Seitenwand-Abstandshalter 140 gebildet. Der Seitenwandabstandshalter 140 schützt den Gate-Stapel 126. Der Seitenwand-Abstandshalter 140 kann aus SiN, SiBCN, Silizium-Oxycarbonitrid (SiOCN) oder einem anderen geeigneten Material mittels ALD und anschließendem gerichteten Ätzen gebildet werden. Der Seitenwand-Abstandshalter 140 kann eine Breite oder horizontale Dicke (in Richtung X-X') im Bereich von 4 nm bis 10 nm aufweisen.
  • 9 zeigt eine Querschnittsansicht 900 der Struktur aus 8 nach der Entfernung der unteren BSG-Schicht 122 und nach der Abscheidung oder Bildung von Kontaktmaterial zur Bildung des unteren Source/Drain-Kontakts 142 für den oberen VTFET. Wie gezeigt, wickelt sich der untere Source/Drain-Kontakt 142 um den Teil der vertikalen Finne, der den unteren Übergang oder den unteren Source/Drain-Bereich 134 bildet. Das Kontaktmaterial kann durch ein beliebiges geeignetes Abscheideverfahren gebildet werden, wie z.B. PVD, CVD, ALD, usw. Das Kontaktmaterial kann Wolfram (W), Ti, TiN, Ti/TiN, Ti/TiN plus Kobalt (Co), etc. aufweisen.
  • 10 und 11 zeigen eine ähnliche Verarbeitung wie in 8 und 9 dargestellt, jedoch zur Herstellung eines Kontakts zum oberen Übergang oder oberen Source/Drain-Bereich 132 des unteren VTFET. 10 zeigt eine Querschnittsansicht 1000 der Struktur aus 7 nach dem Ätzen (z.B. mit RIE) bis hinunter zur PSG-Schicht 118. Nach dem Ätzen wird ein Seitenwand-Abstandshalter 144 zum Schutz des Gate-Stapels 126 gebildet. Der Seitenwandabstandshalter 144 kann aus ähnlichen Materialien, mit ähnlicher Größe und unter Verwendung einer ähnlichen Verarbeitung wie die oben in Bezug auf den Seitenwandabstandshalter 140 beschriebene gebildet werden.
  • 11 zeigt eine Querschnittsansicht 1100 der Struktur aus 10 nach dem Entfernen der PSG-Schicht 118 und nach dem Abscheiden oder Bilden von Kontaktmaterial zur Bildung des oberen Source/Drain-Kontakts 146 für den unteren VTFET. Der obere Source/Drain-Kontakt 146 kann aus ähnlichen Materialien, mit ähnlicher Dimensionierung und unter Verwendung einer ähnlichen Verarbeitung wie der oben in Bezug auf den Kontakt 142 beschriebenen gebildet werden.
  • 12 zeigt die Bildung der oberen und unteren Source/Drain-Kontakte für den oberen VTFET und die Bildung des oberen Source/Drain-Kontakts für den unteren VTFET. 12 zeigt eine Querschnittsansicht 1200 der Struktur aus 7 nach der Bildung des Seitenwand-Abstandshalters 140, des unteren Source/Drain-Kontakts 142 für den oberen VTFET, des Seitenwand-Abstandshalters 144 und des oberen Source/Drain-Kontakts 146 für den unteren VTFET, wie oben in Bezug auf die 8-11 dargestellt und beschrieben. 12 zeigt ferner die Ausbildung eines oberen Source/Drain-Kontakts 148 für den oberen VTFET. Der obere Source/Drain-Kontakt 148 für den oberen VTFET kann durch Strukturieren und Ätzen des ILD 138, Entfernen des HM 108 und Aufbringen von Kontaktmaterial gebildet werden. Der obere Source-/Drain-Kontakt 148 kann aus ähnlichen Materialien gebildet werden, wie sie oben in Bezug auf den Kontakt 142 beschrieben wurden.
  • Es sei darauf hingewiesen, dass die in 12 dargestellte Kontaktanordnung nur als Beispiel dargestellt ist. Während 12 beispielsweise eine Anordnung zeigt, bei der getrennte Kontakte 142 und 146 zum unteren Source/Drain-Bereich 134 des oberen VTFET und zum oberen Source/Drain-Bereich 132 des unteren VTFET ausgebildet sind, ist dies keine Voraussetzung. In einigen Ausführungsformen wird ein gemeinsamer Kontakt mit dem unteren Source-/Drain-Bereich 134 des oberen VTFET und dem oberen Source-/Drain-Bereich 132 des unteren VTFET gebildet, wie es in 13 dargestellt ist.
  • 13 zeigt eine Querschnittsansicht 1300 der Struktur aus 7 nach dem Ätzen bis auf die PSG-Schicht 118 und der Bildung des Seitenwand-Abstandshalters 140. 13 zeigt auch, dass die PSG-Schicht 118 und die untere BSG-Schicht 122 entfernt werden und Kontaktmaterial aufgebracht wird, um einen gemeinsamen Kontakt 143 zwischen dem unteren Source/Drain-Bereich 134 des oberen VTFET und dem oberen Source/Drain-Bereich 132 des unteren VTFET zu bilden.
  • 14-16 zeigen die Bildung von Kontakten zum unteren Source/Drain-Bereich 110 des unteren VTFET und die Bildung eines gemeinsamen Gate-Kontakts für die Gate-Stapel 114 und 126. Während die obigen 1-13 Querschnittsansichten sind, die „quer“ zur vertikalen Finne aufgenommen wurden, zeigen die 14-16 Querschnittsansichten, die entlang der „Länge“ der Finne aufgenommen wurden.
  • 14 zeigt eine Querschnittsansicht 1400 der Struktur aus 7 nach dem Ätzen bis hinunter zum unteren Source/Drain-Bereich 110 des unteren VTFET, entfernt von einer Kante der vertikalen Finne (z.B. in einiger Entfernung von einer Endkante der vertikalen Finne in Richtung Z-Z' (die senkrecht zur Richtung X-X' der 1-13 verläuft). Ein Seitenwand-Abstandshalter 150 ist zum Schutz der Gate-Stapel 114 und 126 ausgebildet. Der Seitenwandabstandshalter 150 kann aus ähnlichen Materialien, mit ähnlicher Größe und unter Verwendung ähnlicher Verarbeitung wie die oben in Bezug auf den Seitenwandabstandshalter 140 beschriebene gebildet werden.
  • 15 zeigt eine Querschnittsansicht 1500 der Struktur aus 14 nach der Abscheidung oder Bildung eines Kontaktmaterials zur Bildung eines unteren Source/Drain-Kontakts 152 für den unteren VTFET. Der untere Source-/Drain-Kontakt 152 kann aus ähnlichen Materialien gebildet werden wie der oben beschriebene Kontakt 142.
  • 16 zeigt eine Querschnittsansicht 1600 der Struktur aus 15 nach der Bildung eines gemeinsamen Gate-Kontakts 154. Der gemeinsam genutzte Gate-Kontakt 154 wird durch Strukturierung einer Öffnung und Ätzen bis hinunter zum Gate-Stapel 114 gebildet, gefolgt von der Abscheidung von Kontaktmaterial. Der gemeinsame Gate-Kontakt 154 kann aus ähnlichen Materialien wie der Kontakt 142 gebildet werden. Ebenfalls dargestellt sind Seitenwand-Abstandshalter 156 und 158, die verhindern, dass der gemeinsame Gate-Kontakt 154 den oberen Source/Drain-Kontakt für den unteren VTFET und den unteren Source/Drain-Kontakt für den oberen VTFET kurzschließt. Alternativ können die PSG- und BSG-Schichten 118 und 122 so strukturiert werden, dass sie aus dem Gate-Kontaktbereich entfernt werden und stattdessen zu einem Dielektrikum werden, wodurch sichergestellt wird, dass kein Kurzschluss entsteht. Die Seitenwand-Abstandshalter 156 und 158 können aus ähnlichen Materialien, mit ähnlicher Größe und unter Verwendung einer ähnlichen Verarbeitung wie die oben in Bezug auf den Seitenwand-Abstandshalter 140 beschriebene gebildet werden. Der gemeinsame Gate-Kontakt 154 ist ähnlich wie der untere Source-/Drain-Kontakt 152 des unteren VTFET in einiger Entfernung (in Richtung Z-Z') von einem Ende der vertikalen Finne (gegenüber dem Ende, an dem der untere Source-/Drain-Kontakt 152 für den unteren VTFET ausgebildet ist) ausgebildet.
  • In einigen Ausführungsformen weist eine Halbleiterstruktur die Merkmale des Anspruchs 1 auf.
  • Die erste kristalline Orientierung kann eine erste vertikale Transportorientierung für einen von einem nFET und einem pFET bereitstellen, und die zweite kristalline Orientierung kann eine vertikale Transportorientierung für den anderen von einem nFET und einem pFET bereitstellen.
  • Die erste Halbleiterschicht kann Silizium mit einer kristallinen (110)-Orientierung und einer kristallinen (100)-Orientierung aufweisen, und die zweite Halbleiterschicht kann Silizium mit der anderen der kristallinen (110)-Orientierung und der kristallinen (100)-Orientierung aufweisen.
  • Die Halbleiterstruktur kann außerdem einen zweiten unteren Source/Drain-Kontakt für den zweiten VTFET aufweisen, der über der oberen Oberfläche der Isolationsschicht angeordnet ist und einen ersten Abschnitt der zweiten Halbleiterschicht umgibt, einen zweiten unteren Abstandshalter, der über einer oberen Oberfläche des zweiten unteren Source/Drain-Kontakts angeordnet ist und einen zweiten Abschnitt der zweiten Halbleiterschicht umgibt, einen zweiten Gate-Stapel, der über einer oberen Oberfläche des zweiten unteren Abstandshalters angeordnet ist und einen dritten Abschnitt der zweiten Halbleiterschicht umgibt, und einen zweiten oberen Abstandshalter, der über einer oberen Oberfläche des zweiten Gate-Stapels angeordnet ist und einen vierten Abschnitt der zweiten Halbleiterschicht umgibt. Der erste Abschnitt der zweiten Halbleiterschicht und der zweite Abschnitt der zweiten Halbleiterschicht sind dotiert, um einen zweiten unteren Source/Drain-Bereich für den zweiten VTFET bereitzustellen. Der vierte Abschnitt der zweiten Halbleiterschicht und ein fünfter Abschnitt der zweiten Halbleiterschicht, der über dem vierten Abschnitt der zweiten Halbleiterschicht angeordnet ist, sind dotiert, um einen zweiten oberen Source-/Drain-Bereich für den zweiten VTFET bereitzustellen.
  • Die Halbleiterstruktur kann außerdem einen zweiten Top/Source-Drain-Kontakt für den zweiten VTFET aufweisen, der den fünften Abschnitt der zweiten Halbleiterschicht umgibt und über einer oberen Oberfläche der zweiten Halbleiterschicht angeordnet ist, sowie ein Zwischenschichtdielektrikum, das über dem zweiten oberen Abstandshalter angeordnet ist und den zweiten Top/Source-Drain-Kontakt umgibt.
  • Die Halbleiterstruktur kann außerdem einen ersten Seitenwandabstandshalter mit einer ersten vertikalen Oberfläche aufweisen, die neben einer ersten Seitenwand des Zwischenschichtdielektrikums, dem zweiten oberen Abstandshalter, dem zweiten Gate-Stapel und dem zweiten unteren Abstandshalter angeordnet ist, wobei der zweite untere Source/Drain-Kontakt außerdem neben einer zweiten vertikalen Oberfläche des ersten Seitenwandabstandshalters angeordnet ist. Die Halbleiterstruktur kann weiterhin einen zweiten Seitenwandabstandshalter mit einer ersten vertikalen Oberfläche aufweisen, die benachbart zu einer zweiten Seitenwand des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters und der Isolationsschicht angeordnet ist, wobei der erste obere Source/Drain-Kontakt weiterhin benachbart zu einer zweiten vertikalen Oberfläche des zweiten Seitenwandabstandshalters angeordnet ist.
  • Die Halbleiterstruktur kann außerdem einen ersten Seitenwandabstandshalter mit einer ersten vertikalen Oberfläche aufweisen, der angrenzend an eine erste Seitenwand des Zwischenschichtdielektrikums, den zweiten oberen Abstandshalter, den zweiten Gate-Stapel und den zweiten unteren Abstandshalter angeordnet ist, wobei der erste obere Source/Drain-Kontakt und der zweite untere Source/Drain-Kontakt einen gemeinsamen Kontakt aufweisen, der angrenzend an eine zweite vertikale Oberfläche des ersten Seitenwandabstandshalters und angrenzend an eine erste Kante der Isolationsschicht angeordnet ist.
  • Die Halbleiterstruktur kann weiterhin einen ersten Seitenwandabstandshalter mit einer ersten vertikalen Oberfläche aufweisen, die von einem ersten Ende der mindestens einen vertikalen Finne beabstandet ist, die angrenzend an ein erstes Ende des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der Isolationsschicht, des ersten oberen Abstandshalters, des ersten Gate-Stapels und des ersten unteren Abstandshalters angeordnet ist, und einen ersten unteren Source/Drain-Kontakt für den ersten VTFET, der über einer oberen Oberfläche des Substrats und angrenzend an eine zweite vertikale Oberfläche des ersten Seitenwandabstandshalters angeordnet ist.
  • Die Halbleiterstruktur kann ferner einen gemeinsamen Gate-Kontakt zu dem ersten Gate-Stapel und dem zweiten Gate-Stapel aufweisen, die in dem Zwischenschichtdielektrikum angeordnet sind, wobei der zweite obere Abstandshalter, der zweite Gate-Stapel, der zweite untere Abstandshalter und der erste obere Abstandshalter von einem zweiten Ende der mindestens einen vertikalen Finne beabstandet sind.
  • In einigen Ausführungsformen weist eine integrierte Schaltung die o.g. Halbleiterstruktur auf.
  • In einigen Ausführungsformen weist ein Verfahren zum Bilden einer Hableiterstruktur die Merkmale gemäß Anspruch 12 auf.
  • Die erste kristalline Orientierung kann eine erste vertikale Transportorientierung für einen von einem nFET und einem pFET bieten, und die zweite kristalline Orientierung kann eine vertikale Transportorientierung für den anderen von einem nFET und einem pFET bieten.
  • Die erste Halbleiterschicht kann Silizium mit einer kristallinen (110)-Orientierung und einer kristallinen (100)-Orientierung aufweisen, und die zweite Halbleiterschicht kann Silizium mit der anderen der kristallinen (110)-Orientierung und der kristallinen (100)-Orientierung aufweisen.
  • Das Bilden der mindestens einen vertikalen Finne kann das Strukturieren einer Hartmaske über einem geschichteten Stapel, der die erste Halbleiterschicht, den Isolator und die zweite Halbleiterschicht aufweist, und das Ätzen freiliegender Teile des geschichteten Stapels zur Bildung der mindestens einen vertikalen Finne aufweisen.
  • Das Verfahren kann weiterhin aufweisen: Bilden eines dotierten Bereichs in der Nähe der oberen Oberfläche des Substrats und in einem ersten Abschnitt der ersten Halbleiterschicht, wobei der dotierte Bereich einen ersten unteren Source/Drain-Bereich für den ersten VTFET bereitstellt; Bilden eines ersten unteren Abstandshalters über der oberen Oberfläche des Substrats und den ersten Abschnitt der ersten Halbleiterschicht umgebend; Bilden eines ersten Gate-Stapels über einer oberen Oberfläche des ersten unteren Abstandshalters und einen zweiten Abschnitt der ersten Halbleiterschicht umgebend; Ausbilden eines ersten oberen Abstandshalters über einer oberen Oberfläche des ersten Gate-Stapels und Umgeben eines dritten Abschnitts der ersten Halbleiterschicht; Ausbilden einer ersten Silikatglasschicht über einer oberen Oberfläche des ersten oberen Abstandshalters und Umgeben eines vierten Abschnitts der ersten Halbleiterschicht; und Ausbilden der Isolationsschicht über der ersten Silikatglasschicht und Umgeben des Isolators der mindestens einen vertikalen Finne. Die erste Silikatglasschicht weist eines von einem n-Typ-Dotiermaterial und einem p-Typ-Dotiermaterial auf.
  • Das Verfahren kann weiterhin aufweisen: Ausbilden einer zweiten Silikatglasschicht über der oberen Oberfläche der Isolationsschicht und Umgeben eines ersten Teils der zweiten Halbleiterschicht; Ausbilden eines zweiten unteren Abstandshalters über einer oberen Oberfläche der zweiten Silikatglasschicht und Umgeben eines zweiten Teils der zweiten Halbleiterschicht; Bilden eines zweiten Gate-Stapels über einer oberen Oberfläche des zweiten unteren Abstandshalters und Umgeben eines dritten Abschnitts der zweiten Halbleiterschicht; Bilden eines zweiten oberen Abstandshalters über einer oberen Oberfläche des zweiten Gate-Stapels und Umgeben eines vierten Abschnitts der zweiten Halbleiterschicht; und Bilden einer dritten Silikatglasschicht über einer oberen Oberfläche des zweiten oberen Abstandshalters und Umgeben eines fünften Abschnitts der zweiten Halbleiterschicht. Die zweite Silikatglasschicht und die dritte Silikatglasschicht weisen das jeweils andere des n-Typ-Dotierungsmaterials und des p-Typ-Dotierungsmaterials auf.
  • Das Verfahren kann weiterhin die Durchführung eines Dotierstoff-Drive-Ins aufweisen, um Dotierstoffe aus der ersten, zweiten und dritten Silikatglasschicht zu treiben, um Folgendes zu bilden: einen ersten oberen Source/Drain-Bereich für den ersten VTFET in dem dritten Abschnitt der ersten Halbleiterschicht und dem vierten Abschnitt der ersten Halbleiterschicht, einen zweiten unteren Source/Drain-Bereich für den zweiten VTFET in dem ersten Abschnitt der zweiten Halbleiterschicht und dem zweiten Abschnitt der zweiten Halbleiterschicht, und einen zweiten oberen Source/Drain-Bereich für den zweiten VTFET in dem vierten Abschnitt der zweiten Halbleiterschicht, dem fünften Abschnitt der zweiten Halbleiterschicht und einem sechsten Abschnitt der zweiten Halbleiterschicht über dem fünften Abschnitt der zweiten Halbleiterschicht.
  • Das Verfahren kann des Weiteren ein Entfernen der dritten Silikatglasschicht und das Bilden eines Zwischendielektrikums über dem zweiten oberen Abstandshalter sowie das Einkapseln des fünften Abschnitts der zweiten Halbleiterschicht, des sechsten Abschnitts der zweiten Halbleiterschicht und einer Hartmaske über dem sechsten Abschnitt der zweiten Halbleiterschicht aufweisen.
  • Das Verfahren kann weiterhin aufweisen: Ätzen eines ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels und des zweiten unteren Abstandshalters getrennt von einer ersten Seitenwand der mindestens einen vertikalen Finne; Bilden eines ersten Seitenwand-Abstandshalters angrenzend an Kanten des geätzten ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels und des zweiten unteren Abstandshalters; Entfernen der zweiten Silikatglasschicht; Abscheiden von Kontaktmaterial, um einen zweiten unteren Source/Drain-Kontakt für den zweiten VTFET zu bilden, wobei der zweite obere Source/Drain-Kontakt den ersten Abschnitt der zweiten Halbleiterschicht, der durch das Entfernen der zweiten Silikatglasschicht freigelegt wurde, umwickelt.
  • Das Verfahren kann weiterhin aufweisen: Ätzen eines ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der zweiten Silikatglasschicht und der Isolationsschicht getrennt von einer ersten Seitenwand der mindestens einen vertikalen Finne; Bilden eines ersten Seitenwand-Abstandshalters angrenzend an die Kanten des geätzten ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels und des zweiten unteren Abstandshalters; Entfernen der zweiten Silikatglasschicht und der ersten Silikatglasschicht; und Abscheiden von Kontaktmaterial, um einen gemeinsamen Kontakt mit dem zweiten unteren Source/Drain-Bereich des zweiten VTFET und dem ersten oberen Source/Drain-Bereich des ersten VTFET zu bilden, wobei der gemeinsame Kontakt den ersten Abschnitt der zweiten Halbleiterschicht und den vierten Abschnitt der ersten Halbleiterschicht, der durch das Entfernen der zweiten Silikatglasschicht und der ersten Silikatglasschicht freigelegt wurde, umgibt.
  • Das Verfahren kann weiterhin aufweisen: Ätzen von Teilen des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der zweiten Silikatglasschicht, der Isolationsschicht, der ersten Silikatglasschicht, des ersten oberen Abstandshalters, des ersten Gate-Stapels und des ersten unteren Abstandshalters, um einen Teil einer oberen Oberfläche des Substrats freizulegen, der von einem ersten Ende der mindestens einen vertikalen Finne beabstandet ist; Bilden eines Seitenwandabstandshalters mit einer ersten vertikalen Oberfläche an geätzten Kanten des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der zweiten Silikatglasschicht, der Isolationsschicht, der ersten Silikatglasschicht, des ersten oberen Abstandshalters, des ersten Gate-Stapels und des ersten unteren Abstandshalters; Abscheiden von Kontaktmaterial, um einen ersten unteren Source/Drain-Kontakt mit dem ersten unteren Source/Drain-Bereich des ersten VTFET angrenzend an eine zweite vertikale Oberfläche des Seitenwand-Abstandshalters über der freiliegenden oberen Oberfläche des Substrats zu bilden; Ätzen von Abschnitten des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der zweiten Silikatglasschicht, der Isolationsschicht, der ersten Silikatglasschicht und des ersten oberen Abstandshalters, um einen freiliegenden Abschnitt zu bilden, der von einem zweiten Ende der mindestens einen vertikalen Finne beabstandet ist; und Abscheiden von Kontaktmaterial in dem freiliegenden Abschnitt, um einen gemeinsamen Gate-Kontakt mit dem ersten Gate-Stapel des ersten VTFET und dem zweiten Gate-Stapel des zweiten VTFET zu bilden.
  • Es wird darauf hingewiesen, dass die verschiedenen Materialien, Verarbeitungsverfahren (z.B. Ätztypen, Abscheidungstypen usw.) und Abmessungen, die in der obigen Diskussion genannt werden, nur beispielhaft dargestellt sind. Verschiedene andere geeignete Materialien, Verarbeitungsmethoden und Abmessungen können nach Belieben verwendet werden.
  • Halbleiterbauelemente und Verfahren zur Bildung derselben in Übereinstimmung mit den oben beschriebenen Techniken können in verschiedenen Anwendungen, Hardware und/oder elektronischen Systemen eingesetzt werden. Geeignete Hardware und Systeme für die Implementierung von Ausführungsformen der Erfindung können aufweisen, sind aber nicht beschränkt auf, Sensoren und Sensorvorrichtungen, Personal Computer, Kommunikationsnetzwerke, elektronische Handelssysteme, tragbare Kommunikationsgeräte (z.B. „Handy“ und Smartphones), Festkörperspeichergeräte, funktionale Schaltungen, etc. Systeme und Hardware, die die Halbleiterbauelemente aufweisen, sind in Betracht gezogene Ausführungsformen der Erfindung. In Anbetracht der hierin enthaltenen Lehren wird ein Fachmann in den Stand der Technik, andere Implementierungen und Anwendungen von Ausführungsformen der Erfindung in Betracht zu ziehen.
  • Verschiedene oben beschriebene Strukturen können in integrierten Schaltungen implementiert werden. Die resultierenden integrierten Schaltungschips können vom Hersteller in Rohwaferform (d.h. als einzelner Wafer, der mehrere ungehauste Chips aufweist), als nackter Chip oder in gehauster Form vertrieben werden. Im letzteren Fall wird der Chip in einem Einzelchip-Gehäuse (z.B. einem Kunststoffträger, mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Multichip-Gehäuse (z.B. einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten als Teil entweder (a) eines Zwischenprodukts, wie einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltkreis-Chips enthält, von Spielzeug und anderen Low-End-Anwendungen bis hin zu fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem Zentralprozessor.

Claims (21)

  1. Eine Halbleiterstruktur (1200), die aufweist: - ein Substrat (102); - eine vertikale Finne, die über einer oberen Oberfläche des Substrats (102) angeordnet ist; - einen ersten Gate-Stapel (114) eines ersten Vertikaltransport-Feldeffekttransistor, der über der oberen Oberfläche des Substrats (102) angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt; - eine Isolationsschicht (120), die über dem ersten Gate-Stapel des ersten Vertikaltransport-Feldeffekttransistors angeordnet ist und einen zweiten Abschnitt der vertikalen Finne umgibt; und - einen zweiten Gate-Stapel (126) eines zweiten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche der Isolationsschicht (120) angeordnet ist und einen dritten Abschnitt der vertikalen Finne umgibt; wobei der erste Abschnitt der vertikalen Finne aus einer ersten Halbleiterschicht mit einer ersten kristallinen Orientierung hergestellt ist und einen ersten vertikalen Transportkanal für den ersten Vertikaltransport-Feldeffekttransistor bereitstellt; wobei der zweite Abschnitt der vertikalen Finne einen Isolator (104) aufweist; wobei der dritte Abschnitt der vertikalen Finne aus einer zweiten Halbleiterschicht mit einer zweiten kristallinen Orientierung hergestellt ist, die von der ersten kristallinen Orientierung verschieden ist, und einen zweiten vertikalen Transportkanal für den zweiten Vertikaltransport-Feldeffekttransistor bereitstellt; - einen ersten unteren Source/Drain-Bereich (110) für den ersten Vertikaltransport-Feldeffekttransistor, wobei der erste untere Source/Drain-Bereich (110) einen dotierten Bereich in einer Nähe der oberen Oberfläche des Substrats (102) und einen dotierten Bereich eines ersten Abschnitts der ersten Halbleiterschicht in der Nähe der oberen Oberfläche des Substrats (102) aufweist; - einen ersten unteren Abstandshalter (112), der über der oberen Oberfläche des Substrats (102) angeordnet ist und den ersten Abschnitt der ersten Halbleiterschicht umgibt; - den ersten Gate-Stapel, der über einer oberen Oberfläche des ersten unteren Abstandshalters (112) angeordnet ist und einen zweiten Abschnitt der Halbleiterschicht umgibt; - einen ersten oberen Abstandshalter (116), der über einer oberen Oberfläche des ersten Gate-Stapels angeordnet ist und einen dritten Abschnitt der ersten Halbleiterschicht umgibt; und - einen ersten oberen Source/Drain-Kontakt (146) für den ersten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche des ersten oberen Abstandshalters (116) angeordnet ist und einen vierten Abschnitt der ersten Halbleiterschicht umgibt; wobei der dritte Abschnitt der ersten Halbleiterschicht und der vierte Abschnitt der ersten Halbleiterschicht dotiert sind, um einen ersten oberen Source/Drain-Bereich (132) für den ersten Vertikaltransport-Feldeffekttransistor bereitzustellen.
  2. Die Halbleiterstruktur (1200) nach Anspruch 1, wobei die erste kristalline Orientierung eine erste vertikale Transportorientierung für einen von einem n-TypFeldeffekttransistor, nFET, und einem p-Typ-Feldeffekttransistor, pFET, bereitstellt, und wobei die zweite kristalline Orientierung eine vertikale Transportorientierung für den anderen von einem nFET und einem pFET bereitstellt.
  3. Die Halbleiterstruktur (1200) nach Anspruch 1, wobei die erste Halbleiterschicht Silizium mit einer von einer kristallinen (110)-Orientierung und einer kristallinen (100)-Orientierung aufweist, und wobei die zweite Halbleiterschicht Silizium mit der anderen von der kristallinen (110)-Orientierung und der kristallinen (100)-Orientierung aufweist.
  4. Die Halbleiterstruktur (1200) nach Anspruch 1, die ferner aufweist: - einen zweiten unteren Source/Drain-Kontakt (142) für den zweiten Vertikaltransport-Feldeffekttransistor, der über der oberen Oberfläche der Isolationsschicht (120) angeordnet ist und einen ersten Abschnitt der zweiten Halbleiterschicht umgibt; - einen zweiten unteren Abstandshalter (124), der über einer oberen Oberfläche des zweiten unteren Source/Drain-Kontakts (142) angeordnet ist und einen zweiten Abschnitt der zweiten Halbleiterschicht umgibt; - den zweiten Gate-Stapel, der über einer oberen Oberfläche des zweiten unteren Abstandshalters (124) angeordnet ist und einen dritten Abschnitt der zweiten Halbleiterschicht umgibt; und - einen zweiten oberen Abstandshalter (128), der über einer oberen Oberfläche des zweiten Gate-Stapels angeordnet ist und einen vierten Abschnitt der zweiten Halbleiterschicht umgibt; wobei der erste Abschnitt der zweiten Halbleiterschicht und der zweite Abschnitt der zweiten Halbleiterschicht dotiert sind, um einen zweiten unteren Source/Drain-Bereich (134) für den zweiten Vertikaltransport-Feldeffekttransistor bereitzustellen; und wobei der vierte Abschnitt der zweiten Halbleiterschicht und ein fünfter Abschnitt der zweiten Halbleiterschicht, der über dem vierten Abschnitt der zweiten Halbleiterschicht angeordnet ist, dotiert sind, um einen zweiten oberen Source-/Drain-Bereich (136) für den zweiten Vertikaltransport-Feldeffekttransistor bereitzustellen.
  5. Die Halbleiterstruktur (1200) nach Anspruch 4, die ferner aufweist: - einen zweiten oberen Source-Drain-Kontakt (148) für den zweiten Vertikaltransport-Feldeffekttransistor, der den fünften Abschnitt der zweiten Halbleiterschicht umgibt und über einer oberen Oberfläche der zweiten Halbleiterschicht angeordnet ist; und - ein Zwischenschichtdielektrikum (138), das über dem zweiten oberen Abstandshalter (128) angeordnet ist und den zweiten oberen Source-Drain-Kontakt (148) umgibt.
  6. Halbleiterstruktur (1200) nach Anspruch 5, die weiterhin einen ersten Seitenwand-Abstandshalter (140) mit einer ersten vertikalen Oberfläche aufweist, die angrenzend an eine erste Seitenwand des Zwischenschichtdielektrikums, den zweiten oberen Abstandshalter (128), den zweiten Gate-Stapel und den zweiten unteren Abstandshalter (124) angeordnet ist, wobei der zweite untere Source/Drain-Kontakt (142) weiterhin angrenzend an eine zweite vertikale Oberfläche des ersten Seitenwand-Abstandshalters angeordnet ist.
  7. Halbleiterstruktur (1200) nach Anspruch 6, die weiterhin einen zweiten Seitenwandabstandshalter (144) mit einer ersten vertikalen Oberfläche aufweist, die benachbart zu einer zweiten Seitenwand des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters und der Isolationsschicht angeordnet ist, wobei der erste obere Source/Drain-Kontakt (146) ferner benachbart zu einer zweiten vertikalen Oberfläche des zweiten Seitenwandabstandshalters angeordnet ist.
  8. Halbleiterstruktur (1300) nach Anspruch 5, die weiterhin einen ersten Seitenwandabstandshalter (140) mit einer ersten vertikalen Oberfläche aufweist, die angrenzend an eine erste Seitenwand des Zwischenschichtdielektrikums, den zweiten oberen Abstandshalter (128), den zweiten Gate-Stapel und den zweiten unteren Abstandshalter (124) angeordnet ist, wobei der erste obere Source/Drain-Kontakt und der zweite untere Source/Drain-Kontakt einen gemeinsamen Kontakt (143) aufweisen, der angrenzend an eine zweite vertikale Oberfläche des ersten Seitenwandabstandshalters (140) und angrenzend an eine erste Kante der Isolationsschicht (120) angeordnet ist.
  9. Die Halbleiterstruktur (1500) nach Anspruch die ferner aufweist: - einen ersten Seitenwandabstandshalter (150) mit einer ersten vertikalen Oberfläche, die von einem ersten Ende der vertikalen Finne beabstandet ist, die angrenzend an ein erstes Ende des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der Isolierschicht, des ersten oberen Abstandshalters, des ersten Gate-Stapels und des ersten unteren Abstandshalters angeordnet ist; und - einen ersten unteren Source/Drain-Kontakt (152) für den ersten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche des Substrats (102) und angrenzend an eine zweite vertikale Fläche des ersten Seitenwand-Abstandshalters (150) angeordnet ist.
  10. Halbleiterstruktur (1600) nach Anspruch 9, die ferner einen gemeinsamen GateKontakt (156) zu dem ersten Gate-Stapel und dem zweiten Gate-Stapel aufweist, der in dem Zwischenschichtdielektrikum, dem zweiten obere Abstandshalter, dem zweite Gate-Stapel, dem zweiten unteren Abstandshalter und dem ersten obere Abstandshalter (116) angeordnet ist und von einem zweiten Ende der vertikalen Finne beabstandet ist.
  11. Eine Integrierte Schaltung, die eine Halbleiterstruktur (1200, 1300) nach einem der vorherangegangenen Ansprüche aufweist.
  12. Verfahren zur Herstellung einer Halbleiterstruktur (1200), aufweisend: - Bilden einer vertikalen Finne über einer oberen Oberfläche eines Substrats (102); - Bilden eines ersten Gate-Stapels (114) eines ersten Vertikaltransport-Feldeffekttransistors über der oberen Oberfläche des Substrats (102), der einen ersten Abschnitt der mindestens einen vertikalen Finne umgibt; - Bilden einer Isolationsschicht (120) über dem ersten Gate-Stapel des ersten Vertikaltransport-Feldeffekttransistors, die einen zweiten Abschnitt der vertikalen Finne umgibt; und Bilden eines zweiten Gate-Stapels (126) eines zweiten Vertikaltransport-Feldeffekttransistors über einer oberen Oberfläche der Isolationsschicht (120), der einen dritten Abschnitt der vertikalen Finne umgibt, wobei der erste Abschnitt der vertikalen Finne aus einer ersten Halbleiterschicht mit einer ersten kristallinen Orientierung hergestellt wird, die einen ersten vertikalen Transportkanal für den ersten vertikalen Transport-Feldeffekttransistor bereitstellt, wobei der zweite Abschnitt der vertikalen Finne einen Isolator aufweist und wobei der dritte Abschnitt der vertikalen Finne aus einer zweiten Halbleiterschicht mit einer zweiten kristallinen Orientierung hergestellt wird, die von der ersten kristallinen Orientierung verschieden ist, und einen zweiten vertikalen Transportkanal für den zweiten Vertikaltransport-Feldeffekttransistor bereitstellt; - Bilden eines ersten unteren Source/Drain-Bereiches (110) für den ersten Vertikaltransport-Feldeffekttransistor, wobei der erste untere Source/Drain-Bereich (110) einen dotierten Bereich in einer Nähe der oberen Oberfläche des Substrats (102) und einen dotierten Bereich eines ersten Abschnitts der ersten Halbleiterschicht in der Nähe der oberen Oberfläche des Substrats (102) aufweist; - Bilden eines ersten unteren Abstandshalters (112), der über der oberen Oberfläche des Substrats (102) angeordnet ist und den ersten Abschnitt der ersten Halbleiterschicht umgibt, wobei der erste Gate-Stapel über einer oberen Oberfläche des ersten unteren Abstandshalters (112) gebildet wird und einen zweiten Abschnitt der ersten Halbleiterschicht umgibt; - Bilden eines ersten oberen Abstandshalters (116), der über einer oberen Oberfläche des ersten Gate-Stapels angeordnet ist und einen dritten Abschnitt der ersten Halbleiterschicht umgibt; und - Bilden eines ersten oberen Source/Drain-Kontaktes (142) für den ersten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche des ersten oberen Abstandshalters (116) angeordnet ist und einen vierten Abschnitt der ersten Halbleiterschicht umgibt; wobei der dritte Abschnitt der ersten Halbleiterschicht und der vierte Abschnitt der ersten Halbleiterschicht dotiert sind, um den ersten oberen Source/Drain-Bereich (132) für den ersten Vertikaltransport-Feldeffekttransistor bereitzustellen.
  13. Verfahren nach Anspruch 12, wobei die erste kristalline Orientierung eine erste vertikale Transportorientierung für einen von einem n-Typ-Feldeffekttransistor, nFET, und einem p-Typ-Feldeffekttransistor, pFET bereitstellt, und wobei die zweite kristalline Orientierung eine vertikale Transportorientierung für den anderen von einem nFET und einem pFET bereitstellt.
  14. Verfahren nach Anspruch 12, wobei die erste Halbleiterschicht Silizium mit einer von einer kristallinen (110)-Orientierung und einer kristallinen (100)-Orientierung aufweist, und wobei die zweite Halbleiterschicht Silizium mit der anderen von der kristallinen (110)-Orientierung und der kristallinen (100)-Orientierung aufweist.
  15. Verfahren nach Anspruch 12, ferner aufweisend: - Bilden einer ersten Silikatglasschicht über einer oberen Oberfläche des ersten oberen Abstandshalters (116) und Umgeben eines vierten Abschnitts der ersten Halbleiterschicht; wobei die Isolationsschicht (120) über der ersten Silikatglasschicht und wobei die erste Silikatglasschicht eines von einem n-Typ-Dotierungsmaterial und einem p-Typ-Dotierungsmaterial aufweist.
  16. Das Verfahren nach Anspruch 15, das weiterhin aufweist: - Bilden einer zweiten Silikatglasschicht (122) über der oberen Oberfläche der Isolationsschicht und Umgeben eines ersten Abschnitts der zweiten Halbleiterschicht; - Bilden eines zweiten unteren Abstandshalters über einer oberen Oberfläche der zweiten Silikatglasschicht und einen zweiten Abschnitt der zweiten Halbleiterschicht umgebend, wobei der zweite Gate-Stapel über einer oberen Oberfläche des zweiten unteren Abstandshalters (124) und umgebend einen dritten Abschnitt der zweiten Halbleiterschicht gebildet wird; Bilden eines zweiten oberen Abstandshalters (128) über einer oberen Oberfläche des zweiten Gate-Stapels und Umgeben eines vierten Abschnitts der zweiten Halbleiterschicht; und - Bilden einer dritten Silikatglasschicht (130) über einer oberen Oberfläche des zweiten oberen Abstandshalters und Umgeben eines fünften Abschnitts der zweiten Halbleiterschicht; wobei die zweite Silikatglasschicht und die dritte Silikatglasschicht das jeweils andere des n-Typ-Dotiermaterials und des p-Typ-Dotiermaterials aufweisen.
  17. Verfahren nach Anspruch 16, das ferner die Durchführung eines Dotierstoff-Drive-Ins aufweist, um Dotierstoffe aus der ersten, zweiten und dritten Silikatglasschicht zu treiben, um ein erster oberer Source/Drain-Bereich (132) für den ersten Vertikaltransport-Feldeffekttransistor in dem dritten Abschnitt der ersten Halbleiterschicht und dem vierten Abschnitt der ersten Halbleiterschicht; einen zweiten unteren Source-/Drain-Bereich (134) für den zweiten Vertikaltransport-Feldeffekttransistor im ersten Abschnitt der zweiten Halbleiterschicht und im zweiten Abschnitt der zweiten Halbleiterschicht; und einen zweiten oberen Source/Drain-Bereich (136) für den zweiten Vertikaltransport-Feldeffekttransistor in dem vierten Abschnitt der zweiten Halbleiterschicht, dem fünften Abschnitt der zweiten Halbleiterschicht und einem sechsten Abschnitt der zweiten Halbleiterschicht über dem fünften Abschnitt der zweiten Halbleiterschicht zu bilden.
  18. Das Verfahren nach Anspruch 17, das weiterhin aufweist: - Entfernen der dritten Silikatglasschicht; und - Bilden eines Zwischenschichtdielektrikums (138) über dem zweiten oberen Abstandshalter (128) und Einkapseln des fünften Abschnitts der zweiten Halbleiterschicht, des sechsten Abschnitts der zweiten Halbleiterschicht und einer Hartmaske über dem sechsten Abschnitt der zweiten Halbleiterschicht.
  19. Das Verfahren nach Anspruch 18, ferner aufweisend: - Ätzen eines ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels und des zweiten unteren Abstandshalters (124) getrennt von einer ersten Seitenwand der vertikalen Finne; -Bilden eines ersten Seitenwand-Abstandshalters (140) angrenzend an die Kanten des geätzten ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters (128), des zweiten Gate-Stapels und des zweiten unteren Abstandshalters 124); Entfernen der zweiten Silikatglasschicht; - Abscheiden von Kontaktmaterial, um einen zweiten unteren Source/Drain-Kontakt (142) für den zweiten Vertikaltransport-Feldeffekttransistor zu bilden, wobei der zweite untere Source/Drain-Kontakt (142) den ersten Abschnitt der zweiten Halbleiterschicht, der durch Entfernen der zweiten Silikatglasschicht freigelegt wurde, umgibt; - Ätzen eines zweiten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters (128), des zweiten Gate-Stapels, des zweiten unteren Abstandshalters (124), und weiter bis hinunter zur ersten Silikatglasschicht (118) getrennt von einer zweiten Seitenwand der vertikalen Finne; - danach Bilden eines zweiten Seitenwand-Abstandshalters (144) zum Schutz des zweiten Gate-Stapels; - danach Entfernen der ersten Silikatglasschicht; und - Abscheiden von Kontaktmaterial, um einen ersten oberen Source/Drain-Kontakt (146) für den ersten Vertikaltransport-Feldeffekttransistor zu bilden, wobei der erste obere Source/Drain-Kontakt (146) den vierten Abschnitt der ersten Halbleiterschicht, der durch Entfernen der ersten Silikatglasschicht freigelegt wurde, umgibt, wobei in der so hergestellten Halbleiterstruktur der zweite untere Source/Drain-Kontakt und der erste obere Source/Drain-Kontakt getrennt sind und jeweils an den zweiten Seitenwand-Abstandshalter angrenzen.
  20. Verfahren nach Anspruch 18, das ferner aufweist: - Ätzen eines ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters (128), des zweiten Gate-Stapels, des zweiten unteren Abstandshalters (124), der zweiten Silikatglasschicht und der Isolationsschicht (120) getrennt von einer ersten Seitenwand der vertikalen Finne; - Bilden eines ersten Seitenwand-Abstandshalters (140) angrenzend an die Kanten des geätzten ersten Abschnitts des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters (128), des zweiten Gate-Stapels und des zweiten unteren Abstandshalters (124); Entfernen der zweiten Silikatglasschicht und der ersten Silikatglasschicht; und - Abscheiden von Kontaktmaterial, um einen gemeinsamen Kontakt (143) mit dem zweiten unteren Source/Drain-Bereich (134) des zweiten Vertikaltransport-Feldeffekttransistors und dem ersten oberen Source/Drain-Bereich (132) des ersten Vertikaltransport-Feldeffekttransistors zu bilden, wobei der gemeinsame Kontakt (143) den ersten Abschnitt der zweiten Halbleiterschicht und den vierten Abschnitt der ersten Halbleiterschicht, die durch das Entfernen der zweiten Silikatglasschicht und der ersten Silikatglasschicht freigelegt wurden, umgibt.
  21. Das Verfahren nach Anspruch 18, ferner aufweisend: - Ätzen von Abschnitten des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters (128), des zweiten Gate-Stapels, des zweiten unteren Abstandshalters (124), der zweiten Silikatglasschicht, der Isolationsschicht (120), der ersten Silikatglasschicht, des ersten oberen Abstandshalters, des ersten Gate-Stapels und des ersten unteren Abstandshalters, um einen Abschnitt einer oberen Oberfläche des Substrats freizulegen, der von einem ersten Ende der vertikalen Finne beabstandet ist; - Bilden eines Seitenwandabstandshalters (150) mit einer ersten vertikalen Oberfläche an geätzten Kanten des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der zweiten Silikatglasschicht, der Isolationsschicht, der ersten Silikatglasschicht, des ersten oberen Abstandshalters, des ersten Gate-Stapels und des ersten unteren Abstandshalters; - Abscheiden von Kontaktmaterial (152), um einen ersten unteren Source/Drain-Kontakt zu dem ersten unteren Source/Drain-Bereich des ersten Vertikaltransport-Feldeffekttransistors angrenzend an eine zweite vertikale Oberfläche des Seitenwand-Abstandshalters über der freiliegenden oberen Oberfläche des Substrats zu bilden; - Ätzen von Abschnitten des Zwischenschichtdielektrikums, des zweiten oberen Abstandshalters, des zweiten Gate-Stapels, des zweiten unteren Abstandshalters, der zweiten Silikatglasschicht, der Isolationsschicht, der ersten Silikatglasschicht und des ersten oberen Abstandshalters, um einen freiliegenden Abschnitt zu bilden, der von einem zweiten Ende der vertikalen Finne beabstandet ist; und Abscheiden von Kontaktmaterial in dem freiliegenden Abschnitt, um einen gemeinsamen Gate-Kontakt mit dem ersten Gate-Stapel des ersten Vertikaltransport-Feldeffekttransistors und dem zweiten Gate-Stapel des zweiten Vertikaltransport-Feldeffekttransistors zu bilden.
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