JP2003005221A - Tft式液晶ディスプレイおよびその形成方法 - Google Patents
Tft式液晶ディスプレイおよびその形成方法Info
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Abstract
(57)【要約】
【課題】 画素領域の開口率が高く、歩留まりが向上し
やすく加工コストを下げやすい構造のTFT式液晶ディ
スプレイを提供すること、およびこのようなTFT式液
晶ディスプレイの形成方法を提供すること。 【解決手段】 複数のゲートライン32が第1方向へ伸
びていると共に、複数のデータライン40が第2方向へ
伸びており、各データライン40が各ゲートライン32
と垂直である。そして、これらのゲートライン32およ
びデータライン40によって定まる複数の画素領域Dが
配列されている。この各画素領域Dを、長方形の領域を
覆う画素電極46と、ゲートライン32の第1領域に設
けられるTFT構造42と、ゲートライン32の第2領
域に設けられるキャパシタ52と、ゲートライン32と
データライン40の交差点上に位置する金属遮光層48
とを有する構造にする。
やすく加工コストを下げやすい構造のTFT式液晶ディ
スプレイを提供すること、およびこのようなTFT式液
晶ディスプレイの形成方法を提供すること。 【解決手段】 複数のゲートライン32が第1方向へ伸
びていると共に、複数のデータライン40が第2方向へ
伸びており、各データライン40が各ゲートライン32
と垂直である。そして、これらのゲートライン32およ
びデータライン40によって定まる複数の画素領域Dが
配列されている。この各画素領域Dを、長方形の領域を
覆う画素電極46と、ゲートライン32の第1領域に設
けられるTFT構造42と、ゲートライン32の第2領
域に設けられるキャパシタ52と、ゲートライン32と
データライン40の交差点上に位置する金属遮光層48
とを有する構造にする。
Description
【0001】
【産業上の利用分野】この発明は、薄膜トランジスタ
(以下、TFTとも称する)を能動デバイスとして使用
する液晶ディスプレイ(以下、LCDとも称する)、す
なわちTFT式液晶ディスプレイおよびその形成方法に
関する。
(以下、TFTとも称する)を能動デバイスとして使用
する液晶ディスプレイ(以下、LCDとも称する)、す
なわちTFT式液晶ディスプレイおよびその形成方法に
関する。
【0002】
【従来の技術】液晶ディスプレイ(LCD)はフラット
パネルディスプレイとしてよく知られている。従来から
よく知られているように、LCDでは、電圧を加えて液
晶分子を再配列させることにより、光の透過遮蔽につい
て様々な電気光学特性を示す。また、薄膜トランジスタ
(TFT)をその能動デバイスとして使用する液晶ディ
スプレイ(以下、TFT−LCDとも称する)は、低消
費電力、軽量、薄型そして低駆動電圧という特長を有す
る。
パネルディスプレイとしてよく知られている。従来から
よく知られているように、LCDでは、電圧を加えて液
晶分子を再配列させることにより、光の透過遮蔽につい
て様々な電気光学特性を示す。また、薄膜トランジスタ
(TFT)をその能動デバイスとして使用する液晶ディ
スプレイ(以下、TFT−LCDとも称する)は、低消
費電力、軽量、薄型そして低駆動電圧という特長を有す
る。
【0003】図13は、従来のTFT−LCDを示す平
面図である。図示されるように、従来のTFT−LCD
は、横方向に延びるゲートライン12と縦方向に延びる
データライン20とにより画されており、アレイ状に配
列された複数の表示領域2を有し、各表示領域2は、画
素領域28、TFT構造4およびキャパシタ6を有す
る。そして、TFT構造4は、電気的にデータライン2
0の延在部に接続されたソース電極24Aと、電気的に
画素領域28に接続されたドレイン電極24Bとを有す
る。
面図である。図示されるように、従来のTFT−LCD
は、横方向に延びるゲートライン12と縦方向に延びる
データライン20とにより画されており、アレイ状に配
列された複数の表示領域2を有し、各表示領域2は、画
素領域28、TFT構造4およびキャパシタ6を有す
る。そして、TFT構造4は、電気的にデータライン2
0の延在部に接続されたソース電極24Aと、電気的に
画素領域28に接続されたドレイン電極24Bとを有す
る。
【0004】図14は、図13のI−I’、II−I
I’およびIII−III’部分を示す断面図である。
従来のTFT工程においては、まず、第1金属層をガラ
ス基板10上に堆積し、第1マスクを用いてパターン形
成してゲートライン12を形成する。このゲートライン
12のうち、一部分である第1所定領域はゲート電極1
2Aとして使用され、またゲートライン12の他の一部
分である第2所定領域はストレージ・キャパシタ12B
として使用される。次に、絶縁層14、アモルファスシ
リコン(a−Si)層16、N+ドープa−Si層18
および第2金属層を、適宜、スムーズにガラス基板10
の全表面あるいは所定の部分に堆積する。そして、第2
マスクを使用して、第2金属層から、データライン2
0、上側キャパシタプレート22およびソース/ドレイ
ン金属層24といった各パターンを形成する。このよう
にして、ソース/ドレイン金属層24、N+ドープa−
Si層18およびa−Si層16により構成されたアイ
ランド構造がゲート電極12A上に形成される。
I’およびIII−III’部分を示す断面図である。
従来のTFT工程においては、まず、第1金属層をガラ
ス基板10上に堆積し、第1マスクを用いてパターン形
成してゲートライン12を形成する。このゲートライン
12のうち、一部分である第1所定領域はゲート電極1
2Aとして使用され、またゲートライン12の他の一部
分である第2所定領域はストレージ・キャパシタ12B
として使用される。次に、絶縁層14、アモルファスシ
リコン(a−Si)層16、N+ドープa−Si層18
および第2金属層を、適宜、スムーズにガラス基板10
の全表面あるいは所定の部分に堆積する。そして、第2
マスクを使用して、第2金属層から、データライン2
0、上側キャパシタプレート22およびソース/ドレイ
ン金属層24といった各パターンを形成する。このよう
にして、ソース/ドレイン金属層24、N+ドープa−
Si層18およびa−Si層16により構成されたアイ
ランド構造がゲート電極12A上に形成される。
【0005】続いて、第3マスクの使用して、第1開孔
部25をアイランド構造上に形成し、ソース/ドレイン
金属層24から、ソース電極24Aおよびドレイン電極
24Bの2つのパターンを形成する。また、第1開孔部
25中のN+ドープa−Si層18を除去すると、N+ド
ープa−Si層18の残りの部分がソース領域18Aお
よびドレイン領域18Bとなり、a−Si層16の露光
領域がチャネルとなる。続いて、保護層26を堆積した
後、第4マスクを使用して、第2開孔部27をパターン
形成することによりドレイン電極24Bを露出させると
共に、第3開孔部29をパターン形成して上側キャパシ
タプレート22を露出させる。最後に、酸化インジウム
スズ膜(indium tin oxide、以下、ITO膜とも称す
る)を堆積させて、これを第2開孔部27および第3開
孔部29に充填し、第5マスクで画素電極28をパター
ン形成する。
部25をアイランド構造上に形成し、ソース/ドレイン
金属層24から、ソース電極24Aおよびドレイン電極
24Bの2つのパターンを形成する。また、第1開孔部
25中のN+ドープa−Si層18を除去すると、N+ド
ープa−Si層18の残りの部分がソース領域18Aお
よびドレイン領域18Bとなり、a−Si層16の露光
領域がチャネルとなる。続いて、保護層26を堆積した
後、第4マスクを使用して、第2開孔部27をパターン
形成することによりドレイン電極24Bを露出させると
共に、第3開孔部29をパターン形成して上側キャパシ
タプレート22を露出させる。最後に、酸化インジウム
スズ膜(indium tin oxide、以下、ITO膜とも称す
る)を堆積させて、これを第2開孔部27および第3開
孔部29に充填し、第5マスクで画素電極28をパター
ン形成する。
【0006】
【発明が解決しようとする課題】ところで、このような
従来のTFT−LCDには、構造上に問題点がある。例
えば、構造上、TFT−LCD形成時、つまり製造時の
歩留まりが必ずしも良くなく、また画素領域について必
ずしも必要な開口率を確保できないというようなことで
ある。
従来のTFT−LCDには、構造上に問題点がある。例
えば、構造上、TFT−LCD形成時、つまり製造時の
歩留まりが必ずしも良くなく、また画素領域について必
ずしも必要な開口率を確保できないというようなことで
ある。
【0007】このような問題点に鑑み、本発明は、TF
T−LCDの構造を改良すること、および改良された構
造を有するTFT−LCDの形成方法を提供することを
課題とする。
T−LCDの構造を改良すること、および改良された構
造を有するTFT−LCDの形成方法を提供することを
課題とする。
【0008】
【課題を解決するための手段】上記課題を解決するた
め、本発明のTFT式液晶ディスプレイは、TFT式液
晶ディスプレイにおいて、平行に配置された複数のゲー
トラインと、当該ゲートラインに対して直交する、平行
に配置された複数のデータラインとを有し、隣接する2
本のゲートラインと隣接する2本のデータラインとで形
成される長方形状の、配列された画素領域を複数有して
おり、各画素領域には、長方形の領域を覆う画素電極
と、一方のゲートライン上に形成された薄膜トランジス
タと、他方のゲートライン上に形成されたキャパシタ
と、前記ゲートラインと前記データラインの交差点上に
金属遮光層とが設けられていることを特徴とする。
め、本発明のTFT式液晶ディスプレイは、TFT式液
晶ディスプレイにおいて、平行に配置された複数のゲー
トラインと、当該ゲートラインに対して直交する、平行
に配置された複数のデータラインとを有し、隣接する2
本のゲートラインと隣接する2本のデータラインとで形
成される長方形状の、配列された画素領域を複数有して
おり、各画素領域には、長方形の領域を覆う画素電極
と、一方のゲートライン上に形成された薄膜トランジス
タと、他方のゲートライン上に形成されたキャパシタ
と、前記ゲートラインと前記データラインの交差点上に
金属遮光層とが設けられていることを特徴とする。
【0009】上記のように、TFT式液晶ディスプレイ
は、配列された複数の画素領域を有している。そして、
複数のゲートラインは第1方向へ伸びるように形成さ
れ、複数のデータラインは第2方向へ伸びるように形成
され、各データラインは各ゲートラインに対して垂直に
なっている。また、画素領域は、長方形の領域を覆う画
素電極と、一方のゲートラインの所定領域上に設けられ
たTFTと、他方のゲートラインの所定領域上に設けら
れたキャパシタと、ゲートラインとデータラインとの交
差点上に設けられた金属遮光層とを有している。このよ
うに、TFT、キャパシタおよび金属遮光層は、いずれ
もゲートラインやデータラインの上に設けられている。
金属遮光層を設けると、制御電圧を調整できるようにな
り、周辺高抵抗回路の発生を防止できるようになる。
は、配列された複数の画素領域を有している。そして、
複数のゲートラインは第1方向へ伸びるように形成さ
れ、複数のデータラインは第2方向へ伸びるように形成
され、各データラインは各ゲートラインに対して垂直に
なっている。また、画素領域は、長方形の領域を覆う画
素電極と、一方のゲートラインの所定領域上に設けられ
たTFTと、他方のゲートラインの所定領域上に設けら
れたキャパシタと、ゲートラインとデータラインとの交
差点上に設けられた金属遮光層とを有している。このよ
うに、TFT、キャパシタおよび金属遮光層は、いずれ
もゲートラインやデータラインの上に設けられている。
金属遮光層を設けると、制御電圧を調整できるようにな
り、周辺高抵抗回路の発生を防止できるようになる。
【0010】ところで、金属遮光層は、データラインに
接続されているのが好ましく、またドレイン電極に接続
された延在部を有するものが好ましく、さらにはITO
(酸化インジウムスズ)、つまりITO膜であるものが
好ましい。
接続されているのが好ましく、またドレイン電極に接続
された延在部を有するものが好ましく、さらにはITO
(酸化インジウムスズ)、つまりITO膜であるものが
好ましい。
【0011】そして、キャパシタは、他方のゲートライ
ンの一部であり、所定領域上に形成されたストレージ・
キャパシタと、当該ストレージ・キャパシタを覆う前記
画素電極の一部分を使用して形成された上側キャパシタ
プレートとを有する構造であるのが好ましい。画素電極
の一部分を使用して上側キャパシタプレートを形成する
と、上側キャパシタプレートを形成するための層を別途
形成する必要がなくなり、製造工程がより簡単になる。
製造工程が簡単になれば歩留まりが向上する。
ンの一部であり、所定領域上に形成されたストレージ・
キャパシタと、当該ストレージ・キャパシタを覆う前記
画素電極の一部分を使用して形成された上側キャパシタ
プレートとを有する構造であるのが好ましい。画素電極
の一部分を使用して上側キャパシタプレートを形成する
と、上側キャパシタプレートを形成するための層を別途
形成する必要がなくなり、製造工程がより簡単になる。
製造工程が簡単になれば歩留まりが向上する。
【0012】また、上側キャパシタプレートは、IT
O、つまりITO膜であるのがより好ましい。このよう
にすると、ITOは透明導電材であるので、画素領域の
開口率が向上し、必要十分な開口率が確保される。ま
た、このような構成にすると、フォトリソグラフィーお
よびエッチングを行って画素電極をパターン形成するの
と同時に上側キャパシタプレートをパターン形成でき、
工程が簡単になるため、製造時の歩留まりが向上する。
O、つまりITO膜であるのがより好ましい。このよう
にすると、ITOは透明導電材であるので、画素領域の
開口率が向上し、必要十分な開口率が確保される。ま
た、このような構成にすると、フォトリソグラフィーお
よびエッチングを行って画素電極をパターン形成するの
と同時に上側キャパシタプレートをパターン形成でき、
工程が簡単になるため、製造時の歩留まりが向上する。
【0013】さらに、ストレージ・キャパシタは、平行
に配置されている複数の舌片(strips)であってもよ
い。各ストリップは、例えば画素電極側に延び、上側キ
ャパシタプレートに向けて突起する形状である。そし
て、各舌片はテーパー状の側壁を有するものが好まし
い。ストレージ・キャパシタをこのような形状にする
と、ストレージ・キャパシタの全表面領域が増大し、キ
ャパシタの容量が増大する。そして、画素電極はIT
O、つまりITO膜であるのが好ましい。
に配置されている複数の舌片(strips)であってもよ
い。各ストリップは、例えば画素電極側に延び、上側キ
ャパシタプレートに向けて突起する形状である。そし
て、各舌片はテーパー状の側壁を有するものが好まし
い。ストレージ・キャパシタをこのような形状にする
と、ストレージ・キャパシタの全表面領域が増大し、キ
ャパシタの容量が増大する。そして、画素電極はIT
O、つまりITO膜であるのが好ましい。
【0014】また、上記課題を解決する本発明のTFT
式液晶ディスプレイの形成方法は、当該方法において、
用意した基板に第1金属層を堆積して、ゲート電極およ
びストレージ・キャパシタを一部に有するゲートライン
と、所定のデータラインとをパターン形成する工程と、
絶縁層と、第1半導体層と、第2半導体層と、第2金属
層とを基板の表面に形成する工程と、前記データライン
をマスクとして使用して、前記第2金属層をデータライ
ンとしてパターン形成すると共に、前記第2金属層と、
前記第2半導体層と、前記第1半導体層とを有するアイ
ランド構造を、前記ゲート電極上に形成する工程と、前
記アイランド構造の部分に、第1開孔部を形成して前記
第2金属層をソース電極とドレイン電極とに分離すると
共に、前記第2半導体層をソース領域とドレイン領域と
に分離し、前記ストレージ・キャパシタを覆う前記第2
金属層と前記第2半導体層とを除去する工程と、保護層
を形成すると共に、当該保護層に、前記データラインと
前記ゲートラインとの交差点に位置する第2開孔部と、
前記ソース電極上に位置する第3開孔部と、前記ドレイ
ン電極上に位置する第4開孔部と、前記ストレージ・キ
ャパシタ上に位置する第5開孔部とを形成し、これらの
うち第5開孔部を、保護層に加えてストレージ・キャパ
シタを覆う前記第1半導体層をも貫通するように形成す
る工程と、前記第2開孔部、前記第3開孔部、前記第4
開孔部および前記第5開孔部に充填されるように透明導
電層を形成して、後述する構成の金属遮光層、画素電極
および上側キャパシタプレートをパターン形成する工
程、すなわち、前記第2開孔部に充填された部分と、前
記ゲートラインと前記データラインとの交差点を覆う部
分と、これらの部分から前記第3開孔部に充填された部
分に延伸する部分とを有する金属遮光層、前記第4開孔
部に充填された部分と、前記ゲートラインと前記データ
ラインとにより形成された長方形の領域を覆う部分とを
有する画素電極、前記第5開孔部に充填された部分と、
ストレージ・キャパシタを覆う部分とを有する上側キャ
パシタプレート、をパターン成形する工程と、を有する
ことを特徴とする。
式液晶ディスプレイの形成方法は、当該方法において、
用意した基板に第1金属層を堆積して、ゲート電極およ
びストレージ・キャパシタを一部に有するゲートライン
と、所定のデータラインとをパターン形成する工程と、
絶縁層と、第1半導体層と、第2半導体層と、第2金属
層とを基板の表面に形成する工程と、前記データライン
をマスクとして使用して、前記第2金属層をデータライ
ンとしてパターン形成すると共に、前記第2金属層と、
前記第2半導体層と、前記第1半導体層とを有するアイ
ランド構造を、前記ゲート電極上に形成する工程と、前
記アイランド構造の部分に、第1開孔部を形成して前記
第2金属層をソース電極とドレイン電極とに分離すると
共に、前記第2半導体層をソース領域とドレイン領域と
に分離し、前記ストレージ・キャパシタを覆う前記第2
金属層と前記第2半導体層とを除去する工程と、保護層
を形成すると共に、当該保護層に、前記データラインと
前記ゲートラインとの交差点に位置する第2開孔部と、
前記ソース電極上に位置する第3開孔部と、前記ドレイ
ン電極上に位置する第4開孔部と、前記ストレージ・キ
ャパシタ上に位置する第5開孔部とを形成し、これらの
うち第5開孔部を、保護層に加えてストレージ・キャパ
シタを覆う前記第1半導体層をも貫通するように形成す
る工程と、前記第2開孔部、前記第3開孔部、前記第4
開孔部および前記第5開孔部に充填されるように透明導
電層を形成して、後述する構成の金属遮光層、画素電極
および上側キャパシタプレートをパターン形成する工
程、すなわち、前記第2開孔部に充填された部分と、前
記ゲートラインと前記データラインとの交差点を覆う部
分と、これらの部分から前記第3開孔部に充填された部
分に延伸する部分とを有する金属遮光層、前記第4開孔
部に充填された部分と、前記ゲートラインと前記データ
ラインとにより形成された長方形の領域を覆う部分とを
有する画素電極、前記第5開孔部に充填された部分と、
ストレージ・キャパシタを覆う部分とを有する上側キャ
パシタプレート、をパターン成形する工程と、を有する
ことを特徴とする。
【0015】なお、第1金属層を基板上に堆積してパタ
ーン形成し、ゲートラインと所定データラインを形成す
る工程では、一方のゲートラインの第1領域をゲート電
極にし、他方のゲートラインの第2領域をストレージ・
キャパシタとする。そして、絶縁層、第1半導体層、第
2半導体層および第2金属層を基板表面に形成する工程
では、これらの層をスムーズに基板の全体表面に形成す
るのが好ましい。また、第5開孔部については、ストレ
ージ・キャパシタを覆う第1半導体層全体を除去するこ
とで該第1半導体層を貫通する状態を形成してもよい。
ーン形成し、ゲートラインと所定データラインを形成す
る工程では、一方のゲートラインの第1領域をゲート電
極にし、他方のゲートラインの第2領域をストレージ・
キャパシタとする。そして、絶縁層、第1半導体層、第
2半導体層および第2金属層を基板表面に形成する工程
では、これらの層をスムーズに基板の全体表面に形成す
るのが好ましい。また、第5開孔部については、ストレ
ージ・キャパシタを覆う第1半導体層全体を除去するこ
とで該第1半導体層を貫通する状態を形成してもよい。
【0016】このようにすると、先に説明したような特
徴を有する本発明に係るTFT−LCDを製造できる。
上記の記載から解るように、この形成方法では、画素電
極、上側キャパシタプレートおよび金属遮光層を、一つ
の工程、具体的には上記の工程のうちの最終工程におい
て、パターン形成できる。つまり、これらの構成を一工
程で簡単に製造できる。工程が簡単であれば歩留まりを
向上させやすく、TFT−LCDの製造コストが低下す
る。
徴を有する本発明に係るTFT−LCDを製造できる。
上記の記載から解るように、この形成方法では、画素電
極、上側キャパシタプレートおよび金属遮光層を、一つ
の工程、具体的には上記の工程のうちの最終工程におい
て、パターン形成できる。つまり、これらの構成を一工
程で簡単に製造できる。工程が簡単であれば歩留まりを
向上させやすく、TFT−LCDの製造コストが低下す
る。
【0017】ところで、ストレージ・キャパシタとして
は、バルク構造であり、かつ、例えばゲートラインの第
2領域から、上側キャパシタプレート側に向けて突起す
る形状のものが好ましい。
は、バルク構造であり、かつ、例えばゲートラインの第
2領域から、上側キャパシタプレート側に向けて突起す
る形状のものが好ましい。
【0018】そして、ストレージ・キャパシタは、平行
に配置されている複数の舌片であり、かつ前記上側キャ
パシタプレート側に向けて突起する形状のものでもよ
い。また、この場合、各舌片は、テーパー状の側壁を有
するものが好ましい。
に配置されている複数の舌片であり、かつ前記上側キャ
パシタプレート側に向けて突起する形状のものでもよ
い。また、この場合、各舌片は、テーパー状の側壁を有
するものが好ましい。
【0019】また、絶縁層としては、酸化シリコン層と
窒化シリコン層とにより形成されるものが好ましく、第
1半導体層としては、アモルファスシリコンが好まし
く、第2半導体層としては、ドープアモルファスシリコ
ンが好ましく、透明導電層としては、ITO、つまりI
TO膜が好ましい。
窒化シリコン層とにより形成されるものが好ましく、第
1半導体層としては、アモルファスシリコンが好まし
く、第2半導体層としては、ドープアモルファスシリコ
ンが好ましく、透明導電層としては、ITO、つまりI
TO膜が好ましい。
【0020】さらに、第1の減衰マスク(attenuated m
ask)を使用して、前記アイランド構造の部分に第1開
孔部を形成するのが好ましい。減衰マスクとは、100
%の透明度を有する部分と、0%の透明度を有する部分
と、その中間の半透明の部分とを有するマスクのことで
ある。このようなマスクを用いれば、前記第2金属層を
ソース電極とドレイン電極とに分離すると共に、前記ス
トレージ・キャパシタを覆う前記第2金属層と前記第2
半導体層とを除去すると同時に第1開孔部を形成でき
る。
ask)を使用して、前記アイランド構造の部分に第1開
孔部を形成するのが好ましい。減衰マスクとは、100
%の透明度を有する部分と、0%の透明度を有する部分
と、その中間の半透明の部分とを有するマスクのことで
ある。このようなマスクを用いれば、前記第2金属層を
ソース電極とドレイン電極とに分離すると共に、前記ス
トレージ・キャパシタを覆う前記第2金属層と前記第2
半導体層とを除去すると同時に第1開孔部を形成でき
る。
【0021】また、その後、透明導電層を形成した後、
第2の減衰マスクの使用して当該透明導電層に、第2開
孔部、第3開孔部、第4開孔部および第5開孔部を形成
するのが好ましい。このように、減衰マスクを用いれ
ば、金属遮光層、画素電極および上側キャパシタプレー
トをパターン形成すると同時に、第2開孔部、第3開孔
部、第4開孔部および第5開孔部を形成できる。
第2の減衰マスクの使用して当該透明導電層に、第2開
孔部、第3開孔部、第4開孔部および第5開孔部を形成
するのが好ましい。このように、減衰マスクを用いれ
ば、金属遮光層、画素電極および上側キャパシタプレー
トをパターン形成すると同時に、第2開孔部、第3開孔
部、第4開孔部および第5開孔部を形成できる。
【0022】このように、減衰マスクを利用すれば、所
定の層を除去する工程や所定のパターンを成形する工程
と、穴を形成する工程とを一つの工程で行うことができ
るため、製造工程が簡単になる。また、本発明は、三つ
のマスクと二つの減衰マスクとを使用してTFT−LC
Dをパターン形成するものである。つまり、本発明のよ
うに、二つの減衰マスクを使用することにより、より簡
単にパターン形成することができる。工程が簡単であれ
ば歩留まりを向上させやすく、TFT−LCDの製造コ
ストが低下する。
定の層を除去する工程や所定のパターンを成形する工程
と、穴を形成する工程とを一つの工程で行うことができ
るため、製造工程が簡単になる。また、本発明は、三つ
のマスクと二つの減衰マスクとを使用してTFT−LC
Dをパターン形成するものである。つまり、本発明のよ
うに、二つの減衰マスクを使用することにより、より簡
単にパターン形成することができる。工程が簡単であれ
ば歩留まりを向上させやすく、TFT−LCDの製造コ
ストが低下する。
【0023】
【発明の実施の形態】第1実施形態: 図1は、本発明の
第1実施形態のTFT式液晶ディスプレイ(TFT−L
CD)を示す平面図である。TFT−LCDは、横方向
に延びるゲートライン32と、縦方向に延びるデータラ
イン40に画されており、アレイ状に配列された複数の
表示領域(画素領域)Dを有し、各表示領域Dは、画素
電極46、TFT構造42、キャパシタ52および金属
遮光層48を有する。これらのうち、金属遮光層48
は、データライン40とゲートライン32との交差上に
形成されており、これにより制御電圧が調整され、周辺
高抵抗回路により発生する問題が解決される。また、T
FT構造42は、ゲートライン32に形成されたゲート
電極32A(図2参照)と、縦方向に延びるゲートライ
ン40の、金属遮光層48を介する延在部48Aに電気
的に接続されたソース電極41Aと、電気的に画素電極
46に接続された上側キャパシタプレート41Bとを有
する。そして、キャパシタ52は、ゲートライン32の
第2領域に形成されたバルク構造、より具体的には板状
のストレージ・キャパシタ32B(図2,6参照)と、
画素電極46の一部分上に形成されてストレージ・キャ
パシタ32Bを覆う上側キャパシタプレート46B(図
10参照)とを有する。また、画素電極46、上側キャ
パシタプレート46Bおよび金属遮光層48は、ITO
層の堆積およびパターニングにより同時に形成されるも
のであり、このようにして製造されるTFT−LCDで
は高開口率が確保される。
第1実施形態のTFT式液晶ディスプレイ(TFT−L
CD)を示す平面図である。TFT−LCDは、横方向
に延びるゲートライン32と、縦方向に延びるデータラ
イン40に画されており、アレイ状に配列された複数の
表示領域(画素領域)Dを有し、各表示領域Dは、画素
電極46、TFT構造42、キャパシタ52および金属
遮光層48を有する。これらのうち、金属遮光層48
は、データライン40とゲートライン32との交差上に
形成されており、これにより制御電圧が調整され、周辺
高抵抗回路により発生する問題が解決される。また、T
FT構造42は、ゲートライン32に形成されたゲート
電極32A(図2参照)と、縦方向に延びるゲートライ
ン40の、金属遮光層48を介する延在部48Aに電気
的に接続されたソース電極41Aと、電気的に画素電極
46に接続された上側キャパシタプレート41Bとを有
する。そして、キャパシタ52は、ゲートライン32の
第2領域に形成されたバルク構造、より具体的には板状
のストレージ・キャパシタ32B(図2,6参照)と、
画素電極46の一部分上に形成されてストレージ・キャ
パシタ32Bを覆う上側キャパシタプレート46B(図
10参照)とを有する。また、画素電極46、上側キャ
パシタプレート46Bおよび金属遮光層48は、ITO
層の堆積およびパターニングにより同時に形成されるも
のであり、このようにして製造されるTFT−LCDで
は高開口率が確保される。
【0024】図2から図5は、図1に示されるTFT−
LCDの形成方法を説明する平面図である。そして、図
6から図10は、対応する図の状態おける、図1に示さ
れるI−I’面、II−II’面およびIII−II
I’面を示す断面図である。図2および図6について説
明すると、まず第1金属層をガラス基板30上に堆積さ
せ、この第1金属層について、所定形状の第1マスク
(不図示)を用いたフォトリソグラフィーおよびエッチ
ングを行ってパターン形成することにより、図示される
ゲートライン32、ゲートライン32の第2領域上のス
トレージ・キャパシタ32B、そして所定データライン
31を形成する。次に、図3および図7について説明す
ると、続いてガラス基板30の全体表面に、酸化シリコ
ン層/窒化シリコン層の絶縁層34、アモルファスシリ
コンの第1半導体層36、N+ドープアモルファスシリコ
ンの第2半導体層38および第2金属層(39,40,
41)をスムーズに堆積させる。そして、ゲートライン
32と所定データライン31をマスクとしたフォトリソ
グラフィーおよびエッチングを行って、第2金属層、第
2半導体層38および第1半導体層36の所定の部分を
除去し、これにより、所定データライン31上の第2金
属層をゲートライン40にパターン形成する。また、こ
れにより、第2金属層39,41と第2半導体層38と
第1半導体層36で構成されたアイランド構造がゲート
電極32A,32B上に形成され、そのうちの、ゲート
電極32Aを覆う第2金属層がソース/ドレイン金属層
41になる。
LCDの形成方法を説明する平面図である。そして、図
6から図10は、対応する図の状態おける、図1に示さ
れるI−I’面、II−II’面およびIII−II
I’面を示す断面図である。図2および図6について説
明すると、まず第1金属層をガラス基板30上に堆積さ
せ、この第1金属層について、所定形状の第1マスク
(不図示)を用いたフォトリソグラフィーおよびエッチ
ングを行ってパターン形成することにより、図示される
ゲートライン32、ゲートライン32の第2領域上のス
トレージ・キャパシタ32B、そして所定データライン
31を形成する。次に、図3および図7について説明す
ると、続いてガラス基板30の全体表面に、酸化シリコ
ン層/窒化シリコン層の絶縁層34、アモルファスシリ
コンの第1半導体層36、N+ドープアモルファスシリコ
ンの第2半導体層38および第2金属層(39,40,
41)をスムーズに堆積させる。そして、ゲートライン
32と所定データライン31をマスクとしたフォトリソ
グラフィーおよびエッチングを行って、第2金属層、第
2半導体層38および第1半導体層36の所定の部分を
除去し、これにより、所定データライン31上の第2金
属層をゲートライン40にパターン形成する。また、こ
れにより、第2金属層39,41と第2半導体層38と
第1半導体層36で構成されたアイランド構造がゲート
電極32A,32B上に形成され、そのうちの、ゲート
電極32Aを覆う第2金属層がソース/ドレイン金属層
41になる。
【0025】そして、図4および図8について説明する
と、続くスリット工程において、第1減衰マスク50と
ポジ型フォトレジストを用いてフォトリソグラフィーお
よびエッチングを実施し、第1開孔部43をアイランド
構造上に形成して第1半導体層36を露出させる。する
と、ソース/ドレイン金属層41が分離されてソース電
極41Aおよびドレイン電極41Bになると共に、第2
半導体層38がソース領域38Aおよびドレイン領域3
8Bに分離され、また第1半導体層36の露光領域がチ
ャネルとして提供される。また、第2金属層および第2
半導体層が除去されて、ストレージ・キャパシタ32B
を覆う第1半導体層36がスリット工程により露出され
る。
と、続くスリット工程において、第1減衰マスク50と
ポジ型フォトレジストを用いてフォトリソグラフィーお
よびエッチングを実施し、第1開孔部43をアイランド
構造上に形成して第1半導体層36を露出させる。する
と、ソース/ドレイン金属層41が分離されてソース電
極41Aおよびドレイン電極41Bになると共に、第2
半導体層38がソース領域38Aおよびドレイン領域3
8Bに分離され、また第1半導体層36の露光領域がチ
ャネルとして提供される。また、第2金属層および第2
半導体層が除去されて、ストレージ・キャパシタ32B
を覆う第1半導体層36がスリット工程により露出され
る。
【0026】ところで、第1減衰マスク50は、石英板
と、後述の第1領域501、第2領域502および第3
領域503により定義されるキャップ層とを含むもので
ある。第1領域501は、透明材料で作られており、1
00%の透明度を有する。そして、第2領域502は、
好適にはMoSiであり、70〜90%の透明度を有す
る位相シフト層である。また、第3領域503は、好適
にはクロム(Cr)であり、0%の透明度を有する不透
明層である。この第1減衰マスク50を使用して、ポジ
型フォトレジスト上にフォトリソグラフィーを実施する
と、領域501,502,503が異なる透明度を有す
るため、ポジ型フォトレジスト上の対応する領域がそれ
ぞれ異なる光強度を受け、領域毎に露光結果が異なると
いう不完全な露光結果を得ることができる。この場合、
ポジ型フォトレジスト上の対応する領域のエッチングさ
れる深さを異なる状態にすることができる。このように
して部分的に厚さが異なるレジストを得た場合、次のエ
ッチング過程において蒸着層上の対応する領域へ異なる
エッチング深さを発生させることができる。このエッチ
ング過程とは、例えば、最初のエッチングによって第1
領域501に対応する部分にエッチングを施し、続いて
レジストに剥離処理を施してレジスト全体の厚さを薄く
することにより第2領域502に対応する部分のレジス
トを完全に除去し、その後再びエッチングを施すことに
より、第1領域501に対応する部分と第2領域502
に対応する部分とに異なるエッチング深さを発生させ
る、といった過程である。なお、各領域501,50
2,503相互の位置関係を適当に再配置すれば、第1
減衰マスク50を、ネガ型フォトレジストを用いて同様
のプロファイルを形成する場合にも適用できる。
と、後述の第1領域501、第2領域502および第3
領域503により定義されるキャップ層とを含むもので
ある。第1領域501は、透明材料で作られており、1
00%の透明度を有する。そして、第2領域502は、
好適にはMoSiであり、70〜90%の透明度を有す
る位相シフト層である。また、第3領域503は、好適
にはクロム(Cr)であり、0%の透明度を有する不透
明層である。この第1減衰マスク50を使用して、ポジ
型フォトレジスト上にフォトリソグラフィーを実施する
と、領域501,502,503が異なる透明度を有す
るため、ポジ型フォトレジスト上の対応する領域がそれ
ぞれ異なる光強度を受け、領域毎に露光結果が異なると
いう不完全な露光結果を得ることができる。この場合、
ポジ型フォトレジスト上の対応する領域のエッチングさ
れる深さを異なる状態にすることができる。このように
して部分的に厚さが異なるレジストを得た場合、次のエ
ッチング過程において蒸着層上の対応する領域へ異なる
エッチング深さを発生させることができる。このエッチ
ング過程とは、例えば、最初のエッチングによって第1
領域501に対応する部分にエッチングを施し、続いて
レジストに剥離処理を施してレジスト全体の厚さを薄く
することにより第2領域502に対応する部分のレジス
トを完全に除去し、その後再びエッチングを施すことに
より、第1領域501に対応する部分と第2領域502
に対応する部分とに異なるエッチング深さを発生させ
る、といった過程である。なお、各領域501,50
2,503相互の位置関係を適当に再配置すれば、第1
減衰マスク50を、ネガ型フォトレジストを用いて同様
のプロファイルを形成する場合にも適用できる。
【0027】次に、図5および図9について説明する
と、先のスリット工程後、窒化ケイ素の保護層44をガ
ラス基板30の全体表面上に堆積し、その後、第2減衰
マスク54とポジ型フォトレジストによる別のスリット
工程によって、第2開孔部45、第3開孔部47および
第4開孔部49を形成する。ここで、第2減衰マスク5
4は、透明度が100%の第1領域541と、透明度が
15〜30%の第2領域542と、透明度が0%の第3
領域543とを有するものである。また、保護層44に
ついてであるが、第2開孔部45はゲートライン32と
データライン40の交差点上に形成され、第3開孔部4
7はソース電極41A上に形成され、第4開孔部49は
ドレイン電極41B上に形成される。そして、ストレー
ジ・キャパシタ32B上には、保護層44と第1半導体
層36が除去されて第5開孔部55が形成される。な
お、対応する領域541,542,543の透明度と、
スリット工程における対応するパラメータとを調整する
ことにより、ストレージ・キャパシタ32Bの絶縁層3
4の厚さを減少させて、キャパシタ52の容量を増大さ
せてもよい。
と、先のスリット工程後、窒化ケイ素の保護層44をガ
ラス基板30の全体表面上に堆積し、その後、第2減衰
マスク54とポジ型フォトレジストによる別のスリット
工程によって、第2開孔部45、第3開孔部47および
第4開孔部49を形成する。ここで、第2減衰マスク5
4は、透明度が100%の第1領域541と、透明度が
15〜30%の第2領域542と、透明度が0%の第3
領域543とを有するものである。また、保護層44に
ついてであるが、第2開孔部45はゲートライン32と
データライン40の交差点上に形成され、第3開孔部4
7はソース電極41A上に形成され、第4開孔部49は
ドレイン電極41B上に形成される。そして、ストレー
ジ・キャパシタ32B上には、保護層44と第1半導体
層36が除去されて第5開孔部55が形成される。な
お、対応する領域541,542,543の透明度と、
スリット工程における対応するパラメータとを調整する
ことにより、ストレージ・キャパシタ32Bの絶縁層3
4の厚さを減少させて、キャパシタ52の容量を増大さ
せてもよい。
【0028】また、図10を説明すると、続けてまず、
ITO層をガラス基板30の全体表面上に堆積して、第
2開孔部45、第3開孔部47、第4開孔部49および
第5開孔部55に充填する。そして、所定形状の第3マ
スク(不図示)を用いたフォトリソグラフィーおよびエ
ッチングを行ってITO層(透明導電層の一種)につい
てパターン形成し、画素電極46、上側キャパシタプレ
ート46B、金属遮光層48およびデータライン40の
延在部48Aを形成する。なお、ITO層についてパタ
ーン形成する方法としては、エッチング法の他、リフト
オフ法を用いてもよい。
ITO層をガラス基板30の全体表面上に堆積して、第
2開孔部45、第3開孔部47、第4開孔部49および
第5開孔部55に充填する。そして、所定形状の第3マ
スク(不図示)を用いたフォトリソグラフィーおよびエ
ッチングを行ってITO層(透明導電層の一種)につい
てパターン形成し、画素電極46、上側キャパシタプレ
ート46B、金属遮光層48およびデータライン40の
延在部48Aを形成する。なお、ITO層についてパタ
ーン形成する方法としては、エッチング法の他、リフト
オフ法を用いてもよい。
【0029】このように、本発明の第1実施形態は、従
来のTFT−LCD工程と較べると、三つのマスクと二
つの減衰マスクを使用してTFT−LCDのパターンを
形成するという点で異なる。また本発明の第1実施形態
は、上述したように、最終マスク(第3マスク)を使用
して、画素電極46、上側キャパシタプレート46Bお
よび金属遮光層48を同じステップでパターン形成する
ものである。そのため、本発明によれば歩留まりが向上
し、TFT−LCD工程のコストが低下する。また、I
TO層を使用して上側キャパシタプレート46Bを形成
するものであるため、TFT−LCDの開口率を増大す
ることができる。さらに、金属遮光層48を備えること
により、制御電圧を調整できるようになり、しかも周辺
高抵抗回路によって発生する問題が解決される。
来のTFT−LCD工程と較べると、三つのマスクと二
つの減衰マスクを使用してTFT−LCDのパターンを
形成するという点で異なる。また本発明の第1実施形態
は、上述したように、最終マスク(第3マスク)を使用
して、画素電極46、上側キャパシタプレート46Bお
よび金属遮光層48を同じステップでパターン形成する
ものである。そのため、本発明によれば歩留まりが向上
し、TFT−LCD工程のコストが低下する。また、I
TO層を使用して上側キャパシタプレート46Bを形成
するものであるため、TFT−LCDの開口率を増大す
ることができる。さらに、金属遮光層48を備えること
により、制御電圧を調整できるようになり、しかも周辺
高抵抗回路によって発生する問題が解決される。
【0030】第2実施形態:図11は、本発明の第2実
施形態のTFT−LCDを示す平面図である。そして、
図12は、図11のI−I’面とII−II’面とII
I−III’面(各面の位置は図1参照)を示す断面図
である。この実施形態では、キャパシタ52の容量を改
善するために、ストレージ・キャパシタ32Bの形状
を、長方形から櫛歯形状に、別言するとテーパー状の側
壁を有する複数の舌片からなる形状に変更しており、こ
の結果、ストレージ・キャパシタ32Bの全表面領域が
増大する。なお、第2実施形態のTFT−LCD製作は
第1実施形態のステップと同様である。
施形態のTFT−LCDを示す平面図である。そして、
図12は、図11のI−I’面とII−II’面とII
I−III’面(各面の位置は図1参照)を示す断面図
である。この実施形態では、キャパシタ52の容量を改
善するために、ストレージ・キャパシタ32Bの形状
を、長方形から櫛歯形状に、別言するとテーパー状の側
壁を有する複数の舌片からなる形状に変更しており、こ
の結果、ストレージ・キャパシタ32Bの全表面領域が
増大する。なお、第2実施形態のTFT−LCD製作は
第1実施形態のステップと同様である。
【0031】
【発明の効果】以上の説明から解るように、本発明に係
るTFT式液晶ディスプレイは開口率が高い。また、本
発明に係る形成方法によれば、開口率が増大し、しかも
歩留まりを向上させて加工コストを下げることができ
る。
るTFT式液晶ディスプレイは開口率が高い。また、本
発明に係る形成方法によれば、開口率が増大し、しかも
歩留まりを向上させて加工コストを下げることができ
る。
【図1】 第1実施形態のTFT−LCDを示す平面
図。
図。
【図2】 図1のTFT−LCDの形成方法を説明する
平面図。
平面図。
【図3】 図2に続く工程を説明する平面図。
【図4】 図3に続く工程を説明する平面図。
【図5】 図4に続く工程を説明する平面図。
【図6】 図2の状態における、図1に示されるI−
I’面、II−II’面およびIII−III’面を示
す断面図。
I’面、II−II’面およびIII−III’面を示
す断面図。
【図7】 図3の状態における、I−I’面、II−I
I’面およびIII−III’面を示す断面図。
I’面およびIII−III’面を示す断面図。
【図8】 図4の状態における、I−I’面、II−I
I’面およびIII−III’面を示す断面図。
I’面およびIII−III’面を示す断面図。
【図9】 図5の状態における、I−I’面、II−I
I’面およびIII−III’面を示す断面図。
I’面およびIII−III’面を示す断面図。
【図10】 図1のI−I’面、II−II’面および
III−III’面を示す断面図。
III−III’面を示す断面図。
【図11】 第2実施形態のTFT−LCDを示す平面
図。
図。
【図12】 図11のI−I’面、II−II’面およ
びIII−III’面を示す断面図。
びIII−III’面を示す断面図。
【図13】 従来のTFT−LCDを示す平面図。
【図14】 図13のI−I’面、II−II’面およ
びIII−III’面を示す断面図。
びIII−III’面を示す断面図。
D 表示領域(画素領域)
30 ガラス基板
31 所定データライン
32 ゲートライン
32A ゲート電極
32B ストレージ・キャパシタ
34 絶縁層
36 第1半導体層
38 第2半導体層
39 第2金属層
40 データライン
41 ソース/ドレイン金属層
41A ソース電極
41B ドレイン電極
42 TFT構造
43 第1開孔部
44 保護層
45 第2開孔部
46 画素電極
46B 上側キャパシタプレート
47 第3開孔部
48 金属遮光層
48A 延在部
49 第4開孔部
50 第1減衰マスク
501,541 第1領域
502,542 第2領域
503,543 第3領域
52 キャパシタ
54 第2減衰マスク
55 第5開孔部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 29/786
Fターム(参考) 2H091 FA34Y FB06 FC02 GA02
GA07 GA13 LA03 LA12
2H092 JA24 JA29 JA38 JA42 JB05
JB51 JB62 KA19 KA22 MA04
MA13 NA07 NA29 PA09
5C094 AA10 AA42 AA43 AA48 BA03
BA43 CA19 DA13 DB01 DB04
EA04 EA05 EB02 ED15 FA01
FA02 FB12 FB14 FB15
5F110 AA16 BB01 CC07 DD02 EE02
FF02 FF03 FF27 GG02 GG15
GG42 HK02 HK09 HK16 HK21
HK32 HL07 NN02 NN24 NN33
NN72 NN73 QQ01 QQ14
Claims (17)
- 【請求項1】 TFT式液晶ディスプレイにおいて、 平行に配置された複数のゲートラインと、当該ゲートラ
インに対して直交する、平行に配置された複数のデータ
ラインとを有し、 隣接する2本のゲートラインと隣接する2本のデータラ
インとで形成される長方形状の、配列された画素領域を
複数有しており、 各画素領域には、長方形の領域を覆う画素電極と、一方
のゲートライン上に形成された薄膜トランジスタと、他
方のゲートライン上に形成されたキャパシタと、前記ゲ
ートラインと前記データラインの交差点上に金属遮光層
とが設けられていることを特徴とするTFT式液晶ディ
スプレイ。 - 【請求項2】 前記金属遮光層は、データラインに接続
されている請求項1に記載のTFT式液晶ディスプレ
イ。 - 【請求項3】 前記金属遮光層は、ドレイン電極に接続
された延在部を有するものである請求項1または請求項
2に記載のTFT式液晶ディスプレイ。 - 【請求項4】 前記金属遮光層は、酸化インジウムスズ
である請求項1から請求項3のいずれか一項に記載のT
FT式液晶ディスプレイ。 - 【請求項5】 前記キャパシタは、前記ゲートラインの
一部であるストレージ・キャパシタと、当該ストレージ
・キャパシタを覆う前記画素電極の一部分を使用して形
成された上側キャパシタプレートとを有するものである
請求項1から請求項4のいずれか一項に記載のTFT式
液晶ディスプレイ。 - 【請求項6】 前記上側キャパシタプレートは、酸化イ
ンジウムスズである請求項5記載のTFT式液晶ディス
プレイ。 - 【請求項7】 前記ストレージ・キャパシタは、平行に
配置されている複数の舌片であり、各舌片は、テーパー
状の側壁を有するものである請求項5または請求項6に
記載のTFT式液晶ディスプレイ。 - 【請求項8】 前記画素電極は、酸化インジウムスズで
ある請求項1記載から請求項7のいずれか一項にのTF
T式液晶ディスプレイ。 - 【請求項9】 TFT式液晶ディスプレイの形成方法に
おいて、 用意した基板に第1金属層を堆積して、ゲート電極およ
びストレージ・キャパシタを一部に有するゲートライン
と、所定のデータラインとをパターン形成する工程と、 絶縁層と、第1半導体層と、第2半導体層と、第2金属
層とを基板の表面に形成する工程と、 前記データラインをマスクとして使用して、前記第2金
属層をデータラインとしてパターン形成すると共に、前
記第2金属層と、前記第2半導体層と、前記第1半導体
層とを有するアイランド構造を、前記ゲート電極上に形
成する工程と、 前記アイランド構造の部分に、第1開孔部を形成して前
記第2金属層をソース電極とドレイン電極とに分離する
と共に、前記第2半導体層をソース領域とドレイン領域
とに分離し、前記ストレージ・キャパシタを覆う前記第
2金属層と前記第2半導体層とを除去する工程と、 保護層を形成すると共に、当該保護層に、前記データラ
インと前記ゲートラインとの交差点に位置する第2開孔
部と、前記ソース電極上に位置する第3開孔部と、前記
ドレイン電極上に位置する第4開孔部と、前記ストレー
ジ・キャパシタ上に位置する第5開孔部とを形成し、こ
れらのうち第5開孔部を、保護層に加えてストレージ・
キャパシタを覆う前記第1半導体層をも貫通するように
形成する工程と、 前記第2開孔部、前記第3開孔部、前記第4開孔部およ
び前記第5開孔部に充填されるように透明導電層を形成
して、後述する構成の金属遮光層、画素電極および上側
キャパシタプレートをパターン形成する工程、すなわ
ち、前記第2開孔部に充填された部分と、前記ゲートラ
インと前記データラインとの交差点を覆う部分と、これ
らの部分から前記第3開孔部に充填された部分に延伸す
る部分とを有する金属遮光層、前記第4開孔部に充填さ
れた部分と、前記ゲートラインと前記データラインとに
より形成された長方形の領域を覆う部分とを有する画素
電極、前記第5開孔部に充填された部分と、ストレージ
・キャパシタを覆う部分とを有する上側キャパシタプレ
ート、をパターン成形する工程と、 を有することを特徴とするTFT式液晶ディスプレイの
形成方法。 - 【請求項10】 前記ストレージ・キャパシタは、バル
ク構造であり、かつ前記上側キャパシタプレート側に向
けて突起する形状である請求項9記載のTFT式液晶デ
ィスプレイの形成方法。 - 【請求項11】 前記ストレージ・キャパシタは、平行
に配置されている複数の舌片であり、かつ前記上側キャ
パシタプレート側に向けて突起する形状であり、各舌片
は、テーパー状の側壁を有するものである請求項9記載
のTFT式液晶ディスプレイの形成方法。 - 【請求項12】 前記絶縁層は、酸化シリコン層と窒化
シリコン層とにより形成されるものである請求項9から
請求項11のいずれか一項に記載のTFT式液晶ディス
プレイの形成方法。 - 【請求項13】 前記第1半導体層は、アモルファスシ
リコンである請求項9から請求項12のいずれか一項に
記載のTFT式液晶ディスプレイの形成方法。 - 【請求項14】 前記第2半導体層は、ドープアモルフ
ァスシリコンである請求項9から請求項13のいずれか
一項に記載のTFT式液晶ディスプレイの形成方法。 - 【請求項15】 前記透明導電層は、酸化インジウムス
ズである請求項9から請求項14のいずれか一項に記載
のTFT式液晶ディスプレイの形成方法。 - 【請求項16】 前記第1開孔は、第1減衰マスクの使
用により形成されるものである請求項9から請求項15
のいずれか一項に記載のTFT式液晶ディスプレイの形
成方法。 - 【請求項17】 前記第2開孔部、第3開孔部、第4開
孔部および第5開孔部は、第2減衰マスクの使用により
形成されるものである請求項9から請求項16のいずれ
か一項に記載のTFT式液晶ディスプレイの形成方法。
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KR101484846B1 (ko) * | 2013-05-09 | 2015-01-20 | 제이 터치 코퍼레이션 | 디스플레이 패널 |
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Families Citing this family (8)
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---|---|---|---|---|
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US7190000B2 (en) * | 2003-08-11 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
KR100663624B1 (ko) * | 2004-04-29 | 2007-01-02 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 제조방법 |
US7573537B2 (en) * | 2005-01-17 | 2009-08-11 | Samsung Electronics Co., Ltd. | Array substrate, liquid crystal display panel having the same and liquid crystal display device having the same |
KR101486974B1 (ko) * | 2008-01-02 | 2015-01-29 | 삼성디스플레이 주식회사 | 표시장치 및 그 제조방법 |
KR20120044745A (ko) * | 2010-10-28 | 2012-05-08 | 삼성모바일디스플레이주식회사 | 액정표시장치 및 그 제조방법 |
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CN205229635U (zh) * | 2015-12-18 | 2016-05-11 | 京东方科技集团股份有限公司 | 像素结构、阵列基板及显示装置 |
Family Cites Families (4)
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---|---|---|---|---|
EP0569601B1 (en) * | 1991-11-29 | 1999-10-13 | Seiko Epson Corporation | Liquid crystal display and method of manufacturing same |
US5866919A (en) * | 1996-04-16 | 1999-02-02 | Lg Electronics, Inc. | TFT array having planarized light shielding element |
KR100623989B1 (ko) * | 2000-05-23 | 2006-09-13 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 수리 방법 |
KR100730495B1 (ko) * | 2000-12-15 | 2007-06-20 | 엘지.필립스 엘시디 주식회사 | 횡전계 방식의 액정표시장치 및 그 제조방법 |
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- 2002-03-29 US US10/109,931 patent/US20020140877A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101484846B1 (ko) * | 2013-05-09 | 2015-01-20 | 제이 터치 코퍼레이션 | 디스플레이 패널 |
US9024336B2 (en) | 2013-05-28 | 2015-05-05 | J Touch Corporation | Display panel driven by electrode wires |
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