KR101727804B1 - 레이아웃 설계를 형성하는 방법 - Google Patents

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Abstract

집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법이 개시된다. 이 방법은 상기 레이아웃 설계의 복수의 게이트 구조체 레이아웃 패턴들의 하나 이상의 세그먼트들에 의해 점유되는 레이아웃 설계에서 하나 이상의 구역들을 식별하는 단계; 및 식별된 하나 이상의 구역들과 오버랩하는 레이아웃 패턴들의 세트를 생성하는 단계를 포함한다. 복수의 게이트 구조체 레이아웃 패턴들은 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작은 미리 결정된 피치를 갖는다. 레이아웃 패턴들의 세트의 제 1 레이아웃 패턴은 미리 결정된 피치의 2배보다 더 작은 폭을 갖는다.

Description

레이아웃 설계를 형성하는 방법{METHOD OF FORMING LAYOUT DESIGN}
본 발명은 레이아웃 설계를 형성하는 방법에 관한 것이다.
집적 회로(IC)는 활성 영역들, 게이트 전극들, 격리 구조체들의 다양한 층들 및/또는 전도성 구조체들의 다양한 층들과 같은 피처들의 다양한 층들을 선택적으로 형성 또는 제거하기 위한 복수의 마스크들을 형성하는데 유용한 레이아웃 설계에 따라 제조된다. 몇몇 애플리케이션들에서, IC는 상이한 문턱 전압들을 갖는 트랜지스터들을 포함한다. 일 예에서, IC의 임계 속도 경로를 따른 셀들의 트랜지스터들은 IC의 비-임계 속도 경로를 따른 셀들의 트랜지스터들보다 더 낮은 문턱 전압들을 갖는다. 다른 예에서, 셀 경계들에서 게이트 구조체들은 더미(dummy) 트랜지스터들을 구성하고, 더미 트랜지스터들을 통한 전류 누설을 감소시키기 위해 다른 기능적 트랜지스터들보다 더 높은 문턱 전압들을 갖도록 조정된다.
본 개시의 양상들은 첨부 도면들을 참조하여 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의되어야 한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 몇몇 실시예들에 따른 회로의 레이아웃 설계의 부분의 도면이다.
도 1b는 몇몇 실시예들에 따른 다른 회로의 레이아웃 설계의 부분의 도면이다.
도 1c는 몇몇 실시예들에 따라 도 1a 또는 도 1b의 회로에 대응하는 레이아웃 설계의 부분의 도면이다.
도 2는 몇몇 실시예들에 따라, 레이아웃 설계를 형성하는 방법의 흐름도이다.
도 3a 내지 도 3i는 몇몇 실시예들에 따라 도 2에서 도시된 방법의 동작을 예시하기 위한 다양한 예들을 도시하는 다양한 레이아웃 설계들의 부분들의 도면들이다.
도 4a 내지 도 4b는 몇몇 실시예들에 따라 2개의 상이한 문턱 전압 튜닝 프로세스들을 예시하는데 유용한 상이한 IC들의 부분들의 단면도들이다.
도 5a 내지 도 5b는 몇몇 실시예들에 따라 게이트 구조체 트리밍 프로세스를 예시하는데 유용한 IC의 부분의 단면도들이다.
도 6은 몇몇 실시예들에 따라 IC를 제조하는 방법의 흐름도이다.
도 7은 몇몇 실시예들에 따라 레이아웃 설계 시스템의 블록도이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "밑", "아래", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향 외에도, 동작 또는 이용에 있어서 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향들로 회전)될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술자들은 마찬가지로 상응하게 해석될 수 있다.
몇몇 실시예들에서, 복수의 게이트 구조체들에 대해 유용한 레이아웃 층은 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작은 미리 결정된 피치를 갖는다. 또한, 결과적인 트랜지스터들의 전기 특성 조정 프로세스를 수행하기 위한 구역(area)들을 정의하는 마스크를 형성하는데 유용한 마스크 레이아웃 층은 미리 결정된 피치와 동일한 최소 피치를 갖는다. 미리 결정된 피치의 2배보다 더 큰 최소 피치를 갖는 마스크 레이아웃 층에 비해, 본 개시에 따라 마스크를 형성하기 위한 비용은 더 뛰어나지만, 결과적인 집적 회로(IC)의 전체 게이트 밀도가 더 높다. 몇몇 실시예들에서, 본 개시에 따라 IC를 제조하는 전체 비용은 사실상, 미리 결정된 피치의 2배보다 더 큰 최소 피치를 갖는 마스크 레이아웃 층에 따라 제조된 것보다 더 낮다.
도 1a는 몇몇 실시예들에 따른 회로의 레이아웃 설계(100A)의 부분의 도면이다. 레이아웃 설계(100A)는 레이아웃 설계(100A)의 다양한 레이아웃 층들과 오버랩하는 레이아웃 패턴들을 도시한다. 레이아웃 설계(100A)의 몇몇 레이아웃 패턴들 및 몇몇 레이아웃 층들은 단순화되거나 생략된다. 레이아웃 설계(100A)는 본 개시의 예시를 용이하게 하기 위한 비-제한적인 예를 도시한다.
레이아웃 설계(100A)는 제 1 산화물 확산(oxide diffusion; OD) 레이아웃 패턴(102), 제 2 OD 레이아웃 패턴(104), 복수의 게이트 구조체 레이아웃 패턴들(121, 123, 125, 127, 및 129), 복수의 전도성 피처 레이아웃 패턴들(132, 134, 136, 142, 144, 및 146) 및 복수의 비아 레이아웃 패턴들(150)을 포함한다. 레이아웃 설계(100A)는 또한 제 1 전력 레이아웃 패턴(162), 제 2 전력 레이아웃 패턴(164) 및 게이트 구조체 절단 레이아웃 패턴(166)을 포함한다. 도 1a에서 도시된 컴포넌트들은 셀 경계들(176 및 178)에 의해 각각 포함되는 2개의 로직 셀들(172 및 174)을 형성하도록 배열된다.
셀 경계(176)는 전력 레이아웃 패턴(162)의 중앙을 통해 연장되는 상위 에지(176a)(도 1c), 전력 레이아웃 패턴(164)의 중앙을 통해 연장되는 하위 에지(176b)(도 1c), 게이트 구조체 레이아웃 패턴(121)과 오버랩하는 좌측 에지(176c)(도 1c) 및 게이트 구조체 레이아웃 패턴(125)과 오버랩하는 우측 에지(176d)(도 1c)를 갖는다. 셀 경계(178)는 전력 레이아웃 패턴(162)의 중앙을 통해 연장되는 상위 에지(178a)(도 1c), 전력 레이아웃 패턴(164)의 중앙을 통해 연장되는 하위 에지(178b)(도 1c), 게이트 구조체 레이아웃 패턴(125)과 오버랩하는 좌측 에지(178c)(도 1c) 및 게이트 구조체 레이아웃 패턴(129)과 오버랩하는 우측 에지(178d)(도 1c)를 갖는다. 도 1a에서 도시된 실시예에서, 셀 경계(176)의 우측 에지(176d) 및 셀 경계(178)의 좌측 에지(176c)는 또한 오버랩한다.
OD 레이아웃 패턴(102)은 셀들(172 및 174)을 통해 방향 X를 따라 연장하는 N-웰 영역을 형성하는데 유용하고; OD 레이아웃 패턴(104)은 셀들(172 및 174)을 통해 방향 X를 따라 연장하는 P-웰 영역을 형성하는데 유용하다. 전력 레이아웃 패턴(162)은 셀들(172 및 174)을 통해 방향 X를 따라 연장되고 전력 공급 전압을 전달하도록 구성되는 전력 레일을 형성하는데 유용하고; 전력 레이아웃 패턴(164)은 셀들(172 및 174)을 통해 방향 X를 따라 연장되고 접지 기준 전압을 전달하도록 구성되는 전력 레일을 형성하는데 유용하다.
전도성 피처 레이아웃 패턴(132)은 OD 레이아웃 패턴(102)에 의해 정의된 N-웰 영역 및 대응하는 비아 레이아웃 패턴(150)에 의해 정의된 비아 플러그를 통해 전력 레이아웃 패턴(162)에 의해 정의된 전력 레일을 연결하는 전도성 피처를 형성하는데 유용하다. 전도성 피처 레이아웃 패턴(134)은 OD 레이아웃 패턴(104)에 의해 정의되는 P-웰 영역 및 대응하는 비아 레이아웃 패턴(150)에 의해 정의되는 비아 플러그를 통해 전력 레이아웃 패턴(164)에 의해 정의되는 전력 레일을 연결하는 전도성 피처를 형성하는데 유용하다. 전도성 피처 레이아웃 패턴(136)은 OD 레이아웃 패턴(102)에 의해 정의된 N-웰 영역 및 OD 레이아웃 패턴(104)에 의해 정의되는 P-웰 영역을 연결하는 전도성 피처를 형성하는데 유용하다. 게이트 구조체 레이아웃 패턴(123)은 전도성 피처 레이아웃 패턴(136)과 전도성 피처 레이아웃 패턴들(132 및 134) 간에 있고, N-웰 영역 및 P-웰 영역 위에 게이트 구조체들을 형성하는데 유용하다.
게이트 구조체 레이아웃 패턴들(121, 123, 125, 127, 및 129)은 방향 Y를 따라 연장되고 방향 X를 따라 측정 가능한 피치(PG)를 갖는다. 게이트 구조체 레이아웃 패턴들(121, 123, 125, 127, 및 129)은 복수의 게이트 전극들이 제조되는 복수의 하드 마스크 층들 또는 게이트 전극 피처들을 형성하는데 유용하다. 몇몇 실시예들에서, 피치(PG)는 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작고, 그에 따라, 게이트 구조체 레이아웃 패턴들(121, 123, 125, 127, 및 129)은 미리 결정된 리소그래픽 기술에 기초한 다중-패터닝 프로세스에 대해 유용하다.
게이트 구조체 레이아웃 패턴(123), 전도성 피처 레이아웃 패턴(132), 전도성 피처 레이아웃 패턴(136)은 소스(레이아웃 패턴(132)에 대응함), 드레인(레이아웃 패턴(136)), 및 게이트(레이아웃 패턴(123))를 갖는 P-타입 트랜지스터를 형성하는데 유용하다. 게이트 구조체 레이아웃 패턴(123), 전도성 피처 레이아웃 패턴(134), 및 전도성 피처 레이아웃 패턴(136)은 N-타입 트랜지스터(레이아웃 패턴(134)에 대응함), 드레인(레이아웃 패턴(136)), 및 게이트(레이아웃 패턴(123))를 형성하는데 유용하다. 위에서 나열된 피처들은 함께, 입력(레이아웃 패턴(123)에 대응함), 출력(레이아웃 패턴(136))을 갖는 인버터를 형성하는데 유용하다. 이에 따라, 셀(172)은 인버터 셀이다.
셀(174)에서, 게이트 구조체 레이아웃 패턴(127)은 게이트 구조체 레이아웃 패턴(123)에 대응하고; 전도성 피처 레이아웃 패턴(142)은 전도성 피처 레이아웃 패턴(132)에 대응하고; 전도성 피처 레이아웃 패턴(144)은 전도성 피처 레이아웃 패턴(134)에 대응하고, 전도성 피처 레이아웃 패턴(146)은 전도성 피처 레이아웃 패턴(136)에 대응한다. 그러므로, 게이트 구조체 레이아웃 패턴(127), 전도성 피처 레이아웃 패턴(142), 및 전도성 피처 레이아웃 패턴(146)은 P-타입 트랜지스터를 형성하는데 유용하고; 게이트 구조체 레이아웃 패턴(127), 전도성 피처 레이아웃 패턴(144), 및 전도성 피처 레이아웃 패턴(146)은 N-타입 트랜지스터를 형성하는데 유용하고, 셀(174)은 또한 인버터 셀이다.
게이트 구조체 레이아웃 패턴(125), OD 레이아웃 패턴(102), 전도성 피처 레이아웃 패턴들(136 및 146)은 더미 P-타입 트랜지스터(182)를 형성하는데 유용하다. 게이트 구조체 레이아웃 패턴(125), OD 레이아웃 패턴(104), 및 전도성 피처 레이아웃 패턴들(136 및 146)은 또한 더미 N-타입 트랜지스터(184)를 형성하는데 유용하다. 셀들(172 및 174)을 격리하기 위해, 더미 트랜지스터들(182 및 184)은 더미 트랜지스터(182)의 게이트 전극(레이아웃 패턴(125)에 대응함)을 전력 레일(레이아웃 패턴(162))에 결합(tying)하고; 더미 트랜지스터(184)의 게이트 전극(레이아웃 패턴(125))을 전력 레일(레이아웃 패턴(164))에 결합하고; 게이트 구조체 절단 레이아웃 패턴(166)에 의해 포함되는 레이아웃 패턴(125)에 대응하는 게이트 전극의 부분을 제거함으로써 턴 오프된다.
도 1b는 몇몇 실시예들에 따라 회로의 레이아웃 설계(100B)의 부분의 도면이다. 도 1a의 컴포넌트들과 동일하거나 유사한 도 1b의 컴포넌트들은 동일하거나 유사한 참조 번호들이 주어진다. 레이아웃 설계(100B)는 본 개시의 예시를 용이하기 하기 위한 다른 비-제한적인 예이다.
레이아웃 설계(100A)에 비해, 레이아웃 설계(100B)에서, OD 레이아웃 패턴(102 및 104)은 핀 구조체 레이아웃 패턴들(106 및 108)에 의해 대체되고 및/또는 보충된다. 핀 구조체 레이아웃 패턴들(106 및 108)은 회로의 기판 위에 복수의 핀 구조체들을 형성하는데 유용하다. 레이아웃 설계(100B)에 따라 제조되는 결과적인 트랜지스터들은 다중-게이트 아키텍처를 가지며, 때때로 FinFET들로서 알려진다.
도 1c는 몇몇 실시예들에 따라, 도 1a 또는 도 1b의 회로에 대응하는 레이아웃 설계(100c)의 부분의 도면이다. 도 1a 또는 도 1b의 컴포넌트들과 동일하거나 유사한 도 1c의 컴포넌트들은 동일하거나 유사한 번호들이 주어진다. 레이아웃 설계(100c)는 도 1a 및 도 1b에서 예시된 바와 같은 예들을 약술하며, 본 개시의 예시를 용이하게 하기 위해 도 1a 및 도 1b의 다양한 레이아웃 패턴들을 경시하거나 생략한다.
도 1a와 함께 위에서 예시된 바와 같이, 게이트 전극 구조체 레이아웃 패턴(125)에 대응하는 더미 트랜지스터들(182 및 184)은 턴 오프된다. 더미 트랜지스터들(182 및 184)을 통한 누설 전류를 감소시키기 위해, 더미 트랜지스터들은 그의 문턱 전압들을 증가시키 위한 추가의 프로세싱에 처해진다. 그러므로 레이아웃 패턴들(192 및 194)은 전기 특성 튜닝 프로세스에 처해지는 구역들을 정의하도록 도입된다. 몇몇 실시예들에서, 레이아웃 패턴들(192 및 194)은 또한 게이트 구조체 레이아웃 패턴(123 및 127)에 대응하는 인버터들의 P-타입 및 N-타입 트랜지스터들을 구성하는 트랜지스터와 같은 기능적 트랜지스터들의 전기 특성들을 조정하는데 유용하다.
몇몇 실시예들에서, 레이아웃 패턴들(192 및 194)은 전기 특성 튜닝 프로세스에 처해지는 구역들을 노출하는 마스크 층 내의 개구를 정의하는데 유용하다. 몇몇 실시예들에서, 레이아웃 패턴들(192 및 194)은 전기 특성 튜닝 프로세스가 수행되는 구역들을 노출하기 위한 마스크 층 내의 차단 구역들을 정의하는데 유용하다. 몇몇 실시예들에서, 전기 특성 튜닝 프로세스는 집적 회로의 기능적 트랜지스터의 전력 조정 또는 IC의 더미 트랜지스터의 누설 감소에 유용하다. 몇몇 실시예들에서, 적합한 전기 특성 튜닝 프로세스들은 문턱 전압 튜닝 프로세스 또는 게이트 구조체 트리밍(trimming) 프로세스를 포함한다. 몇몇 실시예들에서, 튜닝 프로세스들을 경험한 트랜지스터들의 영향받는 전기 특성들은 그의 대응하는 문턱 전압들, 턴-온 전류 또는 누설 전류를 포함한다.
몇몇 실시예들에서, 레이아웃 패턴들(192 및 194)은 피치(PG)의 2배보다 더 작은 폭(W1)을 갖는다. 몇몇 실시예들에서, 폭(W1)은 피치(PG)와 동일하다. 몇몇 실시예들에서, 레이아웃 패턴들(192 및 194)은 마스크 레이아웃 층 상에 형성되고, 마스크 레이아웃 층은 피치(PG)와 동일한 최소 피치를 갖는다.
도 2는 몇몇 실시예들에 따른 레이아웃 설계를 형성하는 방법(200)의 흐름도이다. 부가적인 동작들이 도 2에서 도시된 방법(200) 이전에, 그 중간에 및/또는 그 이후에 수행될 수 있고, 몇몇 다른 프로세스들은 본 명세서에서 간략히만 설명될 수 있다는 것이 이해된다.
방법(200)은, 레이아웃 설계의 복수의 게이트 구조체 레이아웃 패턴들의 하나 이상의 세그먼트들에 의해 점유되는 레이아웃 설계의 하나 이상의 구역들이 식별되는 동작(210)에서 시작한다. 하나 이상의 식별된 구역들은 IC를 제조하기 위한 전기 특성 튜닝 프로세스에 처해지는 IC의 하나 이상의 영역들에 대응한다. 몇몇 실시예들에서, 전기 특성 튜닝 프로세스를 수행하는 목적은 대응하는 트랜지스터들의 문턱 전압들을 증가 또는 감소시키기 위한 것이다.
방법은 하나 이상의 구역들과 오버랩하는 레이아웃 패턴들의 세트가 레이아웃 설계의 마스크 레이아웃 층에서 생성되는 동작(220)으로 진행된다. 복수의 게이트 구조체 레이아웃 패턴들은 미리 결정된 피치를 갖는다. 레이아웃 패턴들의 세트는 미리 결정된 피치와 동일한 최소 피치를 갖는다. 몇몇 실시예들에서, 레이아웃 패턴들의 세트 중 제 1 레이아웃 패턴의 폭 또는 레이아웃 패턴들 중 제 1 레이아웃 패턴 및 제 2 레이아웃 패턴 세트 간의 갭은 복수의 게이트 구조체 레이아웃 패턴들의 미리 결정된 피치의 2배 미만이다. 몇몇 실시예들에서, 레이아웃 패턴들의 세트의 제 1 레이아웃 패턴의 폭은 미리 결정된 피치의 정수배이다. 몇몇 실시예들에서, 레이아웃 패턴들의 제 1 레이아웃 패턴 및 제 2 레이아웃 패턴 세트 간의 갭은 미리 결정된 피치의 정수배이다.
도 2의 방법(200)의 구현은 이제 몇 개의 예를 들어 설명될 것이다. 도 3a 내지 3i는 몇몇 실시예들에 따른 다양한 레이아웃 설계들의 부분들의 도면들이다.
도 3a는 몇몇 실시예들에 따라 IC를 제조하기 위한 레이아웃 설계(300A)의 부분의 도면이다. 레이아웃 설계(300A)는 방법(200)에 따라 생성되는 마스크 레이아웃 층에서의 다양한 예시적인 레이아웃 패턴들을 도시하는데 유용하다.
레이아웃 설계(300A)는 도 1a 내지 도 1c의 전력 레이아웃 패턴(164)에 대응하는 전력 레이아웃 패턴(302), OD 레이아웃 패턴(104)에 대응하는 제 1 OD 레이아웃 패턴(304U), 및 OD 레이아웃 패턴(104)에 또한 대응하고 전력 레이아웃 패턴(302)에 대하여 OD 레이아웃 패턴(304U)의 미러링된 레이아웃 패턴인 제 2 OD 레이아웃 패턴(304L)을 포함한다. 에지(176b 및 178b)와 같은 로직 셀들의 에지에 대응하는 기준선(306)은 전력 레이아웃 패턴(302)의 중앙을 통해 연장한다.
레이아웃 설계(300A)는 방법(200)에 대응하는 프로세스에 의해 생성되는 복수의 게이트 구조체 레이아웃 패턴들(310a-310s) 및 레이아웃 패턴들(320a 내지 320m)의 세트를 또한 포함한다. 복수의 게이트 구조체 레이아웃 패턴들(310a 내지 310s)은 방향 Y를 따라 연장되고 방향 X를 따라 측정 가능한 미리 결정된 피치(PG)를 갖는다. 몇몇 실시예들에서, 피치(PG)는 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작으며, 이에 따라, 게이트 구조체 레이아웃 패턴들(310a-310s)은 미리 결정된 리소그래픽 기술에 기초하여 다중-패터닝 프로세스에 대해 유용하다.
복수의 게이트 구조체 레이아웃 패턴들(310a-310s)의 하나 이상의 세그먼트들(312a-312m)에 의해 점유되는 레이아웃 설계(300A)의 하나 이상의 구역들은, 하나 이상의 세그먼트들(312a-312m)이 전기 특성 튜닝에 처해지는 대응하는 트랜지스터들을 표시하도록 식별된다. 전기 특성 튜닝 프로세스는 IC를 제조하기 위해 수행될 것이고, 레이아웃 패턴들(320a-320m)의 세트는 전기 특성 튜닝 프로세스를 수행하기 이전에 마스크 층에 형성되는 하나 이상의 개구들 또는 차단 피처들에 대응한다.
레이아웃 패턴들(320a-320m)의 세트의 각각의 레이아웃 패턴은 방향 X에 따라 측정 가능한 폭(W1)을 갖는다. 폭(W1)은 미리 결정된 피치(PG)의 2배 미만이다. 몇몇 실시예들에서, 폭(W1)은 미리 결정된 피치(PG)와 동일하다. 레이아웃 패턴들(320a-320m)의 세트는 마스크 레이아웃 층의 레이아웃 패턴들의 다수의 가능한 레이아웃 결합들 중 일부를 나타낸다.
일 예에서, 레이아웃 패턴(320a)은 마스크 레이아웃 층의 임의의 다른 레이아웃 패턴들에 인접하지 않은, 기준선(306)에 의해 표현되는 셀 경계와 오버랩하는 에지를 갖는다. 다른 예에서, 레이아웃 패턴들(320b 및 320c)은 각각 셀 경계(306)와 오버랩하는 에지를 가지며, 레이아웃 패턴들(320b 및 320c)은 셀 경계(306)와 오버랩하는 대응하는 에지들에서 서로 인접하다.
다른 예에서, 레이아웃 패턴들(320d 및 320e)은 각각 셀 경계(306)와 오버랩하는 에지를 가지며, 셀 경계(306)와 오버랩하는 에지들 상에서 레이아웃 패턴(320E)의 코너 및 레이아웃 패턴(320E)이 코너는 서로 인접하다. 다른 예에서, 레이아웃 패턴들(320f 및 320g)은, Y 방향과 평행한 기준 축을 중심으로 미러링되는 것을 제외하면, 레이아웃 패턴들(320d 및 320e)의 배열과 유사한 배열을 갖는다.
다른 예에서, 레이아웃 패턴들(320h, 320i, 및 320j)은 각각 셀 경계(306)와 오버랩하는 에지를 갖는다. 셀 경계(306)와 오버랩하는 에지들 상에서 레이아웃 패턴(320i)의 좌측 코너 및 레이아웃 패턴(320h)의 코너는 서로 인접하고, 셀 경계(306)와 오버랩하는 에지들 상에서 레이아웃 패턴(320i)의 우측 코너 및 레이아웃 패턴(320j)의 코너는 서로 인접하다. 레이아웃 패턴들(320h 및 320j)은 방향 X를 따라 측정 가능한 폭(W2)을 갖는 갭에 의해 분리된다. 폭(W2)은 미리 결정된 피치(PG)의 2배보다 작다. 몇몇 실시예들에서, 폭(W2)은 미리 결정된 피치(PG)와 동일하다. 다른 예에서, 레이아웃 패턴들(320k, 320l, 및 320m)은 방향 X와 평행한 기준 축을 중심으로 미러링되는 것을 제외하면 레이아웃 패턴들(320h, 320i, 및 320j)의 배열과 유사한 배열을 갖는다.
도 3b 내지 도 3i는 몇몇 실시예들에 따라 레이아웃 설계들(300B-300I)의 부분들의 도면들이다. 도 3b-3i는 도 3a에서 도시된 예들에 기초한 결합들로서 추가의 예시적인 레이아웃 패턴들을 도시한다. 도 3a의 컴포넌트들과 동일하거나 유사한 도 3b-3i의 컴포넌트들은 동일하거나 유사한 참조 번호들이 주어진다. 게이트 구조체 레이아웃 패턴들 및 OD 레이아웃 패턴들에 대한 참조 번호들이 명확성을 위해 생략된다.
도 3b에서, 레이아웃 설계(300B)는 위에서 예시된 바와 같이 마스크 층을 형성하기 위한 레이아웃 패턴들(330a-330g)의 세트를 포함한다. 레이아웃 패턴들(330a-330g)의 세트의 각각의 레이아웃 패턴들은 폭(W1)을 갖고 기준선(306)을 따라 배열된다. 레이아웃 패턴들(330a-330g)은 기준선(306)에 의해 표현되는 셀 경계와 오버랩하는 대응하는 코너들에서만 서로 인접하다. 레이아웃 패턴들(330a, 330c, 330e, 및 330g)은 폭(W2)을 갖는 대응하는 갭들에 의해 서로 분리된다. 레이아웃 패턴들(330b, 330d, 및 330f)은 폭(W2)을 갖는 대응하는 갭들에 의해 서로 분리된다. 몇몇 실시예들에서, 폭(W1) 및 폭(W2)은 게이트 구조체 레이아웃 패턴들의 미리 결정된 피치(PG)와 동일하다.
도 3c에서, 레이아웃 설계(300B)에 비교하면, 레이아웃 패턴들(330c 및 330e)은 레이아웃 설계(300C)에서 레이아웃 패턴(330h)에 의해 대체된다. 레이아웃 패턴(330h)은 3개의 연속적인 게이트 구조체 레이아웃 패턴들을 커버하고 미리 결정된 피치(PG)의 폭을 갖는, 3 유닛 레이아웃 패턴들을 수용하기에 적합한 구역에 대응한다. 여기서, 레이아웃 패턴(330h)은 미리 결정된 피치(PG)의 3배와 동일한 폭(W3)을 갖는다.
도 3d에서, 레이아웃 설계(300C)와 비교하면, 레이아웃 패턴들(330b-330f)은 레이아웃 설계(300d)에서 레이아웃 패턴(330i)에 의해 대체된다. 레이아웃 패턴(330i)은 5개의 연속적인 게이트 구조체 레이아웃 패턴들을 커버하고, 미리 결정된 피치(PG)의 폭을 갖는, 5 유닛 레이아웃 패턴들(예컨대, 도 3a의 레이아웃 패턴(320a))을 수용하기에 적합한 구역에 대응한다. 여기서 레이아웃 패턴(330i)은 미리 결정된 피치(PG)의 5배와 동일한 폭(W4)를 갖는다.
도 3e에서, 레이아웃 설계(300C)와 비교하면, 레이아웃 패턴들(330d 및 330f)은 레이아웃 설계(300E)에서 레이아웃 패턴(330j)에 의해 대체된다. 레이아웃 패턴(330j)은 2개의 연속적인 게이트 구조체 레이아웃 패턴들을 커버하고 미리 결정된 피치(PG)의 폭을 갖는, 2 유닛 레이아웃 패턴들을 수용하기에 적합한 구역에 대응한다. 또한, 레이아웃 패턴(330b 및 330j)은 폭(W5)을 갖는 갭에 의해 분리된다. 레이아웃 패턴(330b 및 330j) 간의 갭은 2개의 연속적인 게이트 구조체 레이아웃 패턴들에 대응하고 미리 결정된 피치(PG)의 폭을 갖는, 2 유닛 레이아웃 패턴들을 수용하기에 적합한 구역 위에서 연장한다. 여기서, 갭의 폭(W5)은 미리 결정된 피치(PG)의 2배와 동일하다.
도 3c 및 도 3d에서 도시된 실시예들의 변동으로서, 몇몇 실시예들에서, 레이아웃 패턴은 미리 결정된 피치(PG)의 정수배인 폭을 갖는다. 도 3e에서 도시된 실시예의 변동으로서, 몇몇 실시예들에서, 2개의 레이아웃 패턴들은 미리 결정된 피치(PG)의 정수배인 폭을 갖는 갭에 의해 분리된다.
예를 들어, 도 3f에서, 레이아웃 설계(300E)와 비교하면, 레이아웃 패턴(330h)은 레이아웃 설계(300F)에서 레이아웃 패턴(330k)에 의해 대체된다. 레이아웃 패턴(330k)은 레이아웃 패턴(330h)으로서 미리 결정된 피치(PG)의 3배 대신 미리 결정된 피치(PG)의 2배의 폭을 갖는다. 레이아웃 패턴(330k)과 레이아웃 패턴(330g) 간의 갭은 미리 결정된 피치(PG)의 2배의 폭을 갖는다. 도 3g에서 도시된 또 다른 예에서, 레이아웃 설계(300E)에 비해, 레이아웃 패턴들(300b 및 330j)은 레이아웃 설계(300G)에서 레이아웃 패턴(330l)에 의해 대체된다. 레이아웃 패턴(330l)은 미리 결정된 피치(PG)의 7배의 폭을 갖는다.
도 3h는 레이아웃 패턴들(330a, 330m, 330n, 및 330o)을 포함하는 또 다른 예시적인 레이아웃 설계(300H)를 도시한다. 레이아웃 패턴(330a)은 단일 미리 결정된 피치(PG)의 폭을 갖는다. 레이아웃 패턴(330m)은 미리 결정된 피치(PG)의 4배의 폭을 갖는다. 레이아웃 패턴(330n)은 미리 결정된 피치(PG)의 3배의 폭을 갖는다. 레이아웃 패턴(330m)은 미리 결정된 피치(PG)의 2배의 폭을 갖는다. 레이아웃 패턴(330n)은 셀 경계(306)에서 레이아웃 패턴(330a) 및 레이아웃 패턴(330m)에 인접하다. 레이아웃 패턴(330m)은 셀 경계(306)에서 레이아웃 패턴(330n)은 물론 레이아웃 패턴(330o)에 인접하다. 레이아웃 패턴(330a) 및 레이아웃 패턴(330m)은 단일 미리 결정된 피치(PG)의 폭을 갖는 갭에 의해 분리된다. 레이아웃 패턴(330n) 및 레이아웃 패턴(330o)은 미리 결정된 피치(PG)의 2배의 폭을 갖는 갭에 의해 분리된다.
도 3i는 레이아웃 패턴들(330l, 330p, 330r, 및 330g)을 포함하는 또 다른 예시적인 레이아웃 설계(330i)를 도시한다. 레이아웃 패턴(330g)은 단일 미리 결정된 피치(PG)의 폭을 갖는다. 레이아웃 패턴(330l)은 미리 결정된 피치(PG)의 7배의 폭을 갖는다. 레이아웃 패턴(330p)은 미리 결정된 피치(PG)의 2배의 폭을 갖는다. 레이아웃 패턴(330r)은 미리 결정된 피치(PG)의 2배의 폭을 갖는다. 레이아웃 패턴(330l)은 셀 경계(306)에서 레이아웃 패턴들(330p, 330r, 및 330g)에 인접하다. 레이아웃 패턴(330p) 및 레이아웃 패턴(330r)은 단일 미리 결정된 피치(PG)의 폭을 갖는 갭에 의해 분리된다. 레이아웃 패턴(330r) 및 레이아웃 패턴(330g)은 단일 미리 결정된 피치(PG)의 폭을 갖는 갭에 의해 분리된다.
도 4a는 몇몇 실시예들에 따라 제 1 예시적인 문턱 전압 튜닝 프로세스들을 예시하는데 유용한 IC(400A)의 부분의 단면도이다. 도 4a는 대응하는 게이트 구조체들을 통해 절단되지 않은 기준 표면을 따라 취해진다.
IC(400A)는 기판(410), 기판(410)의 상위 표면(410a)으로부터 돌출하는 복수의 핀 구조체들(412, 414 및 416), 기판(410)의 상위 표면(410a) 위에 있고 핀 구조체들(412, 414 및 416)을 부분적으로 커버하는 격리 층(422) 및 격리 층(422) 및 핀 구조체들(412 및 416) 위의 마스크 층(424)을 포함한다. IC(400A)의 다양한 컴포넌트들은 제 1 트랜지스터 영역(432), 제 2 트랜지스터 영역(434) 및 제 3 트랜지스터 영역(436)에 배열된다. 제 1 트랜지스터 영역(432)은 제 1 타입의 트랜지스터에 대응하고, 제 2 트랜지스터 영역(434) 및 제 3 트랜지스터 영역(436)은 제 2 타입의 트랜지스터에 대응한다. 몇몇 실시예들에서, 제 1 타입의 트랜지스터는 N-타입 트랜지스터를 지칭하고, 제 2 타입의 트랜지스터는 P-타입 트랜지스터를 지칭한다. 몇몇 실시예들에서, 제 1 타입의 트랜지스터는 P-타입 트랜지스터를 지칭하고, 제 2 타입의 트랜지스터는 N-타입 트랜지스터를 지칭한다.
마스크 층(424)은 그 내부에 정의되고 핀 구조체들(414)의 일부를 노출하는 개구(426)를 갖는다. 몇몇 실시예들에서, 마스크 층(422)은 도 3a의 레이아웃 패턴(320a-320m) 또는 도 3b-3g의 330a-330h의 세트를 포함하는 마스크 레이아웃 층에 따라 형성된다. 몇몇 실시예들에서, 개구(426)는 레이아웃 패턴들(320a-320m 또는 330a-330h)의 세트에 따라 정의된다. 도 4a에서, 트랜지스터 영역들(434 및 436)에 형성되는 트랜지스터들은 동일한 타입으로 이루어진다. 그러나 트랜지스터 영역(434)에 형성되는 트랜지스터는 개구(426)에 의해 노출되고, 이에 따라 그의 전기 특성을 조정하도록 프로세싱될 것이다.
예를 들어, 주입 프로세스(440)는 핀 구조체들(414)의 유효 도핑 농도를 조정하도록 수행된다. 몇몇 실시예들에서, 주입 프로세스(440)는 동일한 타입의 트랜지스터들을 형성하는데 유용한 상대(counterpart) 핀 구조체들(416)과의 압박에 의해 핀 구조체들(414)의 유효 도핑 농도를 증가 또는 감소시킨다. 그 결과, 트랜지스터 영역(434)에서 결과적인 트랜지스터의 문턱 전압은 트랜지스터 영역(436)에서 트랜지스터의 문턱 전압과 상이하다. 몇몇 실시예들에서, 영역들(434 및 436)에서 결과적인 트랜지스터들이 N-타입 트랜지스터들인 경우, 핀 구조체(414)의 P-타입 도핑 농도의 증가는 문턱 전압을 더 작게 하고, 핀 구조체(414)의 P-타입 도핑 농도의 감소는 문턱 전압을 더 크게 하다. 몇몇 실시예들에서, 영역들(434 및 436)에서 결과적인 트랜지스터들이 P-타입 트랜지스터들인 경우, 핀 구조체(414)의 N-타입 도핑 농도의 증가는 문턱 전압을 더 낮게 하고, 핀 구조체(414)의 N-타입 도핑 농도의 감소는 문턱 전압을 더 크게 한다.
도 4b는 몇몇 실시예들에 따라 제 2 예시적인 문턱 전압 튜닝 프로세스들을 예시하는데 유용한 IC(400B)의 부분의 단면도이다. 도 4a의 컴포넌트들과 동일하거나 유사한 도 4b의 컴포넌트들은 동일한 참조 번호들이 주어진다. 도 4b는 대응하는 게이트 구조체들(452, 454, 및 456)을 통해 절단되는 기준 표면을 따라 취해진다.
IC(400A)에 비교하면, 개구(426)에서 주입 프로세스(440)를 수행하는 대신, 게이트 전극 구조체(454)는 전극 구조체(452 및 456)의 것들과 상이한 물질 및/또는 구조체를 갖도록 형성된다. 몇몇 실시예들에서, 게이트 전극 구조체(454)는 게이트 전극(456)의 것과 상이한 일함수 금속을 갖는 물질을 갖는다. 그 결과, 트랜지스터 영역(434)에서 결과적인 트랜지스터의 문턱 전압은 트랜지스터 영역(436)에서 트랜지스터의 문턱 전압과 상이하다.
몇몇 실시예들에서, 도 4a 및 도 4b에서 예시되는 바와 같은 프로세스들은 둘 다 IC에서 트랜지스터의 문턱 전압을 조정하도록 수행된다. 몇몇 실시예들에서, 도 4a 및 도 4b에 의해 예시된 바와 같은 프로세스들 중 단지 하나 만이 IC에서 트랜지스터의 문턱 전압을 조정하도록 수행된다.
몇몇 실시예들에서, 도 1a 내지 도 1c의 더미 트랜지스터들(182 및 184)에 대응하는 더미 트랜지스터들은 문턱 전압 튜닝 프로세스들을 수행할 때 레이아웃 패턴들(192 및 194)에 대응하는 레이아웃 패턴들에 따라 노출되거나 차단될 것이다.
도 5a 내지 도 5b는 몇몇 실시예들에 따라 게이트 구조체 트리밍 프로세스를 예시하는데 유용한 IC(500)의 부분의 단면도들이다.
도 5a에서, IC(500)는 기판(510), 기판(510) 위의 폴리실리콘 층(520), 폴리실리콘 층(520) 위의 복수의 하드 마스크 피처들(532a-532f) 및 폴리실리콘 층(520) 및 하드 마스크 피처들(532a-532c 및 532e-532f) 위의 마스크 층(542)을 포함한다. 하드 마스크 피처들(532a-532f)은 레이아웃 패턴들(121-129)(도 1) 또는 310a-310s(도 3a)과 같은 복수의 게이트 구조체 레이아웃 패턴들에 따라 패터닝된다. 마스크 층(542)은 그 내부에 정의된 개구(544)를 갖고, 개구(544)는 레이아웃 패턴들(320a-320m(도 3a) 또는 330a-330h(도 3b-3g))와 같은 레이아웃 패턴들의 세트를 갖는 마스크 레이아웃 층에 따라 형성된다. 도 5a에서, 제 1 에칭 프로세스(550)는 하드 마스크 피처들(532d)의 폭을 감소시키도록 수행된다.
도 5b에서, 제 1 에칭 프로세스 이후, 하드 마스크 피처들(532d)은 더 작은 폭을 갖는 하드 마스크 피처들(532d')이 되도록 트리밍된다. 마스크 층(542)은 제거되고, 이어서 제 2 에칭 프로세스(550)는 폴리실리콘 층(520)을 복수의 폴리실리콘 피처들(522-522f)로 패터닝하도록 수행된다. 폴리실리콘 피처들(522a-522f)은 후속 게이트 대체 프로세스에 처해지는 게이트 구조체들 또는 더미 게이트 구조체들로서 유용하다. 폴리실리콘 피처(522d)는 다른 폴리실리콘 피처들(522a-522c 및 522e-522f)의 폭보다 더 작은 폭을 갖기 때문에, 폴리실리콘 피처(522d)에 대응하는 결과적인 트랜지스터는 폴리실리콘 피처(522a-522c 및 522e-522f)에 대응하는 동일한 타입의 결과적인 트랜지스터들보다 더 빠른 동작 속도를 갖는다.
몇몇 실시예들에서, 도 1a 내지 도 1c에서 도시된 더미 트랜지스터들(182 및 184)에 대응하는 더미 트랜지스터들은 게이트 구조체 트리밍 프로세스를 수행할 때 레이아웃 패턴들(192 및 194)에 대응하는 레이아웃 패턴들에 따라 차단될 것이다.
도 6은 몇몇 실시예들에 따라 IC를 제조하는 방법(600)의 흐름도이다. 부가적인 동작들이 도 6에서 도시된 방법(600) 이전에, 그 중간에 및/또는 그 이후에 수행될 수 있고 몇몇 다른 프로세스들은 본 명세서에서 단지 간략히만 설명될 수 있다는 것이 이해될 것이다.
방법(600)은 복수의 패터닝된 피처들이 레이아웃 패턴들(121-129(도 1) 또는 310a-310s(도 3a))과 같은 복수의 게이트 구조체 레이아웃 패턴들에 따라 형성되는 동작(610)에서 시작한다. 복수의 패터닝된 피처들은 미리 결정된 리소그래픽 기술에 기초하여 다중-패터닝 프로세스를 이용하여 형성된다. 이에 따라, 복수의 패터닝된 피처들은 도 3a에서 방향 Y에 대응하는 제 1 방향을 따라 연장되고, 방향 X를 따라 측정 가능한, 도 3a의 피치(PG)에 대응하는 미리 결정된 피치를 갖는다. 몇몇 실시예들에서, 피치(PG)는 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작다. 몇몇 실시예들에서, 복수의 패터닝된 피처들은 도 5a의 하드 마스크 피처들(532a 내지 532f) 또는 하드 마스크 피처들(522a-522f)에 따라 형성되는 폴리실리콘 피처들에 대응한다.
프로세스는 마스크 층이 복수의 패터닝된 피처들 위에 형성되는 동작(620)으로 진행된다. 마스크 층은 그 내부에 정의되는 하나 이상의 개구들을 포함하며, 하나 이상의 개구들은 복수의 패터닝된 피처들의 하나 이상의 세그먼트들에 대응하는 하나 이상의 영역들을 노출한다. 몇몇 실시예들에서, 마스크 층은 그 내부에 정의된 개구(544)를 갖는, 도 5a의 마스크 층(542)에 대응한다. 하나 이상의 개구들은 도 3a 내지 도 3g의 레이아웃 패턴들(320a-320m 또는 330a-330l)과 같이, 마스크 레이아웃 층의 레이아웃 패턴들의 세트에 따라 정의된다. 그러므로, 몇몇 실시예들에서, 하나 이상의 개구들은 복수의 패터닝된 피처들의 미리 결정된 피치(PG)와 동일한 최소 피치를 갖는다.
프로세스는, 전기 특성 튜닝 프로세스가 노출된 하나 이상의 구역들 상에서 수행되는 동작(630)으로 진행된다. 몇몇 실시예들에서, 전기 특성 튜닝 프로세스는 도 4a 및 도 4b와 함께 예시되는 문턱 전압 튜닝 프로세스 또는 도 5와 함께 예시되는 바와 같은 게이트 구조체 트리밍 프로세스를 포함한다.
도 7은 몇몇 실시예들에 따른 레이아웃 설계 시스템(700)의 블록도이다. 레이아웃 설계 시스템(700)은 도 2에서 개시된 방법을 구현하는데 유용하고 도 1 및 도 3a 내지 도 3g와 함께 추가로 설명된다.
시스템(700)은 버스(750)를 통해 서로 통신 가능하게 커플링되는 하드웨어 프로세서(710), 비-일시적인 컴퓨터 판독 가능한 저장 매체(720), 외부 회로에 커플링되는 입력/출력 인터페이스(730) 및 네트워크 인터페이스(740)를 포함한다.
저장 매체(720)는 실행 가능한 명령들(722)의 세트로 인코딩된다. 프로세서(710)는 시스템(700)이 도 2에서 도시된 동작들 중 일부 또는 모두 다를 수행하는데 유용하게 되게 하기 위해 실행 가능한 명령들(722)의 세트를 실행하도록 구성된다. 몇몇 실시예들에서, 프로세서(710)는 중앙 처리 장치(central processing unit; CPU), 다중-프로세서, 분산된 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC) 및/또는 적합한 프로세싱 유닛이다.
몇몇 실시예들에서, 컴퓨터 판독 가능한 저장 매체(720)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능한 저장 매체(720)는 반도체 또는 고상 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 고정식 자기 디스크 및/또는 광학 디스크를 포함한다. 광학 디스크들을 이용하는 몇몇 실시예들에서, 컴퓨터 판독 가능한 저장 매체(720)는 컴팩트 디스크-판독 전용 메모리(compact disk-read only memory; CD-ROM), 컴팩트 디스크-판독/기록(compact disk-read/write; CD-R/W) 및/또는 디지털 다용도 디스크(digital video disc; DVD)를 포함한다.
몇몇 실시예들에서, 저장 매체(720)는 시스템(700)이 도 2에서 도시된 바와 같은 방법을 수행하게 하도록 구성되는 실행 가능한 명령들의 세트(722)를 저장한다. 몇몇 실시예들에서, 저장 매체(720)는 또한 레이아웃 설계 파일(724), 게이트 구조체 레이아웃 패턴들의 식별된 세그먼트들(726) 및/또는 임의의 중간 데이트(intermediate date)(728)와 같이 방법을 수행하는 동안 생성되거나 방법(200)을 수행하는데 필요한 정보를 저장한다 .
네트워크 인터페이스(740)는 시스템(700)이, 하나 이상의 다른 컴퓨터 시스템들이 연결된 네트워크(760)와 통신하도록 허용한다. 네트워크 인터페이스(740)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 몇몇 실시예들에서, 도 2의 방법은 2개 이상의 시스템에서 구현되며, 실행 가능한 명령들 또는 레이아웃 설계 정보는 네트워크(760)를 통해 상이한 시스템(700) 간에 교환된다.
일 실시예에 따라, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법이 개시된다. 이 방법은 레이아웃 설계의 복수의 게이트 구조체 레이아웃 패턴들의 하나 이상의 세그먼트들에 의해 점유되는 레이아웃 설계에서 하나 이상의 구역들을 식별하는 단계; 및 식별된 하나 이상의 구역들과 오버랩하는 레이아웃 패턴들의 세트를 생성하는 단계를 포함한다. 하나 이상의 구역들은 IC를 제조하기 위한 전기 특성 튜닝 프로세스에 처해지는 IC의 하나 이상의 영역들에 대응한다. 복수의 게이트 구조체 레이아웃 패턴들은 제 1 방향을 따라 연장되고 제 2 방향을 따라 측정 가능한 미리 결정된 피치를 갖는다. 미리 결정된 피치는 미리 결정된 리소그래픽 기술(predetermined lithographic technology)의 공간 해상도보다 더 작다. 레이아웃 패턴들의 세트는 전기 특성 튜닝 프로세스를 수행하기 이전에 마스크 층에서 형성될 하나 이상의 개구들에 대응한다. 레이아웃 패턴들의 세트의 제 1 레이아웃 패턴은 제 2 방향을 따라 측정 가능한 폭을 갖고, 제 1 레이아웃 패턴의 폭은 미리 결정된 피치의 2배보다 작다.
다른 실시예에 따라, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법이 개시된다. 이 방법은 레이아웃 설계의 복수의 게이트 구조체 레이아웃 패턴들의 하나 이상의 세그먼트들에 의해 점유되는 레이아웃 설계에서의 하나 이상의 구역들을 식별하는 단계; 및 식별된 하나 이상의 구역들과 오버랩하는 레이아웃 패턴들의 세트를 생성하는 단계를 포함한다. 하나 이상의 구역들은 IC를 제조하기 위한 전기 특성 튜닝 프로세스에 처해지는 IC의 하나 이상의 영역들에 대응한다. 복수의 게이트 구조체 레이아웃 패턴들은 제 1 방향을 따라 연장되고 제 2 방향을 따라 측정 가능한 미리 결정된 피치를 갖는다. 미리 결정된 피치는 미리 결정된 리소그래피 기술의 공간 해상도보다 더 작다. 레이아웃 패턴들의 세트는 전기 특성 튜닝 프로세스를 수행하기 이전에 마스크 층에 형성될 하나 이상의 개구들에 대응한다. 레이아웃 패턴들의 세트의 제 1 레이아웃 패턴 및 제 2 레이아웃 패턴은 제 2 방향을 따라 제 1 갭에 의해 분리되고, 제 2 방향을 따라 측정 가능한 제 1 갭의 폭은 미리 결정된 피치의 2배보다 작다.
다른 실시예에 따라, 집적 회로(IC)를 제조하기 위한 레이아웃 설계가 개시된다. 레이아웃 설계는 제 1 레이아웃 층 및 제 2 레이아웃 층을 포함한다. 제 1 레이아웃 층은 복수의 게이트 구조체 레이아웃 패턴들을 포함한다. 복수의 게이트 구조체 레이아웃 패턴들은 제 1 방향을 따라 연장되고 제 2 방향을 따라 측정 가능한 미리 결정된 피치를 갖고, 미리 결정된 피치는 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작다. 제 2 레이아웃 층은 하나 이상의 개구 영역들에 기초하여 배열디는 마스크 레이아웃 패턴들의 세트를 포함한다. 하나 이상의 개구 영역들은 전기 특성 튜닝 프로세스에 처해지는 하나 이상의 게이트 구조체들에 대응하는 복수의 게이트 구조체 레이아웃 패턴들 중 하나 이상과 오버랩한다. 마스크 레이아웃 패턴들의 세트의 제 1 마스크 레이아웃 패턴은 제 2 방향을 따라 측정 가능한 폭을 갖고, 제 1 마스크 레이아웃 패턴의 폭은 미리 결정된 피치와 동일하다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조체를 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조체들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달아야 한다.

Claims (10)

  1. 집적 회로(IC: integrated circuit)를 제조하기 위한 레이아웃 설계를 형성하는 방법에 있어서,
    상기 레이아웃 설계의 복수의 게이트 구조체 레이아웃 패턴들의 하나 이상의 세그먼트들에 의해 점유되는 레이아웃 설계에서 하나 이상의 구역(area)들을 식별하는 단계로서, 상기 하나 이상의 구역들은 상기 IC를 제조하기 위한 전기 특성 튜닝 프로세스에 처해지는(subject) 상기 IC의 하나 이상의 영역들에 대응하고 상기 복수의 게이트 구조체 레이아웃 패턴들은 제 1 방향을 따라 연장되고 제 2 방향을 따라 측정 가능한 미리 결정된 피치를 갖고, 상기 미리 결정된 피치는 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작은 것인, 상기 하나 이상의 구역들을 식별하는 단계; 및
    상기 식별된 하나 이상의 구역들과 오버랩하는 레이아웃 패턴들의 세트를 생성하는 단계를 포함하고,
    상기 레이아웃 패턴들의 세트는 상기 전기 특성 튜닝 프로세스를 수행하기 이전에 마스크 층에서 형성될 하나 이상의 개구들에 대응하고, 상기 레이아웃 패턴들의 세트의 제 1 레이아웃 패턴은 상기 제 2 방향을 따라 측정 가능한 폭을 갖고, 상기 제 1 레이아웃 패턴의 폭은 상기 미리 결정된 피치의 2배보다 작은 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 레이아웃 패턴의 세트의 제 2 레이아웃 패턴은 상기 제 2 방향을 따라 측정 가능한 폭을 갖고, 상기 제 2 레이아웃 패턴의 폭은 상기 미리 결정된 피치의 정수배인 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 전기 특성 튜닝 프로세스는 상기 IC의 더미 트랜지스터의 누설 감소 또는 상기 IC의 기능적 트랜지스터의 전력 조정에 사용 가능한 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 레이아웃 패턴들의 세트는 제 2 레이아웃 패턴을 포함하고,
    상기 제 1 레이아웃 패턴은 상기 레이아웃 설계의 셀 경계와 오버랩하는 에지를 갖고,
    상기 제 2 레이아웃 패턴은 상기 레이아웃 설계의 셀 경계와 오버랩하는 에지를 갖는 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 레이아웃 패턴의 에지 및 상기 제 2 레이아웃 패턴의 에지는 서로 인접하는 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  6. 제 4 항에 있어서,
    상기 제 1 레이아웃 패턴의 에지 상의 제 1 레이아웃 패턴의 제 1 코너와 상기 제 2 레이아웃 패턴의 에지 상의 제 2 레이아웃 패턴의 코너는 서로 인접하는 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 레이아웃 패턴들의 세트는 제 3 레이아웃 패턴을 더 포함하고,
    상기 제 3 레이아웃 패턴은 상기 레이아웃 설계의 셀 경계와 오버랩하는 에지를 갖고,
    상기 제 1 레이아웃 패턴의 에지 상의 제 1 레이아웃 패턴의 제 2 코너와 상기 제 3 레이아웃 패턴의 에지 상의 제 3 레이아웃 패턴의 코너는 서로 인접하는 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 전기 특성 튜닝 프로세스는 문턱 전압 튜닝 프로세스 또는 게이트 구조체 트리밍 프로세스를 포함하는 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  9. 집적 회로(IC: integrated circuit)를 제조하기 위한 레이아웃 설계를 형성하는 방법에 있어서,
    상기 레이아웃 설계의 복수의 게이트 구조체 레이아웃 패턴들의 하나 이상의 세그먼트들에 의해 점유되는 상기 레이아웃 설계에서의 하나 이상의 구역(area)들을 식별하는 단계로서, 상기 하나 이상의 구역들은 상기 IC를 제조하기 위한 전기 특성 튜닝 프로세스에 처해지는(subject) 상기 IC의 하나 이상의 영역들에 대응하고, 상기 복수의 게이트 구조체 레이아웃 패턴들은 제 1 방향을 따라 연장되고 제 2 방향을 따라 측정 가능한 미리 결정된 피치를 갖고, 상기 미리 결정된 피치는 미리 결정된 리소그래피 기술의 공간 해상도보다 더 작은 것인, 상기 하나 이상의 구역들을 식별하는 단계; 및
    상기 식별된 하나 이상의 구역들과 오버랩하는 레이아웃 패턴들의 세트를 생성하는 단계를 포함하고,
    상기 레이아웃 패턴들의 세트는 상기 전기 특성 튜닝 프로세스를 수행하기 이전에 마스크 층에 형성될 하나 이상의 개구들에 대응하고,
    상기 레이아웃 패턴들의 세트의 제 1 레이아웃 패턴 및 제 2 레이아웃 패턴은 상기 제 2 방향을 따라 제 1 갭에 의해 분리되고, 상기 제 2 방향을 따라 측정 가능한 상기 제 1 갭의 폭은 상기 미리 결정된 피치의 2배보다 작은 것인, 집적 회로(IC)를 제조하기 위한 레이아웃 설계를 형성하는 방법.
  10. 레이아웃 설계에 기반하여 제조된 집적 회로(IC: integrated circiut)에 있어서, 상기 레이아웃 설계는,
    복수의 게이트 구조체 레이아웃 패턴들을 포함하는 제 1 레이아웃 층으로서, 상기 복수의 게이트 구조체 레이아웃 패턴들은 제 1 방향을 따라 연장되고 제 2 방향을 따라 측정 가능한 미리 결정된 피치를 갖고, 상기 미리 결정된 피치는 미리 결정된 리소그래픽 기술의 공간 해상도보다 더 작은 것인, 상기 제 1 레이아웃 층; 및
    하나 이상의 개구 영역들에 기초하여 배열되는 마스크 레이아웃 패턴들의 세트를 포함하는 제 2 레이아웃 층을 포함하고,
    상기 하나 이상의 개구 영역들은 전기 특성 튜닝 프로세스에 처해지는(subject) 하나 이상의 게이트 구조체들에 대응하는 상기 복수의 게이트 구조체 레이아웃 패턴들 중 하나 이상과 오버랩하고, 상기 마스크 레이아웃 패턴들의 세트의 제 1 마스크 레이아웃 패턴은 제 2 방향을 따라 측정 가능한 폭을 갖고, 상기 제 1 마스크 레이아웃 패턴의 폭은 상기 미리 결정된 피치와 동일한 것인, 집적 회로(IC).
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