KR102628894B1 - 단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법 - Google Patents

단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법 Download PDF

Info

Publication number
KR102628894B1
KR102628894B1 KR1020180155192A KR20180155192A KR102628894B1 KR 102628894 B1 KR102628894 B1 KR 102628894B1 KR 1020180155192 A KR1020180155192 A KR 1020180155192A KR 20180155192 A KR20180155192 A KR 20180155192A KR 102628894 B1 KR102628894 B1 KR 102628894B1
Authority
KR
South Korea
Prior art keywords
gate
pitch
metal
unit wiring
integrated circuit
Prior art date
Application number
KR1020180155192A
Other languages
English (en)
Other versions
KR20200068338A (ko
Inventor
김민수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180155192A priority Critical patent/KR102628894B1/ko
Priority to US16/506,389 priority patent/US11031384B2/en
Priority to DE102019120292.2A priority patent/DE102019120292B4/de
Priority to CN201910992060.9A priority patent/CN111276479A/zh
Publication of KR20200068338A publication Critical patent/KR20200068338A/ko
Application granted granted Critical
Publication of KR102628894B1 publication Critical patent/KR102628894B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Abstract

집적 회로는 반도체 기판, 복수의 게이트 라인들 및 복수의 금속 라인들을 포함한다. 상기 복수의 게이트 라인들은 상기 반도체 기판 상부의 게이트 층에서 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되어 형성된다. 상기 복수의 금속 라인들은 상기 게이트 층 상부의 도전 층에서 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되어 형성된다. 상기 복수의 금속 라인들의 6N개의(N은 자연수) 금속 라인들 및 상기 복수의 게이트 라인들의 4N개의 게이트 라인들은 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성한다. 상기 단위 배선 구조를 통하여 설계 효율을 향상시키고 집적 회로의 성능을 향상시킬 수 있다.

Description

단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법{Integrated circuits and methods of manufacturing and designing the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 단위 배선 구조를 갖는 집적 회로 및 상기 집적 회로의 제조 방법 및 설계 방법에 관한 것이다.
일반적으로 집적 회로의 설계를 위하여 스탠다드 셀(standard cell)들이 이용될 수 있다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들은 셀 라이브러리에 저장된다. 집적 회로의 설계시 스탠다드 셀들은 셀 라이브러리로부터 추출되어 집적 회로의 레이아웃 상의 적절한 위치들에 배치된다. 이후 배치된 스탠다드 셀들을 전기적으로 서로 연결하는 라우팅이 수행된다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들을 이용하여 집적 회로를 설계한다. 스탠다드 셀들의 구성 또는 레이아웃에 따라서 집적 회로의 설계 효율이 결정될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 설계에 적합한 구조를 갖는 집적 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 배선 구조의 제조 방법 및 설계 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 반도체 기판, 복수의 게이트 라인들 및 복수의 금속 라인들을 포함한다. 상기 복수의 게이트 라인들은 상기 반도체 기판 상부의 게이트 층에서 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되어 형성된다. 상기 복수의 금속 라인들은 상기 게이트 층 상부의 도전 층에서 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되어 형성된다. 상기 복수의 금속 라인들의 6N개의(N은 자연수) 금속 라인들 및 상기 복수의 게이트 라인들의 4N개의 게이트 라인들은 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 제조 방법은, 반도체 기판 상부의 게이트 층에 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되는 복수의 게이트 라인들을 형성하는 단계 및 상기 복수의 게이트 라인들의 4N개의 게이트 라인들(N은 자연수) 및 6N개의 금속 라인들이 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성하도록, 상기 게이트 층 상부의 도전 층에 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되는 복수의 금속 라인들을 형성하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 설계 방법은, 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 복수의 스탠다드 셀들을 포함하는 스탠다드 셀 라이브러리(standard cell library)를 제공하는 단계, 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계 및 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다. 상기 집적 회로는, 반도체 기판, 상기 반도체 기판 상부의 게이트 층에서 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되어 형성되는 복수의 게이트 라인들 및 상기 게이트 층 상부의 도전 층에서 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되어 형성되는 복수의 금속 라인들을 포함한다. 상기 복수의 금속 라인들의 6N개의(N은 자연수) 금속 라인들 및 상기 복수의 게이트 라인들의 4N개의 게이트 라인들은 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성한다.
본 발명의 실시예들에 따른 집적 회로, 상기 집적 회로의 제조 방법 및 설계 방법은 단위 배선 구조를 통하여 설계 효율을 향상시키고 집적 회로의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로의 제조 방법을 나타내는 순서도이다.
도 2은 본 발명의 실시예들에 따른 집적 회로의 레이아웃을 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 집적 회로의 레이아웃을 나타내는 사시도이다.
도 4a 내지 4i는 본 발명의 실시예들에 따른 집적 회로의 제조 방법을 위한 패터닝 공정들을 설명하기 위한 도면들이다.
도 5 내지 10은 본 발명의 실시예들에 따른 집적 회로에 적용되는 단위 배선 구조의 실시예들을 나타내는 도면들이다.
도 11은 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이다.
도 12a, 12b 및 12c는 도 11의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 13은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 15는 도 14의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 16은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 본 발명의 실시예들에 따른 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로의 제조 방법을 나타내는 순서도이다.
도 1을 참조하면, 반도체 기판 상부의 게이트 층에 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되는 복수의 게이트 라인들을 형성한다(S100).
상기 복수의 게이트 라인들의 4N개의 게이트 라인들(N은 자연수) 및 6N개의(N은 자연수) 금속 라인들이 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성하도록, 상기 게이트 층 상부의 도전 층에 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되는 복수의 금속 라인들을 형성한다(S200).
실시예들에 따라서, 상기 복수의 금속 라인들은 자기 정렬 더블 패터닝(SADP, self-aligned double pattering) 또는 자기 정렬 쿼드러플 패터닝(SAQP, self-aligned quadruple patterning)에 의해 형성될 수 있다. 또한 실시예들에 따라서, 상기 복수의 게이트 라인들은 싱글 패터닝(single patterning)(또는 다이렉트 패터닝(direct patterning)), 자기 정렬 더블 패터닝 또는 자기 정렬 쿼드러플 패터닝에 의해 형성될 수 있다. 상기 싱글 패터닝, 상기 자기 정렬 더블 패터닝 및 상기 자기 정렬 쿼드러플 패터닝에 대해서는 도 4a 내지 4i를 참조하여 후술한다.
상기 복수의 단위 배선 구조들의 각각의 단위 배선 구조는 동일한 서브 배선 구조들로 분할되지 않는 최소 단위의 배선 구조에 해당한다.
일 실시예에서, 상기 각각의 단위 배선 구조는 6개의 금속 라인들 및 4개의 게이트 라인들을 포함할 수 있다. 이 경우, 상기 단위 배선 구조는 3개의 금속 라인들 및 2개의 게이트 라인들을 각각 포함하는 2개의 동일한 서브 배선 구조들로 분할되지 않는다.
다른 실시예에서, 상기 각각의 단위 배선 구조는 12개의 금속 라인들 및 8개의 게이트 라인들을 포함할 수 있다. 이 경우, 상기 단위 배선 구조는 3개의 금속 라인들 및 2개의 게이트 라인들을 각각 포함하는 4개의 동일한 서브 배선 구조들로 분할되지 않고, 상기 단위 배선 구조는 6개의 금속 라인들 및 4개의 게이트 라인들을 각각 포함하는 2개의 동일한 서브 배선 구조들로 분할되지 않는다.
공정 미세화로 인해 하나의 집적 회로에 집적될 수 있는 트랜지스터들의 개수는 기하수급수적으로 늘어나고 있다. 이 때문에 커스텀 설계(custom design)보다는 표준화된 로직 게이트들을 규격화한 스탠다드 셀들을 포함하는 스탠다드 셀 라이브러리(standard cell library)를 이용하여 집적 회로가 설계된다. 스탠다드 셀 라이브러리, 로직 동기화 툴(logic synthesizing tool), 자동 배치-라우팅 툴(auto placement and routing tool)을 이용하여 비교적 자동화된 방법으로 복잡한 집적 회로를 구성하여 원하는 기능을 실현하고 있다.
자동화를 위해 스탠다드 셀들은 일정한 행들을 형성하도록 배치되며, 실제로 제조된 집적 회로의 이러한 행들은 광학적 오차 등을 제외하고 규칙적인 간격을 가지고 있다. 한편, 게이트 라인들은 열 방향으로 길게 신장되고 행 방향으로 반복적으로 배열된다. 게이트 라인들의 상부의 금속 라인들은 양방향(bi-directional) 또는 단방향(uni-directional)으로 구현된다. 통상적으로 금속 라인들은 양방향으로 구현되는 경우가 많지만 상부의 금속 층들로 올라갈수록 단방향으로 구현되는 경우가 많다.
이러한 게이트 라인들과 금속 라인들은 그 간격이 매우 촘촘하기 때문에 리소그래피 공정에서 패턴의 한계점으로 작용하고 있다. 게이트 라인들의 간격과 게이트 라인들과 같은 방향으로 신장되는 금속 라인들의 간격이 서로 같지 않을 경우 그 간격의 주기 차이로 에일리어싱(aliasing)이 발생되어 특정 금속 트랙(metal track)을 사용할 수 없는 등 설계의 어려움이 발생하게 된다.
본 발명에서는 이러한 문제점을 해결하고 공정에서 제공하는 게이트 라인들과 금속 라인들의 자원을 극대화할 수 있도록, 게이트 라인들과 동일한 방향으로 방향으로 길게 신장되는 상부 금속 라인들을 형성함에 있어서 최적화되어 배치될 수 있는 구조에 관한 것이다. 본 발명의 실시예들에 따른 집적 회로, 상기 집적 회로의 제조 방법 및 설계 방법은 단위 배선 구조를 통하여 설계 효율을 향상시키고 집적 회로의 성능을 향상시킬 수 있다.
이하 전술한 도전 층(CCL)은 컬럼 도전 층으로, 금속 라인들은 컬럼 금속 라인들이라 칭할 수도 있다. 여기서 컬럼 금속 라인은 제2 방향(Y)으로 길게 신장되는 금속 라인을 나타내기 위한 표현이며 “컬럼”이라는 용어가 특정한 방향을 지칭하는 것은 아니다.
도 2은 본 발명의 실시예들에 따른 집적 회로의 레이아웃을 나타내는 단면도이고, 도 3은 본 발명의 실시예들에 따른 집적 회로의 레이아웃을 나타내는 사시도이다.
도 2 및 3을 참조하면, 본 발명의 실시예들에 따른 집적 회로는 반도체 기판(미도시), 복수의 게이트 라인들(GL1~GL4N) 및 복수의 컬럼 금속 라인들(ML1~ML6N)을 포함한다.
복수의 게이트 라인들(GL1~GL4N)은 상기 반도체 기판 상부의 게이트 층(GTL)에서 제1 방향(X)으로 배열되고 제1 방향(X)과 수직한 제2 방향(Y)으로 신장되어 형성된다. 복수의 게이트 라인들(GL1~GL4N)의 적어도 일부는 복수의 게이트 세그먼트들로 분할될 수 있다.
복수의 컬럼 금속 라인들(ML1~ML6N)은 게이트 층(GTL) 상부의 컬럼 도전 층(CCL)에서 제1 방향(X)으로 배열되고 제2 방향(Y)으로 신장되어 형성된다. 복수의 게이트 라인들(GL1~GL4N)의 적어도 일부는 복수의 게이트 세그먼트들로 분할될 수 있고, 복수의 컬럼 금속 라인들(ML1~ML6N)의 적어도 일부는 복수의 금속 세그먼트들로 분할될 수 있다.
도 2 및 3에 도시된 바와 같이, 복수의 컬럼 금속 라인들(ML1~ML6N) 의 6N개의(N은 자연수) 컬럼 금속 라인들 및 복수의 게이트 라인들(GL1~GL4N)의 4N개의 게이트 라인들은 제1 방향(X)으로 연속하여 배열되는 복수의 단위 배선 구조들(UWS)의 각각을 형성한다.
복수의 컬럼 금속 라인들(ML1~ML6N) 중 제1 방향(X1)으로 연속하여 배열되는 3개의 컬럼 금속 라인들 사이의 2개의 금속 피치들은 서로 다를 수 있다.
예를 들어, 제1 방향(X1)으로 연속하여 배열되는 제1 컬럼 금속 라인(ML1), 제2 컬럼 금속 라인(ML2) 및 제3 컬럼 금속 라인(ML3) 사이의 제1 금속 피치(PMa) 및 제2 금속 피치(PMb)는 상이하다. 마찬가지로 제1 방향(X1)으로 연속하여 배열되는 제2 컬럼 금속 라인(ML2), 제3 컬럼 금속 라인(ML3) 및 제4 컬럼 금속 라인(ML4) 사이의 제2 금속 피치(PMb) 및 제3 금속 피치(PMc)는 상이하다. 여기서 제1 금속 피치(PMa) 및 제3 금속 피치(PMc)는 동일할 수도 있고 상이할 수도 있다.
일 실시예에서, 각각의 단위 배선 구조(UWS)는 6개의 컬럼 금속 라인들 및 4개의 게이트 라인들을 포함할 수 있다. 이 경우 상기 6개의 컬럼 금속 라인들은 자기 정렬 더블 패터닝에 의해 형성될 수 있다. 자기 정렬 더블 패터닝에 의한 실시예들은 도 5, 6 및 7을 참조하여 후술한다.
다른 실시예에서, 상기 각각의 단위 배선 구조는 12개의 컬럼 금속 라인들 및 8개의 게이트 라인들을 포함할 수 있다. 이 경우, 상기 12개의 컬럼 금속 라인들은 자기 정렬 쿼드러플 패터닝에 의해 형성될 수 있다. 자기 정렬 쿼드러플 패터닝에 의한 실시예들은 도 8, 9 및 10을 참조하여 후술한다.
일반적으로 게이트 층(GTL)의 상부에는 복수의 도전 층들이 배치될 수 있다. 게이트 층(GTL) 및 컬럼 도전 층(CCL) 사이에는 배선 패턴들이 형성되는 적어도 하나의 도전 층들이 배치될 수 있고, 컬럼 도전 층(CCL) 상부에도 적어도 하나의 도전 층들이 배치될 수 있다.
실시예들에 따라서, 집적 회로는 게이트 층(GTL) 및 컬럼 도전 층(CCL) 사이의 로우 도전 층에서 제1 방향(X)으로 신장되어 형성되고 제2 방향(Y)으로 배열되는 복수의 로우 금속 라인들을 더 포함할 수 있다. 게이트 층(GTL) 상부의 도전 층들을 순차적으로 M1 층, M2 층, M3 층, M4 층이라 할 때, 상기 로우 도전 층은 M1 층 또는 M2 층에 해당하고, 컬럼 도전 층(CCL)은 M2 층 또는 M3 층에 해당할 수 있다.
도 4a 내지 4i는 본 발명의 실시예들에 따른 집적 회로의 제조 방법을 위한 패터닝 공정들을 설명하기 위한 도면들이다.
도 4a 내지 4i는 본 발명의 실시예들에 따른 단위 배선 구조의 피치들과 관련되는 싱글 패터닝, 자기 정렬 더블 패터닝 및 자기 정렬 쿼드러플 패터닝을 설명하기 위한 것이다. 본 발명의 실시예들은 도 4a 내지 4i를 참조하여 설명하는 맨드럴 스페이서 패터닝(mandrel spacer patterning)을 사용하는 특정한 패터닝 공정들에 한정되지 않으며, 본 발명의 실시예들에 따른 단위 배선 구조를 위한 패터닝 공정들은 다양하게 변경될 수 있다.
본 개시에서, 싱글 패터닝, 자기 정렬 더블 패터닝 및 자기 정렬 쿼드러플 패터닝은 다음과 같이 정의된다.
싱글 패터닝 또는 다이렉트 패터닝은 노광되는 패턴들의 피치와 동일한 피치의 타겟 패턴들을 형성하는 것을 나타낸다. 여기서 타겟 패턴들은 본 발명의 실시예들에 따른 단위 배선 구조에 포함되는 게이트 라인들 및 컬럼 금속 라인들을 포함한다.
자기 정렬 더블 패터닝은 노광되는 패턴들의 평균 피치를 1/2로 감소시킨 평균 피치를 갖는 타겟 패턴들을 형성하는 것을 나타낸다.
자기 정렬 쿼드러플 패터닝은 노광되는 패턴들의 평균 피치를 1/4로 감소시킨 평균 피치를 갖는 타겟 패턴들을 형성하는 것을 나타낸다.
도 4a를 참조하면, 기판(200) 위에 예시적인 중간 층들(210, 220, 230)이 퇴적된다. 기판(200)은 반도체 웨이퍼와 같은 실리콘을 포함한다. 다양한 실시예들에서, 기판(200)은 게르마늄과 같은 다른 원소(elementary) 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬(antimonide)과 같은 화합물 반도체; GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP, 또는 이들의 조합들과 같은 합금 반도체를 포함할 수 있다.
기판(200)은 활성 영역들, 에피택셜(epitaxial) 피처들, 격리 구조물들, 핀형(fin-like) 반도체 영역들, 및/또는 다른 적절한 피처들을 포함할 수 있다. 본 발명의 실시예들에서, 기판(200)은 게이트 대체(gate-replacement) 프로세스에서 폴리실리콘 게이트 전극들을 형성하거나 또는 더미 게이트 전극들을 형성하기 위해 사용될 수 있는 폴리실리콘 층을 포함한다.
중간 층들(210, 220, 230)은 반도체 기판 또는 반도체 기판의 상부에 타겟 패턴들을 형성하기 위한 적절한 재료들로 형성될 수 있으며, 중간 층들(210, 220, 230)의 개수는 다양하게 변경될 수 있다. 중간 층들(210, 220, 230)은 열적 산화(thermal oxidation), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 및 원자 층 증착(atomic layer deposition; ALD)과 같은 하나 이상의 증착 기술들에 의해 각각 형성될 수 있다.
도 4b를 참조하면, 예를 들어, 유전체 층(210)은 실리콘 질화물 층과 같은 유전체 층일 수 있다. 유전체 층(230) 위에 배치되는 층들(250, 240) 위의 패터닝된 포토레지스트(또는 레지스트 패턴들)(PR1, PR2, PR3)이 도면 내에 예시된다. 예를 들어, 층(250)은 실리콘 함유 하드 마스크 층이고, 층(240)은 반사 방지(anti-reflective) 코팅 층일 수 있다. 층들(240 및 250)은 CVD, PVD, 또는 다른 적절한 방법들을 사용하여 형성될 수 있다. 다른 예에서, 레지스트 패턴들(PR1, PR2, PR3)은, 층들(250, 240) 없이 유전체 층(230) 바로 위에 형성될 수 있다.
레지스트 패턴들(PR1, PR2, PR3)은 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 예를 들어, 스핀 코팅 프로세스 및 소프트 베이킹 프로세스를 사용하여 층(250) 위에 레지스트 층이 형성된다. 이어서, 레지스트 층은 도 4c의 제1 맨드럴 패턴들(231, 232, 233)에 대한 해상도들을 갖는 마스크를 사용하여 방사선에 노광된다. 노광된 레지스트 층은 노광 후 베이킹(post-exposure baking), 현상(developing), 및 하드 베이킹(hard baking)을 사용하여 현상됨으로써, 층(250) 위에 레지스트 패턴들(PR1, PR2, PR3)을 형성한다. 레지스트 패턴들(PR1, PR2, PR3)은 제1 방향(X)으로 피치(P1) 및 폭(W1)을 갖는다.
도 4c를 참조하면, 층들(250, 240, 230)이 레지스트 패턴들(PR1, PR2, PR3)의 개구부들을 통해 에칭되어, 제1 맨드럴 패턴들(231, 232, 233)을 형성한다. 에칭 프로세스는 건식(또는 플라즈마) 에칭, 습식 에칭, 또는 다른 적절한 에칭 방법들을 포함할 수 있다. 레지스트 패턴들(PR1, PR2, PR3)은 그 후 습식 스트리핑(stripping) 또는 플라즈마 애싱(ashing)과 같은 적절한 프로세스를 사용하여 제거된다. 층들(250 및 240)은 또한 하나 이상의 에칭 프로세스들을 사용하여 제거되어, 도 4c에 도시된 바와 같이 중간 층(220) 위에 제1 맨드럴 패턴들(231, 232, 233)을 초래한다. 제1 맨드럴 패턴들(231, 232, 233)은, 패터닝 프로세스들을 통한 피처 변화를 고려하여, 각각 피치(P1) 및 폭(W1)과 실질적으로 매칭되는 제1 방향(X)으로의 피치(P2) 및 폭(W2)을 갖는다.
도 4d를 참조하면, 중간 층(220)의 상부, 제1 맨드럴 패턴들(231, 232, 233)의 상부 및 제1 맨드럴 패턴들(231, 232, 233)의 측벽들 상에 제1 스페이서 층(260)을 형성한다. 제1 스페이서 층(260)은 중간 층(220) 및 제1 맨드럴 패턴들(231, 232, 233) 위에 배치된다. 제1 스페이서 층(260)은 에칭 프로세스에 대해 상이한 에칭 선택비(selectivity)를 갖도록, 제1 맨드럴 패턴들(231, 232, 233) 및 중간 층(220)과는 상이한 하나 이상의 재료들을 포함한다. 제1 스페이서 층(260)은 CVD 프로세스, PVD 프로세스, 원자 층 증착(ALD) 프로세스, 또는 다른 적절한 증착 기술들에 의해 형성될 수 있다.
도 4e를 참조하면, 제1 스페이서 층(260)에 대해 에칭 프로세스를 수행하여 제1 측벽 스페이서(sidewall spacer)들(261~266)이 정의된다.
도 4f를 참조하면, 이후 적절한 식각 선택비를 갖는 에칭 프로세스를 수행하여 제1 맨드럴 패턴들(231, 232, 233)이 제거되고, 제1 측벽 스페이서들(261~266)만 남게 된다. 제1 측벽 스페이서들(261~266)은 제1 방향(X)으로의 피치들(P3, P4) 및 폭(W3)을 갖는다. 하나의 제1 맨드럴 패턴에 상응하는 두 개의 제1 측벽 스페이서들 사이의 피치(P3) 및 인접한 2개의 제1 맨드럴들 사이에서 대향하는 2개의 제1 측벽 스페이서들 사이의 피치(P4)는 제1 측벽 스페이서의 폭(W3)에 따라서 동일할 수도 있고 상이할 수도 있다. 결과적으로 제1 측벽 스페이서들(261~266)의 평균 피치는 레지스트 패턴들(PR1, PR2, PR3)의 평균 피치의 1/2로 감소된다.
도 4g를 참조하면, 중간 층(220)의 상부, 제1 측벽 스페이서들(261~266)의 상부 및 제1 측벽 스페이서들(261~266)의 측벽들 상에 제2 스페이서 층(270)을 형성한다. 다시 말해, 제1 측벽 스페이서들(261~266)은 제2 맨드럴 패턴들에 해당할 수 있다. 제2 스페이서 층(270)은 중간 층(220) 및 제1 측벽 스페이서들(261~266)위에 배치된다. 제2 스페이서 층(270)은 에칭 프로세스에 대해 상이한 에칭 선택비를 갖도록, 제1 측벽 스페이서들(261~266) 및 중간 층(220)과는 상이한 하나 이상의 재료들을 포함한다. 제2 스페이서 층(270)은 CVD 프로세스, PVD 프로세스, 원자 층 증착(ALD) 프로세스, 또는 다른 적절한 증착 기술들에 의해 형성될 수 있다.
도 4h를 참조하면, 제2 스페이서 층(270)에 대해 에칭 프로세스를 수행하여 제2 측벽 스페이서들(271~282)이 정의된다.
도 4i를 참조하면, 이후 적절한 식각 선택비를 갖는 에칭 프로세스를 수행하여 제1 측벽 스페이서들(261~266)이 제거되고, 제2 측벽 스페이서들(271~282)만 남게 된다. 제2 측벽 스페이서들(271~282)은 제1 방향(X)으로의 피치들(P5, P6, P7) 및 폭(W4)을 갖는다. 제2 측벽 스페이서들(271~282)의 피치들(P5, P6, P7)은 제1 측벽 스페이서의 폭(W3) 및 제2 측벽 스페이서의 폭(W4)에 따라서 결정될 수 있다. 결과적으로 제2 측벽 스페이서들(271~282)의 평균 피치는 레지스트 패턴들(PR1, PR2, PR3)의 평균 피치의 1/4로 감소된다.
일 실시예에서, 도 4g, 4h 및 4i를 참조하여 설명한 바와 같이, 제1 측벽 스페이서들(261~266)을 맨드럴 패턴들로 이용하여 제2 측벽 스페이서들(271~282)이 제1 측벽 스페이서들(261~266)과 동일한 층에 형성될 수 있다.
다른 실시예에서, 도면에 도시하지는 않았으나, 제1 측벽 스페이서들(261~266)이 하부의 층에 전사되고(printed) 전사된 패턴들을 맨드럴 패턴들로 이용하여 제2 측벽 스페이서들(271~282)이 제1 측벽 스페이서들(261~266)보다 하부의 층에 형성될 수 있다.
싱글 패터닝 또는 다이렉트 패터닝의 경우에는 레지스트 패턴들(PR1, PR2, PR3)을 이용하여 하부 층에 레지스트 패턴들(PR1, PR2, PR3)과 동일한 피치를 갖는 타겟 패턴들을 형성할 수 있다. 자기 정렬 더블 패터닝의 경우에는 제1 맨드럴 패턴들(231, 232, 233)을 이용하여 하부 층에 레지스트 패턴들(PR1, PR2, PR3)의 평균 피치의 1/2 평균 피를 갖는 타겟 패턴들을 형성할 수 있다. 자기 정렬 쿼드러플 패터닝의 경우에는 제1 맨드럴 패턴들(231, 232, 233)을 이용하여 하부 층에 제1 측벽 스페이서들(261~266)을 형성하고, 제1 측벽 스페이서들(261~266)을 제2 맨드럴 패턴들로 이용하여 하부 층에 레지스트 패턴들(PR1, PR2, PR3)의 평균 피치의 1/4 평균 피를 갖는 타겟 패턴들을 형성할 수 있다.
도 5 내지 10은 본 발명의 실시예들에 따른 집적 회로에 적용되는 단위 배선 구조의 실시예들을 나타내는 도면들이다.
설명 및 이해의 편의상 도 5 내지 10에는 중간 공정 단계에서 희생층에 형성되는 패턴들(DPM, QPM, DPG, QPG)이 함께 도시되어 있다. 이러한 패턴들(DPM, QPM, DPG, QPG)은 도 4a 내지 4i를 참조하여 설명한 맨드럴 패턴들에 해당할 수 있으며 중간 공정 단계에서 제거되어 최종적으로 제조된 집적 회로에는 포함되지 않을 수 있다.
이하, 도 5, 6 및 7을 참조하여, 복수의 컬럼 금속 라인들을 자기 정렬 더블 패터닝에 의해 형성하는 실시예들을 설명한다.
도 5, 6 및 7을 참조하면, 제1 방향(X)으로 연속하여 배열되는 단위 배선 구조들(UWS1, UWS2, UWS3)의 각각은 6개의 컬럼 금속 라인들(ML1~ML6) 및 4개의 게이트 라인들(GL1~GL4)을 포함할 수 있다.
4a 내지 4i를 참조하여 설명한 바와 같이 컬럼 도전 층(CCL)의 상부에 더블 맨드럴 패턴들(DPM1, DPM2, DPM3)이 형성될 수 있다. 더블 맨드럴 패턴들(DPM1, DPM2, DPM3)은 동일한 더블 맨드럴 피치(PDM)를 갖도록 제1 방향(X)으로 배열될 수 있고, 더블 맨드럴 피치(PDM)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
더블 맨드럴 패턴들(DPM1, DPM2, DPM3)을 이용하여 컬럼 도전 층(CCL)에 단위 배선 구조(UWS1, UWS2, UWS3)마다 6개의 컬럼 금속 라인들(ML1~ML6)이 형성될 수 있다.
단위 배선 구조들(UWS1, UWS2, UWS3)의 각각에 포함되는 6개의 컬럼 금속 라인들(ML1~ML6)은 제1 금속 피치(PM11) 및 제1 금속 피치(PM11)와 다른 제2 금속 피치(PM12)를 반복적으로 갖도록 제1 방향(X)으로 배열될 수 있다. 제1 금속 피치(PM11) 및 제2 금속 피치(PM12)는 하기의 수학식 1과 같이 표현될 수 있다.
[수학식 1]
PM11=WDM+WML
PM12=PDM-(WDM+2WML)
수학식 1에서, WDM은 더블 맨드럴 패턴들(DPM1, DPM2, DPM3)의 폭을 나타내고, WML은 컬럼 금속 라인들(ML1~ML6)의 폭을 나타낸다.
한편, 컬럼 금속 라인들(ML1~ML6)이 형성되기 전에 단위 배선 구조들(UWS1, UWS2, UWS3)의 각각마다 4개의 게이트 라인들(GL1~GL4)이 컬럼 도전 층(CCL) 하부의 게이트 층(GTL)에 형성될 수 있다.
도 5를 참조하면, 각각의 단위 배선 구조(UWS1)에 포함되는 4개의 게이트 라인들(GL1~GL4)은 싱글 패터닝에 의해 형성될 수 있다. 이 경우, 각각의 단위 배선 구조(UWS1)에 포함되는 4개의 게이트 라인들(GL1~GL4)은 동일한 게이트 피치(PG1)를 갖도록 제1 방향(X)으로 배열될 수 있다. 게이트 피치(PG1)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
도 6을 참조하면, 각각의 단위 배선 구조(UWS2)에 포함되는 4개의 게이트 라인들(GL1~GL4)은 자기 정렬 더블 패터닝에 의해 형성될 수 있다. 4a 내지 4i를 참조하여 설명한 바와 같이 게이트 층(GTL)의 상부에 더블 맨드럴 패턴들(DPG1, DPGM2)이 형성될 수 있다. 더블 맨드럴 패턴들(DPG1, DPGM2)은 동일한 더블 맨드럴 피치(PDG)를 갖도록 제1 방향(X)으로 배열될 수 있고, 더블 맨드럴 피치(PDG)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
이 경우, 각각의 단위 배선 구조(UWS2)에 포함되는 4개의 게이트 라인들(GL1~GL4)은 제1 게이트 피치(PG11) 및 제1 게이트 피치(PG11)와 다른 제2 게이트 피치(PG12)를 반복적으로 갖도록 제1 방향(X)으로 배열될 수 있다. 제1 게이트 피치(PG11) 및 제2 게이트 피치(PG12)는 하기의 수학식 2와 같이 표현될 수 있다.
[수학식 2]
PG11=WDG+WGL
PG12=PDG-(WDG+2WGL)
수학식 2에서, WDG은 더블 맨드럴 패턴들(DPG1, DPG2)의 폭을 나타내고, WGL은 게이트 라인들(GL1~GL4)의 폭을 나타낸다.
도 7을 참조하면, 각각의 단위 배선 구조(UWS3)에 포함되는 4개의 게이트 라인들(GL1~GL4)은 자기 정렬 쿼드러플 패터닝에 의해 형성될 수 있다.
4a 내지 4i를 참조하여 설명한 바와 같이 게이트 층(GTL)의 상부에 쿼드러플 맨드럴 패턴들(QPG) 및 더블 맨드럴 패턴들(DPG1, DPG2)이 순차적으로 형성될 수 있다. 쿼드러플 맨드럴 패턴들(PQG)은 동일한 쿼드러플 맨드럴 피치(PQG)를 갖도록 제1 방향(X)으로 배열될 수 있고, 쿼드러플 맨드럴 피치(PQG)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
이 경우, 각각의 단위 배선 구조(UWS3)에 포함되는 4개의 게이트 라인들(GL1~GL4)은 제1 게이트 피치(PG21), 제1 게이트 피치(PG21)와 다른 제2 게이트 피치(PG22), 제1 게이트 피치(PG21) 및 제1 및 제2 게이트 피치들(PG21, PG22)과 다른 제3 게이트 피치(PG23)를 갖도록 제1 방향(X)으로 배열될 수 있다. 제1 게이트 피치(PG21), 제2 게이트 피치(PG22) 및 제3 게이트 피치(PG23)는 하기의 수학식 3와 같이 표현될 수 있다.
[수학식 3]
PG21=WDG+WGL
PG22=WQG-WGL
PG23=PQG-(WQG+2WDG+2WGL)
수학식 3에서, WDG은 더블 맨드럴 패턴들(DPG1, DPG2)의 폭을 나타내고, WQG는 쿼드러플 맨드럴 패턴들(QPG)의 폭을 나타내고, WGL은 게이트 라인들(GL1~GL4)의 폭을 나타낸다.
이하, 도 8, 9 및 10을 참조하여, 복수의 컬럼 금속 라인들을 자기 정렬 쿼드러플 패터닝에 의해 형성하는 실시예들을 설명한다.
도 8, 9 및 10을 참조하면, 제1 방향(X)으로 연속하여 배열되는 단위 배선 구조들(UWS4, UWS5, UWS6)의 각각은 12개의 컬럼 금속 라인들(ML1~ML12) 및 8개의 게이트 라인들(GL1~GL8)을 포함할 수 있다.
4a 내지 4i를 참조하여 설명한 바와 같이 컬럼 도전 층(CCL)의 상부에 쿼드러플 맨드럴 패턴들(QPM1, QPM2, QPM3) 및 더블 맨드럴 패턴들(DPM1~DPM6)이 순차적으로 형성될 수 있다. 쿼드러플 맨드럴 패턴들(QPM1, QPM2, QPM3)은 동일한 쿼드러플 맨드럴 피치(PQM)를 갖도록 제1 방향(X)으로 배열될 수 있고, 쿼드러플 맨드럴 피치(PQM)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
쿼드러플 맨드럴 패턴들(QPM1, QPM2, QPM3)을 이용하여 컬럼 도전 층(CCL)에 단위 배선 구조(UWS4, UWS5, UWS6)마다 12개의 컬럼 금속 라인들(ML1~ML12)이 형성될 수 있다.
단위 배선 구조들(UWS4, UWS5, UWS6)의 각각에 포함되는 12개의 컬럼 금속 라인들(ML1~ML12)은 제1 금속 피치(PM21), 제1 금속 피치(PM21)와 다른 제2 금속 피치(PM22), 제1 금속 피치(PM21) 및 제1 및 제2 금속 피치들(PM21, PM22, PM23)과 다른 제3 금속 피치(PM23)를 반복적으로 갖도록 제1 방향(X)으로 배열될 수 있다. 제1 금속 피치(PM21), 제2 금속 피치(PM22) 및 제3 금속 피치(PM23)는 하기의 수학식 4와 같이 표현될 수 있다.
[수학식 4]
PM21=WDM+WML
PM22=WQM-WML
PM23=PQM-(WQM+2WDM+2WML)
수학식 4에서, WDM은 더블 맨드럴 패턴들(DPM1~DPM6)의 폭을 나타내고, WQM는 쿼드러플 맨드럴 패턴들(QPM1, QPM2, QPM3)의 폭을 나타내고, WML은 컬럼 금속 라인들(ML1~ML12)의 폭을 나타낸다.
한편, 컬럼 금속 라인들(ML1~ML12)이 형성되기 전에 단위 배선 구조들(UWS4, UWS5, UWS6)의 각각마다 8개의 게이트 라인들(GL1~GL8)이 컬럼 도전 층(CCL) 하부의 게이트 층(GTL)에 형성될 수 있다.
도 8을 참조하면, 각각의 단위 배선 구조(UWS4)에 포함되는 8개의 게이트 라인들(GL1~GL8)은 싱글 패터닝에 의해 형성될 수 있다. 이 경우, 각각의 단위 배선 구조(UWS4)에 포함되는 8개의 게이트 라인들(GL1~GL8)은 동일한 게이트 피치(PG2)를 갖도록 제1 방향(X)으로 배열될 수 있다. 게이트 피치(PG2)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
도 9를 참조하면, 각각의 단위 배선 구조(UWS5)에 포함되는 8개의 게이트 라인들(GL1~GL8)은 자기 정렬 더블 패터닝에 의해 형성될 수 있다. 4a 내지 4i를 참조하여 설명한 바와 같이 게이트 층(GTL)의 상부에 더블 맨드럴 패턴들(DPG1~DPGM4)이 형성될 수 있다. 더블 맨드럴 패턴들(DPG1~DPGM4)은 동일한 더블 맨드럴 피치(PDG)를 갖도록 제1 방향(X)으로 배열될 수 있고, 더블 맨드럴 피치(PDG)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
이 경우, 각각의 단위 배선 구조(UWS5)에 포함되는 8개의 게이트 라인들(GL1~GL8)은 제1 게이트 피치(PG11) 및 제1 게이트 피치(PG11)와 다른 제2 게이트 피치(PG12)를 반복적으로 갖도록 제1 방향(X)으로 배열될 수 있다. 제1 게이트 피치(PG11) 및 제2 게이트 피치(PG12)는 전술한 수학식 2와 같이 표현될 수 있다.
도 10을 참조하면, 각각의 단위 배선 구조(UWS6)에 포함되는 8개의 게이트 라인들(GL1~GL8)은 자기 정렬 쿼드러플 패터닝에 의해 형성될 수 있다. 4a 내지 4i를 참조하여 설명한 바와 같이 게이트 층(GTL)의 상부에 쿼드러플 맨드럴 패턴들(QPG1, QPG2) 및 더블 맨드럴 패턴들(DPG1~DPG4)이 순차적으로 형성될 수 있다. 쿼드러플 맨드럴 패턴들(PQG1, PQG2)은 동일한 쿼드러플 맨드럴 피치(PQG)를 갖도록 제1 방향(X)으로 배열될 수 있고, 쿼드러플 맨드럴 피치(PQG)는 노광에 의해 형성되는 레지스트 패턴들의 피치와 동일할 수 있다.
이 경우, 각각의 단위 배선 구조(UWS6)에 포함되는 8개의 게이트 라인들(GL1~GL8)은 제1 게이트 피치(PG21), 제1 게이트 피치(PG21)와 다른 제2 게이트 피치(PG22), 제1 게이트 피치(PG21) 및 제1 및 제2 게이트 피치들(PG21, PG22)과 다른 제3 게이트 피치(PG23)를 갖도록 제1 방향(X)으로 배열될 수 있다. 제1 게이트 피치(PG21), 제2 게이트 피치(PG22) 및 제3 게이트 피치(PG23)는 전술한 수학식 3와 같이 표현될 수 있다.
본 발명의 실시예들에 따른 집적 회로, 상기 집적 회로의 제조 방법 및 설계 방법은 단위 배선 구조들(UWS1~UWS6)을 통하여 설계 효율을 향상시키고 집적 회로의 성능을 향상시킬 수 있다.
이하, 본 발명의 실시예들에 따른 집적 회로의 레이아웃의 이해를 돕기 위하여 도 11, 12a, 12b 및 12c를 참조하여 스탠다드 셀의 구조에 대하여 설명한다.
도 11은 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이고, 도 12a, 12b 및 12c는 도 11의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 12a, 12b 및 12c는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 스탠다드 셀의 일부 구성을 예시한 것이다. 도 12a는 도 11의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 12b는 도 11의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 12c는 도 11의 C-C' 선의 단면에 대응하는 구성을 예시한 단면도이다.
도 11, 12a, 12b 및 12c를 참조하면, 스탠다드 셀은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다.
일부 실시예들에서, 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
스탠다드 셀은 기판(110)으로부터 돌출된 복수의 핀(fin)들 또는 핀형(fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다.
복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다. 게이트 라인(PC) 위에는 게이트 마스크(122)가 형성될 수 있다. 게이트 절연막(118), 게이트 라인(PC) 및 게이트 마스크(122)의 조합을 게이트 구조물이라 칭할 수 있다. 실시예들에 따라서, 게이트 마스크(122)는 생략될 수 있고, 게이트 라인(PC)을 상부의 구조물과 연결하기 위한 도전성 콘택이 형성되는 부분에서만 게이트 마스크(122)가 제거될 수 있다.
일부 실시예들에서, 상기 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속층 및 금속 질화물층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다.
복수의 배선들(71~78)은 스탠다드 셀 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 상기 내부 연결 배선은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다.
제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다. 복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 스탠다드 셀의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 스탠다드 셀의 셀 폭(CW)이 정의될 수 있다.
복수의 배선들(M1)들은 팁 대 사이드(T2S, tip-to-side) 제약, 제약 등에 따른 최소 스페이스 룰(minimum spacing rule)을 만족해야 한다. 이러한 제약으로 인하여 배선들(M1)의 크기 및 배치가 제한될 수 있다.
복수의 하부 비아 콘택(V0), 복수의 배선들(M1)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 복수의 배선들(M1) 및 복수의 하부 비아 콘택들(V0)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
본 발명의 실시예들에 따른 집적 회로는 이와 같이 형성되는 다양한 스탠다드 셀들의 각각 또는 이들의 조합에 상응할 수 있다.
도면에 도시하지는 않았으나, 본 발명의 실시예들에 따른 단위 배선 구조를 형성하기 위하여 전술한 복수의 컬럼 금속 라인들은 제2 레이어(LY2) 상부의 M2 층 또는 M3에 형성될 수 있다.
도 13은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 13의 집적 회로의 설계 방법은 집적 회로의 레이아웃을 설계하는 방법 일 수 있고 집적 회로의 설계를 위한 툴(tool)에서 수행될 수 있다. 일 실시예에서, 상기 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령들을 포함하는 프로그램일 수 있다.
도 13을 참조하면, 집적 회로를 정의하는 입력 데이터를 수신한다(S100). 일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 상기 셀은 스탠다드 셀이고, 상기 셀 라이브러리는 스탠다드 셀 라이브러리(standard cell library)일 수 있다.
일 실시예에서, 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
다른 실시예에서, 상기 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 셀들의 레이아웃을 포함할 수 있고, 셀들을 서로 연결하는 도선들을 포함할 수 있다.
복수의 스탠다드 셀들을 포함하는 스탠다드 셀 라이브러리를 제공한다(S200).
스탠다드 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하고 미리 정해진 기능을 갖는 집적 회로의 단위를 의미한다. 일반적으로 스탠다드 셀은 입력 핀(pin) 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 신호를 처리함으로써 출력 핀을 통해 신호를 출력할 수 있다. 예를 들어, 스탠다드 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.
스탠다드 셀 라이브러리는 복수의 스탠다드 셀들에 대한 정보를 포함할 수 있다. 예를 들어, 스탠다드 셀 라이브러리는 스탠다드 셀의 명칭, 스탠다드 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 스탠다드 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 스탠다드 셀 라이브러리가 제공될 수 있다.
상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하고(S300), 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S400).
일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.
도 13의 설계 방법에 따라 설계되고 제조되는 상기 집적 회로는 반도체 기판, 복수의 게이트 라인들 및 및 복수의 컬럼 금속 라인들을 포함한다. 도 1 내지 10을 참조하여 설명한 바와 같이, 상기 복수의 컬럼 금속 라인들의 6N개의(N은 자연수) 컬럼 금속 라인들 및 상기 복수의 게이트 라인들의 4N개의 게이트 라인들은 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성한다.
도 14는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 14를 참조하면, 설계 시스템(1000)은 저장부(1100), 설계 모듈(1400) 및 프로세서(1500)를 포함할 수 있다.
저장부(1100)는 스탠다드 셀 라이브러리(standard cell library)(SCLB)(1110)를 포함할 수 있다. 스탠다드 셀 라이브러리(1110)는 저장부(1100)로부터 설계 모듈(1400)로 제공될 수 있다. 스탠다드 셀 라이브러리(1110)는 복수의 스탠다드 셀들을 포함할 수 있고, 스탠다드 셀은, 블록, 소자 또는 칩의 설계에서 최소 단위를 구성하는 유닛일 수 있다.
저장부(1100)는 컴퓨터로 읽을 수 있는 저장 매체로서, 데이터 및/또는 컴퓨터에 의해 실행되는 명령어들을 저장하는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체는 RAM, ROM 등의 휘발성 메모리, 플래시 메모리, MRAM, PRAM, RRAM 등과 같은 비휘발성 메모리 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
설계 모듈(1400)은 배치 모듈(placement module)(PLMD)(1200) 및 라우팅 모듈(routing module)(RTMD)(1300)을 포함할 수 있다.
이하에서 사용되는 '모듈'이라는 용어는 소프트웨어, FPGA또는 ASIC과 같은 하드웨어 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. '모듈'은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 예를 들어, '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. '모듈'은 세부적인 기능들을 수행하는 복수의 '모듈'들로 분리될 수도 있다.
배치 모듈(1200)은, 프로세서(40)를 이용하여, 집적 회로를 정의하는 입력 데이터(DI) 및 스탠다드 셀 라이브러리(1110)에 기초하여 스탠다드 셀들을 배치할 수 있다. 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공되는 셀 배치에 대하여 신호 라우팅을 수행한다. 라우팅이 성공적으로 완료되지 않은 경우, 배치 모듈(1200)은 기존의 배치를 수정하여 제공하고 라우팅 모듈(1300)은 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우, 라우팅 모듈(1300)은 집적 회로를 정의하는 출력 데이터(DO)를 생성할 수 있다.
배치 모듈(1200)과 라우팅 모듈(1300)은 하나의 통합된 모듈(1400)로 구현될 수도 있고, 배치 모듈(1200)과 라우팅 모듈(1300)은 각각 분리된 별개의 모듈들로서 구현될 수도 있다. 배치 모듈(1200)과 라우팅 모듈(1300)을 포함하는 설계 모듈(1400)은 전술한 바와 같은 스탠다드 셀들을 이용하여 배치 및 라우팅을 수행할 수 있다.
배치 모듈(1200) 및/또는 라우팅 모듈(1300)은 소프트웨어의 형태로 구현될 수 있으나, 본 발명이 반드시 이에 제한되는 것은 아니다. 배치 모듈(1200) 및 라우팅 모듈(1300)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(1200) 및 라우팅 모듈(1300)은 저장부(1100)에 코드(code) 형태로 저장될 수도 있고, 저장부(1100)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.
프로세서(1500)는 설계 모듈(1400)이 연산을 수행하는데 이용될 수 있다. 비록 도 17에서는 1개의 프로세서(1500) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니고 설계 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(1500)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.
이와 같이, 본 발명의 실시예들에 따른 집적 회로 및 집적 회로의 설계 방법은, 전술한 바와 같은 단위 배선 구조를 통하여 설계 효율을 향상시키고 집적 회로의 성능을 향상시킬 수 있다..
도 15는 도 14의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 14 및 도 15를 참조하면, 설계 모듈(1400)은 집적 회로를 정의하는 입력 데이터(DI)를 수신한다(S11). 배치 모듈(1200)은 전술한 바와 같은 스탠다드 셀들을 포함하는 스탠다드 셀 라이브러리(1110)를 참조하여 입력 데이터(DI)에 상응하는 스탠다드 셀들을 추출하고, 추출된 스탠다드 셀들을 사용하여 배치를 수행한다(S12). 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공된 배치에 대하여 신호 라우팅을 수행한다(S13).
신호 라우팅이 실패한 경우(S14: NO), 배치 모듈(1200)은 배치를 수정하고(S15), 수정된 배치를 제공한다. 라우팅 모듈(1300)은 수정된 배치에 대하여 신호 라우팅을 다시 수행한다(S13).
이와 같이, 라우팅이 성공적으로 완료될 때까지 배치 및 라우팅을 반복할 수 있다. 신호 라우팅이 성공적으로 완료된 경우(S14: YES), 설계 모듈(1400)은 상기 집적 회로를 정의하는 출력 데이터(DO)를 생성한다(S16).
도 16은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 16의 집적 회로(300)는 ASIC(application specific integrated circuit)일 수 있다. 집적 회로(300)의 레이아웃은 스탠다드 셀들(SC1~SC12)의 전술한 배치 및 라우팅을 수행하여 결정될 수 있다. 파워는 파워 레일들(311~316)을 통하여 스탠다드 셀들(SC1~SC12)에 제공될 수 있다. 파워 레일들(311~316)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313, 315) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314, 316)을 포함한다. 예를 들어, 제1 전원 전압(VDD)은 양의 전압이고 제2 전원 전압(VSS)은 접지 전압(즉, 0 V) 또는 음의 전압일 수 있다.
하이 파워 레일들(311, 313, 315) 및 로우 파워 레일들(312, 314, 316)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternately) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR5)의 경계를 이룰 수 있다. 도 16에 도시된 파워 레일들의 개수 및 회로 행들의 개수는 예시적인 것이며 이들의 개수는 다양하게 결정될 수 있다.
예를 들어, 파워는 열 방향(Y)으로 길게 신장된 파워 메쉬 루트들(power mesh routes)(321~324)을 통하여 파워 레일들(311~316)로 분배될 수 있다. 도 16에서 일부 파워 메쉬 루트들(322, 324)은 제1 전원 전압(VDD)을 공급하고 다른 파워 메쉬 루트들(321, 323)은 제2 전원 전압(VSS)을 공급할 수 있다. 파워 메쉬 루트들(321~324)과 파워 레일(311~316)은 비아(via)와 같은 수직 콘택들(VC)을 통하여 서로 전기적으로 연결될 수 있다.
일반적으로 회로 행들(CR1~CR5)의 각각은 상하의 경계들에 배치되는 파워 레일 쌍에 결합되어 전원을 공급받을 수 있다. 예를 들어, 제1 회로 행(CR1)에 배치된 스탠다드 셀들(SC1, SC2)은 상응하는 파워 레일 쌍(311, 312)에 결합될 수 있다.
본 발명의 실시예들에 따라서, 도 16에 도시된 바와 같이, 제1 방향(X)으로 연속하여 배열되는 복수의 단위 배선 구조들(UWS)을 포함할 수 있다. 복수의 단위 배선 구조들(UWS)의 각각은 전술한 바와 같이 6N개의(N은 자연수) 컬럼 금속 라인들 및 4N개의 게이트 라인들을 포함한다.
도 17은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 17을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 예를 들어, 모바일 램(4500)은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
모바일 장치(4000)의 구성 요소들 중 적어도 하나는 본 발명의 실시예들에 따른 단위 배선 구조들을 포함하는 집적 회로로 구현될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 집적 회로, 상기 집적 회로의 제조 방법 및 설계 방법은 단위 배선 구조를 통하여 설계 효율을 향상시키고 집적 회로의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상부의 게이트 층에서 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되어 형성되는 복수의 게이트 라인들; 및
    상기 게이트 층 상부의 도전 층에서 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되어 형성되는 복수의 금속 라인들을 포함하고,
    상기 복수의 금속 라인들의 6N개의(N은 자연수) 금속 라인들 및 상기 복수의 게이트 라인들의 4N개의 게이트 라인들은 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성하고,
    상기 복수의 금속 라인들 중 상기 제1 방향으로 연속하여 배열되는 3개의 금속 라인들 사이의 2개의 금속 피치들은 서로 다르고,
    상기 복수의 단위 배선 구조들의 각각의 단위 배선 구조는 동일한 서브 배선 구조들로 분할되지 않는 최소 단위의 배선 구조인 집적 회로.
  2. 삭제
  3. 제1 항에 있어서,
    상기 복수의 금속 라인들은 자기 정렬 더블 패터닝 또는 자기 정렬 쿼드러플 패터닝에 의해 형성되는 것을 특징으로 하는 집적 회로.
  4. 제3 항에 있어서,
    상기 복수의 게이트 라인들은 싱글 패터닝, 자기 정렬 더블 패터닝 또는 자기 정렬 쿼드러플 패터닝에 의해 형성되는 것을 특징으로 하는 집적 회로.
  5. 삭제
  6. 제1 항에 있어서,
    상기 각각의 단위 배선 구조는 6개의 금속 라인들 및 4개의 게이트 라인들을 포함하는 것을 특징으로 하는 집적 회로.
  7. 제6 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 6개의 금속 라인들은 자기 정렬 더블 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 6개의 금속 라인들은 제1 금속 피치 및 상기 제1 금속 피치와 다른 제2 금속 피치를 반복적으로 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  8. 제7 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 4개의 게이트 라인들은 싱글 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 4개의 게이트 라인들은 동일한 게이트 피치를 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  9. 제7 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 4개의 게이트 라인들은 자기 정렬 더블 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 4개의 게이트 라인들은 제1 게이트 피치 및 상기 제1 게이트 피치와 다른 제2 게이트 피치를 반복적으로 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  10. 제7 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 4개의 게이트 라인들은 자기 정렬 쿼드러플 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 4개의 게이트 라인들은 제1 게이트 피치, 상기 제1 게이트 피치와 다른 제2 게이트 피치, 상기 제1 게이트 피치 및 상기 제1 및 제2 게이트 피치들과 다른 제3 게이트 피치를 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  11. 제1 항에 있어서,
    상기 각각의 단위 배선 구조는 12개의 금속 라인들 및 8개의 게이트 라인들을 포함하는 것을 특징으로 하는 집적 회로.
  12. 제11 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 12개의 금속 라인들은 자기 정렬 쿼드러플 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 12개의 금속 라인들은 제1 금속 피치, 상기 제1 금속 피치와 다른 제2 금속 피치, 상기 제1 금속 피치 및 상기 제1 및 제2 금속 피치들과 다른 제3 금속 피치를 반복적으로 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  13. 제12 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 8개의 게이트 라인들은 싱글 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 8개의 게이트 라인들은 동일한 게이트 피치를 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  14. 제12 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 8개의 게이트 라인들은 자기 정렬 더블 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 8개의 게이트 라인들은 제1 게이트 피치 및 상기 제1 게이트 피치와 다른 제2 게이트 피치를 반복적으로 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  15. 제12 항에 있어서,
    상기 각각의 단위 배선 구조에 포함되는 상기 8개의 게이트 라인들은 자기 정렬 쿼드러플 패터닝에 의해 형성되고,
    상기 각각의 단위 배선 구조에 포함되는 상기 8개의 게이트 라인들은 제1 게이트 피치, 상기 제1 게이트 피치와 다른 제2 게이트 피치, 상기 제1 게이트 피치 및 상기 제1 게이트 피치와 상기 제2 게이트 피치와 다른 제3 게이트 피치를 반복적으로 갖도록 상기 제1 방향으로 배열되는 것을 특징으로 하는 집적 회로.
  16. 반도체 기판 상부의 게이트 층에 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되는 복수의 게이트 라인들을 형성하는 단계; 및
    상기 복수의 게이트 라인들의 4N개의 게이트 라인들(N은 자연수) 및 6N개의 금속 라인들이 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성하도록, 상기 게이트 층 상부의 도전 층에 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되는 복수의 금속 라인들을 형성하는 단계를 포함하고,
    상기 복수의 금속 라인들 중 상기 제1 방향으로 연속하여 배열되는 3개의 금속 라인들 사이의 2개의 금속 피치들은 서로 다르고,
    상기 복수의 단위 배선 구조들의 각각의 단위 배선 구조는 동일한 서브 배선 구조들로 분할되지 않는 최소 단위의 배선 구조인 집적 회로의 제조 방법.
  17. 삭제
  18. 제16 항에 있어서,
    상기 복수의 금속 라인들은 자기 정렬 더블 패터닝 또는 자기 정렬 쿼드러플 패터닝에 의해 형성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  19. 삭제
  20. 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    복수의 스탠다드 셀들을 포함하는 스탠다드 셀 라이브러리(standard cell library)를 제공하는 단계;
    상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계; 및
    상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 집적 회로는,
    반도체 기판;
    상기 반도체 기판 상부의 게이트 층에서 제1 방향으로 배열되고 상기 제1 방향과 수직한 제2 방향으로 신장되어 형성되는 복수의 게이트 라인들; 및
    상기 게이트 층 상부의 도전 층에서 상기 제1 방향으로 배열되고 상기 제2 방향으로 신장되어 형성되는 복수의 금속 라인들을 포함하고,
    상기 복수의 금속 라인들의 6N개의(N은 자연수) 금속 라인들 및 상기 복수의 게이트 라인들의 4N개의 게이트 라인들은 상기 제1 방향으로 연속하여 배열되는 복수의 단위 배선 구조들의 각각을 형성하고,
    상기 복수의 금속 라인들 중 상기 제1 방향으로 연속하여 배열되는 3개의 금속 라인들 사이의 2개의 금속 피치들은 서로 다르고,
    상기 복수의 단위 배선 구조들의 각각의 단위 배선 구조는 동일한 서브 배선 구조들로 분할되지 않는 최소 단위의 배선 구조인 집적 회로의 설계 방법.
KR1020180155192A 2018-12-05 2018-12-05 단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법 KR102628894B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180155192A KR102628894B1 (ko) 2018-12-05 2018-12-05 단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법
US16/506,389 US11031384B2 (en) 2018-12-05 2019-07-09 Integrated circuits and methods of manufacturing and designing the same
DE102019120292.2A DE102019120292B4 (de) 2018-12-05 2019-07-26 Integrierte Schaltungen und Verfahren zum Herstellen und Entwerfen derselben
CN201910992060.9A CN111276479A (zh) 2018-12-05 2019-10-18 集成电路及其制造方法和设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180155192A KR102628894B1 (ko) 2018-12-05 2018-12-05 단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법

Publications (2)

Publication Number Publication Date
KR20200068338A KR20200068338A (ko) 2020-06-15
KR102628894B1 true KR102628894B1 (ko) 2024-01-24

Family

ID=70776416

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180155192A KR102628894B1 (ko) 2018-12-05 2018-12-05 단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법

Country Status (4)

Country Link
US (1) US11031384B2 (ko)
KR (1) KR102628894B1 (ko)
CN (1) CN111276479A (ko)
DE (1) DE102019120292B4 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11588038B2 (en) * 2020-03-30 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit structure with gate configuration

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140175565A1 (en) * 2007-03-05 2014-06-26 Tela Innovations, Inc. Integrated Circuit Cell Library for Multiple Patterning
US20150092494A1 (en) * 2013-10-02 2015-04-02 Mosaid Technologies Incorporated Vertical Gate Stacked NAND and Row Decoder for Erase Operation

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
MY152456A (en) * 2008-07-16 2014-09-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9691868B2 (en) * 2013-11-22 2017-06-27 Qualcomm Incorporated Merging lithography processes for gate patterning
US9336348B2 (en) 2014-09-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming layout design
US9646960B2 (en) 2015-02-26 2017-05-09 Samsung Electronics Co., Ltd. System-on-chip devices and methods of designing a layout therefor
KR102550789B1 (ko) * 2016-03-28 2023-07-05 삼성전자주식회사 반도체 장치
US9911656B1 (en) 2016-08-19 2018-03-06 International Business Machines Corporation Wimpy device by selective laser annealing
US9985014B2 (en) 2016-09-15 2018-05-29 Qualcomm Incorporated Minimum track standard cell circuits for reduced area
US9972571B1 (en) 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US10283526B2 (en) 2016-12-21 2019-05-07 Qualcomm Incorporated Standard cell circuits employing voltage rails electrically coupled to metal shunts for reducing or avoiding increases in voltage drop
US10199270B2 (en) 2017-05-25 2019-02-05 Globalfoundries Inc. Multi-directional self-aligned multiple patterning
KR102433893B1 (ko) * 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140175565A1 (en) * 2007-03-05 2014-06-26 Tela Innovations, Inc. Integrated Circuit Cell Library for Multiple Patterning
US20150092494A1 (en) * 2013-10-02 2015-04-02 Mosaid Technologies Incorporated Vertical Gate Stacked NAND and Row Decoder for Erase Operation

Also Published As

Publication number Publication date
CN111276479A (zh) 2020-06-12
DE102019120292A1 (de) 2020-06-10
DE102019120292B4 (de) 2022-03-17
US20200185375A1 (en) 2020-06-11
KR20200068338A (ko) 2020-06-15
US11031384B2 (en) 2021-06-08

Similar Documents

Publication Publication Date Title
US11188704B2 (en) Integrated circuit including a modified cell and a method of designing the same
CN107154357B (zh) 半导体器件的制造方法
KR102518811B1 (ko) 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법
US10141296B2 (en) Dummy fin cell placement in an integrated circuit layout
US11494544B2 (en) Integrated circuit including cells of different heights and method of designing the integrated circuit
KR20160123032A (ko) 반도체 장치 및 그 제조 방법
US20120086078A1 (en) Devices with gate-to-gate isolation structures and methods of manufacture
US20210104463A1 (en) Semiconductor device and manufacturing method of the same
CN112086450A (zh) 半导体器件
US11270057B1 (en) Semiconductor device including regions for reducing density gradient effect and method of forming the same
US11094686B2 (en) Integrated circuit including multi-height standard cell and method of designing the same
KR102628894B1 (ko) 단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법
KR20210070892A (ko) 반도체 소자 및 그의 제조 방법
KR20220003363A (ko) 다중 높이 셀을 포함하는 집적 회로 및 이를 설계하는 방법
US11776950B2 (en) Integrated circuit including cells with different heights and method of designing the same
US20220253283A1 (en) Adder cell and integrated circuit including the same
KR20140059911A (ko) 적어도 하나의 핀 트랜지스터를 가지는 셀 및 이를 포함하는 반도체 집적 회로
KR20210138995A (ko) 표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법
KR20210090929A (ko) 반도체 장치 및 그의 제조 방법
US11205595B2 (en) Methods of fabricating semiconductor devices
KR20210049252A (ko) 반도체 소자
KR20220158886A (ko) 반도체 소자 및 그의 제조 방법
KR20210016264A (ko) 반도체 소자
KR20230022059A (ko) 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right