JP2022159320A - 鎖状量子チップ及びその配線方法、装置、電子デバイス、記憶媒体、並びにコンピュータプログラム - Google Patents

Abstract

【課題】本開示は、高速で正確な自動レイアウトを実現でき、任意の数の量子ビットを含む鎖状量子チップに容易に拡張でき、量子チップ設計全体の効率を大幅に向上させることができる鎖状量子チップ及びその配線方法、装置、電子デバイス、記憶媒体、並びにコンピュータプログラムを提供する。【解決手段】本開示は、鎖状量子チップの複数のピンと鎖状量子ビット上の複数の量子ビットのエントリとの間の対応する関係に従って、それぞれ複数のピンと複数のエントリに番号を付け、複数のピンは、当該鎖状量子ビットの伸長方向と平行している複数の第１ピンを含み、第１エントリと第１ターゲットピンを決定して接続し、ここで、当該第１エントリの横座標と当該第１ターゲットピンの横座標との間の距離は、第１プリセット条件を満たし、残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続することである。【選択図】図３

Description

本開示は、量子計算の分野に関し、特に鎖状量子チップ及びその配線方法、装置、電子デバイス、記憶媒体、並びにコンピュータプログラムに関する。

量子チップの多層レイアウト技術はまだ成熟していないため、既存の主流となる超伝導量子チップは、依然として量子ビットと制御線の両方を同一チップの同一層に配置されている。以前の量子チップは、規模が小さく、量子ビットの数が少なく、レイアウトがシンプルであるなどの特徴があるため、手動配線又は古典的な超大規模集積回路設計（ＶＬＳＩ）技術を参照した迷路配線（ｍａｚｅｒｏｕｔｉｎｇ）スキームがよく用いられている。しかし、量子チップがますます複雑になり、特に鎖状構造を含む量子チップ内の量子ビットの数がだんだん増えてくるにつれて、手動配線又は迷路配線のスキームを使い続けることでは、量子チップ、－－特に複数の量子ビットを含む鎖状量子チップの配線の問題を解決することができなくなってきた。

本開示は、鎖状量子チップ及びその配線方法、装置、電子デバイス、記憶媒体、並びにコンピュータプログラムを提供する。

本開示の一態様によれば、鎖状量子チップの配線方法であって、
鎖状量子チップの複数のピンと鎖状量子ビット上の複数の量子ビットのエントリとの間の対応する関係に従って、当該複数のピンと複数のエントリにそれぞれ番号を付けるステップであって、当該複数のピンは複数の第１ピンを含み、当該複数の第１ピンは当該鎖状量子ビットの伸長方向と平行しているステップと、
当該複数のエントリから第１エントリを決定し、当該複数の第１ピンから第１ターゲットピンを決定するステップであって、前記第１エントリの横座標と当該第１ターゲットピンの横座標との間の距離は、第１プリセット条件を満たすステップと、
当該第１エントリと当該第１ターゲットピンを接続するステップと、
残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続するステップと、を含む、鎖状量子チップの配線方法を提供する。

この方法を採用することにより、鎖状量子ビットチップの配線の最適なソリューションを正確かつ迅速に取得でき、プロセス全体は手動による介入を必要としないため、真の自動チップ配線が実現され、超伝導量子チップ設計全体の効率を大幅に向上させることができ、この方法は、拡張性が強いため、鎖状量子ビットに個々の量子ビットがいくつ含まれてもその数に関係なく使用することができる。

本開示の別の態様によれば、鎖状量子チップの配線装置であって、
鎖状量子チップの複数のピンと鎖状量子ビット上の複数の量子ビットのエントリとの間の対応する関係に従って、当該複数のピンと複数のエントリにそれぞれ番号を付けるように構成された番号付けモジュールであって、当該複数のピンは複数の第１ピンを含み、当該複数の第１ピンは当該鎖状量子ビットの伸長方向と平行している番号付けモジュールと、
当該複数のエントリから第１エントリを決定し、当該複数の第１ピンから第１ターゲットピンを決定するように構成された第１決定ジュールであって、当該第１エントリの横座標と前記第１ターゲットピンの横座標との間の距離は、第１プリセット条件を満たす第１決定ジュールと、
当該第１エントリと当該第１ターゲットピンを接続するように構成された第１接続モジュールと、
残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続するように構成された第２接続モジュールと、を備える、鎖状量子チップの配線装置を提供する。

本開示の別の態様によれば、鎖状量子チップであって、当該鎖状量子チップは、
複数の量子ビットを含む量子ビットであって、当該量子ビットは少なくとも１つのエントリを含む鎖状量子ビットと、
鎖状量子ビットの複数のエントリの番号に１対１で対応する複数のピンであって、複数の第１ピンを含み、前記複数の第１ピンは当該鎖状量子ビットの伸長方向と平行している、複数のピンと、
番号に対応するピンとエントリをそれぞれ接続する複数の接続線と、
を備え、
当該複数のエントリは第１エントリを含み、当該複数の第１ピンは第１ターゲットピンを含み、当該第１エントリの横座標と当該第１ターゲットピンの横座標との間の距離は第１プリセット条件を満たし、当該複数の接続線は、当該第１エントリと前記第１ターゲットピンとの間に接続された第１接続線を含む、鎖状量子チップを提供する。

本開示の別の態様によれば、電子デバイスであって、当該電子デバイスは、少なくとも１つのプロセッサと、当該少なくとも１つのプロセッサに通信可能に接続されたメモリと、を含み、当該メモリには、当該少なくとも１つのプロセッサによって実行可能な指令が記憶され、当該指令は、当該少なくとも１つのプロセッサが本開示のいずれか実施例における方法を実行できるように、当該少なくとも１つのプロセッサによって実行させる電子デバイスを提供する。

本開示の別の態様によれば、コンピュータ指令が格納された非一時的なコンピュータ読み取り可能な記憶媒体を提供し、当該コンピュータ指令は、コンピュータに本開示のいずれか実施例における方法を実行させるために使用される。

本開示の別の態様によれば、コンピュータプログラムを提供し、その特徴は、当該コンピュータプログラム／指令がプロセッサによって実行されるとき、本開示のいずれか実施例における方法が実現されることである。

この部分に記載されている内容は、本開示の実施例の主要な又は重要な特徴を特定することを意図するものではなく、本開示の範囲を限定することを意図するものでもないことが理解されるべきである。本開示の他の特徴は、以下の説明により理解が容易になる。

図面は、このスキームをよりよく理解するために使用され、本開示を限定するものではない。ここで、
本開示の一実施例による１次元鎖構成の量子ビットの概略図である。 本開示の一実施例による鎖状量子チップのピンレイアウトの概略図である。 本開示の一実施例による鎖状量子チップの配線方法の概略フローチャーである。 本開示の一実施例による鎖状量子チップのマッチング方法の概略図である。 本開示の一実施例による鎖状量子チップの配線方法の概略図である。 本開示の別の実施例による鎖状量子チップの配線方法の概略図である。 本開示のさらに別の実施例による鎖状量子チップの配線方法の概略図である。 本開示のさらに別の実施例による鎖状量子チップの配線方法の概略図である。 本開示の別の実施例による鎖状量子チップの配線方法の概略フローチャートである。 本開示の一実施例による鎖状量子チップの配線装置の概略図である。 本開示の別の実施例による鎖状量子チップの概略図である。 本開示の実施例に係る鎖状量子チップの配線方法を実現するための電子デバイスのブロック図である。

以下、本開示の例示的な実施例について、図面を参照して説明するが、理解を容易にするために、本開示には実施例の様々な詳細が含まれ、それらは単なる例示であると理解すべきである。したがって、当業者は、本開示の範囲及び精神から逸脱することなく、本明細書に記載された実施例に対して様々な変更及び修正をすることができることを認識すべきである。同様に、わかりやすく簡潔にするために、以下の説明では、公知の機能と構造の説明を省略する。

本明細書における用語「及び／又は」は、関連するオブジェクトを説明するための関連関係にすぎず、３種類の関係が存在してもよいことを示し、たとえば、Ａ及び／又はＢは、Ａが単独で存在すること、ＡとＢが同時に存在すること、及びＢが単独で存在することの３種類の場合を示すことができる。本明細書における用語「少なくとも１つ」は、複数のもののうちのいずれか１つ又は複数のもののうちの少なくとも２つの任意の組み合わせを示し、たとえば、Ａ、Ｂ、及びＣのうちの少なくとも１つを含むことは、Ａ、Ｂ及びＣからなる集合から選択される任意の１つ又は複数の要素を含むことを意味し得る。本明細書における用語「第１」及び「第２」は複数の類似の技術用語を指し、且つそれらを区別するようにしたもので、順序を限定するものではなく、又は２つしかないことを限定することを意味するものでもない。たとえば、第１特徴及び第２特徴は、２種類の／２つの特徴があることを指し、第１特徴は１つ又は複数であってもよく、第２特徴も１つ又は複数であってもよい。

また、本開示をよりうまく説明するために、以下の具体的な実施形態において、多くの具体的な詳細が示されている。当業者は、本開示が特定の具体的な詳細がなくても実施し得ることを理解すべきである。いくつかの例では、本開示の主旨を強調するために、当業者が熟知する方法、手段、コンポーネント及び回路の詳細を省略した。

量子計算は、量子力学の法則に従って量子情報ユニットを調節して制御することにより計算する新しい計算方法である。量子計算ハードウェアのコアは、相互に接続された大量の量子ビットである。これらの相互に接続された量子ビットは、量子計算の中央処理ユニットを共同して構成し、一般的に量子プロセッサ（ＱｕａｎｔｕｍＰｒｏｃｅｓｓｉｎｇＵｎｉｔ、ＱＰＵ）と称している。現在、すでに複数の異なる技術的解決手段が、物理量子ビットを実現するために用いられ、相互に接続された大量の物理ビットで量子プロセッサを構成するようにしている。その中に、いくつかのスキームが物理ビットを小規模な２次元構造に統合することを実現することができ、シリコンとサファイアの表面に集積されたこれらの物理ビットクラスターは、一般的に量子チップと略称する。超伝導量子チップは、集積回路に最も近く、技術も最も成熟しており、現在の研究ホットスポットになっている。

量子プロセッサは、従来のＣＰＵと同じであり、外部から隔離されたシステムではない。逆に、外部とエネルギー及び情報を交換する必要がある。外部は、量子状態の制御と読み取りを実現するために、読み取り線と制御線を介して、量子チップ内の量子ビットに特定の磁束又はマイクロ波信号を印加し、それにより情報をやりとりする。集積回路と同様、読み取り線と制御線は、外部から量子ビットに直接的には接触せずに、チップのエッジに接続され、チップ上のコプレーナ導波路を介して信号を量子ビットに伝送する。チップの配線の問題は、実際にはチップ上のコプレーナ導波路の設計上の問題である。

コプレーナ導波路（Ｃｏｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ）は、チップ上の平面構造であり、本開示では、チップ上のすべての「導線」（信号、エネルギーなどを伝送する）は、読み取り線、制御線などを含めていずれもコプレーナ導波路であり、読み取り共振器もコプレーナ導波路で作られた構造である。制御線と読み取り線は、コプレーナ導波路で作られている。コプレーナ導波路は、普段関係する「導線」と似ているが異なる。コプレーナ導波路は、導線の機能を実現できるチップ上の構造であるが、導線のように3次元空間で任意に接続することはできない。

従来技術では、シンプルな構造の量子チップの場合、配線時に、量子ビットに対応する線をチップエッジのピンに接続すればよく、一般的に使用される主流的な配線方法として次の２種がある。

第１種は手動配線であり、すなわち、各線の位置はエンジニアの実験による経験を通じて手動で設計される。

第２種は、従来の超大規模集積回路の（ＶＬＳＩ）設計技術を参照した迷路配線（ｍａｚｅｒｏｕｔｉｎｇ）スキームである。迷路配線の主な実装スキームは、幅が優先して探索される。まず、チップ全体をグリッド化し、そのうち、すでにコンポーネントが存在する箇所は、リード線を通過させることができず、グリッドにおいて識別されるようにする必要がある。次に、１つセットの開始点と終点について深さの優先探索を実行して、既存の構造を横断する必要のない経路を見つける。当該経路が通過するグリッドにマークを付け、すべての配線が終了するか、又は最短経路が見つからなくなるまで、次の開始点と終点のセットを実行する。最短経路が見つからない場合は、通常、既存のスキームを破棄するか、又は既存のスキームにおける複数の線の方向の向きを変更してから、迷路配線を再度実行するようにする。

しかし、上記第１種の手動配線の場合、アプリケーションシーンとして、量子ビットの数が非常に少なく、構造的に特にシンプルな量子チップにおいてしか使用することができず、大規模の場合でも手動配線スキームが使用されるとすると、大量の人的資源を費やし、適用範囲も限界があるため、自動化が困難になる。同時に、手動配線スキームは、エンジニア自身の経験に大きく依存しているため、新しい構造及び新しい要件の下では対応することが困難になる。

上記第２種の迷路配線スキームの場合、その中に含まれている幅の優先探索自体は欲張りのアルゴリズムであり、グローバル的に最適なスキームの常時の提供を確保することができず、スキームを提供することすらできない場合もある。さらに、１次元鎖などの成熟した構造の場合では、迷路配線の時間オーバーヘッドが大きすぎている。

量子計算は、チップサイズが古典物理学の限界を突破する論理的必然性として、同時にポストムーア時代の画期的な技術として、多くの注目を集めている。現在、量子計算は、アプリケーションレベル、アルゴリズムレベル、及びハードウェアレベルのいずれのレベルでも、ある程度の進歩を遂げており、同時に、多くの困難と課題にも直面している。量子ハードウェアのレベルでは、現在、業界で広く認められている超電導回路を例にとると、１９９９年に誕生したときの電荷量子ビット（ｃｈａｒｇｅ ｑｕｂｉｔ）構成ではわずか１ナノ秒のコヒーレンス時間しかなく、現在の構成では、１００マイクロ秒又はミリ秒オーダーに達することができた。また、規模から見ると、５０～１００オーダーの超伝導量子ビットのチップも徐々に成熟してきている。ここで、量子ビットは、量子計算を実現するための基本単位であり、超伝導量子ビットには、例えば、電荷量子ビット、位相量子ビット、磁束量子ビットなどのさまざまな構成がある。次に、超伝導量子ビットのコヒーレンス時間を向上させるために、ＴｒａｎｓｍｏｎやＸ－ｍｏｎ（Ｘｍｏｎとも表記される）などの構成が次々と提案された。ここで、Ｘ－ｍｏｎ構成の量子ビットは、現在、最も人気のある設計スキームの１つであり、重要な量子ビットの構造であり、量子超越性を実現した最初の超電導回路は、Ｘ－ｍｏｎに基づいて実現したものである。量子デバイスの設計パラメータの定量化と効率化は、量子ビットの規模を突破してさらなる向上の論理的必然であると同時に、量子大規模集積回路を実現するための基礎でもある。Ｘ－ｍｏｎは、ジョセフソン接合とそれに並列するコンデンサの２つの部分で構成されている。それに対応して、Ｘ－ｍｏｎの性能を決定する重要なパラメータは、それぞれジョセフソン接合のインダクタンス及び直列コンデンサのサイズである。

一般的に、１つの量子ビットは、１つ又は２つの制御線をチップの境界（量子ビットの種類によって異なる）に直接接続する必要があり、１つの読み取り線を湾曲したコプレーナ導波路で作られた読み取り共振器に接続し、最後にいくつかの隣接するビットによって共有される読み取りバスに接続する必要がある。量子チップの良品率などを考慮すると、量子チップ上の導線は、量子ビットなどの既存の構造を通過できず、相互に交差することもできるだけ少なくする。配線の問題は、チップ上の導線がビットからチップの境界に接続できるようにするとともに、上記の要件と制限をできるだけ満たすスキームを提供することを扱う。

１次元鎖は、すべての量子ビットが１本の直線に沿って配置された構成であり、所属する分野では、１次元鎖状量子ビットを通常直接鎖状量子ビットとも称する。隣接する量子ビットは、自然なコンデンサカップリングを有し、２ビット量子ゲートの実現が容易になる。一般的に言えば、１次元鎖上の量子ビットは、コンデンサカップリングを容易にするマルチエンドの特性を有しているため、Ｘ－ｍｏｎ（上に言及した量子ビットの形式）によって支配され、ｔｒａｎｓｍｏｎ（量子ビットの別の形式）は、理論的には、１次元鎖構成を使用することもできる。

図１に示すように、１次元鎖構成は、一般的に、複数のビットがそれぞれの共振器を介して同一の読み取り線に接続され、当該読み取り線は一般的に、１次元鎖が位置する直線と平行している。図中の点線で囲んだ十字状の構造は１つのＸ－ｍｏｎ量子ビットであり、当該量子ビットには４つのヘッドがあり、４つのヘッドは完全に等価しているわけではなく、１つのヘッドだけにジョセフソン接合（図の下）があり、量子ビットのコアとして理解されてもよく、他の３つのヘッドはいずれも、他の量子ビットとやりとりをするためのものである。２つの制御線のうち、１の制御線は、ジョセフソン接合とやり取りをする必要があるため、下方に配置する必要があり、他方の１の制御線は、側方に配置してもよい。本開示では、外部の配線がＸ－ｍｏｎにはんだ付けされることはないため、十字にはエントリの位置しかなく、アウトレットの位置がない。図中の１次元鎖には、２５個のＸ－ｍｏｎ量子ビットが含まれ、Ｘ－ｍｏｎ量子ビットの上の１本の直線は読み取りバスであり、中央の構造は共振器である。

本開示は、読み取り線と共振器の設定を含まず、デフォルトとして、配線の前に、読み取り線と共振器がすでに存在しており、且つチップの一側にあり、このような配線は、図２に示すように、主に長方形チップの他の３つの側面にピン（アウトレットとも呼ばれ、本開示の例示の図におけるピンはいずれも五角形である）を設ける。読み取り線の２つのピンの位置に応じて、配線可能な領域は、一般的に、チップの１次元鎖をくり抜いた後の残りの部分で、すなわち、図２における左側、右側及び下側のピンと鎖状量子ビットで囲まれた領域になる。

本開示は、鎖状量子ビット構造を含む量子チップを、効率的でかつ正確に配線できる自動化スキームを設計し、すなわち、鎖状量子チップ（鎖状超伝導量子チップとも称する）の配線方法を提供し、具体的には図３に示すとおりである。図３は、本開示の実施例によって提供された鎖状量子チップの配線方法のフローチャートである。当該方法は、以下のステップＳ１０１と、ステップＳ１０２と、ステップＳ１０３と、ステップＳ１０４とを含み得る。

ステップＳ１０１：鎖状量子チップの複数のピンと鎖状量子ビット上の複数の量子ビットのエントリとの間の対応する関係に従って、当該複数のピンと複数のエントリにそれぞれ番号を付け、当該複数のピンは複数の第１ピンを含み、当該複数の第１ピンは当該鎖状量子ビットの伸長方向と平行している。

一例では、鎖状量子チップの複数のピンを左から右への順序で鎖状量子ビット上の複数の量子ビットのエントリとマッチングさせてもよく、図４に示すように、右から左への順序でマッチングさせてもよく、本開示において具体的限定はしない。鎖状量子チップ上では、底辺に沿って配置された複数のピンは第１ピンとして定義し、第１ピンは、鎖状量子ビットの伸長方向と平行している。

ステップＳ１０２：当該複数のエントリから第１エントリを決定し、当該複数の第１ピンから第１ターゲットピンを決定し、ここで、当該第１エントリの横座標と当該第１ターゲットピンの横座標との間の距離は、第１プリセット条件を満たす。

一例では、当該第１プリセット条件は、エントリの横座標と対応するピンの横座標との間の距離が最も近いことであってもよく、横座標間の距離が最も近いエントリと対応するピンを第１エントリと第１ターゲットピンとして選択し、対応する番号を記録し、ここで、第１ターゲットピンは、底辺に沿って配置されたピンの１つである必要がある。図４に示すように、第１エントリと第１ターゲットピンの番号は１０である。実際の状況に応じて第１プリセット条件を設定することもでき、たとえば、エントリの横座標と対応するピンの横座標との間の距離を具体的なしきい値未満とし、エントリとピンの唯一のセットを選択する。

ステップＳ１０３：当該第１エントリと当該第１ターゲットピンを接続する。

ステップＳ１０４：残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続する。

一例では、１対１で対応する関係に従って、エントリと対応するピンを接続し、ここで、接続線は、垂直又は水平の方向に沿って伸長する必要があり、接続線の間では交差があってはならない。

なお、鎖状量子チップの配線スキームが従う原則は、主に直角台形を分割し、アウトレット方向別に処理することである。直角台形を分割することは、各方向において最短経路を見つけ出して、経路の両側にそれぞれ配線することを指し、アウトレット方向別に処理することは、左、下及び右の３つの方向によりそれぞれ処理することを指す。

本開示のスキームを説明するとき、距離及び間隔の固定は配線の美観のためだけであると同時に、スキームの重点を示しやすいことは注目に値する。実際、カスタム距離が使用されている場合、このスキームは依然として適用される。同時に、Ｘｍｏｎの場合を例示として使用するが、このスキームは、ｔｒａｎｓｍｏｎにも適用することができる。

上記の事例を用いて配線すると、次の利点がある。
１、高度に自動化されるため、配線効率を向上させることができる。上記方法を採用すると、自動配線を実現できるため、チップ設計者と実験をする者は、複雑な手動配線を回避でき、資源とコストを節約することができる。また、量子チップ設計における１次元鎖設計の重要な部分として、１次元鎖の自動配線スキームがあることで、超伝導量子チップ全体のプロセス設計全体の効率を大幅に向上させることができる。
２、拡張性が強い。鎖状量子ビットは拡張しやすく、延長された１次元鎖に直面して、計算の過程において延長された１次元鎖状量子ビットの数に応じて配線すればよい。さらに、いくつかの２次元構造を１次元鎖に配列する方法で新しい構造を構築することができ、その時期になれば、１次元鎖の配線スキームも修正して移行して運用することができる。
３、安定性が高い。このスキームは、不安定で再構築の必要があるかもしれない迷路アルゴリズムよりも安定しており、常に許容可能な配線スキームを提供することができる。

一例示では、上記ステップＳ１０３は、具体的には、以下を含む。
第１中間点を介して当該第１エントリと当該第１ターゲットピンを接続し、当該第１中間点の縦座標は、次の式（１）を満たす。
ｙ１＝ｙ＿ｂｏｔ＋ｌ＋２＊ｒ （１）
ここで、式（１）のｙ＿ｂｏｔは、当該複数の第１ピンの縦座標であり、複数の第１ピンは、当該鎖状量子ビットの伸長方向と平行しているため、第１ピンの縦座標はいずれも等しく、ｒは配線の曲がり半径であり、ｌは配線の最小長さである。具体的には、配線時に、第１エントリから出て、垂直方向に沿って第１中間点まで配線し、第１中間点の横座標は第１エントリと同じであり、次に、曲がって水平方向に沿って第１ターゲットピンに到達し、次に曲がって第１ターゲットピンに接続するため、ここで計算するときに、２つの曲がり半径が考慮される。当該例示を採用すると、横座標の最も近いエントリと対応するピンを決定した後、具体的に配線を実行することができ、当該線も垂直方向に最も短い線であり、第１中間点を経由する方法を採用し、当該線を迅速かつ正確に決定することができ、かつ当該線は残りの配線と交差しない。

一例示では、上記ステップＳ１０４は、具体的には、以下を含む。
残りの各第１ピンを、対応する第２中間点と第３中間点をそれぞれ介して番号の対応するエントリに接続し、当該残りの第１ピンに接続された第２中間点と第３中間点の縦座標は、次の式（２）を満たす。
ｙ２＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｂｏｔ）／（ｊ－１）（２）
上記の式（２）で、ｊは当該第１ターゲットピンの番号であり、ｐは当該残りの第１ピンの番号であり、ｐ値は異なるピンの配線を計算するときに異なり、ｙ＿ｉｎは当該残りの第１ピンに接続されたエントリの縦座標であり、本開示におけるすべてのエントリは同じ縦座標値を有している。一例示では、残りの第１ピンに対応するエントリのいずれかから出て、垂直方向に沿って第２中間点まで配線してから、対応するピンの方向に曲がり、水平方向に沿って第３中間点まで配線し、当該第３中間点のｘ値は、対応するピンのｘ値に等しく、次に、第３中間点から曲がり、垂直方向に沿って配線して対応するピンに直行して到達する。当該例示を採用すると、底辺の残りのピンを配線できるため、各線は交差することなく正確かつ迅速に配線される。

一例示では、当該複数のピンは複数の第２ピンを含み、当該複数の第２ピンは当該鎖状量子ビットの一側に位置し、当該鎖状量子ビットの伸長方向と直交し、図４に示すように、１～５と１６～２０はいずれも第２ピンに該当し、すなわち、チップの左側又は右側に配置されたピンは第２ピンである。

一例示では、ステップＳ１０４は、具体的には、以下を含む。
当該複数のエントリから第２エントリを決定し、
当該複数の第２ピンから第２ターゲットピンと第３ターゲットピンを決定し、ここで、当該第３ターゲットピンの番号は、当該第１ターゲットピンから遠く離れた第１ピンの番号に隣接し、当該第２エントリに対応する第４中間点の縦座標と当該第２ターゲットピンの縦座標との間の距離は、第２プリセット条件を満たし、ここで、当該第２エントリに対応する第４中間点の縦座標は、次の式（３）を満たす。
ｙ３＝（（ｊ－ｐ１）＊ｙ＿ｉｎ１＋（ｐ１－１）＊ｙ＿ｏｕｔ１）／（ｊ－１） （３）
上記の式（３）で、ｐ１は当該第２ターゲットピンの番号であり、ｙ＿ｉｎ１は当該第２エントリの縦座標であり、ｙ＿ｏｕｔ１は当該第３ターゲットピンの縦座標であり、当該第３ターゲットピンは実際には側辺上底辺に最も接近し、縦座標が最も低いピンである。

前記第２プリセット条件を満たすことは、実際にはプリセット条件に従って当該プリセット条件を満たすエントリとピンを見つけることであり、当該ピンは側辺上のピンに属する。一例示では、側辺ピンに接続されたすべての導線は、最初垂直的にある程度の距離を配線してから、側辺に曲がる必要があるため、最初に式（３）で垂直的に配線した後の中間点の縦座標を計算してから、垂直方向に距離が最も近い一対のエントリとピンを見つけ、当該第２プリセット条件は、しきい値であってもよく、縦座標が当該しきい値を満たす一対の中間点と対応するピンを見つけ、ここであまり多くの設定はしない。

当該第４中間点を介して、当該第２エントリと前記第２ターゲットピンを接続し、
現在の残りのエントリの番号と残りの第２ピンの番号に従って、現在の残りの各エントリと残りの各第２ピンを１対１で対応して接続する。

一例示では、第２エントリと対応する第２ターゲットピンを決定し、当該第２ターゲットピンは第２ピンのうちの１つであり、図４に示すように、当該例示の第２ターゲットピンの番号は３である。第２エントリと対応する第２ターゲットピンは、縦座標に最も近い一対のエントリとピンである。配線時に、垂直方向に沿って第４中間点まで配線してから、対応するピンの方向に曲がって、水平方向に沿って別の中間点まで配線し、当該中間点のｘ値は、次のとおりである。
ｘ＝ｘ＿ｏｕｔ＿ｌｅｆｔ＋２＊ｒ＋ｄｘ （４）
ここで、ｒは曲がり半径であり、ｄｘは横座標の最小線長であり、ｘ＿ｏｕｔ＿ｌｅｆｔは第２ピンの横座標であり、次に、対応するピンの方向に曲がって、垂直方向に沿って次の中間点まで配線し、当該中間点のｙ値は、次のとおりである。
ｙ＝ｙ＿ｏｕｔ［ｐ］＋ｒ （５）
ここで、ｙ＿ｏｕｔ［ｐ］はｐ番目のピンの縦座標を指す。

次に、曲がってから水平方向に沿ってｄｘを配線して対応するピンに到達する。このスキームを採用すると、側辺のピンとの間の距離が最も短い線を最も迅速かつ正確に見つけることができ、次に、当該線を境界として、それぞれ配線するための複数の領域に分割し、後の側辺配線のために良好な基礎を築いておく。

一例示では、当該複数の第１ピンから第４ターゲットピンを決定し、ここで、当該第４ターゲットピンの番号は、当該第２ターゲットピンから遠く離れた第２ピンに隣接しており、すなわち、底辺において側辺に最も近いピンであり、
当該第２ターゲットピンと当該第４ターゲットピンとの間の各第２ピンを、対応する第５中間点と第６中間点をそれぞれ介して番号の対応するエントリに接続し、当該第５中間点と当該第６中間点の縦座標は、次の式（６）を満たす。
ｙ４＝（（ｊ－ｐ２）＊ｙ＿ｉｎ２＋（ｐ２－１）＊ｙ＿ｏｕｔ１）／（ｊ－１） （６）
ここで、式（６）において、ｐ２は当該第２ターゲットピンと当該第４ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ２は当該第２ターゲットピンと当該第４ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
当該第６中間点の横座標は、次の式（７）を満たす。
ｘ１＝（（ｐ２－ｉ）＊ｘ＿ｌｅｆｔ＋（ｓｅｐ１－ｐ２）＊ｘ＿ｏｕｔ＿ｌｅｆｔ）／（ｓｅｐ１－ｉ） （７）
式（７）において、ｉは第２ターゲットピンの番号であり、ｘ＿ｌｅｆｔは当該第４ターゲットピンの横座標であり、ｓｅｐ１は当該第４ターゲットピンの番号であり、ｘ＿ｏｕｔ＿ｌｅｆｔは当該第２ピンの横座標である。

一例示では、エントリから出た後、最初に垂直方向に沿って第５中間点まで配線し、次に対応するピンの方向に曲がって、水平方向に沿って第６中間点まで配線し、次に対応するピンの方向に曲がって、垂直方向に沿って対応するピンと同じ高さの位置まで配線し、次に曲がって、対応するピンに到達するまで水平方向に沿って配線する。このスキームを採用すると、側辺の下のピンのために自動的に配線できるため、配線が高速で正確になる。

一例示では、当該複数のエントリから第３エントリを決定し、当該第３エントリは、当該第２ピンが位置する列に向いており、当該第３エントリの番号に対応するピンを第５ターゲットピンとして決定し、すなわち、鎖状量子ビットのエッジに最も近い量子ビットの横方向のエントリに対応するピンを第５ターゲットピンとし、
当該第２ターゲットピンと当該第５ターゲットピンとの間の各第２ピンを、対応する第７中間点と第８中間点をそれぞれ介して番号の対応するエントリに接続し、当該第７中間点と当該第８中間点の縦座標は、次の式（８）を満たす。
ｙ５＝（（ｊ－ｐ３）＊ｙ＿ｉｎ３＋（ｐ３－１）＊ｙ＿ｏｕｔ１）／（ｊ－１） （８）
式（８）において、ｐ３は当該第２ターゲットピンと当該第５ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ３は、当該第２ターゲットピンと当該第５ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
当該第８中間点の横座標は、次の式（９）を満たす。
ｘ２＝（ｐ３＊ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－ｐ３）＊ｘ＿０）／ｉ （９）
式（９）において、ｘ＿０は当該第２ピンに近い当該鎖状量子ビットの終点の座標であり、
当該第５ターゲットピンは、第９中間点を介して当該第３エントリに接続され、当該第９中間点の横座標は次の式（１０）を満たす。
ｘ３＝（ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－１）＊ｘ＿０）／ｉ （１０）

当該例示を採用すると、エントリが側辺に向いているものではない場合、配線時に、最初に第７中間点まで垂直に配線し、次に曲がって、水平方向に沿って第８中間点まで配線し、次に曲がって垂直方向に沿って対応するピンの縦座標と同じ高さの位置まで配線し、次に曲がって終点に到達して、対応するピンを接続する。

エントリが側辺に向いている場合、最初に水平方向に沿って第９中間点まで配線し、次に曲がって、垂直方向に沿って対応するピンの縦座標と同じ高さの位置まで配線し、次に曲がって、対応するピンを接続する。

当該例示を採用すると、側辺の上方のピンのために自動的に配線することができ、配線時に、側辺のエントリのアウトレットが側辺に向いている可能性があることが考えられるため、配線結果をより確実にするために、異なるアウトレット方向を考慮して配線している。

なお、上記例の側辺の配線方法は、チップの左側のピン又は右側ピンを使用することができ、実際の配線プロセスでは、通常、一方の配線を先に完了させ、他方は同じ方法で操作すればよく、詳細については、以下の具体的なスキームを参照することができる。

なお、チップ上のピンが厳密な軸対称で、１次元鎖状量子チップも軸対称で、且つ当該対称軸がピンの対称軸と重なる場合は、チップの半分の配線のみを計算すればよく、残りの半分の対応する配線は、計算を繰り返すことなく、完全にミラー対称法により取得され得るため、配線の効率をさらに向上させることができる。

本開示の実施例を適用する具体的なスキームは、次のステップ１、ステップ２、及びステップ３を含む。

ステップ１：前処理して、チップエッジにおける読み取り線のアウトレットの位置を決定する。

当該ステップでは、既存の読み取り線、共振器及び１次元鎖状量子ビットに基づいて、ピンを配置して位置を記録し、図５に示すように、具体的に次のステップａ）、ステップｂ）、及びステップｃ）を含む。

ステップａ）：ピンの位置を割り当てる。まず、量子ビットごとに２本の制御線を接続することを例にとると、等間隔の原則に従って、Ｘ－ｍｏｎ量子ビットの１次元鎖のために、２＊ｎ（ｎは量子ビットの数である）＋２＊ｍ（２＊ｍは次のステップのために底部の境界にスペースを残すための、プレースホルダーピンとも呼ばれる余分なピンの数である）個のピンを、配線可能な矩形の残りの領域の３つの境界（チップの左側、下側、右側）に配置し、図５に示すように、合計１０個のＸ－ｍｏｎ量子ビットがあり、量子ビットごとに２本の制御線を接続する場合、２０個の対応するピンが必要になるが、図５には、２２個の配線されていないピンが設定され、チップの下側に沿って配列された複数のピンのうち、両端の２つのピンを、残りのチップと接続するための余分なピンとして使用する。なお、当該例で、１０個の量子ビットを選択したのは、単なる図面作成と計算の便宜のためであり、このスキームでは、他の量子ビットの数とカスタム距離の下で、解を求めることもできる。同様に、量子ビットごとに２本の接続線を接続することを選択することも、図面作成と計算の便宜のためであり、このスキームでは、量子ビットごとに、１本以上の接続線を接続することもできる。

ステップｂ）：底辺の左隅と右隅からそれぞれｍ個のピンを取り外す。残りの底辺ピンのうち、最左端のピンと最右端のピンの横座標をｘ＿ｌｅｆｔとｘ＿ｒｉｇｈｔとして表記する。

ステップｃ）：左側のすべてのピンの横座標を統一してｘ＿ｏｕｔ＿ｌｅｆｔとして表記し、右側のすべてのピンの横座標を統一してｘ＿ｏｕｔ＿ｒｉｇｈｔとして表記する。

ステップ２：関連するパラメータ（キャリブレーション境界とも称する）を記録する。

当該ステップでは、Ｘ－ｍｏｎ量子ビット上のすべてのエントリと、対応するピンの関連するパラメータを取得する。具体的には、以下のステップａ）と、ステップｂ）と、ステップｃ）と、ステップｄ）と、ステップｅ）と、ステップｆ）と、ステップｇ）とを含む。

ステップａ）：左から右への原則に従って、ピンごとのＸｍｏｎ上の対応するエントリ位置を見つけ、当該対応関係に基づいて（アウトレットとエントリの番号ともいう）番号を付け、具体的には図４に示すとおりである。次にチップ上のすべてのエントリとピンの座標を記録し、たとえば、ｐ番目のエントリの横座標はｘ＿ｉｎ［ｐ］で、ｐ番目のピンの横座標と縦座標はｘ＿ｏｕｔ［ｐ］とｙ＿ｏｕｔ［ｐ］で、底辺のすべてのピンの横座標は等しく、ｙ＿ｂｏｔと表記する。

ステップｂ）：底辺の最左端のピン番号をｓｅｐ１（本出願では、ｓｅｐ１＝６）と表記し、右側の一番下のピンの番号をｓｅｐ２（本出願では、ｓｅｐ２＝１６）と表記する。

ステップｃ）：底辺のピンから、横座標が対応するエントリピンに最も近いピンを選択する。その番号をｊと表記し、図４に示すように、当該例では、ｊ＝１０である。２つのピンの横座標と対応するエントリとの間の距離が等しい場合は、番号が小さい方を選択してｊとする。

ステップｄ）：なお、Ｘ－ｍｏｎ量子ビットには、２種類のエントリがあり、第１種類は側面のエントリであり、１次元鎖の両端の量子ビットにしか有せず、第２種類は下方のエントリであり、１次元鎖におけるすべての量子ビットはいずれも下方のエントリを有し、１次元鎖上のすべての量子ビットの下方のエントリの縦座標は等しく、ｙ＿ｉｎと表記し、底辺のアウトレットの縦座標をｙ＿ｂｏｔと表記する。１とｓｅｐ１との間のｐ番目のエントリ（ｐ番目のピンでもある）について、次の式でｐ番目のピンに対応する配線の中間点の縦座標ｙ＿ｐを計算する。
ｙ＿ｐ＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｏｕｔ［ｓｅｐ１－１］）／（ｊ－１）

当該例では、ｊ＝１０であり、ｙ＿ｉｎは１次元鎖上の量子ビットの縦座標であり、ｙ＿ｏｕｔ［ｓｅｐ１－１］は、底辺に最も近い左側のピンの縦座標を指し、当該例では番号が５であるピンの縦座標である。図６を参照すると、上記の式によって、２番目から５番目のピンに対応する縦座標ｙ＿２～ｙ＿５を迅速に計算できることが分かる。

ステップｅ）：左側のピンから、縦座標が対応する配線の中間点の縦座標ｙ＿ｐに最も近い（最短経路）ピンを選択し、その番号をｉと表記し、図７に示すように、すべての左側のピンの縦座標は、ｙ＿ｏｕｔ［ｐ］と表記し、ｙ＿ｏｕｔ［ｐ］とｙ＿ｐとを比較して決定した後、当該例ではｉ＝３であることを決定する。

ステップｆ）：右側で左側と同様の方法を使用して、最短経路に対応する番号がｋであることを見つけ出し、当該例ではｋ＝１８である。

ステップｇ）：１次元鎖の両端の横座標はｘ＿０とｘ＿１であり、曲がり半径はｒであり、水平方向の最小線長はｄｘであり、垂直方向の最小配線長はｄｘであり、水平方向又は垂直方向を区別しなくてもよく、最小配線長はいずれもｌである。なお、ステップ３のステップｃ）、ステップｆ）、及びステップｉ）の３つのステップを除いて、配線中に当該曲がり半径が比較的小さいため、曲がり半径を無視することができる。

ステップ３：配線は、具体的には左側の配線と右側の配線を含み、図８に示すように、異なる番号のエントリとピンに対して、異なる式で配線し、本出願は、配線するときの配線の順序を限定せず、すなわち、最初に配線されるエントリと対応するピンは任意に選択でき、これらはすべて、本出願の保護範囲内に含まれることを強調すべきである。なお、本開示では、配線の曲がりはいずれも９０°である。

ステップａ）：ｐ＝１（左上隅の１番目の線）：
ｉ．水平方向に沿って１番目の中間点まで配線し、ここで、当該中間点のｙ値は対応するエントリのｙ値と等しく、ｘ値はｘ＝（ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－１）＊ｘ＿０）／ｉであり、
ｉｉ．番号が１であるピンの方向に曲がって、垂直方向に沿って２番目の中間点まで配線し、当該中間点のｙ値は、ｙ＝ｙ＿ｏｕｔ［１］であり、ここで、ｙ＿ｏｕｔ［１］は番号が１であるピンの縦座標であり、
ｉｉｉ．曲がって、対応するピンに接続するまで水平方向に沿ってまっすぐ配線する。
当該ステップでは、左上隅の１番目の線を配線するもので、このときｐ＝１である。当該線は、最初に左に曲がり、次に右に曲がって上へ配線し、最後に左に曲がって到達する。

ステップｂ）：１＜ｐ＜ｉ（左上隅の２番目の線から左側の最も短い１本の線まで、左上の１番目の直角台形は、当該例では番号が２であるエントリとピンとの間の結線に対応する）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｏｕｔ［ｓｅｐ１－１］）／（ｊ－１）であり、ここで、ｙ＿ｏｕｔ［ｓｅｐ１－１］は、左側の最後のピンのｙ値であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝（ｐ＊ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－ｐ）＊ｘ＿０）／ｉであり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿って３番目の中間点まで配線し、当該中間点のｙ値は、ｙ＝ｙ＿ｏｕｔ［ｐ］で、すなわち、対応するピンの縦座標であり、
ｉｖ．対応するピンの方向に曲がって、終点に到達して対応するピンに接続する。
当該ステップは、図８中のｐ＝２の場合であり、線は最初に２回右に曲がり、次に左に曲がってターゲットに到達する。図に示す線は、最初に下へ配線し、次に右に曲がり、次に右に曲がって上へ配線し、ｙ座標が揃うと、左に曲がって到達する。

ステップｃ）：ｐ＝ｉ（左側の最短経路、当該例ではｉ＝３）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｏｕｔ［ｓｅｐ１－１］）／（ｊ－１）であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝ｘ＿ｏｕｔ＿ｌｅｆｔ＋２＊ｒ＋ｄｘであり、ここで、ｒは曲がり半径であり、ｄｘは最小線長であり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿って３番目の中間点まで配線し、当該中間点のｙ値は、ｙ＝ｙ＿ｏｕｔ［ｐ］＋ｒであり、
ｉｖ．曲がってから水平方向に沿ってｄｘ配線して、対応するピンに到達する。
当該ステップは、ｐ＝ｉ（当該例ではｉ＝３）の場合であり、左側の最も短い線である。最初に右に曲がり、次にｘ座標がターゲットに非常に近づくまでまっすぐ配線し、最後に右に曲がってから左に曲がって到達する。

ステップｄ）：ｉ＜ｐ＜ｓｅｐ１（左側の残りの線、２番目の直角台形は、当該例では番号４又は５のエントリとピンとの間の結線に対応する）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｏｕｔ［ｓｅｐ１－１］）／（ｊ－１）であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝（（ｐ－ｉ）＊ｘ＿ｌｅｆｔ＋（ｓｅｐ１－ｐ）＊ｘ＿ｏｕｔ＿ｌｅｆｔ）／（ｓｅｐ１－ｉ）であり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿って３番目の中間点まで配線し、当該中間点のｙ値とアウトレットのｙ値ｙ＿ｏｕｔ［ｐ］との差はｒであり、
ｉｖ．対応するピンの方向に曲がって、対応するピンに到達するまで水平方向に沿って配線する。
このときは、ｐ＜６（ｐ＞ｉ）の場合である。このとき、最初に、左に曲がったときに前の線と衝突しないところまでまっすぐ配線し、次に右に曲がり、次に左に曲がって下へ配線して、ターゲットの縦（ｙ）座標に到達し、最後に右に曲がって到達する。

ステップｅ）：ｓｅｐ１＜＝ｐ＜ｊ（中央の左側の配線：中央の１番左側の１本から中央の最も短い１本まで、３番目の直角台形は、当該例では番号６～９のエントリとピンとの間の結線に対応する）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｂｏｔ）／（ｊ－１）であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝ｘ＿ｏｕｔ［ｐ］であり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿ってまっすぐ配線し、対応するピンに到達する。
当該ステップでは、最初に下へ配線し、右に曲がると、衝突しないように、前のステップよりも遠くなるように配線し、右に曲がってアウトレットのｘ座標に合わせ、次に左に曲がって下へ配線して到達する。

ステップｆ）：ｐ＝ｊ（中央の最短経路、当該例ではｊ＝１０）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝ｙ＿ｂｏｔ＋ｄｙ＋２＊ｒまで配線し、
ｉｉ．対応するピンの方向に曲がってからｘ座標とアウトレットのｘ座標ｘ＿ｏｕｔ［ｊ］との差がｒになるまでまっすぐ配線し、
ｉｉｉ．左に曲がるか、又は右に曲がることで下への方向まで曲がり、ｄｙ分まっすぐ配線し、対応するピンに到達する。ｄｙは、垂直方向の配線の最小線長であり、場合によってはｌに置き換えられる。
当該ステップは、ｐ＝ｊの最短経路の場合である。このとき、最初に下へ配線し、アウトレットに非常に近づいたら、右に曲がってアウトレットのｘ座標に合わせ、次に左に曲がって下へ配線して到達する。

ステップｇ）：ｊ＜ｐ＜ｓｅｐ２（中央の右側の配線：中央の最も短い１本から中央の１番右側の１本まで、４番目の直角台形は、当該例では１番右側の１本の配線が番号１５の線である）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｐ－ｊ）＊ｙ＿ｉｎ＋（２＊ｎ－ｐ）＊ｙ＿ｂｏｔ）／（２＊ｎ－ｊ）であり、ここで、ｎは量子ビットの数であり、２＊ｎはアウトレットの数又は線の本数であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝ｘ＿ｏｕｔ［ｐ］であり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿ってまっすぐ配線して対応するピンに到達する。
当該ステップは、ｊ＜ｐ＜ｓｅｐ２の場合である。このとき、最初に下へ配線し、右に曲がっても衝突しないように、次の線に十分なスペースを残し、右に曲がってアウトレットのｘ座標に合わせ、次に左に曲がって下へ配線して到達する。

ステップｈ）：ｓｅｐ２＜ｐ＜ｋ（右下の線、５番目の直角台形は、当該例では番号１６、１７のエントリとピンとの間の結線に対応する）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｐ－ｊ）＊ｙ＿ｉｎ＋（２＊ｎ－ｐ）＊ｙ＿ｏｕｔ［ｓｅｐ２］）／（２＊ｎ－ｊ）であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝（（ｐ－ｓｅｐ２＋１）＊ｘ＿ｏｕｔ＿ｒｉｇｈｔ＋（ｋ－ｐ）＊ｘ＿ｏｕｔ＿ｒｉｇｈｔ）／（ｋ－ｓｅｐ２＋１）であり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿って３番目の中間点まで配線し、当該中間点のｙ値は、ｙ＝ｙ＿ｏｕｔ［ｐ］であり、
ｉｖ．対応するピンの方向に曲がって、対応するピンに到達するまで水平方向に沿って配線する。
当該ステップは、ｓｅｐ２＜＝ｐ＜ｋの場合である。このとき、最初にまっすぐ配線し、充分なスペースを残し、左に曲がっても次の線と衝突しないところまで配線して左に曲がる。次に、右に曲がって下へ配線して、ターゲットの縦（ｙ）座標に到達し、最後に左に曲がって到達する。

ステップｉ）：ｐ＝ｋ（左側の最短経路、当該例ではｋ＝１８）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｐ－ｊ）＊ｙ＿ｉｎ＋（２＊ｎ－ｐ）＊ｙ＿ｏｕｔ［ｓｅｐ２］）／（２＊ｎ－ｊ）であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝ｘ＿ｏｕｔ＿ｒｉｇｈｔ－２＊ｒ－ｄｘであり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿って３番目の中間点まで配線し、当該中間点のｙ値は、ｙ＝ｙ＿ｏｕｔ［ｐ］＋ｒであり
ｉｖ．曲がってから水平方向に沿ってｄｘ配線して、対応するピンに到達する。
当該ステップは、ｐ＝ｋ（当該例ではｋ＝１８）の場合である。右側の最も短い線である。最初に左に曲がり、次にｘ座標がターゲットに非常に近づくまでまっすぐ配線し、最後に左に曲がってから右に曲がって到達する。

ステップｊ）：ｋ＜ｐ＜２＊ｎ（左上隅の２本目から左側の最も短い１本まで、左上の１番目の直角台形は、当該例では番号１９のエントリとピンとの間の結線に対応する）：
ｉ．垂直方向に沿って１番目の中間点まで配線し、当該中間点のｘ値は、対応するエントリのｘ値であり、ｙ値は、ｙ＝（（ｐ－ｊ）＊ｙ＿ｉｎ＋（２＊ｎ－ｐ）＊ｙ＿ｏｕｔ［ｓｅｐ２］）／（２＊ｎ－ｊ）であり、
ｉｉ．対応するピンの方向に曲がって、水平方向に沿って２番目の中間点まで配線し、当該中間点のｘ値は、ｘ＝（（２＊ｎ－ｐ＋１）＊ｘ＿ｏｕｔ＿ｒｉｇｈｔ＋（ｐ－ｋ）＊ｘ＿１）／（２＊ｎ－ｋ＋１）であり、
ｉｉｉ．対応するピンの方向に曲がって、垂直方向に沿って３番目の中間点まで配線し、当該中間点のｙ値は、ｙ＝ｙ＿ｏｕｔ［ｐ］であり、
ｉｖ．対応するピンの方向に曲がって、終点に到達して対応するピンに接続する。
当該ステップは、ｋ＜ｐ＜２ｎの場合である。このとき、最初に、左に曲がっても前の線と衝突しないところまでまっすぐ配線し、同時に次の線に充分なスペースを残し、左に曲がってから右に曲がって、下へ配線してターゲットの縦（ｙ）座標に到達し、最後に右に曲がって到達する。

ステップｋ）：ｐ＝２＊ｎ（左上隅の１番目の線）：
ｉ．水平方向に沿って１番目の中間点まで配線し、ここで、当該中間点のｙ値は、対応するエントリのｙ値と等しく、ｘ値は、ｘ＝（ｘ＿ｏｕｔ＿ｒｉｇｈｔ＋（２＊ｎ－ｋ）＊ｘ＿１）／（２＊ｎ－ｋ＋１）であり、
ｉｉ．番号２＊ｎのピンの方向に曲がって、垂直方向に沿って２番目の中間点まで配線し、当該中間点のｙ値は、ｙ＝ｙ＿ｏｕｔ［２＊ｎ］であり、
ｉｉｉ．曲がって、対応するピンに接続するまで水平方向に沿ってまっすぐ配線する。
当該ステップはｐ＝２ｎの場合である。このときは、右上隅の１本目の線である。当該線は、最初に右曲がり、次に左に曲がって上へ配線し、最後に右に曲がって到達する。

これで配線が完了し、プロセス全体は、図９に示すとおりであり、前処理と、境界のキャリブレーションと、左側の配線と、右側の配線とを含む。以上は１次元鎖の１０量子ビットの配線スキームであり、本開示のスキームを使用することにより、配線プロセス全体の完全な自動化を実現することができる。将来的には、このスキームは、量子ビット数の異なる１次元鎖に使用できるだけでなく、他の鎖状構造に拡張したり、より複雑な形状のチップに適応したりして、超伝導量子チップ設計の全体的な効率を向上させることが期待されている。ピンと量子ビットの配置が軸対称性を満たしている場合、上記方法でチップの半分の線を配線すればよく、残りの半分の対応する配線経路をミラー対称法で直接取得できることを強調する必要がある。

上記配線スキームは、量子ビット数の異なる１次元鎖に使用できるだけでなく、他の鎖状構造に拡張したり、より複雑な形状のチップに適応したりして、超伝導量子チップ設計の全体的な効率を向上させることが期待されている。上記自動化された１次元鎖配線方法により、チップ設計者と実験をする者は、複雑な手動配線を回避して、資源とコストを節約することができる。また、量子チップ設計の重要な部分として、１次元鎖の自動配線スキームがあることにより、超伝導量子チップ全体のプロセス設計の全体の効率を大幅に向上させることができた。１次元鎖状量子ビットが拡張しやすいことを考慮すると、長さの異なる１次元鎖に直面するとき、１次元鎖の量子ビットの数を変更すればよい。さらに、いくつかの２次元構造を１次元鎖に配列することにより、新しい構造を構築することができ、その際、１次元鎖の配線スキームは、修正して移行運用することもできる。従来技術の不安定で、再構築が必要になるかもしれない迷路アルゴリズムよりも、このスキームは、より安定しており、常に許容可能な解を提供することができる。

図１０に示すように、本開示の実施例は、鎖状量子チップの配線装置１０００を提供し、
当該装置は、
鎖状量子チップの複数のピンと鎖状量子ビット上の複数の量子ビットのエントリとの間の対応する関係に従って、それぞれ当該複数のピンと複数のエントリに番号を付ける番号付けモジュール１００１であって、当該複数のピンは複数の第１ピンを含み、当該複数の第１ピンは当該鎖状量子ビットの伸長方向と平行している番号付けモジュール１００１と、
当該第１決定ジュール１００２は、当該複数のエントリから第１エントリを決定し、当該複数の第１ピンから第１ターゲットピンを決定する第１決定ジュール１００２であって、当該第１エントリの横座標と当該第１ターゲットピンの横座標との間の距離が第１プリセット条件を満たす第１決定ジュール１００２と、
当該第１エントリと当該第１ターゲットピンを接続するための第１接続モジュール１００３と、
残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続するための第２接続モジュール１００４と、を含む。

ここで、当該第１接続モジュールは、第１中間点を介して当該第１エントリと当該第１ターゲットピンを接続するために使用され、当該第１中間点の縦座標は、次の式を満たす。
ｙ１＝ｙ＿ｂｏｔ＋ｌ＋２＊ｒ
ここで、ｙ＿ｂｏｔは当該複数の第１ピンの縦座標であり、ｒは配線の曲がり半径であり、ｌは配線の最小長さである。

ここで、当該第２接続モジュールは、残りの各第１ピンを、対応する第２中間点と第３中間点をそれぞれ介して、番号の対応するエントリに接続するために使用され、当該残りの第１ピンに接続された第２中間点と第３中間点の縦座標は、次の式を満たす。
ｙ２＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｂｏｔ）／（ｊ－１）
ここで、ｊは当該第１ターゲットピンの番号であり、ｐは当該残りの第１ピンの番号であり、ｙ＿ｉｎは当該残りの第１ピンに接続されたエントリの縦座標である。

当該装置内の複数のピンは複数の第２ピンを含み、当該複数の第２ピンは、当該鎖状量子ビットの一側に位置し、当該鎖状量子ビットの伸長方向と直交しており、
当該第２接続モジュールは、
当該複数のエントリから第２エントリを決定し、当該複数の第２ピンから第２ターゲットピンと第３ターゲットピンを決定するための第１接続ユニットであって、
当該第３ターゲットピンの番号は、当該第１ターゲットピンから遠く離れた第１ピンの番号に隣接しており、当該第２エントリに対応する第４中間点の縦座標と当該第２ターゲットピンの縦座標との間の距離は、第２プリセット条件を満たし、ここで、当該第２エントリに対応する第４中間点の縦座標は、
ｙ３＝（（ｊ－ｐ１）＊ｙ＿ｉｎ１＋（ｐ１－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
を満たし、
ここで、ｐ１は当該第２ターゲットピンの番号であり、ｙ＿ｉｎ１は当該第２エントリの縦座標であり、ｙ＿ｏｕｔ１は当該第３ターゲットピンの縦座標であり、
当該第１接続ユニットは、当該第４中間点を介して、当該第２エントリと当該第２ターゲットピンを接続するための第１接続ユニットと、
現在の残りのエントリの番号と残りの第２ピンの番号に従って、現在の残りの各エントリと残りの各第２ピンを１対１で対応して接続するための第２接続ユニットと、を含む。

ここで、当該第２接続ユニットは、当該複数の第１ピンから第４ターゲットピンを決定するために用いられ、ここで、当該第４ターゲットピンの番号は、当該第２ターゲットピンから遠く離れた第２ピンに隣接しており、
当該第２ターゲットピンと当該第４ターゲットピンとの間の各第２ピンを、対応する第５中間点と第６中間点をそれぞれ介して、番号の対応するエントリに接続し、当該第５中間点と当該第６中間点の縦座標は、次の式を満たす。
ｙ４＝（（ｊ－ｐ２）＊ｙ＿ｉｎ２＋（ｐ２－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
ここで、ｐ２は、当該第２ターゲットピンと当該第４ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ２は、当該第２ターゲットピンと当該第４ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
当該第６中間点の横座標は、次の式を満たす。
ｘ１＝（（ｐ２－ｉ）＊ｘ＿ｌｅｆｔ＋（ｓｅｐ１－ｐ２）＊ｘ＿ｏｕｔ＿ｌｅｆｔ）／（ｓｅｐ１－ｉ）
ここで、ｉは第２ターゲットピンの番号であり、ｘ＿ｌｅｆｔは当該第４ターゲットピンの横座標であり、ｓｅｐ１は当該第４ターゲットピンの番号であり、ｘ＿ｏｕｔ＿ｌｅｆｔは当該第２ピンの横座標である。
当該第２接続ユニットは、当該複数のエントリから第３エントリを決定ために用いられ、当該第３エントリは、当該第２ピンが位置する列に向いており、当該第３エントリの番号に対応するピンを第５ターゲットピンとして決定し、
当該第２ターゲットピンと当該第５ターゲットピンとの間の各第２ピンを、対応する第７中間点と第８中間点をそれぞれ介して、番号の対応するエントリに接続し、当該第７中間点と当該第８中間点の縦座標は、次の式を満たす。
ｙ５＝（（ｊ－ｐ３）＊ｙ＿ｉｎ３＋（ｐ３－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
ここで、ｐ３は当該第２ターゲットピンと当該第５ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ３は当該第２ターゲットピンと当該第５ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
当該第８中間点の横座標は、次の式を満たす。
ｘ２＝（ｐ３＊ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－ｐ３）＊ｘ＿０）／ｉ
ここで、ｘ＿０は、当該第２ピンに近い当該鎖状量子ビットの終点の座標であり、
当該第２接続ユニットは、当該第５ターゲットピンを、第９中間点を介して当該第３エントリに接続するために用いられ、当該第９中間点の横座標は、次の式を満たす。
ｘ３＝（ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－１）＊ｘ＿０）／ｉ

本開示の実施例における各装置の各モジュールの機能については、上記方法における対応する説明を参照することができ、ここでは繰り返さない。

本開示の実施例によれば、本開示は、鎖状量子チップをさらに提供し、図１１に示すように、当該鎖状量子チップは、
複数の量子ビットを含む鎖状量子ビットであって、当該量子ビットは、少なくとも１つのエントリを含む鎖状量子ビットと、
鎖状量子ビットの複数のエントリの番号に１対１で対応し、複数の第１ピンを含む複数のピンであって、当該複数の第１ピンは、当該鎖状量子ビットの伸長方向と平行している複数のピンと、
番号の対応するピンとエントリをそれぞれ接続する複数の接続線と、
を含み、
当該複数のエントリは第１エントリを含み、当該複数の第１ピンは第１ターゲットピンを含み、ここで、当該第１エントリの横座標と当該第１ターゲットピンの横座標との間の距離は第１プリセット条件を満たし、当該複数の接続線は、当該第１エントリと当該第１ターゲットピンとの間に接続された第１接続線を含む。

当該第１接続線は
当該第１中間点を介して当該第１エントリと当該第１ターゲットピンを接続する第１中間点を含む。
当該第１中間点の縦座標は、次の式を満たす。
ｙ１＝ｙ＿ｂｏｔ＋ｌ＋２＊ｒ
ここで、ｙ＿ｂｏｔは当該複数の第１ピンの縦座標であり、ｒは配線の曲がり半径であり、ｌは配線の最小長さである。

各接続線はいずれも第２中間点と第３中間点を含み、
残りの各第１ピンを、対応する当該第２中間点と第３中間点をそれぞれ介して、番号の対応するエントリに接続する。
当該残りの第１ピンに接続された当該第２中間点と第３中間点の縦座標は、次の式を満たす。
ｙ２＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｂｏｔ）／（ｊ－１）
ここで、ｊは当該第１ターゲットピンの番号であり、ｐは当該残りの第１ピンの番号であり、ｙ＿ｉｎは当該残りの第１ピンに接続されたエントリの縦座標である。

ここで、チップに含まれる複数のピンは複数の第２ピンを含み、当該複数の第２ピンは当該鎖状量子ビットの一側に位置し、当該鎖状量子ビットの伸長方向と直交しており、
ここで、当該チップに含まれる複数のエントリは第２エントリを含み、当該複数の第２ピンは第２ターゲットピンを含み、当該第２エントリに対応する第４中間点の縦座標と当該第２ターゲットピンの縦座標との間の距離は、第２プリセット条件を満たし、ここで、当該第２エントリに対応する第４中間点の縦座標は、次の式を満たす。
ｙ３＝（（ｊ－ｐ１）＊ｙ＿ｉｎ１＋（ｐ１－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）、
ここで、ｐ１は当該第２ターゲットピンの番号であり、ｙ＿ｉｎ１は当該第２エントリの縦座標であり、ｙ＿ｏｕｔ１は当該第３ターゲットピンの縦座標であり、
複数の接続線は第２接続線を含み、当該第２接続線は、当該第４中間点を介して当該第２エントリと当該第２ターゲットピンを接続し、
ここで、チップに含まれる複数の第２ピンは第３ターゲットピンを含み、当該第３ターゲットピンの番号は、当該第１ターゲットピンから遠く離れた第１ピンの番号に隣接している。

ここで、チップに含まれる複数の第１ピンは当該第４ターゲットピンを含み、当該第４ターゲットピンの番号は、当該第２ターゲットピンから遠く離れた第２ピンに隣接しており、
当該第２ターゲットピンと当該第４ターゲットピンとの間の各第２ピンを、対応する第５中間点と第６中間点をそれぞれ介して、番号の対応するエントリに接続し、当該第５中間点と当該第６中間点の縦座標は、次の式を満たす。
ｙ４＝（（ｊ－ｐ２）＊ｙ＿ｉｎ２＋（ｐ２－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
ここで、ｐ２は、当該第２ターゲットピンと当該第４ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ２は、当該第２ターゲットピンと当該第４ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
当該第６中間点の横座標は、次の式を満たす。
ｘ１＝（（ｐ２－ｉ）＊ｘ＿ｌｅｆｔ＋（ｓｅｐ１－ｐ２）＊ｘ＿ｏｕｔ＿ｌｅｆｔ）／（ｓｅｐ１－ｉ）
ここで、ｉは第２ターゲットピンの番号であり、ｘ＿ｌｅｆｔは当該第４ターゲットピンの横座標であり、ｓｅｐ１は当該第４ターゲットピンの番号であり、ｘ＿ｏｕｔ＿ｌｅｆｔは、当該第２ピンの横座標である。

ここで、チップに含まれる複数のエントリは第３エントリを含み、当該第３エントリは、当該第２ピンが位置する列に向いており、当該第３エントリの番号に対応するピンを第５ターゲットピンとして決定し、
当該第２ターゲットピンと当該第５ターゲットピンとの間の各第２ピンを、対応する第７中間点と第８中間点をそれぞれ介して、番号の対応するエントリに接続し、当該第７中間点と当該第８中間点の縦座標は、次の式を満たす。
ｙ５＝（（ｊ－ｐ３）＊ｙ＿ｉｎ３＋（ｐ３－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
ここで、ｐ３は、当該第２ターゲットピンと当該第５ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ３は、当該第２ターゲットピンと当該第５ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
当該第８中間点の横座標は、次の式を満たす。
ｘ２＝（ｐ３＊ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－ｐ３）＊ｘ＿０）／ｉ
ここで、ｘ＿０は、当該第２ピンに近い当該鎖状量子ビットの終点の座標であり、
第９中間点であって、当該第５ターゲットピンは、当該第９中間点を介して当該第３エントリに接続され、当該第９中間点の横座標は、次の式を満たす。
ｘ３＝（ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－１）＊ｘ＿０）／ｉ

本開示の技術的解決手段では、関連するユーザーの個人情報の取得、記憶及び適用などはいずれも、関連する法律法規の規定に準拠し、公序良俗に違反しない。

本開示の実施例によれば、本開示は、電子デバイス、読み取り可能な記憶媒体及びコンピュータプログラムをさらに提供する。

図１２は、本開示の実施例を実施するために使用され得る例示的な電子デバイス１２００の概略ブロック図を示す。電子デバイスは、ラップトップコンピュータ、デスクトップコンピュータ、ワークステーション、パーソナルデジタルアシスタント、サーバ、ブレードサーバ、メインフレームコンピュータ、及び他の適切なコンピュータなど、様々な形式のデジタルコンピュータを示すことを目的としている。電子デバイスは、パーソナルデジタルプロセッサ、携帯電話、スマートフォン、ウェアラブルデバイス及び他の類似の計算デバイスなど、様々な形式のモバイルデバイスを示すこともできる。本明細書に示されるコンポーネント、それらの接続及び関係、ならびにそれらの機能は、単なる例示にすぎず、本明細書に記載及び／又は請求される本開示の実現を制限することを意図するものではない。

図１２に示すように、デバイス１２００は計算ユニット１２０１を含み、読み取り専用メモリ（ＲＯＭ）１２０２に格納されたコンピュータプログラム又は記憶ユニット１２０８からランダムアクセスメモリ（ＲＡＭ）１２０３にロードされたコンピュータプログラムに従って、様々な適切な動作及び処理を実行することができる。ＲＡＭ１２０３には、デバイス１２００の操作に必要な様々なプログラム及びデータを記憶することもできる。計算ユニット１２０１、ＲＯＭ１２０２及びＲＡＭ１２０３は、バス１２０４を介して互いに接続される。入出力（Ｉ／Ｏ）インターフェース１２０５もバス１２０４に接続される。

デバイス１２００内の複数のコンポーネントは、Ｉ／Ｏインターフェース１２０５に接続され、当該複数のコンポーネントは、キーボードやマウスなどの入力ユニット１２０６と、様々なタイプのディスプレイやスピーカーなどの出力ユニット１２０７と、磁気ディスクや光ディスクなどの記憶ユニット１２０８と、ネットワークカード、モデム、及び無線通信トランシーバなどの通信ユニット１２０９と、を含む。通信ユニット１２０９は、デバイス１２００がインターネットなどのコンピュータネットワーク及び／又は様々な電気通信ネットワークを介して他のデバイスと情報／データを交換することを可能にする。

計算ユニット１２０１は、処理能力及び計算能力を有する様々な汎用及び／又は専用の処理コンポーネントであってもよい。計算ユニット１２０１のいくつかの例には、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、様々な専用な人工知能（ＡＩ）計算チップ、様々な機械学習モデルアルゴリズムを実行するための計算ユニット、デジタルシグナルプロセッサ（ＤＳＰ）、及び任意の適切なプロセッサ、コントローラ、マイクロコントローラなどが含まれるが、これらに限定されない。計算ユニット１２０１は、ピンをエントリにマッチングさせるか、又は任意の中間点を計算するなどの上述した様々な方法及び処理を実行する。たとえば、いくつかの実施例では、中間点を計算する方法は、記憶ユニット１２０８などの機械読取可能な媒体に有形的に含まれるコンピュータソフトウェアプログラムとして実現されてもよい。いくつかの実施例では、コンピュータプログラムの一部又は全部は、ＲＯＭ１２０２及び／又は通信ユニット１２０９を介してデバイス１２００にロード及び／又はインストールされてもよい。コンピュータプログラムは、ＲＡＭ１２０３にロードされ、計算ユニット１２０１によって実行されるとき、上述した方法における鎖状量子チップの設計と配線の１つ又は複数のステップが実行されてもよい。あるいは、他の実施例では、計算ユニット１２０１は、他の任意の適切な手段によって（たとえば、ファームウェアによって）鎖状量子チップの配線方法を実行するように配置されてもよい。

上述したシステム及び技術の様々な実施形態は、デジタル電子回路システム、集積回路システム、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準部品（ＡＳＳＰ）、システムオンチップのシステム（ＳＯＣ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、コンピュータハードウェア、ファームウェア、ソフトウェア、及び／又はそれらの組み合わせで実現されてもよい。これらの様々な実施形態は、１つ又は複数のコンピュータプログラムで実施され、当該１つ又は複数のコンピュータプログラムは、少なくとも１つのプログラマブルプロセッサを含むプログラマブルシステムで実行及び／又は解釈されてもよく、当該プログラマブルプロセッサは、専用又は汎用のプログラマブルプロセッサであってもよく、記憶システム、少なくとも１つの入力装置、及び少なくとも１つの出力装置からデータと指令を受信し、データと指令を当該記憶システム、当該少なくとも１つの入力装置、及び当該少なくとも１つの出力装置に送信することができる。

本開示の方法を実施するためのプログラムコードは、１つ又は複数のプログラミング言語の任意の組み合わせで作成され得る。これらのプログラムコードは、汎用コンピュータ、専用コンピュータ又は他のプログラマブルデータ処理装置のプロセッサ又はコントローラに提供され得、それによりプログラムコードがプロセッサ又はコントローラによって実行されるとき、フローチャート及び／又はブロック図で規定された機能／操作が実施される。プログラムコードは、機械で完全に実行されてもよいし、機械で部分的に実行されてもよいし、独立なパッケージとして機械で部分的に実行され且つリモート機械で部分的に実行され、又はリモート機械又はサーバで完全に実行されてもよい。

本開示の文脈において、機械読取可能な媒体は、有形の媒体であってもよく、当該媒体は、指令実行システム、装置又はデバイスによって使用される、又は指令実行システム、装置又はデバイスと合わせて使用されるプログラムを含む又は記憶することができる。機械読取可能な媒体は、機械読取可能信号媒体又は機械読取可能な記憶媒体であってもよい。機械読取可能な媒体は、電子的、磁気的、光学的、電磁的、赤外線的、又は半導体のシステム、装置又はデバイス、又は上記内容の任意の適切な組み合わせを含み得るが、これらに限定されない。機械読み取り可能な記憶媒体のより具体的な例には、１つ又は複数のワイヤに基づく電気接続、携帯型コンピュータディスク、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読取専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、携帯型コンパクトディスクリードオンリーメモリ（ＣＤ－ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記内容の任意の適切な組み合わせが含まれる。

ユーザーとのやりとりを提供するために、ここで説明したシステム及び技術は、ユーザーに情報を表示するための表示装置（たとえば、ＣＲＴ（ブラウン管）又はＬＣＤ（液晶ディスプレイ）モニター）と、ユーザーがコンピュータに入力を提供するためのキーボード及びポインティング装置（たとえば、マウス又はトラックボールなど）と、を有するコンピュータに実施されてもよい。他の種類の装置は、ユーザーとのやりとりを提供することもでき、たとえば、ユーザーに提供されるフィードバックは、任意の形態の感覚的なフィードバック（たとえば、視覚的なフィードバック、聴覚的なフィードバック、又は触覚的なフィードバック）であってもよく、任意の形態（声入力、音声入力又は触覚入力を含む）でユーザーからの入力を受け取ってもよい。

ここで説明したシステム及び技術は、バックエンドコンポーネントを含む計算システム（たとえば、データサーバとして）、又はミドルウェアコンポーネントを含む計算システム（たとえば、アプリケーションサーバ）、又はフロントエンドコンポーネントを含む計算システム（たとえば、ユーザーがここで説明したシステム及び技術の実施形態と対話できるグラフィカルユーザーインターフェース又はネットワークブラウザを有するユーザーコンピュータ）、又は当該バックエンドコンポーネント、ミドルウェアコンポーネント、又はフロントエンドコンポーネントの任意の組み合わせを含む計算システムに実施されてもよい。システムのコンポーネントは、デジタルデータ通信の任意の形式又は媒体（たとえば、通信ネットワーク）を介して相互に接続されてもよい。通信ネットワークの例としては、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）及びインターネットを含む。

コンピュータシステムは、クライアントとサーバを含んでもよい。クライアントとサーバは、通常、互いに離れており、通信ネットワークを介してやりとりをする。クライアントとサーバとの関係は、対応するコンピュータで実行され、且つ互いにクライアント－サーバ関係を有するコンピュータプログラムを介して生成される。サーバは、クラウドサーバ、分散システムのサーバ、又はブロックチェーンを組み合わせたサーバであってもよい。

以上に示された様々な形式のプロセスを使用して、ステップを並べ替えたり、追加したり、削除したりすることができることを理解すべきである。たとえば、本開示に記載されている各ステップは、並行して実行されてもよく、順次に実行されてもよく、異なる順序で実行されてもよく、本開示で開示されている技術的解決手段の所望の結果が実現される限り、ここで制限することはない。

上記具体的な実施形態は、本開示の保護範囲を制限するものではない。当業者は、設計要件及び他の要因に応じて、様々な変更、組み合わせ、下位組み合わせ及び置換が行われてもよいことを理解すべきである。本開示の精神及び原則の範囲内で行われた修正、均等な置換及び改善などはいずれも、本開示の保護範囲に含まれるべきである。

Claims (21)

1. 鎖状量子チップの複数のピンと鎖状量子ビット上の複数の量子ビットのエントリとの間の対応する関係に従って、前記複数のピンと複数のエントリにそれぞれ番号を付けるステップであって、前記複数のピンは複数の第１ピンを含み、前記複数の第１ピンは前記鎖状量子ビットの伸長方向と平行しているステップと、
   前記複数のエントリから第１エントリを決定し、前記複数の第１ピンから第１ターゲットピンを決定するステップであって、前記第１エントリの横座標と前記第１ターゲットピンの横座標との間の距離は、第１プリセット条件を満たすステップと、
   前記第１エントリと前記第１ターゲットピンを接続するステップと、
   残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続するステップと、を含む鎖状量子チップの配線方法。
2. 前記前記第１エントリと前記第１ターゲットピンを接続するステップは、第１中間点を介して前記第１エントリと前記第１ターゲットピンを接続するステップを含み、
   前記第１中間点の縦座標は、
   ｙ１＝ｙ＿ｂｏｔ＋ｌ＋２＊ｒ
   を満たし、
   ただし、ｙ＿ｂｏｔは前記複数の第１ピンの縦座標であり、ｒは配線の曲がり半径であり、ｌは配線の最小長さである、請求項１に記載の方法。
3. 前記残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続するステップは、
   残りの各第１ピンを、対応する第２中間点と第３中間点をそれぞれ介して番号の対応するエントリに接続するステップを含み、
   前記残りの第１ピンに接続された第２中間点と第３中間点の縦座標は、
   ｙ２＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｂｏｔ）／（ｊ－１）
   を満たし、
   ただし、ｊは前記第１ターゲットピンの番号であり、ｐは前記残りの第１ピンの番号であり、ｙ＿ｉｎは前記残りの第１ピンに接続されたエントリの縦座標である、請求項１に記載の方法。
4. 前記複数のピンは複数の第２ピンを含み、前記複数の第２ピンは、前記鎖状量子ビットの一側に位置し、前記鎖状量子ビットの伸長方向と直交しており、
   前記残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続するステップは、
   前記複数のエントリから第２エントリを決定し、前記複数の第２ピンから第２ターゲットピンと第３ターゲットピンを決定するステップであって、前記第３ターゲットピンの番号は、前記第１ターゲットピンから遠く離れた第１ピンの番号に隣接し、前記第２エントリに対応する第４中間点の縦座標と前記第２ターゲットピンの縦座標との間の距離は、第２プリセット条件を満たし、前記第２エントリに対応する第４中間点の縦座標は、
   ｙ３＝（（ｊ－ｐ１）＊ｙ＿ｉｎ１＋（ｐ１－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
   を満たし、ただし、ｐ１は前記第２ターゲットピンの番号であり、ｙ＿ｉｎ１は前記第２エントリの縦座標であり、ｙ＿ｏｕｔ１は前記第３ターゲットピンの縦座標である、ステップと、
   前記第４中間点を介して、前記第２エントリと前記第２ターゲットピンを接続するステップと、
   現在の残りのエントリの番号と残りの第２ピンの番号に従って、現在の残りの各エントリと残りの各第２ピンを１対１で対応して接続するステップと、
   を含む、請求項１～３のいずれか一項に記載の方法。
5. 前記現在の残りのエントリの番号と残りの第２ピンの番号に従って現在の残りの各エントリと残りの各第２ピンを１対１で対応して接続するステップは、
   前記複数の第１ピンから第４ターゲットピンを決定するステップであって、前記第４ターゲットピンの番号は前記第２ターゲットピンから遠く離れた第２ピンに隣接しているステップと、
   前記第２ターゲットピンと前記第４ターゲットピンとの間の各第２ピンを、対応する第５中間点と第６中間点をそれぞれ介して番号の対応するエントリに接続するステップであって、前記第５中間点と前記第６中間点の縦座標は、
   ｙ４＝（（ｊ－ｐ２）＊ｙ＿ｉｎ２＋（ｐ２－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
   を満たし、ただし、ｐ２は前記第２ターゲットピンと前記第４ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ２は前記第２ターゲットピンと前記第４ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、前記第６中間点の横座標は、
   ｘ１＝（（ｐ２－ｉ）＊ｘ＿ｌｅｆｔ＋（ｓｅｐ１－ｐ２）＊ｘ＿ｏｕｔ＿ｌｅｆｔ）／（ｓｅｐ１－ｉ）
   を満たし、
   ただし、ｉは第２ターゲットピンの番号であり、ｘ＿ｌｅｆｔは前記第４ターゲットピンの横座標であり、ｓｅｐ１は、前記第４ターゲットピンの番号であり、ｘ＿ｏｕｔ＿ｌｅｆｔは前記第２ピンの横座標であるステップと、
   を含む、請求項４に記載の方法。
6. 前記現在の残りのエントリの番号と残りの第２ピンの番号に従って、現在の残りの各エントリと残りの各第２ピンを１対１で対応して接続するステップは、
   前記複数のエントリから第３エントリを決定し、前記第３エントリは前記第２ピンが位置する列に向いており、前記第３エントリの番号に対応するピンを第５ターゲットピンとして決定するステップと、
   前記第２ターゲットピンと前記第５ターゲットピンとの間の各第２ピンを、対応する第７中間点と第８中間点をそれぞれ介して番号の対応するエントリに接続し、前記第７中間点と前記第８中間点の縦座標は、
   ｙ５＝（（ｊ－ｐ３）＊ｙ＿ｉｎ３＋（ｐ３－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
   を満たし、
   ただし、ｐ３は前記第２ターゲットピンと前記第５ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ３は前記第２ターゲットピンと前記第５ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、前記第８中間点の横座標は、
   ｘ２＝（ｐ３＊ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－ｐ３）＊ｘ＿０）／ｉ
   を満たし、ただし、ｘ＿０は前記第２ピンに近い前記鎖状量子ビットの終点の座標であるステップと、
   前記第５ターゲットピンを、第９中間点を介して前記第３エントリに接続するステップであって、前記第９中間点の横座標は、
   ｘ３＝（ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－１）＊ｘ＿０）／ｉ
   を満たすステップと、
   を含む、請求項４に記載の方法。
7. 鎖状量子チップの複数のピンと鎖状量子ビット上の複数の量子ビットのエントリとの間の対応する関係に従って、前記複数のピンと複数のエントリにそれぞれ番号を付けるように構成された番号付けモジュールであって、前記複数のピンは複数の第１ピンを含み、前記複数の第１ピンは前記鎖状量子ビットの伸長方向と平行している番号付けモジュールと、
   前記第１決定ジュールは、前記複数のエントリから第１エントリを決定し、前記複数の第１ピンから第１ターゲットピンを決定するように構成された第１決定ジュールであって、前記第１エントリの横座標と前記第１ターゲットピンの横座標との間の距離は、第１プリセット条件を満たす第１決定ジュールと、
   前記第１エントリと前記第１ターゲットピンを接続するように構成された第１接続モジュールと、
   残りのエントリの番号と残りのピンの番号に従って、残りの各エントリと残りの各ピンを１対１で対応して接続するように構成された第２接続モジュールと、を備える、
   鎖状量子チップの配線装置。
8. 前記第１接続モジュールは、第１中間点を介して前記第１エントリと前記第１ターゲットピンを接続するように構成され、
   前記第１中間点の縦座標は、
   ｙ１＝ｙ＿ｂｏｔ＋ｌ＋２＊ｒ
   を満たし、
   ただし、ｙ＿ｂｏｔは前記複数の第１ピンの縦座標であり、ｒは配線の曲がり半径であり、ｌは配線の最小長さである請求項７に記載の装置。
9. 前記第２接続モジュールは、残りの各第１ピンを、それぞれ対応する第２中間点と第３中間点を介して、番号の対応するエントリに接続するように構成され、
   前記残りの第１ピンに接続された第２中間点と第３中間点の縦座標は、
   ｙ２＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｂｏｔ）／（ｊ－１）
   満たし、
   ただし、ｊは前記第１ターゲットピンの番号であり、ｐは前記残りの第１ピンの番号であり、ｙ＿ｉｎは前記残りの第１ピンに接続されたエントリの縦座標である、
   請求項７に記載の装置。
10. 前記複数のピンは複数の第２ピンを含み、前記複数の第２ピンは前記鎖状量子ビットの一側に位置し、前記鎖状量子ビットの伸長方向と直交しており、
    前記第２接続モジュールは、第１接続ユニットと、第２接続ユニットとを備え、
    前記第１接続ユニットは、前記複数のエントリから第２エントリを決定し、前記複数の第２ピンから第２ターゲットピンと第３ターゲットピンを決定するように構成され、
    前記第３ターゲットピンの番号は、前記第１ターゲットピンから遠く離れた第１ピンの番号に隣接しており、
    前記第２エントリに対応する第４中間点の縦座標と前記第２ターゲットピンの縦座標との間の距離は、第２プリセット条件を満たし、
    前記第２エントリに対応する第４中間点の縦座標は、
    ｙ３＝（（ｊ－ｐ１）＊ｙ＿ｉｎ１＋（ｐ１－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
    を満たし、
    ただし、ｐ１は前記第２ターゲットピンの番号であり、ｙ＿ｉｎ１は前記第２エントリの縦座標であり、ｙ＿ｏｕｔ１は前記第３ターゲットピンの縦座標であり、
    前記第２エントリと前記第２ターゲットピンは前記第４中間点を介して接続され、
    前記第２接続ユニットは、現在の残りのエントリの番号と残りの第２ピンの番号に従って、現在の残りの各エントリと残りの各第２ピンを１対１で対応して接続するように構成された、
    請求項７～９のいずれか一項に記載の装置。
11. 前記第２接続ユニットは、
    前記複数の第１ピンから第４ターゲットピンを決定し、前記第４ターゲットピンの番号は、前記第２ターゲットピンから遠く離れた第２ピンに隣接しており、
    前記第２ターゲットピンと前記第４ターゲットピンとの間の各第２ピンを、対応する第５中間点と第６中間点をそれぞれ介して番号の対応するエントリに接続するように構成され、
    前記第５中間点と前記第６中間点の縦座標は、
    ｙ４＝（（ｊ－ｐ２）＊ｙ＿ｉｎ２＋（ｐ２－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
    を満たし、
    ただし、ｐ２は前記第２ターゲットピンと前記第４ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ２は前記第２ターゲットピンと前記第４ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
    前記第６中間点の横座標は、
    ｘ１＝（（ｐ２－ｉ）＊ｘ＿ｌｅｆｔ＋（ｓｅｐ１－ｐ２）＊ｘ＿ｏｕｔ＿ｌｅｆｔ）／（ｓｅｐ１－ｉ）
    を満たし、
    ただし、ｉは第２ターゲットピンの番号であり、ｘ＿ｌｅｆｔは前記第４ターゲットピンの横座標であり、ｓｅｐ１は前記第４ターゲットピンの番号であり、ｘ＿ｏｕｔ＿ｌｅｆｔは前記第２ピンの横座標である、
    請求項１０に記載の装置。
12. 前記第２接続ユニットは、
    前記複数のエントリから第３エントリを決定し、前記第３エントリは前記第２ピンが位置する列に向いており、前記第３エントリの番号に対応するピンを第５ターゲットピンとして決定し、
    前記第２ターゲットピンと前記第５ターゲットピンとの間の各第２ピンを、対応する第７中間点と第８中間点をそれぞれ介して番号の対応するエントリに接続し、
    
    前記第７中間点と前記第８中間点の縦座標は、
    ｙ５＝（（ｊ－ｐ３）＊ｙ＿ｉｎ３＋（ｐ３－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）を満たし、
    ただし、ｐ３は前記第２ターゲットピンと前記第５ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ３は前記第２ターゲットピンと前記第５ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
    前記第８中間点の横座標は、
    ｘ２＝（ｐ３＊ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－ｐ３）＊ｘ＿０）／ｉ
    を満たし、
    ただし、ｘ＿０は前記第２ピンに近い前記鎖状量子ビットの終点の座標であり、
    前記第５ターゲットピンを、第９中間点を介して前記第３エントリに接続するように構成され、
    前記第９中間点の横座標は、
    ｘ３＝（ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－１）＊ｘ＿０）／ｉ
    を満たす、請求項１０に記載の装置。
13. 鎖状量子ビットであって、
    複数の量子ビットを含み、前記量子ビットは少なくとも１つのエントリを含む鎖状量子ビットと、
    鎖状量子ビットの複数のエントリの番号に１対１で対応する複数のピンであって、複数の第１ピンを含み、前記複数の第１ピンは前記鎖状量子ビットの伸長方向と平行している、複数のピンと、
    番号に対応するピンとエントリをそれぞれ接続する複数の接続線と、
    を備え、
    前記複数のエントリは第１エントリを含み、前記複数の第１ピンは第１ターゲットピンを含み、前記第１エントリの横座標と前記第１ターゲットピンの横座標との間の距離は、第１プリセット条件を満たし、前記複数の接続線は、前記第１エントリと前記第１ターゲットピンとの間に接続された第１接続線を含む、鎖状量子チップ。
14. 前記第１接続線は第１中間点を含み、前記第１中間点を介して前記第１エントリと前記第１ターゲットピンを接続し、
    前記第１中間点の縦座標は、
    ｙ１＝ｙ＿ｂｏｔ＋ｌ＋２＊ｒ
    を満たし、
    ただし、ｙ＿ｂｏｔは前記複数の第１ピンの縦座標であり、ｒは配線の曲がり半径であり、ｌは配線の最小長さである請求項１３に記載のチップ。
15. 前記接続線は第２中間点と第３中間点を含み、
    残りの各第１ピンは、対応する前記第２中間点と第３中間点をそれぞれ介して番号の対応するエントリに接続され、
    前記残りの第１ピンに接続された前記第２中間点と第３中間点の縦座標は、
    ｙ２＝（（ｊ－ｐ）＊ｙ＿ｉｎ＋（ｐ－１）＊ｙ＿ｂｏｔ）／（ｊ－１）
    を満たし、
    ただし、ｊは前記第１ターゲットピンの番号であり、ｐは前記残りの第１ピンの番号であり、ｙ＿ｉｎは前記残りの第１ピンに接続されたエントリの縦座標である請求項１３に記載のチップ。
16. 前記複数のピンは複数の第２ピンを含み、前記複数の第２ピンは前記鎖状量子ビットの一側に位置し、且つ前記鎖状量子ビットの伸長方向と直交しており、
    前記複数の第２ピンは第３ターゲットピンを含み、前記第３ターゲットピンの番号は、前記第１ターゲットピンから遠く離れた第１ピンの番号に隣接しており、
    前記複数のエントリは第２エントリを含み、前記複数の第２ピンは第２ターゲットピンを含み、前記第２エントリに対応する第４中間点の縦座標と前記第２ターゲットピンの縦座標との間の距離は、第２プリセット条件を満たし、ここで、前記第２エントリに対応する第４中間点の縦座標は、
    ｙ３＝（（ｊ－ｐ１）＊ｙ＿ｉｎ１＋（ｐ１－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
    を満たし、
    ただし、ｐ１は前記第２ターゲットピンの番号であり、ｙ＿ｉｎ１は前記第２エントリの縦座標であり、ｙ＿ｏｕｔ１は前記第３ターゲットピンの縦座標であり、
    前記複数の接続線は第２接続線を含み、前記第２接続線は、前記第４中間点を介して、前記第２エントリと前記第２ターゲットピンを接続する、
    請求項１３～１５のいずれか一項に記載のチップ。
17. 前記複数の第１ピンは第４ターゲットピンを含み、前記第４ターゲットピンの番号は、前記第２ターゲットピンから遠く離れた第２ピンに隣接しており、
    前記第２ターゲットピンと前記第４ターゲットピンとの間の各第２ピンを、対応する第５中間点と第６中間点をそれぞれ介して番号の対応するエントリに接続し、
    前記第５中間点と前記第６中間点の縦座標は、
    ｙ４＝（（ｊ－ｐ２）＊ｙ＿ｉｎ２＋（ｐ２－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
    を満たし、
    ただし、ｐ２は前記第２ターゲットピンと前記第４ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ２は前記第２ターゲットピンと前記第４ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
    前記第６中間点の横座標は、
    ｘ１＝（（ｐ２－ｉ）＊ｘ＿ｌｅｆｔ＋（ｓｅｐ１－ｐ２）＊ｘ＿ｏｕｔ＿ｌｅｆｔ）／（ｓｅｐ１－ｉ）
    を満たし、
    ここで、ｉは第２ターゲットピンの番号であり、ｘ＿ｌｅｆｔは前記第４ターゲットピンの横座標であり、ｓｅｐ１は前記第４ターゲットピンの番号であり、ｘ＿ｏｕｔ＿ｌｅｆｔは前記第２ピンの横座標である、
    請求項１６に記載のチップ。
18. 前記複数のエントリは第３エントリを含み、前記第３エントリは前記第２ピンが位置する列に向いており、前記第３エントリの番号に対応するピンを第５ターゲットピンとして決定し、
    前記第２ターゲットピンと前記第５ターゲットピンとの間の各第２ピンを、対応する第７中間点と第８中間点をそれぞれ介して番号の対応するエントリに接続し、
    前記第７中間点と前記第８中間点の縦座標は、
    ｙ５＝（（ｊ－ｐ３）＊ｙ＿ｉｎ３＋（ｐ３－１）＊ｙ＿ｏｕｔ１）／（ｊ－１）
    を満たし、
    ただし、ｐ３は前記第２ターゲットピンと前記第５ターゲットピンとの間の第２ピンの番号であり、ｙ＿ｉｎ３は前記第２ターゲットピンと前記第５ターゲットピンとの間の第２ピンに対応するエントリの縦座標であり、
    前記第８中間点の横座標は、
    ｘ２＝（ｐ３＊ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－ｐ３）＊ｘ＿０）／ｉ
    を満たし、
    ただし、ｘ＿０は前記第２ピンに近い前記鎖状量子ビットの終点の座標であり、
    前記第５ターゲットピンは、第９中間点を介して前記第３エントリに接続され、前記第９中間点の横座標は、
    ｘ３＝（ｘ＿ｏｕｔ＿ｌｅｆｔ＋（ｉ－１）＊ｘ＿０）／ｉ
    を満たす、請求項１６に記載のチップ。
19. 少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに通信可能に接続されたメモリと、を含み、
    前記メモリには、前記少なくとも１つのプロセッサによって実行可能な指令が記憶され、前記指令は、前記少なくとも１つのプロセッサが請求項１～３、５、６のいずれか一項に記載の方法を実行できるように、前記少なくとも１つのプロセッサによって実行される電子デバイス。
20. コンピュータに請求項１～３、５、６のいずれか一項に記載の方法を実行させるためのコンピュータ指令が記憶される非一時的なコンピュータ読み取り可能な記憶媒体。
21. プロセッサによって実行すると、請求項１～３、５、６のいずれか一項に記載の方法を実現させるコンピュータプログラム。

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