JP2023156224A - 量子チップ構造、決定方法、装置、デバイス、量子チップ、量子コンピュータ、記憶媒体、及びプログラム - Google Patents

量子チップ構造、決定方法、装置、デバイス、量子チップ、量子コンピュータ、記憶媒体、及びプログラム Download PDF

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Abstract

【課題】高い連通性の有する量子チップ構造、決定方法、装置、デバイス、量子チップ、量子コンピュータ、記憶媒体及びプログラムを提供する。【解決手段】量子チップ構造は、ｎ個の中心量子ビットからなるリング状構造と、中心量子ビットＱｉが前記リング状構造の外側に向かって引き出す２本の線状構造とを備える。リング状構造における、隣接する２つの中心量子ビット間は結合素子を介して接続される。ｎは３以上の自然数である。２本の線状構造のうちの第１線状構造には、ａｉ個の第１量子ビットが含まれ、２本の線状構造のうちの第２線状構造には、ｂｉ個の第２量子ビットが含まれる。【選択図】図１

Description

本開示は、コンピュータ技術分野、特に量子計算技術分野に関する。
量子チップの性能の良し悪しを測るには多くの要素があり、連通性はそのうちの１つの重要な指標である。そのため、量子のハードウェアのレベルから可能な限り連通性の高い超伝導量子チップをいかに設計するかが非常に重要な問題となっている。
本開示は、量子チップ構造、決定方法、デバイス及び記憶媒体を提供する。
本開示の１つの態様では、量子チップ構造を提供し、該量子チップ構造は、
ｎ個の中心量子ビットからなるリング状構造と、
中心量子ビットＱｉが前記リング状構造の外側に向かって引き出す２本の線状構造と、を備え、
前記リング状構造における、隣接する２つの前記中心量子ビット間は結合素子を介して接続され、前記ｎは３以上の自然数であり、
前記２本の線状構造のうちの第１線状構造には、ａｉ個の第１量子ビットが含まれ、前記２本の線状構造のうちの第２線状構造には、ｂｉ個の第２量子ビットが含まれ、前記ａｉは１以上の自然数であり、前記ｂｉは１以上の自然数であり、前記ｉは０以上ｎ－１以下の自然数である。
本開示のもう１つの様態では、決定方法を提供し、該方法は、
決定対象となる量子チップ構造の総量子ビット数Ｎを取得することと、ここで、前記量子チップ構造は、上述の量子チップ構造であり、
少なくとも前記総量子ビット数Ｎに基づいて、前記量子チップ構造の目標マッピング距離を決定することと、を含み、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要の結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれかであり、前記ｉは０以上の自然数である。
本開示のもう１つの様態では、決定装置を提供し、該決定装置は、
決定対象となる量子チップ構造の総量子ビット数Ｎを取得するための取得モジュールと、ここで、前記量子チップ構造は、上述の量子チップ構造であり、
少なくとも前記総量子ビット数Ｎに基づいて、前記量子チップ構造の目標マッピング距離を決定するための第１決定モジュールと、を備え、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要のある結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれか１つであり、前記ｉは０以上の自然数である。
本開示のもう１つの様態では、電子デバイスを提供し、該電子デバイスは、
少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサと通信接続されるメモリと、を備え、
前記メモリには、前記少なくとも１つのプロセッサで実行可能な命令が記憶され、前記命令は、前記少なくとも１つのプロセッサによって実行されると、前記少なくとも１つのプロセッサに、上述の決定方法を実行させる。
本開示のもう１つの様態では、量子チップを提供し、該量子チップは、上述の量子チップ構造を備える。
本開示のもう１つの様態では、量子コンピュータを提供し、該量子コンピュータは、上述の量子チップと、前記量子チップと接続される外部制御システムと、を備える。
本開示のもう１つの態様では、非一時的なコンピュータ可読記憶媒体を提供し、該非一時的なコンピュータ可読記憶媒体は、前記コンピュータに、上述の決定方法を実行させるためのコンピュータ命令を記憶している。
本開示のもう１つの態様では、プログラムを提供し、該プログラムは、コンピュータにおいてプロセッサによって実行されると、上述の決定方法を実現する。
これにより、連通性の高い量子チップ構造が得られる。
本開示の実施例による量子チップ構造の構成を示す模式図である。 本開示の実施例による決定方法のフローを示す模式図一である。 本開示の実施例による決定方法のフローを示す模式図二である。 本開示の実施例による決定方法のフローを示す模式図三である。 本開示の実施例による量子チップ構造を適用する１つの具体例における構成を示す模式図である。 本開示の実施例による量子チップ構造を適用する１つの具体例における構成を示す模式図である。 本開示の実施例による量子チップ構造を適用するもう１つの具体例における構成を示す模式図である。 本開示の実施例による量子チップ構造を適用するもう１つの具体例における構成を示す模式図である。 本開示の実施例による量子チップ構造を適用するもう１つの具体例における構成を示す模式図である。 本開示の実施例による量子チップ構造の配線フローを示す模式図である。 本開示の実施例による量子チップ構造の配線フローを示す模式図である。 本開示の実施例による量子チップ構造の配線フローを示す模式図である。 本開示の実施例による量子チップ構造の配線フローを示す模式図である。 本開示の実施例による量子チップ構造の配線フローを示す模式図である。 本開示の実施例による量子チップ構造と既存の方案との連通性の比較図である。 本開示の実施例による決定装置の構成を示す模式図である。 本開示の実施例による決定方法を実現するための電子デバイスのブロック図である。
ここに記載された内容は、本開示の実施例のキーポイント又は重要な特徴を記述することを意図せず、また、本開示の範囲を制限することにも用いられないことを理解すべきである。本開示の他の特徴については、下記の明細書を通して説明を促す。
添付図面は、本方案をより良く理解するためのものであり、本開示を限定するものではない。
以下では、本開示の例示的な実施例を、理解を容易にするために本開示の実施形態の様々な詳細を含む添付の図面に関連して説明するが、これらは単に例示的なものであると考えるべきである。従って、当業者は、本開示の範囲及び精神を逸脱することなく、本明細書に記載された実施形態に様々な変更及び修正を加えることができることを認識すべきである。同様に、以下の説明では、周知の機能及び構成については、明確化及び簡明化のために説明を省略する。
近年量子計算は学術界と産業界の研究と発展の重要な方向になっている。伝統的な計算に比べ、量子計算は巨大な数字の分解などの問題の解決において顕著な優位性を示し、また、量子多体システム、量子化学シミュレーションなどの先端研究に対しても重要な意義を持つ。ハードウェアの実現において、量子計算は複数の技術方案を持っており、例えば超伝導量子回路、イオントラップ、光量子などがある。デコヒーレンス時間が長く、操作と読取が容易で、拡張性が高いなどの利点から、超電導量子回路は業界で最も有望な量子計算のハードウェアの候補とされている。 そのため、超伝導量子計算（つまり超伝導量子回路を利用した量子計算）の重要な部分として、複数の超伝導量子ビットを集積した超伝導量子チップの設計、研究開発、作製は非常に重要な意義を持つ。
実際の応用において、量子チップ（例えば超伝導量子チップ）の性能の良し悪しを測るには多くの要素があり、連通性はそのうちの１つの重要な指標である。ここで、いわゆる連通性とは量子チップ（例えば超伝導量子チップ）における１つの量子ビットと残りの他の量子ビットとの間の接続の度合いを指す。超伝導量子チップを例とすると、イオントラップ量子計算と異なり、超伝導量子回路において、超伝導量子ビットは隣接する超伝導量子ビットとしか結合できない。この制限を受けて、２超伝導量子ビットゲートも隣接する超伝導量子ビット間に限って実現する。しかし、実際には任意の２超伝導量子ビット間の量子ゲート操作を実現するために、非隣接する超伝導量子ビット間の結合が必要である。これに基づき、アルゴリズムレベルの量子回路（即ち論理量子回路）を、超伝導量子チップの物理的制約を満たす物理レベルの物理量子回路にマッピングすることが重要な課題となる。このようなマッピングはある程度問題を解決したが、もたらす代価として、大量の２量子ビットゲート（つまり２超伝導量子ビットゲート）を追加的に導入する必要があり、計算の効率と精度を大いに下げたことは違いない。従って、量子のハードウェアのレベルから可能な限り連通性の高い超伝導量子チップをいかに設計するかが非常に重要な問題となってきた。
さらに、超伝導量子チップの設計過程では、その後のマイクロナノ加工プロセスの実行可能性や歩留まりについても事前に考慮する必要がある（理解できるのは、超伝導量子チップの作製には通常、マイクロナノ加工技術の利用が必要である）。現在、業界には２Ｄ（２ Ｄｉｍｅｎｓｉｏｎａｌ）マイクロナノ加工技術があり、全てのコアデバイス（例えば量子ビット、読取共振キャビティなど）及び各種接続線（例えば読取線、制御線）はいずれも同一の２Ｄ平面上に配置されている。２Ｄマイクロナノ加工技術では、２本の接続線が交差せざるを得ない場合、エアブリッジ（Ａｉｒ－ｂｒｉｄｇｅ）テクノロジーをさらに導入する必要がある。近年、より先進的な３Ｄ（３ ｄｉｍｅｎｓｉｏｎａｌ）マイクロナノ加工技術も大規模で拡張可能な超伝導量子チップの作製に応用されつつあり、３Ｄマイクロナノ加工技術を使用すると、コアデバイスと接続線とは通常異なる層に分布され、フリップチップ（ｆｌｉｐ－ｃｈｉｐ）技術又はシリコン貫通（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）技術によって異なる層が接続されている。
超伝導量子チップにおける３Ｄマイクロナノ加工技術の実践と応用はこれからの大規模化に新たな構想をもたらしたが、その歩留まりは新しい技術の成熟度に過度に依存している。そのため、より成熟した２Ｄマイクロナノ加工技術を使用すると共に、エアブリッジを使用しない（ここで、２Ｄマイクロナノ加工プロセスにおいてエアブリッジを使用すると、同じくクロストークや歩留まりの低下を招いてしまう）状況で、実行可能性、歩留まり及び強い連通性を兼ね備えることが出来るか否かが検討される。
これに基づいて、本開示は、エアブリッジテクノロジーを使用せずに量子ビット間の強い連通性を実現することができ、且つ実行可能性と歩留まりを兼ね備えることができる汎用量子チップ構造を提供する。業界でよく見られる２Ｄ設計方案と比較して、本開示の方案は連通性において顕著な優位性を示し、業界のいくつかの３Ｄテクノロジーに基づく設計方案よりも優れている。また、本開示の方案は、量子ビットの総数が定められた後、連通性の高い量子チップ構造を効率的に決定することも可能である。
具体的に、図１は、本開示の実施例による量子チップ構造の構成を示す模式図であり、具体的に、図１に示すように、この量子チップ構造は、
ｎ個の中心量子ビットからなるリング状構造と、
中心量子ビットＱｉが前記リング状構造の外側に向かって引き出す２本の線状構造と、を備え、
前記リング状構造における、隣接する２つの前記中心量子ビット間は結合素子を介して接続され、前記ｎは３以上の自然数であり、
前記２本の線状構造のうちの第１線状構造には、ａｉ個の第１量子ビットが含まれ、前記２本の線状構造のうちの第２線状構造には、ｂｉ個の第２量子ビットが含まれ、前記ａｉは１以上の自然数であり、前記ｂｉは１以上の自然数であり、前記ｉは０以上ｎ－１以下の自然数である。
ここで、前記リング状構造の外側とは、前記リング状構造の外側に向かう任意の方向を指す。
なお、本開示の方案の前記線状構造は、直線構造、曲線構造、又は波線構造などであってもよく、本開示ではこれを列挙しない。さらに、本開示の方案の線状構造の長さは、実際の設計上の線状構造における量子ビットの数に基づいて決定することができ、本開示は、同一の中心量子ビットが引き出す２本の線状構造のなす角（図１に示す角１）についても限定せず、同様に、角１や角２などの異なる角は同一であっても異なっていてもよく、本開示はこれについても限定しない。
具体例では、前記結合素子は、量子ビットを使用して実現することもでき、そのコア機能は、接続された２つの量子ビット（例えば、接続された２つの中心量子ビット、又は２つの第１量子ビット、又は２つの第２量子ビットなど）間の結合強度を調整することである。
ここで、理解できるのは、本開示における中心量子ビット、第１量子ビット及び第２量子ビットのうちの「中心」、「第１」及び「第２」は、量子チップ構造を明確に記述するためのみに使用され、本開示を限定するものではない。実際の応用において、３つの選択された量子ビットのタイプは同じであってもよく、あるいは異なっていてもよく、本開示ではこれについて限定しない。
理解できるのは、図１に示されるリング状構造及び線状構造は一例にすぎず、本開示を限定するものではない。
このように、業界でよく見られる量子チップ設計方案と比べて、本開示の方案は簡単なマイクロナノ加工技術によって実現することができ、例えば、２Ｄマイクロナノ加工技術のみで本開示の方案により提供される量子チップ構造を完成することができ、かつ全工程においてエアブリッジテクノロジーを用いることがなく、工程が簡単で、歩留まりが高く、コストが比較的低い。また、本開示の方案による量子チップ構造は高い連通性を有しており、このようにして、その後の高性能な量子チップの設計に構造的なサポートを提供する。
また、本開示の方案による線状構造はリング状構造の外側に向かって引き出されるものであるため、スペースレイアウトが合理的であり、スペース利用率が大きく、業界態様の２Ｄ方案と比べて、本開示の方案はスペース全体を十分に使用し、十分なスペースを確保し、その後の読取共振キャビティ、読取線、制御線の配置に便利である。さらに、量子チップ構造の集積度も高い。
さらに、本開示の方案は、中心量子ビット、第１量子ビット及び第２量子ビットの数について限定せず、拡張性に優れている。
本開示の方案の１つの具体例では、前記第１線状構造における、前記中心量子ビットＱｉに隣接する第１量子ビットは、前記中心量子ビットＱｉと結合素子を介して接続され、及び／又は、
前記第２線状構造における、前記中心量子ビットＱｉに隣接する第２量子ビットは、前記中心量子ビットＱｉと結合素子を介して接続される。
即ち、一例では、前記第１線状構造における、前記中心量子ビットＱｉに隣接する第１量子ビット（即ち、前記第１線状構造における最初の量子ビット）は、結合素子を介して前記中心量子ビットＱｉと接続される。別の例では、前記第１線状構造における前記中心量子ビットＱｉに隣接する第２量子ビット（即ち、前記第２線状構造における最初の量子ビット）は、結合素子を介して前記中心量子ビットＱｉと接続される。あるいは、図１に示すように、前記第１線状構造における、前記中心量子ビットＱｉに隣接する第１量子ビット（前記第１線状構造における最初の量子ビット）は、結合素子を介して前記中心量子ビットＱｉと接続され、そして、前記第１線状構造における、前記中心量子ビットＱｉに隣接する第２量子ビット（前記第２線状構造における最初の量子ビット）は、結合素子を介して前記中心量子ビットＱｉと接続される。
理解できるのは、図１は例示的なものに過ぎず、実際の応用において、量子ビット間が他の構造を介して接続されてもよく、本開示ではこれを列挙しない。
このように、業界でよく見られる量子チップ設計方案と比べて、本開示の方案は簡単なマイクロナノ加工技術によって実現することができ、例えば、２Ｄマイクロナノ加工技術のみで本開示の方案により提供される量子チップ構造を完成することができ、かつ全工程においてエアブリッジテクノロジーを用いることがない。また、本開示の方案による量子チップ構造は高い連通性を有しており、このようにして、その後の高性能な量子チップの設計に構造的なサポートを提供する。
本開示の方案の１つの具体例では、前記第１線状構造において第１量子ビットが２つ以上存在する場合に、隣接する２つの前記第１量子ビット間は結合素子を介して接続され、及び／又は、前記第２線状構造において第２量子ビットが２つ以上存在する場合に、隣接する２つの前記第２量子ビット間は結合素子を介して接続される。
即ち、一例では、前記第１線状構造における隣接する２つの第１量子ビット間は、結合素子を介して接続される。別の例では、前記第２線状構造における隣接する２つの第２量子ビット間は、結合素子を介して接続される。あるいは、図１に示すように、前記第１線状構造における隣接する２つの第１量子ビット間は結合素子を介して接続され、かつ、前記第２線状構造における隣接する２つの第２量子ビット間は結合素子を介して接続される。
ここで、留意すべきは、図１に示すように、前記量子チップ構造における隣接する２つの量子ビット間がいずれも結合素子を介して接続される場面では、前記量子チップ構造における量子ビットの総数、即ち、中心量子ビット、第１量子ビット及び第２量子ビットの総数は、この量子チップ構造における結合素子の総数と同じである。
理解できるのは、本開示の方案による線状構造において量子ビットが複数存在する場合に、量子ビット間の間隔、例えば、第１線状構造における第１量子ビット間の第１間隔（又は、第２線状構造における第２量子ビット間の第２間隔）は、実際の設計上の要求に基づいて設定することができ、本開示の方案はこれについても限定しない。同様に、異なる線状構造における量子ビット間の間隔（例えば、第１間隔、第２間隔）、及び異なる中心量子ビットに対応する第１間隔（又は第２間隔）は、同じであってもよく、あるいは異なっていてもよく、本開示の方案はこれを限定しない。
このように、業界でよく見られる量子チップ設計方案と比べて、本開示の方案は簡単なマイクロナノ加工技術によって実現することができ、例えば、２Ｄマイクロナノ加工技術のみで本開示の方案により提供される量子チップ構造を完成することができ、かつ全工程においてエアブリッジテクノロジーを用いることがない。また、本開示の方案による量子チップ構造は高い連通性を有しており、このようにして、後続の高性能な量子チップの設計に構造的なサポートを提供する。
本開示の方案の１つの具体例では、前記リング状構造は凸多角形であり、前記リング状構造における前記中心量子ビットは前記凸多角形の頂点であり、隣接する２つの前記中心量子ビットを接続する結合素子は前記凸多角形の辺である。図１に示す中央領域は凸ｎ角形をなしている。ここで、理解できるのは、凸ｎ角形の各辺、即ち隣接する２つの中心量子ビット間の間隔は、同一であっても異なっていてもよく、本開示の方案ではこれに限定されるものではなく、図１は一例であり、本開示の方案ではこれを列挙しない。
このように、業界でよく見られる２Ｄ方案と比べて、本開示の方案で記載された量子チップ構造は、スペースレイアウトが合理的であり、スペース利用率が大きく、スペース全体を十分に使用し、その後の読取共振キャビティ、読取線、制御線の配置に便利である。同時に、量子チップ構造の集積度をより高めることができる。
本開示の方案の１つの具体例では、前記凸多角形は正多角形である。即ち、この例では、隣接する２つの中心量子ビット間の間隔は同じである。
このように、業界でよく見られる２Ｄ方案と比べて、本開示の方案で記載された量子チップ構造は、スペースレイアウトが合理的であり、スペース利用率が大きく、スペース全体を十分に使用し、その後の読取共振キャビティ、読取線、制御線の配置に便利である。同時に、量子チップ構造の集積度をより高めることができる。
本開示の方案の１つの具体例では、異なる前記中心量子ビットＱｉが引き出す線状構造は交差しない。理解できるのは、図１に示すように、例えば中心量子ビットＱｉ（ｉは０以上ｎ－１以下の値をとる）が引き出す第１線状構造と第２線状構造のような、中心量子ビットＱｉが引き出す２本の線状構造において交点（この交点が中心量子ビットＱｉである）が存在する場合を除き、異なる中心量子ビットが引き出す第１線状構造間は交差せず、異なる中心量子ビットが引き出す第２線状構造間は交差せず、中心量子ビットが引き出す第１線状構造と、他の中心量子ビットが引き出す第２線状構造との間は交差せず、同様に、中心量子ビットが引き出す第２線状構造と、他の中心量子ビットが引き出す第１線状構造との間も交差しない。このようにして、全工程においてエアブリッジテクノロジーを用いることがなく、クロストークが最大に回避され、しかも、よく見られる量子チップ設計方案に比べて、２Ｄマイクロナノ加工技術のみで本開示の方案により提供される量子チップ構造を完成することができ、加工テクノロジーがより成熟し、より簡単であり、しかも、歩留まりが高く、作製コストが低い。
本開示の方案の１つの具体例では、前記中心量子ビットＱｉが引き出す第１線状構造における第１量子ビットの数ａｉは、前記中心量子ビットＱｉが引き出す第２線状構造における第２量子ビットの数ｂｉと同じである。
即ち、同一の中心量子ビットＱｉが引き出す２つの線状構造における量子ビットの数は同じであり、このようにして、前記量子チップ構造の連通性を効果的に向上させることができる。ここで、理解できるのは、異なる中心量子ビットに対応する第１量子ビット間の数、例えば、中心量子ビットＱｉに対応する第１量子ビットの数ａｉと、中心量子ビットＱｊ（ｊ≠ｉ）に対応する第１量子ビットの数ａｊとは、同じであってもよく、あるいは異なっていてもよい。同様に、異なる中心量子ビットに対応する第２量子ビット間の数、例えば、中心量子ビットＱｉに対応する第２量子ビットの数ｂｉと、中心量子ビットＱｊ（ｊ≠ｉ）に対応する第２量子ビットの数ｂｊとは、同じであってもよく、あるいは異なっていてもよい。
あるいは、一例では、前記中心量子ビットＱｉが引き出す第１線状構造における第１量子ビットの数ａｉと、前記中心量子ビットＱｉが引き出す第２線状構造における第２量子ビットの数ｂｉとの差は、予め設定された閾値以下である。即ち、同一の中心量子ビットが引き出す２つの線状構造における量子ビット間の差が予め設定された閾値よりも小さい場合に、例えば、予め設定された閾値が１又は２などであり、このとき、同一の中心量子ビットが引き出す２つの線状構造における量子ビット間の差は１又は２以下であり、このようにして、第１量子ビットと第２量子ビットとの間の差を制御することによって、量子チップ構造の連通性を効果的に調整し、ひいては量子チップ構造の連通性を効果的に高めるための基礎を築くことに便利である。
一例では、異なる中心量子ビットに対応する第１量子ビットの数間の差（即ち、ａｉとａｊとの差）は、前記予め設定された閾値以下であり、異なる中心量子ビットに対応する第２量子ビットの数間の差（例えば、ｂｉとｂｊとの差）は、前記予め設定された閾値以下である。
理解できるのは、同じ中心量子ビットに対応する第１量子ビットと第２量子ビット間の関係、異なる中心量子ビットに対応する第１量子ビット間の関係、異なる中心量子ビットに対応する第２量子ビット間の関係は、上記の説明に基づいて、様々な組み合わせの形式が存在することができ、ここでは列挙せず、リング状構造及び線状構造を有する量子チップ構造であれば、本開示の方案の保護範囲内にある。
さらに、理解できるのは、本開示の方案は具体的な予め設定された閾値についても特に限定せず、実際の要求に基づいて、又は連通性に対する要求に基づいて設定することができる。
本開示の方案の１つの具体例では、単一の量子ビットにとって、通常は外部制御システムと接続する必要があり、例えば、量子ビット制御線（例えば、磁束制御線、又はマイクロ波制御線、又は磁束制御線とマイクロ波制御線）を通じて量子ビットを外部制御システムと接続し、このようにして、量子ビットに対する操作・制御を実現する。また、結合器構造を含む量子チップ構造において、外部制御システムに接続された結合器制御線が、結合素子（周波数しか調整できない量子ビットと見なすことができる）ごとに必要となる。これに基づいて、前記量子チップ構造は、以下の量子ビット制御線と、結合器制御線と、読取共振キャビティと、をさらに備える。
量子ビット制御線は、目標量子ビットを外部制御システムと接続することに用いられ、ここで、前記目標量子ビットは、前記中心量子ビット、前記第１量子ビット及び前記第２量子ビットのうちの１つであり、実際の応用において、各目標量子ビット（例えば、中心量子ビット、又は第１量子ビット、又は第２量子ビット）はいずれも１本の量子ビット制御線を引き出し、例えば、１本の磁束制御線又は１本のマイクロ波制御線を引き出し、また、例えば、各目標量子ビット（例えば、中心量子ビット、又は第１量子ビット、又は第２量子ビット）はいずれも２本の量子ビット制御線を引き出し、そのうち１本は磁束制御線であり、もう１本はマイクロ波制御線である。理解できるのは、量子ビット制御線の配線方式は、目標量子ビットの具体的な構造に関わり、本開示の方案ではこれを限定しない。このようにして、目標量子ビットに対する操作・制御を容易にする。
結合器制御線は、結合素子を外部制御システムと接続することに用いられ、例えば、各結合素子（隣接する２つの中心量子ビットを接続する結合素子、隣接する２つの第１量子ビットを接続する結合素子、隣接する２つの第２量子ビットを接続する結合素子、中心量子ビットとその中心量子ビットに隣接する第１量子ビットとを接続する結合素子、及び中心量子ビットとその中心量子ビットに隣接する第２量子ビットとを接続する結合素子）は、いずれも１本の結合器制御線を引き出す。このようにして、結合素子に対する操作・制御を容易にする。
読取共振キャビティは、前記目標量子ビットと結合することに用いられる。例えば、各目標量子ビットに読取共振キャビティを配置し、このようにして、該目標量子ビットに対する読み取りを容易にする。
このようにして、量子ビット制御線、結合器制御線及び読取共振キャビティに基づいて外部制御システムとの接続を実現しやすくし、外部制御システムを介して量子チップ構造における各量子ビット又は結合素子への制御を実現するための基礎を築く。
本開示の方案の１つの具体例では、前記量子チップ構造は、複数の前記読取共振キャビティを接続するための読取線をさらに備える。このように、複数の読取共振キャビティに対する信号読み取りは読取線を介して実現される。
本開示の方案の１つの具体例では、前記中心量子ビットは計算量子ビットである。この計算量子ビットとは、計算処理のための量子ビットであり、これにより、得られた量子チップ構造の計算能力を向上させる。
本開示の方案の１つの具体例では、前記第１量子ビットは計算量子ビットであり、及び／又は、前記第２量子ビットは計算量子ビットである。例えば、前記第１量子ビットは計算量子ビットであり、又は前記第２量子ビットは計算量子ビットであり、あるいは前記第１量子ビットと前記第２量子ビットの両方は計算量子ビットである。このようにして、コンピューティンの要求を満たし、得られた量子チップ構造のコンピューティン能力を向上させることができる。
ここで、１つの具体例では、前記中心量子ビット、第１量子ビット及び前記第２量子ビットは、いずれも計算量子ビットである。
本開示の方案の１つの具体例では、中心量子ビット、第１量子ビット、第２量子ビットのうちの少なくとも１つが超伝導量子ビットである。
即ち、１つの態様では、前記中心量子ビットは超伝導量子ビットであってもよく、別の態様では、前記第１量子ビットは超伝導量子ビットであってもよい。さらに、もう１つの別の態様では、前記第２量子ビットは超伝導量子ビットであってもよい。あるいは、実際の応用において、上記の２つ又は２つ以上の態様の組み合わせであってもよく、即ち中心量子ビット、第１量子ビット及び第２量子ビットがいずれも超伝導量子ビットである。ここでは列挙しない。
１つの具体例では、前記中心量子ビット、第１量子ビット及び前記第２量子ビットはいずれも超伝導量子ビットであり、同時に、前記結合素子も超伝導量子ビットであり、この場合、得られる量子チップ構造は超伝導量子チップ構造である。
なお、本開示の方案で記載された超伝導量子ビットとは、超伝導材料から作製された量子ビットを指す。従って、前記量子チップ構造における量子ビットが超伝導量子ビットである場合に、前記量子チップ構造は超伝導量子チップ構造であり、さらに、超伝導量子チップ構造に基づいて得られる量子チップも超伝導量子チップである。ここで、理解できるのは、前記超伝導量子構造に用いられる素子は全て超伝導材料から作製されている。これにより、連通性の高い超伝導量子チップを得るための基礎を築く。
このように、業界でよく見られる量子チップ設計方案と比べて、本開示の方案には以下のような顕著な優位性がある。
第一に、マイクロナノ加工技術は比較的簡単である。本開示の方案では、２Ｄマイクロナノ加工技術のみで本開示の方案で説明された前記量子チップ構造を完成することができ、しかも、この全工程においてエアブリッジテクノロジーを用いる必要がなく、工程が簡単で、歩留まりが高く、コストが低い。
第二に、量子ビットの連通性が強い。２Ｄエアブリッジレスマイクロナノプロセスの制限においても、本開示の方案によって提供される量子チップ構造は依然として強い連通性を有する。また、本開示の方案は、強い連通性のメリットにより、高性能な量子チップの設計に構造的サポートを提供することができる。更なる分析により、本開示の方案による量子チップ構造の連通性は業界内のいくつかの３Ｄ方案よりも優れていることが分かる。
第三に、スペースレイアウトがより合理的となり、スペースの利用率がより大きくなる。業界でよく見られる２Ｄ方案と比べて、本開示の方案はスペース全体を十分に使用し、その後の読取共振キャビティ、読取線、制御線の設計に十分なスペースを確保し、しかも、全体的に集積度が高い。
第四に、高い拡張性を有する。本開示の方案は、ある特定の設計方案に限定されるものではなく、類似した構造を有する一連の設計方案である。計算により、数千個の量子ビットまで拡張しても、本開示の方案による量子チップ構造は優れた連通性を有することが分かる。
本開示の方案はまた、決定方法を提供し、図２に示すように、以下のステップを含む。
ステップＳ２０１において、決定対象となる量子チップ構造の総量子ビット数Ｎを取得し、ここで、前記量子チップ構造は、上述のいずれかの量子チップ構造である。この量子チップ構造は図１を参照することができ、ここでは繰り返し述べない。
ステップＳ２０２において、少なくとも前記総量子ビット数Ｎに基づいて、前記量子チップ構造の目標マッピング距離を決定し、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要の結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれかであり、前記ｉは０以上の自然数である。理解できるのは、この目標量子ビットは、前記量子チップ構造におけるいずれかの量子ビットである。
ここで、前記サブマッピング距離は、２つの目標量子ビット（例えば、目標量子ビット対のうちの２つの目標量子ビット）を接続する実行可能な経路（即ちパス）に含まれる結合素子の数の最小値である。
このようにして、本開示の方案は、必要な総量子ビット数が決定された場合に、高い連通性の有する量子チップ構造を得ることができ、その後の高性能な量子チップの設計に構造的サポートを提供する。
また、この量子チップ構造は、業界でよく見られる量子チップ設計方案と比べて、簡単なマイクロナノ加工技術によって実現することができ、例えば、２Ｄマイクロナノ加工技術のみで本開示の方案による量子チップ構造を完成することができ、かつ全工程においてエアブリッジテクノロジーを用いることがない。また、この量子チップ構造は高い連通性を有する。
また、本開示の方案では、線状構造はリング状構造の外側に向かって引き出されるものであるため、得られた量子チップ構造はスペースレイアウトが合理的であり、スペース利用率が大きく、業界態様の２Ｄ方案と比べて、本開示の方案はスペース全体を十分に使用し、十分なスペースを確保し、後続の読取共振キャビティ、読取線、制御線の配置に便利である。同時に、量子チップ構造の集積度も高い。さらに、本開示の方案は、中心量子ビット、第１量子ビット及び第２量子ビットの数に制限を設けないので、拡張性が高い。
一例では、この目標マッピング距離を同期して出力することもでき、さらに、この目標マッピング距離に対応する量子チップ構造を出力することもでき、このようにして、可視化された構造図を提供し、その後にこの量子チップ構造を作製して得るためのサポートを提供する。
本開示の方案の１つの具体例では、前記目標量子ビット対は、順序付けられた目標量子ビット対である。この例では、前記順序付けられた目標量子ビット対は、目標量子ビット対のうちの２つの目標量子ビットが順序付けられていること、即ち、順序関係にあることを意味し、例えば、目標量子ビットＱｉと目標量子ビットＱｊは１つの目標量子ビット対であり、この場合、目標量子ビットＱｉと目標量子ビットＱｊが同じでない（つまりｉ≠ｊ）場合、目標量子ビット対（Ｑｉ，Ｑｊ）と目標量子ビット対（Ｑｊ，Ｑｉ）は、目標量子ビットＱｉと目標量子ビットＱｊの所在順序が異なるため異なる。ここで、前記ｊは０以上ｎ－１以下の自然数である。
なお、目標量子ビットから自身までのサブマッピング距離が０であり、即ち目標量子ビット対（Ｑｉ，Ｑｊ）のサブマッピング距離が０である。
実際の応用において、前記順序付けられた目標量子ビット対は、２つのカウンタを同時に使用して、量子チップ構造における全ての量子ビット（中心量子ビット、第１量子ビット、及び第２量子ビットを含む）をトラバースすることができる。このようにして、２つのカウンタに基づいて、前記量子チップ構造における全ての順序付けられた目標量子ビット対がトラバースして得られ、目標マッピング距離を得るために基礎を築くことができる。
このようにして、より高い連通性の有する量子チップ構造を得るための基礎を築くとともに、定量化可能な方案を提供する。
本開示の方案の１つの具体例では、図３に示すように、前記方法は以下のステップを含む。
ステップＳ３０１において、決定対象となる量子チップ構造の総量子ビット数Ｎを取得し、ここで、前記量子チップ構造は、上述の量子チップ構造である。この量子チップ構造は図１を参照することができ、ここでは繰り返し述べない。
ステップＳ３０２において、前記総量子ビット数Ｎに基づいて、前記量子チップ構造のリング状構造における中心量子ビットの数ｎの第１値を決定し、ここで、前記ｉは０以上ｎ－１以下の自然数である。
１つの具体例では、前記中心量子ビットの数ｎの第１値は、
、
、

のいずれかである。
即ち、ｎの第１値は、具体的に、
、
又は
、
又は、

であり、あるいは三者のうちの少なくとも２つ又は３つであってもよい。
ここで、

は、


を超えない最大の整数を表す。このようにして、簡単で実行可能なｎの値の取り方を提供し、高い連通性の有する量子チップ構造を得るための基礎を築く。
理解できるのは、上記ｎの値は、１つの具体的な例に過ぎず、実際の応用において、他の値を取ることも可能であり、ここでは列挙せずに、本開示の方案においてこれも限定しない。
ステップＳ３０３において、前記総量子ビット数Ｎ及び前記第１値に基づいて、前記量子チップ構造の目標マッピング距離を決定し、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要のある結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれかであり、前記ｉは０以上の自然数である。理解できるのは、この目標量子ビットは、前記量子チップ構造におけるいずれかの量子ビットである。
理解できるのは、ｎに複数の異なる値が存在する場合、得られる量子チップ構造は複数であり、前記目標マッピング距離も複数であり得る。このとき、得られたこの１つ又は複数の目標マッピング距離を出力することもでき、さらに、この目標マッピング距離に対応する、例えば１つ又は複数の量子チップ構造を出力することも可能であり、このようにして、可視化された構造図を提供し、その後にこの量子チップ構造を作製して得るためのサポートを提供する。
ここで、前記サブマッピング距離は、２つの目標量子ビット（例えば、目標量子ビット対のうちの２つの目標量子ビット）を接続する実行可能な経路（即ちパス）に含まれる結合素子の数の最小値である。
一例では、前記目標量子ビット対は、順序付けられた目標量子ビット対である。順序付けられた目標量子ビット対は、上記の説明を参照することができ、ここでは繰り返し述べない。
このようにして、本開示の方案は、必要な総量子ビット数が決定された場合に、高い連通性の有する量子チップ構造を得ることができ、その後の高性能な量子チップの設計に構造的サポートを提供する。
また、この量子チップ構造は、業界でよく見られる量子チップ設計方案と比べて、簡単なマイクロナノ加工技術によって実現することができ、例えば、２Ｄマイクロナノ加工技術のみで本開示の方案により提供される量子チップ構造を完成することができ、かつ全工程においてエアブリッジテクノロジーを用いることがない。また、この量子チップ構造は高い連通性を有する。
また、本開示の方案では、線状構造がリング状構造の外側に向かって引き出されているため、従って、得られた量子チップ構造は、スペースレイアウトが合理的であり、スペース利用率が大きく、業界態様の２Ｄ方案と比べて、本開示の方案はスペース全体を十分に使用し、十分なスペースを確保しており、その後の読取共振キャビティ、読取線、制御線の配置に便利である。同時に、量子チップ構造の集積度も高い。さらに、本開示の方案は、中心量子ビット、第１量子ビット及び第２量子ビットの数に制限を設けないので、拡張性が高い。
本開示の方案の１つの具体例では、図４に示すように、前記方法は、以下のステップを含む。
ステップＳ４０１において、決定対象となる量子チップ構造の総量子ビット数Ｎを取得し、ここで、前記量子チップ構造は、上述の量子チップ構造である。
ステップＳ４０２において、前記総量子ビット数Ｎに基づいて、前記量子チップ構造のリング状構造における中心量子ビットの数ｎの第１値を決定し、ここで、前記ｉは０以上ｎ－１以下の自然数である。
１つの具体例では、前記中心量子ビットの数ｎの第１値は、
、
、

のいずれかである。
即ち、ｎの第１値は、具体的に、
、
又は
、
又は、

であり、あるいは三者のうちの少なくとも２つ又は３つであってもよい。
ここで、

は、


を超えない最大の整数を表す。このようにして、簡単で実行可能なｎの値の取り方を提供し、高い連通性の有する量子チップ構造を得るための基礎を築く。
理解できるのは、上記ｎの値は１つの具体的な例に過ぎず、実際の応用において、他の値を取ることも可能であり、ここでは列挙せずに、本開示の方案においてこれも限定しない。
ステップＳ４０３において、前記総量子ビット数Ｎ及び前記第１値に基づいて、前記中心量子ビットＱｉに対応する第１線状構造における第１量子ビットの数ａｉの第２値及び前記中心量子ビットＱｉに対応する第２線状構造における第２量子ビットの数ｂｉの第３値を決定する。
例えば、第２値及び第３値は、以下の方式により得ることができる。
方式１において、ｎの第１値を決定した場合に、列挙法により

に合致する可能性のある全てのａｉとｂｉの値を列挙する。
方式２において、ｎの第１値を決定した場合に、下記の式１を用いて目標値ａを得る。
上記で得られた目標値ａに基づいて、ａｉとｂｉの値を決定し、即ち、
即ち、先に総量子ビット数Ｎ及び前記第１値ｎに基づいて目標値を得、そして、この目標値に基づいて数ａｉの第２値及び数ｂｉの第３値を得る。
理解できるのは、上記は例示的な説明に過ぎず、上記の３つの値は他の方法で得られてもよく、得られた３つの値が

に合致する限り、ここでは列挙しない。
ステップＳ４０４において、前記総量子ビット数Ｎ、前記第１値、前記第２値及び前記第３値に基づいて、前記量子チップ構造の目標マッピング距離を決定し、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要のある結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれかであり、前記ｉは０以上の自然数である。
即ち、この例では、総量子ビット数Ｎに基づいて、量子チップ構造のリング状構造における中心量子ビットの数ｎの第１値を得、そして、総量子ビット数Ｎ及び前記第１値に基づいて、前記量子チップ構造における中心量子ビットＱｉに対応する第１線状構造における第１量子ビットの数ａｉの第２値と、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットの数ｂｉの第３値を得、このようにして、ｎ、ａｉ及びｂｉが既知である場合に目標マッピング距離を得ることができる。
実際の応用において、量子チップ構造における線状構造の設計方案は多くあるが、即ち、総量子ビット数Ｎ及び前記第１値が決定された場合に、線状構造におけるａｉ、ｂｉは異なる値の組み合わせがある可能性があるため、線状構造におけるａｉ、ｂｉの値が異なるにつれて、量子チップの構造が異なり、さらに、量子チップの構造が異なると、得られる目標マッピング距離が異なる可能性があるため、実際の応用において、出力される目標マッピング距離は１つになる可能性があり、複数になる可能性もある。この場合、得られたこの１つ又は複数の目標マッピング距離を出力することもでき、さらに、この目標マッピング距離に対応する量子チップ構造を、例えば１つ又は複数出力することができ、このようにして、可視化された構造図を提供し、その後にこの量子チップ構造を作製して得るためのサポートを提供する。
ここで、前記サブマッピング距離は、即ち２つの目標量子ビット（例えば、目標量子ビット対のうちの２つの目標量子ビット）を接続する実行可能な経路（即ちパス）に含まれる結合素子の数の最小値である。
一例では、前記目標量子ビット対は、順序付けられた目標量子ビット対である。順序付けられた目標量子ビット対は、上記の説明を参照することができ、ここでは繰り返し述べない。
このようにして、本開示の方案は、必要な総量子ビット数Ｎが決定された場合に、高い連通性の有する量子チップ構造を得ることができ、その後の高性能な量子チップの設計に構造的サポートを提供する。
また、この量子チップ構造は、業界でよく見られる量子チップ設計方案と比べて、簡単なマイクロナノ加工技術によって実現することができ、例えば、２Ｄマイクロナノ加工技術のみで本開示の方案により提供される量子チップ構造を完成することができ、かつ全工程においてエアブリッジテクノロジーを用いることがない。また、この量子チップ構造は高い連通性を有する。
また、本開示の方案では、線状構造はリング状構造の外側に向かって引き出されるものであるため、得られた量子チップ構造はスペースレイアウトが合理的であり、スペース使用率が大きく、業界態様の２Ｄ方案と比べて、本開示の方案はスペース全体を十分に使用し、十分なスペースを確保し、後続の読取共振キャビティ、読取線、制御線の配置に便利である。同時に、量子チップ構造の集積度も高い。さらに、本開示の方案は、中心量子ビット、第１量子ビット及び第２量子ビットの数に制限を設けないため、拡張性が高い。
本開示の方案の１つの具体例では、前記目標マッピング距離は、前記量子チップ構造における全ての前記目標量子ビット対（例えば、順序付けられた目標量子ビット対）のサブマッピング距離の合計であり、即ちマッピング距離合計であり、
あるいは、前記目標マッピング距離は、前記量子チップ構造における全ての前記目標量子ビット対（例えば、相違順序付けられた目標量子ビット対）のサブマッピング距離の平均値であり、即ち平均マッピング距離である。この平均マッピング距離は、全ての相違順序付けられた目標量子ビット対（即ち、順序付けられた目標量子ビット対のうちの２つの目標量子ビットが異なり、例えば相違順序付けられた目標量子ビット対（Ｑｉ，Ｑｊ）のうちの目標量子ビットＱｉと目標量子ビットＱｊとが異なり、即ち（ｉ≠ｊ）となる）のマッピング距離の平均値と見なすことができる。理解できるのは、平均マッピング距離は同じく量子チップ構造の連通性を計測することができる別の指標である。
例えば、平均マッピング距離は、下記の式３により表す。

ここで、前記Ｄはマッピング距離の合計である。
理解できるのは、マッピング距離の合計（あるいは平均マッピング距離）が小さいほど、量子チップ構造の連通性が良くなる。このようにして、より高い連通性を有する量子チップ構造を得るための基礎を築くとともに、定量化可能な方案を提供する。
本開示の方案の１つの具体例では、前記量子チップ構造の目標マッピング距離を決定することは、複数の前記合計が決定された場合（即ち、マッピング距離の合計が複数存在する場合、例えばｎに複数の値が存在する場合には、マッピング距離の合計が複数決定される可能性がある）に、複数の前記合計のうちの最小の合計を前記目標マッピング距離とし、あるいは、複数の前記平均値が決定された場合（即ち、平均マッピング距離が複数存在する場合、例えばｎに複数の値が存在する場合には、平均マッピング距離が複数決定される可能性がある）に、複数の前記平均値のうちの最小の平均値を前記目標マッピング距離とすることを含む。このようにして、より高い連通性を有する量子チップ構造を得るための基礎を築くとともに、定量化可能な方案を提供する。
このようにして、本開示の方案は、必要な総量子ビット数が決定された場合に、高い連通性の有する量子チップ構造を得ることができ、その後の高性能な量子チップの設計に構造的サポートを提供する。
また、この量子チップ構造は、業界でよく見られる量子チップ設計方案と比べて、簡単なマイクロナノ加工技術によって実現することができ、例えば、２Ｄマイクロナノ加工技術のみで本開示の方案により提供される量子チップ構造を完成することができ、かつ全工程においてエアブリッジテクノロジーを用いることがない。また、この量子チップ構造は高い連通性を有する。
また、本開示の方案では、線状構造はリング状構造の外側に向かって引き出されるものであるため、得られた量子チップ構造はスペースレイアウトが合理的であり、スペース使用率が大きく、業界態様の２Ｄ方案と比べて、本開示の方案はスペース全体を十分に使用し、十分なスペースを確保し、後続の読取共振キャビティ、読取線、制御線の配置に便利である。同時に、量子チップ構造の集積度も高い。さらに、本開示の方案は、中心量子ビット、第１量子ビット及び第２量子ビットの数に制限を設けないため、拡張性が高い。
以下では、具体的な例を参照して、本開示の方案をさらに詳細に説明し、具体的に、本開示の方案を４つの部で説明する。第１部では、主に本開示の方案による量子チップ構造を説明する。第２部では、具体的な量子ビットの総数を定めた後、連通性の強い量子チップ構造を効率的に得る方案を説明する。第３部では、本開示の方案に基づく配線の例を提示することにより、本開示の方案により他の素子及び接続線の設計を良好に行うことができ、エアブリッジテクノロジーを使用する必要がないことを説明する。第４部では、本開示の方案による連通性の特徴を示し、業界のくつかの一般的な設計と比較して、本開示の方案の利点を検証する。
第１部 本開示の方案による量子チップ構造を説明する。
具体的に、本開示の方案は、新型量子チップ構造の設計方案を提供する。
図１の例を参照して、本公開方案による量子チップ構造のコア内容を詳細に紹介する。図１に示すように、ドットは量子ビットを表し、例えば、一例では、この量子ビットは、具体的に計算量子ビット（即ち計算に用いられる量子ビット）とすることができ、即ち、図１中のドットは計算量子ビットを表し、実線は結合素子（ｃｏｕｐｌｅｒ。通常も量子ビットにより実現され、そのコア機能は接続された２つの量子ビット間の結合強度を制御することである）を表す。
さらに、図１に示すように、本開示の方案による量子チップ構造におけるコアデバイス（量子ビット及び結合素子を含む）のレイアウトは以下のとおりである。
量子チップ構造の中央に、ｎ個（ここでは、ｎは３以上の自然数）の量子ビット（即ち、中心量子ビット）を含むリング状構造を配置し、リング状構造における各２つの量子ビット（即ち、２つの中心量子ビット毎に）間毎に、１つの結合素子（図１に示す実線）を介して接続される。
前記リング状構造における中心量子ビットＱｉ（ｉ＝０、１、２、・・・、ｎ－１）は、前記リング状構造の外側に向かって２本の線状構造を引き出し、ここで、前記２本の線状構造のうちの第１線状構造において、ａｉ個の量子ビット（即ち第１量子ビット）を含み、前記２本の線状構造のうちの第２線状構造において、ｂｉ個の量子ビット（即ち第２量子ビット）を含み、ここで、ａｉとｂｉは１以上の自然数である。
ここで、前記２本の線状構造のうちの第１線状構造において、隣接する２つの第１量子ビット間は、１つの結合素子によって接続され、同様に、前記２本の線状構造のうちの第２線状構造において、隣接する２つの第２量子ビット間は、１つの結合素子によって接続される。また、前記第１線状構造のうち、前記中心量子ビットＱｉに隣接する第１量子ビットもこの中心量子ビットＱｉと、結合素子を介して接続され、及び、前記第２線状構造のうち、前記中心量子ビットＱｉに隣接する第２量子ビットが、前記中心量子ビットＱｉと、結合素子を介して接続される。
これに基づいて、前記量子チップ構造に含まれる総量子ビット（即ち、中心量子ビット、第１量子ビット及び第２量子ビット）の数は

となる。
理解できるのは、本開示の方案では、隣接する２つの量子ビット間がいずれも結合素子を介して接続されるため、前記量子チップ構造に含まれる結合素子の総数は、含まれる総量子ビットの数と同じである。
さらに、理解できるのは、図１に示す点線は、いくつかの量子ビット及び結合素子が省略されていることを示し、具体的に、リング状構造における点線は、いくつかの中心量子ビット及び隣接する２つの中心量子ビットを接続するための結合素子が省略されていることを示しており、同様に、第１線状構造における点線は、いくつかの第１量子ビット及び隣接する２つの第１量子ビットを接続するための結合素子が省略されていることを示し、第２線状構造における点線は、いくつかの第２量子ビット及び２つの隣接する第１量子ビットを接続するための結合素子が省略されていることを示している。
ここで、量子チップ構造における量子ビット（中心量子ビット、第１量子ビット及び第２量子ビットを含む）のレイアウトをよりイメージ的に示して提示するために、以下に、例として、値の異なる２組の（ｎ，ａｉ，ｂｉ）を列挙して説明する。具体的に以下を含む。
例１において、図５（ａ）に示すように、ｎ＝５、ａｉ＝２、ｂｉ＝２とし、このとき、この例で説明した量子チップ構造に含まれる総量子ビット（中心量子ビット、第１量子ビット及び第２量子ビットを含む）の数Ｎは２５であり、また、この例では量子チップ構造における結合素子の数も２５である。
例２において、図５（ｂ）に示すように、ｎ＝９とし、ｉ≦４の場合、ａｉ＝２となり、ｉ≧５の場合、ａｉ＝１となり、ｉ≦３の場合、ｂｉ＝２となり、ｉ≧４の場合、ｂｉ＝１となり、具体的に、中心量子ビットＱ０、中心量子ビットＱ１、中心量子ビットＱ２、中心量子ビットＱ３のそれぞれに対応する第１量子ビットの数はいずれも２であり、中心量子ビットＱ０、中心量子ビットＱ１、中心量子ビットＱ２、中心量子ビットＱ３のそれぞれに対応する第２量子ビットの数も２であり、中心量子ビットＱ４に対応する第１量子ビットの数は２であり、中心量子ビットＱ４に対応する第２量子ビットの数は１であり、一方で、中心量子ビットＱ５、中心量子ビットＱ６、中心量子ビットＱ７及び中心量子ビットＱ８のそれぞれに対応する第１量子ビットの数は１であり、中心量子ビットＱ５、中心量子ビットＱ６、中心量子ビットＱ７及び中心量子ビットＱ８のそれぞれに対応する第２量子ビットの数は１である。この例では、前記量子チップ構造に含まれる総量子ビット数（中心量子ビット、第１量子ビット及び第２量子ビットを含む）Ｎは３６であり、同時に、この例では量子チップ構造における結合素子も３６である。
理解できるのは、図５（ａ）及び図５（ｂ）は例示的な説明に過ぎず、実際の応用において、（ｎ，ａｉ，ｂｉ）は他の自然数であってもよく、ここでは列挙せず、本開示の方案においてこれを限定しない。
このようにして、本開示の方案で説明された量子チップ構造体は、２Ｄマイクロナノ加工技術のみで、エアブリッジテクノロジーを用いることなく、マイクロナノ加工を完成することができ、この量子チップ構造体を有する量子チップを作製することができる。また、業界の多くの設計方案と比べて、本開示の方案で説明された量子チップ構造、又は、本開示の方案による量子チップ構造に基づいて作製して得た量子チップは強い量子ビット連通性を有する。
また、本発明の量子チップ構造は、中心領域においてリング状構造を形成し、中心領域にある中心量子ビットによりリング状構造の外側に広がるため、スペース利用率がより大きく、スペースレイアウトがより合理的であり、その後の読取共振キャビティ、読取線、制御線の配置に便利であるとともに、全体の集積度がより高くなり、さらに、本開示の方案は、中心量子ビット、第１量子ビット及び第２量子ビットの数に制限を設けないので、本開示の方案は強い拡張性を兼ね備えている。
第２部 具体的な総量子ビット数を定めた後、連通性の高い量子チップ構造を効率的に得る。具体的に、
定められた総量子ビットの数Ｎを設計要求とし、本開示の方案は、１組のパラメータ値、即ちパラメータ（ｎ，ａｉ，ｂｉ）の具体的な数値を決定することで量子チップ構造を決定するための決定方案を提供することができる。上述のように、一旦（ｎ，ａｉ，ｂｉ）を決定すると、量子チップ全体の構造が決定される。
具体的な方案を紹介する前に、量子チップ構造の連通性に関連する概念である、マッピング距離（即ち上述のサブマッピング距離）を導入する。量子チップ構造における２つの目標量子ビットの「マッピング距離」とは、この２つの目標量子ビットを接続する実行可能な経路（即ちパス）に含まれる結合素子の数の最小値を指す。従って、前記量子チップ構造のマッピング距離の合計は、全ての順序付けられた目標量子ビット対のマッピング距離（即ち、サブマッピング距離）に対する合計である。ここで、マッピング距離の合計が小さいほど、量子チップ構造の連通性が良くなる。
ここで、実行可能な経路とは、この量子チップ構造において実線（即ち結合素子）の経路が存在することを指す。例えば、図５（ｂ）に示すように、１番目の中心量子ビットと５番目の中心量子ビットとの間の実行可能な経路に含まれる結合素子の数は４、又は５である。一方、実行可能な経路に含まれる結合素子の数の最小値は４であり、即ち１番目の中心量子ビットＱ１と５番目の中心量子ビットＱ５との間のマッピング距離（即ちサブマッピング距離）は４である。
さらに、具体的な決定方案は以下のとおりである。
ステップ５０１において、量子チップ構造における総量子ビット（中心量子ビット、第１量子ビット及び第２量子ビットを含む）の数Ｎを入力する。前記量子チップ構造のリング状構造における量子ビット（即ち、中心量子ビット）の数ｎの値（即ち、第１値）を決定する。
例えば、ｎの値は具体的に＝
、
又は
、
又は、

であり、とすることができ、ここでは

は、


を超えない最大の整数を表す。
理解できるのは、上記ｎの値は１つの具体的な例に過ぎず、実際の応用において、他の値をとることも可能であり、ここでは列挙せず、本開示の方案においてこれを限定しない。
ステップ５０２において、ｎの値が決定された場合に、ａｉとｂｉの値を計算する。
例えば、次の方式により得ることができる。
方式１において、列挙法により、

に合致する可能性のある全てのａｉとｂｉの値を列挙する。
方式２において、下記の式７を用いて目標値ａを得る。
上記で得られた目標値ａに基づいて、ａｉとｂｉの値を決定し、即ち、
ステップ５０３において、ｎ、ａｉ及びｂｉが既知である場合に、マッピング距離の合計Ｄは、以下の式６に基づいて決定される。このマッピング距離の合計に対応する物理画像は、全ての順序付けられた量子ビット対（即ち目標量子ビット対）間の最短パス（即ち、含まれる結合素子の数が最も少ないパス）上の結合素子の数の合計である。具体的な式は次のとおりである。
ステップ５０４において、マッピング距離の合計を出力する。
理解できるのは、ｎが異なる値を取るとき、得られるマッピング距離の合計が異なる可能性があるため、ステップ５０４で出力されるマッピング距離の合計は複数であってもよく、例えば、この例では、ｎは３種の値を取るため、出力されるマッピング距離の合計は３つである。あるいは、一例では、３つのマッピング距離の合計のうちの最小値を最終的な出力結果とすることもできる。
以下、Ｎ＝３６の場合を例に上記の決定フローを示す。具体的に以下のステップを含む。
ステップ６０１において、ｎ＝７、８又は９を決定する。
ステップ６０２において、ｎの値が決定された場合、ａｉとｂｉの値を計算する。例えば、（Ｎ＝３６，ｎ＝７）に対して、ａｉとｂｉの値を得て、図６（ａ）に示す量子チップ構造を得、（Ｎ＝３６，ｎ＝８）に対して、ａｉとｂｉ和の値を得て、図６（ｂ）に示す量子チップ構造を得、（Ｎ＝３６，ｎ＝９）に対して、ａｉとｂｉ和の値を得て、図６（ｃ）に示す量子チップ構造を得る。
ステップ６０３において、図６（ａ）、図６（ｂ）ないし図６（ｃ）に示す量子チップ構造に対応するマッピング距離の合計を計算し、それぞれ５３０２、５３２０、５３０４とする。
ステップ６０４において、最小のマッピング距離の合計５３０２を出力する。また、この最小値５３０２を出力することも可能である
この図６（ａ）に示す量子チップ構造の連通性が最も強い。
理解できるのは、図６（ａ）に示すような可視化された図をも出力することで、閲覧に便利であり、ユーザエクスペリエンスが向上する。
本開示の方案は、上記の方案によるリング状構造における中心量子ビットの数ｎと入力総量子ビット数Ｎとの関係は以下のとおりである。
理解できるのは、上記のＮ及びｎの値は例示的なものにすぎず、本開示の方案を限定するものではなく、実際の応用において、他の値の関係であってもよく、本開示の方案はこれについて限定しない。
また、実際の応用において、ｎの数が比較的少ない場合には、中心量子ビットに対応するある線状構造における量子ビットの数が０になる場合がある。
なお、量子チップ（或いは超伝導量子チップ）が特定の量子アルゴリズムを実行する時に、２ビット量子ゲート（つまり２量子ビットゲート）を任意の２つの量子ビットに作用できないという欠陥を補うように、マッピング距離の合計という概念を導入する必要があるため、マッピング距離の合計を、方案の優劣を測ることに用いられることは合理的である。また、特にランダムな量子回路の場合に、マッピング距離の合計を用いるコストはマッピングアルゴリズムのコストよりもはるかに小さい。実際の応用において、マッピングアルゴリズムのコストは大体マッピング距離の合計に比例するとみなすことができる。
第３部 配線は、エアブリッジテクノロジーを導入する必要がないことを示す。
本開示の方案で提案された量子チップ構造は２Ｄマイクロナノ加工技術を用いて実現することができる。本部では、例示の方法により、その後の読取共振キャビティの設計（量子ビットの情報を読み出すために用いられる）、読取線の設計（通常、複数の量子ビットが１本の読取線を共有する）、制御線の設計（量子ビット又は結合素子を制御して対応の操作を実行するために用いられる）が良好に行われ、且つ全工程においてエアブリッジテクノロジーを用いることがないことを証明する。
Ｎ＝２５、ｎ＝５、即ち、量子チップ構造に含まれる総量子ビット数が２５であり、中心量子ビットの数が５であることを例として、図７（ａ）～図７（ｅ）を参照して、完全な配線方案及びそのフローを示す。
理解できるのは、この配線フローは、図７（ａ）に示すような量子チップ構造を得た上で行われている。配線フローは、具体的に以下のステップを含む。
ステップ１において、量子ビット制御線を配置する。図７（ｂ）に示すように、各量子ビット（中心量子ビット、第１量子ビット及び第２量子ビットを含む）ごとには、１本の量子ビット制御線を引き出す。理解できるのは、さらに２本を引き出して、そのうちの１本がＸＹチャネルを制御するために用いられ、もう１本がＺチャネルを制御するために用いられることができる。実際の応用において、要求に基づいて設定することができ、本開示の方案はこれについて限定しない。
ステップ２において、結合器制御線を配置する。図７（ｃ）に示すように、各結合素子は１本の制御線（即ち図７（ｃ）中の破線）を引き出し、通常、Ｚチャンネルの制御に用いられる。
ステップ３において、読取共振キャビティを加える。図７（ｄ）に示すように、各量子ビット（中心量子ビット、第１量子ビット及び第２量子ビットを含む）はいずれも１つの読取共振キャビティ（即ち図７（ｄ）における蛇行線）と結合される。
ステップ４において、読取線を配置する。例えば、図７（ｅ）に示すように、５個（実際の応用において、他の値をとることができ、本開示の方案ではこの値について具体的に限定しない）読取共振キャビティごとに１本の読取線（図７（ｅ）におけるＶ字線）を共有する。
図７（ａ）～図７（ｅ）から明らかなように、読取線と読取線の間、読取線と制御線（量子ビット制御線又は結合器制御線）の間、及び制御線と制御線の間を含む、いずれの２本の線も交差していないことが分かる。これは本開示の方案による量子チップ構造がエアブリッジマイクロナノ加工技術を採用しなくても実現できることを十分に証明できる。
理解できるのは、図７（ａ）～図７（ｅ）において、（ｎ＝５，ａｉ＝２，ｂｉ＝２）はただ一例として説明している。（ｎ，ａｉ，ｂｉ）の他の値については、依然として本開示の方案で記載された全ての利点を有し、本開示の方案ではこれを列挙せず、本開示の方案で記載された構造的要件を満たす限り、本開示の方案の保護範囲内にある。
第４部 連通性パフォーマンス指標の利点を示す。
以下、本開示の方案の連通性面の利点を示す。ここでは、連通性をパフォーマンス指標として、本開示の方案を業界で一般的に採用される３つのものと比較する。
以上述べたように、量子チップ構造（あるいは量子チップ）の連通性を測る指標としてはマッピング距離の合計であってもよい。超伝導量子チップ構造の場合、この例では、任意の２つの量子ビット間のマッピング距離（即ち、サブマッピング距離）を、次のように定義する。即ち、量子チップ構造における、各々が２つの量子ビットを先頭と末尾とする、全ての可能な、実行可能な経路に含まれる結合素子をトラバースして、該２つの量子ビットを先頭と末尾とする全ての実行可能な経路に含まれる結合素子の数を得、含まれる結合素子の数の最小値を、該２つの量子ビット間のマッピング距離とする。ここで、量子ビットから自身へのマッピング距離は０である。従って、マッピング距離の合計は、全ての可能な、順序付けられた量子ビット対のマッピング距離の合計である。また、マッピング距離の合計が小さいほど、この量子チップ構造がマッピングアルゴリズムを使用するコストが小さくなり、それに応じて連通性能も良くなることを示している。
ここでは、異なる量子ビット数による連通パフォーマンスをよりよく示すために、本開示の方案は、別の連通性指標、即ち、全ての相違量子ビット対（即ち、量子ビット対のうちの２つの量子ビットが異なり、例えば、相違量子ビット対（Ｑｉ，Ｑｊ）のうちの量子ビットＱｉは量子ビットＱｊと同一ではない）のマッピング距離の平均値と見なすことができ、平均マッピング距離

を導入する。理解できるのは、平均マッピング距離は同じく量子チップ構造の連通性を計測することができる、別の指標である。
業界で一般的に採用される３つの設計方案は、次のとおりである。
方案１において、９個の量子ビットを含む１次元鎖状チップは、２Ｄマイクロナノテクノロジーを用いて作製する。
方案２において、８０個の量子ビットを含む「正八角形＋正四角形」敷き詰めチップは、３Ｄマイクロナノ加工技術を用いて作製する。
方案３において、１２７個の量子ビットを含む「重六角形」敷き詰めチップは、３Ｄマイクロナノ加工技術を用いて作製する。
図８に示すように、本開示の方案は、業界の２Ｄ方案（即ち、方案１）と比較して連通性において顕著な利点を示す。特に指摘すべきことは、本開示の方案による連通性は、業界のいくつかの３Ｄ方案、即ち、方案２及び方案３よりも優れているということである。
第一に、マイクロナノ加工技術は比較的簡単である。本開示の方案では、本開示の方案により提供される量子チップ構造を、２Ｄマイクロナノ加工技術のみで完成することができ、しかも、この全工程においてエアブリッジテクノロジーを用いる必要がない。
第二に、量子ビットの連通性が強い。既存の２Ｄマイクロナノプロセスによる構造と比較して、本開示の方案により提供される量子チップ構造は、強い連通性を有する。また、本開示の方案は、強い連通性の利点により、高性能な量子チップの設計に構造的サポートを提供することができる。更なる分析により、本開示の方案による量子チップ構造の連通性は業界内のいくつかの３Ｄ方案よりも優れていることが分かった。
第三に、スペースレイアウトがより合理的になり、スペース利用率がより大きくなる。業界でよく採用される２Ｄ方案と比べて、本開示の方案はスペース全体を十分に使用し、その後の読取共振キャビティ、読取線、制御線の設計のために十分なスペースを確保しており、しかも、全体的に集積度が高い。
第四に、高い拡張性を有する。本開示の方案は、ある特定の設計方案に限定されるものではなく、類似した構造を有する一連の設計方案である。計算により、数千個の量子ビットに拡張しても、本開示の方案による量子チップ構造は優れた連通性を有することが分かる。
本開示の方案はまた、決定装置を提供し、図９に示すように、
決定対象となる量子チップ構造の総量子ビット数Ｎを取得するための取得モジュール９０１と、ここで、前記量子チップ構造は、上述の量子チップ構造であり、
少なくとも前記総量子ビット数Ｎに基づいて、前記量子チップ構造の目標マッピング距離を決定するための第１決定モジュール９０２と、を備え、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要のある結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれかであり、前記ｉは０以上の自然数である。
本開示の方案の１つの具体例では、前記目標量子ビット対は、順序付けられた目標量子ビット対である。
本開示の方案の１つの具体例では、
前記総量子ビット数Ｎに基づいて、前記量子チップ構造のリング状構造における中心量子ビットの数ｎの第１値を決定するための第２決定モジュールをさらに備え、ここで、前記ｉは０以上ｎ－１以下の自然数であり、
前記第１決定モジュールは具体的に、前記総量子ビット数Ｎ及び前記第１値に基づいて、前記量子チップ構造の目標マッピング距離を決定することに用いられる。
本開示の方案の１つの具体例では、
前記総量子ビット数Ｎ及び前記第１値に基づいて、前記中心量子ビットＱｉに対応する第１線状構造における第１量子ビットの数ａｉの第２値及び前記中心量子ビットＱｉに対応する第２線状構造における第２量子ビットの数ｂｉの第３値を決定するための第３決定モジュールをさらに備え、
前記第１決定モジュールは具体的に、前記総量子ビット数Ｎ、前記第１値、前記第２値、及び前記第３値に基づいて、前記量子チップ構造の目標マッピング距離を決定することに用いられる。
本開示の方案の１つの具体例では、前記中心量子ビットの数ｎの第１値は、
、
、

のいずれかである。
本開示の方案の１つの具体例では、
前記目標マッピング距離は、前記量子チップ構造における全ての前記目標量子ビット対のサブマッピング距離の合計であり、
あるいは、
前記目標マッピング距離は、前記量子チップ構造における全ての前記目標量子ビット対のサブマッピング距離の平均値である。
本開示の方案の１つの具体例では、前記第１決定モジュールは具体的に、
複数の前記合計が決定された場合に、複数の前記合計のうちの最小の合計を前記目標マッピング距離とし、
あるいは、
複数の前記平均値が決定された場合に、複数の前記平均値のうちの最小の平均値を前記目標マッピング距離とすることに用いられる。
ここで、前記装置における各モジュールの機能は、上述の方案を参照することができ、ここでは繰り返し述べない。
本開示の方案はさらに、上述の量子チップ構造を含む量子チップを提供する。
本開示の方案はさらに、上述の量子チップと、前記量子チップと接続される外部制御システムと、を備える、量子コンピュータを提供する。
本開示の実施例によれば、本開示はさらに、電子デバイス、可読記憶媒体、及びコンピュータプログラム製品を提供する。
図１０は、本開示の方案の実施例を実現するための電子デバイス１０００のブロック図である。電子デバイスは、各形式のデジタルコンピュータを指し、例えば、ラップトップコンピュータ、デスクトップコンピュータ、ワークステーション、パーソナルデジタルアシスタント、サーバー、ブレードサーバー、大型コンピュータ、及びその他の適合するコンピュータが挙げられる。電子デバイスは、各形式の移動装置を更に指し、例えば、パーソナルデジタルアシスタント、セルラー電話、インテリジェントフォン、ウェアラブルデバイス、及びその他の類似のコンピュータ装置が挙げられる。本開示の方案に記載されているコンポーネント、それらの接続関係、及び機能は例示的なものに過ぎず、本開示の方案に記載・特定されているものの実現を限定するわけではない。
図１０に示すように、デバイス１０００は、リードオンリーメモリ（ＲＯＭ）１００２に記憶されたコンピュータプログラム命令、又は記憶ユニット１００８からランダムアクセスメモリ（ＲＡＭ）１００３にローディングされたコンピュータプログラム命令に基づいて、各種の適切な動作と処理を実行できる計算ユニット１００１を含む。ＲＡＭ１００３には、デバイス１０００の動作に必要な各種のプログラム及びデータを更に記憶することができる。計算ユニット１００１と、ＲＯＭ１００２と、ＲＡＭ１００３とは、バス１００４を介して互いに接続される。入力／出力（Ｉ／Ｏ）インターフェース１００５もバス１００４に接続される。
デバイス１０００における複数のコンポーネントは、Ｉ／Ｏインターフェース１００５に接続されており、その複数のコンポーネントは、キーボードやマウス等の入力ユニット１００６と、種々なディスプレイやスピーカ等の出力ユニット１００８と、磁気ディスクや光学ディスク等の記憶ユニット１００８と、ネットワークカード、モデム、無線通信トランシーバー等の通信ユニット１００９と、を備える。通信ユニット１００９は、デバイス１０００がインターネットのようなコンピュータネット及び／又は種々なキャリアネットワークを介して他の機器と情報／データを交換することを許可する。
計算ユニット１００１は、処理及び計算能力を有する様々な汎用及び／又は専用の処理コンポーネントであってもよい。計算ユニット１００１のいくつかの例としては、中央処理装置（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、様々な専用の人工知能（ＡＩ）計算チップ、様々な機械学習モデルアルゴリズムを実行する計算ユニット、デジタル信号プロセッサ（ＤＳＰ）、及び任意の適切なプロセッサ、コントローラ、マイクロコントローラ等を備えるが、これらに限定されない。計算ユニット１００１は、上述で説明された各方法及び処理、例えば決定方法を実行する。例えば、いくつかの実施例では、決定方法を、記憶ユニット１００８のような機械読取可能な媒体に有形的に含まれるコンピュータソフトウエアプログラムとして実現することができる。一部の実施例では、コンピュータプログラムの一部又は全ては、ＲＯＭ１００２及び／又は通信ユニット１００９を介して、デバイス１０００にロード及び／又はインストールすることができる。コンピュータプログラムがＲＡＭ１００３にロードされて計算ユニット１００１によって実行される場合に、前述した決定方法の１つ又は複数のステップを実行することができる。追加可能に、他の実施例では、計算ユニット１００１は、他の任意の適当な方式（例えば、ファームウェア）により決定方法を実行するように構成することができる。
ここで記載されているシステム又は技術の各種の実施形態は、デジタル電子回路システム、集積回路システム、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準品（ＡＳＳＰ）、システムオンチップ（ＳＯＣ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、コンピュータのハードウェア、ファームウェア、ソフトウェア、及び／又はこれらの組み合わせによって実現することができる。これらの各実施形態は、少なくとも１つのプログラマブルプロセッサを含むプログラマブルシステムにて実行及び／又は解釈される１つ又は複数のコンピュータプログラムにより実行することを含み得、該プログラマブルプロセッサは、ストレージシステム、少なくとも１つの入力デバイス、及び少なくとも１つの出力デバイスからデータ及び命令を受け取り、データ及び命令を該ストレージシステム、該少なくとも１つの入力デバイス、及び該少なくとも１つの出力デバイスに転送することができる専用又は汎用のプログラマブルプロセッサであってもよい。
本開示の方案の方法を実行するためのプログラムコードは、１つ又は複数のプログラミング言語の任意の組み合わせで作成することができる。これらのプログラムコードは、汎用コンピュータ、専用コンピュータ又は他のプログラミングデータ処理装置のプロセッサ又はコントローラに提供されることにより、プログラムコードがプロセッサ又はコントローラによって実行される場合に、フローチャート及び／又はブロック図に規定された機能／動作を実行することができる。プログラムコードは、完全にマシンで実行されてもよいし、部分的にマシンで実行されてもよいし、独立したソフトパッケージとして部分的にマシンで実行されるとともに部分的にリモートマシンで実行されてもよし、又は完全にリモートマシン又はサーバーで実行されてもよい。
本開示の方案の説明において、機械読取可能な媒体は、有形な媒体であってもよく、命令実行システム、装置又は機器によって、又は命令実行システム、装置又は機器と合わせて用いられるプログラムを含み、又は記憶する。機械読取可能な媒体は、機械読取可能な信号媒体又は機械読取可能な記憶媒体であってもよい。機械読取可能な媒体は、電子、磁気、光学、電磁、赤外線、又は半導体システム、装置、又はデバイス、又は前述した内容の任意の適切な組み合わせを含むことができるがこれらに限定されない。機械読取可能な記憶媒体のさらなる具体例として、１つ又は複数の配線による電気的接続、ポータブルコンピュータディスクカートリッジ、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＭＯ）、消去可能なプログラマブルリードオンリーメモリ（ＥＰＲＭＯ又はフラッシュメモリ）、光ファイバー、ポータブルコンパクトディスクリードオンリーメモリ（ＣＤ－ＲＭＯ）、光学記憶装置、磁気記憶装置、又は前述した内容の任意の組み合わせを含む。
ユーザとのインタラクションを提供するために、コンピュータでここで記載されているシステム及び技術を実施することができ、該コンピュータは、ユーザに情報を表示するための表示装置（例えば、ＣＲＴ（陰極線管）又はＬＣＤ（液晶ディスプレイ）モニター等）、ユーザが入力をコンピュータに提供するためのキーボード及びポインティングデバイス（例えば、マウス又はトラックボール等）を備えるができる。ユーザとのインタラクションを提供するために、他の種類の装置を使用することもでき、例えば、ユーザに提供するフィードバックは、いかなる形式のセンサーフィードバック（例えば、視覚フィードバック、聴覚フィードバック、又は触覚フィードバック等）であってもよく、また、いかなる形式（例えば、音響入力、音声入力、触覚入力等）によって、ユーザからの入力を受付取ることができる。
ここに記載されているシステムと技術を、バックグラウンド部品に含まれる計算システム（例えば、データサーバーとして）、又はミドルウェア部品を含む計算システム（例えば、アプリケーションサーバー）、又はフロント部品を含む計算システム（例えば、ＧＵＩ又はネットワークブラウザを有するユーザコンピュータが挙げられ、ユーザがＧＵＩ又は該ネットワークブラウザによって、ここに記載されているシステムと技術の実施形態とインタラクションすることができる）、又はこのようなバックグラウンド部品、ミドルウェア部品、又はフロント部品のいかなる組合した計算システムで実施することができる。如何なる形式又はメディアのデジタルデータ通信（例えば、通信ネットワーク）を介して、システムの部品を互いに接続することができる。通信ネットワークの例は、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）及びインターネットを含む。
コンピュータシステムは、クライアントとサーバーを含み得る。通常、クライアントとサーバーは、互いに離れており、通信ネットワークを介してインタラクションを行うことが一般的である。対応するコンピュータで動作することで、クライアント－サーバーの関係を有するコンピュータプログラムによってクライアントとサーバーの関係を生み出す。
上記の様々な態様のフローを使用して、ステップを新たにソート、追加、又は削除することが可能であることを理解すべきである。例えば、本開示の方案で記載された各ステップは、並列に実行しても良いし、順次に実行しても良いし、異なる順序で実行しても良い。本開示の方案で開示された技術案が所望する結果を実現することができる限り、本開示の方案ではこれに限定されない。
上記具体的な実施形態は、本開示の方案の保護範囲に対する限定を構成するものではない。当業者は、設計事項やその他の要因によって、様々な修正、組み合わせ、サブ組み合わせ、及び代替が可能であることを理解するべきである。本開示の方案の要旨及び原理原則内における変更、均等な置換及び改善等は、いずれも本開示の方案の保護範囲に含まれるべきである。

Claims (25)

  1. ｎ個の中心量子ビットからなるリング状構造と、
    中心量子ビットＱｉが前記リング状構造の外側に向かって引き出す２本の線状構造と、を備え、
    前記リング状構造における、隣接する２つの前記中心量子ビット間は、結合素子を介して接続され、前記ｎは、３以上の自然数であり、
    前記２本の線状構造のうちの第１線状構造には、ａｉ個の第１量子ビットが含まれ、前記２本の線状構造のうちの第２線状構造には、ｂｉ個の第２量子ビットが含まれ、前記ａｉは、１以上の自然数であり、前記ｂｉは、１以上の自然数であり、前記ｉは０以上ｎ－１以下の自然数である、
    量子チップ構造。
  2. 前記第１線状構造における、前記中心量子ビットＱｉに隣接する第１量子ビットは、前記中心量子ビットＱｉと結合素子を介して接続され、及び／又は、
    前記第２線状構造における、前記中心量子ビットＱｉに隣接する第２量子ビットは、前記中心量子ビットＱｉと結合素子を介して接続される、
    請求項１に記載の量子チップ構造。
  3. 前記第１線状構造において第１量子ビットが２つ以上存在する場合に、隣接する２つの前記第１量子ビット間は、結合素子を介して接続され、及び／又は、
    前記第２線状構造において第２量子ビットが２つ以上存在する場合に、隣接する２つの前記第２量子ビット間は、結合素子を介して接続される、
    請求項１に記載の量子チップ構造。
  4. 前記リング状構造は、凸多角形であり、前記リング状構造における前記中心量子ビットは、前記凸多角形の頂点であり、隣接する２つの前記中心量子ビットを接続する結合素子は、前記凸多角形の辺である、
    請求項１に記載の量子チップ構造。
  5. 前記凸多角形は、正多角形である、
    請求項４に記載の量子チップ構造。
  6. 異なる前記中心量子ビットが引き出す線状構造は交差しない、
    請求項１に記載の量子チップ構造。
  7. 前記中心量子ビットＱｉが引き出す第１線状構造における第１量子ビットの数ａｉは、前記中心量子ビットＱｉが引き出す第２線状構造における第２量子ビットの数ｂｉと同じであり、
    あるいは、
    前記中心量子ビットＱｉが引き出す第１線状構造における第１量子ビットの数ａｉと、前記中心量子ビットＱｉが引き出す第２線状構造における第２量子ビットの数ｂｉとの差は、予め設定された閾値以下である、
    請求項１に記載の量子チップ構造。
  8. 前記量子チップ構造は、
    目標量子ビットを外部制御システムと接続するための量子ビット制御線と、
    結合素子を外部制御システムと接続するための結合器制御線と、
    前記目標量子ビットと結合するための読取共振キャビティと、をさらに備え、
    前記目標量子ビットは、前記中心量子ビット、前記第１量子ビット及び前記第２量子ビットのうちの１つである、
    請求項１に記載の量子チップ構造。
  9. 前記量子チップ構造は、
    複数の前記読取共振キャビティを接続するための読取線をさらに備える、
    請求項８に記載の量子チップ構造。
  10. 前記中心量子ビットは、計算量子ビットである、
    請求項１に記載の量子チップ構造。
  11. 前記第１量子ビットは計算量子ビットであり、及び／又は、前記第２量子ビットは計算量子ビットである、
    請求項１に記載の量子チップ構造。
  12. 中心量子ビット、第１量子ビット及び第２量子ビットのうちの少なくとも１つは、超伝導量子ビットである、
    請求項１から請求項１１までのいずれか１項に記載の量子チップ構造。
  13. 決定対象となる量子チップ構造の総量子ビット数Ｎを取得することと、ここで、前記量子チップ構造は、請求項１から請求項１１までのいずれか１項に記載の量子チップ構造であり、
    少なくとも前記総量子ビット数Ｎに基づいて、前記量子チップ構造の目標マッピング距離を決定することと、を含み、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要の結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれかであり、前記ｉは０以上の自然数である、
    決定方法。
  14. 前記目標量子ビット対は、順序付けられた目標量子ビット対である、
    請求項１３に記載の決定方法。
  15. 前記決定方法は、
    前記総量子ビット数Ｎに基づいて、前記量子チップ構造のリング状構造における中心量子ビットの数ｎの第１値を決定することをさらに含み、ここで、前記ｉは０以上ｎ－１以下の自然数であり、
    前記少なくとも前記総量子ビット数Ｎに基づいて、前記量子チップ構造の目標マッピング距離を決定することは、
    前記総量子ビット数Ｎ及び前記第１値に基づいて、前記量子チップ構造の目標マッピング距離を決定することを含む、
    請求項１３に記載の決定方法。
  16. 前記決定方法は、
    前記総量子ビット数Ｎ及び前記第１値に基づいて、前記中心量子ビットＱｉに対応する第１線状構造における第１量子ビットの数ａｉの第２値及び前記中心量子ビットＱｉに対応する第２線状構造における第２量子ビットの数ｂｉの第３値を決定することをさらに含み、
    前記総量子ビット数Ｎ及び前記第１値に基づいて、前記量子チップ構造の目標マッピング距離を決定することは、
    前記総量子ビット数Ｎ、前記第１値、前記第２値、及び前記第３値に基づいて、前記量子チップ構造の目標マッピング距離を決定することを含む、
    請求項１５に記載の決定方法。
  17. 前記中心量子ビットの数ｎの第１値は、
    、
    、

    のいずれかである、
    請求項１３に記載の決定方法。
  18. 前記目標マッピング距離は、前記量子チップ構造における全ての前記目標量子ビット対のサブマッピング距離の合計であり、
    あるいは、
    前記目標マッピング距離は、前記量子チップ構造における全ての前記目標量子ビット対のサブマッピング距離の平均値である、
    請求項１３から請求項１７のいずれか１項に記載の決定方法。
  19. 前記量子チップ構造の目標マッピング距離を決定することは、
    複数の前記合計が決定された場合に、複数の前記合計のうちの最小の合計を前記目標マッピング距離とし、
    あるいは、
    複数の前記平均値が決定された場合に、複数の前記平均値のうちの最小の平均値を前記目標マッピング距離とすることを含む、
    請求項１８に記載の決定方法。
  20. 決定対象となる量子チップ構造の総量子ビット数Ｎを取得するための取得モジュールと、ここで、前記量子チップ構造は、請求項１から請求項１１までのいずれか１項に記載の量子チップ構造であり、
    少なくとも前記総量子ビット数Ｎに基づいて、前記量子チップ構造の目標マッピング距離を決定するための第１決定モジュールと、を備え、ここで、前記目標マッピング距離は、前記量子チップ構造における目標量子ビット対のサブマッピング距離に基づいて決定され、前記サブマッピング距離は、前記目標量子ビット対のうちの一方の目標量子ビットが他方の目標量子ビットに到達するために通過する必要の結合素子の最小数を表し、前記目標量子ビット対における目標量子ビットは、前記量子チップ構造のリング状構造における中心量子ビット、中心量子ビットＱｉに対応する第１線状構造における第１量子ビット、中心量子ビットＱｉに対応する第２線状構造における第２量子ビットのいずれかであり、前記ｉは０以上の自然数である、
    決定装置。
  21. 少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサと通信接続されるメモリと、を備え、
    前記メモリには、前記少なくとも１つのプロセッサで実行可能な命令が記憶され、前記命令は、前記少なくとも１つのプロセッサによって実行されると、前記少なくとも１つのプロセッサに、請求項１３から請求項１７までのいずれか１項に記載の決定方法を実行させる、
    電子デバイス。
  22. 請求項１から請求項１１までのいずれか１項に記載の量子チップ構造を備える量子チップ。
  23. 請求項２２に記載の量子チップと、前記量子チップと接続される外部制御システムと、を備える量子コンピュータ。
  24. コンピュータに請求項１３から請求項１７のいずれか１項に記載の決定方法を実行させるためのコンピュータ命令を記憶している非一時的なコンピュータ可読記憶媒体。
  25. コンピュータにおいてプロセッサによって実行されると、請求項１３から請求項１７のいずれか１項に記載の決定方法を実現するプログラム。
JP2022182394A 2022-04-12 2022-11-15 量子チップ構造、決定方法、装置、デバイス、量子チップ、量子コンピュータ、記憶媒体、及びプログラム Pending JP2023156224A (ja)

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