CN114580338B - 模拟布线方法、制造方法、芯片及装置、设备、存储介质 - Google Patents

Abstract

本公开提供了量子芯片的模拟布线方法、制造方法、装置、设备及存储介质，涉及量子技术领域。具体实现方案为：获取待进行布线处理的量子芯片所包含的器件层中器件阵列的阵列信息，器件阵列至少包括耦合器阵列，以及量子比特阵列；获取量子芯片所包含的接线层中元件阵列的阵列信息；元件阵列至少包括读取腔阵列和圆形盘阵列，读取腔阵列中读取腔用于与量子比特的读取端口进行电性连接，圆形盘阵列中圆形盘用于与量子比特的控制端口或耦合器的控制端口进行电性连接；在基于器件阵列的阵列信息、元件阵列的阵列信息，以及总端口数量确定接线层中的布线空间满足布线条件的情况下，至少展示自动化布线处理后的所述接线层的目标布线效果图。

Description

模拟布线方法、制造方法、芯片及装置、设备、存储介质

技术领域

本公开涉及计算机技术领域，尤其涉及量子计算技术领域。

背景技术

近年来，量子计算已成为学术界和工业界研究和发展的重要方向。相比于传统计算，量子计算在求解诸如大数分解之类的问题上，展现出显著优势；此外对量子多体系统、量子化学模拟等前沿研究也具有重要意义。在硬件实现上，量子计算拥有多种技术方案，例如超导量子电路、离子阱、光量子系统等等。其中，基于超导约瑟夫森结的超导量子电路，受益于其退相干时间长、易操控和读取、可扩展性强等优势，被认为是业界最有前景的量子计算硬件候选者。随着微纳加工技术的发展，超导量子比特的质量(比如相干时间)也越来越好，并且可集成的超导量子比特的数目也变得越来越多。面对量子比特数目的不断增长，本领域中对超导量子芯片的工艺和设计都提出了新的挑战。

发明内容

本公开提供了一种模拟布线方法、制造方法、芯片及装置、设备、存储介质。

根据本公开的一方面，提供了一种量子芯片的模拟布线方法，包括：

获取待进行布线处理的量子芯片所包含的器件层中器件阵列的阵列信息，其中，所述器件阵列至少包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述M为大于2的自然数；所述N为大于2的自然数；

获取所述量子芯片所包含的接线层中元件阵列的阵列信息；其中，所述接线层位于所述器件层之下；所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔用于与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘用于与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

在基于所述器件阵列的阵列信息、所述元件阵列的阵列信息，以及总端口数量确定所述接线层中的布线空间满足布线条件的情况下，至少展示自动化布线处理后的所述接线层的目标布线效果图；其中，所述总端口数量至少包括所述量子比特阵列中量子比特控制端口和读取端口的数量，以及所述耦合器阵列中耦合器控制端口的数量。

根据本公开的另一方面，提供了一种量子芯片，包括形成有器件阵列的器件层，以及置于所述器件层之下的接线层，所述器件阵列包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述接线层中形成有元件阵列，所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

其中，所述接线层中所形成的接线效果与以上所述方法模拟得到的目标布线效果图相匹配。

根据本公开的再一方面，提供了一种量子芯片的制造方法，包括：

提供一器件层，形成有器件阵列，所述器件阵列包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；

提供一接线层，置于所述器件层之下；所述接线层中形成有元件阵列，所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

在所述接线层中进行自动化布线，并得到与以上所模拟得到的目标布线效果图相匹配的布线效果。

根据本公开的再一方面，提供了一种量子计算设备，包括以上所述的量子芯片。

根据本公开的再一方面，提供了一种量子芯片的模拟布线装置，包括：

输入单元，用于获取待进行布线处理的量子芯片所包含的器件层中器件阵列的阵列信息，其中，所述器件阵列至少包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述M为大于2的自然数；所述N为大于2的自然数；获取所述量子芯片所包含的接线层中元件阵列的阵列信息；其中，所述接线层位于所述器件层之下；所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔用于与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘用于与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

显示单元，用于在基于所述器件阵列的阵列信息、所述元件阵列的阵列信息，以及总端口数量确定所述接线层中的布线空间满足布线条件的情况下，至少展示自动化布线处理后的所述接线层的目标布线效果图；其中，所述总端口数量至少包括所述量子比特阵列中量子比特控制端口和读取端口的数量，以及所述耦合器阵列中耦合器控制端口的数量。

根据本公开的再一方面，提供了一种经典电子设备，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行以上所述的方法。

根据本公开的再一方面，提供了存储有计算机指令的非瞬时计算机可读存储介质，其中，所述计算机指令用于使所述计算机执行以上所述的方法。

根据本公开的再一方面，提供了一种计算机程序产品，包括计算机程序，所述计算机程序在被处理器执行时实现根据以上所述的方法。

这样，提供了一种可视化的模拟布线方案，而且，能够有效应对规模化量子芯片中复杂的布线环境，并给出合理的布线效果图。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

附图用于更好地理解本方案，不构成对本公开的限定。其中：

图1(a)是根据本公开实施例量子芯片的模拟布线方法的实现流程示意图；

图1(b)是根据本公开实施例量子芯片所包含的器件层和接线层的结构示意图；

图2是根据本公开实施例量子芯片所包含的器件层在一具体示例中的示意图；

图3是根据本公开实施例量子芯片所包含的接线层在一具体示例中的示意图；

图4(a)至图4(d)是根据本公开实施例量子芯片的模拟布线方法在一具体示例的中间过程的示意图；

图5是根据本公开实施例超导量子芯片所包含的器件层在另一具体示例中的示意图；

图6是根据本公开实施例超导量子芯片所包含的接线层在另一具体示例中的示意图；

图7(a)至图7(d)是根据本公开实施例量子芯片的模拟布线方法在另一具体示例的中间过程的示意图；

图8是根据本公开实施例量子芯片的模拟布线方法在一具体示例中的实现流程示意图；

图9(a)和图9(b)是根据本公开实施例量子芯片的模拟布线方法在一具体示例中的布线效果示意图；

图10是根据本公开量子芯片的制造方法的实现流程示意图；

图11是根据本公开量子芯片的模拟布线装置的结构示意图；

图12是用来实现本公开实施例的模拟布线方法的经典电子设备的框图。

具体实施方式

以下结合附图对本公开的示范性实施例做出说明，其中包括本公开实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本公开的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。

超导量子芯片的工艺和设计中一个核心挑战是，如何合理且高效地布线。随着超导量子比特的数目增加，使用的控制线、读取线的数目倍增，使得布线环境越来越复杂。如何有效安排线路之间的宽度，如何保证线路之间不交叉，这些问题也越来越具有挑战性。

如今业界中还没有专门针对超导量子芯片的布线算法，且由于现在大多数超导量子芯片仅包含少量的超导量子比特，布局简单，所以现有主流方案均人工布线方式(即手工布线)，这种方式只适用于超导量子比特数目较少的超导量子芯片，而且，耗时严重，效率低，局限性很大；另外，还可使用经典芯片上的布线算法，但是，这类算法通常专门为超大规模的电路设计，事实上并不适合在超导量子芯片上使用。

而且，随着微纳加工工艺的不断进步，超导量子芯片中的超导量子比特的数量在不断的增加。对于单个超导量子比特来说，通常需要与超导量子芯片的外部控制系统相连的控制线(比如磁通控制线或微波控制线)，来实现对该超导量子比特的操控。同时在超导量子比特数量较多的超导量子芯片中，还需要额外的读取线对单个或多个(即两个或两个以上)超导量子比特的信号进行读取。而且，在含耦合器结构的超导量子芯片中，对于每一个耦合器(可视为一个只能调节频率的超导量子比特)而言，还需要一个与超导量子芯片的外部控制系统相连的控制线(比如磁通控制线)。简而言之，当超导量子比特数量不断增加时，超导量子芯片中的线路数量也会不断增加，布线(即线路位置分配)的难度也必然会不断增加。如何在较大规模的超导量子芯片中快速完成布线则成为一个亟待解决的问题。

基于此，为解决以上问题，本公开方案提供了一种用于量子芯片上的布线方案，不仅可以有效应对规模化量子芯片中复杂的布线环境，给出合理有效的线路布局，而且花费的时间和占用的计算资源大大减少。除此之外，本公开方案所使用的算法思路简单，应用容易，还可以高度自动化，有望提升大规模量子芯片的设计效率。

需要说明的是，本公开方案所述的量子比特可以具体为超导量子比特，即由超导材料制备而成的量子比特。相应地，所述量子芯片还可以具体为超导量子芯片，所述超导量子芯片可以具体为超导量子电路所形成的量子芯片，而所述超导量子电路指采用超导器件所实现的电路，即所述超导量子电路中所用元器件均由超导材料制备而成。

具体地，本公开方案提供了一种量子芯片的模拟布线方法，如图1所示，所述方法包括：

步骤S101：获取待进行布线处理的量子芯片所包含的器件层中器件阵列的阵列信息，其中，所述器件阵列至少包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述M为大于2的自然数；所述N为大于2的自然数。

步骤S102：获取所述量子芯片所包含的接线层中元件阵列的阵列信息；其中，所述接线层位于所述器件层之下；所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔用于与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘用于与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接。

步骤S103：在基于所述器件阵列的阵列信息、所述元件阵列的阵列信息，以及总端口数量确定所述接线层中的布线空间满足布线条件的情况下，至少展示自动化布线处理后的所述接线层的目标布线效果图；其中，所述总端口数量至少包括所述量子比特阵列中量子比特控制端口和读取端口的数量，以及所述耦合器阵列中耦合器控制端口的数量。

这样，提供了一种可视化的模拟布线方案，而且，能够有效应对规模化量子芯片中复杂的布线环境，并给出合理的布线效果图。同时，本公开方案所花费的时间和占用的计算资源也较少，大大提升了布线效率。

另外，本公开方案思路简单、应用容易，可以高度自动化，因此，有望提升大规模量子芯片的设计效率。

在本公开方案的一具体示例中，所述耦合器阵列包括横向耦合器阵列和纵向耦合器阵列，其中，所述横向耦合器阵列中的横向耦合器用于连接同一行中的两个量子比特；所述纵向耦合器阵列中纵向耦合器用于连接同一列中的两个量子比特。如此，为后续合理布置耦合器控制线，比如，合理布置横向耦合器对应的耦合器控制线，和纵向耦合器对应的耦合器控制线提供了具体结构支持。

在本公开方案的一具体示例中，所述量子比特包括两个量子比特控制端口，分别为磁通控制端口和微波控制端口。如此，为后续合理布置不同量子比特控制端口，比如磁通控制端口或微波控制端口所对应的量子比特控制线提供了具体结构支持。

在本公开方案的一具体示例中，所述圆形盘与所述量子比特的量子比特控制端口一一对应；和/或，所述圆形盘与所述耦合器的耦合器控制端口一一对应。在一具体示例中，所述圆形盘与所述量子比特的量子比特控制端口一一对应，所述圆形盘与所述耦合器的耦合器控制端口也一一对应，也就是说，不同量子比特的量子比特控制端口对应的圆形盘不同，而且不同量子比特的不同量子比特控制端口对应圆形盘也不同；同时，不同耦合器的耦合器控制端对应的圆形盘也不同。如此，为后续在接线层中布置能够对量子比特的进行控制的控制线、对耦合器进行控制的控制线，以及布置对量子比特的状态信息进行读取的读取线提供了结构支持。

在本公开方案的一具体示例中，所述读取腔与所述量子比特一一对应。即所述读取腔也是M行×N列，如此，为实现对各量子比特的状态信息进行读取提供了结构支持。

在本公开方案的一具体示例中，所述目标布线效果图至少包括所述接线层中核心区域的第一布线效果图以及周边区域的第二布线效果图；其中，所述核心区域表征所述接线层中与所述器件层中的器件阵列所在区域相对应的区域；所述周边区域表征所述接线层中除所述核心区域之外的其他至少部分区域。如此，本公开方案先将复杂的布线环境进行简单的划分，并分区实现布线，为后续完成合理的布线奠定了基础。

在本公开方案的一具体示例中，所述核心区域的第一布线效果图中展示以下至少之一：

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的量子比特控制线；其中，所述量子比特控制线用于对所述量子比特进行控制；

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的量子比特控制线；所述第二方向与所述第一方向相对应，比如，两者形成指定角度，比如，形成180度，此时，第一方向可以具体指向所述接线层的左端，所述第二方向则可指向所述接线层的右端；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的耦合器控制线；其中，所述耦合器控制线用于对所述耦合器进行控制；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的耦合器控制线；

连接所述读取腔阵列中处于同一行的读取腔的，用于对所述量子比特阵列中同一行的量子比特的状态信息进行读取的读取线。

这样，提供了一种合理的、简单的布线方式，而且，该方式能够可以高度自动化，如此，为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，位于同一行的量子比特，至少部分量子比特的量子比特控制端口所对应的量子比特控制线指向所述第一方向，另外部分中至少部分的量子比特的量子比特控制端口所对应的量子比特控制线指向所述第二方向。这样，位于同一行的不同量子比特控制端口所对应的量子比特控制线的朝向可能不同，如此，为合理利用布线空间提供了一种布线思路，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，指向所述第一方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

在一具体示例中，指向所述第一方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

或者，指向所述第二方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

在另一具体示例中，指向所述第一方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

以及，指向所述第二方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

这样，为合理利用布线空间提供了进一步地布线思路，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，位于同一行的耦合器中，至少部分耦合器的耦合器控制端口所对应的耦合器控制线指向所述第一方向，另外部分中至少部分的耦合器的耦合器控制端口所对应的耦合器控制线指向所述第二方向。这样，位于同一行的不同耦合器控制端口所对应的耦合器控制线的朝向可能不同，如此，为合理利用布线空间提供了一种布线思路，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

在一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

或者，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

在另一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

以及，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

这样，为合理利用布线空间提供了进一步地布线思路，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第一方向；

对于纵向耦合器的耦合器控制线，直接指向所述第一方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第二方向；

对于纵向耦合器的耦合器控制线，直接指向所述第二方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第二方向。

在一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第一方向；

对于纵向耦合器的耦合器控制线，直接指向所述第一方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第一方向；

或者，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第二方向；

对于纵向耦合器的耦合器控制线，直接指向所述第二方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第二方向。

在另一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第一方向；

对于纵向耦合器的耦合器控制线，直接指向所述第一方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第一方向；

以及，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第二方向；

对于纵向耦合器的耦合器控制线，直接指向所述第二方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第二方向。

这样，明确区分横向耦合器和纵向耦合器，为合理利用布线空间进一步提供满足实际场景需要的布线方案奠定了基础，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，在确定所述N为奇数的情况下，在所述第一布线效果图中的量子比特控制线以以下至少之一进行展示：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中朝向第一方向的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；所述中间区域的量子比特中朝向第二方向的量子比特控制端口对应的量子比特控制线，与所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离相同，指向第二方向；

在第i行的右区域中，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

这样，明确给出了处于同一行不同区域的器件所对应导线的布线朝向，进一步提供了满足实际场景需要的布线方案，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-2确定出的。如此，为合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。如此，为合理设置布线空间提供了一种可行思路，为后续合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，在确定所述N为奇数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的横向耦合器的耦合器控制端口对应的耦合器控制线，与上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离相同，指向第二方向；

在第i行的中间区域中，对于奇数行的纵向耦合器，相较于所述中间区域的奇数行的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线而言，所述中间区域的奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第二方向；对于偶数行的纵向耦合器，在第三方向上延伸的距离等于奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸的距离，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

这样，明确给出了处于同一行不同区域的器件所对应导线的布线朝向，进一步提供了满足实际场景需要的布线方案，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。如此，为合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。如此，为合理设置布线空间提供了一种可行思路，为后续合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，所述方法还包括：

在确定所述N为偶数的情况下，在所述第一布线效果图中量子比特控制线展示以下至少之一：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中当前的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的右区域中，除右侧区域中的首个量子比特控制端口对应的量子比特控制线外，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；其中，右侧区域中首个量子比特控制端对应的量子比特控制线在所述第三方向延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

这样，明确给出了处于同一行不同区域的器件所对应导线的布线朝向，进一步提供了满足实际场景需要的布线方案，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-1确定出的。如此，为合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。如此，为合理设置布线空间提供了一种可行思路，为后续合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，在确定所述N为偶数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的奇数行的横向耦合器的耦合器控制端口对应的耦合器控制线，相较于与上一个横向耦合器的耦合器控制端口对应的耦合器控制线，在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；对于偶数行的横向耦合器，在第四方向上延伸的距离等于奇数行的横向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第四方向上延伸的距离，指向第二方向；

在第i行的中间区域中，所述中间区域的纵向耦合器，相较于所述中间区域的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线，所述中间区域的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，除右侧区域中的首个纵向耦合器的耦合器控制端口对应的耦合器控制线外，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；其中，右侧区域中首个纵向耦合器的耦合器控制端口对应的耦合器控制线在所述第三方向延伸的距离等于上一个纵向耦合器对应的耦合器控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

这样，明确给出了处于同一行不同区域的器件所对应导线的布线朝向，进一步提供了满足实际场景需要的布线方案，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。如此，为合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。如此，为合理设置布线空间提供了一种可行思路，为后续合理利用布线空间提供了数据支持。

在本公开方案的一具体示例中，所述读取线的一端从第一方向引出，另一端从第二方向引出。如此，有效实现对量子比特的状态信息的读取。

在本公开方案的一具体示例中，所述周边区域中设置有引脚阵列，所述引脚阵列中引脚的一端用于与所述核心区域引出的线连接，另一端用于连接与所述量子芯片对应外部控制系统；

所述周边区域的布线效果图展示以下至少之一：

所述引脚阵列中引脚与从第一方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第一方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中的引脚与从第一方向引出的读取线连接；

所述引脚阵列中的引脚与从第二方向引出的读取线连接。

这样，进一步提供了满足实际场景需要的布线方案，进而为提升大规模量子芯片的设计效率提供了技术支持。

在本公开方案的一具体示例中，所述布线效果图满足以下要求中的至少一种：

不同类型的控制端口采用不同特征的控制线，这里的特征可以具体指导线的颜色、导线的物理特性等；比如，量子比特控制端对应的控制线和耦合器控制线所使用的导线的颜色不同；又比如，横向耦合器控制线所使用的导线颜色，与纵向耦合器的耦合器控制线所使用的颜色不同。本公开方案对此不作具体限制，实际应用中，可基于实际场景需求而设置。

控制线的特征与读取线的特征不同；再比如，读取线和控制线所使用的颜色也不同等，本公开方案对此不作具体限制，实际应用中，可基于实际场景需求而设置。

控制线之间不发生交叉；

从第一方向引出的控制线的数量与从第二方向引出的控制线的数量之差小于预设阈值，如此，来使两端的控制线的数量尽可能相等。

这样，为提供一种满足实际场景需要的合理的布线方案提供的标准支撑，为后续提升大规模量子芯片的设计效率奠定了基础。

这样，本公开方案提供了一种可视化的模拟布线方案，而且，能够有效应对规模化量子芯片中复杂的布线环境，并给出合理的布线效果图。同时，本公开方案所花费的时间和占用的计算资源也较少，大大提升了布线效率。

另外，本公开方案思路简单、应用容易，可以高度自动化，因此，有望提升大规模量子芯片的设计效率。

以下结合具体示例对本公开方案做进一步详细说明；需要说明的是，以下以超导量子芯片、超导量子比特为例进行说明，可以理解的是，下述示例同样适用于量子芯片中的布线场景，此时，将下述超导量子比特替换为量子比特、超导量子比特控制线替换成量子比特控制线即可。

这里，为了提高超导量子芯片单位面积内超导量子比特的数量，以及减少线路对超导量子比特以及耦合器的影响，如图1(b)所示，本公开方案采用倒装焊工艺，即将超导量子芯片中负责运算的器件(比如超导量子比特以及耦合器)单独放置于一层，本公开方案简称为器件层，与超导量子芯片的外部控制系统相连的线路以及与器件层中超导量子比特耦合的读取腔放置于另一层(本公开方案简称为接线层)，不同层之间通过金属焊点连接。通过采用倒装焊工艺，由于线路(比如控制线和读取线)与器件(比如超导量子比特和耦合器)分别放置于不同层，所以，布线的空间大大增加，提高了布线的灵活性。

具体地，本示例提供了一种在3D超导量子芯片(即采用了倒装焊工艺的)中的自动化布线的方法。考虑到布线过程中，奇数列和偶数列的布线方式有所不同，本示例以器件层为奇数列和偶数列两种情况进行说明。

示例一，对奇数列进行详细说明；这里，从两个方面对奇数列示例进行说明；第一部分，对自动化布线方案所针对的超导量子芯片的架构进行说明，第二部分，基于第一部分超导量子芯片的架构设计，对本公开方案的自动化布线方案进行详细说明；具体包括：

第一部分，对本公开方案自动化布线方案所针对的超导量子芯片的架构进行详细说明，具体如下：

将超导量子芯片的器件层中超导量子比特阵列(也即量子比特阵列)的排布情况通过二维阵列式M×N来表示，也即通过二维阵列式M×N来表征量子比特阵列。这里，M对应行，表征每行超导量子比特的数量；N对应列，表征每列超导量子比特的数量，M，N均为大于2的正整数；实际应用中，所述M与N的取值可以相同也可以不同，本公开方案对此不作限制。

具体地，如图2所示，器件层包括3×3个超导量子比特201；其中，同一行中，相邻的两个超导量子比特201之间通过横向耦合器202相互连接；同一列中，相邻的两个超导量子比特201之间通过纵向耦合器203相互连接；进一步地，一个超导量子比特201包含两类端口，分别是量子比特控制端口，比如磁通控制端口201a和微波控制端口201b，以及读取端口，如读取腔耦合端口201c。横向耦合器和纵向耦合器均包含有一个耦合器控制端口，如为磁通控制端口，举例来说，纵向耦合器203包含一个磁通控制端口203a。同理，横向耦合器202也包含一个磁通控制端口202a。本公开实施例以一个超导量子比特201包含三个端口，分别为磁通控制端口201a、微波控制端口201b和读取腔耦合端口201c为例进行说明。

可以理解的是，磁通控制端口和微波控制端口的位置可以互换，比如微波控制端口置于左侧，磁通控制端口置于右侧等，本公开方案对此不作限制。

进一步地，图3为与图2所示的器件层对应的、用于与外部控制系统相连的接线层的示意图；为便于更清晰地展示接线层的结构，图3示出的是未布线的情况，具体地，如图3所示，该接线层主要包含两个元件，分别为蛇形读取腔302，以及用于与器件层中控制端口(比如量子比特控制端口或耦合器控制端口)进行连接的圆形盘301。进一步地，所述蛇形读取腔302还包括用于与超导量子比特的读取端口进行连接的盘结构302a，这里，该盘结构302a也可以具体为类似于圆形盘301的圆形盘结构，本公开方案对此不作具体限制。

可以理解的是，图2示出的量子比特控制端口、耦合器控制端口和读取端口、以及图3示出的圆形盘301和盘结构302a仅为示例性的，实际应用中，上述结构的具体形状可基于实际需求而定，本公开方案对此不作限制。

进一步地，实际应用中，不同层之间还可以通过超导金属焊点来实现连接，比如，在圆形盘301的位置放置超导金属焊点，如此来实现不同层的连接，以形成层结构。

如图3所示，所述接线层中蛇形读取腔与器件层中超导量子比特一一对应，相应地，一个蛇形读取腔包含一个盘结构，该盘结构与超导量子比特中的读取端口一一对应性。换言之，接线层中蛇形读取腔也可通过二维阵列式M×N来表示，也即通过二维阵列式M×N来表征读取腔阵列。如此，器件层中的行与接线层中的行即可一一对应。

进一步地，所述接线层中蛇形读取腔302中的盘结构302a与超导量子比特中的读取端口进行电性连接，比如通过金属焊接的方式，将器件层中各超导量子比特的读取端口对应与盘结构焊接，而且，一个读取端口对应一个盘结构。所述接线层中各圆形盘对应与器件层中各器件的控制端口(比如量子比特控制端口和耦合器控制端口)电性连接，比如，通过金属焊接的方式，将器件层中的量子比特控制端口和耦合器控制端口对应与圆形盘焊接，而且，一个量子比特控制端口对应一个圆形盘，一个耦合器控制端口也对应一个圆形盘，换言之，圆形盘和控制端口(量子比特控制端口或耦合器控制端口)一一对应，如此，形成上下层结构，比如，如图1(b)所示，形成器件层在上，接线层位于器件层之下的层结构，如图2和图3所示，两层的行一一对应，列也一一对应，如此，便于将用于对器件层中超导量子比特进行控制的控制线、对器件层中耦合器进行控制的控制线，以及对超导量子比特的状态信息进行读取的读取线形成于接线层中，同时也便于通过该接线层的布线与外界控制系统相连接。

这里，为便于描述，本公开方案将图3中第一行和第二行的圆形盘进行编号，第一行共包括8个圆形盘，分别编号为圆形盘1至圆形盘8，分别用于与图2的第一行中控制端口(即量子比特控制端口和耦合器控制端口)焊接；第二行共包括11个圆形盘，分别编号为圆形盘9至圆形盘19，对应图2的第二行中控制端口(即量子比特控制端口和耦合器控制端口)焊接。可以理解的是，接线层中，除第一行以为，其他各行的结构均相同；同理，器件层中，除第一行以为，其他各行的结构也均相同。因此，为避免赘述，此处仅对第一行和第二行为例进行说明，剩余的其他行均可参照第二行。

需要说明的是，图2和图3中行的划分方式仅是示例性的，并非用于限制本公开方案，实际应用中，还可以基于器件层中量子比特阵列的规律来进行行或列的划分。继续以图2为例，还可以除最后一行外，其他各行均相同；或者，除第一列以外，其他各列均相同等，这里不作穷举。

第二部分，基于以上所述的超导量子芯片的架构设计，对本公开方案的自动化布线方案进行详细说明，具体如下：

整个自动化布线方案分为内部布线以及外部布线两部分。所述内部布线主要指在超导量子芯片的核心区域，即接线层中与器件层中的器件(即超导量子比特及耦合器)相对应的区域，放置读取线，以及放置与圆形盘205相连的控制线。所述外部布线主要指在接线层的周边区域放置与外部控制系统相连的引脚，并通过该引脚与内部布线的控制线的一端相连接，以及通过该引脚与内部布线的读取线的一端相连接，从而完成接线层的布线。这里，各控制线的另一端连接处于核心区域的圆形盘。

对于内部布线，本公开方案采用不同导线，并基于导线之间不发生交叉、超导量子芯片(也即接线层)左右两端的导线端点数量尽可能相等的原则(也即布线要求)进行排布。

以下是量子比特阵列为奇数列的情况下的针对控制线(即超导量子比特控制线和耦合器控制线)的内部布线的具体流程，包括：

步骤401：基于输入的接线层中元件阵列的阵列信息，计算用于连接圆形盘的控制线布线区域的最大纵向距离。

这里，所述控制线布线区域包括布置超导量子比特控制线的第一控制线区域(也即超导量子比特控制线布线区域)和布置耦合器控制线的第二控制线区域(也即耦合器控制线布线区域)，相应地，所述最大纵向距离具体包括第一纵向距离(也即超导量子比特控制线布线区域的最大纵向距离)和第二纵向距离(也即耦合器控制线布线区域的最大纵向距离)，其中，所述第一纵向距离指所述接线层中能够放置超导量子比特控制线的区域，也即超导量子比特控制线布线区域的最大纵向距离，具体为超导量子比特中控制端口(如磁通控制端口201a，或微波控制端口201b)在接线层中的投影位置、与该超导量子比特中读取端口(如读取腔耦合端口201c)在接线层中的投影位置之间的纵向距离，可记为qubit_area。所述第二纵向距离指所述接线层中能够放置耦合器控制线的区域，也即耦合器控制线布线区域的最大纵向距离，具体为横向耦合器202的耦合器控制端口在接线层中的投影位置，与纵向耦合器的耦合器控制端口在接线层中的投影位置之间的纵向距离，可记为coupler_area。

举例来说，以图3为例，圆形盘1与图2中(1,1)的超导量子比特的左侧的量子比特控制端口(如磁通控制端口)焊接，圆形盘2与图2中(1,1)的超导量子比特的右侧的量子比特控制端口(如微波控制端口)焊接；图3中(1,1)的蛇形读取腔中的盘结构，与图2中(1,1)的超导量子比特的读取端口焊接；此时，圆形盘1所在位置即相当于图2中(1,1)的超导量子比特的左侧的量子比特控制端口在接线层中的投影位置，同理，圆形盘2即相当于图2中(1,1)的超导量子比特的右侧的量子比特控制端口在接线层中的投影位置，而图3中(1,1)的蛇形读取腔中盘结构所在位置即相当于图2中(1,1)的超导量子比特的读取端口在该接线层中的投影位置，此时，基于上述投影位置即可得到第一纵向距离H1。

同理，继续以图3为例，圆形盘9与图2中第二行第一列的纵向耦合器焊接，圆形盘14与图2中第二行第一列的横向耦合器焊接，此时，圆形盘9所在位置即相当于图2中第二行第一列的纵向耦合器在接线层的投影位置，圆形盘14所在位置即相当于图2中第二行第一列的横向耦合器在接线层的投影位置，此时，基于得到的投影位置即可得到第二纵向距离H2。

实际应用中，为了最大化降低超导量子芯片的干扰，用于连接同一行的量子比特控制端口的圆形盘，以及连接该行中横向耦合器的耦合器控制端口的圆形盘中，任意两者之间的纵向距离小于第一阈值；同理，用于连接同一行中纵向耦合器的耦合器控制端口的圆形盘中，任意两者之间的纵向距离小于该第一阈值，如此，来最大化确保连接同一行的量子比特控制端口的圆形盘，以及连接该行中横向耦合器的耦合器控制端口的圆形盘尽可能处于同一基准线(比如水平线)，以及，最大化确保连接同一行中纵向耦合器的耦合器控制端口的圆形盘尽可能处于同一基准线(比如水平线)。

举例来说，图3所示的圆形盘1至8尽可能处于同一水平线，图3所示的圆形盘12至圆形盘19尽可能处于同一水平线；图3所示的圆形盘9至圆形盘11尽可能处于同一水平线。

步骤402：基于量子比特阵列的列数量(即N)，确定控制线布线区域(包括布置超导量子比特控制线的第一控制线区域和布置耦合器控制线的第二控制线区域)中向一侧引出的，且需要占用布线空间的控制线的最大导线数量，也即占用布线空间的最大导线数量，包括向一侧引出的且占用布线空间的耦合器控制线的最大导线数量，和向一侧引出的且占用布线空间的超导量子比特控制线的最大导线数量。

具体地，以奇数列为例，即N为奇数时，向一侧引出的且占用布线空间的耦合器控制线的最大导线数量coupler_wire_num为N–2；向一侧引出的且占用布线空间的超导量子比特控制线的最大导线数量qubit_wire_num为N–2。

步骤403：根据超导量子比特控制线的最大导线数量得到相邻超导量子比特控制线之间的最大纵向间隔，以及根据耦合器控制线的最大导线数量得到相邻耦合器控制线之间的最大纵向间隔。

具体地，相邻超导量子比特控制线之间的最大纵向间隔(也即第一预设间隔)等于超导量子比特控制线布线区域的最大纵向距离(也即第一纵向距离，如图3中的H1)除以向一侧引出的且占用布线空间的超导量子比特控制线的最大导线数量，即：

qubit_wire_gap＝qubit_area/qubit_wire_num。

同理，相邻耦合器控制线之间的最大纵向间隔等于耦合器控制线布线区域的最大纵向距离(也即第二纵向距离，如图3中的H2)除以向一侧引出的且占用布线空间的耦合器控制线的最大导线数量，即：

coupler_wire_gap＝coupler_area/coupler_wire_num。

步骤404：根据N的奇偶性，将接线层划分为三个区域，分别为左区域，中间区域，以及右区域。即每一行中均分为左区域、中间区域和右区域；从第一行开始，按照预设方向，比如从左至右，依次对划分得到的三个区域，即左区域、中间区域以及右区域进行布线；并从上至下逐行进行，直至布线至第M行，以完成内部布线。

可以理解的是，由于器件层中各器件的控制端口对应与接线层中的圆形盘焊接，以及器件层中的超导量子比特的读取端口与接线层中蛇形读取腔的盘结构焊接并形成如图1(b)所示的下行层结构，所以，将接线层中换分为三个区域即相当于将器件层中划分为三个区域。

在N为奇数的情况下，左区域和右区域均包含(N-1)/2列，中间区域包含中间一列。如图2所示，对于3×3的量子比特阵列而言，左区域和右区域均包含一列，即左区域包括第一列，右区域包括第三列，中间区域包括一列，即第二列。如此，从第一行开始，对划分得到的三个部分，即左区域、中间区域以及右区域依次进行布线，并逐行进行直至布线至第3行。

可以理解的是，实际应用中，布线过程中，对于同一行而言，可以依次布线左区域、中间区域及右区域；或者，依次布线右区域、中间区域及左区域；或者，同一行的三个区域同时布线完成，本公开方案对此不作限制。

这里，为了便于描述，基于量子比特阵列，对每行超导量子比特的量子比特控制端口按照预设方向，比如，从左至右的方向进行编号；举例来说，如图2所示，从左至右，量子比特控制端口编号为1至6，(1,1)超导量子比特的左侧的量子比特控制端口编号为1、右侧的量子比特控制端口编号为2，(1,2)超导量子比特的左侧的量子比特控制端口编号为3、右侧的量子比特控制端口编号为4，(1,3)超导量子比特的左侧的量子比特控制端口编号为5、右侧的量子比特控制端口编号为6，另外两行与第一行类似，这里不再赘述；同理，基于器件阵列中的横向耦合器和纵向耦合器的位置，对每行的横向耦合器的耦合器控制端口，按照该预设方向，如从左至右的方向进行编号，同时，对每行的纵向耦合器的耦合器控制端口，按照该预设方向，如从左至右的方向进行编号。举例来说，如图2所示，对第一行而言，共两个横向耦合器的耦合器控制端口，第一行第一列的横向耦合器的耦合器控制端口编号为1，第一行第二列的横向耦合器的耦合器控制端口编号为2；对于第二行而言，包括两类耦合器，即横向耦合器和纵向耦合器，其中，第二行第一列的纵向耦合器的耦合器控制端口编号为1，第二行第二列的纵向耦合器的耦合器控制端口编号为2，第二行第三列的纵向耦合器的耦合器控制端口编号为3；同理，第二行第一列的横向耦合器的耦合器控制端口编号为1，第二行第二列的横向耦合器的耦合器控制端口编号为2。其他行类似于第二行，这里不再赘述。

首先，对于奇数列，即N为奇数的情况下，对于当前行(任意行)的左区域而言：

判断当前行进行布线的圆形盘所对应的控制端口(比如量子比特控制端口或耦合器控制端口)是否为当前行中的第一个量子比特控制端口或第一个纵向耦合器的耦合器控制端口；即判断当前行进行布线的圆形盘所对应的控制端口(比如量子比特控制端口或耦合器控制端口)是否处于第一列中朝向第一方向的量子比特控制端口或耦合器控制端口，对于图2所示而言，可以判断是否是处于第一列中朝向左侧的量子比特控制端口，或朝向左侧的耦合器控制端口。

若是，将超导量子比特控制线从焊接当前行的第一个量子比特控制端口(也即当前行编号为1的量子比特控制端口，如图2所示，第一列中朝向左侧的量子比特控制端口)的圆形盘(如图4(a)中的圆形盘1，以及图4(b)中的圆形盘12)起直接朝向左边(也即相对于接线层的第一方向)引出，以完成布线。而且，若当前行(如图3中的第二行)中存在与纵向耦合器焊接的圆形盘的情况下，即当前行中存在纵向耦合器的耦合器控制端口的情况下，将纵向耦合器的耦合器控制线从焊接当前行的第一个纵向耦合器的耦合器控制端口(也即当前行中编号为1的纵向耦合器的耦合器控制端口，如图2所示，第二行第一列中纵向耦合器的耦合器控制端口)的圆形盘(如图3和图4(b)中第二行所示的圆形盘9)起直接朝向左边(也即相对于接线层的第一方向)引出，以完成布线。

这里，若存在多个端口均朝向第一方向，此时，可以基于朝向的角度、或者当前控制端口与接线层左侧边界的横向距离等特征，对控制端口进行编号。

进一步地，若当前行进行布线的圆形盘所对应的控制端口不是当前行的第一个量子比特控制端口，即不是处于第一列中朝向第一方向的量子比特控制端口，此时，对于当前行的第二个量子比特控制端口而言，将超导量子比特控制线从焊接当前行的第二个量子比特控制端口(也即当前行编号为2的量子比特控制端口)的圆形盘(如图4(a)中的圆形盘2，以及图4(b)中的圆形盘13)起向下(也即相当于接线层的第三方向)延伸第一预设距离后朝向左侧(也即相对于接线层的第一方向)引出，同时，将该第二个量子比特控制端口的量子比特控制线作为当前行中量子比特控制线的比特基准线。而且，在当前行左区域中存在三个或三个以上的与量子比特控制端口对应的圆形盘的情况下，从第三个量子比特控制端口的超导量子比特控制线起，相比于上一个量子比特控制端口的超导量子比特控制线而言，向下(也即相当于接线层的第三方向)延伸上述得到的超导量子比特控制线之间的最大纵向间隔qubit_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出，直至当前行中左区域的最后一个量子比特控制端口为止。也就是说，从第三个量子比特控制端口的超导量子比特控制线起，相邻两个超导量子比特控制线之间纵向距离等于超导量子比特控制线之间的最大纵向间隔qubit_wire_gap；而第三个量子比特控制端口的超导量子比特控制线与第二个量子比特控制端口的超导量子比特控制线之间的纵向距离也等于该超导量子比特控制线之间的最大纵向间隔qubit_wire_gap。

进一步地，若当前行进行布线的圆形盘所对应的控制端口不是当前行的第一个纵向耦合器的耦合器控制端口，即不是处于第一列中朝向第一方向的耦合器控制端口，此时，对于当前行的第二个纵向耦合器的耦合器控制端口而言，将耦合器控制线从焊接当前行的第二个纵向耦合器的耦合器控制端口(也即当前行编号为2的纵向耦合器的耦合器控制端口)的圆形盘(如图4(b)中的圆形盘10)起向下(也即相当于接线层的第三方向)延伸第二预设距离后朝向左侧(也即相当于接线层的第一方向)引出，同时，将该第二个纵向耦合器的耦合器控制端口的耦合器控制线作为当前行中针对纵向耦合器的耦合器控制线的耦合器基准线。而且，在当前行左区域中存在三个或三个以上的与纵向耦合器的耦合器控制端口对应的圆形盘的情况下，从第三个纵向耦合器的耦合器控制端口的耦合器控制线起，均相比于上一个纵向耦合器的耦合器控制端口的耦合器控制线而言，向下(也即相当于接线层的第三方向)延伸上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出，也就是说，从第三个纵向耦合器的耦合器控制线起，相邻两个耦合器控制线之间的纵向距离等于耦合器控制线之间的最大纵向间隔coupler_wire_gap；而第三个纵向耦合器的耦合器控制线与第二个纵向耦合器的耦合器控制线之间的纵向距离也等于该耦合器控制线之间的最大纵向间隔coupler_wire_gap。

对于横向耦合器(无论是否处于第一列)而言，其耦合器控制端口由于并非为第一列中朝向最左端的端口，所以，对于当前行的第一个横向耦合器的耦合器控制端口而言，将耦合器控制线从焊接当前行的第一个横向耦合器的耦合器控制端口(也即当前行编号为1的横向耦合器的耦合器控制端口)的圆形盘(如图4(b)中的圆形盘3或圆形盘14)起向上(也即相当于接线层的第四方向)延伸第三预设距离后朝向左侧(也即相当于接线层的第一方向)引出，同时，将该第一个横向耦合器的耦合器控制端口的耦合器控制线作为当前行中针对横向耦合器的耦合器控制线的耦合器基准线。而且，在当前行左区域中存在两个或两个以上的与横向耦合器的耦合器控制端口对应的圆形盘的情况下，从第二个横向耦合器的耦合器控制端口的耦合器控制线起，均相比于上一个横向耦合器的耦合器控制端口的耦合器控制线而言，向上(也即相当于接线层的第四方向)延伸上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出，也就是说，从第二个横向耦合器的耦合器控制线起，相邻两个耦合器控制线之间的纵向距离等于耦合器控制线之间的最大纵向间隔coupler_wire_gap；而第二个横向耦合器的耦合器控制线与第一个横向耦合器的耦合器控制线之间的纵向距离也等于该耦合器控制线之间的最大纵向间隔coupler_wire_gap。

其次，对于奇数列，即N为奇数的情况下，对于当前行(任意行)的中间区域而言：

当前行的中间区域的超导量子比特(比如图2所示任意行的第二列的超导量子比特)包括两个量子比特控制端口，对于朝向第一方向的量子比特控制端口(也即左侧的量子比特控制端口)而言，相较于该朝向第一方向的量子比特控制端口(也即左侧的量子比特控制端口)的上一个量子比特控制端口的超导量子比特控制线而言，将该朝向第一方向(也即左侧的量子比特控制端口)的量子比特控制端口的超导比特控制线，向下(也即相当于接线层的第三方向)延伸上述得到的超导量子比特控制线之间的最大纵向间隔qubit_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出。对于朝向第二方向的量子比特控制端口(也即由侧的量子比特控制端口)而言，将该朝向第二方向(也即左侧的量子比特控制端口)的量子比特控制端口的超导比特控制线，向下(也第三方向)延伸与该朝向第二方向的量子比特控制端口的上一量子比特控制端口(即中间区域中超导量子比特的左侧的量子比特控制端口)相同的距离后，朝向右侧(也即第二方向)引出，也即向下(也第三方向)延伸与该中间区域中朝向第一方向的量子比特控制端口的对应的量子比特控制线相同的距离后，朝向右侧(也即第二方向)引出。此时，对于中间区域的超导量子比特而言，朝向第一方向的量子比特控制端口的超导量子比特控制线距离基准线(如比特基准线)的纵向距离，与朝向第二方向的量子比特控制端口的超导量子比特控制线距离基准线(如比特基准线)的纵向距离，相等。

对于中间区域的奇数行的纵向耦合器，相较于该中间区域的奇数行的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线而言，将该中间区域的奇数行的纵向耦合器的耦合器控制端口的耦合器控制线向下(也即相当于接线层的第三方向)延伸耦合器控制线之间的最大纵向间隔coupler_wire_gap，并朝向右侧(也即第二方向)引出。对于中间区域的偶数行的纵向耦合器，其耦合器控制线向下延伸的距离，等于中间区域的奇数行的纵向耦合器的耦合器控制端口的耦合器控制线向下延伸的距离，但朝向左侧(也即第一方向)引出。

对于中间区域的横向耦合器而言，将该中间区域的横向耦合器的耦合器控制端口的耦合器控制线，向上(也即第四方向)延伸与该横向耦合器的上一横向耦合器的耦合器控制端口的耦合器控制线相同的距离后，朝向右侧(也即第二方向)引出。

最后，对于奇数列，即N为奇数的情况下，对于当前行(任意行)的右区域而言：

需要说明的是，对于右区域而言，依然按照预设方向，比如从左至右的方向进行布线。

具体地，对于当前行的量子比特控制端口而言，从当前量子比特控制端口的上一量子比特控制端口的超导量子比特控制线向下延伸的距离中，减去上述得到的超导量子比特控制线之间的最大纵向间隔qubit_wire_gap后，得到当前量子比特控制端口的超导量子比特控制线所需向下(也即第三方向)延伸的距离，并向下延伸该得到的距离后，朝向右侧(也即第二方向)引出。对应当前行中最后一个量子比特控制端口而言，直接向右侧(也即第二方向)引出。这样，除当前行的最后一个量子比特控制端口的超导量子比特控制线之外，右区域中，相邻两个超导量子比特控制线的纵向间隔均等于超导量子比特控制线之间的最大纵向间隔qubit_wire_gap。

对于当前行中横向耦合器而言，从当前横向耦合器的耦合器控制端口的上一横向耦合器的耦合器控制端口的耦合器控制线向上延伸的距离中，减去上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，得到当前横向耦合器的耦合器控制端口的耦合器控制线所需向上(也即第四方向)延伸的距离，并向上(也即第四方向)延伸该得到的距离后，朝向右侧(也即第二方向)引出。这样，右区域中，相邻两个横向耦合器的耦合器控制线的纵向间隔均等于耦合器控制线之间的最大纵向间隔coupler_wire_gap。

对于当前行纵向耦合器而言，从当前纵向耦合器的耦合器控制端口的上一纵向耦合器的耦合器控制端口的耦合器控制线向下延伸的距离中，减去上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，得到当前纵向耦合器的耦合器的耦合器控制端口的耦合器控制线所需向下(也即第三方向)延伸的距离，并向下延伸该得到的距离后，朝向右侧(也即第二方向)引出。对应当前行中最后一个纵向耦合器的耦合器控制端口而言，直接向右侧(也即第二方向)引出。这样，除当前行的最后一个纵向耦合器的耦合器控制端口的耦合器控制线之外，右区域中，相邻两个纵向耦合器的耦合器控制线的纵向间隔均等于耦合器控制线之间的最大纵向间隔coupler_wire_gap。

如此，完成布线得到如图4(c)所示的结构。实际应用中，在布线完成之后，还可以将将左右两侧引出的线路的位置按照预定规则进行记录。

这里，所述第一方向可以具体为朝向接线层的第一边缘的预设方向。同理，所述第二方向可以具体为朝向接线层的第二边缘的预设方向，所述第三方向可以具体为朝向接线层的第三边缘的预设方向，所述第四方向可以具体为朝向接线层的第四边缘的预设方向。本公开方案对此不作具体限制，只要布线过程中满足布线要求即可。

这里，可以理解的是，图4(a)至图4(c)是通过一个90度的圆弧来实现向下并向右延伸，或者向下并向左延伸等，实际应用中，还可以采用其他方式，比如，采用直线来实现向下并向右延伸或者向下并向左延伸等，本公开方案对此不作限制。

示例二，对偶数列进行详细说明；这里，类似于奇数列的情况，从两个方面对偶数列示例进行说明；第一部分，对自动化布线方案所针对的超导量子芯片的架构进行说明，第二部分，基于第一部分超导量子芯片的架构设计，对本公开方案的自动化布线方案进行详细说明；具体包括：

第一部分，对本公开方案自动化布线方案所针对的超导量子芯片的架构进行详细说明，具体如下：

类似于与奇数列的情况，将超导量子芯片的器件层中超导量子比特阵列(也即量子比特阵列)的排布情况通过二维阵列式M×N来表示，也即通过二维阵列式M×N来表征量子比特阵列。这里，M对应行，表征每行超导量子比特的数量；N对应列，表征每列超导量子比特的数量，M，N均为大于2的正整数；实际应用中，所述M与N的取值可以相同也可以不同，本公开方案对此不作限制。

具体地，如图5所示，器件层包括4×4个超导量子比特；其中，同一行中，相邻的两个超导量子比特之间通过横向耦合器相互连接；同一列中，相邻的两个超导量子比特之间通过纵向耦合器相互连接；进一步地，一个超导量子比特包含两类端口，分别是量子比特控制端口，比如磁通控制端口和微波控制端口，以及读取端口，如读取腔耦合端口。横向耦合器和纵向耦合器均包含有一个耦合器控制端口，如为磁通控制端口，举例来说，纵向耦合器包含一个磁通控制端口。同理，横向耦合器也包含一个磁通控制端口。本公开实施例以一个超导量子比特包含三个端口，分别为磁通控制端口、微波控制端口和读取腔耦合端口为例进行说明。

可以理解的是，磁通控制端口和微波控制端口的位置可以互换，比如微波控制端口置于左侧，磁通控制端口置于右侧等，本公开方案对此不作限制。

进一步地，图6为与图5所示的器件层对应的、用于与外部控制系统相连的接线层的示意图；为便于更清晰地展示接线层的结构，图6示出的是未布线的情况，具体地，如图6所示，该接线层主要包含两个元件，分别为蛇形读取腔，以及用于与器件层中控制端口(比如量子比特控制端口或耦合器控制端口)进行连接的圆形盘。进一步地，所述蛇形读取腔还包括用于与超导量子比特的读取端口进行连接的盘结构，这里，该盘结构也可以具体为类似于圆形盘的圆形盘结构，本公开方案对此不作具体限制。

可以理解的是，图5示出的量子比特控制端口、耦合器控制端口和读取端口、以及图6示出的圆形盘和盘结构仅为示例性的，实际应用中，上述结构的具体形状可基于实际需求而定，本公开方案对此不作限制。

进一步地，实际应用中，不同层之间通过超导金属焊点来实现连接，比如，在圆形盘的位置放置超导金属焊点，如此来实现不同层的电性连接，以形成层结构。可以理解的是，超导金属焊点具有两个作用，其一，置于圆形盘上以用于电性连接，其二，置于接线层中其他位置以用于两层之间的力学支撑。

如图6所示，所述接线层中蛇形读取腔与器件层中超导量子比特一一对应，相应地，一个蛇形读取腔包含一个盘结构，该盘结构与超导量子比特中的读取端口一一对应性。换言之，接线层中蛇形读取腔也可通过二维阵列式M×N来表示，也即通过二维阵列式M×N来表征读取腔阵列。如此，器件层中的行与接线层中的行即可一一对应。

进一步地，所述接线层中蛇形读取腔中的盘结构与超导量子比特中的读取端口进行电性连接，比如通过金属焊接的方式，将器件层中各超导量子比特的读取端口对应与盘结构焊接，而且，一个读取端口对应一个盘结构。所述接线层中各圆形盘对应与器件层中各器件的控制端口(比如量子比特控制端口和耦合器控制端口)电性连接，比如，通过金属焊接的方式，将器件层中的量子比特控制端口和耦合器控制端口对应与圆形盘焊接，而且，一个量子比特控制端口对应一个圆形盘，一个耦合器控制端口也对应一个圆形盘，换言之，圆形盘和控制端口(量子比特控制端口或耦合器控制端口)一一对应，如此，形成上下层结构，比如，如图1(b)所示，形成器件层在上，接线层位于器件层之下的层结构，如图5和图6所示，两层的行一一对应，列也一一对应，如此，便于将用于对器件层中超导量子比特进行控制的控制线、对器件层中耦合器进行控制的控制线，以及对超导量子比特的状态信息进行读取的读取线形成于接线层中，同时也便于通过该接线层的布线与外界控制系统相连接。

这里，为便于描述，本公开方案将图6中第一行和第二行的圆形盘进行编号，第一行共包括11个圆形盘，分别编号为圆形盘1至圆形盘11，分别用于与图5的第一行中控制端口(即量子比特控制端口和耦合器控制端口)焊接；第二行共包括15个圆形盘，分别编号为圆形盘12至圆形盘26，对应图5的第二行中控制端口(即量子比特控制端口和耦合器控制端口)焊接。可以理解的是，接线层中，除第一行以为，其他各行的结构均相同；同理，器件层中，除第一行以为，其他各行的结构也均相同。因此，为避免赘述，此处仅对第一行和第二行为例进行说明，剩余的其他行均可参照第二行。

需要说明的是，图5和图6中行的划分方式仅是示例性的，并非用于限制本公开方案，实际应用中，还可以基于器件层中量子比特阵列的规律来进行行或列的划分。继续以图5为例，还可以除最后一行外，其他各行均相同；或者，除第一列以外，其他各列均相同等，这里不作穷举。

可以理解的是，图5所示的器件的具体结构类似于图2，可对应参见图2；同理，图6所示的元件的具体结构类似于图3，可对应参见图3。

第二部分，基于以上所述的超导量子芯片的架构设计，对本公开方案的自动化布线方案进行详细说明，具体如下：

整个自动化布线方案分为内部布线以及外部布线两部分。所述内部布线主要指在超导量子芯片的核心区域，即接线层中与器件层中的器件(即超导量子比特及耦合器)相对应的区域，放置读取线，以及放置与圆形盘相连的控制线。所述外部布线主要指在接线层的周边区域与外部控制系统相连的接口(如图)处放置导线，以及连接接口与内部布线后的导线端点，从而完成接线层的布线。

对于内部布线，本公开方案采用不同导线，并基于导线之间不发生交叉、超导量子芯片(也即接线层)左右两端的导线端点数量尽可能相等的原则(也即布线要求)进行排布。

以下是量子比特阵列为奇数列的情况下的针对控制线(即超导量子比特控制线和耦合器控制线)的内部布线的具体流程，包括：

步骤501：基于输入的接线层中元件阵列的阵列信息，计算用于连接圆形盘的控制线布线区域的最大纵向距离。

这里，所述控制线布线区域包括布置超导量子比特控制线的第一控制线区域(也即超导量子比特控制线布线区域)和布置耦合器控制线的第二控制线区域(也即耦合器控制线布线区域)，相应地，所述最大纵向距离具体包括第一纵向距离(也即超导量子比特控制线布线区域的最大纵向距离)和第二纵向距离(也即耦合器控制线布线区域的最大纵向距离)，其中，所述第一纵向距离指所述接线层中能够放置超导量子比特控制线的区域，也即超导量子比特控制线布线区域的最大纵向距离，具体为超导量子比特中控制端口(如磁通控制端口，或微波控制端口)在接线层中的投影位置、与该超导量子比特中读取端口(如读取腔耦合端口)在接线层中的投影位置之间的纵向距离，可记为qubit_area。所述第二纵向距离指所述接线层中能够放置耦合器控制线的区域，也即耦合器控制线布线区域的最大纵向距离，具体为横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器的耦合器控制端口在接线层中的投影位置之间的纵向距离，可记为coupler_area。

举例来说，以图6为例，圆形盘1与图5中(1,1)的超导量子比特的左侧的量子比特控制端口(如磁通控制端口)焊接，圆形盘2与图5中(1,1)的超导量子比特的右侧的量子比特控制端口(如微波控制端口)焊接；图6中(1,1)的蛇形读取腔中的盘结构，与图5中(1,1)的超导量子比特的读取端口焊接；此时，圆形盘1所在位置即相当于图5中(1,1)的超导量子比特的左侧的量子比特控制端口在接线层中的投影位置，同理，圆形盘2即相当于图5中(1,1)的超导量子比特的右侧的量子比特控制端口在接线层中的投影位置，而图6中(1,1)的蛇形读取腔中盘结构所在位置即相当于图5中(1,1)的超导量子比特的读取端口在该接线层中的投影位置，此时，基于上述投影位置即可得到第一纵向距离，可参见图3所示的H1。

同理，继续以图6为例，圆形盘12与图5中第二行第一列的纵向耦合器焊接，圆形盘18与图5中第二行第一列的横向耦合器焊接，此时，圆形盘12所在位置即相当于图5中第二行第一列的纵向耦合器在接线层的投影位置，圆形盘18所在位置即相当于图5中第二行第一列的横向耦合器在接线层的投影位置，此时，基于得到的投影位置即可得到第二纵向距离，可参见图3所示的H2。

实际应用中，为了最大化降低超导量子芯片的干扰，用于连接同一行的量子比特控制端口的圆形盘，以及连接该行中横向耦合器的耦合器控制端口的圆形盘中，任意两者之间的纵向距离小于第一阈值；同理，用于连接同一行中纵向耦合器的耦合器控制端口的圆形盘中，任意两者之间的纵向距离小于该第一阈值，如此，来最大化确保连接同一行的量子比特控制端口的圆形盘，以及连接该行中横向耦合器的耦合器控制端口的圆形盘尽可能处于同一基准线(比如水平线)，以及，最大化确保连接同一行中纵向耦合器的耦合器控制端口的圆形盘尽可能处于同一基准线(比如水平线)。

举例来说，图6所示的圆形盘1至11尽可能处于同一水平线，图6所示的圆形盘12至圆形盘15尽可能处于同一水平线；图6所示的圆形盘16至圆形盘26尽可能处于同一水平线。

步骤502：基于量子比特阵列的列数量(即N)，确定控制线布线区域(包括布置超导量子比特控制线的第一控制线区域和布置耦合器控制线的第二控制线区域)中向一侧引出的、且需要占用布线空间的控制线的最大导线数量，也即占用布线空间的最大导线数量，包括向一侧引出的且占用布线空间的耦合器控制线的最大导线数量，和向一侧引出的且占用布线空间的超导量子比特控制线的最大导线数量。

具体地，以偶数列为例，即N为偶数时，向一侧引出的且占用布线空间的耦合器控制线的最大导线数量coupler_wire_num为N–2；向一侧引出的且占用布线空间的超导量子比特控制线的最大导线数量qubit_wire_num为N–1。

步骤503：根据超导量子比特控制线的最大导线数量得到相邻超导量子比特控制线之间的最大纵向间隔，以及根据耦合器控制线的最大导线数量得到相邻耦合器控制线之间的最大纵向间隔。

具体地，相邻超导量子比特控制线之间的最大纵向间隔等于超导量子比特控制线布线区域的最大纵向距离(也即第一纵向距离)除以向一侧引出的且占用布线空间的超导量子比特控制线的最大导线数量，即：

qubit_wire_gap＝qubit_area/qubit_wire_num。

同理，相邻耦合器控制线之间的最大纵向间隔等于耦合器控制线布线区域的最大纵向距离(也即第二纵向距离)除以向一侧引出的且占用布线空间的耦合器控制线的最大导线数量，即：

coupler_wire_gap＝coupler_area/coupler_wire_num。

步骤504：根据N的奇偶性，将接线层划分为三个区域，分别为左区域，中间区域，以及右区域。即每一行中均分为左区域、中间区域和右区域；从第一行开始，按照预设方向，比如从左至右，依次对划分得到的三个区域，即左区域、中间区域以及右区域进行布线；并从上至下逐行进行，直至布线至第M行，以完成内部布线。

可以理解的是，由于器件层中各器件的控制端口对应与接线层中的圆形盘焊接，以及器件层中的超导量子比特的读取端口与接线层中蛇形读取腔的盘结构焊接并形成如图1(b)所示的下行层结构，所以，将接线层中换分为三个区域即相当于将器件层中划分为三个区域。

在N为偶数的情况下，左区域包括N/2-1列，右区域包括N/2列，中间区域包含中间一列。如图5所示，对于4×4的量子比特阵列而言，左区域和右区域均包含一列，即左区域包括第一列，右区域包括两列，分别为第三列和第四列，中间区域包括一列，即第二列。如此，从第一行开始，对划分得到的三个部分，即左区域、中间区域以及右区域依次进行布线，并逐行进行直至布线至第4行。

可以理解的是，实际应用中，布线过程中，对于同一行而言，可以依次布线左区域、中间区域及右区域；或者，依次布线右区域、中间区域及左区域；或者，同一行的三个区域同时布线完成，本公开方案对此不作限制。

这里，为了便于描述，基于量子比特阵列，对每行超导量子比特的量子比特控制端口按照预设方向，比如，从左至右的方向进行编号；举例来说，如图5所示，从左至右，量子比特控制端口编号为1至8，(1,1)超导量子比特的左侧的量子比特控制端口编号为1、右侧的量子比特控制端口编号为2，(1,2)超导量子比特的左侧的量子比特控制端口编号为3、右侧的量子比特控制端口编号为4，(1,3)超导量子比特的左侧的量子比特控制端口编号为5、右侧的量子比特控制端口编号为6，(1,4)超导量子比特的左侧的量子比特控制端口编号为7、右侧的量子比特控制端口编号为8；另外三行与第一行类似，这里不再赘述。同理，基于器件阵列中的横向耦合器和纵向耦合器的位置，对每行的横向耦合器的耦合器控制端口，按照该预设方向，如从左至右的方向进行编号，同时，对每行的纵向耦合器的耦合器控制端口，按照该预设方向，如从左至右的方向进行编号。举例来说，如图5所示，对第一行而言，共三个横向耦合器的耦合器控制端口，第一行第一列的横向耦合器的耦合器控制端口编号为1，第一行第二列的横向耦合器的耦合器控制端口编号为2，第一行第三列的横向耦合器的耦合器控制端口编号为2；对于第二行而言，包括两类耦合器，即横向耦合器和纵向耦合器，其中，第二行第一列的纵向耦合器的耦合器控制端口编号为1，第二行第二列的纵向耦合器的耦合器控制端口编号为2，第二行第三列的纵向耦合器的耦合器控制端口编号为3，第二行第四列的纵向耦合器的耦合器控制端口编号为4；同理，第二行第一列的横向耦合器的耦合器控制端口编号为1，第二行第二列的横向耦合器的耦合器控制端口编号为2，第二行第三列的横向耦合器的耦合器控制端口编号为2。其他行类似于第二行，这里不再赘述。

首先，对于偶数列，即N为偶数的情况下，对于当前行(任意行)的左区域而言：

判断当前行进行布线的圆形盘所对应的控制端口(比如量子比特控制端口或耦合器控制端口)是否为当前行中的第一个量子比特控制端口或第一个纵向耦合器的耦合器控制端口；即判断当前行进行布线的圆形盘所对应的控制端口(比如量子比特控制端口或耦合器控制端口)是否处于第一列中朝向第一方向的量子比特控制端口或耦合器控制端口，对于图5所示而言，可以判断是否是处于第一列中朝向左侧的量子比特控制端口，或朝向左侧的耦合器控制端口。

若是，将超导量子比特控制线从焊接当前行的第一个量子比特控制端口(也即当前行编号为1的量子比特控制端口，如图5所示，第一列中朝向左侧的量子比特控制端口)的圆形盘(如图7(a)中的圆形盘1，以及图7(b)中的圆形盘16)起直接朝向左边(也即相对于接线层的第一方向)引出，以完成布线。而且，若当前行(如图5中的第二行)中存在与纵向耦合器焊接的圆形盘的情况下，即当前行中存在纵向耦合器的耦合器控制端口的情况下，将纵向耦合器的耦合器控制线从焊接当前行的第一个纵向耦合器的耦合器控制端口(也即当前行中编号为1的纵向耦合器的耦合器控制端口，如图5所示，第二行第一列中纵向耦合器的耦合器控制端口)的圆形盘(如图6和图7(b)中第二行所示的圆形盘12)起直接朝向左边(也即相对于接线层的第一方向)引出，以完成布线。

这里，若存在多个端口均朝向第一方向，此时，可以基于朝向的角度、或者当前控制端口与接线层左侧边界的横向距离等特征，对控制端口进行编号。

进一步地，若当前行进行布线的圆形盘所对应的控制端口不是当前行的第一个量子比特控制端口，即不是处于第一列中朝向第一方向的量子比特控制端口，此时，对于当前行的第二个量子比特控制端口而言，将超导量子比特控制线从焊接当前行的第二个量子比特控制端口(也即当前行编号为2的量子比特控制端口)的圆形盘(如图7(a)中的圆形盘2，以及图7(b)中的圆形盘17)起向下(也即相当于接线层的第三方向)延伸第一预设距离后朝向左侧(也即相对于接线层的第一方向)引出，同时，将该第二个量子比特控制端口的量子比特控制线作为当前行中量子比特控制线的比特基准线。而且，在当前行左区域中存在三个或三个以上的与量子比特控制端口对应的圆形盘的情况下，从第三个量子比特控制端口的超导量子比特控制线起，相比于上一个量子比特控制端口的超导量子比特控制线而言，向下(也即相当于接线层的第三方向)延伸上述得到的超导量子比特控制线之间的最大纵向间隔qubit_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出，直至当前行中左区域的最后一个量子比特控制端口为止。也就是说，从第三个量子比特控制端口的超导量子比特控制线起，相邻两个超导量子比特控制线之间纵向距离等于超导量子比特控制线之间的最大纵向间隔qubit_wire_gap；而第三个量子比特控制端口的超导量子比特控制线与第二个量子比特控制端口的超导量子比特控制线之间的纵向距离也等于该超导量子比特控制线之间的最大纵向间隔qubit_wire_gap。

进一步地，若当前行进行布线的圆形盘所对应的控制端口不是当前行的第一个纵向耦合器的耦合器控制端口，即不是处于第一列中朝向第一方向的耦合器控制端口，此时，对于当前行的第二个纵向耦合器的耦合器控制端口而言，将耦合器控制线从焊接当前行的第二个纵向耦合器的耦合器控制端口(也即当前行编号为2的纵向耦合器的耦合器控制端口)的圆形盘(如图7(b)中的圆形盘13)起向下(也即相当于接线层的第三方向)延伸第二预设距离后朝向左侧(也即相当于接线层的第一方向)引出，同时，将该第二个纵向耦合器的耦合器控制端口的耦合器控制线作为当前行中针对纵向耦合器的耦合器控制线的耦合器基准线。而且，在当前行左区域中存在三个或三个以上的与纵向耦合器的耦合器控制端口对应的圆形盘的情况下，从第三个纵向耦合器的耦合器控制端口的耦合器控制线起，均相比于上一个纵向耦合器的耦合器控制端口的耦合器控制线而言，向下(也即相当于接线层的第三方向)延伸上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出，也就是说，从第三个纵向耦合器的耦合器控制线起，相邻两个耦合器控制线之间的纵向距离等于耦合器控制线之间的最大纵向间隔coupler_wire_gap；而第三个纵向耦合器的耦合器控制线与第二个纵向耦合器的耦合器控制线之间的纵向距离也等于该耦合器控制线之间的最大纵向间隔coupler_wire_gap。

对于横向耦合器，无论是否处于第一列，其耦合器控制端口由于并非为第一列中朝向最左端的端口，所以，对于当前行的第一个横向耦合器的耦合器控制端口而言，将耦合器控制线从焊接当前行的第一个横向耦合器的耦合器控制端口(也即当前行编号为1的横向耦合器的耦合器控制端口)的圆形盘(如图7(b)中的圆形盘3或圆形盘18)起向上(也即相当于接线层的第四方向)延伸第三预设距离后朝向左侧(也即相当于接线层的第一方向)引出，同时，将该第一个横向耦合器的耦合器控制端口的耦合器控制线作为当前行中针对横向耦合器的耦合器控制线的耦合器基准线。而且，在当前行左区域中存在两个或两个以上的与横向耦合器的耦合器控制端口对应的圆形盘的情况下，从第二个横向耦合器的耦合器控制端口的耦合器控制线起，均相比于上一个横向耦合器的耦合器控制端口的耦合器控制线而言，向上(也即相当于接线层的第四方向)延伸上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出，也就是说，从第二个横向耦合器的耦合器控制线起，相邻两个耦合器控制线之间的纵向距离等于耦合器控制线之间的最大纵向间隔coupler_wire_gap；而第二个横向耦合器的耦合器控制线与第一个横向耦合器的耦合器控制线之间的纵向距离也等于该耦合器控制线之间的最大纵向间隔coupler_wire_gap。

其次，对于偶数列，即N为偶数的情况下，对于当前行(任意行)的中间区域而言：

类似于左区域中第三个及第三个以后的量子比特控制端口的处理，对于该当前行的中间区域的超导量子比特的当前量子比特控制端口的超导量子比特控制线而言，相比于该当前量子比特控制端口的上一个量子比特控制端口的超导量子比特控制线而言，将该当前量子比特控制端口的超导量子比特控制线向下(也即相当于接线层的第三方向)延伸上述得到的超导量子比特控制线之间的最大纵向间隔qubit_wire_gap后，朝向左侧(也即相当于接线层的第一方向)引出，直至当前行中间区域的最后一个量子比特控制端口为止。也就是说，在左区域中第三个及第三个以后的量子比特控制端口的超导量子比特控制线、以及中间区域的量子比特控制端口的超导量子比特控制线中，相邻两个超导量子比特控制线之间纵向距离等于超导量子比特控制线之间的最大纵向间隔qubit_wire_gap。

对于中间区域的奇数行的横向耦合器而言，相较于该中间区域的奇数行的横向耦合器的上一个横向耦合器的耦合器控制端口的耦合器控制线而言，向上(也即第四方向)延伸上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，朝向左侧(也即第一方向)引出。对于中间区域的偶数行的横向耦合器，其耦合器控制线向上延伸的距离，等于中间区域的奇数行的横向耦合器的耦合器控制端口的耦合器控制线向上延伸的距离，但朝向右侧(也即第二方向)引出。

对于中间区域的纵向耦合器而言，相较于该中间区域的纵向耦合器的耦合器控制端口的上一个纵向耦合器的耦合器控制线而言，将该中间区域的纵向耦合器的耦合器控制端口的耦合器控制线向下延伸上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，朝向左侧(也即第一方向)引出。

最后，对于偶数列，即N为偶数的情况下，对于当前行(任意行)的右区域而言：

需要说明的是，对于右区域而言，依然按照预设方向，比如从左至右的方向进行布线。

具体地，对于当前行的量子比特控制端口而言，除右侧区域中首个量子比特控制端口(该首个量子比特控制端口依然是对于当前行而言按照以上所述的预设方向排序，比如从左至右排序后确定的)对应的超导量子比特控制线外，从当前量子比特控制端口的上一量子比特控制端口的超导量子比特控制线向下延伸的距离中，减去上述得到的超导量子比特控制线之间的最大纵向间隔qubit_wire_gap后，得到当前量子比特控制端口的超导量子比特控制线所需向下(也即第三方向)延伸的距离，并向下延伸该得到的距离后，朝向右侧(也即第二方向)引出。而右侧区域中首个量子比特控制端口对应的超导量子比特控制线在所述第三方向(也即向下)延伸的距离等于上一个量子比特控制端口对应的超导量子比特控制线在所述第三方向上延伸的距离，并朝向右侧(也即第二方向)引出；对应当前行中最后一个量子比特控制端口而言，直接向右侧(也即第二方向)引出。这样，除当前行的最后一个量子比特控制端口的超导量子比特控制线之外，右区域中，相邻两个超导量子比特控制线的纵向间隔均等于超导量子比特控制线之间的最大纵向间隔qubit_wire_gap。

对于当前行中横向耦合器而言，从当前横向耦合器的耦合器控制端口的上一横向耦合器的耦合器控制端口的耦合器控制线向上延伸的距离中，减去上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，得到当前横向耦合器的耦合器控制端口的耦合器控制线所需向上(也即第四方向)延伸的距离，并向上(也即第四方向)延伸该得到的距离后，朝向右侧(也即第二方向)引出。这样，右区域中，相邻两个横向耦合器的耦合器控制线的纵向间隔均等于耦合器控制线之间的最大纵向间隔coupler_wire_gap。

对于当前行纵向耦合器而言，除右侧区域中的首个纵向耦合器的耦合器控制端口对应的耦合器控制线外，从当前纵向耦合器的耦合器控制端口的上一纵向耦合器的耦合器控制端口的耦合器控制线向下延伸的距离中，减去上述得到的耦合器控制线之间的最大纵向间隔coupler_wire_gap后，得到当前纵向耦合器的耦合器的耦合器控制端口的耦合器控制线所需向下(也即第三方向)延伸的距离，并向下延伸该得到的距离后，朝向右侧(也即第二方向)引出。而右侧区域中首个纵向耦合器的耦合器控制端口对应的耦合器控制线在所述第三方向延伸的距离等于上一个纵向耦合器对应的耦合器控制线在所述第三方向上延伸的距离，并朝向右侧(也即第二方向)引出；对应当前行中最后一个纵向耦合器的耦合器控制端口而言，直接向右侧(也即第二方向)引出。这样，除当前行的最后一个纵向耦合器的耦合器控制端口的耦合器控制线之外，右区域中，相邻两个纵向耦合器的耦合器控制线的纵向间隔均等于耦合器控制线之间的最大纵向间隔coupler_wire_gap。

如此，完成布线得到如图7(c)所示的结构。实际应用中，在布线完成之后，还可以将将左右两侧引出的线路的位置按照预定规则进行记录。

这里，所述第一方向可以具体为朝向接线层的第一边缘的预设方向。同理，所述第二方向可以具体为朝向接线层的第二边缘的预设方向，所述第三方向可以具体为朝向接线层的第三边缘的预设方向，所述第四方向可以具体为朝向接线层的第四边缘的预设方向。本公开方案对此不作具体限制，只要布线过程中满足布线要求即可。

这里，可以理解的是，图7(a)至图7(c)是通过一个90度的圆弧来实现向下并向右延伸，或者向下并向左延伸等，实际应用中，还可以采用其他方式，比如，采用直线来实现向下并向右延伸或者向下并向左延伸等，本公开方案对此不作限制。

这里，以上所述的第一预设距离小于等于超导量子比特控制线之间的最大纵向间隔qubit_wire_gap。同理，所述第二预设距离和第三预设距离均小于等于耦合器控制线之间的最大纵向间隔coupler_wire_gap。

可以理解的是，在计算得到超导量子比特控制线之间的最大纵向间隔qubit_wire_gap，以及得到耦合器控制线之间的最大纵向间隔coupler_wire_gap之后，此时，只要向上或向下延伸的距离小于相应的最大纵向间隔即可完成布线任务。举例来说，对于横向耦合器的耦合器控制线而言，向上延伸的距离只要小于等于耦合器控制线之间的最大纵向间隔coupler_wire_gap即可。同理，对于纵向耦合器的耦合器控制线而言，向下延伸的距离只要小于等于耦合器控制线之间的最大纵向间隔coupler_wire_gap即可。对于超导量子比特控制线而言，向下延伸的距离只要小于等于超导量子比特控制线之间的最大纵向间隔qubit_wire_gap即可，本公开方案对此不作限制。

以下结合图8对本公开方案的详细布线流程进行说明，如图8所示，具体步骤包括：

步骤810：输入待进行布线处理的器件层中器件阵列的阵列信息，比如，该器件阵列包括M×N的量子比特阵列，以及耦合器阵列，该器件阵列的阵列信息可具体包括超导量子比特的位置信息，以及用于连接两个超导量子比特的耦合器(包括横向耦合器和纵向耦合器)的位置信息；以及输入未布线的接线层的元件阵列的阵列信息，比如3所示的元件阵列的阵列信息，该元件阵列包括M×N的读取腔阵列，以及圆形盘阵列，该元件阵列的阵列信息可具体包括蛇形读取腔的位置信息，以及圆形盘的位置信息。

这里，实际应用中，可将超导量子比特按照行与列进行编码(i，j)，其中，所述i表征行号，所述j表征列号；此时，用于连接同一行的两个超导量子比特201的横向耦合器202的数量则为M×[N-1]，用于连接同一列的两个超导量子比特201的纵向耦合器203的数量则为[M-1]×N。

步骤811：根据接线层中蛇形读取腔的位置信息，确定读取线的位置信息，并基于读取线的位置信息放置读取线。随后，采用多路复用的技术每条读取线同时对该行的N个蛇形读取腔同时读取。

举例来说，如图4(a)所示，基于与每行超导量子比特对应的读取蛇形腔的位置信息，按行放置读取线410，此时，基于放置的读取线即可将接线层按行划分，一行读取线对应一行超导量子比特，共放置M条读取线；对于3×3的量子比特阵列而言，即可放置三条读取线410，三条读取线即可将接线层换分为3行。

同理，如图7(a)所示，基于与每行超导量子比特对应的读取蛇形腔的位置信息，按行放置读取线710，此时，基于放置的读取线即可将接线层按行划分，一行读取线对应一行超导量子比特，共放置M条读取线；对于4×4的量子比特阵列而言，即可放置四条读取线701，四条读取线即可将接线层换分为4行。

步骤812：根据列数的奇偶性，得到向一侧(比如向第一方向，如左侧，或向第二方向，如右侧)引出的，且需要占用布线空间的控制线(包括耦合器控制线和超导量子比特控制线)的数量。

步骤813：基于向一侧引出的控制线的数量，判断两个读取线之间所形成的布线空间是否满足布线条件；

若满足布线条件，且在确定列数为奇数的情况下，执行步骤401至步骤404；随后，执行步骤814；或者，若满足要求，且在确定列数为偶数的情况下，执行步骤501至步骤504，随后，执行步骤814。

若不满足布线条件，重新返回至步骤810，重新输入未布线的接线层的元件阵列的阵列信息，直至两个读取线之间所形成的布线空间满足布线条件为止。

具体地，以奇数列为例，即N为奇数时，向一侧引出且需要占用布线空间的控制线的数量最多为2N-4。需要说明的是，对于直接向一侧引出的控制线，由于不占用纵向距离，所以，可以认为不占用布线空间；比如，如图4(b)所示，圆形盘9、圆形盘12对应的控制线由于直接向左侧引出，所以，可以认为不占用第二行的布线空间。

进一步地，以偶数列为例，即N为偶数时，向一侧引出，且需要占用布线空间的控制线的数量最多为2N-3。

举例来说，以图4(a)中的第二行为例，该行中向一侧引出的且需要占用布线空间的控制线共2×3-2＝4个，分别为圆形盘10、圆形盘13、圆形盘14以及圆形盘15对应的控制线；可以理解的是，由于圆形盘10、圆形盘13、圆形盘14以及圆形盘15对应的控制线需要向纵向引出，所以需要占用布线空间；而圆形盘9和圆形盘12对应的控制线，由于直接向左侧引出，所以可以认为不占用布线空间。

进一步地，如图4(a)所示，第二行的布线空间可以具体为相邻两个读取线之间的纵向距离H3，此时，基于H3与以及该第二行向一侧引出的且占用布线空间的控制线的数量4即可确定该布线空间是否满足布线条件。

对于第一行而言，该行中向一侧引出的且需要占用布线空间的控制线分别为圆形盘2、圆形盘3以及圆形盘4对应的控制线。进一步地，如图4(a)所示，第一行的布线空间可以具体为读取线距离该接线层的最上侧边缘的纵向距离H4。此时，基于H4与以及该第一行向一侧引出的且占用布线空间的控制线的数量3即可确定该布线空间是否满足布线条件。

可以理解的是，只有两行的布线空间均满足布线条件的情况下，才可确定满足布线条件。而且，实际应用中，不同行所对应的布线条件可以不同，也可以相同，本公开方案对此不作限制。

步骤814：在内部布线完成后，基于向一侧(比如左侧)引出的所有控制线和读取线的端点的数量，在接线层的第一引脚区域(比如左侧区域或左侧边缘区域)中，设置与该向一侧引出的所有控制线和读取线的端点的数量相同的引脚；同理，基于向另一侧(比如右侧)引出的所有控制线和读取线的端点的数量，在接线层的第二引脚区域(比如右侧区域或右侧边缘区域)中，设置与该向另一侧引出的所有控制线和读取线的端点的数量相同的引脚；如图4(d)所示的引脚420，或者，如图7(d)所示的引脚720；这里，引脚与控制线一一对应，两者之间通过导线连接，引脚与读取线也一一对象，两者之间也通过导线连接，如此，完成外部布线，并通过所述引脚将超导量子芯片与外部控制系统相连。

实际应用中，同一引脚区域，比如左侧区域(或右侧区域)中引脚之间的间隔可以相同，也可以不相同；在一具体示例中，左侧区域中引脚之间的间隔相同，右侧区域中引脚之间的间隔也相同，这里，间隔可以基于实际情况而设置，本公开方案对此不作限制。进一步地，基于本公开方案所述的方案，如图9(a)和图9(b)所示，提供了6×6的目标布线效果图。

基于此，本公开方案所述的3D超导量子芯片中的布线方案具有如下优点：

自动化程度高，可根据不同的任务输入(如3×3，4×4，或6×6等)，自动完成接线层的布线，并对布线效果进行展示。

可扩展性强，实际布线仅受导线粗细以及导线规定间隔决定。

实用性强，考虑了左右两端引脚的数量，尽可能保持左右引脚数量相同；而且，同一行的量子比特控制端口集中布线，同时，同一行的耦合器控制端口也集中布线，即不会出现同一行中耦合器控制线与量子比特控制线穿插布线的情况，如此，更便于标注引脚对应的控制线。

布线需要时间短，本方案较经典自动化布线算法时间复杂度低，计算量小。

易实现，本方案逻辑简单，布线算法实现相对简单。

本公开方案还提供了一种量子芯片，包括形成有器件阵列的器件层，以及置于所述器件层之下的接线层，所述器件阵列包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述接线层中形成有元件阵列，所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

其中，所述接线层中所形成的接线效果与以上所述方法模拟得到的目标布线效果图相匹配。

本公开方案还提供了一种量子计算设备，包括以上所述的量子芯片。

本公开方案还提供了一种量子芯片的制造方法，如图10所示，包括：

步骤1001：提供一器件层，形成有器件阵列，所述器件阵列包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；

步骤1002：提供一接线层，置于所述器件层之下；所述接线层中形成有元件阵列，所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

步骤1003：在所述接线层中进行自动化布线，并得到与以上所模拟得到的目标布线效果图相匹配的布线效果。

本公开方案还提供了一种量子芯片的模拟布线装置，如图11所示，包括：

输入单元1101，用于获取待进行布线处理的量子芯片所包含的器件层中器件阵列的阵列信息，其中，所述器件阵列至少包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述M为大于2的自然数；所述N为大于2的自然数；获取所述量子芯片所包含的接线层中元件阵列的阵列信息；其中，所述接线层位于所述器件层之下；所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔用于与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘用于与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

显示单元1102，用于在基于所述器件阵列的阵列信息、所述元件阵列的阵列信息，以及总端口数量确定所述接线层中的布线空间满足布线条件的情况下，至少展示自动化布线处理后的所述接线层的目标布线效果图；其中，所述总端口数量至少包括所述量子比特阵列中量子比特控制端口和读取端口的数量，以及所述耦合器阵列中耦合器控制端口的数量。

在本公开方案的一具体示例中，所述耦合器阵列包括横向耦合器阵列和纵向耦合器阵列，其中，所述横向耦合器阵列中的横向耦合器用于连接同一行中的两个量子比特；所述纵向耦合器阵列中纵向耦合器用于连接同一列中的两个量子比特。

在本公开方案的一具体示例中，所述量子比特包括两个量子比特控制端口，分别为磁通控制端口和微波控制端口。

在本公开方案的一具体示例中，所述圆形盘与所述量子比特的量子比特控制端口一一对应；和/或，所述圆形盘与所述耦合器的耦合器控制端口一一对应。

在本公开方案的一具体示例中，所述读取腔与所述量子比特一一对应。

在本公开方案的一具体示例中，所述目标布线效果图至少包括所述接线层中核心区域的第一布线效果图以及周边区域的第二布线效果图；其中，所述核心区域表征所述接线层中与所述器件层中的器件阵列所在区域相对应的区域；所述周边区域表征所述接线层中除所述核心区域之外的其他至少部分区域。

在本公开方案的一具体示例中，所述核心区域的第一布线效果图中展示以下至少之一：

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的量子比特控制线；其中，所述量子比特控制线用于对所述量子比特进行控制；

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的量子比特控制线；所述第二方向与所述第一方向相对应；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的耦合器控制线；其中，所述耦合器控制线用于对所述耦合器进行控制；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的耦合器控制线；

连接所述读取腔阵列中处于同一行的读取腔的，用于对所述量子比特阵列中同一行的量子比特的状态信息进行读取的读取线。

在本公开方案的一具体示例中，位于同一行的量子比特，至少部分量子比特的量子比特控制端口所对应的量子比特控制线指向所述第一方向，另外部分中至少部分的量子比特的量子比特控制端口所对应的量子比特控制线指向所述第二方向。

在本公开方案的一具体示例中，指向所述第一方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

在本公开方案的一具体示例中，位于同一行的耦合器中，至少部分耦合器的耦合器控制端口所对应的耦合器控制线指向所述第一方向，另外部分中至少部分的耦合器的耦合器控制端口所对应的耦合器控制线指向所述第二方向。

在本公开方案的一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

在本公开方案的一具体示例中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第一方向；

对于纵向耦合器的耦合器控制线，直接指向所述第一方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第二方向；

对于纵向耦合器的耦合器控制线，直接指向所述第二方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第二方向。

在本公开方案的一具体示例中，所述显示单元，还用于：

在确定所述N为奇数的情况下，在所述第一布线效果图中的量子比特控制线以以下至少之一进行展示：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中朝向第一方向的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；所述中间区域的量子比特中朝向第二方向的量子比特控制端口对应的量子比特控制线，与所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离相同，指向第二方向；

在第i行的右区域中，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

在本公开方案的一具体示例中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；

其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-2确定出的。

在本公开方案的一具体示例中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。

在本公开方案的一具体示例中，在确定所述N为奇数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的横向耦合器的耦合器控制端口对应的耦合器控制线，与上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离相同，指向第二方向；

在第i行的中间区域中，对于奇数行的纵向耦合器，相较于所述中间区域的奇数行的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线而言，所述中间区域的奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第二方向；对于偶数行的纵向耦合器，在第三方向上延伸的距离等于奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸的距离，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

在本公开方案的一具体示例中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；

其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。

在本公开方案的一具体示例中中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。

在本公开方案的一具体示例中，所述显示单元，还用于：

在确定所述N为偶数的情况下，在所述第一布线效果图中量子比特控制线展示以下至少之一：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中当前的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的右区域中，除右侧区域中的首个量子比特控制端口对应的量子比特控制线外，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；其中，右侧区域中首个量子比特控制端对应的量子比特控制线在所述第三方向延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

在本公开方案的一具体示例中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；

其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-1确定出的。

在本公开方案的一具体示例中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。

在本公开方案的一具体示例中，其中，在确定所述N为偶数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的奇数行的横向耦合器的耦合器控制端口对应的耦合器控制线，相较于与上一个横向耦合器的耦合器控制端口对应的耦合器控制线，在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；对于偶数行的横向耦合器，在第四方向上延伸的距离等于奇数行的横向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第四方向上延伸的距离，指向第二方向；

在第i行的中间区域中，所述中间区域的纵向耦合器，相较于所述中间区域的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线，所述中间区域的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，除右侧区域中的首个纵向耦合器的耦合器控制端口对应的耦合器控制线外，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；其中，右侧区域中首个纵向耦合器的耦合器控制端口对应的耦合器控制线在所述第三方向延伸的距离等于上一个纵向耦合器对应的耦合器控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

在本公开方案的一具体示例中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；

其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。

在本公开方案的一具体示例中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。

在本公开方案的一具体示例中，所述读取线的一端从第一方向引出，另一端从第二方向引出。

在本公开方案的一具体示例中，所述周边区域中设置有引脚阵列，所述引脚阵列中引脚的一端用于与所述核心区域引出的线连接，另一端用于连接与所述量子芯片对应外部控制系统；

所述周边区域的布线效果图展示以下至少之一：

所述引脚阵列中引脚与从第一方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第一方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中的引脚与从第一方向引出的读取线连接；

所述引脚阵列中的引脚与从第二方向引出的读取线连接。

在本公开方案的一具体示例中，所述布线效果图满足以下要求中的至少一种：

不同类型的控制端口采用不同特征的控制线；

控制线的特征与读取线的特征不同；

控制线之间不发生交叉；

从第一方向引出的控制线的数量与从第二方向引出的控制线的数量之差小于预设阈值。

上述装置中各单元具体功能可参照上述方法描述，这里不再赘述。

根据本公开的实施例，本公开还提供了一种经典电子设备、一种可读存储介质和一种计算机程序产品。

图12示出了可以用来实施本公开的实施例的示例电子设备1200的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。

如图12所示，设备1200包括计算单元1201，其可以根据存储在只读存储器(ROM)1202中的计算机程序或者从存储单元1208加载到随机访问存储器(RAM)1203中的计算机程序，来执行各种适当的动作和处理。在RAM 1203中，还可存储设备1200操作所需的各种程序和数据。计算单元1201、ROM 1202以及RAM 1203通过总线1204彼此相连。输入/输出(I/O)接口1205也连接至总线1204。

设备1200中的多个部件连接至I/O接口1205，包括：输入单元1206，例如键盘、鼠标等；输出单元1207，例如各种类型的显示器、扬声器等；存储单元1208，例如磁盘、光盘等；以及通信单元1209，例如网卡、调制解调器、无线通信收发机等。通信单元1209允许设备1200通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

计算单元1201可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元1201的一些示例包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、各种专用的人工智能(AI)计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器(DSP)、以及任何适当的处理器、控制器、微控制器等。计算单元1201执行上文所描述的各个方法和处理，例如模拟布线方法。例如，在一些实施例中，模拟布线方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元1208。在一些实施例中，计算机程序的部分或者全部可以经由ROM 1202和/或通信单元1209而被载入和/或安装到设备1200上。当计算机程序加载到RAM 1203并由计算单元1201执行时，可以执行上文描述的模拟布线方法的一个或多个步骤。备选地，在其他实施例中，计算单元1201可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行模拟布线方法。

本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、负载可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。

用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。

在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。

为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入、或者触觉输入)来接收来自用户的输入。

可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)和互联网。

计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本公开保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本公开的精神和原则之内所作的修改、等同替换和改进等，均应包含在本公开保护范围之内。

Claims (59)

1.一种量子芯片的模拟布线方法，包括：

获取待进行布线处理的量子芯片所包含的器件层中器件阵列的阵列信息，其中，所述器件阵列至少包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述M为大于2的自然数；所述N为大于2的自然数；

获取所述量子芯片所包含的接线层中元件阵列的阵列信息；其中，所述接线层位于所述器件层之下；所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔用于与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘用于与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

在基于所述器件阵列的阵列信息、所述元件阵列的阵列信息，以及总端口数量确定所述接线层中的布线空间满足布线条件的情况下，至少展示自动化布线处理后的所述接线层的目标布线效果图；其中，所述总端口数量至少包括所述量子比特阵列中量子比特控制端口和读取端口的数量，以及所述耦合器阵列中耦合器控制端口的数量。

2.根据权利要求1所述的方法，其中，所述耦合器阵列包括横向耦合器阵列和纵向耦合器阵列，其中，所述横向耦合器阵列中的横向耦合器用于连接同一行中的两个量子比特；所述纵向耦合器阵列中纵向耦合器用于连接同一列中的两个量子比特。

3.根据权利要求1或2所述的方法，其中，所述量子比特包括两个量子比特控制端口，分别为磁通控制端口和微波控制端口。

4.根据权利要求1或2所述的方法，其中，所述圆形盘与所述量子比特的量子比特控制端口一一对应；和/或，所述圆形盘与所述耦合器的耦合器控制端口一一对应。

5.根据权利要求1或2所述的方法，其中，所述读取腔与所述量子比特一一对应。

6.根据权利要求1或2所述的方法，其中，所述目标布线效果图至少包括所述接线层中核心区域的第一布线效果图以及周边区域的第二布线效果图；其中，所述核心区域表征所述接线层中与所述器件层中的器件阵列所在区域相对应的区域；所述周边区域表征所述接线层中除所述核心区域之外的其他至少部分区域。

7.根据权利要求6所述的方法，其中，所述核心区域的第一布线效果图中展示以下至少之一：

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的量子比特控制线；其中，所述量子比特控制线用于对所述量子比特进行控制；

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的量子比特控制线；所述第二方向与所述第一方向相对应；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的耦合器控制线；其中，所述耦合器控制线用于对所述耦合器进行控制；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的耦合器控制线；

连接所述读取腔阵列中处于同一行的读取腔的，用于对所述量子比特阵列中同一行的量子比特的状态信息进行读取的读取线。

8.根据权利要求7所述的方法，其中，位于同一行的量子比特，至少部分量子比特的量子比特控制端口所对应的量子比特控制线指向所述第一方向，另外部分中至少部分的量子比特的量子比特控制端口所对应的量子比特控制线指向所述第二方向。

9.根据权利要求7或8所述的方法，其中，指向所述第一方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

10.根据权利要求7或8所述的方法，其中，位于同一行的耦合器中，至少部分耦合器的耦合器控制端口所对应的耦合器控制线指向所述第一方向，另外部分中至少部分的耦合器的耦合器控制端口所对应的耦合器控制线指向所述第二方向。

11.根据权利要求7或8所述的方法，其中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

12.根据权利要求7或8所述的方法，其中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第一方向；

对于纵向耦合器的耦合器控制线，直接指向所述第一方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第二方向；

对于纵向耦合器的耦合器控制线，直接指向所述第二方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第二方向。

13.根据权利要求7或8所述的方法，所述方法还包括：

在确定所述N为奇数的情况下，在所述第一布线效果图中的量子比特控制线以以下至少之一进行展示：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中朝向第一方向的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；所述中间区域的量子比特中朝向第二方向的量子比特控制端口对应的量子比特控制线，与所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离相同，指向第二方向；

在第i行的右区域中，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

14.根据权利要求13所述的方法，其中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；

其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-2确定出的。

15.根据权利要求14所述的方法，其中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。

16.根据权利要求7、8、14和15任一项所述的方法，其中，在确定所述N为奇数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的横向耦合器的耦合器控制端口对应的耦合器控制线，与上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离相同，指向第二方向；

在第i行的中间区域中，对于奇数行的纵向耦合器，相较于所述中间区域的奇数行的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线而言，所述中间区域的奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第二方向；对于偶数行的纵向耦合器，在第三方向上延伸的距离等于奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸的距离，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

17.根据权利要求16所述的方法，其中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；

其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。

18.根据权利要求17所述的方法，其中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。

19.根据权利要求7、8、14、15、17和18任一项所述的方法，所述方法还包括：

在确定所述N为偶数的情况下，在所述第一布线效果图中量子比特控制线展示以下至少之一：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中当前的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的右区域中，除右侧区域中的首个量子比特控制端口对应的量子比特控制线外，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；其中，右侧区域中首个量子比特控制端对应的量子比特控制线在所述第三方向延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

20.根据权利要求19所述的方法，其中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；

其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-1确定出的。

21.根据权利要求20所述的方法，其中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。

22.根据权利要求7、8、14、15、17、18、20和21任一项所述的方法，其中，在确定所述N为偶数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的奇数行的横向耦合器的耦合器控制端口对应的耦合器控制线，相较于与上一个横向耦合器的耦合器控制端口对应的耦合器控制线，在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；对于偶数行的横向耦合器，在第四方向上延伸的距离等于奇数行的横向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第四方向上延伸的距离，指向第二方向；

在第i行的中间区域中，所述中间区域的纵向耦合器，相较于所述中间区域的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线，所述中间区域的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，除右侧区域中的首个纵向耦合器的耦合器控制端口对应的耦合器控制线外，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；其中，右侧区域中首个纵向耦合器的耦合器控制端口对应的耦合器控制线在所述第三方向延伸的距离等于上一个纵向耦合器对应的耦合器控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

23.根据权利要求22所述的方法，其中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；

其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。

24.根据权利要求23所述的方法，其中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。

25.根据权利要求7、8、14、15、17、18、20、21、23和24任一项所述的方法，其中，所述读取线的一端从第一方向引出，另一端从第二方向引出。

26.根据权利要求7、8、14、15、17、18、20、21、23和24任一项所述的方法，其中，所述周边区域中设置有引脚阵列，所述引脚阵列中引脚的一端用于与所述核心区域引出的线连接，另一端用于连接与所述量子芯片对应外部控制系统；

所述周边区域的布线效果图展示以下至少之一：

所述引脚阵列中引脚与从第一方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第一方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中的引脚与从第一方向引出的读取线连接；

所述引脚阵列中的引脚与从第二方向引出的读取线连接。

27.根据权利要求7、8、14、15、17、18、20、21、23和24任一项所述的方法，其中，所述布线效果图满足以下要求中的至少一种：

不同类型的控制端口采用不同特征的控制线；

控制线的特征与读取线的特征不同；

控制线之间不发生交叉；

从第一方向引出的控制线的数量与从第二方向引出的控制线的数量之差小于预设阈值。

28.一种量子芯片，包括形成有器件阵列的器件层，以及置于所述器件层之下的接线层，所述器件阵列包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述接线层中形成有元件阵列，所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

其中，所述接线层中所形成的接线效果与权利要求1至27任一项所述方法模拟得到的目标布线效果图相匹配。

29.一种量子计算设备，包括权利要求28所述的量子芯片。

30.一种量子芯片的制造方法，包括：

提供一器件层，形成有器件阵列，所述器件阵列包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；

提供一接线层，置于所述器件层之下；所述接线层中形成有元件阵列，所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

在所述接线层中进行自动化布线，并得到与权利要求1至27任一项所模拟得到的目标布线效果图相匹配的布线效果。

31.一种量子芯片的模拟布线装置，包括：

输入单元，用于获取待进行布线处理的量子芯片所包含的器件层中器件阵列的阵列信息，其中，所述器件阵列至少包括耦合器阵列，以及M行×N列的量子比特阵列，所述量子比特阵列中的两个量子比特之间通过所述耦合器阵列中的耦合器连接；所述M为大于2的自然数；所述N为大于2的自然数；获取所述量子芯片所包含的接线层中元件阵列的阵列信息；其中，所述接线层位于所述器件层之下；所述元件阵列至少包括读取腔阵列和圆形盘阵列，所述读取腔阵列中读取腔用于与所述量子比特阵列中量子比特的读取端口进行电性连接，所述圆形盘阵列中圆形盘用于与所述量子比特阵列中量子比特的量子比特控制端口或所述耦合器阵列中耦合器的耦合器控制端口进行电性连接；

显示单元，用于在基于所述器件阵列的阵列信息、所述元件阵列的阵列信息，以及总端口数量确定所述接线层中的布线空间满足布线条件的情况下，至少展示自动化布线处理后的所述接线层的目标布线效果图；其中，所述总端口数量至少包括所述量子比特阵列中量子比特控制端口和读取端口的数量，以及所述耦合器阵列中耦合器控制端口的数量。

32.根据权利要求31所述的模拟布线装置，其中，所述耦合器阵列包括横向耦合器阵列和纵向耦合器阵列，其中，所述横向耦合器阵列中的横向耦合器用于连接同一行中的两个量子比特；所述纵向耦合器阵列中纵向耦合器用于连接同一列中的两个量子比特。

33.根据权利要求31或32所述的模拟布线装置，其中，所述量子比特包括两个量子比特控制端口，分别为磁通控制端口和微波控制端口。

34.根据权利要求31或32所述的模拟布线装置，其中，所述圆形盘与所述量子比特的量子比特控制端口一一对应；和/或，所述圆形盘与所述耦合器的耦合器控制端口一一对应。

35.根据权利要求31或32所述的模拟布线装置，其中，所述读取腔与所述量子比特一一对应。

36.根据权利要求31或32所述的模拟布线装置，其中，所述目标布线效果图至少包括所述接线层中核心区域的第一布线效果图以及周边区域的第二布线效果图；其中，所述核心区域表征所述接线层中与所述器件层中的器件阵列所在区域相对应的区域；所述周边区域表征所述接线层中除所述核心区域之外的其他至少部分区域。

37.根据权利要求36所述的模拟布线装置，其中，所述核心区域的第一布线效果图中展示以下至少之一：

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的量子比特控制线；其中，所述量子比特控制线用于对所述量子比特进行控制；

从与所述量子比特的量子比特控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的量子比特控制线；所述第二方向与所述第一方向相对应；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第一方向引出的耦合器控制线；其中，所述耦合器控制线用于对所述耦合器进行控制；

从与所述耦合器的耦合器控制端口电性连接的圆形盘起，向所述接线层的第二方向引出的耦合器控制线；

连接所述读取腔阵列中处于同一行的读取腔的，用于对所述量子比特阵列中同一行的量子比特的状态信息进行读取的读取线。

38.根据权利要求37所述的模拟布线装置，其中，位于同一行的量子比特，至少部分量子比特的量子比特控制端口所对应的量子比特控制线指向所述第一方向，另外部分中至少部分的量子比特的量子比特控制端口所对应的量子比特控制线指向所述第二方向。

39.根据权利要求37或38所述的模拟布线装置，其中，指向所述第一方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的量子比特控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

40.根据权利要求37或38所述的模拟布线装置，其中，位于同一行的耦合器中，至少部分耦合器的耦合器控制端口所对应的耦合器控制线指向所述第一方向，另外部分中至少部分的耦合器的耦合器控制端口所对应的耦合器控制线指向所述第二方向。

41.根据权利要求37或38所述的模拟布线装置，其中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第一方向；直接指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

在所述接线层的纵向上延伸后，指向所述第二方向；直接指向所述第二方向。

42.根据权利要求37或38所述的模拟布线装置，其中，指向所述第一方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第一方向；

对于纵向耦合器的耦合器控制线，直接指向所述第一方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第一方向；

和/或，指向所述第二方向的耦合器控制线中存在以下至少之一情况：

对于纵向耦合器的耦合器控制线，在所述接线层的纵向所指向的第三方向上延伸后，指向所述第二方向；

对于纵向耦合器的耦合器控制线，直接指向所述第二方向；

对于横向耦合器的耦合器控制线，在所述接线层的纵向所指向的第四方向上延伸后，指向所述第二方向。

43.根据权利要求37或38所述的模拟布线装置，其中，所述显示单元，还用于：

在确定所述N为奇数的情况下，在所述第一布线效果图中的量子比特控制线以以下至少之一进行展示：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中朝向第一方向的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；所述中间区域的量子比特中朝向第二方向的量子比特控制端口对应的量子比特控制线，与所述中间区域的量子比特中朝向第一方向的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离相同，指向第二方向；

在第i行的右区域中，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

44.根据权利要求43所述的模拟布线装置，其中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；

其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-2确定出的。

45.根据权利要求44所述的模拟布线装置，其中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。

46.根据权利要求37、38、44和45任一项所述的模拟布线装置，其中，在确定所述N为奇数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的横向耦合器的耦合器控制端口对应的耦合器控制线，与上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离相同，指向第二方向；

在第i行的中间区域中，对于奇数行的纵向耦合器，相较于所述中间区域的奇数行的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线而言，所述中间区域的奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第二方向；对于偶数行的纵向耦合器，在第三方向上延伸的距离等于奇数行的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸的距离，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前(N-1)/2列，所述右区域包括按照预设方向起的后(N-1)/2列，所述中间区域包括一列。

47.根据权利要求46所述的模拟布线装置，其中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；

其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。

48.根据权利要求47所述的模拟布线装置，其中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。

49.根据权利要求37或38所述的模拟布线装置，其中，所述显示单元，还用于：

在确定所述N为偶数的情况下，在所述第一布线效果图中量子比特控制线展示以下至少之一：

在第i行的左区域中，第一个量子比特控制端口对应的量子比特控制线直接指向第一方向；第一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

在第i行的左区域中，第二个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设距离后，指向第一方向；

在第i行的左区域中，在存在三个及三个以上的量子比特控制端口的情况下，从第三个量子比特控制端口起，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的中间区域中，对于中间区域的量子比特中当前的量子比特控制端口，相较于上一个量子比特控制端口对应的量子比特控制线，当前的量子比特控制端口对应的量子比特控制线在纵向所指向第三方向上延伸第一预设间隔后，指向第一方向；

在第i行的右区域中，除右侧区域中的首个量子比特控制端口对应的量子比特控制线外，当前的量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在纵向所指向的第三方向上延伸的距离与第一预设间隔之差，并指向第二方向；其中，右侧区域中首个量子比特控制端对应的量子比特控制线在所述第三方向延伸的距离等于上一个量子比特控制端口对应的量子比特控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个量子比特控制端口对应的量子比特控制线直接指向第二方向；最后一个量子比特控制端口是按照预设方向对当前行的量子比特控制端口进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

50.根据权利要求49所述的模拟布线装置，其中，所述第一预设间隔小于等于相邻量子比特控制线之间的最大纵向间隔；

其中，所述相邻量子比特控制线之间的最大纵向间隔是基于量子比特控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的量子比特控制线的最大导线数量N-1确定出的。

51.根据权利要求50所述的模拟布线装置，其中，所述量子比特控制线布线区域的最大纵向距离是量子比特中量子比特控制端口在接线层中的投影位置、与所述量子比特的读取端口在接线层中的投影位置之间的纵向距离。

52.根据权利要求37、38、50和51任一项所述的模拟布线装置，

其中，在确定所述N为偶数的情况下，在所述第一布线效果图中的耦合器控制线以以下至少之一进行展示：

在第i行的左区域中，存在纵向耦合器的情况下，第一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第一方向；其中，第一个纵向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；

在第i行的左区域中，存在纵向耦合器的情况下，第二个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设距离后，指向第一方向；

在第i行的左区域中，存在纵向耦合器的情况下，从第三个纵向耦合器的耦合器控制端口起，相较于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的左区域中，第一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第三预设距离后，指向第一方向；其中，第一个横向耦合器的耦合器控制端口是按照预设方向对当前行的纵向耦合器的进行排序后确定的；所述第四方向与所述第三方向相对应；

在第i行的左区域中，在存在两个及两个以上的横向耦合器的耦合器控制端口的情况下，从第二个横向耦合器的耦合器控制端口起，相较于上一个横向耦合器的耦合器控制端口对应的耦合器控制线，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；

在第i行的中间区域中，所述中间区域的奇数行的横向耦合器的耦合器控制端口对应的耦合器控制线，相较于与上一个横向耦合器的耦合器控制端口对应的耦合器控制线，在纵向所指向的第四方向上延伸第二预设间隔后，指向第一方向；对于偶数行的横向耦合器，在第四方向上延伸的距离等于奇数行的横向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第四方向上延伸的距离，指向第二方向；

在第i行的中间区域中，所述中间区域的纵向耦合器，相较于所述中间区域的纵向耦合器的上一个纵向耦合器的耦合器控制端口的耦合器控制线，所述中间区域的纵向耦合器的耦合器控制端口的耦合器控制线在纵向所指向的第三方向上延伸第二预设间隔后，指向第一方向；

在第i行的右区域中，当前的横向耦合器的耦合器控制端口对应的耦合器控制线在所述第四方向上延伸的距离等于上一个横向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第四方向上延伸的距离与第二预设间隔之差，并指向第二方向；

在第i行的右区域中，除右侧区域中的首个纵向耦合器的耦合器控制端口对应的耦合器控制线外，当前的纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指的第三方向上延伸的距离等于上一个纵向耦合器的耦合器控制端口对应的耦合器控制线在纵向所指向的第三方向上延伸的距离与第二预设间隔之差，并指向第二方向；其中，右侧区域中首个纵向耦合器的耦合器控制端口对应的耦合器控制线在所述第三方向延伸的距离等于上一个纵向耦合器对应的耦合器控制线在所述第三方向上延伸的距离，并指向第二方向；

在第i行的右区域中，最后一个纵向耦合器的耦合器控制端口对应的耦合器控制线直接指向第二方向；最后一个纵向耦合器是按照预设方向对当前行的纵向耦合器进行排序后确定的；

其中，所述左区域包括按照所述预设方向起的前N/2-1列，所述右区域包括按照预设方向起的后N/2列，所述中间区域包括一列。

53.根据权利要求52所述的模拟布线装置，其中，所述第二预设间隔小于等于相邻耦合器控制线之间的最大纵向间隔；

其中，所述相邻耦合器控制线之间的最大纵向间隔是基于耦合器控制线布线区域的最大纵向距离与向一侧引出的且需要占用布线空间的耦合器控制线的最大导线数量N-2确定出的。

54.根据权利要求53所述的模拟布线装置，其中，所述耦合器控制线布线区域的最大纵向距离是横向耦合器的耦合器控制端口在接线层中的投影位置，与纵向耦合器在接线层中的投影位置之间的纵向距离。

55.根据权利要求37、38、44、45、47、48、50、51、53和54任一项所述的模拟布线装置，其中，所述读取线的一端从第一方向引出，另一端从第二方向引出。

56.根据权利要求37、38、44、45、47、48、50、51、53和54任一项所述的模拟布线装置，其中，所述周边区域中设置有引脚阵列，所述引脚阵列中引脚的一端用于与所述核心区域引出的线连接，另一端用于连接与所述量子芯片对应外部控制系统；

所述周边区域的布线效果图展示以下至少之一：

所述引脚阵列中引脚与从第一方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的量子比特控制线的一端连接，所述量子比特控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第一方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中引脚与从第二方向引出的耦合器控制线的一端连接，所述耦合器控制线的另一端与所述圆形盘连接；

所述引脚阵列中的引脚与从第一方向引出的读取线连接；

所述引脚阵列中的引脚与从第二方向引出的读取线连接。

57.根据权利要求37、38、44、45、47、48、50、51、53和54任一项所述的模拟布线装置，其中，所述布线效果图满足以下要求中的至少一种：

不同类型的控制端口采用不同特征的控制线；

控制线的特征与读取线的特征不同；

控制线之间不发生交叉；

从第一方向引出的控制线的数量与从第二方向引出的控制线的数量之差小于预设阈值。

58.一种经典电子设备，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-27中任一项所述的方法。

59.一种存储有计算机指令的非瞬时计算机可读存储介质，其中，所述计算机指令用于使所述计算机执行根据权利要求1-27中任一项所述的方法。

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