JPH0644594B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0644594B2 JPH0644594B2 JP61299482A JP29948286A JPH0644594B2 JP H0644594 B2 JPH0644594 B2 JP H0644594B2 JP 61299482 A JP61299482 A JP 61299482A JP 29948286 A JP29948286 A JP 29948286A JP H0644594 B2 JPH0644594 B2 JP H0644594B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- channel
- angle
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路の配線方法、特に２つのＬ字
形状辺にはさまれた配線領域における配線方法に関する
ものである。
形状辺にはさまれた配線領域における配線方法に関する
ものである。
従来の技術 従来より、半導体集積回路の配線方法として、辺上に端
子を持つ２つの直線状辺にはさまれたチャネルとよばれ
る領域の配線を行なうチャネル配線法が用いられてい
る。
子を持つ２つの直線状辺にはさまれたチャネルとよばれ
る領域の配線を行なうチャネル配線法が用いられてい
る。
第２図は、チャネル配線の一例である。第２図において
１は回路ブロック、２は端子、３は水平線分、４は垂直
線分、５はスルーホール、６はチャネルである。水平線
分３と垂直線分４にそれぞれ絶縁された別の層に引き、
２層間の接続は配線の交差する部分にスルーホールを開
けることによって行ない、所望の配線を実現している。
この配線方法によれば、ステップ１：あらかじめ各ネッ
ト（同電位に結線すべき端子の集合）の配線のトポロジ
ーを決め、ステップ２：各水平線分３間の位置制約、す
なわち、ある水平線分３は、別の水平線分３より上方に
配置しなければならないとか、ある水平線分３と別の水
平線分３は上下に一定距離を開けて配置しなければなら
ないといった制約を満足する限りにおいて、チャネルの
巾が最小となるような各水平線分３の垂直方向位置を求
め、ステップ３：各端子２から結線すべき水平線分３へ
垂直線分４を引き、水平線分３と垂直線分４の交点にス
ルーホールを作成し、配線を実現する。チャネル配線法
は、チャネル巾に制限がなければ常に１００％配線が可
能であり、配線処理の終了後、チャネル巾を配線に必要
な最小巾までつめることができる点に特徴があり、効率
的な配線処理が行なえる。これは、チャネルの上下の回
路ブロックを上下方向に移動しても端子の水平方向位置
が変わらないので、配線トポロジーおよび、水平線分３
の位置制約も変わらないことになる。
１は回路ブロック、２は端子、３は水平線分、４は垂直
線分、５はスルーホール、６はチャネルである。水平線
分３と垂直線分４にそれぞれ絶縁された別の層に引き、
２層間の接続は配線の交差する部分にスルーホールを開
けることによって行ない、所望の配線を実現している。
この配線方法によれば、ステップ１：あらかじめ各ネッ
ト（同電位に結線すべき端子の集合）の配線のトポロジ
ーを決め、ステップ２：各水平線分３間の位置制約、す
なわち、ある水平線分３は、別の水平線分３より上方に
配置しなければならないとか、ある水平線分３と別の水
平線分３は上下に一定距離を開けて配置しなければなら
ないといった制約を満足する限りにおいて、チャネルの
巾が最小となるような各水平線分３の垂直方向位置を求
め、ステップ３：各端子２から結線すべき水平線分３へ
垂直線分４を引き、水平線分３と垂直線分４の交点にス
ルーホールを作成し、配線を実現する。チャネル配線法
は、チャネル巾に制限がなければ常に１００％配線が可
能であり、配線処理の終了後、チャネル巾を配線に必要
な最小巾までつめることができる点に特徴があり、効率
的な配線処理が行なえる。これは、チャネルの上下の回
路ブロックを上下方向に移動しても端子の水平方向位置
が変わらないので、配線トポロジーおよび、水平線分３
の位置制約も変わらないことになる。
次に、第３図を用いて従来例のチャネル配線法では、配
線が困難になる例を示す。従来のチャネル配線方法で、
第３図に示すＬ字型のチャネルを配線する場合には、ブ
ロック１Ａとブロック１Ｂの相対位置を決めた後、前記
ブロック１Ａ，１Ｂ間のＬ字型チャネル配線領域を部分
領域Ｃ１とＣ２に分割し、前記の各部分領域Ｃ１，Ｃ２
を順に配線する方法が採られていた。すなわち、前記部
分領域Ｃ１を従来のチャネル配線方法を用いて配線し、
次に２つの部分領域Ｃ１，Ｃ２を境界に仮想的なピンｐ
１，ｐ２を設け、最後に前記部分領域Ｃ２の配線を行な
っていた。しかしながら、上述の従来方法では、前記部
分領域Ｃ２の配線時に、チャネル幅およびチャネル左辺
上の端子位置を固定した上で配線を行なう必要が生じ
る。そのため部分領域Ｃ２の幅が十分でなかった場合に
も、すでに領域Ｃ１の配線が行なわれているため、ブロ
ック１Ａ，１Ｂの上下方向の相対位置を変更できず、配
線が失敗に終わるという欠点を有する。配線が失敗した
場合には、もう１度、ブロック１Ａとブロック１Ｂの相
対位置を決める段階から配線処理を再実行しトライアン
ドエラーを繰り返さなければならない。これは、従来方
法では、配線トポロジーを保存したまま、ブロック１
Ａ，１Ｂの相対位置を変更できない所に起因する。第３
図のようにＬ字型のチャネルの場合は、右上の回路ブロ
ック１Ａを上下方向に移動した場合には、右上の回路ブ
ロック１Ａの左辺の端子のチャネル方向位置が変わり、
回路ブロック１Ａを左右に移動した場合は、回路ブロッ
ク１Ａの下辺の端子のチャネル方向位置が変わる。この
ため、回路ブロックをどの方向に移動しても、いずれか
のネットの配線トポロジーおよび水平線分３の位置制約
が変化し、配線同志の衝突が生じるため、前記第２図で
示したようなチャネル配線の特徴（長所）がなくなる。
線が困難になる例を示す。従来のチャネル配線方法で、
第３図に示すＬ字型のチャネルを配線する場合には、ブ
ロック１Ａとブロック１Ｂの相対位置を決めた後、前記
ブロック１Ａ，１Ｂ間のＬ字型チャネル配線領域を部分
領域Ｃ１とＣ２に分割し、前記の各部分領域Ｃ１，Ｃ２
を順に配線する方法が採られていた。すなわち、前記部
分領域Ｃ１を従来のチャネル配線方法を用いて配線し、
次に２つの部分領域Ｃ１，Ｃ２を境界に仮想的なピンｐ
１，ｐ２を設け、最後に前記部分領域Ｃ２の配線を行な
っていた。しかしながら、上述の従来方法では、前記部
分領域Ｃ２の配線時に、チャネル幅およびチャネル左辺
上の端子位置を固定した上で配線を行なう必要が生じ
る。そのため部分領域Ｃ２の幅が十分でなかった場合に
も、すでに領域Ｃ１の配線が行なわれているため、ブロ
ック１Ａ，１Ｂの上下方向の相対位置を変更できず、配
線が失敗に終わるという欠点を有する。配線が失敗した
場合には、もう１度、ブロック１Ａとブロック１Ｂの相
対位置を決める段階から配線処理を再実行しトライアン
ドエラーを繰り返さなければならない。これは、従来方
法では、配線トポロジーを保存したまま、ブロック１
Ａ，１Ｂの相対位置を変更できない所に起因する。第３
図のようにＬ字型のチャネルの場合は、右上の回路ブロ
ック１Ａを上下方向に移動した場合には、右上の回路ブ
ロック１Ａの左辺の端子のチャネル方向位置が変わり、
回路ブロック１Ａを左右に移動した場合は、回路ブロッ
ク１Ａの下辺の端子のチャネル方向位置が変わる。この
ため、回路ブロックをどの方向に移動しても、いずれか
のネットの配線トポロジーおよび水平線分３の位置制約
が変化し、配線同志の衝突が生じるため、前記第２図で
示したようなチャネル配線の特徴（長所）がなくなる。
発明が解決しようとする問題点 従来のように、垂直方向と水平方向線分に分けて配線す
る方法では、Ｌ字型のチャネル領域の配線を行なう場合
に、直線状チャネル配線時のように配線処理を行なった
後、チャネル巾を必要最小に設定することができないと
いう欠点があった。
る方法では、Ｌ字型のチャネル領域の配線を行なう場合
に、直線状チャネル配線時のように配線処理を行なった
後、チャネル巾を必要最小に設定することができないと
いう欠点があった。
本発明は、Ｌ字型のチャネル領域の配線を行なう場合に
おいて、直線状チャネル配線の場合と同様に配線トポロ
ジーを変更することなく回路ブロック１の移動を可能と
し、効率的な配線を行なうことを目的とする。
おいて、直線状チャネル配線の場合と同様に配線トポロ
ジーを変更することなく回路ブロック１の移動を可能と
し、効率的な配線を行なうことを目的とする。
問題点を解決するための手段 本発明は、複数の回路ブロックと、隣接する前記ブロッ
ク間に設けられ、コーナー部分から第１の角度をなす２
つの異なる方向に延びたＬ字チャネルと、前記Ｌ字チャ
ネルに配置され、前記異なる方向に延び第１の配線群
と、前記Ｌ字チャネルに配置され、前記回路ブロックか
ら、前記第１の角度を２等分した第２の角度方向に延び
た第２の配線群とを備え、前記第１の配線群と前記第２
の配線群を接続することにより、前記隣接する回路ブロ
ック間を電気的に接続したことを特徴とする半導体集積
回路を提供するものである。
ク間に設けられ、コーナー部分から第１の角度をなす２
つの異なる方向に延びたＬ字チャネルと、前記Ｌ字チャ
ネルに配置され、前記異なる方向に延び第１の配線群
と、前記Ｌ字チャネルに配置され、前記回路ブロックか
ら、前記第１の角度を２等分した第２の角度方向に延び
た第２の配線群とを備え、前記第１の配線群と前記第２
の配線群を接続することにより、前記隣接する回路ブロ
ック間を電気的に接続したことを特徴とする半導体集積
回路を提供するものである。
作 用 本発明によれば、Ｌ字型チャネル領域の配線を行なう場
合に、配線のトポロジーを保存したまま、チャネルに隣
接するブロックの相対位置を変更することが可能とな
り、その特性を利用して、容易にＬ字チャネル配線領域
の配線が行なえるだけでなく、配線領域の最小化も容易
に行なえるようになる。また、ＣＡＤによる配線処理も
容易となる。
合に、配線のトポロジーを保存したまま、チャネルに隣
接するブロックの相対位置を変更することが可能とな
り、その特性を利用して、容易にＬ字チャネル配線領域
の配線が行なえるだけでなく、配線領域の最小化も容易
に行なえるようになる。また、ＣＡＤによる配線処理も
容易となる。
実施例 以下、本発明の一実施例を添付図面にもとづいて説明す
る。
る。
第１図は本発明の一実施例を示すものである。第１図に
おいて１は回路ブロック、２は端子、７はＬ字方向配線
（Ｌ字チャネルの形状に沿った方向の配線）、８は中角
方向配線（Ｌ字角の中角方向に平行な配線）、９はＬ字
角の中角（Ｌ字角を２等分した角度）方向である。チャ
ネルのＬ字形形状に沿う方向の線分および、Ｌ字角の中
角方向に平行な線分をそれぞれ別々の２層に引き、前記
２層の配線が交差する部分にスルーホールを開けて接続
をとることにより配線を形成する。このように配線を形
成した場合、右上の回路ブロックＡをＬ字角の中角方向
９に移動しても、Ｌ字チャネルに沿った方向の配線７と
中角方向配線８の接続関係、すなわち配線トポロジーは
変化しない。同じく、Ｌ字チャネルに沿った方向の配線
同志のＬ字角中角方向９の位置制約も変化しない。そこ
で、Ｌ字角中角方向９、Ｌ字方向配線７、中角方向配線
８を前記従来例第２図の直線状チャネルのそれぞれ上下
方向，水平線分３，垂直線分４に対応させれば、前記直
線状チャネルにおける配線方法ステップ１〜ステップ３
と同様の配線方法により、Ｌ字型チャネルにおいても直
線状チャネルと同様に効率的な配線処理を行なえる。
おいて１は回路ブロック、２は端子、７はＬ字方向配線
（Ｌ字チャネルの形状に沿った方向の配線）、８は中角
方向配線（Ｌ字角の中角方向に平行な配線）、９はＬ字
角の中角（Ｌ字角を２等分した角度）方向である。チャ
ネルのＬ字形形状に沿う方向の線分および、Ｌ字角の中
角方向に平行な線分をそれぞれ別々の２層に引き、前記
２層の配線が交差する部分にスルーホールを開けて接続
をとることにより配線を形成する。このように配線を形
成した場合、右上の回路ブロックＡをＬ字角の中角方向
９に移動しても、Ｌ字チャネルに沿った方向の配線７と
中角方向配線８の接続関係、すなわち配線トポロジーは
変化しない。同じく、Ｌ字チャネルに沿った方向の配線
同志のＬ字角中角方向９の位置制約も変化しない。そこ
で、Ｌ字角中角方向９、Ｌ字方向配線７、中角方向配線
８を前記従来例第２図の直線状チャネルのそれぞれ上下
方向，水平線分３，垂直線分４に対応させれば、前記直
線状チャネルにおける配線方法ステップ１〜ステップ３
と同様の配線方法により、Ｌ字型チャネルにおいても直
線状チャネルと同様に効率的な配線処理を行なえる。
発明の効果 本発明は、半導体集積回路において、従来困難であった
Ｌ字型配線領域の配線を容易化し、効率的な配線を得る
ことができ配線の自動化に際し、特に効果を有するもの
である。
Ｌ字型配線領域の配線を容易化し、効率的な配線を得る
ことができ配線の自動化に際し、特に効果を有するもの
である。
第１図は本発明の一実施例の半導体集積回路の配線図、
第２図，第３図は従来例における半導体集積回路の配線
図である。 １……回路ブロック、７……Ｌ字方向配線、８……Ｌ字
角中角方向配線、９……Ｌ字角中角方向。
第２図，第３図は従来例における半導体集積回路の配線
図である。 １……回路ブロック、７……Ｌ字方向配線、８……Ｌ字
角中角方向配線、９……Ｌ字角中角方向。
Claims (3)
- 【請求項１】複数の回路ブロックと、 隣接する前記ブロック間に設けられ、コーナー部分から
第１の角度をなす２つの異なる方向に延びたＬ字チャネ
ルと、 前記Ｌ字チャネルに配置され、前記異なる方向に延びた
第１の配線群と、 前記Ｌ字チャネルに配置され、前記回路ブロックから、
前記第１の角度を２等分した第２の角度方向に延びた第
２の配線群とを備え、 前記第１の配線群と前記第２の配線群を接続することに
より、前記隣接する回路ブロック間を電気的に接続した
ことを特徴とする半導体集積回路。 - 【請求項２】前記第１の角度が９０゜であることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路。 - 【請求項３】前記第１の配線群と前記第２の配線群はお
互いにスルーホールによって接続されたことを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299482A JPH0644594B2 (ja) | 1986-12-16 | 1986-12-16 | 半導体集積回路 |
| US07/131,006 US4875139A (en) | 1986-12-16 | 1987-12-10 | Building block LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299482A JPH0644594B2 (ja) | 1986-12-16 | 1986-12-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63151048A JPS63151048A (ja) | 1988-06-23 |
| JPH0644594B2 true JPH0644594B2 (ja) | 1994-06-08 |
Family
ID=17873141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299482A Expired - Lifetime JPH0644594B2 (ja) | 1986-12-16 | 1986-12-16 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4875139A (ja) |
| JP (1) | JPH0644594B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162792A (en) * | 1990-08-03 | 1992-11-10 | American Telephone And Telegraph Company | On-the-fly arrangement for interconnecting leads and connectors |
| JP2856920B2 (ja) * | 1990-12-28 | 1999-02-10 | 松下電器産業株式会社 | Ｌ字チャネル配線方法 |
| US5696030A (en) * | 1994-09-30 | 1997-12-09 | International Business Machines Corporation | Integrated circuit contacts having improved electromigration characteristics and fabrication methods therefor |
| JP2010003712A (ja) * | 2007-08-09 | 2010-01-07 | Renesas Technology Corp | 半導体装置、半導体装置の配置配線方法、及びデータ処理システム |
| KR20220145988A (ko) | 2021-04-22 | 2022-11-01 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489364A (en) * | 1981-12-31 | 1984-12-18 | International Business Machines Corporation | Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface |
| US4734825A (en) * | 1986-09-05 | 1988-03-29 | Motorola Inc. | Integrated circuit stackable package |
| US4730238A (en) * | 1986-10-01 | 1988-03-08 | Gould Inc. | Double sided mounting module for surface mount integrated circuits |
-
1986
- 1986-12-16 JP JP61299482A patent/JPH0644594B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-10 US US07/131,006 patent/US4875139A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63151048A (ja) | 1988-06-23 |
| US4875139A (en) | 1989-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4823276A (en) | Computer-aided automatic wiring method for semiconductor integrated circuit device | |
| JPH04211154A (ja) | 半導体集積回路のレイアウト方法 | |
| JPH0481226B2 (ja) | ||
| JP3786398B2 (ja) | 半導体パッケージの配線方法 | |
| JPH0750817B2 (ja) | 配線相互接続構造体 | |
| JPH0644594B2 (ja) | 半導体集積回路 | |
| JPH0348669B2 (ja) | ||
| CA1238986A (en) | Integrated circuit chip manufacture | |
| JPH05181936A (ja) | 配線方法 | |
| JP3133571B2 (ja) | 半導体集積回路の自動レイアウト方法 | |
| JP2833886B2 (ja) | 半導体集積回路の自動レイアウト手法 | |
| JP3721304B2 (ja) | めっき引き出し線の配線方法 | |
| JP2529342B2 (ja) | チャネル配線方法 | |
| JPH01304583A (ja) | 集積回路の配線設計方法 | |
| JPS6355783B2 (ja) | ||
| JPH0212857A (ja) | 半導体集積回路の配線方法 | |
| JPS62140430A (ja) | 半導体集積回路の配線方法 | |
| JPH01286441A (ja) | アナログｉｃのレイアウト設計方式 | |
| JPH05183054A (ja) | 機能ブロック間配線方法及び機能ブロック間配線領域圧縮方法 | |
| JPH0795561B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0529463A (ja) | Ｌｓｉの配線レイアウトの設計方法 | |
| JPS63293860A (ja) | 半導体集積回路装置 | |
| JPH0563080A (ja) | 半導体集積装置 | |
| JPH0529459A (ja) | 端子位置決定方法 | |
| JPH06132399A (ja) | 集積回路設計方法及び集積回路 |