JPH0795561B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0795561B2 JPH0795561B2 JP5995187A JP5995187A JPH0795561B2 JP H0795561 B2 JPH0795561 B2 JP H0795561B2 JP 5995187 A JP5995187 A JP 5995187A JP 5995187 A JP5995187 A JP 5995187A JP H0795561 B2 JPH0795561 B2 JP H0795561B2
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- JP
- Japan
- Prior art keywords
- functional block
- integrated circuit
- semiconductor integrated
- wiring
- block
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータ・エイデッド・デザイン法（コン
ピュータによる設計支援:CAD）を利用した半導体集積回
路の製造方法に関し、特に相互に接続を行う機能ブロッ
クの端子位置の決定及び端子間に設ける最短の配線経路
を決定する方法に関するものである。
ピュータによる設計支援:CAD）を利用した半導体集積回
路の製造方法に関し、特に相互に接続を行う機能ブロッ
クの端子位置の決定及び端子間に設ける最短の配線経路
を決定する方法に関するものである。
従来、半導体集積回路の設計に際しては、スタンダード
セル，ゲートアレイ等で機能ブロックを構成し、かつこ
れら各機能ブロックを相互に接続する配線をCAD法によ
り設計している。この場合、各機能ブロックでは夫々の
入，出力端子は予め決定されており、かつ配線経路の設
計には迷路法等を使用している。
セル，ゲートアレイ等で機能ブロックを構成し、かつこ
れら各機能ブロックを相互に接続する配線をCAD法によ
り設計している。この場合、各機能ブロックでは夫々の
入，出力端子は予め決定されており、かつ配線経路の設
計には迷路法等を使用している。
上述した従来の配線方法は、配線設計は各機能ブロック
の入，出力端子を基準に行っているために、各機能ブロ
ック内部のマスクパターン設計を実際に行って夫々の
入，出力端子を決定した上でないと配線経路を決定する
ことができない。
の入，出力端子を基準に行っているために、各機能ブロ
ック内部のマスクパターン設計を実際に行って夫々の
入，出力端子を決定した上でないと配線経路を決定する
ことができない。
また、配線経路も迷路法等を用いているが、この方法で
は必すしも配線経路を最短距離で求めることができない
という問題がある。
は必すしも配線経路を最短距離で求めることができない
という問題がある。
本発明は各機能ブロックにおける入，出力端子の決定及
び各端子を接続する配線を最短距離で設計することを可
能とした半導体集積回路の製造方法を提供することを目
的としている。
び各端子を接続する配線を最短距離で設計することを可
能とした半導体集積回路の製造方法を提供することを目
的としている。
本発明の半導体集積回路の製造方法は、複数の機能ブロ
ツクを相互に接続する配線経路をコンピュータ・エイデ
ッド・デザイン法により設計するに際し、相互接続する
機能ブロックの各中心点を結ぶ直線と各機能ブロックの
辺の交点を夫々の入，出力端子として定義し、これら
入，出力端子からブロック辺に垂直な直線を引き出して
各直線を直接交差させ或いはブロック辺に平行な直線を
介して交差させて最短の配線経路を構成している。
ツクを相互に接続する配線経路をコンピュータ・エイデ
ッド・デザイン法により設計するに際し、相互接続する
機能ブロックの各中心点を結ぶ直線と各機能ブロックの
辺の交点を夫々の入，出力端子として定義し、これら
入，出力端子からブロック辺に垂直な直線を引き出して
各直線を直接交差させ或いはブロック辺に平行な直線を
介して交差させて最短の配線経路を構成している。
また、この場合、配線経路が他の機能ブロック上を通過
する場合に、この機能ブロックを迂回するように配線経
路を設定する。
する場合に、この機能ブロックを迂回するように配線経
路を設定する。
更に、ブロック辺が平行な場合に、両ブロック辺が重な
る場合には、入，出力端子位置を重なりの中央位置に変
更する。
る場合には、入，出力端子位置を重なりの中央位置に変
更する。
次に、本発明を図面を参照して説明する。
第１図乃至第３図は本発明の半導体集積回路の製造方法
における、各機能ブロック間の入，出力端子位置を決定
し、かつ配線を行う第１の実施例の模式的な平面図であ
る。
における、各機能ブロック間の入，出力端子位置を決定
し、かつ配線を行う第１の実施例の模式的な平面図であ
る。
第１図のように、ここでは５個の機能ブロックＡ〜Ｅを
所要位置に配設した例を示している。各機能ブロックＡ
〜Ｅでは、未だにマスクパターン設計は行われていな
い。このような、機能ブロックの配列において、機能ブ
ロックＡと機能ブロックＢ間を接続する配線ａの設計に
際しては、先ず各機能ブロックＡとＢの中心点OA,OBを
求めるとともに、その上で各ブロックの中心点OA,OBを
直線lABで結び、この直線lABと機能ブロックＡ及び機能
ブロックＢの各ブロック辺との交点を夫々入，出力端子
1,2として定義している。
所要位置に配設した例を示している。各機能ブロックＡ
〜Ｅでは、未だにマスクパターン設計は行われていな
い。このような、機能ブロックの配列において、機能ブ
ロックＡと機能ブロックＢ間を接続する配線ａの設計に
際しては、先ず各機能ブロックＡとＢの中心点OA,OBを
求めるとともに、その上で各ブロックの中心点OA,OBを
直線lABで結び、この直線lABと機能ブロックＡ及び機能
ブロックＢの各ブロック辺との交点を夫々入，出力端子
1,2として定義している。
同様の方法で、機能ブロックＢと機能ブロックＣ或いは
機能ブロックＡと機能ブロックＣの各間の配線b,cの設
計も、各ブロックの中心点OA,OB,OCを求め、その上で、
これらを直線lBC,lACで結び、これら直線とブロック辺
との交点を入，出力端子3,4及び5,6として求めている。
機能ブロックＡと機能ブロックＣの各間の配線b,cの設
計も、各ブロックの中心点OA,OB,OCを求め、その上で、
これらを直線lBC,lACで結び、これら直線とブロック辺
との交点を入，出力端子3,4及び5,6として求めている。
このようにして求められた入，出力端子を基に、第２図
に示すように概略配線経路が求められる。すなわち、端
子1,2又は端子5,6のように、対の端子が存在する機能ブ
ロック辺が互いに平行に対向している場合には、機能ブ
ロック辺に垂直な線分で、端子間の中心位置まで互いに
線分を引き、その間を機能ブロック辺と平行な線分で結
ぶ形で配線経路を求める。また、端子3,4のように、対
の端子のブロック辺が直交する場合には、夫々の端子か
らブロック辺に垂直な線分を互いに交わるまで引いてこ
れを配線経路とする。
に示すように概略配線経路が求められる。すなわち、端
子1,2又は端子5,6のように、対の端子が存在する機能ブ
ロック辺が互いに平行に対向している場合には、機能ブ
ロック辺に垂直な線分で、端子間の中心位置まで互いに
線分を引き、その間を機能ブロック辺と平行な線分で結
ぶ形で配線経路を求める。また、端子3,4のように、対
の端子のブロック辺が直交する場合には、夫々の端子か
らブロック辺に垂直な線分を互いに交わるまで引いてこ
れを配線経路とする。
そして、このようにして設定した配線経路が、例えば端
子3,4を結ぶ配線ｂのように他の機能ブロックＥ上で折
れ曲がっている場合には、第３図に示すように、この折
れ曲がり部を機能ブロックＥ外に追い出すように配線を
修正している。
子3,4を結ぶ配線ｂのように他の機能ブロックＥ上で折
れ曲がっている場合には、第３図に示すように、この折
れ曲がり部を機能ブロックＥ外に追い出すように配線を
修正している。
したがって、この方法によれば短時間で各機能ブロック
における入，出力端子を決定でき、かつ各端子を接続す
る配線を最短距離で設計できる。
における入，出力端子を決定でき、かつ各端子を接続す
る配線を最短距離で設計できる。
第４図乃至第７図は本発明の第２実施例を示す図であ
り、ここでは８個の機能ブロックＡ〜Ｈを配設した例を
示している。
り、ここでは８個の機能ブロックＡ〜Ｈを配設した例を
示している。
第４図は前記第１実施例と同様に、各機能ブロック（こ
こでは機能ブロックA,B,Cを結ぶ例を示している）の各
中心点OA,OB,OCを求め、これら中心点を結んで入，出力
端子１〜６を決定する方法を示している。続いて、第５
図に示すように、各端子１と2,3と4,5と６を夫々前記第
１実施例と同様にブロック辺と平行又は垂直な線で結ん
で配線経路を設定する方法を示している。
こでは機能ブロックA,B,Cを結ぶ例を示している）の各
中心点OA,OB,OCを求め、これら中心点を結んで入，出力
端子１〜６を決定する方法を示している。続いて、第５
図に示すように、各端子１と2,3と4,5と６を夫々前記第
１実施例と同様にブロック辺と平行又は垂直な線で結ん
で配線経路を設定する方法を示している。
しかる後、この実施例では第６図に示すように、第５図
で求めた配線経路において、対の端子1,2のように、各
端子が存在する機能ブロック辺が互いに平行に対向さ
れ、かつ各対向辺が流さ方向に重なりを持つ場合に、重
なり部分の中心に端子1,2の位置を移動させてこれを新
たな端子１′,2′として設定し、これら端子１′,2′と
を直線で結んで配線経路ａを求めている。
で求めた配線経路において、対の端子1,2のように、各
端子が存在する機能ブロック辺が互いに平行に対向さ
れ、かつ各対向辺が流さ方向に重なりを持つ場合に、重
なり部分の中心に端子1,2の位置を移動させてこれを新
たな端子１′,2′として設定し、これら端子１′,2′と
を直線で結んで配線経路ａを求めている。
なお、第７図に示すように、ブロック辺が直交する場合
に、配線ｂの折り曲げ部分が他の機能ブロック上に位置
されるときには、第１実施例と同様に配線を機能ブロッ
ク外に追い出すように設定することは勿論である。
に、配線ｂの折り曲げ部分が他の機能ブロック上に位置
されるときには、第１実施例と同様に配線を機能ブロッ
ク外に追い出すように設定することは勿論である。
この実施例においても、各機能ブロックにおける入，出
力端子を迅速に決定でき、かつ各端子間を最短距離で結
ぶ配線を設計できる。
力端子を迅速に決定でき、かつ各端子間を最短距離で結
ぶ配線を設計できる。
以上説明したように本発明は、機能ブロックの中心点間
を結び、その線分と機能ブロック辺の交点を入，出力端
子と定義し、各入，出力端子をブロックと垂直及び平行
な方向に結んで配線経路を設定しているので、短時間で
各入，出力端子の位置設定を行うことができ、かつ最短
の配線を設計することができる。
を結び、その線分と機能ブロック辺の交点を入，出力端
子と定義し、各入，出力端子をブロックと垂直及び平行
な方向に結んで配線経路を設定しているので、短時間で
各入，出力端子の位置設定を行うことができ、かつ最短
の配線を設計することができる。
第１図乃至第３図は本発明の半導体集積回路の製造方
法、特に機能ブロックにおける入，出力端子とそれを接
続する配線経路の設計方法の第１実施例を工程順に説明
するための模式的な平面図、第４図乃至第７図は本発明
の第２実施例を工程順に説明するための模式的な平面図
である。 １〜6,1′,2′……入，出力端子、Ａ〜Ｈ……機能ブロ
ック、ａ〜ｃ……配線経路。
法、特に機能ブロックにおける入，出力端子とそれを接
続する配線経路の設計方法の第１実施例を工程順に説明
するための模式的な平面図、第４図乃至第７図は本発明
の第２実施例を工程順に説明するための模式的な平面図
である。 １〜6,1′,2′……入，出力端子、Ａ〜Ｈ……機能ブロ
ック、ａ〜ｃ……配線経路。
Claims (2)
- 【請求項１】複数の機能ブロツクを相互に接続する配線
経路をコンピュータ・エイデッド・デザイン法により設
計して半導体集積回路を製造する方法において、相互接
続する機能ブロックの各中心点を結ぶ直線と各機能ブロ
ックの辺の交点を夫々の入，出力端子として定義し、こ
れら入，出力端子から夫々ブロック辺に垂直な直線を引
き出し、各直線を直接交差させ或いはブロック辺に平行
な直線を介して交差させて最短の配線経路を構成したこ
とを特徴とする半導体集積回路の製造方法。 - 【請求項２】配線経路が他の機能ブロック上を通過する
場合に、この機能ブロックを迂回するように配線経路を
設定してなる特許請求の範囲第１項記載の半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5995187A JPH0795561B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5995187A JPH0795561B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226941A JPS63226941A (ja) | 1988-09-21 |
| JPH0795561B2 true JPH0795561B2 (ja) | 1995-10-11 |
Family
ID=13127960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5995187A Expired - Lifetime JPH0795561B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795561B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020099473A1 (en) * | 2000-11-08 | 2002-07-25 | Paul Amadeo | Integrated computer-aided design (CAD) and robotic systems for rapid prototyping and manufacture of smart cards |
-
1987
- 1987-03-17 JP JP5995187A patent/JPH0795561B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63226941A (ja) | 1988-09-21 |
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