JPH0748520B2 - 半導体集積回路の配線設計方法 - Google Patents
半導体集積回路の配線設計方法Info
- Publication number
- JPH0748520B2 JPH0748520B2 JP63242713A JP24271388A JPH0748520B2 JP H0748520 B2 JPH0748520 B2 JP H0748520B2 JP 63242713 A JP63242713 A JP 63242713A JP 24271388 A JP24271388 A JP 24271388A JP H0748520 B2 JPH0748520 B2 JP H0748520B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- route
- terminals
- terminal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の配線設計方法に関し、特に２
つの論理機能ブロック間の配線経路決定方法に関する。
つの論理機能ブロック間の配線経路決定方法に関する。
近年の半導体装置の大規模化により、論理機能ブロック
をチップの最適位置に配置するというチップフロアプラ
ンが必要不可欠になっており、この分野にもコンピュー
タ支援による設計が適用されつつある。チップフロアプ
ランにおいては、ブロックを配置するのみならず、ブロ
ック間の配線領域を求めて配線を行なうことが重要であ
る。このブロック間の配線経路決定は、この配線領域の
算出と後の詳細配線（マスクパターンと同等な物理的意
味をもった配線）の最適化の為に行なわれる。
をチップの最適位置に配置するというチップフロアプラ
ンが必要不可欠になっており、この分野にもコンピュー
タ支援による設計が適用されつつある。チップフロアプ
ランにおいては、ブロックを配置するのみならず、ブロ
ック間の配線領域を求めて配線を行なうことが重要であ
る。このブロック間の配線経路決定は、この配線領域の
算出と後の詳細配線（マスクパターンと同等な物理的意
味をもった配線）の最適化の為に行なわれる。
従来の配線経路決定方法としては、チャネル交叉グラフ
でモデル化する方法がある（山田博編「VLSIコンピュー
タのCAD」産業図書発行）。この方法を図面により説明
する。
でモデル化する方法がある（山田博編「VLSIコンピュー
タのCAD」産業図書発行）。この方法を図面により説明
する。
第５図はブロック配置の一例の平面図であり、チップ
（外枠）３の中に、機能ブロック５〜８が配設されてい
る場合を示している。この第５図のブロック配置に対す
るチャネル交叉グラフ図が第６図である。枝60〜72を配
線チャネル（ブロック間の配線領域）に、節点50〜59を
配線チャネルの交叉点に対応させて第６図を作成する。
配線経路を決定する際には、端子から端子まで節点を通
過しながら経路を求める。この際、枝には節点間の距離
の他に配線チャネルの混雑度も重みとして加えておき、
最適の配線を選択する。
（外枠）３の中に、機能ブロック５〜８が配設されてい
る場合を示している。この第５図のブロック配置に対す
るチャネル交叉グラフ図が第６図である。枝60〜72を配
線チャネル（ブロック間の配線領域）に、節点50〜59を
配線チャネルの交叉点に対応させて第６図を作成する。
配線経路を決定する際には、端子から端子まで節点を通
過しながら経路を求める。この際、枝には節点間の距離
の他に配線チャネルの混雑度も重みとして加えておき、
最適の配線を選択する。
上述した従来の配線経路決定方法は、配線の通過できる
論理機能ブロックが存在する場合、グラフ上でうまく節
点及び枝を設定できないため、ブロック間の配線チャネ
ルに配線を通さなければならず、チップサイズの増大を
招くという欠点がある。
論理機能ブロックが存在する場合、グラフ上でうまく節
点及び枝を設定できないため、ブロック間の配線チャネ
ルに配線を通さなければならず、チップサイズの増大を
招くという欠点がある。
本発明の目的は、このような欠点を除き、配線チャネル
以外にも配線経路を設定できるようにして、チップサイ
ズを縮小した半導体集積回路の配線設計方法を提供する
ことにある。
以外にも配線経路を設定できるようにして、チップサイ
ズを縮小した半導体集積回路の配線設計方法を提供する
ことにある。
本発明の半導体集積回路の配線設計方法の構成は、半導
体基板上に配置された複数個の論理機能ブロック間の接
続すべき第１および第２の端子を対角の２頂点とする矩
形を形成して初期配線経路とし、前記第１の端子から前
記初期配線経路上を右回りおよび左回りに検索し、その
配線経路が前記論理機能ブロックのうち配線禁止論理機
能ブロックにぶつかった時にその配線経路に折れ曲がり
点を挿入し、その経路長が短かくなる方向に前記配線禁
止論理機能ブロック外にその配線経路を移動させる操作
を、前記第２の端子にぶつかるまで繰り返し、前記左回
りおよび右回り経路のうち短かい方を選択して前記第１
および第２の端子間の配線経路とすることを特徴とす
る。
体基板上に配置された複数個の論理機能ブロック間の接
続すべき第１および第２の端子を対角の２頂点とする矩
形を形成して初期配線経路とし、前記第１の端子から前
記初期配線経路上を右回りおよび左回りに検索し、その
配線経路が前記論理機能ブロックのうち配線禁止論理機
能ブロックにぶつかった時にその配線経路に折れ曲がり
点を挿入し、その経路長が短かくなる方向に前記配線禁
止論理機能ブロック外にその配線経路を移動させる操作
を、前記第２の端子にぶつかるまで繰り返し、前記左回
りおよび右回り経路のうち短かい方を選択して前記第１
および第２の端子間の配線経路とすることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するフロー図であ
る。まず、ステップ101でチップ内のブロック間の相互
に配線すべき２端子を選び、ステップ102で選んだ２端
子の一方を始点、他方を終点とする。これら２端子のど
ちらを始点，終点にするかは、座標値の大小、入力ファ
イルの格納順等により選択される。次に、ステップ103
で始点，終点を対角の２頂点とする矩形を発生し、ステ
ップ104で始点から右まわりおよび左まわりに矩形の辺
上を走査する。さらにステップ105で配線禁止ブロック
にぶつかれば折れ曲がり点を挿入し、線分を配線経路が
短かくなる方向に配線禁止ブロック外へ移動する。ステ
ップ106で終点の検出を行ない、終点に到達するまでス
テップ105を繰り返す。終点に達した場合、ステップ107
で右回り、左回りのうち距離の短い方を選び配線経路と
する。
る。まず、ステップ101でチップ内のブロック間の相互
に配線すべき２端子を選び、ステップ102で選んだ２端
子の一方を始点、他方を終点とする。これら２端子のど
ちらを始点，終点にするかは、座標値の大小、入力ファ
イルの格納順等により選択される。次に、ステップ103
で始点，終点を対角の２頂点とする矩形を発生し、ステ
ップ104で始点から右まわりおよび左まわりに矩形の辺
上を走査する。さらにステップ105で配線禁止ブロック
にぶつかれば折れ曲がり点を挿入し、線分を配線経路が
短かくなる方向に配線禁止ブロック外へ移動する。ステ
ップ106で終点の検出を行ない、終点に到達するまでス
テップ105を繰り返す。終点に達した場合、ステップ107
で右回り、左回りのうち距離の短い方を選び配線経路と
する。
このフロー図を第２図（ａ）〜（ｃ）のチップレイアウ
ト図により説明する。
ト図により説明する。
ここで配線は２層Al配線を用い、原則として論理機能ブ
ロック内は第１層Al配線のみを使用し、ブロック間の配
線は第１層および第２層Al配線を用いる。図において、
１はチップ、10〜17は第２層Al配線の通過できるブロッ
ク、20〜23は第２層Al配線の通過できない配線禁止ブロ
ックで、例えばRAM,ROM,RLA等のダイナミック動作をす
るもの、または既にブロック内に第２層Al配線を使用し
ているもの等がある。また、a,b,c,dは始点端子Ａおよ
び終点端子Ｂを対角の２頂点とする矩形の４辺を示す。
ロック内は第１層Al配線のみを使用し、ブロック間の配
線は第１層および第２層Al配線を用いる。図において、
１はチップ、10〜17は第２層Al配線の通過できるブロッ
ク、20〜23は第２層Al配線の通過できない配線禁止ブロ
ックで、例えばRAM,ROM,RLA等のダイナミック動作をす
るもの、または既にブロック内に第２層Al配線を使用し
ているもの等がある。また、a,b,c,dは始点端子Ａおよ
び終点端子Ｂを対角の２頂点とする矩形の４辺を示す。
第２図（ａ）において、始点の端子Ａから辺ａに沿って
走査を開始すると、まず配線禁止ブロック20に到達す
る。そこで折れ曲がり点を挿入し、第２図（ｂ）に示す
様に、辺ａを線分a1,a2,a3に分割し、線分a3をブロック
20外になるように移動する。この場合、ブロック20の上
へ移動するかブロック20の下へ移動するかは、ブロック
下に移動した方が経過が短かくなるのでブロック下に移
動する方を選択する。
走査を開始すると、まず配線禁止ブロック20に到達す
る。そこで折れ曲がり点を挿入し、第２図（ｂ）に示す
様に、辺ａを線分a1,a2,a3に分割し、線分a3をブロック
20外になるように移動する。この場合、ブロック20の上
へ移動するかブロック20の下へ移動するかは、ブロック
下に移動した方が経過が短かくなるのでブロック下に移
動する方を選択する。
これを終点Ｂに到達するまで右回り、左回り両辺につい
て繰返した時のチップレイアウトおよび配線経路を第２
図（ｃ）に示す。ここで経路Ａ−a1−a3−a4−a5−ｂ−
Ｂと、経路Ａ−ｃ−d1−d2−d3−d4−Ｂとを比べると、
前者の方が距離が短かいので、前者を配線経路として採
用する。
て繰返した時のチップレイアウトおよび配線経路を第２
図（ｃ）に示す。ここで経路Ａ−a1−a3−a4−a5−ｂ−
Ｂと、経路Ａ−ｃ−d1−d2−d3−d4−Ｂとを比べると、
前者の方が距離が短かいので、前者を配線経路として採
用する。
第３図は本発明の第２の実施例を説明するフロー図であ
る。本実施例の第１の実施例との相違点は、接続すべき
端子が複数個ある時の処理が加わる点である。ステップ
201で相互に接続すべき等電位端子すべて選び出し、ス
テップ202で選び出した等電位端子の各々のついて一番
距離の短い等電位端子との間で両端子を対角の２頂点と
する矩形を発生し、ステップ203で各々の矩形で始点，
終点を決め、ステップ204で矩形の面積の大きい順に、
第１の実施例のステップ104〜106の処理を実行し、ステ
ップ205で複数本の等電位端子間経路に対し、最も経路
の短かくなるものを選び配線経路とする。
る。本実施例の第１の実施例との相違点は、接続すべき
端子が複数個ある時の処理が加わる点である。ステップ
201で相互に接続すべき等電位端子すべて選び出し、ス
テップ202で選び出した等電位端子の各々のついて一番
距離の短い等電位端子との間で両端子を対角の２頂点と
する矩形を発生し、ステップ203で各々の矩形で始点，
終点を決め、ステップ204で矩形の面積の大きい順に、
第１の実施例のステップ104〜106の処理を実行し、ステ
ップ205で複数本の等電位端子間経路に対し、最も経路
の短かくなるものを選び配線経路とする。
第４図（ａ），（ｂ）は第３図の様子を説明するチップ
レイアウト図で、ブロック間配線は２層のAl配線を用い
る。第４図（ａ）において、1c〜1kは第２層Al配線が通
過できるブロック、２はチップ,24〜25は第２層Al配線
が通過できないブロック、C,D,Eは等電位端子、e,f,l,k
は端子C,Eを対角の２頂点とする矩形,g（＋ｆ）,h,i,j
は端子D,Eを対角の２頂点とする矩形である。端子Ｃは
端子Ｅに最も近く、端子Ｄは端子Ｅに最も近く、端子Ｅ
は端子Ｃに最も近くなっているため、この２つの矩形が
選ばれる。この２つの矩形に対し第１の実施例と同様の
処理を行なった結果が第４図（ｂ）であり、この場合の
配線経路はＣ−ｅ−ｆ−E,D−ｈ−ｇ−ｆ−Ｅが最短と
なる。
レイアウト図で、ブロック間配線は２層のAl配線を用い
る。第４図（ａ）において、1c〜1kは第２層Al配線が通
過できるブロック、２はチップ,24〜25は第２層Al配線
が通過できないブロック、C,D,Eは等電位端子、e,f,l,k
は端子C,Eを対角の２頂点とする矩形,g（＋ｆ）,h,i,j
は端子D,Eを対角の２頂点とする矩形である。端子Ｃは
端子Ｅに最も近く、端子Ｄは端子Ｅに最も近く、端子Ｅ
は端子Ｃに最も近くなっているため、この２つの矩形が
選ばれる。この２つの矩形に対し第１の実施例と同様の
処理を行なった結果が第４図（ｂ）であり、この場合の
配線経路はＣ−ｅ−ｆ−E,D−ｈ−ｇ−ｆ−Ｅが最短と
なる。
この実施例では多点間接続の配線に対し適用可能であ
る。
る。
以上説明したように本発明は、相互に接続すべき２端子
を対角の２頂点とする矩形を発生し、配線通過禁止ブロ
ックを通過する毎にそこを避けることにより、配線通過
可能ブロック上を通過する配線経路を有効・容易に設定
でき、チップサイズを縮小すると共に、設計工期を短縮
できるという効果がある。
を対角の２頂点とする矩形を発生し、配線通過禁止ブロ
ックを通過する毎にそこを避けることにより、配線通過
可能ブロック上を通過する配線経路を有効・容易に設定
でき、チップサイズを縮小すると共に、設計工期を短縮
できるという効果がある。
第１図は本発明の第１の実施例を説明するフロー図、第
２図（ａ）〜（ｃ）は第１の実施例を説明するチップの
フロアレイアウト図、第３図は本発明の第２の実施例を
説明するフロー図、第４図（ａ），（ｂ）は第２の実施
例を説明するチップのフロアレイアウト図、第５図は従
来例を説明する為のチップのフロアレイアウト図、第６
図は従来例のチャネル交叉グラフ図である。 １〜３…チップ（外枠）、５〜8,10〜19,1a〜1k…第２
層Al配線が通過できる論理機能ブロック、20〜24…第２
層Al配線が通過できない論理機能ブロック,A〜Ｅ…端
子、ａ〜ｋ…矩形を構成する辺、al〜a3,d1〜d4,j1〜j
2,k1〜k3…各辺a,d,j,kに折れ曲がり点を挿入してでき
た線分、50〜59…チャネル交叉グラフの節点、60〜73…
チャネル交叉グラフの枝、101〜107,201〜205…処理ス
テップ。
２図（ａ）〜（ｃ）は第１の実施例を説明するチップの
フロアレイアウト図、第３図は本発明の第２の実施例を
説明するフロー図、第４図（ａ），（ｂ）は第２の実施
例を説明するチップのフロアレイアウト図、第５図は従
来例を説明する為のチップのフロアレイアウト図、第６
図は従来例のチャネル交叉グラフ図である。 １〜３…チップ（外枠）、５〜8,10〜19,1a〜1k…第２
層Al配線が通過できる論理機能ブロック、20〜24…第２
層Al配線が通過できない論理機能ブロック,A〜Ｅ…端
子、ａ〜ｋ…矩形を構成する辺、al〜a3,d1〜d4,j1〜j
2,k1〜k3…各辺a,d,j,kに折れ曲がり点を挿入してでき
た線分、50〜59…チャネル交叉グラフの節点、60〜73…
チャネル交叉グラフの枝、101〜107,201〜205…処理ス
テップ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 7623−5Ｌ Ｇ０６Ｆ 15/60 ３７０ Ｐ
Claims (1)
- 【請求項１】半導体基板上に配置された複数個の論理機
能ブロック間の接続すべき第１および第２の端子を対角
の２頂点とする矩形を形成して初期配線経路とし、前記
第１の端子から前記初期配線経路上を右回りおよび左回
りに検索し、その配線経路が前記論理機能ブロックのう
ち配線禁止論理機能ブロックにぶつかった時にその配線
経路に折れ曲がり点を挿入し、その経路長が短かくなる
方向に前記配線禁止論理機能ブロック外にその配線経路
を移動させる操作を、前記第２の端子にぶつかるまで繰
り返し、前記左回りおよび右回り経路のうち短かい方を
選択して前記第１および第２の端子間の配線経路とする
ことを特徴とする半導体集積回路の配線設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242713A JPH0748520B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体集積回路の配線設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242713A JPH0748520B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体集積回路の配線設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289343A JPH0289343A (ja) | 1990-03-29 |
| JPH0748520B2 true JPH0748520B2 (ja) | 1995-05-24 |
Family
ID=17093135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242713A Expired - Lifetime JPH0748520B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体集積回路の配線設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748520B2 (ja) |
-
1988
- 1988-09-27 JP JP63242713A patent/JPH0748520B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0289343A (ja) | 1990-03-29 |
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