JPS62248237A - 集積回路チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路チップに関し、そして更に詐−ｉ　Ｘ
　ｘ従来の技術及び発明が解決しようとする問題点。

最近超ＬＳＩ回路を特徴づけている顕微鏡的な大きさの
回路素子を引き出すことは設計者にとって不可能である
から、回路は初めに回路の最終大きさを何回も紙上に精
密に記される。作られた第１のマツプ（＋＋＋ａｐ）は
電子論理ブロック（ゲート、インバーダ等）の集りを示
している。これはそれから、シリコン又は他の半導体内
に造られたときに必要な機能を果たす電気的素子（トラ
ンジスタ、抵抗体等）のダイアグラムに変えられる。チ
ップの製造に使用されるホトマスクを発生するのに必要
なすべてのデータはこの図の中に含まれている。

ホトマスクの図を必要な最終の大きさに縮小するために
一連の写真の縮小が使用される。

集積回路設計の増大する複雑化に対処するために、自動
化された細胞式の（ｃｅｌｌｕｌａｒ）又は基本単位組
合せ形式の（ｍｏｄｕｌａｒ）レイアウトシステムを使
用することが提案されてきた。このようなシステムでは
、各々の１つが論理ナンド（ＮＡＮＤ）ゲートの如き電
気的論理機能を表わしている標準［セル（ｃｅｌｌ）　
Ｊノアミリ（ｆａｍｉｌｙ）は機能的ダイアダラムによ
つれ表わされ、且つまたセルの動作を実際にシミュレー
トする完全に試験されたコンピュータモデルの如く記憶
される。論理回路の設計において、標準セルはビルのブ
ロックの如く使用され、且つ必要な機能を発生するため
に組合わされる。論理セルは、コンピュータプログラム
によって、端子に表示されている対応する、立証された
回路レイアウト内にコンピュータプログラムによって移
される。従って集積回路設計者は、それ等がシリコン内
にインプレーメントされるが、物理的形状、接続の配置
及びチップの実際のレイアウトに必要な他の詳細を示し
ている形状である正確を形状でない標準セルを操作する
ことができる。ナンド及びノアゲート、カウンタ及び信
号イソバー々−ｔハｉ１ｎ　〜鯛継ふＩし小々−ノＩ＋
、−）　　　手へ　七　μｍＣ入力と出力の位置の如き
パラメータを左右する記憶したルール（ｒｕｌｅ＞に一
致しなければならない。

またセルは電気的及び論理的に互に両立できなければな
らない、細胞式の設計方法では、標準セルの内部詳細は
既に設計され、且つ検査されており、従って新しいチッ
プ設計を生成する際にかなりの量の設計作業をなくす。

セルを使用して集積回路を生成する最も簡単なアプロー
チにおいて、列及びトラック（ｒａｗ　　ａｎｄｔｒａ
ｃｋ）アプローチが使用される。このアプローチは列を
作るためにチップレイアウト内に並んで置かれている均
一な高さの長方形のセルを使用する。

集積回路は、相互接続又は列間のスペース内にルートを
設けたトラックを備えているいくつかのこれ等の列を含
んでいる。相互接続パターンを簡単化するために、グリ
ッド輸ｒｉｄ）システムが使用されていて、すべてのセ
ルの高さはコモン数（ｃｏ輪−ｏｎ　ｎｕｍｂｅｒ）の
グリッド間隔であり、そしてそれ等の幅は整数（ｉｎｔ
ｅｇｒａｌ　ｎｕｍｂｅｒ）のグリッド間隔に制限され
る。各々のセル上の相互・接続点は、ド線に沿って延び
ており、水平な相互接続リンクはセル列の底部縁の下に
作られる。相互接続パターンはいくつかの列のグリッド
を収り上げる（ｔａｋｅ　ｕｐ）ことができ、且つチッ
プ内のポリシリコン又は金属のいくつかのレベルを占め
ることができる。配置において、セルは最大バッキング
密度及び最小相互接続のために、セルを反転することが
知られており（頂部対底部、又は四部対側部）、この機
能はコンピュータエイデツドの（ｃｏ債ｐｕｔｅｒ−ａ
ｉｄｅｄ）設計に使用して容易に達成される。

例えば、集積回路セル列の底部に沿って、専用（ｄｅｄ
ｉｃａｔｅｄ）相互接続領域の使用に加えて、隣接する
セルの側部間に接続部を提供することが知られている６
従って、このようなセルの頂部縁及び底部縁で終ってい
る入力及び出力ラインに加えて、このようなセルはまた
それぞれのセル側部に１度近くで終っている入力及び出
力ラインを有している。セルは、２つの隣接するセルが
列に置かれているとき、１つのセルの出力ライン端（又
は接続点）は次の隣接するセルの入力ラインの接続点に
対して所定の場所を有するように設計される。その結果
、設計段階において、所定の相互接続ラインを２端部に
接合し、そして第１のセルの側部にある出力をセル間の
概念的（ｎａｔｉｏｎａｌ）境界を横切って次のセルの
側部にある入力に適用するコンピュータによる設計プロ
セスにおいてルーチンが初期設定されることができる。

セル列間の専用相互接続スペースが不要であることは明
らかである。

これからは、境界を横切るこれ等の側部にある（ｓｉｄ
ｅ　−５ｉｔｅｄ）接続は［接合セル（ｊｏｉｎ　ｃｅ
ｌｌ）Ｊと呼ぶ。

回路論理機能を行なうために、しばしば２つの特定のセ
ルの並列及び直列接続の双方が必要である。セルが会合
する並列接続に対して、２つのセル論理素子への共通入
力か又は２つのセル論理素子からの共通出力のいづれか
がある。他の共通接続は、セル境界の外側であって、セ
ル列の頂部又は底部に沿って専用相互接続によってのみ
製作されることができる。

標準セルの入力及び出力は、１方のセルの接続点を他方
のセルの接続点に接合するためにチップ上に形成された
メタル及び／又はポリシリコン層内に伝導ラインを形成
することによって相互に接続される。メタル及びポリシ
リコン層双方における入力及び出力に対する接近は、相
互接続径路が交差しなければならない場合有利である、
というのは１方向における導体径路は１方の伝導層内に
延びることができ、一方垂直な径路が他方の伝導層内に
延びることができるからである。

本質的には各々のセル内に専用入力側及び専用出力側が
あり、そして信号がセルを通って本質的に一方向に伝播
するこの従来の設計様式はセル外部の相互接続領域に費
用がかかる。各々のセルの境界（ｃｏｎｆｉｎｅ）内の
いくつかの導体領域を犠牲にして、これ等のオフ・セル
（ｏｆｆ−ｃｅｌｌ）相互接続部の多くは除かれること
ができる。

本発明によれば、複数の集積回路セルを有していて、セ
ルの各々がその中に論理素子を有している集積回路チッ
プが提供される、この論理素子はセルの両側からの入力
ラインと、セルの両側への出力ラインとを有しており、
入力ライン及び出力ラインは接続点で終わっており、そ
して接合セルが１方のセルの１方の側における少なくと
も１つの接続点を隣接するセルの１方側における接続点
に接合している。

好ましくは、各々のセルの側部における接続点は等距離
にされており、そしてセルの１方の側における対の接４
続点はセルの他方の側における間隔をへだてた接続点と
同様にセルの底部または頂部境界から等距離である。

各々の論理素子に関連した入力及び出力ラインは垂直方
向に一致した接続点を生成するようにすることができ、
これによって隣接するセル間の相互接続が複数の別々の
導体レベルの１つ内に製作されることができ、導体レベ
ルは互いに絶縁され路は好ましくは下部ポリシリコン伝
導層と上部アルミニウム伝導層とを有している。

セルと、入力及び出力ラインの接続点は好ましくはカー
テシアン（Ｃａｒｔｅｓｉａｎ）グリッドシステム上に
配置されており、セル領域は長方形形状である。

各々のセルはその中に含まれている論理素子の大きさに
よって高さにおいてプリセット数（ｐｒｅｓｅｔ　ｎｕ
ｍｂｅｒ）のグリッドスペーシング（ｇｒｉｄｓｐａｃ
　ｉＢ）を占め、そして幅において整数（ｉｎｔｅｇｅ
ｒｎｕＩＩｂｂｅｒ）のグリッドスペーシングを占める
ことができる。集積回路内のセルのいくつかは鏡像、即
ち他のセルの逆であることができる。接合セルは好まし
くは短い線形の長さの導体を具備する。

入力及び出力ラインを各々のセルの両側部に通じること
によって、２つのセルは並んで配置されて、それ等の闇
に直列の接続を提供することができ、又は２つのセルの
一方を反転して、接続様式を変えてセル間に並列接続を
提供することができる。

本発明の実施態様を添付図面を参照して実施例により説
明する。

実施例 第１図を詳細に参照すると、この概略図は本発明を具体
化している集積回路チップ部分上の論理セル１４．１６
の配置を示している。第１の論理セル１４は高さ「ｈｊ
及び長さ「１１」を有しており、且つ論理素子１８を含
んでいる。第１の入力ライン１１は境界位ＴＩ（ｂｏｕ
ｎｄａｒｙ　ｐｏｓｉｔｉｏｎ）Ａから論理素子１８に
延びており、そして第２の入力ライン１０は位Ｉｎから
論理素子に延びている。

位ｆｉＡ及びＢは長方形セル（ｃｅｌｌ　ｒｅｃｔａｎ
ｇｌｅ）の側部において対角線に対向している。対応す
る出力ライン２１及び２０が論理素子から位置Ｃ及びＤ
に延びており、この場合、Ｃ及びＤはセル境界」二にあ
り、且つ対角線的に対向する点にある。位１４Ｂ及びＤ
は双方ともセルの頂部側、即ちオリジン（ｏｒｉｇｉｎ
）から距離ＩｓＪにあり、そして位置Ａ及びＤは位′ａ
、Ｂ及びＣの間隔と同じ間隔ｒｄＪを有している。

集積回路セル１６は、論理セル１４に等しい高さと、論
理素子１８よりも小さい面積を有している論理素子２５
によって多少「１１」よりも短い長さ１１２」とを有し
ている。セル１６の内部接続機構は本質的には右に移さ
れたセル１４の機構である。従って入力１１及び１０は
それぞれ点Ｃ及びＥから論理素子２５に延びており、そ
して出力２０及び２１はそれぞれ点Ｂ及びＦに現われる
。

論理セル１４の出力２１及び論理セル１６の入力１１は
それぞれ点Ｃにおいて終り、そして初まっており、一方
論理セル１４の入力１０及び論理セル１６の出力は点Ｂ
で終っていることは理解されるであろう。

実際に、入力及び出力ラインのすべてはセル間の境界の
近くで終っている０本実施態様では、Ｃの近くで終って
いるライン間に接続が存在しないが、Ｂで終っているラ
インは短い相互接続ライン、即ち接合セル（ｊｏｉｎｔ
　ｃｅｌｌ）　２２によって接合されている。接合相互
接続（ｊｕｎｃｔｉｏｎ　１ｎｔｅｒｃｏｎｎｅｃｔ）
を横切って、論理素子１８を通り、点りへの２つの論理
セル１４及び１６を通る電流径路を完成する。同じ論理
セル１８及び２５を使用する他の製作（ｉ＋ａｐｌｅｍ
ｅｎｔａｔｉｏｎ）において、接合相互接続部は、点Ｃ
に置かれており、従って直列な径路が点Ａから点Ｃを通
り点Ｆへ２つの論理素子１８．２５を通り延びているこ
とは認識されるであろう。

次に第２１；！！１を参照すると、２つのセルの他の配
置が示されている。ここで、論理素子２５は論理素子１
８論理素子１８に比べて反転されている（左から右に）
。２２及び２３において適用される接合セル（ｊｏｉｎ
ｔ　ｃｅｌｌ）では、結合した論理素子１８．２５への
入力は、Ｂ１における上部相互接続レベル（図示せず）
から生じ、そして出力はＣＩにおける上部相互接続レベ
ルに適用可能であり、従ってこの素子はり、及びＥＩの
双方に適用可能である追加の出力に平行に効果的に接続
される。

第３図を参照すると、この概略図は論理素子へ、且つそ
れからの入力及び出力ルートの１つの配置も二瞥プ１＼
１ 第４図及び第５図を参照すると、２つの入カッアゲート
と、インバータが示されている。論理素子及び示された
相互接続部はシリコンウェーハ（ｓｉｌｉｃｏｎ　ｗａ
ｆｅｒ）では、トランジスタ列及び導体領域のパターン
に対応している。しかし乍ら図に示されたコンダクタラ
インの接続点はウェーハ形状に製作される導体の中心線
上の接続点に本質的に対応しており、且つセルの周辺３
２に対して正確に位置づけされている。

第６図を参照すると、１対の２・入力ノア（ＮＯＲ）ゲ
ートがＳＲフリップフロップ配置で示されている。また
公知の集積回路セルを使用して製作されたＳＲフリップ
・フロップが第７図において比較のために示されている
。第６図の様式において、セル間の下部相互接続部３４
は第７図の単一のオン・セル（ｏｎ−ｅｅｌ　ｌ）相互
接続部３５に対応する。第２の相互接続部３６及びそこ
へ及びそこから延びている導線３７はオフ・セル（ｏｆ
ｆ−ｃｅｌｌ）相互接続部４３を使用せずに、第２のノ
アゲート３９から第１のノアゲート４０の入力へ出力を
戻す逆電流径路を製作するのに使用されている。

第８図及び第９図において、直列及び並列に接続された
インバータが示されており、−力筒１０図は公知の集積
回路セル技術において製作された並列に接続されたイン
バータ配置を示している。

第８図において、セルの各々を横切って逆電流路を許容
する追加の導体ライン４１は余分である。

しかし乍ら、並列インバータの場合には、第２の接続部
４２を形成することによって、逆の径路が製作され、そ
してオフ・セル相互接続部４３の必要性が除かれる。

示された実施例において、セルの各々は、論理素子が実
際に従属的（ｓｕｂｓｉｄｉａｒｙ）論理機能に分ｖ１
されることができないという意味で単純（ｐｒｉ＋ａｉ
ｔｉｖｅ）である、しかし乍ら２つの単純なセルを結合
することによって生成された組合せセルは、同じ位置関
係を有している入力及び出力が組合せセルの両側に適用
可能であるという意味で単純なセルにそれ自身類似して
いる。示された実施例において、隣接するセル間の接合
部は記号にとして示されている。実際に、回路設計ソフ
トウェアは導体の長さを位置決めするようにプログラム
される。これは好ましくは短く、且つ真直ぐであるが、
他の設計規準からみてセルライブラリ（ｃｅｌｌ　１ｉ
ｂｒａｒｙ）の使用に適切であれば多少長い、非線形で
あることができる０図に示された論理ダイアグラムをｉ
連のマスクに移すとき、及びマスクを集積回路ウェーハ
（ｗａｆｅｒ）に移すとき、単純な（ｐｒｉｍｉｔｉｖ
ｅ）　ｃｅｌｌ又は組合せセル間の境界が明らかでなく
、そして別々のセル接合部（ｊｏｉｎ　ｃｅｌｌ）が、
ある場所においてメタル　スパン（ｓｐａｎ　ｏｆｍｅ
ｔａｌ）がセル間の境界を横切っていても、明らかでな
いという意味で別々のセルの存在は失われる。

しかし乍ら、上記の特定の実施態では、チップのセルの
特質は、一連の論理素子において、素子の各々が２つの
入力及び２つの出力ラインを有していて、１方の入力及
び出力ラインの各々がセルのそれぞれ隣接する側の方に
直接導かれており、そｌ　フｌｈ　±ｔＴｓ　”Ｚ　＋
ｕ　１ｅ　ＬＩＪ４１Ｑ　ノ’ノＪｄ　Ｊ＊　＋シ小に
；　鉗ａｌｌｌ　メ方にループ化しているので分析の結
果明らかとなる。

第１１図を９禰すると、第５図に概略的に示されており
、且つ第１２図に概略的形式の回路で示されているＣＭ
ＯＳインバータのマスク線図が拡大尺度で示されている
。

セルの外部境界は５０で示されている。このインバータ
は作動のときｖＤＤが印加される（ａｐｐｌ　１ｅｄ）
頂部アルミニウム領域５２と、Ｖｇｓが印加される下部
アルミニウム領域５４とを有している。更に他のアルミ
ニウム領域が５６及び５８に置かれている。１つのポリ
シリコン区域６０がＰ・チャネルトランジスタ６２とｎ
・チャネルトランジスタ配ｆｆ６４との間に延びており
、そして小さいポリシリコン領域が６６に存在する。

すべての素子、即ち点６８において、アルミニウム及び
ポリシリコンの双方はセルの側部に接近して延びており
、ポリシリコンはアルミニウムと異なるウェーハレベル
にある。

右側において、（ｉ＞ポリシリコン領域６０及びアルミ
ニウム領域５８と（ｉｉ　）ポリシリコン領域６６及び
アルミニウム領域５６は、それぞれ垂直な接点７０及び
７２によって電気的に接合されている。接点７０は入力
ボートを表わしており、そして接点７２は出力ポートを
表わしている。

ポリシリコン区域６０及びアルミニウム区域５６は双方
ともそれ等のレベルにおいてセルの左側の方にわたって
延びている。例示されたインバータセルの左又は右に隣
りのセルとの所望の相互接続を達成するために、２つの
レベルのいづれかに、及び点６８の任意のものに接続が
行なわれることができる。セル接合場所は素子６８とし
て概略的に示されており、これは、前に示した如く、ポ
リシリコン又はアルミニウム金属レベルにあることがで
きる。この装置は第１図及び第２図に示された接続機構
のいづれかの製作（ｉｍｐｌｅａ＋ｅｎｔａ−ｔｉｏｎ
）を許容する。

第２のアルミニウムレベル（図示せず）と第１のアルミ
ニウムレベルとの間の接続を提供する道（ｖｉａｓ）　
７６．７８が第１１図に示されている。第２レベルアル
ミニウムは列に沿って選択されに位置にセルの列に入力
を提供し、そしてセルの列から出力を提供するのに使用
されることができる。

また第２レベルメタルは、セル接続部が道（νｉａ）位
置７６又は７８に作られなければ、ウェーハ内の一般的
経路指定（ｒｏｕｔｉｎｇ）に使用されることができる
。本質的には、セル列内に利用される接合セルが多けれ
ば多い稈、より多くの選択自由な入力又は出力端子場所
が第２レベルメタル相互接続ラインの経路指定のために
適位置７６．７８において適用可能となる。

第１図乃至第１１図の実施態様において、セルは長方形
である。しかし乍ら、適切なルートの（ｒｏｕｔｅｄ）
入力及び出力リード線を備えた他の多角形形状のセルを
有することも可能である。

−ヒ記の特定的な実施態様において、セルの２つの出力
接続点は１方のセルの端に対角線に配置されていて、２
つの入力接続部が他方の端に対角線に配置されていると
見做されることができる。セルブラン（ｃｅｌｌ　ｐｌ
＠ｎ）を反忙叶能にする（左から右）コンピューターア
イデッド（ｃｏ＋５ｐｕｌｅｒ−ａｉｄｅｄ）設計ルー
チンと共に、これは今までに説、明したセルの並列及び
直列接続を可能にする。

その他の実施態様昏こおいて（第１３図）　２つ′　の
人力■は１つ・の高さにおいて反対の側で接続点からと
られており、そして２つの出力Ｏは異なる高さにおいて
反対の側で接続点にとられている。

セルの必要な並列接続は隣接するセルを左から右に反転
することによって達成され（第１３（ａ）図）、そして
この直列配置は隣接するセルを頂部から底部に逆にする
ことによって達成される（第１３（ｂ）図）、シかし乍
ら、この解決法はセル列の頂部及び底部に、アース及び
供給電圧ラインに接続を作る困難性のために好ましくな
い７

【図面の簡単な説明】

第１図は１対の直列に接続された論理セルを有している
集積回路チップの部分の概略ＩＡである；第２図は第１
図に類似しているが、並列に接続された２つのこのよう
なセルを示している概略図第３図はセルの概略的回路図
を示している；第４図は本発明を具体化しているノアゲ
ートの概略的回路図を示している； 第５図は本発明を具体化しているインバータの概略的回
路図を示している； 第６図は本発明を具体化しているＳＲフリップ・フロッ
プの概略的回路図である； １従来技術１でマークされた第７図は公知の集積回路セ
ル技術を用いて製作されたＳ）ｔフリップ・フロップを
ホしている； 第８図及び第９図はそれぞれ本発明を具体化している直
列及びｔｌｔｐ列に接続されたインバータセルの概略的
回路図を示している； １従来技術１でマークされた第１０図は公知の集積回路
セル技術を使用している並列に接続されたインバータを
示している； 第１１図は第３図のセルの製造に使用されるスーパーイ
ンポーズしたホトマスクの概略を示している； 第１２図は標準シーモス（０ＭＯ８＞インバー夕の回路
線図である； 第１３（ａ）図及び第１３（ｂ）図は本発明の他の実施
態様を示している概略図である。 １０．１１−ｍ−人力ライン １４．１６−−−　論理セル １８．２５　・−ｍ−論理素子 ２１．２０−−一　出力ライン ３４．３５・−相互接続 ３７−−−　導線− ３９，４０−ｍ−ノアゲート ５６．５８−ｍ−アルミニウム領域 ６０．６ローーー　ポリシリコン領域 ’７０．”／３−ｍ−接点

Claims (1)

1. 【特許請求の範囲】 １、複数の集積回路セルを有しており、該セルの各々が
   多角形であり、そして各々のセルがその中に論理素子を
   有している集積回路チップにおいて、該論理素子が該セ
   ルの第１及び第２の側部におけるそれぞれ接続点からの
   入力ラインと、該セルの第１及び第２の側部におけるそ
   れぞれの接続点への出力ラインとを有しており、該１方
   の側部における入力及び出力接続点の相対的位置が該第
   ２の側部における入力及び出力接続点に等しく、そして
   該セルの１方の側部における少なくとも１つの接続点を
   隣接するセルの１方の側部における接続点に接合してい
   る接合セルを有していることを特徴とする集積回路チッ
   プ。 ２、該第２の側部の該入力及び出力接続点の位置が該第
   １の側部のそれぞれの該入力及び出力接続点位置に比べ
   て反転される特許請求の範囲第１項記載の集積回路チッ
   プ。 ３、該集積回路セルが長方形の形状である特許請求の範
   囲第１項記載の集積回路チップ。４、該接合セルが該接
   合セルによつて接合された隣接するセルの該入力／出力
   ラインの均質な延長部を形成している特許請求の範囲第
   １項記載の集積回路チップ。 ５、各々のセルの各々の側部における接続点が複数の接
   続レベルにある特許請求の範囲第１項記載の集積回路チ
   ップ。 ６、該接続レベルがポリシリコンのパターン層と、絶縁
   層によつてポリシリコンから分離されたアルミニウムの
   パターン層とを含んでいる特許請求の範囲第５項記載の
   集積回路チップ。 ７、該セル及び該接続点がグリッドシステム上に配置さ
   れている特許請求の範囲第１項記載の集積回路チップ。 ８、該セルの各々が、その中に含まれている論理素子の
   大きさによつて、高さにおいてプリセット数のグリッド
   スペーシングを占めており、そして幅において整数のグ
   リッドスペーシングを占めている更に特許請求の範囲第
   ７項記載の集積回路チップ。 ９、該セルの少なくとも１つが左対右の鏡像の如くウェ
   ーハ上に繰返されている特許請求の範囲第１項記載の集
   積回路チップ。 １０、並んだ関係に配置された１対のセルが、該セル間
   の境界を横切つてそれぞれの対の接合セルによつて相互
   に接続された双方の対の接続点を有している特許請求の
   範囲第１項記載の集積回路チップ。 １１、該第２の側部の該入力及び出力接続点の位置が該
   第１の側部のそれぞれの入力及び出力接続点に等しい特
   許請求の範囲第１項記載の集積回路チップ。 １２、該セルの少なくとも１つが頂部対底部反転の如く
   該ウェーハ上に繰返えされている特許請求の範囲第１１
   項記載の集積回路チップ。