JP4844080B2 - 印刷配線板及びその電源雑音抑制方法 - Google Patents

印刷配線板及びその電源雑音抑制方法 Download PDF

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Description

本発明は、印刷配線板及びその電源雑音抑制方法に関する。
通信機器やサーバ、ＰＣ（パーソナルコンピュータ）などの電子機器では大容量のデータを処理するため、動作周波数、信号転送速度が上昇している。このため、電源雑音も増大し、電源雑音による不具合等も発生している。製品の動作の安定化や品質向上等のために、電源雑音を抑制することが必要である。
従来、半導体装置（ＩＣ）の電源雑音を吸収し動作安定のためコンデンサを、ＩＣの周囲に実装していたが、近時の半導体デバイスの高速化に伴い、コンデンサがバイパスコンデンサの役割をしない、という問題が生じている。
図３は、コンデンサによる電源雑音吸収のメカニズムを模式的に例示する図である。ＩＣの動作により、電源・ＧＮＤ端子から発せられた電源雑音は、電源・ＧＮＤ層を介して、基板全体に伝播する。これは、電源層−ＧＮＤ層を２次元空間をもった伝送線路とみなすことができる。伝送線路をなす電源層−ＧＮＤ層間に、コンデンサ（いわゆる「バイパスコンデンサ」）が存在すると、その部分で、コンデンサによる特性インピーダンスの低下が発生する。これは、途中にインピーダンス不整合のある伝送線路とみなすことができる。一般に、伝送線路中に、インピーダンス不整合が発生すると、反射波が発生する。
伝送線路の特性インピーダンスをＺ０、コンデンサにより変化した特性インピーダンスをＺｃ、伝送線路を伝播する雑音電圧をＶｎとすると、コンデンサで反射する反射電圧Ｖｒは、次式（１）で表すことができる。
Ｖｒ＝Ｖｎ×（Ｚｃ−Ｚ０）／（Ｚｃ＋Ｚ０） …（１）
Ｚ０＞Ｚｃの場合には、反射電圧Ｖｒは負になり、ＩＣの電源端子とコンデンサまでの距離が十分短いと、雑音電圧Ｖｎと反射電圧Ｖｒが重なり合い、ＩＣの電源端子付近では雑音が小さくなる、という現象が発生する。
特に、Ｚ０よりもＺｃが十分小さいと、Ｖｒ＝−Ｖｎとなり、雑音電圧Ｖｎと反射電圧Ｖｒが重なり合いにより相殺され、理想的には、ＩＣの電源端子付近の雑音は０になる。このように、反射の原理により、バイパスコンデンサの動作の説明が可能である。
なお、特許文献１には、プリント配線層の同一層において、電源層と信号配線層と接地層を混在させ基板上の配線できる領域を有効に使用することで配線層数を削減可能とした構成が開示されている。これは、同一層において、電源層と信号配線層と接地層を混在させるというものであり、電源−接地層の間隙を狭めるものではない。
特開２００４−２８１７６８号公報
以下、ＧＮＤ層と電源層を含む印刷配線板およびコンデンサの特性インピーダンスについて検討してみる。図４に、基板（電源・グランド間）のインピーダンス特性の解析例を示す。横軸は周波数、縦軸はインピーダンスである。なお、図４には、後述される本発明の特性も示されている。
基板は、同一形状であるが、電源層−ＧＮＤ層の間隙（電源・グランド間の最小間隔、２．５倍、４倍での特性）を変化させており、電源層−ＧＮＤ層の間隙が狭いほど特性インピーダンスは小さくなることがわかる。
また図５にコンデンサのインピーダンス特性の解析例（静電容量1000pF、0.01uF、0.1uF、1uF、10uF、330uF）を示す。コンデンサの静電容量によって、共振周波数が異なり、共振周波数付近で特性インピーダンスが小さくなる。
さらに、図４と図５を比較すると、数１００ＭＨｚ以上では、コンデンサの特性インピーダンスが基板の特性インピーダンスを上回るため、式（１）を適用すると、反射電圧Ｖｒは正値となり、電源雑音の抑制の効果を奏し得ない。すなわち、数１００ＭＨｚ以上の雑音成分に対しては、コンデンサ（バイパスコンデンサ）による、電源雑音の抑制は不可能である。
半導体デバイスは、動作速度の上昇により、信号のスイッチング時の立ち上がり遷移は急峻になっている。このため、電源電流の周波数成分も高くなっている。
図６に、半導体装置に入力される５０ＭＨｚの信号（矩形波）の立ち上がり時間ｔｒを変化させたときの電源電流のスペクトラム（ｔｒ＝０．５ｎｓ、１．０ｎｓ、２．０ｎｓ、５．０ｎｓ）の解析例を示す。なお、図６の表示において、例えばｔｒ＝０．５ｎｓの電源電流スペクトラムの大きさ（magnitude）は、成分ａと、ｔｒ＝１．０ｎｓ、２．０ｎｓ、５．０ｎｓの各スペクトラムの大きさ成分ｂ、ｃ、ｄを加算したものである。
近時、立ち上がり時間ｔｒが１ｎｓよりも速くなるものが多く、図６に示したように、電源雑音の成分も、数ＧＨｚまで存在する。
上記したとおり、数１００ＭＨｚを超える雑音成分に対しては、コンデンサでは雑音抑制がなく、電源雑音の問題は深刻になっている。
ところで、電源雑音は、基板の特性インピーダンスに比例して大きくなることは、オームの法則から明らかである。雑音電流Ｉｎ、基板の特性インピーダンスをＺ０とすると、電源雑音Ｖｎは、次式（２）で表され、基板の特性インピーダンスＺ０を小さくすることが、電源雑音の抑制に有利である。
Ｖｎ＝Ｚ０×Ｉｎ …（２）
図４からもわかるように、電源−ＧＮＤ層の間隙が狭いほど、基板の特性インピーダンスは低下するため、雑音抑制効果が高い。
しかしながら、基板の電源−ＧＮＤ層の間隙を狭くすると、また別の問題も発生する。この問題について以下に説明する。
例えば、図７（ａ）のような、従来、６層（部品面（１層）、ＧＮＤ層、信号層、信号層、電源層、半田面（６層））で構成されている基板に関して、電源−ＧＮＤ層の間隙をより一層狭くするには、図７（ｂ）の構成をとらざるを得ない。すなわち、部品面（１層）、信号層、ＧＮＤ層、電源層、信号層、半田面（６層）の構成となる。この場合、部品面（１層）と半田面（６層）に構成されている信号配線は、ＧＮＤ層や電源層から離れてしまうため、信号線自体の特性インピーダンスが大きくなってしまう。
一方、図７（ｃ）のように、電源層、ＧＮＤ層を追加すると、基板の層数（図７（ｃ）は、８層となる）が増え、コストアップとなる、という問題もある。
このように、数１００ＭＨｚを超える電源雑音を抑制するため、基板の構成を変更して、電源−ＧＮＤ層の間隙を狭める場合、別の問題が発生することがわかる。
したがって、本発明は、コストの上昇を抑止しながら、電源雑音を効果的に抑制可能とする印刷配線板及びその電源雑音抑制方法を提供することにある。
本発明に係る印刷配線板は、信号層の空き領域に、電源電位及び／又はグランド電位の配線領域を備えている。
本発明に係る印刷配線板において、前記信号層が、電源層とグランド層との間にそれぞれ絶縁層を介して配設されている。
本発明に係る印刷配線板において、絶縁層を介して順に積層されてなる、第１の電源層、第１の信号層、第１のグランド層、第２の電源層、第２の信号層、及び、第２のグランド層を含み、前記第１の信号層は、電源電位とグランド電位のうちの一方の電位の第１の配線領域をその空き領域に含み、前記第２の信号層は、電源電位とグランド電位のうちの他方の電位の第２の配線領域をその空き領域に含む構成としてもよい。
本発明に係る印刷配線板において、前記信号層において、前記印刷配線板に実装される半導体装置の直下の少なくとも一部の領域が、前記空き領域とされる。
本発明に係る印刷配線板において、前記印刷配線板に実装される半導体装置の底面の中心部から四方に拡延された領域に対応する信号層の領域が、前記空き領域とされる構成としてもよい。
本発明に係る印刷配線板において、前記印刷配線板には、その部品面に対向する底面に複数の電極を備えた半導体装置が実装され、前記印刷配線板において、前記半導体装置の前記複数の電極とそれぞれ当接する複数のパッドを前記部品面に有し、前記パッドに接続するスルーホールは、前記パッドに対して、前記半導体装置の外周側に位置するように配置され、前記半導体装置の底面の縦横の中心線に対応して、十字状に拡延された領域に対応する信号層の領域が、前記空き領域とされる、構成としてもよい。
本発明に係る印刷配線板において、前記空き領域は、前記半導体装置の底面の中心部に対応する領域から外周側に幅が段階的に狭まる形状としてもよい。
本発明に係る印刷配線板において、前記第１の配線領域は、前記第１の配線領域の近傍に配設された、電源電位とグランド電位のうちの一方の電位のスルーホールに接続され、前記第２の配線領域は、前記第２の配線領域の近傍に配設された、電源電位とグランド電位のうちの他方の電位のスルーホールに接続される、構成としてもよい。
本発明に係る印刷配線板において、部品面及び／又は半田面の空き領域に、電源電位及び／又はグランド電位の配線領域を備えた構成としてもよい。
本発明に係る印刷配線板において、前記部品面において、前記印刷配線板に実装される半導体装置直下の少なくとも１部の領域を、前記空き領域とするようにしてもよい。
本発明に係る印刷配線板の電源雑音抑制方法は、信号層に空き領域を設ける工程と、前記信号層の空き領域に、電源電位及び／又はグランド電位となる、配線領域を設ける工程を含む。
本発明に係る印刷配線板の電源雑音抑制方法において、電源層と、グランド層と、その間に前記信号層を備えた多層基板としてもよい。
本発明に係る印刷配線板の電源雑音抑制方法は、部品面、及び／又は、半田面の空き領域に、電源電位及び／又はグランド電位となる、配線領域を設ける工程を含む。
本発明に係る印刷配線板の電源雑音抑制方法においては、第１の電源層、第１の信号層、第１のグランド層、第２の電源層、第２の信号層、及び、第２のグランド層を絶縁層を介して積層する工程を含み、
前記第１の信号層には、電源電位とグランド電位のうちの一方の電位の第１の配線領域をその空き領域に設ける工程と、
前記第２の信号層には、電源電位とグランド電位のうちの他方の電位の第２の配線領域をその空き領域に設ける工程と、を含むようにしてもよい。
本発明に係る印刷配線板の電源雑音抑制方法においては、前記印刷配線板には、その部品面に対向する底面に複数の電極を備えた半導体装置が実装され、前記印刷配線板において、前記半導体装置の前記複数の電極とそれぞれ当接する複数のパッドを前記部品面に有し、前記パッドに接続するスルーホールは、前記パッドに対して、前記半導体装置の外周側に位置するように配置され、前記半導体装置の底面の縦横の中心線に対応して、十字状に拡延された領域に対応する信号層の領域が、前記空き領域とされるようにしてもよい。
本発明に係る印刷配線板の電源雑音抑制方法においては、前記第１の配線領域を、前記第１の配線領域の近傍に配設された、電源電位とグランド電位のうちの一方の電位のスルーホールに接続する工程と、前記第２の配線領域を、前記第２の配線領域の近傍に配設された、電源電位とグランド電位のうちの他方の電位のスルーホールに接続する工程と、を含むようにしてもよい。
本発明によれば、信号層の空き領域に、電源パターン、ＧＮＤパターンを備えたことにより、コストの増大を抑えながら、電源雑音を効果的に抑制することができる。
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。本発明は、電源層（１０１）とグランド層（１０３）の間に配設される、信号層（１０２）における空き領域（１１０）に、電源配線領域（１１１）／グランド配線領域（１１２）を備えている。本発明において、印刷配線板に実装される半導体装置の底面の中心部から四方に拡延された領域に対応する信号層（１０２）の領域が、電源配線領域、グランド配線領域となる空き領域（１１０）とされ、この空き領域は、パッド位置と対応するスルーホールの位置を調整することで、半導体装置の底面の中心部に対応する領域から外周側に向けて幅が段階的に狭まる形状としてもよい。以下実施例に即して説明する。
図１（Ａ）は、本発明の一実施例の印刷配線板の配線パターン設計の一例を示す平面図であり部品面からみて透視的に示した図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’線の断面図である。図１（Ｃ）は、図１（Ｂ）における信号層（印刷配線板内の電源配線１１１を含む信号層１０２）の面を示す平面図である。
図１（Ａ）乃至図１（Ｃ）に示すように、本実施例では、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージの半導体装置直下の配線パターンにおいて、電源層１０１とＧＮＤ層１０３に挟まれた信号層１０２の空き領域（信号層における電源、ＧＮＤ配線領域）１１０に、電源配線領域（配線パターン）１１１／ＧＮＤ配線領域（配線パターン）１１２を配設している。これにより、電源−ＧＮＤ間の特性インピーダンスが小さな領域を作りこみ、高周波ノイズを抑制する。高周波に対する電源雑音抑制の効果を維持しつつ、信号線のインピーダンス整合を行い、且つ、コストの上昇を避けるため、電源端子（電源用スルーホール）１０４、ＧＮＤ端子（ＧＮＤ用スルーホール）１０５の近傍の信号層１０２に、電源配線領域１１１、ＧＮＤ配線領域１１２を構成する。すなわち、本実施例において、信号層１０２の空き領域１１０におけるＧＮＤ配線領域１１２は近傍のＧＮＤ用スルーホール１０５と接続される。また、図１（Ｃ）に示すように、信号層における電源配線領域１１０（信号層１０２における空き領域１１０に配設された電源配線領域をいい、図１（Ｂ）の断面の電源配線１１１に対応する）は、電源用スルーホール１０４と電気的に接続されている。
本実施例において、信号層１０２の電源配線領域１１１、ＧＮＤ配線領域１１２を含む領域では、電源−ＧＮＤ間の間隙が他と比べて狭くなり、図４に、本発明として示した通り、特性インピーダンスは、局所的に小さくすることができる。バイパスコンデンサの原理を説明したとおり、インピーダンスの低いところでは負性反射が発生し、発生源である雑音と、この負性反射が重畳し、雑音を抑制することができる。
半導体デバイスは、高速化が進み、半導体パッケージは、主に、ＢＧＡパッケージが採用されている。ＢＧＡは、実装する際端子用パッドから引き出し線１０８を介して対応するスルーホール１０６へ接続され、それぞれの層で、信号や電源、ＧＮＤへと接続される。
本実施例においては、引き出し線１０８を配線する際、ＩＣの中心側から、外周側に放射状へ引き出すことにより、信号層１０２に、十字型形状の空き領域（信号層における電源、ＧＮＤ配線領域）１１０を確保することができる。特に制限されないが、図１（Ｃ）に示す例では、領域１１０は、四方に拡延する十字形状の各辺について、それぞれ、中心側から外周側に行くにしたがい階段状に幅狭となる形状となる。なお、本発明において、空き領域の形状は十字形に限定されるものでない。十字形空き領域１１０を使用しなくても、端子からの信号線の引き出しは可能である。
図１（Ｂ）に示す例では、部品面（１層）、ＧＮＤ層１０３、信号層１０２、電源層１０１、ＧＮＤ層１０３、信号層１０２、電源層１０１、半田面（８層）を備え、３層の信号層１０２の領域（信号層における電源、ＧＮＤ配線領域）１１０を電源配線領域１１１とし、６層の信号層１０２の領域１１０をＧＮＤ配線領域１１２としている。
かかる構成により、領域（信号層における電源、ＧＮＤ配線領域）１１０における、電源・ＧＮＤ間の特性インピーダンスの低下を図ることができ、バイパスコンデンサと同等の効果を持たせることができる。
なお、雑音と反射波を重畳させ雑音のピークを相殺するためには、ＩＣと電源配線領域１１１、ＧＮＤ配線領域１１２までの距離を短くする必要がある。
ここで、雑音を正弦波の半波長と仮定して、
パルス幅をＴ（＝半周期）、
雑音源であるＩＣの電源端子（またはＧＮＤ端子）と電源配線領域１１１のパターン（またはＧＮＤ配線領域１１２のパターン）までの距離をＬ、
雑音の単位長当たりの伝播遅延時間をτ、
とすると、雑音のピークであるＴ／２地点（１／４周期）を反射電圧と重畳させる必要があることから、次式（３）なる関係を満たすことが必要である。
Ｔ／２＞２τＬ …（３）
ここで、雑音の波長λ、光速ｃ、比誘電率εを用いて
Ｔ＝√（ε）・λ／（２ｃ） …（４）
τ＝√（ε）／ｃ …（５）
から、
Ｌ＜λ／８ …（６）
なる関係が導かれる。
ガラスエポキシ基板では、１ＧＨｚの雑音成分を抑制するためには、２ｃｍ弱の距離にこのパターンを織り込む必要があることになる。
図１に示すように、ＩＣ直下の信号層１０２の空き領域（信号層における電源、ＧＮＤ配線領域）１１０に、ＧＮＤ配線領域１１２のパターン、電源配線領域１１１のパターンを構成することで、この部分の電源層１０１、及びＧＮＤ層１０３の特性インピーダンスが局所的に小さくなる。
ここに、ＩＣ等の雑音源からノイズが伝播してくると、周囲よりも、特性インピーダンスが小さくなっているため、式（１）の関係で負性反射が発生する。
雑音源と局所的なインピーダンス低下部とが、式（６）の関係を満たすことで、雑音と反射波の重畳により、雑音源付近における雑音の低下を図ることができる。
図８、図９に、比較例として本発明を適用していない基板のインピーダンス特性（特性ａ）と、本発明を適用した基板のインピーダンス特性（特性ｂ）とを示す。図８は、基板のみの特性比較、図９は、バイパスコンデンサとして複数の容量のコンデンサを実装した場合の比較である。図１０は、比較例として本発明を適用していない基板の電源雑音の電圧波形（波形ａ）と、本発明を適用した基板の電源雑音の電圧波形（波形ｂ）の一例を示す。
いずれの場合も、本発明により、１ＧＨｚ以上で特性インピーダンスを低下させる効果があることがわかる。これに対して、本発明を適用していない比較例の場合、１ＧＨｚ以上の帯域ではコンデンサだけでは特性インピーダンスを下げることができないことも示されている。
図６に示したとおり、近年の半導体デバイスは立ち上がり時間が速くなり、電源電流の高周波成分が高くなっている。実際の電源雑音は、式（２）で計算され、基板の特性インピーダンスを低下させることが電源雑音抑制に効果があることが解かる。
さらに、１ＧＨｚ以上の帯域では、前述したように、バイパスコンデンサによる雑音抑制は期待できない。これに対して、基板自体の特性インピーダンスを下げる構成の本発明が有効であることが解る。
なお、上記実施例では、ＢＧＡパッケージの設計例を示したが、その他のパッケージでも当然適用が可能である。
図２は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）パッケージの例を示す図である。図２（Ａ）は、平面図、図２（Ｂ）は、図２（Ａ）のＢ−Ｂ’線の断面を示す図である。ＱＦＰの場合、低多層の基板で使用されるため、内層が無い場合がある。この場合、部品直下の１層面の領域２１０や半田面の空き領域を利用することが可能である。図２に示すように、部品直下の基板表面に電源配線２０３を、裏面（半田面）の対応する領域にＧＮＤ配線２０４を備えている。電源配線２０３は電源用スルーホール２０５、ＧＮＤ配線２０４はＧＮＤ用スルーホール２０６と接続されている。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
（Ａ）は本発明の一実施例の部品面からの透視図、（Ｂ）は（Ａ）のＡ−Ａ’線の断面図、（Ｃ）は（Ｂ）の信号層１０２の配線パターンを説明するための透視図である。 （Ａ）は本発明の他の実施例の部品面からの透視図、（Ｂ）は（Ａ）のＢ−Ｂ’線の断面図である。 コンデンサによる電源雑音吸収のメカニズムを示す模式図である。 基板（電源・グランド間）のインピーダンス特性の解析例を示す図である。 コンデンサのインピーダンス特性の解析例を示す。 各種立ち上がり時間に関する電源雑音電流のスペクトラムを示す図である。 （ａ）乃至（ｃ）は従来の基板の構成例を示す図である。 本発明と比較例における、基板のみのインピーダンス特性を示す図である。 本発明と比較例における、基板にコンデンサ実装した時のインピーダンス特性を示す図である。 本発明と比較例における、電源雑音の電圧波形を示す図である。
符号の説明
１００ 印刷配線板（基板）
１０１ 電源層
１０２ 信号層
１０３ ＧＮＤ層
１０４ 電源用スルーホール
１０５ ＧＮＤ用スルーホール
１０６ スルーホール（信号用スルーホール）
１０７ パッド
１０８ 引き出し線
１１０ 空き領域（信号層における電源、ＧＮＤ配線領域）
１１１ 電源配線領域
１１２ ＧＮＤ配線領域
２００ 印刷配線板（基板）
２０１ 電源層
２０２ ＧＮＤ層
２０３ 電源配線領域
２０４ ＧＮＤ配線領域
２０５ 電源用スルーホール
２０６ ＧＮＤ用スルーホール
２０７ パッド
２０８ 信号
２１０ 空き領域（信号層における電源、ＧＮＤ配線領域）

Claims (8)

  1. 信号層に設けられた所定の空き領域に、電源電位及び／又はグランド電位の配線領域を備えた印刷配線板であって、
    各層間に絶縁層を配して順に積層されてなる、第１の電源層、第１の信号層、第１のグランド層、第２の電源層、第２の信号層、及び、第２のグランド層を含み、
    前記第１の信号層は、電源電位とグランド電位のうちの一方の電位の第１の配線領域を、前記第１の信号層に設けられた空き領域に含み、
    前記第２の信号層は、電源電位とグランド電位のうちの他方の電位の第２の配線領域を、前記第２の信号層に設けられた空き領域に含む、ことを特徴とする印刷配線板。
  2. 前記印刷配線板に実装される半導体装置の底面の中心部から四方に拡延された領域に対応する前記信号層の領域を前記空き領域とし、電源電位及び／又はグランド電位の配線領域を備えている、ことを特徴とする請求項１記載の印刷配線板。
  3. 信号層に設けられた所定の空き領域に、電源電位及び／又はグランド電位の配線領域を備えた印刷配線板であって、
    前記信号層は、電源層とグランド層との間にそれぞれ絶縁層を介して配設され、
    前記印刷配線板には、その部品面に対向する底面に複数の電極を備えた半導体装置が実装され、
    前記印刷配線板において、前記半導体装置の前記複数の電極とそれぞれ当接する複数のパッドを前記部品面に有し、前記パッドに接続するスルーホールは、前記パッドに対して、前記半導体装置の外周側に位置するように配置され、
    前記半導体装置の底面の縦横の中心線に対応して十字状に拡延された領域に対応する前記信号層の領域が前記空き領域とされる、ことを特徴とする印刷配線板。
  4. 前記空き領域は、前記半導体装置の底面の中心部に対応する領域から外周側に幅が段階的に狭まる形状である、ことを特徴とする請求項３記載の印刷配線板。
  5. 前記第１の配線領域は、前記第１の配線領域の近傍に配設された、電源電位とグランド電位のうちの一方の電位のスルーホールに接続され、
    前記第２の配線領域は、前記第２の配線領域の近傍に配設された、電源電位とグランド電位のうちの他方の電位のスルーホールに接続される、ことを特徴とする請求項１記載の印刷配線板。
  6. 信号層に空き領域を設け、前記信号層の空き領域に、電源電位及び／又はグランド電位となる配線領域を設ける工程を含む印刷配線板の電源雑音抑制方法であって、
    第１の電源層、第１の信号層、第１のグランド層、第２の電源層、第２の信号層、及び、第２のグランド層を各層間に絶縁層を配してこの順に積層する工程を含み、
    前記第１の信号層には、電源電位とグランド電位のうちの一方の電位の第１の配線領域を、前記第１の信号層の空き領域に設ける工程と、
    前記第２の信号層には、電源電位とグランド電位のうちの他方の電位の第２の配線領域を、前記第２の信号層の空き領域に設ける工程と、
    を含む、印刷配線板の電源雑音抑制方法。
  7. 信号層に空き領域を設け、前記信号層の空き領域に、電源電位及び／又はグランド電位となる配線領域を設ける工程を含む印刷配線板の電源雑音抑制方法であって、
    前記印刷配線板には、その部品面に対向する底面に複数の電極を備えた半導体装置が実装され、
    前記印刷配線板において、前記半導体装置の前記複数の電極とそれぞれ当接する複数のパッドを前記部品面に有し、前記パッドに接続するスルーホールは、前記パッドに対して、前記半導体装置の外周側に位置するように配置され、
    前記半導体装置の底面の縦横の中心線に対応して、十字状に拡延された領域に対応する信号層の領域が、前記空き領域とされる、ことを特徴とする印刷配線板の電源雑音抑制方法。
  8. 前記第１の配線領域を、前記第１の配線領域の近傍に配設された、電源電位とグランド電位のうちの一方の電位のスルーホールに接続する工程と、
    前記第２の配線領域を、前記第２の配線領域の近傍に配設された、電源電位とグランド電位のうちの他方の電位のスルーホールに接続する工程と、
    を含む、ことを特徴とする請求項６記載の印刷配線板の電源雑音抑制方法。
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