JPH0554653A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0554653A JPH0554653A JP3218267A JP21826791A JPH0554653A JP H0554653 A JPH0554653 A JP H0554653A JP 3218267 A JP3218267 A JP 3218267A JP 21826791 A JP21826791 A JP 21826791A JP H0554653 A JPH0554653 A JP H0554653A
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Abstract
(57)【要約】
【目的】従来ＤＲＡＭにおいて、高速読出しは構成素子
数を増やすことにより行っていた。その結果、チップ面
積が増大する問題が発生する。この問題に対処するた
め、従来と同様の高速読出しを可能とする構成素子の少
ない回路構成を提案し、ＤＲＡＭチップ面積の低減を図
る。 【構成】読出し信号線，書込み信号線を共通化する。さ
らに、増幅回路のNMOSトランジスタを読出し回路のＭＯ
Ｓトランジスタと兼用し、再書き込み動作時だけでな
く、読み出し動作時および書込み動作時にも使用する。 【効果】従来と同等の高速読出しを可能としたまま構成
素子数および使用配線数が低減できるため、ＤＲＡＭチ
ップの面積が低減が実現できる。
数を増やすことにより行っていた。その結果、チップ面
積が増大する問題が発生する。この問題に対処するた
め、従来と同様の高速読出しを可能とする構成素子の少
ない回路構成を提案し、ＤＲＡＭチップ面積の低減を図
る。 【構成】読出し信号線，書込み信号線を共通化する。さ
らに、増幅回路のNMOSトランジスタを読出し回路のＭＯ
Ｓトランジスタと兼用し、再書き込み動作時だけでな
く、読み出し動作時および書込み動作時にも使用する。 【効果】従来と同等の高速読出しを可能としたまま構成
素子数および使用配線数が低減できるため、ＤＲＡＭチ
ップの面積が低減が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリの
データ線に接続される読出し／書込み回路，増幅回路の
素子数の低減，占有面積の低減に関する。
データ線に接続される読出し／書込み回路，増幅回路の
素子数の低減，占有面積の低減に関する。
【０００２】
【従来の技術】従来ダイナミックメモリのアクセス時間
を高速化するためアイ・イー・イー・イー・ジャーナル
・オブ・ソリッドステートサーキッツ１９９０年１０月
号の１１０２頁〜１１１１頁（ＩＥＥＥ Journal of so
lid-state Circuits October１９９０，pp.１１０２〜
１１１１)で示されたダイレクトセンス回路が知られて
いる。図８にその回路を示す。読出し回路ＲＭがあるこ
とが特徴である。なお、以下の説明においてコンプリメ
ンタリ信号は図面では記号にオーバーラインを付け、文
章では記号の前に／を付けて表す。また特にことわらな
い限り端子名を表す記号は同時に配線名，信号名も兼
ね、電源の場合はその電圧値も兼ねるものとする。図８
において、ＭＣがメモリセル、Ｗがワード線、Ｄ，／Ｄ
がデータ線、ＲＡがデータ線増幅回路であり、ＰＰ，Ｐ
Ｎがその駆動信号である。ＰＣＣはプリチャージ回路で
ありＰＣがその制御信号、ＨＶＤはプリチャージ電圧供
給線である。ＲＭは読出し回路であり、データ線Ｄ，／
Ｄの微小信号電圧差に応じて読出し信号線ＲＯ，／ＲＯ
に微小信号電流差を発生する。ＹＳＲはＲＭの制御信号
である。また、ＷＭは書込み回路で、ＷＩ，／ＷＩは書
込み信号線である。YSWはＷＭの制御信号である。図９
はこのＤＲＡＭの読出し動作を示す。図中に付した信号
レベルのうちＶＳは全回路に共通の低位側電源電圧、Ｖ
Ｃは周辺回路の高電位、ＶＷはワード線の高電位、ＶＤ
はデータ線の高電位である。まず、データ線Ｄ，／Ｄを
プリチャージ回路ＰＣＣによりＨＶＤの電圧にプリチャ
ージした後、ＰＣを低レベルとしＤ，／Ｄをフローティ
ングとする。次に、ワード線Ｗを高レベルにすることに
よりメモリセルＭＣからデータ線Ｄヘ読出し信号電圧が
発生する。メモリセルが接続されない／ＤはＨＶＤレベ
ルのままである。列選択信号ＹＳＲはワード線Ｗと同時
に高レベルに立ち上げられ、読出し回路ＲＭが活性化さ
れ、Ｄ，／Ｄの電圧差に応じた電流がＲＯ，／ＲＯから
ＶＳに向かって流れる。図には示していないが、この微
小な電流差を後段のアンプが増幅する。次にＰＰ，ＰＮ
により、ＲＡが活性化されＤ，／Ｄの電圧差が増幅され
る。次に書込みについて述べる。書込みはＹＳＷが高レ
ベルに立ち上げられると、ＤはＷＩにより低レベルに引
き抜かれ、／Ｄは／ＷＩにより高レベルに充電され、前
のデータが反転される。この変化を更に増幅回路ＲＡが
増幅する。
を高速化するためアイ・イー・イー・イー・ジャーナル
・オブ・ソリッドステートサーキッツ１９９０年１０月
号の１１０２頁〜１１１１頁（ＩＥＥＥ Journal of so
lid-state Circuits October１９９０，pp.１１０２〜
１１１１)で示されたダイレクトセンス回路が知られて
いる。図８にその回路を示す。読出し回路ＲＭがあるこ
とが特徴である。なお、以下の説明においてコンプリメ
ンタリ信号は図面では記号にオーバーラインを付け、文
章では記号の前に／を付けて表す。また特にことわらな
い限り端子名を表す記号は同時に配線名，信号名も兼
ね、電源の場合はその電圧値も兼ねるものとする。図８
において、ＭＣがメモリセル、Ｗがワード線、Ｄ，／Ｄ
がデータ線、ＲＡがデータ線増幅回路であり、ＰＰ，Ｐ
Ｎがその駆動信号である。ＰＣＣはプリチャージ回路で
ありＰＣがその制御信号、ＨＶＤはプリチャージ電圧供
給線である。ＲＭは読出し回路であり、データ線Ｄ，／
Ｄの微小信号電圧差に応じて読出し信号線ＲＯ，／ＲＯ
に微小信号電流差を発生する。ＹＳＲはＲＭの制御信号
である。また、ＷＭは書込み回路で、ＷＩ，／ＷＩは書
込み信号線である。YSWはＷＭの制御信号である。図９
はこのＤＲＡＭの読出し動作を示す。図中に付した信号
レベルのうちＶＳは全回路に共通の低位側電源電圧、Ｖ
Ｃは周辺回路の高電位、ＶＷはワード線の高電位、ＶＤ
はデータ線の高電位である。まず、データ線Ｄ，／Ｄを
プリチャージ回路ＰＣＣによりＨＶＤの電圧にプリチャ
ージした後、ＰＣを低レベルとしＤ，／Ｄをフローティ
ングとする。次に、ワード線Ｗを高レベルにすることに
よりメモリセルＭＣからデータ線Ｄヘ読出し信号電圧が
発生する。メモリセルが接続されない／ＤはＨＶＤレベ
ルのままである。列選択信号ＹＳＲはワード線Ｗと同時
に高レベルに立ち上げられ、読出し回路ＲＭが活性化さ
れ、Ｄ，／Ｄの電圧差に応じた電流がＲＯ，／ＲＯから
ＶＳに向かって流れる。図には示していないが、この微
小な電流差を後段のアンプが増幅する。次にＰＰ，ＰＮ
により、ＲＡが活性化されＤ，／Ｄの電圧差が増幅され
る。次に書込みについて述べる。書込みはＹＳＷが高レ
ベルに立ち上げられると、ＤはＷＩにより低レベルに引
き抜かれ、／Ｄは／ＷＩにより高レベルに充電され、前
のデータが反転される。この変化を更に増幅回路ＲＡが
増幅する。
【０００３】
【発明が解決しようとする課題】図８は読出し専用のＲ
Ｍを付加したことにより、高速読出しが可能だが、その
分素子数が増える。その結果ＲＭのない従来のコモンセ
ンシング方式に比べチップ面積が１メガビットの場合、
約５％増加する。この増加を防ぐことが課題である。
Ｍを付加したことにより、高速読出しが可能だが、その
分素子数が増える。その結果ＲＭのない従来のコモンセ
ンシング方式に比べチップ面積が１メガビットの場合、
約５％増加する。この増加を防ぐことが課題である。
【０００４】
【課題を解決するための手段】上記課題を解決するため
には、読出し信号線ＲＯ，／ＲＯおよび書込み信号線Ｗ
Ｉ，／ＷＩを共通にする。さらに、増幅回路ＲＡのＮＭ
ＯＳトランジスタと読出し回路ＲＭのＮＭＯＳトランジ
スタを兼用し、再書込み動作時だけでなく、読出し動作
時および書込み動作時にも動作させることにより構成素
子数を低減する。
には、読出し信号線ＲＯ，／ＲＯおよび書込み信号線Ｗ
Ｉ，／ＷＩを共通にする。さらに、増幅回路ＲＡのＮＭ
ＯＳトランジスタと読出し回路ＲＭのＮＭＯＳトランジ
スタを兼用し、再書込み動作時だけでなく、読出し動作
時および書込み動作時にも動作させることにより構成素
子数を低減する。
【０００５】
【作用】構成素子数および配線数が減少することにより
面積が減少し、ひいてはDRAMのチップの面積が低減でき
る。
面積が減少し、ひいてはDRAMのチップの面積が低減でき
る。
【０００６】
【実施例】以下、本発明の実施例について述べる。
【０００７】図１は本発明の第１の実施例を示す図であ
る。ＤＲＡＭの増幅回路を例にしている。ＭＣはメモリ
セルであり、ワード線Ｗが選択されるとその情報がＤに
出力される。Ｄ，／ＤはＭＯＳトランジスタＭ１〜Ｍ６
で構成される増幅および読出し／書込み回路の入出力端
子であり、Ｆはその制御信号である。ＩＯ，／ＩＯは読
出し時の出力端子と書込み時の入力端子を兼ねており、
ＹＳはその制御信号である。ＰＣＣはＤ，／Ｄをショー
トし同電位ＨＶＤにプリチャージする回路であり、ＰＣ
はその制御信号、ＨＶＤはプリチャージ用電源である。
ＳＡＰもＤ，／Ｄを入出力端子とするＰＭＯＳ増幅回路
であり、その制御信号はＰＰである。
る。ＤＲＡＭの増幅回路を例にしている。ＭＣはメモリ
セルであり、ワード線Ｗが選択されるとその情報がＤに
出力される。Ｄ，／ＤはＭＯＳトランジスタＭ１〜Ｍ６
で構成される増幅および読出し／書込み回路の入出力端
子であり、Ｆはその制御信号である。ＩＯ，／ＩＯは読
出し時の出力端子と書込み時の入力端子を兼ねており、
ＹＳはその制御信号である。ＰＣＣはＤ，／Ｄをショー
トし同電位ＨＶＤにプリチャージする回路であり、ＰＣ
はその制御信号、ＨＶＤはプリチャージ用電源である。
ＳＡＰもＤ，／Ｄを入出力端子とするＰＭＯＳ増幅回路
であり、その制御信号はＰＰである。
【０００８】ＹＳは列選択信号でＹデコーダ出力であ
る。図２を用いて本実施例の読出し動作を説明する。最
初、ＰＣは高レベルＶＣであり、Ｄ，／ＤはＨＶＤの電
圧にプリチャージされている。尚、図１においてＩＯ，
／ＩＯの動作波形は後段回路の負荷抵抗により電流差を
電圧差に変換したものを記載した。この時Ｆ，Ｗ，Ｙ
Ｓ，ＰＰは低レベルＶＳの電圧となっている。ＭＯＳト
ランジスタＭ３からＭ６はオフしている。まず、ＰＣが
高レベルＶＣから低レベルＶＳへと変化しＤ，／Ｄはフ
ローティングとなる。つぎに、ワード線Ｗが低レベルＶ
Ｓから高レベルＶＷとなるとＭＣから信号がＤに発生し
Ｄ，／Ｄに差動電圧信号が生じる。ＹＳが高レベルに立
ち上げられ、ＭＯＳトランジスタＭ５，Ｍ６がオンし
て、Ｄ，／Ｄの差動電圧信号に応じた電流差がＩＯ，／
ＩＯに現われる。ここでは説明しないが、ＩＯ，／ＩＯ
の電流差は後段の回路で電圧差として取り込みラッチさ
れる。次に、再書込み動作に入り、Ｆが高レベルＶＣと
なり、Ｍ３，Ｍ４がオンしてＭ１とＭ２とゲートとドレ
インとを交差接続する通常のセンスアンプと同じ構成と
なる。これによってＤ，／Ｄの電圧差を増幅する。ある
程度大きい信号電圧が発生したところでＰＰをＨＶＤか
らＶＤとし、Ｄ，／Ｄを高レベルＶＤ，低レベルＶＳま
で増幅する。
る。図２を用いて本実施例の読出し動作を説明する。最
初、ＰＣは高レベルＶＣであり、Ｄ，／ＤはＨＶＤの電
圧にプリチャージされている。尚、図１においてＩＯ，
／ＩＯの動作波形は後段回路の負荷抵抗により電流差を
電圧差に変換したものを記載した。この時Ｆ，Ｗ，Ｙ
Ｓ，ＰＰは低レベルＶＳの電圧となっている。ＭＯＳト
ランジスタＭ３からＭ６はオフしている。まず、ＰＣが
高レベルＶＣから低レベルＶＳへと変化しＤ，／Ｄはフ
ローティングとなる。つぎに、ワード線Ｗが低レベルＶ
Ｓから高レベルＶＷとなるとＭＣから信号がＤに発生し
Ｄ，／Ｄに差動電圧信号が生じる。ＹＳが高レベルに立
ち上げられ、ＭＯＳトランジスタＭ５，Ｍ６がオンし
て、Ｄ，／Ｄの差動電圧信号に応じた電流差がＩＯ，／
ＩＯに現われる。ここでは説明しないが、ＩＯ，／ＩＯ
の電流差は後段の回路で電圧差として取り込みラッチさ
れる。次に、再書込み動作に入り、Ｆが高レベルＶＣと
なり、Ｍ３，Ｍ４がオンしてＭ１とＭ２とゲートとドレ
インとを交差接続する通常のセンスアンプと同じ構成と
なる。これによってＤ，／Ｄの電圧差を増幅する。ある
程度大きい信号電圧が発生したところでＰＰをＨＶＤか
らＶＤとし、Ｄ，／Ｄを高レベルＶＤ，低レベルＶＳま
で増幅する。
【０００９】次に図３を用いて第１の実施例の再書込み
動作について説明する。ワード線Ｗが高レベルＶＷ，Ｙ
Ｓが高レベルＶＣとなり、メモリセルＭＣから信号がＤ
に発生しＤ，／Ｄに差動電圧信号が生じ、ＩＯ，／ＩＯ
にこれに応じた電流差が現われる。次に、ＰＰ，Ｆが高
レベルＶＤとなり、ＭＯＳトランジスタＭ１，Ｍ２およ
びＳＡＰ回路によりＤ，／Ｄが高レベルＶＤ，低レベル
ＶＳまで増幅されるまでは図２の読出し動作と同じであ
る。ここで、Ｄに低レベルＶＳを／Ｄに高レベルＶＤを
書き込む場合、まず、ＩＯ，／ＩＯが後段回路により、
ＩＯは高レベルから低レベルへ、／ＩＯは低レベルから
高レベルへ反転させられる。これによりＤはＭＯＳトラ
ンジスタＭ３，Ｍ５により低レベルのＩＯに放電され、
／ＤはＭＯＳトランジスタＭ４，Ｍ６により高レベルの
／ＩＯから充電される。Ｄ，／Ｄの電位が変動すると直
ちにＭＯＳトランジスタＭ１，Ｍ２およびＳＡＰ回路に
よりその変化を加速するように増幅され、Ｄは高レベル
ＶＤから低レベルＶＳに、／Ｄは低レベルＶＳから高レ
ベルＶＤに反転させられる。この時ワード線Ｗは高レベ
ルＶＷなのでＤの電位はメモリセルＭＣに書き込まれ
る。このように、本発明によれば、図８の従来回路より
ＮＭＯＳトランジスタが２個減少しても、従来同様に
Ｄ，／Ｄの差動電圧信号を電流差として高速に読出すこ
とができる。また、ＭＯＳトランジスタＭ１，Ｍ２の共
通ソースが従来パルス信号であったものを電源線ＶＳに
することにより幅広い信号線が必要無くなった。さら
に、読出し出力／書込み入力を兼用したＩＯ，／ＩＯを
用いることにより配線を２本、制御信号を１本減らすこ
とが可能であり、回路の面積を従来より小さくすること
ができる。図２，３で用いた電源電圧ＶＣ，ＶＳ，Ｖ
Ｄ，ＶＷの例は以下の値をとる。ＶＣ＝２.０Ｖ，ＶＳ
＝０Ｖ，ＶＤ＝１.５Ｖ，ＶＷ＝２.５Ｖである。また、
メモリセルＭＣの例としては、１トランジスタ、１キャ
パシタの通常のＤＲＡＭセルや２トランジスタ，１キャ
パシタのツインセルまたは２トランジスタや３トランジ
スタのゲインセルまたは誘電体を用いた不揮発性セルな
どの特殊なDRAMセル、或いは４トランジスタ，２負荷抵
抗や６トランジスタのＳＲＡＭのセル或いはＥＥＰＲＯ
Ｍの不揮発性セル等が挙げられる。
動作について説明する。ワード線Ｗが高レベルＶＷ，Ｙ
Ｓが高レベルＶＣとなり、メモリセルＭＣから信号がＤ
に発生しＤ，／Ｄに差動電圧信号が生じ、ＩＯ，／ＩＯ
にこれに応じた電流差が現われる。次に、ＰＰ，Ｆが高
レベルＶＤとなり、ＭＯＳトランジスタＭ１，Ｍ２およ
びＳＡＰ回路によりＤ，／Ｄが高レベルＶＤ，低レベル
ＶＳまで増幅されるまでは図２の読出し動作と同じであ
る。ここで、Ｄに低レベルＶＳを／Ｄに高レベルＶＤを
書き込む場合、まず、ＩＯ，／ＩＯが後段回路により、
ＩＯは高レベルから低レベルへ、／ＩＯは低レベルから
高レベルへ反転させられる。これによりＤはＭＯＳトラ
ンジスタＭ３，Ｍ５により低レベルのＩＯに放電され、
／ＤはＭＯＳトランジスタＭ４，Ｍ６により高レベルの
／ＩＯから充電される。Ｄ，／Ｄの電位が変動すると直
ちにＭＯＳトランジスタＭ１，Ｍ２およびＳＡＰ回路に
よりその変化を加速するように増幅され、Ｄは高レベル
ＶＤから低レベルＶＳに、／Ｄは低レベルＶＳから高レ
ベルＶＤに反転させられる。この時ワード線Ｗは高レベ
ルＶＷなのでＤの電位はメモリセルＭＣに書き込まれ
る。このように、本発明によれば、図８の従来回路より
ＮＭＯＳトランジスタが２個減少しても、従来同様に
Ｄ，／Ｄの差動電圧信号を電流差として高速に読出すこ
とができる。また、ＭＯＳトランジスタＭ１，Ｍ２の共
通ソースが従来パルス信号であったものを電源線ＶＳに
することにより幅広い信号線が必要無くなった。さら
に、読出し出力／書込み入力を兼用したＩＯ，／ＩＯを
用いることにより配線を２本、制御信号を１本減らすこ
とが可能であり、回路の面積を従来より小さくすること
ができる。図２，３で用いた電源電圧ＶＣ，ＶＳ，Ｖ
Ｄ，ＶＷの例は以下の値をとる。ＶＣ＝２.０Ｖ，ＶＳ
＝０Ｖ，ＶＤ＝１.５Ｖ，ＶＷ＝２.５Ｖである。また、
メモリセルＭＣの例としては、１トランジスタ、１キャ
パシタの通常のＤＲＡＭセルや２トランジスタ，１キャ
パシタのツインセルまたは２トランジスタや３トランジ
スタのゲインセルまたは誘電体を用いた不揮発性セルな
どの特殊なDRAMセル、或いは４トランジスタ，２負荷抵
抗や６トランジスタのＳＲＡＭのセル或いはＥＥＰＲＯ
Ｍの不揮発性セル等が挙げられる。
【００１０】図４は本発明の第２の実施例を示す図であ
る。Ｗはワード線、Ｄ，／Ｄはデータ線、ＭＣはメモリ
セル、ＰＣＣはプリチャージ回路でＰＣはその制御信
号、ＮＭＯＳトランジスタＭ１〜Ｍ６は読出し書込み増
幅回路であり、ＹＳは読出し書込み制御信号、Ｆは増幅
制御信号である。図１の第１の実施例においてＳＡＰの
制御信号ＰＰを廃止し、データ線Ｄ，／Ｄの増幅の制御
をＦのみで行なう。図５を用いて動作の説明をする。ま
ず、ＰＣは高レベルＶＣであり、Ｄ，／ＤはＨＶＤにプ
リチャージされている。Ｆは低レベルＶＳである、Ｉ
Ｏ，／ＩＯはＨＶＤであり、Ｗ，ＹＳは低レベルＶＳで
ある。ＰＣが低レベルＶＳとなると、Ｄ，／Ｄはフロー
ティングとなる。ここで、Ｗが高レベルＶＷ，ＹＳが高
レベルＶＣとなり、ＭＣから信号がＤに発生するととも
にＮＭＯＳトランジスタＭ５，Ｍ６がオンしてＤ，／Ｄ
に発生している電圧差が電流差として後段の回路にＩ
Ｏ，／ＩＯを通して信号が伝達される。次に、Ｆが高レ
ベルＶＣとなると、ＳＡＰ回路のＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタＭ１，Ｍ２により増幅が開
始される。このように本実施例を用いれば図１の実施例
と同様にデータ線Ｄ，／Ｄの差動電圧信号を電流差とし
て高速に読出すことができ、さらにＤ，／ＤのＶＤおよ
びＶＳの増幅動作を制御する信号が１本となることから
回路の面積を図１の実施例より低減することができる。
また、Ｄ，／Ｄの増幅動作のタイミングを同一にするこ
とが可能となる。
る。Ｗはワード線、Ｄ，／Ｄはデータ線、ＭＣはメモリ
セル、ＰＣＣはプリチャージ回路でＰＣはその制御信
号、ＮＭＯＳトランジスタＭ１〜Ｍ６は読出し書込み増
幅回路であり、ＹＳは読出し書込み制御信号、Ｆは増幅
制御信号である。図１の第１の実施例においてＳＡＰの
制御信号ＰＰを廃止し、データ線Ｄ，／Ｄの増幅の制御
をＦのみで行なう。図５を用いて動作の説明をする。ま
ず、ＰＣは高レベルＶＣであり、Ｄ，／ＤはＨＶＤにプ
リチャージされている。Ｆは低レベルＶＳである、Ｉ
Ｏ，／ＩＯはＨＶＤであり、Ｗ，ＹＳは低レベルＶＳで
ある。ＰＣが低レベルＶＳとなると、Ｄ，／Ｄはフロー
ティングとなる。ここで、Ｗが高レベルＶＷ，ＹＳが高
レベルＶＣとなり、ＭＣから信号がＤに発生するととも
にＮＭＯＳトランジスタＭ５，Ｍ６がオンしてＤ，／Ｄ
に発生している電圧差が電流差として後段の回路にＩ
Ｏ，／ＩＯを通して信号が伝達される。次に、Ｆが高レ
ベルＶＣとなると、ＳＡＰ回路のＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタＭ１，Ｍ２により増幅が開
始される。このように本実施例を用いれば図１の実施例
と同様にデータ線Ｄ，／Ｄの差動電圧信号を電流差とし
て高速に読出すことができ、さらにＤ，／ＤのＶＤおよ
びＶＳの増幅動作を制御する信号が１本となることから
回路の面積を図１の実施例より低減することができる。
また、Ｄ，／Ｄの増幅動作のタイミングを同一にするこ
とが可能となる。
【００１１】図６は本発明の第３の実施例を示す図であ
る。ＭＣ，ＰＣＣは図１，図２の実施例と同様である
が、図２の実施例と同様にＳＡＰ回路の制御信号ＰＰを
廃止し、新たにＳＡＰ回路のＰＭＯＳトランジスタの共
通ソースにＰＭＯＳトランジスタＭ７を設け、電源線Ｖ
Ｄに接続している。Ｆ２はＰＭＯＳトランジスタＭ７の
ゲートの入力端子である。ＳＡＰ回路のＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタＭ１，Ｍ２は図８の従来
回路と同様の構成であるが、Ｍ１，Ｍ２の各々のドレイ
ンはＤ，／ＤとＮＭＯＳトランジスタＭ３，Ｍ４を介し
て接続されており、Ｆ１はその制御信号である。ＩＯ，
／ＩＯは図１と同様に読出し時の出力端子と書込み時の
入力端子を兼ねており、ＹＳはその制御信号である。図
７を用いてこの動作を説明する。まず、ＰＣは高レベル
ＶＣであり、Ｄ，／ＤはＨＶＤにプリチャージされてい
る。Ｆ１は低レベルＶＳ、Ｆ２は高レベルＶＤである、
Ｗ，ＹＳは低レベルＶＳである。ＰＣが低レベルＶＳと
なると、Ｄ，／Ｄはフローティングとなる。ここで、Ｗ
が高レベルＶＷ，ＹＳが高レベルＶＣとなり、ＭＣから
信号がＤに発生するとともにＮＭＯＳトランジスタＭ
５，Ｍ６がオンしてＤ，／Ｄに発生している電圧差が電
流差として後段の回路にＩＯ，／ＩＯを通して信号が伝
達される。次に、Ｆ２が低レベルＶＳとなり、Ｆが高レ
ベルＶＣとなると、ＳＡＰ回路およびＮＭＯＳトランジ
スタＭ１，Ｍ２により増幅が開始される。このように本
実施例を用いれば図１，図２および図８の従来回路にお
いてＳＡＰ回路のＰＭＯＳトランジスタの共通ソースが
パルス信号であったものを電源線ＶＤにすることによ
り、ＮＭＯＳトランジスタＭ１，Ｍ２の共通ソースを電
源線ＶＳにした場合と同様に幅広い信号線がさらに必要
無くなった。これにより回路の面積は、ＰＭＯＳトラン
ジスタＭ７およびの制御信号Ｆ２が増えた分を加えても
面積を低減することが可能である。また、データ線Ｄ，
／Ｄの増幅が従来パルス信号で行っていたのに対して、
本実施例では電源ＶＳおよびＶＤにより行うため信号配
線の配線抵抗および配線容量によるアクセス時間への影
響を排除することが可能である。
る。ＭＣ，ＰＣＣは図１，図２の実施例と同様である
が、図２の実施例と同様にＳＡＰ回路の制御信号ＰＰを
廃止し、新たにＳＡＰ回路のＰＭＯＳトランジスタの共
通ソースにＰＭＯＳトランジスタＭ７を設け、電源線Ｖ
Ｄに接続している。Ｆ２はＰＭＯＳトランジスタＭ７の
ゲートの入力端子である。ＳＡＰ回路のＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタＭ１，Ｍ２は図８の従来
回路と同様の構成であるが、Ｍ１，Ｍ２の各々のドレイ
ンはＤ，／ＤとＮＭＯＳトランジスタＭ３，Ｍ４を介し
て接続されており、Ｆ１はその制御信号である。ＩＯ，
／ＩＯは図１と同様に読出し時の出力端子と書込み時の
入力端子を兼ねており、ＹＳはその制御信号である。図
７を用いてこの動作を説明する。まず、ＰＣは高レベル
ＶＣであり、Ｄ，／ＤはＨＶＤにプリチャージされてい
る。Ｆ１は低レベルＶＳ、Ｆ２は高レベルＶＤである、
Ｗ，ＹＳは低レベルＶＳである。ＰＣが低レベルＶＳと
なると、Ｄ，／Ｄはフローティングとなる。ここで、Ｗ
が高レベルＶＷ，ＹＳが高レベルＶＣとなり、ＭＣから
信号がＤに発生するとともにＮＭＯＳトランジスタＭ
５，Ｍ６がオンしてＤ，／Ｄに発生している電圧差が電
流差として後段の回路にＩＯ，／ＩＯを通して信号が伝
達される。次に、Ｆ２が低レベルＶＳとなり、Ｆが高レ
ベルＶＣとなると、ＳＡＰ回路およびＮＭＯＳトランジ
スタＭ１，Ｍ２により増幅が開始される。このように本
実施例を用いれば図１，図２および図８の従来回路にお
いてＳＡＰ回路のＰＭＯＳトランジスタの共通ソースが
パルス信号であったものを電源線ＶＤにすることによ
り、ＮＭＯＳトランジスタＭ１，Ｍ２の共通ソースを電
源線ＶＳにした場合と同様に幅広い信号線がさらに必要
無くなった。これにより回路の面積は、ＰＭＯＳトラン
ジスタＭ７およびの制御信号Ｆ２が増えた分を加えても
面積を低減することが可能である。また、データ線Ｄ，
／Ｄの増幅が従来パルス信号で行っていたのに対して、
本実施例では電源ＶＳおよびＶＤにより行うため信号配
線の配線抵抗および配線容量によるアクセス時間への影
響を排除することが可能である。
【００１２】
【発明の効果】本発明は、増幅回路のＮＭＯＳトランジ
スタを読み出し回路のＭＯＳトランジスタとして兼用す
ることにより構成素子数を低減することができる。さら
に読み出し信号線と書き込み信号線を共通とすることに
より配線数も低減できる。これにより回路の面積が低減
できることから、従来と同等の高速読み出しが可能であ
りながらＤＲＡＭチップの面積を低減することが可能な
半導体装置を実現する。
スタを読み出し回路のＭＯＳトランジスタとして兼用す
ることにより構成素子数を低減することができる。さら
に読み出し信号線と書き込み信号線を共通とすることに
より配線数も低減できる。これにより回路の面積が低減
できることから、従来と同等の高速読み出しが可能であ
りながらＤＲＡＭチップの面積を低減することが可能な
半導体装置を実現する。
【図１】本発明の第１の実施例を示す図。
【図２】第１の実施例の読出し動作を説明する図。
【図３】第１の実施例の書込み動作を説明する図。
【図４】本発明の第２の実施例を示す図。
【図５】第２の実施例の動作を説明する図。
【図６】本発明の第３の実施例を示す図。
【図７】第３の実施例の動作を説明する図。
【図８】従来例。
【図９】従来例の動作を説明する図。
Ｄ，／Ｄ…増幅回路の入出力端子、ＤＲＡＭのデータ
線、ＭＣ…入力信号を発生する回路、ＤＲＡＭのメモリ
セル、ＶＤ…入出力線増幅後の高レベル、ＶＳ…入出力
線増幅後の低レベル，低電位電源電圧、ＶＣ…高電位電
源電圧、Ｗ…ワード線、ＶＷ…ワード線高レベル、ＰＣ
Ｃ…ショート，プリチャージ回路、ＳＡＰ…ＰＭＯＳ増
幅回路、ＲＭ…読出し用スイッチングトランジスタ回
路、ＷＭ…書込み用スイッチングトランジスタ回路、Ｐ
Ｃ…ショート、プリチャージ回路制御信号、ＨＶＤ…入
出力線プリチャージ電圧、ＰＰ…ＰＭＯＳ増幅回路制御
信号、ＹＳＲ…ＲＭの制御信号、ＹＳＷ…ＷＭの制御信
号、Ｍ１〜Ｍ６…ＮＭＯＳ増幅回路を構成するＭＯＳト
ランジスタ、Ｆ，Ｆ１，Ｆ２…増幅回路制御信号、ＹＳ
…読出し・書込み回路制御信号、ＩＯ，／ＩＯ…読出し
書込み信号線。
線、ＭＣ…入力信号を発生する回路、ＤＲＡＭのメモリ
セル、ＶＤ…入出力線増幅後の高レベル、ＶＳ…入出力
線増幅後の低レベル，低電位電源電圧、ＶＣ…高電位電
源電圧、Ｗ…ワード線、ＶＷ…ワード線高レベル、ＰＣ
Ｃ…ショート，プリチャージ回路、ＳＡＰ…ＰＭＯＳ増
幅回路、ＲＭ…読出し用スイッチングトランジスタ回
路、ＷＭ…書込み用スイッチングトランジスタ回路、Ｐ
Ｃ…ショート、プリチャージ回路制御信号、ＨＶＤ…入
出力線プリチャージ電圧、ＰＰ…ＰＭＯＳ増幅回路制御
信号、ＹＳＲ…ＲＭの制御信号、ＹＳＷ…ＷＭの制御信
号、Ｍ１〜Ｍ６…ＮＭＯＳ増幅回路を構成するＭＯＳト
ランジスタ、Ｆ，Ｆ１，Ｆ２…増幅回路制御信号、ＹＳ
…読出し・書込み回路制御信号、ＩＯ，／ＩＯ…読出し
書込み信号線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川瀬 靖 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (1)
- 【請求項１】差動増幅回路を構成する２つのＭＯＳトラ
ンジスタＭ１，Ｍ２において、信号発生回路が接続され
た信号線対Ｄ，／Ｄが該２つのＭＯＳトランジスタのゲ
ートに接続され、該２つのＭＯＳトランジスタの２つの
ソースに同電位ＶＳを供給する手段を有し、該２つのＭ
ＯＳトランジスタＭ１，Ｍ２のドレインと該信号発生回
路が接続された該信号線対Ｄ，／Ｄとの間に各々第１の
スイッチＭＯＳトランジスタＭ３，Ｍ４を有し、該２つ
のＭＯＳトランジスタＭ１，Ｍ２のドレインａ，ｂと他
の端子ＩＯ，／ＩＯとの間に各々第２のスイッチＭＯＳ
トランジスタＭ５，Ｍ６を有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218267A JPH0554653A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218267A JPH0554653A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554653A true JPH0554653A (ja) | 1993-03-05 |
Family
ID=16717195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218267A Pending JPH0554653A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214149A (ja) * | 1985-07-11 | 1987-01-22 | ミネソタ マイニング アンド マニュファクチュアリング コンパニ− | ３−アミノアリリデンマロノニトリル化合物よりなる紫外線吸収剤を含有する写真材料 |
| WO2004042821A1 (ja) * | 2002-11-08 | 2004-05-21 | Hitachi, Ltd. | 半導体記憶装置 |
-
1991
- 1991-08-29 JP JP3218267A patent/JPH0554653A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214149A (ja) * | 1985-07-11 | 1987-01-22 | ミネソタ マイニング アンド マニュファクチュアリング コンパニ− | ３−アミノアリリデンマロノニトリル化合物よりなる紫外線吸収剤を含有する写真材料 |
| WO2004042821A1 (ja) * | 2002-11-08 | 2004-05-21 | Hitachi, Ltd. | 半導体記憶装置 |
| US7200061B2 (en) | 2002-11-08 | 2007-04-03 | Hitachi, Ltd. | Sense amplifier for semiconductor memory device |
| US7447091B2 (en) | 2002-11-08 | 2008-11-04 | Hitachi, Ltd. | Sense amplifier for semiconductor memory device |
| US7969765B2 (en) | 2002-11-08 | 2011-06-28 | Elpida Memory, Inc. | Sense amplifier for semiconductor memory device |
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