JPH01184793A - 半導体メモリ - Google Patents

半導体メモリ

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JPH01184793A
JPH01184793A JP63007945A JP794588A JPH01184793A JP H01184793 A JPH01184793 A JP H01184793A JP 63007945 A JP63007945 A JP 63007945A JP 794588 A JP794588 A JP 794588A JP H01184793 A JPH01184793 A JP H01184793A
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Hiroshi Iwahashi
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    • G11—INFORMATION STORAGE
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体メモリに係り、特にメモリセルから読
み出されたデータを判定するための基準電位の発生方法
の改良に関する。
（従来の技術） 従来、半導体メモリ、例えば浮遊ゲート型ＭＯ３ＦＥＴ
をメモリセルとして用いるＥＦＲＯＭ（Ｅ　ｒａｓａｂ
ｌｃ　ａｎｄ　Ｐ　ｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ　
）は、第５図の回路図に示すように構成されている。第
５図において、Ｍ　ＣＩｌ、　Ｍ　ＣＩ２．−、　Ｍ　
ＣＩｎ、　−。
Ｍ　Ｃｍｎはそれぞれ浮遊ゲート型ＭＯＳＦＥＴからな
るメモリセル、ＤＣＩ、ＤＣ２，・・・、ＤＣｓはそれ
ぞれ浮遊ゲート型ＭＯ３ＦＥＴからなるダミーセル、Ｗ
ＬＩ　、Ｗｌ２、−、ＷＬｎはそれぞれ行線、ＢＬＩ　
、ＢＬ２　、　・・・、ＢＬｎはそれぞれ列線、ＤＢＬ
はそれぞれダミー列線、１１は行デコーダ、１２は列デ
コーダ、ＢＴＩ、Ｂｒ３．・・・。
ＢＴｎはそれぞれカラムゲートＭＯＳＦＥＴ。
ＤＢＴはカラムゲートＭＯ５ＦＥＴと等価でありゲート
に電源電圧が供給され常時導通状態にされたＭＯＳＦＥ
Ｔ、１３１；！ＭＯＳＦＥＴ　　ＱＭＩ　〜ＱＭ１２か
らなる第１の負荷回路、１４はＭＯＳＦＥＴ　　ＱＤＩ
〜Ｑ　Ｄ　１２からなる第２の負荷回路、１５はセンス
アンプを含むデータ検出回路である。
このような構成のＥＦＲＯＭでは、ダミーセルＤＣＩ　
、ＤＣ２、・・・、ＤＣａ＋のデータに基づいて第２の
負荷回路１４で生成されたｊ！準のリファレンス電位Ｖ
　ｒｅ（’と、選択されたメモリセルＭＣから読み出さ
れたデータに基づき第１の負荷回路１３で生成された電
位Ｖｌｎとをデータ検出回路１５で比較することにより
、選択されたメモリセルＭＣに記憶されたデータを検出
し、このデータ検出回路１５から図示しない出力バッフ
ァ等に読み出しデータを出力している。
上記ダミーセルＤＣには、本体側のメモリセルＭＣと同
等なＭＯＳＦＥＴを用いており、またダミー列線ＤＢＬ
にも列線ＢＬと同等なものを用いており、これらは例え
ばメモリセルアレイ１６内に設けられている。
上記ダミーセル側の第２の負荷回路１４における負荷ト
ランジスタＱＤ５の電流供給能力は、メモリセル側の第
１の負荷回路１３における負荷トランジスタＱＭ５のそ
れよりも大きく設定されており、この電流供給能力の差
によってデータ検出回路１５に入力される電位Ｖ　ｒｅ
ｆ’とＶｉｎとに差をつけてデータ検出が行なえるよう
にしている。このような電流供給能力の差は第１の負荷
回路１３と第２の負荷回路１４内のＭＯＳＦＥＴのチャ
ネル幅の調整により行われる。例えば、ＭＯＳＦＥＴ　
　０Ｍ５のチャネル幅をＷ５、チャネル長をＬとし、Ｍ
ＯＳＦＥＴ　　ＱＤ５のチャネル幅をＷＢ１チャネル長
をＬとした場合に、Ｗ６　＞Ｗ５となるように各チャネ
ル幅を２Ｊ整する。これにより、上述したような２種類
の電位Ｖｒｃｆ　、　　Ｖｌｎの差が生成される。
なお、第１の負荷回路１３を構成するＭＯＳＦＥＴＱＭ
Ｉ−０Ｍ４のサイズをそれぞれＷｌ　／Ｌ。
Ｗ２　／Ｌ、Ｗ３　／Ｌ、Ｗ４　／Ｌとすると、第２の
負荷回路１４を構成するＭＯＳＦＥＴ　　ＱＤＩ〜ＱＤ
４のサイズもそれぞれＷｌ　／Ｌ、Ｗ２　／Ｌ。
Ｗ３　／Ｌ、Ｗ４　／Ｌに調整しており、かつＷｌ　＞
Ｗ２　、Ｗ３　＞Ｗ４なる関係に設定している。
このようなＥＦＲＯＭのメモリセルにあっては、浮遊ゲ
ートに電子が注入されているか否かによってデータを記
憶する。すなわち、浮遊ゲートに電子が注入されたもの
は制御ゲートに“１ルベル信号が供給されてもオフ状態
を維持し、電子を注入しないものはオン状態となる。一
方、ダミーセルには電子を注入しないため、本体側のメ
モリセルに電子を注入しないものと等価となり、このま
までは電位Ｖ　ｒｃｒとＶｉｎとの間に差が生じないの
で、上述したように負荷用のＭＯＳＦＥＴＱｐ５の電流
供給能力を０Ｍ５よりも大きく設定している。このよう
にすることにより、電子が注入されていないメモリセル
が選択された場合でもＶ　ｒｅｌ’とＶｉｎとの間に電
位差が発生するようにしている。
また、このようなＥＰＲＯＭのように、行線の一部にダ
ミーセルＤＣを設け、さらにダミー列線ＤＢＬを形成し
、第２の負荷回路１４を設けることによってリファレン
ス電位Ｖ　ｒｅｆ’を生成する方法は、−電源ノイズに
対して強いという利点を持つ。
それは、列線ＢＬとダミー列線ＤＢＬとが同等であり、
それぞれに附随しているの寄生容量の値が等価であるた
め、電源電位が変動したときに列線ＢＬとダミー列線Ｄ
ＢＬとが等しい電位的な影響を受けるからである。すな
わち、電源電位が変動したときでも列線ＢＬとダミー列
線ＤＢＬとの間の相対的な電位差が一定なので、データ
検出回路１５が誤ったデータを検出する恐れはない。
しかしながら、このようなＥＰＲＯＭでは、ダミーセル
ＤＣが各行線ＷＬにそれぞれ接続されているため、選択
行線の切替わりの際にリファレンス電位Ｖ　ｒｅｆ’が
変動する。
第６図は上記従来メモリおける各信号波形を示す波形図
である。図示のように、例えば始めに行線ＷＬ２が“１
“レベルの状態から次に行線ＷＬＩが“１”レベルに切
替わる際に、電位Ｖｉｎとして“１“レベルが生成され
、データ検出回路１５から“１”レベルのデータＯＵＴ
が出力されるとする。この行線の切替わりの時、非選択
となり“Ｏ”レベルに放電される行線ＷＬ２と、新しく
選択されて“１゛レベルに充電される行線ＷＬｌとがそ
れぞれ中間電位になる。このとき、非選択になる行線Ｗ
Ｌ２に接続され選択状態から非選択状態に変わるダミー
セルＤＣ２と、選択される行線ＷＬＩに接続され非選択
状態から選択状態に変わるダミーセルＤＣＩに流れる電
流の和が、行線が完全に“１”レベルになっているとき
の１個のダミーセルに流れる電流よりも小さな値になる
。
このため、行線が切替わる過渡期では図示するようにリ
ファレンス電位Ｖｒａ［’が上昇する。このような電位
Ｖ　ｒｅ（’の上昇はメモリセルの閾値電圧が高い程大
きくなる。例えば、浮遊ゲート型ＭＯＳＦＥＴをメモリ
セルとする不揮発性甲導体メモリ等ではメモリセルの閾
値電圧が２ｖ程度であるため、リファレンス電位Ｖ　ｒ
ｃｆは大きく上昇する。
一方、データの検出は電位Ｖ　ｒｃｆ’とＶｌｎとの差
が大きい程、容易となり、かつデータ検出回路１５にお
けるデータ検出速度も速くなる。両者間の電位差が小さ
い場合にはノイズの影響を受は易くなり、データ検出回
路１５が誤動作して誤ったデータを検出する確率が高く
なる。従って、電位Ｖ　ｒｅｌ’とＶ［ｎとの差が大き
い方が良く、電位Ｖ　ｒｅｒが１−昇し％ＶＩ１１との
差が小さぐなる期間がなるべく短くなることが好ましい
。
ところが、従来のメモリのようにダミー列線ＤＢＬを使
用する場合には、第６図の波形図に示すようにリファレ
ンス電位Ｖ　ｒｅｒが変動するため、Ｖｌｎが“１“レ
ベルから“０”レベルに変化する過渡期間に電位Ｖ　ｒ
ｏｌ”がＶｌｎ側に近付き、両者間の電位差が小さくな
るので、この期間にノイズが混入するとデータ検出回路
１５で誤ったデータを検出する恐れがあるという問題が
ある。
（発明が解決しようとする課＠） このように従来のメモリでは列線とダミー列線とが同等
にされているために電源電位が低下したときでもノイズ
に対して強いという利点を持つが、行線の選択が切替わ
る過渡期間に基準電位が変動するためにノイズによる誤
動作が発生する恐れがある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源電位が低下したときでもノイズ
に対して強く、かつ行線の選択が切替わる過渡期間でも
ノイズに対して強く、常に正確なデータを出力すること
ができる半導体メモリを提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体メモリは、行線と、この行線により選
択的に駆動されるメモリセルと、駆動されたメモリセル
から読み出されるデータを受ける列線と、」二記列線に
接続され列線に読み出されたデータに対応した電位を発
生する第１の負荷回路と、ダミー行線及びダミー列線と
、上記ダミー列線にそれぞれのドレイン領域が接続され
ゲートが上記行線に接続されたソース領域が存在しない
第１のダミーセルと、上記ダミー行線と上記ダミー列線
との間に接続され上記メモリセルと等価な構成の第２の
ダミーセルと、上記ダミー列線に接続され基準電位を発
生する第２の負荷回路と、上記第１、第２の負荷回路で
発生される電位を比較してデータを検出するデータ検出
回路とを具備したことを特徴する。
（作用） この発明の半導体メモリでは、本来のダミーセルとして
使用される第２のダミーセルを行線では制御せず、行線
とは別に設けられたダミー行線で制御し、かつダミー行
線にはバイアス回路から出力される電圧を供給して常時
駆動状態にする。これにより、第２の負荷回路で発生さ
れる基準電位の値が常に一定になる。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体メモリを、浮遊ゲート型
ＭＯ５ＦＥＴをメモリセルとして用いたＥＦＲＯＭに実
施した場合の全体の構成を示す回路図である。第１図に
おいて、ＭＣｌ１．　ＭＣ１２゜・・・、ＭＣ１ｎ、・
・・、ＭＣｍｎはそれぞれ浮遊ゲート型ＭＯＳ−ＦＥＴ
からなるメモリセル、ＤＣＩ。
ＤＣ２，・・・、　ＤＣｔａはそれぞれ浮遊ゲート型Ｍ
ＯＳＦＥＴからなるダミーセル（第１のダミーセル）、
ＤＤＣは浮遊ゲート型ＭＯＳＦＥＴからなるダミーセル
（第２のダミーセル）　、ＷＬＩ　。
Ｗ　Ｌ　２　、−−−、　Ｗ　Ｌ　ｎはそれぞれ行線、
ＢＬＩ。
ＢＬ２．・・・、ＢＬｎはそれぞれ列線、ＤＢＬはそれ
ぞれダミー列線、１１は行デコーダ、１２は列デコーダ
、ＢＴＩ　、Ｂｒ３、−、ＢＴｎはそれぞれカラムゲー
トＭＯ５ＦＥＴ、ＤＢＴはカラムゲートＭＯＳＦＥＴと
等価でありゲートに電源電圧が供給され常時導通状態に
されたＭＯＳＦＥＴ５１３はＭ　ＯＳ　Ｆ　Ｅ　Ｔ　　
Ｑ　Ｍ　１〜Ｑ　Ｍ　１２からなる第１の負荷回路、１
４はＭＯＳＦＥＴ　　ＱＤＩ〜Ｑ　Ｄ　１２からなる第
２の負荷回路、Ｉ５はセンスアンプを含むデータ検出回
路であり、さらにＤＷＬはダミーワード線、ＤＭＣＩ　
、ＤＭＣ２、・・・、ＤＭＣｎはそれぞれ浮遊ゲート型
ＭＯＳＦＥＴからなるダミーセル（第３のダミーセル）
、１７はバイアス回路である。
上記ダミーセルＤＣＩ　、ＤＣ２、・・・、Ｄ（、ｎは
それぞれソース領域が存在せず、各ドレイン領域が上記
ダミー列線ＤＢＬに接続されており、また各制御ゲート
は上記行線ＷＬＩ−ＷＬ＋ｎにそれぞれ接続されている
。ダミーセルＤＤＣは本来のダミーセルとなるものであ
り、そのドレイン領域は上記ダミー列線ＤＢＬに、ソー
ス領域は本体のメモリセルＭＣと同様にアース電位にそ
れぞれ接続されており、かつ制御ゲートは上記ダミー行
線ＤＷＬに接続されている。また、ダミーセルＤＭＣＩ
　、ＤＭＣ２、−、ＤＭＣｎはそれぞれソース領域がア
ース電位に接続され、各ドレイン領域が電位的に浮遊状
態にされ、かつ各制御ゲートが上記ダミー行線ＤＷＬに
並列に接続されている。
上記バイアス回路１７は上記ダミー行線ＤＷＬを常時駆
動状態に設定するために選択行線と等価なバイアス電位
を発生する。なお、第１の負荷回路１３、第２の負荷回
路１４等は従来メモリと同様に構成されている。
このような構成でなるメモリにおいて、ダミー列線ＤＢ
Ｌには（ｍ＋　１　）個のＭＯＳＦＥＴのドレイン領域
が接続されており、ｍ個のＭＯＳＦＥＴのドレイン領域
が接続されている従来メモリのダミー列線とほぼ等しい
寄生容量が存在しているので、このダミー列線ＤＢＬは
従来メモリのものと同等の構成にされている。さらに、
ダミー行線ＤＷＬには（ｎ＋１）個のＭＯＳＦＥＴの制
御ゲートが接続されており、（ｎ＋１）個のＭＯＳＦＥ
Ｔの制御ゲートが接続されている各行線ＷＬと等しい寄
生容量が存在しているので、このダミー行線ＤＷＬは各
行線ＷＬと同等の構成にされている。
上記ダミーセルＤＤＣには、本体側のメモリセルＭＣと
同等なＭＯＳＦＥＴを用いており、またダミー列線ＤＢ
Ｌにも列線ＢＬと同等なものを用いている。そして、上
記ダミーセル側の第２の負荷回路１４における負荷トラ
ンジスタＱＤ５の電流供給能力は、メモリセル側の第１
の負荷回路１３における負荷トランジスタＱＭ５のそれ
よりも大きく設定されており、この電流供給能力の差に
よってデータ検出回路１５に人力される電位Ｖ　ｒｅｒ
とＶｌｎとに差をつけてデータ検出が行なえるようにし
ている。このような電流供給能力の差は従来の場合と同
様に、ＭＯＳＦＥＴ　　ＱＤ５とＱＭ５のチャネル幅を
Ｗ５　、Ｗ８との間にＷ８　＞Ｗ５なる関係が成立する
ようにチャネル幅を調整することによって実現されてい
る。
このような構成のＥＦＲＯＭでは、ダミーセルＤＤＣの
データに基づいて第２の負荷回路１４で生成された基準
のリファレンス電位Ｖ　ｒｃｆと、選択されたメモリセ
ルＭＣから読み出されたデータに基づき第１の負荷回路
１３で生成された電位Ｖ１ｎとをデータ検出回路１５で
比較することにより、選択されたメモリセルＭＣに記憶
されたデータを検出し、このデータ検出回路１５から図
示しない出力バッフ７等に読み出しデータを出力してい
る。
ここで、ダミー行線ＤＷＬにはバイアス回路１７からの
一定電位が常時供給されているので、第２の負荷回路１
４で発生される基準電位としてのリファレンス電位Ｖｒ
ｅｒは、第２図の波形図に示すように常に一定となる。
従って、選択行線が切替わり、メモリセルからの読み出
しデータに対応して電位Ｖｌｎが変化するときでも電位
Ｖ　ｒａｔ’は変動しない。このため、ｖＩｎが“１″
レベルから０”レベルに変化する過渡期間でも電位Ｖ　
ｒａｔがｖＩｎ側に近付くことがなくなり、選択行線の
切替わり期間にノイズが混入してもデータ検出回路１５
で誤ったデータが検出される確率は大幅に低下する。
また、列線、Ｂ　Ｌとダミー列線ＤＢＬとが同等にされ
ているため、従来の場合と同様に電源電位が低下したと
きでもノイズに対して強いという利点はそのまま保持さ
れる。
このように上記実施例のメモリでは、電源電位が低下し
たときでもノイズに対して強く、かつ行線の選択が切替
わる過渡期間でもノイズに対して強く、常に正確なデー
タを出力させることができる。
ところで、上記実施例において、ダミー行線ＤＷＬにバ
イアス電位を供給するバイアス回路１７は行デコーダ１
１と等価にすることが望ましい。このようにすれば、選
択行線とダミー行線ＤＷＬとが全く等しくノイズの影響
を受けることになり、ノイズによる誤動作に対して強く
することができる。
第３図（ａ）ないしくｄ）はそれぞれ上記要件を満足す
るバイアス回路の具体的構成を示す回路図である。
第３図（ａ）の回路は上記行デコーダ１１のバッファ部
と等価な回路構成を持つ場合のものであり、ゲートがア
ース電位に共通接続され、直列接続されたＰチャネルＭ
ＯＳＦＥＴ２１とＮチャネルＭＯＳＦＥＴ２２とから構
成されている。この回路ではＰチャネルＭＯＳＦＥＴ２
１が常時導通状態にされ、ダミー行線ＤＷＬはこのＭＯ
ＳＦＥＴ２１を介して？！！原電原電段定される。
第３図（ｂ）の回路は第３図（ａ）の回路と同様にＰチ
ャネルＭＯＳＦＥＴ２１とＮチャネルＭＯＳＦＥＴ’２
２とからなり、行デコーダ１１のバッファ部と等価な回
路構成を持ち、チップ選択信号ＣＥでこの回路を制御す
ることにより、スタンバイ時には本体の行線と同様に“
０”レベルとなるように構成したものである。
第３図（ｃ）の回路は、直列接続されたＰチャネルＭＯ
ＳＦＥＴ２１とＮチャネルＭＯＳＦＥＴ２２とからなる
行デコーダ１１のバッファ部と等価な回路と、チップ選
択信号ＣＥがゲートに供給されるＰチャネルＭＯＳＦＥ
Ｔ２３及び各ゲートが電源電位に接続され直列接続され
た３個のＮチャネル間Ｏ３ＦＥＴ２４〜２Ｂからなりア
ドレスが入力されるデコード部と等価な回路とで構成さ
れている。
第３図（ｄ）の回路は、直列接続されたＰチャネルＭＯ
ＳＦＥＴ２１とＮチャネルＭＯＳＦＥＴ２２とからなる
行デコーダ１１のバッファ部と等価な回路と、チップ選
択信号面がゲートに供給されるＰチャネルＭＯＳＦＥＴ
２３及び各ゲートに実際のアドレス信号が供給される６
個のＮチャネルＭＯ８ＦＥＴ２７〜３２からなるデコー
ド部と等価な回路とで構成されている。
第４図は上記実施例のメモリを集積化した場合の、メモ
リセルアレイ１Ｂの部分の構成を示すパターン平面図で
ある。ダミー列線ＤＢＬは列線ＢＬと隣接して設けられ
たアルミニウム等の金属で構成されており、このダミー
列線ＤＢＬは各コンタクトホール４０を介して前記各ダ
ミーセルＤＣのドレイン領域となる拡散領域４１と接続
されている。
さらに、このダミー列線ＤＢＬはコンタクトホール４２
を介して前記ダミーセルＤＤＣのドレイン領域となる拡
散領域４３と接続されている。
ダミー行線ＤＷＬは行線ＢＬと隣接して設けられた第２
層目の多結晶シリコン層で構成されており、このダミー
行線ＤＷＬはさらに前記各ダミーセルＤＭＣの制御ゲー
ト並びにその配線として使用されている。
このように、ダミー列線ＤＢＬとダミー行線ＤＷＬとは
本体のメモリセルアレイ内に設けられており、周囲から
の影響がダミー列線ＤＢＬ及びダミー行線ＤＷＬにも等
しく受けるようになっている。なお、前記各ダミーセル
ＤＣはソース領域となる拡散領域が存在せず、チャネル
が制御ゲートの下部の途中で切れている。また、図中、
左下がりの斜線を施した部分は各ＦＥＴの浮遊ゲートに
なる第１層目の多結晶シリコン層である。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例ではこの発明をＥＦＲＯＭに実施した場合
について説明したが、その他に通常のマスクＲＯＭ等の
種々のメモリに実施可能であることはいうまでもない。
また、上記実施例ではダミー行線ＤＷＬをメモリセルア
レイと隣接して設ける例について説明したが、これは必
ずしも隣接させる必要はなく、メモリセルアレイとは独
立に設けるようにしてもよい。さらに、行線ＷＬとダミ
ー行線ＤＷＬはあるノイズレベルの許容範囲で誤動作す
ることを許すならば、両者は全く同一の構成でなくとも
よい。
［発明の効果］ 以］二説明したようにこの発明によれば、ダミー行線に
はバイアス回路から一定電位が常時供給され、第２の負
荷回路で発生される基準電位は常に一定にされるため、
電源電位が低下したときでもノイズに対して強く、かつ
行線の選択が切替わる過渡期間でもノイズに対して強く
、常に正確なデータを出力することができる半導体メモ
リを提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるメモリの構成を示す
回路図、第２図は上記実施例メモリにおける各信号波形
を示す波形図、第３図は第１図メモリ内の一部回路の具
体的構成を示す回路図、第４図は上記実施例のメモリを
集積化した場合のパターン平面図、第５図は従来の半導
体メモリの回路図、第６図は上記従来メモリおける各信
号波形を示す波形図である。 ＭＣ・・・メモリセル、ＤＣ，ＤＤＣ，ＤＭＣ・・・ダ
ミーセル、ＷＬ・・・行線、ＢＬ・・・列線、ＤＷＬ・
・・ダミー行線、ＤＢＬ・・・ダミー列線、１１・・・
行デコーダ、１２・・・列デコーダ、ＢＴ・・・カラム
ゲートＭＯ８ＦＥＴ、ＤＢＴ・・・ＭＯＳＦＥ’Ｔ、１
３・・・第１の負荷回路、Ｉ４・・・第２の負荷回路、
１５・・・データ検出回路、１６・・・メモリセルアレ
イ、１７・・・バイアス回路。 出願人代理人　弁理士　鈴江武彦 １／ 第１図 （ａ）　　　　　　　　　　　　　　　（ｂ）（ｃ）　
　　　　　　　　　　　　　　（ｄ）第３図 第４図 第５図

Claims (3)

    【特許請求の範囲】
  1. （１）行線と、 この行線により選択的に駆動されるメモリセルと、 駆動されたメモリセルから読み出されるデータを受ける
    列線と、 上記列線に接続され列線に読み出されたデータに対応し
    た電位を発生する第１の負荷回路と、ダミー行線及びダ
    ミー列線と、 上記ダミー列線にそれぞれのドレイン領域が接続されゲ
    ートが上記行線に接続されたソース領域が存在しない第
    １のダミーセルと、 上記ダミー行線と上記ダミー列線との間に接続され上記
    メモリセルと等価な構成の第２のダミーセルと、 上記ダミー列線に接続され基準電位を発生する第２の負
    荷回路と、 上記第１、第２の負荷回路で発生される電位を比較して
    データを検出するデータ検出回路とを具備したことを特
    徴する半導体メモリ。
  2. （２）前記ダミー行線にはバイアス回路から出力される
    電圧が供給され、常時駆動状態にされている請求項１記
    載の半導体メモリ。
  3. （３）前記ダミー行線には前記メモリセルと等価な構成
    であり、ドレインが前記列線とは接続されない第３のダ
    ミーセルが接続されている請求項１記載の半導体メモリ
    。
JP794588A 1988-01-18 1988-01-18 半導体メモリ Expired - Lifetime JPH0642318B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP794588A JPH0642318B2 (ja) 1988-01-18 1988-01-18 半導体メモリ
KR1019890000435A KR930001283B1 (ko) 1988-01-18 1989-01-17 반도체 기억장치
US07/298,154 US4982364A (en) 1988-01-18 1989-01-17 Semiconductor memory having a stabalized reference potential for use in detecting a data read out from a memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP794588A JPH0642318B2 (ja) 1988-01-18 1988-01-18 半導体メモリ

Publications (2)

Publication Number Publication Date
JPH01184793A true JPH01184793A (ja) 1989-07-24
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