DE2343128B2

DE2343128B2 - R-S-Flip-Flop-Schaltung mit komplementären Isolierschicht-Feldeffekt-Transistoren

Info

Publication number: DE2343128B2
Application number: DE2343128A
Authority: DE
Inventors: Yasoji Kawasaki Kanagawa Suzuki (Japan)
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1972-08-31
Filing date: 1973-08-27
Publication date: 1975-04-17
Also published as: JPS4944655A; CH581924A5; CA996640A; GB1435973A; DE2343128A1; FR2198324A1; IT990432B; US3887822A; JPS5242507B2; FR2198324B1; DE2343128C3

Description

tung entweder S- oder Ä-dominant. Im Falle einer spielsweise zur Verwendung in der Hochfrequenz-5-Dominanz behält sie ihren Ausgangszustand bei, technik, bestimmt sind. Für die Beschreibung wird wenn sich sowohl der Setz- als auch der Rücksetz- definiert, daß der mit einer Vorspannung versorgte eingang im Zustand »0« befinden, und geht in den Bereich die Source und der andere Bereich der Drain Zustand des Setzsignals bei allen anderen Kombina- 5 genannt wird. Weiterhin wird eine negative Logik tionen, d. h. auch bei der Kombination über, bei wel- verwandt, bei der der untere Spannungspegel oder eher sich sowohl der Setz- als auch der Rücksetzein- -EV die Bedeutung der binären Ziffer »1« und der gang im Zustand »1« befinden. Wenn dann der höhere Spannungspegel oder das Erdpotential die zweite Inverter über Taktimpulse gesteuert wird, wird Bedeutung der binären Ziffer »0« hat.
jedes Ausgangssignal mit einer Verzögerung erzeugt, io In F i g. 1 ist ein Ausführungsbeispiel einer erfinwelche einem Zykius der Taktimpulssignale entspricht. dungsgemäßen, hauptsächlich vorstellbaren Flip-Bei einem solchen Betrieb kann daher mit der er- Flop-Schaltung dargestellt, bei der ein Rückstelleinfindungsgemäßen Schaltung eine Speicherfunktion er- gang R mit einem Eingang einer UND-Gatterschalfüllt werden. Obendrein sind die Verdrahtung sowie tung 4 über einen ersten Inverter 1 und der Ausgang das Muster der integrierten Schaltung einfach, so daß 15 der UND-Gatterschaltung 4 mit einem Eingang einer das Halbleiterplättchen nicht vergrößert zu werden NOR-Gatterschaltung S verbunden ist. Ein Vorstellbraucht, eingangs ist mit dem anderen Eingang der NOR-

Vorteilhafte Weiterbildungen der Erfindung sind Gatterschaltung S verbunden. Die UND-Gatterschal-

den Unteransprüchen entnehmbar. tung 4 und die NOR-Gatterschaltung 5 arbeiten in

Nachfolgend werden beispielsweise bevorzugte 20 der Weise zusammen, daß sie eine logische Verzöge-Ausführungsformen der Erfindung an Hand der rungsschaltung 2 bilden, die durch ein erstes Takt-Zeichungen näher erläutert. impulssignal und das dazu komplementäre Signal Φ₁

Fig. IA zeigt das Schaltbild einer hauptsächlich und Φ₁ betätigt wird. Aus diesem Grunde ist die

vorstellbaren Flip-Flop-Schaltung, die eine Ausfüh- NOR-Gatterschaltung S in dem Blockschaltbild von

rungsform der Erfindung darstellt 25 F i g. 1 als taktgesteuerte NOR-Gatterschaltung dar-

F i g. 1B zeigt das detaillierte Schaltbild der in gestellt, die durch die Taktimpulssignale Φ₁ und Φ,

Fig. IA dargestellten Flip-Flop-Schaltung. betätigt wird.

F i g. 1C zeigt das Schaltbild einer hauptsächlich Die Polarität des Ausgangs der NOR-Gatterschal-

rückstellbaren Flip-Flop-Schaltung. rung S wird durch einen zweiten Inverter 3 umge-

F i g. 2 zeigt Wellenformen, die zur Erläuterung 30 kehrt, um den Ausgang Q der Flip-Flop-Schaltung

der Arbeitsweise der in den F i g. 1A und 1B darge- zu liefern. Der zweite Inverter 3 kann durch einen

stellten Flip-Flop-Schaltungen dienen. einfachen Inverter, wie den ersten Inverter I, gebildet

Fig. 3A zeigt das Schaltbild einer abgeänderten, werden, jedoch ist in dem Beispiel von Fig. IA der

hauptsächlich vorstellbaren Flip-Flop-Schaltung. Inverter 3 als taktimpulsgesteuerter Inverter darge-

F i g. 3 B zeigt das detaillierte Schaltbild der in 35 stellt, der durch ein Taktimpulssignal Φ₂ und das

Fig. 3A dargestellten, abgeänderten Flip-Flop- dazu komplementäre Signal Φ₂ in Betrieb gesetzt

Schaltung. wird. Der Ausgang des zweiten Inverters oder der

F i g. 3 C zeigt das Schaltbild einer hauptsächlich Ausgang Q der Flip-Flop-Schaltung wird zum ande-

rückstellbaren Flip-Flop-Schaltung. ren Eingang der UND-Gatterschaltung 4 rückge-

Fig.4 zeigt das Schaltbild einer Änderung eines 40 koppelt.

Teiles der in F i g. 3 B dargestellten Schaltung. Gemäß F i g. 1B, die Einzelheiten des in F i g. 1A

F i g. 5 A zeigt das Schaltbild einer statischen Flip- dargestellten Schaltungsaufbaues zeigt, besteht der

Flop-Schaltung, bei der der Schaltungsaufbau ver- erste Inverter 1 aus einem bekannten komplementä-

wandt wurde, der in F i g. 1A dargestellt wurde. ren MOSFET-Inverter, der einen N-Kanal-MOSFET

Fig. 5B zeigt das Schaltbild einer statischen Rip- 45 UN und einen P-Kanal-MOSFET HP enthält.

Rop-Schaltung, bei der der in F i g. 3 A dargestellte In der logischen Verzögerungsschaltung 2 sind die

Schaltungsaufbau verwandt ist. Leitungswege der N-Kanal-Transistoren 12 N und

Fig. 6A zeigt das Schaltbild einer halbstatischen 13N parallel geschaltet, während der Leitungsweg

Rip-Flop-Schaltung, bei der der Schaltungsaufbau des N-Kanal-Transistors 147V mit dem des N-Kanal-

verwandt ist, der in Fig. 1A dargestellt ist 50 Transistors 113N in Reihe geschaltet ist Der Lei-

Fig. 6B zeigt das Schaltbild einer halbstatischen tungsweg eines P-Kanal-Transistors 12P ist in Reihe Flip-Flop-Schaltung, bei der der in Fig. 3B darge- mit dem eines P-Kanal-Transistors 13P, und der Leistelite Schaltungsaufbau verwandt ist. tungsweg eines P-Kanal-Transistors 14P ist parallel

Fig. 7A zeigt eine Änderung der in Fig. IB dar- mit den in Reihe geschalteten Leitungswegen dei

gestellten Flip-Flop-Schaltung. 55 P-Kanal-Transistoren 12 P und 13 P geschaltet Dei

Fig.7B zeigt in einem Diagramm ein Muster Leitungsweg des N-Kanal-Transistors 13N ist in

einer m Fig. 7 A dargestellten integrierten Schaltung. Reihe mit dem des P-Kanal-Transistors 14P ge-

Ein MOSFET weist einen Sourcebereich und schaltet, und der Verbindungspunkt zwischen dieser

einen Drainbereich auf, die zwischen sich einen zwei Leitungswegen steht mit der Ausgangsklemmt

Leitungsweg begrenzen, und eine Gate-Elektrode ist 60 18 der logischen Verzögerungsschaltung 2 m Verbin· auf dem Leitungsweg mit einer dazwischen angeord- dung.

neten Isolierschicht angebracht Die Leitfähigkeit des Diese Transistoren, die eine AND- und NOR Leitungsweges wird durch eine Steuerspannung ge- Gatterschaltung bilden, sind über taktimpulsgesteuertf steuert, die an die Gate-Elektrode gelegt wird. Im all- N-Kanal- und P-Kanal-Transistoren 15W und 15/

gemeinen ist ein MOSFET so ausgebildet, daß er be- 65 mit Vorsparinungsquellen verbunden. Die Gate-Elek züglich der Source- und Drainbereiche einen sym- troden der Transistoren 12N und 12P stehen ge metrischen Aufbau aufweist im Gegensatz zu den- meinsam mit einer Eingangsklemme 16 in Verbin jenigen, die für spezielle Verwendungszwecke, bei- dung, um einen Rückstelleingang R über den erst«

Inverter 1 zu empfangen, wohingegen die Gate-Elektroden der Transistoren 14 N und 14 P gemeinsam mit einer Eingangsklemme 17 verbunden sind, um einen Vorstelleingang S zu empfangen. Die Gate-Elektroden der Transistoren 13 /V und 13 P stehen gemeinsam mit einer Eingangsklemme 19 in Verbindung, um den Ausgang Q der Flip-Flop-Schaltung aufzunehmen. Die Gate-Flektroden der taktimpulsgesteuerten Transistoien 15JV und 15P sind _so geschaltet, daß sie das erste Taklimpulssignal Φ, und das dazu komplementäre Signal Φ_ι jeweils empfangen, so daß jhre Leitungswege leitend gemacht werden, wenn Φ₁ einen hohen Pegel oder den Pegel 0 und Φ₁ einen niederen Pegel oder einen negativen Pegel aufweist. Der zweite Inverter 3 umfaßt einen Grundinverter, der ein komplementäres Transistorpaar, nämlich einen N-Kanal-Transistor 21JV und einen P-Kanal-Transistor 21 P enthält, und ein komplementäres Transistorpaar, nämlich einen taktimpulsgesteuerten N-Kanal-Transistor 25 JV und einen taktimpulsgesteuerten P-Kanal-Transistor 25 P, deren Leitungswege jeweils in Reihe mit den Leitungswegen der Transistoren 21JV und 21 P geschaltet sind. Die Gate-Elektroden der taktimpulsgesteuerten Transistoren 25 JV und 25 P sind so geschaltet, daß sie jeweils zweite Taktimpulssignale Φ₂ und Φ₂ aufnehmen. Die Eingangsklemme 26 des zweiten Inverters ist mit der Ausgangsklemme 18 der logischen Verzögerungsschaltung 2 verbunden, wohingegen die Ausgangsklemme des zweiten Inverters mit der Eingangsklemme 19 der logischen Verzögerungsschaltung 2 in Verbindung steht.

Wie es in F i g. 2 dargestellt ist, sind die Taktimpulssignale #j (J₁) und Φ₂ (Φ₂) Impulse mit einem bestimmten Phasenunterschied und definierten Perioden. Wie es in Fig. IB dargestellt ist, können auch gleiche Taktimpulse T (T) verwandt werden. In jedem Fall werden die taktimpulsgesteuerten Transistoren 15 JV und 15 P der logischen Verzögerungsschaltung 2 und die taktimpulsgesteuerten Transistoren 25/V und 25 P des zweiten Inverters im Wechsel angesteuert.

Für eine stabile Arbeitsweise sind natürlich an die Substrate der jeweiligen oben beschriebenen MOSFETs vorbestimmte Vorspannungen angelegt. Die Substrate der jeweiligen P-Kanal-Transistoren sind geerdet, und die Substrate der jeweiligen N-Kanal-Transistoren sind mit einer Spannungsquelle von — £ V verbunden.

Die in Fig. IB dargestellte Schaltung arbeitet wie

folgt:

(i) Wenn der Vorstelleingang S = »0« und der Rückstelleingang R = »0« ist, werden die Transistoren 11JV, 12 P und 14 JV leitend gemacht, wohin gegen die Transistoren IIP, 12JV und 14P nichtleitend gemacht werden. Dementsprechend ist das Potential an der Ausgangsklemme 18 der logischen Verzögerungsschaltung durch den vorher^ gehaltenen Ausgang Q und die Taktimpulse Φ, und Φ, bestimmt. Wenn beispielsweise unter der Bedingung Q = »1« die Taktimpulse Φ, und Φ, an die taktimpulsgesteuerten Transistoren 15 JV und 15 P jeweils angelegt werden, wird der Transistor 13 P leitend, der Transistor 13 N nichtleitend und die Transistoren 15 JV und 15 P leitend gemacht, so daß die Ausgangs klemme 18 über die Transistoren 13P, 12P und 15P geerdet ist. Als Folge davon wird die ladung eines Ausgangskondensators C_g0 auf Null gebracht und damit ein Ausgang »0« erzeugt. Bei einer Unterbrechung der Lieferung der Taktimpulse Φ₁ und Φ, werden die Transistoren 15JV und 15 P nichtleitend gemacht, wodurch die Ausgangsklemme 18 gegenübei der Vorspannungsklemme und der Erde isoliert wird Folglich speichert der Ausgangskondensator C₂₀ kurzzeitig die_Information »0«. Wenn dann Taktimpulse Φ.₂ und Φ₂ angelegt werden, werden die Transistorer 25 JV und 25 P leitend. Da die Information »0«, die

ίο im Ausgangskondensator C₂₀ gespeichert ist, an die Eingangsklemme 26 des zweiten Inverters 3 geleg^; wird, wird der Transistor 21JV leitend und dei Transistor 21P nichtleitend gemacht. Als Folge davon wird die Ausgangsklemme 28 über die Transistoren21JV und 25 JV auf die Ausgangsklemme 28 übei die Transistoren 21JV und 25JV auf — EV gehalten wodurch ein Ausgang »1« an der Klemme 28 erzeug wird. Unter diesen Bedingungen wird der Ausgangs· kondensator C₃₀ auf eine Spannung von -EV auf·

geladen, so daß der Ausgangszustand Q = »1« selbs dann aufrechterhalten wird, wenn die Lieferung dci Taktimpulssignale Φ₂ und Φ~₂ unterbrochen wird.

Bei der vorhergehenden Beschreibung wurde ange nommcn, daß vor Anlegen der Taktimpulssignale Φ (Φ]) und Φ₂ (Φ_ο) der Ausgang Q = »1« betrug. Eii verzögerter Ausgang Q = »1« bedeutet, daß de: Ausgang vor der Verzögerung ohne Änderung be wahrt wurde. Wenn der Ausgang vor der Verzöge rung Q = »0« war, ist in ähnlicher Weise der verzö gerte Ausgang Q --- »0«. Wenn damit der Vorstell eingang 5 = 0 und der Rückstelleingang R = 0 ist ist der Ausgang der Flip-Flop-Schaltung genau gleicl dem Wert des Ausganges Q vor Anlegen der Ein gänge 5 und R. Mit anderen Worten wird der Zu stand des Ausganges erhalten.

(ii) Wenn S = »1« und R = »0« ist, werden dii Transistoren HJV, 12P und 14P leitend und dii Transistoren IIP, 12JV und 14JV nichtleitend ge macht. Der Zustand des Ausgangs der logischen Ver zögerungsschaltung 2 ist durch die Taktimpulse Φ und Φ, bestimmt. Beim Anlegen der Taktimpulse Φ und Φ, wird die Ausgangsklemme 18 über die Tran sistoren 14P und 15P geerdet, wodurch ein Ausganj »0« erzeugt wird. Auf ein Anlegen der Taktimpuls!

Φ₂ und Φ₂ werden dann die Transistoren 25JV, 25/ und 21JV leitend gemacht, wohingegen der Tran sistor 21P nichtleitend gemacht wird. Als Folge da von wird die Ausgangsklemme 28 mit der Spannungs· quelle von — E V über die Transistoren 21 N um 25/V verbunden, wodurch der Ausgangszustand »1< erzeugt wird. Wenn die logischen Einganges = »1« und R = »0« sind, ist es offensichtlich, daß der Aus gang Q den Zustand »1« unabhängig vom Zustanc des vorhergehenden Ausgangs Q annehmen muß Auf diese Weise wird am Ausgang der Flip-Flop Schaltung vorzugsweise ein Vorstelleingang S = »1« erhalten.

(iii) Wenn S = »0« und R = »1« ist, werden di< Transistoren HP, 12JV und 14JV leitend und di< Transistoren HJV, 12P und 14P nichtleitend ge macht. Der Ausgangszustand der logischen Verzöge ningsschaltung 2 ist durch die Taktimpulse Φ, und Φ unabhängig vom Zustand des Ausganges Q bestimmt Als Folgcdavon wird beim Anlegen der Taktimpuls«

Φ, und Φ, die Ausgangsklemme 18 mit der Span nungsquelle von -EV fiber die Transistoren 14N 14JV and 15JV verbunden, wodurch ein Ausgang »1< erzeugt wird. Folglich wird der Transistor 21 J

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leitend und der Transistor 21N nichtleitend gemacht. Auf ein Anlegen der Taktimpulse Φ₂ und Φ₂ hin wird die Ausgangsklemme 28 über die Transistoren 21P und 25 P geerdet, wodurch ein Ausgang Q von »0« erzeugt wird. In dem Fall, in dem die logischen Eingänge 5 = »0« und R — »1« sind, befindet sich der Ausgang Q immer im Zustand »0«. Wieder dominiert der Vorstelleingang S.

(iv) Wenn S — »1« und R = »1« ist, werden die Transistoren IIP, 12N und 14P leitend und die Transistoren 12 P und 14 N nichtleitend gemacht. Auf ein Anlegen der Taktimpulse Φ_χ und Φ, hin wird die Ausgangsklemme 18 über die Transistoren 14 P und 15P geerdet, wodurch ein Ausgang »0« geliefert wird. Folglich wird der Transistor 21N leitend und der Transistor 21P nichtleitend. Wenn Taktinipulse Φ₂ und Φ., angelegt werden, wird die Ausgangsklemme 28 mit der Spannungsquelle von -EV über die Transistoren 21N und 25 N verbunden, wodurch ein Ausgang Q von »1« erzeugt wird. Bei logischen Eingängen S = »1« und R = »1« wird der Ausgang Q wie der Vorstelleingang S immer den Zustand »1« annehmen.

Obwohl bei der vorhergehenden Beschreibung die Sprache der negativen Logik verwandt wurde, ist es im Falle der positiven Logik lediglich notwendig, für die UND-ODER-Gatterschaltung in der logischen Verzögerungsschaltung 2 eine ODER-NAND-Gattcrschaltung einzusetzen.

Obwohl die in den Fig. IA und IB dargestellte Ausführungsform eine hauptsächlich vorstellbare Flip-Flop-Schaltung betrifft, kann eine hauptsächlich rückstellbare Flip-Flop-Schaltung ebenfalls durch den in F i g. 1 C dargestellten Schaltungsaufbau erhalten werden.

In F i g. 3 A ist ein anderes Beispiel für eine hauptsächlich vorstellbare Flip-FIop-Schaltung dargestellt, bei der der Rückstelleingang R mit einem Eingang einer ODER-Gatterschaltung 6 und der Vorstelleingang S über einen Inverter 1 mit einem Eingang einer NAND-Gatterscheltung 7 verbunden ist. Der Ausgang Q der Flip-Flop-Schaltung wird zum anderen Eingang der Gatterschaltung 6 rückgekoppelt.

Fig. 3B zeigt den Aufbau der in Fig. 3 A dargestellten Flip-Flop-Schaltung im einzelnen, ihre Arbeitsweise kann aus der vorhergehenden Beschreibung, die sich auf die in F i g. 1B gezeigte Schaltung bezog, leicht entnommen werden.

F i g. 3 C zeigt das Schaltbild einer hauptsächlich rückstellbaren Flip-Flop-Schaltung, die dadurch erhalten werden kann, daß die hauptsächlich vorstellbare Flip-Flop-Schaltung, die in des F i g. 3 A dargestellt ist, abgeändert wird.

Während bei den in den Fig. IB und 3B dargestellten Schaltungen die logische Verzögerungsschaltung 2 einen solchen Aufbau aufwies, daß die logischen Transistoren 12N, 13 W, 14N, 12 P, 13P und Ϊ4Ρ zwischen taktimpulsgesteuerte Transistoren 15N und 15P geschichtet sind, ist es offensichtlich, daß die taktimpulsgesteuerten Transistoren zwischen lorische N-Kanal-Transistoren und logische P Kanai-Transistoren geschichtet werden können. Im letzten Fall wird das Ausgangssignal der logischen Verzögerungsschaltung vom Verbindungspunkt zwischen den ;aktimpiilsgesteuerten Transistoren abgenommen. Die ogische Verzögerungsschaltung, die in F i g. 4 dargestellt ist, arbeitet auf die gleiche Weise wie die in F i g. 3 B dargestellte Schaltung. In diesem Zusam-

menhang ist darauf hinzuweisen, daß die taktimpulsgesteuerten Transistoren 25 N und 25 P bei den in den Fig. IB und 3B dargestellten taktimpulsgesteuerten Invertern zwischen die Transistoren 21N und 21P geschichtet werden können.

Die oben beschriebenen Flip-Flop-Schaltungen sind Flip-Flop-Schaltungen vom dynamischen Typ und zur Verwendung bei hochfrequenten Taktimpulssignalen geeignet. Wenn die Frequenz der Taktimpulse zu gering wird, d. h. wenn das Intervall zwischen den Impulsen zu lang wird, entladen sich die kurzzeitig in den Ausgangskondensatoren C₂₀ und C_t(l jeweils gespeicherten Informationen während dieses Intervalls über Störelemente oder ähnliches in dem integrierten Schaltungsplättchen, was zu einem fehlerhaften Betrieb führt. Um eine statische Fhp-Flop-Schaltung aufzubauen, die bei niederfrequenten Taktimpulssignalen sicher arbeiten kann, ist ist es aus diesem Grunde notwendig, eine Stabilisierungsschaltung an der Ausgangsseite der jeweiligen taklimpulsgesteuerten Schaltungen vorzusehen, um eine Entladung der Informationen in anderen Perioden als den Arbeitsperioden der jeweiligen taktimpulsgesteuerten Schaltungen, d. h. während der Informationsspeicherperiode, zu vermeiden.

Fig. 5A zeigt eine verbesserte statische Flip-Flopbcnaltung, bei der eine erste und eine zweite stabilisierende Schaltung 30 und 40 an der Ausgangsseite der logischen Verzögerungsschaltung 2 und des taktimpulsgesteuerten Inverters 3 der dynamischen Flip-Hop-Schaltung, wie sie in Fig. IA dargestellt ist, jeweils vorgesehen sind. Die erste stabilisierende !schaltung 30 umfaßt einen Inverter 31, der einen ähnlichen Aufbau wie der Inverter I aufweist, um das Komplement des Ausgangs von der logischen Verzogerungsschaltung 2 mit dem taktimpulsgesteuerten Inverter 3 zu koppeln, und einen taktimpulsgesteuerten Inverter 32, der einen ähnlichen Aufbau, we der taktimpulsgesteuerte Inverter 3 aufweist und den Ausgang des Inverters 31 zu seinem Eingang zuruckleitet. Der taktimpulsg£steuerte Inverter 32 wird mit laktimpulsen Φ, und Φ, derart versorgt, daß er nicht arbeitet, während die logische Verzogerungsschaltung 2 durch die Taktimpulse Φ. und Φ. in Betrieb gesetzt wird, sondern arbeitet, während die logische Verzogerungsschaltung 2 sich nicht in Betrieb befindet. In gleicher Weise umfaßt die zweite stabilisierende Schallung 40 einen Inverter 41 und einen taktimpulsgesteuerten Inverter 42. Der taktimpulsgesteuerte Inverter 42 wird mit Taktimpulsen Φ, und Φ, derart versorgt, daß er nicht arbeitet, während der taktimpulsgesteuerte Inverter 3 durch die Taktimpulse Φ., und Φ₂ in Betrieb gesetzt wird, sondern arbeitet während der taktimpulsgesteuerte Inverter 3 nicht arbeitet.

F.s sei im folgenden angenommen, daß die logische Verzogenmgsschaltung 2 synchron mit den laktimpulsen Φ, und Φ, einen Ausgang »1« erzeugt. Dieser Ausgang »1« wird in den Ausgangskondensa-"o toren gespeichert und während der Arbeitsperiode xxru ^loS^lsc,^hen Verzögerungsschaltung 2 bewahrt. Wahrend der Ruheperiode der logischen Verzogerungsschaltung 2 befindet sich der taktimpulsgesteuerte Inverter32 im Betriebszustand. Der Ausgang

*i" .Ti-?^{Urch den} Werter 31 m einen Ausgang »u« überfuhrt, der seinerseits durch die Wirkung des takt.mpulsgesteuerten Inverters 32 in »1« umgewandelt wird. Als Folge davon wird der Ausgang»!«

von der logischen Verzögerungsschaltung während deren Ruheperiode nicht entladen, sondern bewahrt. Die zweite stabilisierende Schaltung 40 arbeitet auf die gleiche Weise.

F i g. 5 B zeigt eine geänderte statische Flip-Flop-Schaltung, bei der stabilisierende Schaltungen 30 und 40, die den in F i g. 5 A gezeigten ähnlich sind, zu der in F i g. 3 A gezeigten dynamischen Flip-Flop-Schaltung hinzugefügt sind.

Die Fig. 6A und 6B zeigen halbstatische Flip-Flop-Schaltungen, bei denen eine stabilisierende Schaltung 50 für die Ausgangsseite nur einer taktimpulsgesteuerten Schaltung vorgesehen ist, die ein Taktimpulssignal geringerer Frequenz empfängt, wobei die Frequenz des Taktimpulssignals Φ_ι (Φ\), das an die logische Verzögerungsschaltung 2 angelegt wird.nicht gleich der Frequenz des Taktimpulssignals Φ« (Φ,) ist, das dem taktimpulsgesteuerten Inverter 3 geliefert wird (d. h., daß die stabilisierende Schaltung für die logische Verzögerungsschaltung 2 vorgesehen ist, wenn die Frequenz des Taktimpulssignals Φ₁ kleiner als die des Taktimpulssignals Φ₂ ist). Wäh-

rend es bei diesen Schaltungen möglich ist, eine stabilisierende Schaltung 50 zu verwenden, die der in den F i g. 5 A und 5 B dargestellten Schaltung ähnlich ist, umfaßt die in den F i g. 6 A und 6 B verwandte stabilisierende Schaltung 50 eine Reihenschaltung eines Inverters 51 und eines taktimpulsgesteuerten Inverters 52, die parallel mit der Verbindungsleitung zwischen der logischen Verzögerungsschaltung 2 und dem Inverter 3 geschaltet ist. Die stabilisierende Schaltung 50 arbeitet auf die gleiche Weise wie die in F i g. 5 A dargestellte stabilisierende Schaltung 30.

F i g. 7 A zeigt eine Änderung der in F i g. 1A dargestellten Flip-Flop-Schaltung, die zwei taktimpulsgesteuerte Transistoren 15 A/, zwei taktimpulsgesteuerte Transistoren 15 P und zwei logische Transistoren 14 N umfaßt.

F i g. 7 B zeigt in einem Diagramm das Muster der in F i g. 7 A dargestellten Flip-Flop-Schaltung, wenn sie als integrierte Schaltung ausgebildet ist. In Fig. 7B arbeiten ein N-Kanal-Transistor 5SN und ein P-Kanal-Transistor 55 P so zusammen, daß sie den in F i g. 7 A dargestellten Inverter 55 bilden.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Ä-S-Flip-Flop-Schaltung mit komplementären Isolierschicht-Feldeffekt-Transistoren, die bei einer bestimmten Kombination der beiden logischen Eingangssignale den Ausgangszustand beibehält und bei anderen Kombinationen in den jeweiligen Zustand ein und desselben Eingangssignals übergeht, gekennzeichnet durch einen ersten Inverter (1), an dessen Eingang eines xo der logischen Eingangssignale (R oder S) liegt, eine über Taktimpuls (Φ_ν Φ₁ bzw. T bzw. T) gesteuerte Verzögerungsschaltung (2) mit einem Ausgang (18) und drei Eingängen (16, 17, 19). von denen einer (16) mit deir. Ausgang des Inverters (1) verbunden ist, der andere (17) das andere logische Eingangssignal (S oder R) empfängt und der dritte (19) über eine Rückkopplung mit dem Ausgang der /ϊ-5-FIip-Flop-Schaltung in Verbindung steht, und durch einen zweiten Inverter (3), dessen Eingang mit dem Ausgang (18) der Verzögerungsschaltung (2) verbunden ist und der das Ausgangssignal (Q) der 7?-5-FIip-Flop-Schaltung liefert.

2. Ä-S-FIip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (2) logische UND- und NOR-Gatterschaltungen (4, 5) enthält.

3. ß-S-Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (2) logische ODER- und NAND-Gatterschaltungen (6, 7) enthält.

4. R-S-Fiip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Inverter (3) aus einem Paar komplementärer Transistoren (21N, 2IP) und einem Paar taktimpulsgesteuerter Transistoren (25/V, 25P) besteht, die von einem zweiten Taktimpulssignal (Φ., oder T) und dem dazu komplementären Signal (Φ., oder T) gesteuert wird.

5. R-S-Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (2) vier Transistoren (12 P, 13 P, 14 P, 15P) vom selben Kanaltyp, deren Source- und Drainbereiche einen Leitungsweg definieren, und vier weitere Transistoren (12 N, 13 N, 14/V, 15 N) vom anderen Kanaltyp aufweist, deren Smirce- und Drainbereiche ebenfalls einen Leitungsweg definieren, wobei die Leitungswege des ersten und zweiten Transistors (12P, 13P) parallel geschaltet sind, der Leitungsweg des dritten Transistors (14P) in Reihe mit dem des ersten Transistors (12P) geschaltet ist, die Leitungswege des fünften und sechsten Transistors (12N, 13 N) in Reihe geschaltet sind, der Leitungsweg des siebten Transistors (14N) parallel zu den in Reihe geschalteten Leitungswegen des fünften und sechsten Transistors (12 N, 13 N) geschaltet ist, der Leitungsweg des zweiten Transistors (13P) in Reihe mit dem des siebten Transistors (14 N) geschaltet ist. der Leitungsweg des vierten Transistors (15P) zwischen den Leitungsweg des dritten Transistors (14 P) und eine Erdklemme einer Arbeitsspannungsquelle geschaltet ist, der Leitungsweg des achten Transistors (15/V) zwischen den Leitungsweg des fünften Transistors (12N) und die andere Klemme ( —EVoIt) der Spannungsquelle geschaltet ist, die Gate-Elektroden des ersten und fünften Transistors (12 P, 12N) zusammengeschaltet sind und ein erstes Eingangssignal (R) empfangen, die Gate-Elektroden des zweiten und sechsten Transistors (13 P, 13N) zusammengeschaltet sind und ein zweites Eingaagssignal (δ) empfangen, die Gate-Elektroden des dritten und siebten Transistors (14 P, 14N) zusammengeschaltet sind und ein drittes Eingangssignal empfangen, die Gate-Elektroden des vierten und achten Transistors (15 P, 15N) zusammengeschaltet sind und die ersten komplementären Taktimpulssignale (Φ_?, Φ,) empfangen und der Verbindungspunkt zwischen den Leitungswegen des zweiten und siebten Transistors (13 P, 13N) die Ausgangsklemme der Verzögerungsschaltung (2) bildet.

6. Ä-S-Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (2) vier Transistoren (12 P, 13 P, 14 P, 15P) von einem Kanaltyp, deren Source- und Drainbereiche einen Leitungsweg definieren und viei weitere Transistoren (12N, 13N, 14N, 15N) vom anderen Kanaltyp enthält, deren Source- und Drainbereiche ebenfalls einen Leitungsweg definieren, wobei die Leitiinpsweqe des ersten und zweiten Transistors (12P, 13P) parallel geschaltet sind, der Leitungsweg des dritten Transistors (14P) in Reihe mit dem des ersten Transistors geschaltet ist, die Leitungswege des fünften und sechsten Transistors (12 N, 13N) in Reihe geschaltet sind, der Leitungsweg des siebten Transistors (14N) parallel mit den in Reihe geschalteten Leitungswegen des fünften und sechsten Transistors (12 N. 13N) geschaltet ist, der Leitungsweg des zweiten Transistors (13P) in Reihe mit dem des siebten Transistors (14N) geschaltet ist, die Leitungswege des vierten und achten Transistors (15 P, 15N) in Reihe zwischen die L.eitungswege des zweiten und siebten Transistors (13P, 14N) geschaltet sind, die Leitungswege des ersten, dritten, vierten, siebten und achten Transistors (12P, 14P, 15P, 14N, 15N) in Reihe zwischen eine Arbeitsspannungsquelle geschaltet sind, die Gate-Elektroden des ersten und fünften Transistors (12P. 12N) zusammengeschaltet sind und ein erstes Eingangssignal empfangen, die Gate-Elektroden des zweiten und sechsten Transistors (13 P, 13N) zusammengeschaltet sind und ein zweites Eingangssignal empfangen, die Gate-Elektroden des dritten und siebten Transistors zusammcngeschaltet sind und ein drittes Eingangssignal empfangen, die Gate-Elektroden des vierten "und achten Transistors (15 P, 15N) zusammengesdialtet sind und die ersten komplementären Taktimpulssignale (Φ,, Φ,) empfangen und der Verbindungspunkt zwischen den Leitungswegen des vierten und achten Transistors (15 P, 15N) die Ausgangsklemme für die Verzögerungsschaltung (2) bildet.

7. ft-S-Flip-Flop-Schaltung nach Anspruch 1, gekennzeichnet durch eine Stabilisierungsschaltung (30 oder 50), die mit der Ausgangsseite der Verzögerungsschaltung in Verbindung steht und die Ausgangsspannung der logischen Schaltung nach der Betätigung der Verzögerungsschaltung für eine bestimmte Zeitdauer aufrechterhält.

8. W-S-Flip-Flop-Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Stabilisierungs-

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schaltung (30 oder 50) einen Inverter (31) und Die Erfindung betrifft eine Ä-S-Flip-Flop-Schalemen taktimpulsgesteuerten Inverter (32) auf- tung mit komplementären Isoherschicht-Feldeffektweist, die in Kaskade geschaltet siad, ein Aus- Transistoren, die bei einer bestimmten Kombination gangssignal der Verzogerungsscbaltung (2) emp- der beiden logischen Eingangssignale den Ausgangsfangen und em Ausgangssignal mit der Polarität 5 zustand beibehält und bei inderen Kombinationen des Ausgangssignals der Verzogerungsschaltung in den jeweiligen Zustand ein und desselben Einderen Ausgang liefern, wobei der taktimpuisge- gangssignals übergeht

steuerte Inverter (32) wechselweise mit der Ver- Eine derartige Schaltung ist beispielsweise in dem

zogerungssc^ltung auf die ersten Taktimpuls- Artikel »Using MOS Transistors in Integrated

signale^,^anspricht ₁₀ Switching Circuits« aus »Electronic Design«, Dez.

9. Ä-5-Fhp-Flop-Schaltung nach Anspruch 4, 1964 und in »SCP and Solid State Technology* vom gekennzeichnet ciurch eine erste Stabilisierungs- Mai 1964, S. 31 bis 34, beschrieben. Diese bekannschaltung (30), die mil: der Ausgangsseite der ten Schaltungen bestehen aus überkreuz geschalteten Verzogerungsschaltung (2) m Verbindung steht NAND- oder NOR-Gatterschaltungen, welche für und deren Ausgangsspannung nach der Tastung i₅ niederfrequente Taktimpulssignale sehr stabil sind, der Verzogerungsschaltung (2) für eine bestimmte welche jedoch den Nachteil haben, daß sie zum einen Zeitdauer aufrechterhält, und durch eine zweite eine große Anzahl von Elementen aufweisen und zum Stabihsierungsschaltung (40), die mit der Aus- anderen dann, wenn dem R- und ^-Eingang gleichgangsseite des zweiten Inverters (3) in Verbin- zeitig »1«- oder »O«-Eingangssignale zugeführt werdung steht und dessen Ausgangsspannung für eine ao den, in dem sogenannten Eingangssperrzustand kombestimmte Zeitdauer nach der Tastung des zwei- men, in welchem der Ausgangszustand der Schaltung ten Inverters (3) aufrechterhält. unbestimmt ist. Beispieisweise wird das bereits vor-

10. R-5-Flip-Flop-Schaltung nach Anspruch 9, herrschende Ausgangssignal beibehalten, wenn sodadurch gekennzeichnet, daß jede der beiden Sta- wohl der Setz- als auch der Rücksetzeingang sich im bilisierungsschaltungen (30, 40) einen Inverter 25 Zustand »0« befinden, während der Ausgang den Zu-(31 oder 51) und einen taktimpulsgesteuerten In- stand des Setzsignals einnimmt, wenn Setz- und Rückverter (32 oder 52) enthält, die in Kaskade ge- setzeingang sich im Zustand »1« und »0« bzw. »0« schaltet sind, ein Ausgangssignal der Verzöge- und »1« befinden. Weisen jedoch sowohl der Setzrungsschaltung (2) oder des zweiten Inverters (3) als auch der Rücksetzeingang beide den Wert »1« empfangen und ein Ausgangssignal mit der Po- 30 auf, so ist das Ausgangssignal unbestimmt. Darüber larität des Ausgangssignals der Verzögerungs- hinaus wird bei diesen bekannten Schaltungen ein schaltung oder des zweiten Inverters an den Aus- Ausgangssignal synchron mit der ansteigenden oder gang der Verzögerungsschaltung oder des zwei- abfallenden Flanke des Taktimpulses ohne jede Verten Inverters legen, wobei der taktimpuisge- zögerung erzeugt. Sollen jedoch diese bekannten steuerte Inverter (32 oder 52) im Wechsel mit 35 Schaltungen so ausgelegt werden, daß das Ausgangsder Verzogerungsschaltung oder des zweiten In- signal mit einer gewissen Verzögerung abgegeben verters auf die ersten oder zweiten Taktimpuls- wird, dann müssen zwei gleiche Schaltungen in Kassignale (Φ,, Φ, oder Φ₂, Φ₂) anspricht. kade geschaltet werden und von Taktimpulsen T und

11. Ä-S-Flip-Flop-Schaltung nach Anspruch 4, T gesteuert werden. Eine solche aus zwei Stufen bedadurch gekennzeichnet, daß die ersten und zwei- 40 stehende Schaltung weist eine große Anzahl von EIeten Taktimpulssignale (Φ,, Φ₂) unterschiedliche menten auf und erfordert damit eine komplizierte Frequenzen aufweisen und daß weiterhin eine Verdrahtung sowie ein kompliziertes Muster der inte-Stabilisierungsschaltung (50 oder 30) vorgesehen grierten Schaltung. Um dies zu erreichen, ist daher ist, die mit dem Ausgang entweder der Verzöge- ein übergroßes Halbleiterplättchen erforderlich,
rungsschaltung (2) oder des zweiten Inverters (3) 45 Der Erfindung liegt daher die Aufgabe zugrunde, verbunden ist, deren Taktimpulssignal mit einer eine Ä-S-Flip-Flop-Schaltung gemäß dem Oberbegeringeren Frequenz geliefert wird und die den griff des Anspruchs 1 zu schallen, die trotz einer geAusgang entweder der Verzogerungsschaltung (2) ringeren Anzahl an Elementen Ausgangssignale mit oder des zweiten Inverters (3) für eine bestimmte einer bestimmten Verzögerung abgeben und damit als Zeitdauer aufrechterhält, nachdem eine der Schal- 50 Speicherelement verwendet werden kann und auch in tungen (2 oder 3) getastet ist. dem Fall, in welchem sich-der Setz- und der Rück-

12. Λ-5-Flip-Flop-Schaltung nach Anspruch 11, setzeingang in demselben Zustand befinden, ein dedadurch gekennzeichnet, daß die Stabilisierungs- liniertes Ausgangssignal abgeben kann.

schaltung (30 oder 50) einen Inverter (31 oder Gemäß der Erfindung ist die Ä-5-Flip-Flop-Schal-51) und einen taktimpulsgesteuerten Inverter (32 55 tung gemäß dem Oberbegritf des Anspruchs 1 ge- oder 52) enthält, die in Kaskade geschaltet sind, kennzeichnet durch einen ersten Inverter, an dessen ein Ausgangssignal entweder der Verzögerungs- Eingang eines der logischen Eingangssignale liegt, schaltung (2) oder des zweiten Inverters (3) emp- eine über Taktimpulse gesteuerte Verzögerungsschalfangen und ein Ausgangssignal mit der Polarität tung mit einem Ausgang und drei Eingängen, von des Ausgangssignals entweder der Verzögerungs- 60 denen einer mit dem Ausgang des Inverters verbunschaltung (2) oder des zweiten Inverters (3) an den ist, der andere das andere logische Eingangsden Ausgang einer dieser beiden Schaltungen (2 signal empfängt und der dritte über eine Rückkoppoder 3) legen, wobei der taktimpulsgesteuerte In- lung mit dem Ausgang der /?-5-Flip-FIop-Schaltung verter (32 oder 52) wechselweise mit einer der in Verbindung steht, und durch einen zweiten Inver-Schaltungen (2 oder 3) auf die ersten oder zwei- 65 ter, dessen Eingang mit dem Ausgang der Verzögeten Taktimpulssignale anspricht. rungsschaltung verbunden ist und der das Ausgangssignal der /Ϊ-S-Flip-Flop-Schaltung liefert.
Hierbei ist die erfindungsgemäße Flip-Flop-Schal-