JP2006349464A - 半導体集積回路 - Google Patents

Abstract

【課題】ＭＣＵチップとＡＳＩＣチップとが１つのパッケージ内に搭載される場合でも、スキャンパスに関する信号を外部端子に割り当てることなくスキャンテストを行なうことができる半導体集積回路を得ること。
【解決手段】ＭＣＵ３の未使用の出力ポートが接続されるパッド３５，３６と、ＡＳＩＣ５のスキャンイネーブル信号およびスキャンイン信号が接続されるパッド５５，５６とをワイヤリングするとともに、ＭＣＵ３の未使用の入力ポートが接続されるパッド３７と、ＡＳＩＣ５のスキャンアウト信号が接続されるパッド３７とをワイヤリングしておき、ＭＣＵ３内のＣＰＵ３１が、スキャンイネーブル信号およびスキャンイン信号のテストパターンをＡＳＩＣ５に出力し、ＡＳＩＣ５のスキャンアウト信号および通常動作時に使用するＡＳＩＣ出力信号と期待値とを比較してデジタル回路５１の良／不良を判定する。
【選択図】 図１

Description

本発明は、半導体集積回路のテストに関するものであり、特に、ＭＣＵ（Micro Controller Unit）チップと、ＡＳＩＣ（Application Specific Integrated Circuit）チップとを１つのパッケージに収めたＳＩＰ(System In Package）の半導体集積回路に関するものである。

従来から、半導体集積回路内のデジタル回路では、アンド（ＡＮＤ）回路、オア（ＯＲ）回路、フリップフロップ、メモリ回路などを内部領域に複数配置し、それらの回路を接続情報にしたがって配線することで、所望の機能を実現してきた。

近年、半導体製造の微細化技術の向上により、１チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が１チップで実現可能となっている。一方、１チップの搭載ゲート規模が大きくなったことにより、製造後の半導体集積回路のテスト方法が問題となっている。半導体集積回路のテストは、製造工程での不良が無いか、すなわち、半導体集積回路の機能とは無関係に、回路図通りに製造されているか、半導体集積回路内の全てのトランジスタに対してオン／オフの動作を確認する必要がある。このような半導体集積回路のテストを困難にしている要因の一つとして、半導体集積回路内部のフリップフロップの入力の可制御性とその出力の可観測性が悪いことが挙げられる。

このような問題を改善するための従来技術として非特許文献１がある。非特許文献１には、半導体集積回路内部のフリップフロップを外部端子から直接制御し観測するための経路（スキャン・チェーン）を設けるスキャンパス設計手法に関する技術が開示されている。

電子情報通信学会発行「ＡＳＩＣ技術の基礎と応用」第６章「テスト容易化設計技術」

上記非特許文献１に記載のスキャンパス設計手法では、所望の機能を実現するようにフリップフロップを接続するのか、スキャンパスの機能を実現するようにフリップフロップを接続するのかを選択するスキャンイネーブル信号、スキャンテスト時にフリップフロップに設定するテストパターンを入力するスキャンイン信号、およびスキャンイン信号によって動作した時の出力であるスキャンアウト信号が必要であり、通常動作時には必要のない信号に外部端子を割り当てなければならない。

スキャンパスの本数を増やしてスキャンパスのテストパターンを短くし、テスト時間を短縮するとともにテストカバレッジを向上させることが一般的になっているので、スキャンテスト専用の外部端子がさらに増加する。

しかしながら、半導体集積回路の外部端子には限りがあり、たとえば、ＭＣＵチップと、スキャンパスを有するＡＳＩＣチップとを１つのパッケージに収めたＳＩＰの半導体集積回路においては、通常動作時に必要な信号と、スキャンテスト専用の信号とを、外部端子に割り当てることができない場合があるという問題があった。

本発明は、上記に鑑みてなされたものであって、ＭＣＵチップと、スキャンパスを構成するデジタル回路を有するＡＳＩＣチップとが１つのパッケージ内の搭載される場合に、スキャンパスに関する信号を外部端子に割り当てることなく効率よくスキャンテストを行なうことができる半導体集積回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、記憶部に格納されるプログラムに基づいて動作するＣＰＵを有するマイクロ・コントロール・ユニット（ＭＣＵ）チップと、デジタル回路内のフリップフロップをシリアルに接続したスキャンパスを有するＡＳＩＣチップとが１つのパッケージ内に搭載される半導体集積回路において、前記ＭＣＵチップのポートに接続されるパッドと、前記ＡＳＩＣチップのスキャンパスによるスキャンテストに関する信号に接続されるパッドとをワイヤリングし、前記記憶部は、前記スキャンテストのテストパターンおよび期待値を格納し、前記ＣＰＵは、前記プログラムに含まれるスキャンテストプログラムに従って、前記テストパターンを前記スキャンテストに関する信号のうち前記スキャンパスの入力信号に接続されるパッドとワイヤリングされたパッドに接続されたポートに出力するとともに、前記スキャンテストに関する信号のうち前記スキャンパスの出力信号に接続されるパッドとワイヤリングされたパッドに接続されるポートから前記出力信号を取り込み、取り込んだ出力信号と前記期待値とを比較して前記デジタル回路の良／不良を判定すること、を特徴とする。

この発明によれば、記憶部に格納されるプログラムに基づいて動作するＣＰＵを有するＭＣＵチップのポートに接続されるパッドと、デジタル回路内のフリップフロップをシリアルに接続したＡＳＩＣチップのスキャンパステストに関する信号に接続されるパッドとを接続し、ＣＰＵが、テストパターンをスキャンテストに関する信号のうちスキャンパスの入力信号に接続されたパッドとワイヤリングされたパッドに接続されたポートに出力するとともに、スキャンテストに関する信号のうちスキャンパスの出力信号に接続されるパッドとワイヤリングされたパッドに接続されるポートから出力信号を取り込み、取り込んだ出力信号と期待値とを比較してデジタル回路の良／不良を判定するようにしているため、スキャンパスに関する信号を外部端子に割り当てることなく効率よくスキャンテストを行なうことができる半導体集積回路を得ることができるという効果を奏する。

以下に、本発明にかかる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１を用いてこの発明の実施の形態１を説明する。図１は、この発明におけるＳＩＰ（特許請求の範囲でいうところの半導体集積回路）の実施の形態１の構成を示す図である。図１において、ＳＩＰ１は、ＣＰＵ３１と、ＣＰＵ３１が実行するプログラムやデータを格納する記憶部３２と、タイマ回路やポート回路などＣＰＵの周辺機能を実現するマイクロコントローラ３３とを有するＭＣＵチップ（以下、ＭＣＵとする）３、および、ドライバやセンサなどのアナログ回路５２と、アナログ回路５２の制御機能を含むデジタル回路５１とを有する特定客先向けのＩＣであるＡＳＩＣチップ（以下、ＡＳＩＣとする）５とを備えている。

ＳＩＰ１の外部端子となるリード７は、ＭＣＵ３の入力／出力ポートに接続されるパッド３４や、ＡＳＩＣ５のデジタル回路５１およびアナログ回路５２の入力／出力信号に接続されるパッド５４とワイヤ９によってワイヤリングされている。

ＭＣＵ３の通常動作時には未使用の出力ポートに接続されるパッド３５，３６は、ＡＳＩＣ５のデジタル回路５１のスキャンパスに関する信号のうち入力信号に接続されるパッド５５，５６とワイヤ１０，１１によってワイヤリングされている。

ＭＣＵ３の未使用の入力ポートに接続されるパッド３７は、ＡＳＩＣ５のデジタル回路５１のスキャンパスに関する信号のうち出力信号に接続されるパッド５７とワイヤ１２によってワイヤリングされている。

ＭＣＵ３の通常動作時にＡＳＩＣ５からのＡＳＩＣ出力信号の取り込みに用いられる出力ポートに接続されるパッド３８は、ＡＳＩＣ５のデジタル回路５１の出力信号に接続されるパッド５８とワイヤ１３によってワイヤリングされている。

デジタル回路５１は、一般的なＣＡＤツールによってデジタル回路５１内のフリップフロップがシリアルに接続されたスキャンパスを備えている。デジタル回路５１は、ＡＳＩＣ５のパッド５５から入力されるスキャンイネーブル信号によって通常モードまたはスキャンテストモードを選択する。デジタル回路５１は、スキャンテストモードによるスキャンテスト動作時にはパッド５６から入力されるスキャンイン信号によって動作してスキャンアウト信号をパッド５７に出力し、スキャンテスト動作時のＡＳＩＣ出力信号をパッド５８に出力する。またデジタル回路５１は、通常モードによる通常動作時にはアナログ回路５２や外部端子から入力される信号に基づいて動作して外部端子であるリード７とワイヤリングされたパッド５４やパッド５８に信号を出力する。

記憶部３２は、ＳＩＰ１を所望の機能で動作させる通常モードプログラムと、ＡＳＩＣ５のデジタル回路５１をテストするスキャンテストプログラムと、通常モードプログラムで用いるデータと、スキャンテストプログラムで用いる一般的なテストパターン自動生成（ＡＴＰＧ：Automatic Test Pattern Generation）装置によって生成したテストデータ（テストパターンおよび期待値）とを格納する。

スキャンテストプログラムは、パッド３５に対応する出力ポートにスキャンイネーブル信号を出力し、パッド３６に対応する出力ポートにスキャンイン信号を出力するとともに、パッド３７に対応する入力ポートからスキャンアウト信号を取り込み、パッド３８に対応する入力ポートに入力されるＡＳＩＣ出力信号を取り込み、スキャンアウト信号およびＡＳＩＣ出力信号と期待値とを比較するようにＣＰＵ３１を動作させるプログラムである。

つぎに、この発明における半導体集積回路のスキャンテスト動作時の動作について説明する。ＭＣＵ３のＣＰＵ３１は、スキャンテストプログラムに従って、パッド３５に接続される出力ポートにスキャンイネーブル信号のテストパターンを出力し、パッド３６に接続される出力ポートにスキャンイン信号のテストパターンを出力する。

ＭＣＵ３のパッド３５，３６とＡＳＩＣ５のパッド５５，５６は、ワイヤ１１，１２によってワイヤリングされているので、スキャンイネーブル信号およびスキャンイン信号がＡＳＩＣ５のデジタル回路５１に入力される。

ＡＳＩＣ５のデジタル回路５１は、スキャンイネーブル信号およびスキャンイン信号によってスキャンテスト動作してスキャンアウト信号をパッド５７に出力し、スキャンテスト動作時のＡＳＩＣ出力信号をパッド５８に出力する。

ＡＳＩＣ５のパッド５７，５８とＭＣＵ３のパッド３７，３８は、ワイヤ１２，１３によってワイヤリングされているので、スキャンアウト信号およびＡＳＩＣ出力信号がパッド３７，３８に出力される。

ＭＣＵ３のＣＰＵ３１は、パッド３７，３８に接続される入力ポートからスキャンアウト信号およびＡＳＩＣ出力信号を取り込み、取り込んだスキャンアウト信号およびＡＳＩＣ出力信号と期待値とを比較して、ＡＳＩＣ５のデジタル回路５１の良／不良を判定する。

このようにこの実施の形態１においては、記憶部３２に格納されるプログラムに基づいて動作するＣＰＵ３１を有するＭＣＵ３の出力ポートのうち、未使用の出力ポートが接続されるパッド３５，３６と、スキャンパスを備えるデジタル回路５１を有するＡＳＩＣ５のスキャンイネーブル信号およびスキャンイン信号が接続されるパッド５５，５６とをワイヤリングするとともに、ＭＣＵ３の入力ポートのうち未使用の入力ポートが接続されるパッド３７と、ＡＳＩＣ５のスキャンアウト信号が接続されるパッド５７とをワイヤリングしておき、ＣＰＵ３１がスキャンテストプログラムに従って、スキャンイネーブル信号およびスキャンイン信号のテストパターンをＡＳＩＣ５のデジタル回路５１に出力するとともに、テストパターンによって動作したＡＳＩＣ５のスキャンアウト信号および通常動作時に使用するＡＳＩＣ出力信号と期待値とを比較してデジタル回路５１の良／不良を判定する。これにより、スキャンパスに関するスキャンイネーブル信号、スキャンイン信号、およびスキャンアウト信号を外部端子に割り当てることなく効率よくスキャンテストを行なうことができる。

また、ＭＣＵ３のＣＰＵ３１が記憶部３２に格納されるプログラム内のスキャンテストプログラムを実行して、ＡＳＩＣ５のデジタル回路５１にスキャンイネーブル信号およびスキャンイン信号のテストパターンを入力し、スキャンアウト信号およびＡＳＩＣ出力信号と期待値とを比較してデジタル回路５１の良／不良を判定するようにしているので、バーインテスト時など、多数の半導体集積回路（製品）のテストを同時に行なうことができ、テストにかかるコストを低減することができる。

なお、この実施の形態１では、スキャンパスが１本の場合を例に挙げて説明したが、スキャンパスが複数本の場合には、各スキャンパスのスキャンイネーブル信号、スキャンイン信号、およびスキャンアウト信号が接続されるパッドと、ＭＣＵ３の未使用のポートが接続されるパッドとをワイヤリングすればよい。

実施の形態２．
図２を用いてこの発明の実施の形態２を説明する。図２は、この発明におけるＳＩＰの実施の形態２の構成を示す図である。図２に示したＳＩＰ１は、先の図１に示した実施の形態１のＳＩＰ１のＭＣＵ３とＡＳＩＣ５とのワイヤリングが異なっている。また、ＡＳＩＣ５のデジタル回路５１の代わりにデジタル回路５１ａを備えている。

具体的には、実施の形態１のＳＩＰ１では、ＡＳＩＣ５のデジタル回路５１のスキャンテストに関するスキャンイネーブル信号、およびスキャンイン信号が接続されるパッド５５，５６とＭＣＵ３の未使用の出力ポートに接続されるパッド３５，３６とがワイヤリングされ、スキャンアウト信号が接続されるパッド５７とＭＣＵ３の未使用の入力ポートに接続されるパッド３７とがワイヤリングされているのに対して、この実施の形態２のＳＩＰ１では、スキャンイネーブル信号、およびスキャンイン信号が接続されるパッド５５，５６とＳＩＰ１の外部出力端子となるＭＣＵ３の出力ポートに接続されるパッド３５ａ，３６ａとがワイヤリングされ、スキャンアウト信号が接続されるパッド５７とＳＩＰ１の外部入力端子となるＭＣＵ３の入力ポートに接続されるパッド３７ａとがワイヤリングされている。なお、実施の形態１のＳＩＰ１と同じ構成部分には同一符号を付し、重複する説明は省略する。

パッド３５ａ〜３７ａは、ＭＣＵ３の入出力ポートに接続されたパッドである。デジタル回路５１ａは、外部端子からの入力によるテストモードを備え、テストモード時には、パッド５５，５６への入力を有効とし、パッド５７からの信号出力を有効にする。また、デジタル回路５１ａは、テストモード以外の通常動作時には、パッド５７の出力をハイ・インピーダンスとし、パッド５５，５６への入力を無効として、スキャンテストモードではないと判断する。

通常動作時には、パッド５５，５６への入力が無効となっているため、ＭＣＵ３がパッド３５ａ，３６ａを使用して外部にデータ出力を行なってもＡＳＩＣ５の動作に影響を与えない。

また、パッド５７の出力をハイ・インピーダンスにしているため、外部からパッド３７ａを使用してデータ入力する場合に、パッド５７の出力と衝突することが避けられる。

外部端子からの入力によりデジタル回路５１ａをテストモードにしておくことで、パッド５５，５６への入力が有効となり、ＣＰＵ３１は出力ポートを使用してスキャンイネーブル信号およびスキャンイン信号の制御が可能となる。

また、パッド５７の出力が有効となることで、ＣＰＵ３１は入力ポートを使用してスキャンアウト信号の判定が可能となる。

以上のように、デジタル回路５１ａがパッド５５〜５７を制御することで、先の実施の形態１と同様に、スキャンプログラムに従って、ＣＰＵ３１は、外部出力端子に割り当てられている出力ポートを用いてスキャンイネーブル信号およびスキャンイン信号のテストパターンをＡＳＩＣ５のデジタル回路５１ａに入力し、外部入力端子に割り当てられている入力ポートを用いてスキャンアウト信号を取り込み、取り込んだスキャンアウト信号と期待値とを比較してＡＳＩＣ５のデジタル回路５１ａの良／不良を判定する。

このようにこの実施の形態２では、ＳＩＰ１の外部入出力端子をテストモード時のみ、スキャンテスト関連の信号として使用することにより、スキャンテスト専用の外部端子を割り当てることなく効率的にスキャンテストを行なうことができる。

なお、この実施の形態２では、スキャンパスが１本の場合を例に挙げて説明したが、スキャンパスが複数本の場合には、各スキャンパスのスキャンイネーブル信号およびスキャンイン信号が接続されるパッドと、外部出力端子に割り当てられている出力ポートが接続されるパッドとをワイヤリングするとともに、スキャンアウト信号が接続されるパッドと、外部入力端子に割り当てられている入力ポートが接続されるパッドとをワイヤリングして、デジタル回路により同様にテストモードによる制御を行なえばよい。

以上のように、本発明にかかる半導体集積回路は、外部端子に制限のある場合のスキャンテストに有用であり、特に、外部端子の少ないＳＩＰの半導体集積回路に適している。

この発明における半導体集積回路であるＳＩＰの実施の形態１の構成を示す図である。 この発明における半導体集積回路であるＳＩＰの実施の形態２の構成を示す図である。

符号の説明

１ ＳＩＰ
３ ＭＣＵ
５ ＡＳＩＣ
７ リード
９，１０，１１，１２，１３ ワイヤ
３１ ＣＰＵ
３２ 記憶部
３３ マイクロコントローラ
３４，３５，３６，３７，３８，５４，５５，５６，５７，５８，３５ａ，３６ａ，３７ａ パッド

Claims (3)

1. 記憶部に格納されるプログラムに基づいて動作するＣＰＵを有するマイクロ・コントロール・ユニット（ＭＣＵ）チップと、デジタル回路内のフリップフロップをシリアルに接続したスキャンパスを有するＡＳＩＣチップとが１つのパッケージ内に搭載される半導体集積回路において、
   前記ＭＣＵチップのポートに接続されるパッドと、前記ＡＳＩＣチップのスキャンパスによるスキャンテストに関する信号に接続されるパッドとをワイヤリングし、
   前記記憶部は、
   前記スキャンテストのテストパターンおよび期待値を格納し、
   前記ＣＰＵは、
   前記プログラムに含まれるスキャンテストプログラムに従って、前記テストパターンを前記スキャンテストに関する信号のうち前記スキャンパスの入力信号に接続されるパッドとワイヤリングされたパッドに接続されたポートに出力するとともに、前記スキャンテストに関する信号のうち前記スキャンパスの出力信号に接続されるパッドとワイヤリングされたパッドに接続されるポートから前記出力信号を取り込み、取り込んだ出力信号と前記期待値とを比較して前記デジタル回路の良／不良を判定すること、
   を特徴とする半導体集積回路。
2. 前記スキャンテストに関する信号を接続するＭＣＵのパッドは、未使用のポートに接続されるパッドを用いること、
   を特徴とする請求項１に記載の半導体集積回路。
3. 前記スキャンテストに関する信号のうち前記ＡＳＩＣチップへの入力信号に接続されるパッドと、通常動作時に外部出力端子となるＭＣＵの出力ポートに接続されるパッドとをワイヤリングするとともに、前記スキャンパスの出力信号に接続されるパッドと、前記通常動作時に外部入力端子となるＭＣＵの入力ポートに接続されるパッドとをワイヤリングし、
   前記ＡＳＩＣチップは、
   前記通常動作時には、前記スキャンテストに関する信号のうち前記ＡＳＩＣチップへの入力信号を無効とし、前記スキャンパスの出力信号をハイ・インピーダンスにし、
   スキャンテストを含むテストモード動作時には、前記スキャンテストに関する信号のうち前記ＡＳＩＣチップへの入力信号を有効とし、前記スキャンパスの出力信号を前記入力ポートに出力するように制御すること、
   を特徴とする請求項１に記載の半導体集積回路。

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