JP2004205351A

JP2004205351A - 検査ロジックを備えた複数のｉｃからなるｌｓｉ

Info

Publication number: JP2004205351A
Application number: JP2002374999A
Authority: JP
Inventors: Shiyuudo Mizuno; 秀導水野
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-12-25
Filing date: 2002-12-25
Publication date: 2004-07-22

Abstract

【課題】ＪＴＡＧ試験に対応したテストロジックを備えたＬＳＩの構成を簡素化して小型化する。
【解決手段】ＬＳＩを構成するＩＣをＪＴＡＧ試験用ＴＡＰコントローラを持つものマスタＩＣ３００と、ＴＡＰコントローラを持たないスレーブＩＣ４００とから構成し、マスタＩＣのＴＡＰコントローラ３６０により、スレーブＩＣ４００のＪＴＡＧチェーンのうち、キャプチャ、シフト、アップデート機能を実行させることで簡易なＪＴＡＧ試験を行う。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるリアルソケット（Real Socket）デザイン（登録商標）による集積回路（ここではＩＣという）の接続検査に適したＪＴＡＧ検査ロジックを備えた複数のＩＣからなるＬＳＩに関するものである。
【０００２】
【従来の技術】
近年デバイス内部の高集積化により端子数が増大すると共に、高密度実装が求められていることから、デバイスの小型化が進められており、もはや、従来の各端子にプローブを押し当てるインサーキットテスト方法では回路基板上に実装された状態におけるデバイス検査は困難であり、また、ＢＧＡＰ（Ball Grip Array Packege）では、パッケージの裏側にボール状のリードが並んでいるため、実装された後にはテストプローブを当てることは物理的に不可能である。
【０００３】
図３はこのように高集積化したデバイスの例を示している。図３Ａは、基板の上に例えば、アナログ回路、ＤＲＡＭ、フラッシュメモリなどのＩＣを設けて構成したＬＳＩを、また、図３Ｂはスタック型ＬＳＩの例で、いわゆるリアルソケット（Real Socket）デザイン（登録商標）によるＩＣの上に機能ＩＣを積み上げてＬＳＩを構成した例である。
このようなＬＳＩにおいては、ＩＣ間の接続を検査するためには従来のテストプローブによる検査は物理的に不可能であるため、新たなデバイスの検査方法がＪＴＡＧ（Joint Test Action Grop）で提案され、ＪＴＡＧ試験又はバウンダリスキャンテストとして既にIEEEで規格化されている。
【０００４】
この規格されたＪＴＡＧ試験（又はバウンダリスキャンテスト）を行うためには、予めデバイスをＪＴＡＧに対応するよう、その本来の機能を実行するための内部ロジックのほかに、バウンダリスキャンレジスタ、バイパスレジスタ、オプションレジスタの各データレジスタとインストラクションレジスタの四個のレジスタと、それらを制御するＴＡＰ(Test Access Port)コントローラによって構成されるテストロジックを備えた構成に作製しておくことが必要である。
この規格に従ったＪＴＡＧ対応デバイス（集積回路（ＩＣ）等）については、その外部入出力端子（パット）を順次操作してテストデータの入出力を行い、デバイスの内部機能や実装されているプリント基板について試験を行うようになっている。
【０００５】
図４は、特許文献ではないが、従来のボードテスト用回路を内蔵した検査ロジックを備えた複数のＩＣからなるＬＳＩのブロック図を示す。
ＩＣ１００は、バウンダリスキャンレジスタ１１１〜１１６と、図示しないＩＣロジック部と、１Ｃ１００内部と外部とを接続する入出力端子１４１〜１４６と、ＴＡＰコントローラ１６０とから構成されており、ＴＡＰコントローラ１６０には外部のホストコンピュータ（図示せず）からIEEE1149.1により定められるクロック信号ＴＣＫ（Test Clock）と、EEE1149.1により定められるＴＭＳ信号（Test Mode Select；テスト動作を制御する信号、ＴＣＫの立ち上がりでサンプリングされ、この信号はＴＡＰコントローラがデコードする。）、及びIEEE1149.1により定められる初期化のためのＴＲＳＴ信号が入力される。
ＴＡＰコントローラ１６０は、入力されるＴＭＳ信号及びＴＣＫ信号に基づき、例えばバウンダリスキャンレジスタに、データを獲得するキャプチャ（CAPTURE-D）ステート、獲得したデータををＴＤＩ側からＴＤＯ側に１ビット分シフトさせるシフトステート（SHIFT）及び同レジスタにデータを固定するアップデート(UPDATA)ステート等の動作を実行させる。
【０００６】
つまり、バウンダリスキャンレジスタは、ＴＡＰコントローラのキャプチャステートでデバイスの端子の状態（１又は０）をＴＣＫの立ち上がりエッジで取り込み、かつ、次にシフトステートで取り込んだデバイスの端子の状態を１ビットシフトして、シフトIEEE1149.1により定められるＴＤＩ信号（Test Data In信号；テストロジックに対し、命令やデータをシリアルに入力する信号、ＴＣＫの立ち上がりエッジでサンプリングされる）が１ビット入力され、同時にIEEE1149.1により定められるＴＤＯ信号（テストロジックからの信号をシルアル出力する信号、ＴＣＫの立ち下がりエッジでサンプリングされる）を１ビット出力する。そして、複数ビットシフトする場合はこのステートを繰り返し、ＴＡＰコントローラのアップデート（UPDATE）ステートでＴＣＫの立ち上がりエッジでバウンダリスキャンレジスタの内容がＩＣ１００の出力端子へ出力される。
以上の構成はＩＣ２００についても同様である。
【０００７】
ここで、ＪＴＡＧ試験を行うためのホストコンピュータは、信号線を介してＴＡＰコントローラと接続されており、スキャンチェーンのシリアルループのＴＤＩへ与えるテストデータを作成しかつＴＤＯから出力されてきたテストデータを受けてその結果を解析する。
なお、ホストコンピュータがＴＡＰコントローラ１６０に与える命令には必須のものとして、エクステスト（EXTEST（EXTERNAL TEST）命令、バイパス（BYPASS）命令、サンプル（SAMPLE）命令、プレロード（PRELOAD）命令があるが、これらについては全てIEEEにおいて規定されている。
【０００８】
このようにテストロジックが構成されたＩＣにおいて、例えばＩＣ同士の接続状態を検査する場合を例に採って説明すると、ホストコンピュータからＩＣ１００のＴＡＰ１６０にプレロード命令を与えてバウンダリスキャンレジスタ１１１〜１１３に出力データをセットし、続いて、エクステスト命令を与えて、出力データをＩＣの端子１４１〜１４３に出力すると共に、ホストコンピュータは、ＩＣ２００側のＴＡＰ２６０にもエクステスト命令を与えて入力データをそのバウンダリスキャンレジスタ２４１〜２４３に取り込ませる。そして取り込んだ入力データについてシフトを繰り返して、つまりバウンダリスキャンレジスタ２４１〜２４３の内容をバウンダリスキャンレジスタ２４４〜２４７を経てＴＤＯからホストコンピュータに取り込む。ホストコンピュータではＩＣ１００の入力データ及びＩＣ２００の出力データとを比較し、両者の異同から接続状態を検査する。
【０００９】
【発明が解決しようとする課題】
このように、従来はＪＴＡＧ試験でＩＣを検査するため、個々のＩＣにＴＡＰコントローラを搭載し、ホストコンピュータにより制御されるＴＡＰコントローラで制御しながらＩＣ別に任意の入出力状態を作り、接続等のチェックを行っている。この方法は個々のＩＣのテストロジックをそれぞれのＴＡＰコントローラで制御するためその動作は確実ではあるが同時に以下のような問題がある。即ち、
（１）ＬＳＩに内蔵するＩＣ内部全てにＴＡＰコントローラを持つため全体の規模が大きなりすぎる傾向がある。
（２）Ｉ／Ｆ端子数は極力減らしテスト機能はパッド端子で兼用した方がよいにも拘わらず、ＴＡＰコントローラが個別に設けられていることからＩ／Ｆ端子数が多くならざるを得ない
（３）ＬＳＩに内蔵するＩＣは機能ＩＣコアであるから、その一部として試験をすればよく、ＪＴＡＧ機能をすべてサポートするＴＡＰコントローラは不要であり、そのような場合はＴＡＰコントローラを設けておくこと自体無駄である。
【００１０】
本発明は従来のＪＴＡＧ対応ＩＣのように全てのＩＣにＴＡＰコントローラを設けることによる上記の問題を解決すべくなされたものであって、
その目的は、ＩＣに接続される機能ＩＣコアのＪＴＡＧ対応構成を極力簡素にして全体の規模を小型化することであり、具体的には、ＬＳＩを構成するＩＣをマスターＩＣとスレーブＩＣとに分けることで、スレーブＩＣにはＴＡＰコントローラを設けず、それによって回路規模を小型にすると共に、Ｉ／Ｆ端子数を低減することである。
【００１１】
【課題を解決するための手段】
請求項１の発明は、モールドされたパッケージ内部の複数のＩＣがＪＴＡＧ検査ロジックを備え、前記パッケージ内部の複数のＩＣを内部にＴＡＰコントローラを持ったマスターＩＣと、ＴＡＰコントローラを持たないスレーブＩＣとから構成し、マスターＩＣのＴＡＰコントローラでスレーブＩＣをＪＴＡＧチェーン制御することを特徴とする検査ロジックを備えた複数のＩＣからなるＬＳＩである。
請求項２の発明は、請求項１に記載された検査ロジックを備えた複数のＩＣからなるＬＳＩにおいて、前記スレーブＩＣは、前記マスターコントローラからの制御信号に基づき、スレーブＩＣにおけるＪＴＡＧチェーン制御を行う制御手段を備えていることを特徴とする検査ロジックを備えた複数のＩＣからなるＬＳＩである。
請求項３の発明は、請求項１又は２に記載されら検査ロジックを備えた複数のＩＣからなるＬＳＩにおいて、前記マスタＩＣのＴＡＰコントローラは、スレーブＩＣにおいてＪＴＡＧチェーンの内キャプチャー、シフト、アップデート機能を実行することを特徴とする検査ロジックを備えた複数のＩＣからなるＬＳＩである。
【００１２】
【発明の実施の形態】
本発明を図示する実施の形態に従って説明する。
図１は、本発明の１実施形態であるＬＳＩ（又はシステムＬＳＩ）を構成するＩＣのブロック図であって、ＴＡＰコントローラを備えたマスターＩＣ３００とその上に配置されたＴＡＰコントローラを持たないスレーブＩＣ４００とに分割した構成からなっている。
マスターＩＣ３００は、従来のＪＴＡＧ対応ＩＣと同様に、図示しないＩＣロジック部と、ＩＣ３００の内部と外部とを接続する入出力端子３４１〜３４６と、ＴＡＰ(Test Access Port)コントローラ３６０を備えており、ＴＡＰコントローラ３６０には前記クロック信号ＴＣＫと、前記ＴＭＳ信号が入力され、それによってＴＡＰコントローラ３６０は図示しないバウンダリスキャンレジスタに前記キャプチャ、シフト、アップデートの動作指示を与える。また、その他のＴＲＳＴ信号が入力されること、バウンダリスキャンレジスタに、IEEE1149.1により定められるＴＤＩ信号が入力されそこからＴＤＯ信号を出力することも従来と同様である。
【００１３】
これに対し、前記マスタＩＣ３００と接続されたスレーブＩＣ４００は、複数のバウンダリスキャンレジスタ４１１〜４１６を備えているがＴＡＰコントローラを備えておらず、代わりに制御回路４５０が設けられている。ここで、制御回路４５０は、ホストコンピュータからマスターＩＣ３００を介してテストモード切換信号を受けてテストモードに設定され、その状態でマスターＩＣ３００のＴＡＰコントローラ３６０からの制御信号が入力されると、これをデコードしてその指示内容に従って各バウンダリスキャンレジスタ４１１〜４１４を制御する。つまり、制御回路４５０は、マスターＩＣ３００のＴＡＰコントローラ３６０からの指示により、各バウンダリスキャンレジスタ４１１〜４１４にキャプチャー、シフト、アップデートの機能を実行させる。
【００１４】
本実施形態では、このようにマスターＩＣ３００のＴＡＰコントローラ３６０がスレーブＩＣ４００の各バウンダリスキャンレジスタ４１１〜４１４をも制御するため、従来同様に例えばマスターＩＣとスレーブＩＣとの接続テスト等を行うことができる。
【００１５】
即ち、テストモード切替信号がホストコンピュータ側からマスターＩＣ３００に入力されると共に、同マスターＩＣ３００の端子３４７及びスレーブＩＣ４００の端子４４７を介してスレーブＩＣ４００の制御回路４５０に入力され、マスターＩＣ３００のＴＡＰコントローラ３６０及びスレーブＩＣ４００の制御回路４５０はテストモードに設定される。
この状態でまず、マスターＩＣ３００側の出力データを予めプレロード命令によって、そのバウンダリスキャンレジスタ（図示せず）にセットし、次に、ホストコンピュータからＴＡＰコントローラ３６０にエクステスト命令を出すことにより、バウンダリスキャンレジスタに設定した初期値がマスターＩＣ３００の出力端子３４１〜３４３から出力される。同時にスレーブＩＣ４００の制御装置４５０は前記ＴＡＰコントローラ３６０からの指示により、スレーブＩＣ４００のバウンダリスキャンレジスタ４１１〜４１４は、その入力端子４４１〜４４３の状態をＴＣＫの立ち上がりで取り込む。次に、ＴＡＰコントローラ３６０からの制御信号により、制御装置４５０は各バウンダリスキャンレジスタ４４１〜４４６にシフト機能を実行させ、その内容を１ビットシフトし、スレーブＩＣ４００側の端子４４７、マスターＩＣ側の端子３４７を介してマスターＩＣ３００側のＴＤＯから１ビット出力する。これと同時にマスターＩＣ３００のＴＤＩから新しいデータを１ビット入力することを繰り返す。このようにしてマスターＩＣ３００側のＴＤＩ信号とスレーブＩＣ４００側から出力されたＴＤＯ信号とを比較することでマスターＩＣ３００とスレーブＩＣ４００との接続検査を行うことができる。
【００１６】
以上説明したように、スレーブＩＣ４００の制御回路４５０は、テストモードに設定されたとき、ＴＡＰコントローラ３６０のキャプチャ、シフト、アップデートの指示を理解しそれに基づき各バウンダリスキャンレジスタを制御する機能を備えていればよいから、その構成は従来のＴＡＰコントローラに比べて極めて簡易である。
【００１７】
図２は、本発明のＬＳＩの別の実施形態を示す。
このＬＳＩのスレーブＩＣ４００には第１の実施形態において設けられた制御装置は備えられておらず、マスターＩＣ３００のＴＡＰコントローラ３６０でスレーブＩＣのバウンダリスキャンレジスタ４４１〜４４６を直接制御することで構成をより一層簡素化している。
この実施形態ではＴＡＰコントローラ３６０の制御信号はマスター側の端子３４７及びスレーブＩＣ４００側の端子４４７を介して、スレーブＩＣ４００の各バウンダリスキャンレジスタ４４１〜４４６に伝えられる。
各バウンダリスキャンレジスタ４４１〜４４６はマスターＩＣ３００のＴＡＰコントローラ３６０に制御されて、キャプチャ、シフト、アップデートの各動作を行い、その動作は第１の実施形態について説明したものと同様である。
この実施形態においては、マスターＩＣ３００のＴＡＰコントローラ３６０がスレーブＩＣ４００側のバウンダリスキャンレジスタ４４１〜４４６を直接制御するため、第１の実施形態に比してその動作の安定性はやや劣る傾向があるものの、その構成は第１の実施形態よりも簡素であるためＬＳＩをより小型に構成でき、かつ制御装置が存在しない分Ｉ／Ｆ端子も少なくなるという利点ある。
【００１８】
【発明の効果】
本発明ではスレーブＩＣとマスターＩＣに分割してＩＣを構成し、スレーブＩＣはＪＴＡＧチェーンの一部のみを持つだけでＴＡＰコントローラを有さず、マスターＩＣのＴＡＰコントローラの制御によりＪＴＡＧ検査を行うようにしたため回路規模を小さくすることができる。その結果、小型の単機能ＩＰコア（ＩＣコア）にＪＴＡＧ機能を付加するための面積のオーバーヘッドを最小にでき、システムの小型化が可能である。
また、スレーブＩＣにＴＡＰコントローラを設けていないことから、必要なＩ／Ｆ端子を少なくすることが可能であり、全体として構造が簡素化されるためコスト面の利点も得られる。
【図面の簡単な説明】
【図１】本発明のＬＳＩの第１の実施形態の構造を概略的に示すブロック図である。
【図２】本発明のＬＳＩの第２の実施形態の構造を概略的に示すブロック図である。
【図３】ＬＳＩの構造を説明するための斜視図である。
【図４】従来のＬＳＩの構造を概略的に示すブロック図である。
【符号の説明】
１００、２００・・・ＩＣ、３００・・・マスターＩＣ、４００・・・スレーブＩＣ
１１１〜１１６、２１１〜２１６、４１１〜４１６・・・バウンダリスキャンレジスタ、１６０、３６０・・・ＴＡＰコントローラ、４５０・・・制御装置。

Claims

モールドされたパッケージ内部の複数のＩＣがＪＴＡＧ検査ロジックを備え、
前記パッケージ内部の複数のＩＣを内部にＴＡＰコントローラを持ったマスターＩＣと、ＴＡＰコントローラを持たないスレーブＩＣとから構成し、マスターＩＣのＴＡＰコントローラでスレーブＩＣをＪＴＡＧチェーン制御することを特徴とする検査ロジックを備えた複数のＩＣからなるＬＳＩ。
請求項１に記載された検査ロジックを備えた複数のＩＣからなるＬＳＩにおいて、
前記スレーブＩＣは、前記マスターコントローラからの制御信号に基づき、スレーブＩＣにおけるＪＴＡＧチェーン制御を行う制御手段を備えていることを特徴とする検査ロジックを備えた複数のＩＣからなるＬＳＩ。
請求項１又は２に記載されら検査ロジックを備えた複数のＩＣからなるＬＳＩにおいて、
前記マスタＩＣのＴＡＰコントローラは、スレーブＩＣにおいてＪＴＡＧチェーンの内キャプチャー、シフト、アップデート機能を実行することを特徴とする検査ロジックを備えた複数のＩＣからなるＬＳＩ。