JP5006518B2

JP5006518B2 - 集積回路の無線非接触試験

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Publication number: JP5006518B2
Application number: JP2005041756A
Authority: JP
Inventors: アンドリュー・エス・ヒルデブラント
Original assignee: アドバンテスト（シンガポール）プライベートリミテッド
Priority date: 2004-03-01
Filing date: 2005-02-18
Publication date: 2012-08-22
Anticipated expiration: 2025-02-18
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Description

本発明は集積回路の試験に関し、詳しくは無線接続を介して試験を実施できるように構成された集積回路に関する。

集積回路の試験は、設計段階と製造段階のどちらにおいても非常に重要である。設計段階では設計通りの適切な動作を確認することが、そして製造段階では出荷前にチップが製造仕様をすべて満たしていることを確認することが必要とされる。しかしながら、集積回路の製造コストが低下するのにつれて、集積回路試験のコストは増大している。試験コストが増大している１つの原因は、集積回路上のトランジスタ数／作成可能なパッド数の比が増大していることにある。トランジスタ数／パッド数の比は、例えば、１９９０年に２，５００であったのに対し、２００１年には３００，０００にまで増大している。集積回路が今後も益々小型化され、トランジスタ密度が今後も増大してゆく傾向にあることは、疑う余地もない。より多くの機能をＩＣに組み込もうとする傾向が強まるのに伴ない、組み込みの複雑さは増大し、「ネイルベッド」インタフェースを用いた現在の基板レベルでのインサーキット試験法の有効性は大幅に低下している。外部試験プローブに必要とされるサイズおよび空間に関する物理的制約から、外部パッド数は今後も増加ではなく減少してゆく可能性が高く、集積回路のトランジスタ数の増加速度に追いつかなくなるであろうことは間違いない。

そのため、現行の集積回路試験法に代わる代替方法が必要とされている。集積回路の試験機能を向上させる最も一般的な最近の方法には、ＤＦＴ（Design For Test）法や、ＣＣＴ（Concurrent Test）法などがある。ＤＦＴ法とは、回路の試験機能を製造環境の発展に適合または関連させる汎用の設計手順、設計方法、および設計規則のことである。ＤＦＴ法では、集積回路の目的とする機能を実現するブロックとは別に、特別な試験ハードウェアを集積回路自体に追加しなければならない。従来のＤＦＴ法には、スキャン法（例えば、バウンダリスキャン／ＪＴＡＧプロトコル（ＩＥＥＥ１１４９．１）を使用するもの）、ＢＩＳＴ（Built In Self Test）、およびＩＤＤＱ試験などがある。

ＣＣＴ法では、集積回路上の独立した各機能ブロックを個別に且つ同時に試験（即ち、並行試験）することができる。ＣＣＴ法では、設計段階で、集積回路の目的とする機能全体を別々に試験可能な複数の機能ブロックに分割している。例えば、ＳＯＣ（System On a Chip）集積回路の製造が、増加する傾向にある。ＳＯＣ集積回路とは、複数の独立したコアから形成され、各コアが特定の独立した機能を有する集積回路である。多くの場合、ＳＯＣコアは様々なサードパーティから供給され、特定ＳＯＣの全体的な設計目標に合わせて、特別に作成された「接合（接着）」ロジックにより１つに「結合（縫合）」される。ＳＯＣは、ＤＦＴ試験やＣＣＴ試験などの試験法が実施される最有力候補である。

試験の際には、集積回路を通常動作モードとは異なる試験モードに設定する。そして試験モードに設定した後、試験データを、外部の集積回路パッドからではなく、ＤＦＴ専用の試験ハードウェアの制御により、各機能ブロックにルーティングする。すなわち、ＤＦＴハードウェアは、データ信号／アドレス信号／制御信号用のＩ／Ｏピンの代わりとなる。ＤＦＴハードウェアは、試験対象のブロックに試験データを送り、戻ってきた結果を受信する。結果データの分析はＤＦＴハードウェアによって実施される場合もあるし、結果データを外部の試験装置に出力してオフラインで分析する場合もある。

ＤＦＴハードウェアは通常、試験アクセスに必要とされるフル機能の試験チャネルの数を減らすように（従って、物理的な試験プローブの数も少なくて済む）設計される。これは、様々な方法で実現されている。スキャン試験の場合、試験対象ブロックの入力部と出力部のそれぞれに、スキャンストレージセルが形成される。それらのスキャンストレージセルはすべて、１本のシリアルチェーンに接続される。そして、そのシリアルチェーンが、集積回路の入力部に設けられたスキャンインポートと、集積回路の出力部に設けられたスキャンアウトポートとに接続される。試験データは、例えば、バウンダリスキャン／ＪＴＡＧプロトコル（ＩＥＥＥ１１４９．１）を用いて、シリアルスキャンロード動作によってスキャンチェーンにロードされる。スキャンストレージセルは、集積回路の通常動作時に使用されるデータパスと多重化される。この多重化は、集積回路が試験モードに設定されたときは、各スキャンストレージセルから試験対象ブロックの入力部および出力部にデータ（通常はＩ／Ｏピンからの信号、あるいは集積回路の他の機能ブロックからのＩ／Ｏ信号）が供給され、集積回路が通常動作モードに設定されたときは、通常のデータパスを介して試験対象ブロックの入力部および出力部にデータが供給されるようにするものである。標準のＪＴＡＧプロトコルの場合、データは、ＴＤＩ（Test Data In）シリアル入力ピンを介してスキャンチェーンにロードされ、ＴＤＯ（Test Data Out）シリアル出力ピンを介してスキャンチェーンから出力される。従って、わずか４本の試験ピン（ＴＤＩ、ＴＤＯ、ＴＣＫ（即ち、ＴＡＰ（Test Access Port）コントローラの状態機械を１ステップ進め、データを直列にロード／アンロードするのに使用されるクロック信号を受信するためのTest Clock）、およびＴＭＳ（即ち、ＪＴＡＧ回路のコマンド制御を行なうためのTest Mode Select））を用いて集積回路内の任意数のＩ／Ｏポートにアクセスすることができる。

スキャン法とは別に、あるいはスキャン法と一緒に使用される他の技術として、ＢＩＳＴ（Built In Functional Test）と呼ばれる技術がある。ＢＩＳＴは、集積回路の自己試験を可能にするハードウェアを含む。ＢＩＳＴハードウェアは通常、ＴＰＧ（Test Pattern Generator）、ＯＲＡ（Output Response Analyzer）、および／または、マイクロ診断ルーチンを含む。ＢＩＳＴには幾つかの種類があり、例えば、通常動作条件（即ち、集積回路を試験モードに設定しない）で実施される試験を意味するオンラインＢＩＳＴ、集積回路を試験モードに設定して実施される試験である一般オフラインＢＩＳＴ、試験対象ブロックの機能仕様に基づいた試験の実施に関する機能オフラインＢＩＳＴ、および、構造的欠陥を検出するための試験を意味する構造オフラインＢＩＳＴなどがある。

スキャン法やＢＩＳＴとは別に、あるいはそれらと一緒に使用される更に他の技術として、Ｘ−Ｍｏｄｅ等のデータ圧縮がある。この技術は、ＤＦＴ構造に入力される試験データを圧縮するとともに、得られた結果を外界に送信する前に圧縮するものである。

上記の技術はいずれも、試験アクセスピンの数を減らすことに重点を置いている。しかしながら、データを集積回路に直列に供給しなければならないので、試験時間が長く、試験コストも増大している。

ＣＣＴおよび圧縮法は、試験時間の削減に有用である。上記のように、ＣＣＴによれば、複数の独立した機能ブロックを並列に試験することができ、また、圧縮法によれば、試験対象の集積回路との間で相互に転送されるデータ量を減らすことができる。

しかしながら、上記の技術はいずれも、試験対象の集積回路上の試験アクセスポイントのプロービングに、現在高価な「ネイルベッド」式のテスタをいまだに使用しているので、その試験コストは依然として大きい。上記の技術はいずれも、集積回路の設計が、集中型または分散型のＴＡＭ（Test Access Mechanism）を有する設計になっていて、ＴＡＭを介してデータの受け渡しを行なっている点に特徴がある。従来のＤＦＴ試験では、テスタリソースに直接接続されたチップのピンまたはパッドからの試験データをそれらのＴＡＭで受信している。

図１は、ＤＦＴ技術を採用した集積回路チップ１０の一例を示す。チップ１０は１以上のデジタルブロック１２ａ、１２ｂと、ＴＡＭ（Test Access Mechanism）１４とを含む。各デジタルブロック１２ａ、１２ｂは、デジタルブロック１２ａ、１２ｂの試験に使用されるＤＦＴハードウェア１６ａ、１６ｂを含む。ＴＡＭ１４は、集積回路チップのピン１５ａ、１５ｂを介して試験データを受信する。ピン１５ａ、１５ｂは、ネイルベッド式テスタ２０のテスタリソース１８ａ、１８ｂに直接接続される。

ＤＦＴ法には共通の問題が幾つかある。１つの典型的な問題点は、多くの場合、ＤＦＴは試験データの記憶に大量のメモリを必要とすることである。一方、ＢＩＳＴは、試験データを記憶することなく試験データのパターンを予測して生成する試験パターン生成器を有することによってこの問題を克服しているが、標準的なＢＩＳＴ技術は、一般にＢＩＳＴ知的所有権によって保護されているため、それを購入してチップ上の貴重な空間に使用するには、高い費用が必要となる。

理想的には、ウエハ、パッケージ、サブシステム、およびシステム等のレベルのＤＦＴ法では、集積回路、ＰＣボード、およびシステム等の内部の重要な場所を試験する手段となる構造が必要とされる。製品寿命を越えて全レベルのプロセスに対して適切なデータフィードバックを行なえば、複雑さを継続的に改善し、複雑さが増大する将来の要件を予測することができるであろう。

従って、集積回路に必要とされる試験ピン／パッドの数が少なく、試験時間が短く、且つ経済的な集積回路試験法を提供することによって、上記のような従来技術の問題点を克服することが望ましい。

本発明は、集積回路に必要とされる試験ピン／パッドの数が最小限で済み、試験時間が短く、且つ経済的な、無線通信チャネルを介した集積回路の試験方法および試験装置に関する。本発明の方法によれば、最小限の物理的プローブ接触で（即ち、専用の集積回路テスタを必要とせずに）集積回路を試験することができ、更に、集積回路のライフサイクルの複数の段階で試験を行なうことができる。また、本発明は、同一設計の複数の集積回路を並列に試験できるように構成することもできる。

上で述べた利点および上で挙げていない他の利点を実現するために、本発明は、無線インタフェースを用いて、１以上のＤＦＴ構造を有する集積回路に対する試験データのダウンロードおよび試験結果のアップロードを実施する。そのため、試験対象の集積回路を設計する際には、標準的なＴＣＰ／ＩＰスタックを有する無線ＩＰ（Internet Protocol）コアのような無線インタフェースを集積回路上に設ける。さらに、集積回路上の１以上の機能ブロックの試験を実施する１以上のＤＦＴ構造を集積回路上に設ける。そして、集積回路の電源投入時、初期化時、リセット時、および／または、特別な試験モードの設定時には、無線ＩＰコアの機能を試験する。無線ＩＰコアが機能していると判定された場合、その無線ＩＰコアを用いてＤＦＴ構造への試験データのダウンロードおよびＤＦＴ構造からの試験結果のアップロードが行なわれる。好ましい実施形態においてこの試験データのダウンロードおよび試験結果のアップロードは、パーソナルコンピュータとの間で実施され、あるいは本格的なプリント回路基板テスタの全機能を有する必要のないその他の装置との間で実施される。

試験対象となる多くのＡＳＩＣ（特定用途向け集積回路）は、チップの目的とする機能の一部に無線ＩＰコアを有している。なぜなら、無線ＩＰコアはチップにとって必須の機能だからである。また、ＤＦＴ構造はチップに対する試験データの供給方法とは無関係に形成されることが多い。従って、そのようなＡＳＩＣに対しては、本発明を非常に簡単に適用することができる。

本発明に付随する利点は非常に多い。無線ＩＰコアの機能確認（アナログ試験、無線試験ステーションとのハンドシェーク通信試験、自己試験などによる）が完了すれば、無線ＩＰコアは、デジタルデータの無制限なコンジット（情報伝送路）として機能する。試験モードにおいて、試験制御ポートその他のルーティングメカニズムを介して無線コアをチップのＤＦＴ構造に接続する。すると、試験対象デバイス（ＤＵＴ）にデジタルテスタのリソースを何も接続しなくても、パーソナルコンピュータなどの試験ステーションからデータを試験対象の集積回路に転送できるようになる。同様に、結果データもテスタに返送することができる。従って、試験対象デバイスの周囲に接続しなければならないデジタル試験リソースの数は、非常に少なくて済む。理想的なケースでは、電源供給とグラウンド接続を確保するだけでよく、それ以外の試験データやＤＦＴ試験制御命令等はすべて、無線接続を介して供給される。従って、電源とグラウンド以外は、集積回路に対して何も物理的に接続する必要がない。

さらに、無線ＷＬＡＮ（ＩＥＥＥ８０２．１１）などの標準無線インターネットプロトコルや、Ｂｌｕｅｔｏｏｔｈなどの無線ＷＰＡＮプロトコル（ＩＥＥＥ８０１．１５）では、複数の無線装置と同時に通信することが可能である。従って、試験ステーションは、複数の試験対象集積回路の無線ＩＰコアとシェークハンドし、全デバイスとの間で同時に試験データを送受信するように構成することもできる。この技術によれば、一般的なＰＣハードウェアを用いて大規模な並列試験方法を実現することができ、即座にコスト削減を図ることができる。

さらに、本発明は、ＣＣＴ向けに設計された集積回路の試験にも使用することができる。試験データの転送速度は通常、約２０ＭＨｚの内部シリアルスキャンチェーンのロード／アンロード周波数によって制限される。一方、標準的な無線ＩＰプロトコルは、それよりも格段に高速に動作し、様々なバイト数、ワード数、またはブロック数を格納するフレームと呼ばれるパッケージ単位でデータを運ぶ。データはフレームごとに復元される。つまり、各フレームは、無線プロトコルスタック（例えばＴＣＰ／ＩＰスタックなど）中にフレーム全体が受信されたときにのみ、無線プロトコルスタックから分離される。あるいは、並列に分離される。従って、フレームのバイト、ワードまたはブロック内の各ビットは、別のチャネルとして処理することができ、試験対象デイバス内の別々のスキャンチェーンまたは他の内部ポートの駆動に割り当てることができる。従って、複数のスキャンチェーンにデータを並列にロードすることができ、これによってチェーンに対するロード速度が向上し、最終的に、デバイスの試験時間が短縮される。同様に、複数の出力ポートからデータを並列に復元し、フレームにフォーマットして、標準的なＩＰプロトコルを用いて試験ステーションに返送することができる。

本発明および本発明に付随して得られる利点の多くは、図面とともに下記の説明を参照し、本発明を更に深く理解することで、明らかとなるであろう。なお、図面において、同じ符号は、同一または類似の構成要素であることを示している。

ここで図面を参照する。図２Ａは、本発明の一般的概念を示す集積回路試験システム１の高レベルシステム図であり、図２Ｂは、該システムの動作を示すフロー図である。図示のように、本発明によれば、無線ＩＰインタフェース３を有する１台の試験ステーションコンピュータ２は、無線ＩＰ接続６ａ、６ｂ、６ｃを介して、無線ＩＰコア４ａ、４ｂ、…、４ｎをそれぞれ有する１以上の試験対象デバイス（ＤＵＴ）５ａ、５ｂ、…、５ｎと通信するように構成される。無線ＩＰコア４ａ、４ｂ、…、４ｎは、各ＤＵＴ５ａ、５ｂ、…、５ｎ内の様々な機能ブロック（図示せず）の試験を実施するように構成されたＤＦＴ構造７ａ、７ｂ、…、７ｎに接続される。あるいは、接続することができる。ＤＵＴ５ａ、５ｂ、…、５ｎは、集積回路ウエハ、パッケージング済みの集積回路チップ、または印刷回路基板などであってよい。ただし、ＤＵＴ５ａ、５ｂ、…、５ｎは、デジタル試験データを必要とする何らかの形態のＤＦＴ機能を有する。

試験ステーション２は、ＤＦＴ７ａ、７ｂ、…、７ｎで使用される試験データを、無線ＩＰ接続６ａ、６ｂ、…、６ｎを介してＤＵＴ５ａ、５ｂ、…、５ｎに送信する。ＤＦＴ７ａ、７ｂ、…、７ｎは、その試験データを用いて試験を実施し、その結果を無線接続６ａ、６ｂ、…、６ｎを介して試験ステーションに返送する。

多くの無線ＩＰプロトコルは複数ＩＰアドレスに対するデータの同時伝送をサポートしているので、複数のＤＵＴ５ａ、５ｂ、…５ｎは同時に無線信号を受信することができ、複数のＤＵＴ５ａ、５ｂ、…、５ｎを並列（同時）に試験することができる。

図３は、本発明による集積回路チップ１００の簡単な設計を示す略ブロック図である。図示のように、チップ１００は１以上のデジタルブロック１０２ａ、１０２ｂを有し、各デジタルブロックは、デジタルブロック１０２ａ、１０２ｂの試験を実施するＤＦＴハードウェア１０６ａ、１０６ｂ（例えば、スキャンラッパなど）を有する。チップ１００は、試験データをＤＦＴ構造にルーティングするためのＴＡＭ１０４と、ＷＩＰ（Wireless Internet protocol）コア１０５とをさらに含む。ＷＩＰコア１０５は、試験モードでＴＡＭ１０４に接続される（あるいは接続することができる）。ＴＡＭ１０４は、無線インタフェース１０３を備えた試験ステーション（即ち、リモートコンピュータ）１０１から、無線ＩＰ接続１０７を介し、さらにＷＩＰコア１０５を介して試験データ１０７ａを受信する。

図４は、本発明によるシステムの動作１０を示すフロー図である。電源導入時、初期化時、リセット時、および／または、特別な試験モードに設定した時、チップ１００の無線ＩＰコア１０５は、何らかの試験（例えば、アナログ試験、試験ステーション１０１との無線ハンドシェーク、または何らかの種類のＢＩＳＴなど）により機能確認を受ける（ステップ１１）。そして、この確認試験により、無線ＩＰコア１０５が機能していないと判定された場合（ステップ１２）、この確認試験に不合格となる。一方、確認試験によって無線ＩＰコア１０５が機能しているものと判定された場合（ステップ１２）、試験ステーション１０１との無線ＩＰ接続が確立され（ステップ１３）、無線ＩＰコア（１０５）は、試験ステーション１０１とチップ１００との間のデジタルデータの無制限な情報伝送路として機能する。

チップ１００を試験するためには、チップ１００を試験モードに設定する（ステップ１４）。好ましい実施形態において、無線ＩＰコア１０５は、命令とデータとを区別する機能を有するＴＡＭ１０４に接続される。そして、チップ１００の無線ＩＰコア１０５は、無線ＩＰ接続１０７を介して試験ステーション１０１から試験データを取得する（ステップ１５）。そして、無線ＩＰコア１０５は、その受信した試験データ１０７ａを（ＴＡＭ１０４を介して）ＤＦＴ構造１０６ａおよび１０６ｂに渡す。次に、無線ＩＰコア１０５は、ＤＥＦ構造１０６ａ、１０６ｂから返送された試験結果を受信し（ステップ１７）、試験結果１０７ｂを無線ＩＰ接続１０７を介して試験ステーション１０１に返送する（ステップ１８）。

図５は、試験ステーション２５０から無線試験を実施できるように構成された試験対象デバイス（ＤＵＴ）２００（例えば、集積回路など）の一実施形態を示すブロック図である。図示のように、ＤＵＴ２００は、ＩＥＥＥ１１４９．１規格のアーキテクチャに従って構成されたＴＡＭ（Test Access Mechanism）２１０を含む。試験命令および試験データは、ＴＤＩポート２０１を介してＤＵＴ２００に入力される。そして、試験結果および状態情報が、ＤＵＴ２００からＴＤＯポート２０２を介して返送される。ＴＡＭ２１０は、ＴＣＫ（Test Clock）信号２０３およびＴＭＳ（Test Mode Select）信号２０４を受信するＴＡＰコントローラ２２８を含む。ＴＡＰコントローラ２２８は、ＴＤＩポート２０１から受信されたデータの解釈を制御する。ＴＡＰコントローラ２２８は、ＴＣＫ信号２０３によってクロッキングされる同期有限状態機械であり、ＴＭＳ信号２０４を処理し、命令レジスタ２２４、バイパスレジスタ２２６、ＭＩＳＣレジスタ２２２、およびスキャンラッパ２３２、２３４、２３６のうちの１以上を通したデータフローの動作を決定する。ＴＭＳ信号２０４は、ＴＡＭ２１０の動作を決定する信号である。ＴＡＭ２１０は、０と１のシーケンスによって様々な動作モードに設定される。設定される動作モードには例えば、通常モード（即ち、チップの通常動作モードであり、このモードではＤＦＴ回路が集積回路の目的ロジックに対して透過的（無効）になる）、スキャンモード（このモードでは、１以上のスキャンチェーンの入力がＴＤＩポート２０１に接続され、１以上のスキャンチェーン２３２、２３４、２３６の出力がＴＤＯポート２０２に接続される）、キャプチャモード（このモードでは、命令レジスタ２２４、バイパスレジスタ２２６、ＭＩＳＣレジスタ２２２、および１以上のスキャンチェーン２３２、２３４、２３６のうちの１以上にデータが直列にロードされる）、および更新モード（このモードでは、各スキャンチェーン２３２、２３４、２３６のスキャンストレージセルに格納されているデータが対応する出力部から出力される）などがある。

図５の実施形態において、試験ステーション２５０は無線ＩＰインタフェース２５８を有するように構成され、好ましくは試験データ２５４を生成するための試験データ発生器２５２をさらに含む。ただし、試験データ２５４は、他の発生器で生成され、試験ステーション２５０に送付され、ＤＵＴ２００を試験するための試験データを送信する際に使用される場合もある。例えば、ＤＵＴ２００内の特定の機能コア（図示せず）は、標準的なＤＦＴ構造を有し、該コアを試験するために試験データを必要とする標準的なサードパーティコアである場合がある。その場合、その試験データはサードパーティによって生成され、データファイル２５４としてチップ製造業者に送付され、チップ製造業者がその特定の機能コアを試験する際に、そのデータファイル２５４を使用する。

図５の実施形態をもう一度参照すると、試験コントローラ機能２５６は、無線ＩＰインタフェース２５８と通信する。好ましい実施形態において、無線ＩＰインタフェース２５８は、ＩＥＥＥ８０１．１１規格に準拠するＴＣＰ／ＩＰスタックを有する。無線ＩＰインタフェース２５８は、無線ＴＣＰ／ＩＰ接続２７０を介して試験データ２５４を試験対象デバイス２００に送信する。

ＤＵＴ２００の回路は、無線接続２７０を介して試験データを受信する無線ＩＰコア２１６を含む。無線ＩＰコア２１６は、データリンク層やネットワーク層などの全ての機能を実施し、データフレームを試験データパーサ２１４に渡す。試験データパーサ２１４は、ＴＣＫ信号２０３およびＴＭＳ信号２０４を抽出し、それらをＴＡＰコントローラ２２８に渡す。ＴＣＫ信号２０３は、ＴＡＰ状態機械を動作させる信号であり、ＴＭＳ信号２０４は、状態機械の状態を決める信号である。試験データパーサ２１４はさらに、試験データバイト、ワード、又はブロックの抽出を実施し、それらを好ましくは並列にマルチプレクサ２４０に伝達する。マルチプレクサ２４０の出力は、スキャンインレジスタ２１２、命令レジスタ２２４、ＭＩＳＣレジスタ２２２、およびバイパスレジスタ２２６のそれぞれに接続される。ＴＡＰコントローラ２２８は、マルチプレクサ２４０の出力を制御する。レジスタ２１２の出力は、１：Ｎのデマルチプレクサ２２０の入力に接続される。デマルチプレクサ２２０は、ＴＡＰコントローラ２２８の制御により、レジスタ２１２の内容をスキャンラッパ２３２、２３４、２３６のスキャン入力ポートうちの選択されたいずれか１つに伝達する。命令、バイパスデータ、またはＭＩＳＣデータが、ＴＡＭのＭＩＳＣレジスタ２２２、命令レジスタ２２４、バイパスレジスタ２２６のいずれか１つに送信される。この実施形態では、標準的なバウンダリスキャン法に従って、試験データが、選択されたレジスタまたはスキャンラッパに直列にシフトインされる。ただし、スキャンラッパ２３２、２３４、２３６が並列読み込みをサポートしている場合、レジスタ２１２から選択されたレジスタまたはスキャンラッパへ並列に読み込みを行なってもよい。

ＴＡＰコントローラ２２８は、各スキャンラッパ２３２、２３４、２３６のスキャンストレージセルから対応する機能ブロック（図５には図示していない）へのデータの供給を制御する。

そして、スキャンラッパ２３２、２３４、２３６から、試験データ結果が試験クロック信号ＴＣＫ２０３に同期して直列にシフトアウトされる。試験結果データパッケージャ２１８は、それらの試験結果データをフレームに組み立てて、フレームを無線インタフェース２１６に渡す。好ましい実施形態において、無線インタフェース２１６は、ＴＣＰ／ＩＰスタックを有し、試験結果データを無線ＴＣＰ／ＩＰ接続２７０を介して試験ステーション２００に伝送する。

試験ステーションでは、無線インタフェース２５８が、ＤＵＴ２００から試験結果を受信し、試験結果データを抽出した後、好ましくは、それを試験結果分析器２６０に渡して分析する。代替実施形態として、試験結果データは、後で解析するために記憶しておいたり、他の装置に送って分析したりすることもできる。

図５の実施形態は、ＪＴＡＧ規格（ＩＥＥＥ１１４９．１）に従って実施され、１つのＴＤＩポート２０１および１つのＴＤＯポート２０２を有する。

図６は、実質的に複数のＴＤＩポートおよび複数のＴＤＯポートを有するＤＵＴ３００の代替実施形態を示す。ＤＵＴ３００は、図５のＤＵＴ２００と同一の構成要素を多数含む。図６では、それらの同一の構成要素に同じ参照符号を付している。この実施形態では、試験データパーサ３０１で解析された試験データ／命令が、試験データパーサ３０１からスキャンインレジスタ３０２に並列に入力される。スキャンインレジスタ内の各ビット（または、一部のビット）は、異なるスキャンラッパ２３２、２３４、２３６、またはＴＡＭレジスタ２２４、２２２、２２６の入力を駆動する。ＴＡＭ２２８は、スキャンインレジスタ３０２の出力を制御し、スキャンラッパ２３２、２３４、２３６、またはＴＡＭレジスタ２２４、２２２、２２６へ並列に供給する。このように、ＴＡＭ３１０が実質的に複数のＴＤＩポートを有し、各ＴＤＩポートが個別のスキャンチェーン２３２、２３４、２３６を駆動しているので、集積回路チップ３００上の単独で試験可能な複数のブロック（図示せず）を同時に試験することができる。また、この実施形態では、ＴＡＭ３１０が複数のＴＤＯポートを有し、各ＴＤＯポートがＴＤＯ出力レジスタ３０４内の異なるビットに対応し、それらの各ビットが、異なるスキャンチェーン２３２、２３４、２３６の出力によって駆動されている。結果データパッケージャ３０５は、ＴＤＯ出力レジスタ３０４から試験結果を並列に受信し、それらをフレームにフォーマットして無線インタフェース２１６に渡し、試験ステーション２５０へ伝送する。

上記の説明から、本発明が従来技術に比べて多くの利点を有することは明らかである。本発明は、無線コアおよびＤＦＴ構造を集積回路内に形成することにより、最小限の外部プロービング（例えば１本の電源ラインと１本のグラウンドラインのみ）で、試験データを集積回路にダウンロードし、集積回路から試験結果を得ることができる。外部プロービングを削減することができるので、集積回路のデジタル部分を試験するための高価なプローブテスタは不要となり、試験ステーションの要件は、無線インタフェースを備えた単純なコンピュータ（一般的なパーソナルコンピュータやラップトップなど）にまで低減される。

また、多くの無線プロトコルは複数の装置に対する同時通信をサポートしているので、試験データを複数の集積回路又は装置に同時にダウンロードすることができる。

さらに、本発明は、試験対象の集積回路内の単独で試験可能な複数の機能ブロックを同時に試験することができる。これに関し、試験データバイト、ワード、またはブロックの各ビットで集積回路内の異なるＤＦＴ構造を駆動させることにより、単一のインターネットプロトコルフレーム内の複数のチャネルを介して試験データをダウンロードする効果を得ることができる。

複数デバイスの並列試験をＣＣＴ実施形態と組み合わせることにより、複数の試験対象集積回路上の複数ブロックのＣＣＴ（Concurrent Test）を実施することもできる。図２Ａおよび図２Ｂをもう一度参照すると、そのためには、ステーションコンピュータ２が、該ステーションコンピュータ２の無線ＩＰインタフェース３を初期化する。次に、ステーションコンピュータ２は、リモートのＤＵＴ５ａ、５ｂ、…、５ｎをそれぞれ確認する。この確認は、各ＤＵＴに命令を送信してＤＦＴ回路７ａ、７ｂ、…、７ｎに接続し、受信応答を待つといった能動的なものであってもよいし、あるいは、各ＤＵＴから信号を単に待つといった受動的なものであってもよい。次に、試験ステーション２は、各ＤＵＴ５ａ、５ｂ、…、５ｎとの間に通信チャネルを確立する。次に、試験ステーション２は試験データを取得する。この試験データは、試験ステーションのメモリ（図示せず）にローカルに記憶してもよいし、あるいは、リモートの装置（図示せず）から取得してもよい。

最後に、本発明は、現在増加しつつある無線対応型ＡＳＩＣの試験に特に適している。それらのデバイスは、無線インタフェースハードウェアを既に備えているので、高価なハードウェアを利用したテスタリソースの代わりに、その無線コアをデジタル試験データのコンジットとして利用することができる。本発明は、ＤＦＴ法やＣＣＴ法と組み合わせることにより、集積回路試験のコストの引き下げに有効である。

例示のために、ここまで本発明の好ましい実施形態について説明してきたが、当業者であれば、特許請求の範囲に記載された本発明の範囲および思想から外れることなく、様々な変更、追加、および置換が可能である。例えば、明細書と特許請求の範囲のいずれにも使用されている「無線インタフェース」という用語は、現時点で既知の無線通信プロトコル、若しくは将来開発されるであろう無線通信プロトコルを使用する任意のインタフェースを含むものとして解釈しなければならない。また、今開示した発明のその他の利点や用途が、時間の経過によって明らかになってくることもありうる。

ＤＦＴ法を採用した集積回路チップを示すブロック図である。本発明に従って実施される集積回路試験システムを示す高レベルシステムブロック図である。本発明の無線試験インタフェースを用いて１以上の試験対象デバイスを試験する方法の一実施形態を示すフロー図である。本発明に従って実施される集積回路チップの簡単な設計を示す略ブロック図である。本発明によるシステムの動作を示すフロー図である。本発明に従って実施されるＤＵＴの好ましい実施形態を示す略ブロック図である。本発明に従って実施されるＤＵＴの代替実施形態を示す略ブロック図である。

符号の説明

１００、２００、３００集積回路
１０２ａ、１０２ｂ機能ブロック
１０４、２１０、３１０試験アクセスメカニズム
１０５、２１６無線インタフェース
１０６ａ、１０６ｂ、２３２、２３４、２３６試験構造
１０７、２７０無線接続
２１０、３１０スキャンチェーンローディングメカニズム
２３２、２３４、２３６スキャンチェーン

Claims

集積回路(100,200,300)であって、
前記集積回路が試験モードに設定されたときに試験すべき少なくとも２つの機能ブロック(102a,102b)と、
少なくとも２つの試験構造(106a,106b,232,234,236)であって、各々が、前記集積回路が試験モードに設定されたときに前記少なくとも２つの機能ブロックのうちの対応する機能ブロックを試験するように構成されていることからなる、少なくとも２つの試験構造と、
無線接続(107,270)を介して試験データを受信する無線インタフェース(105,216)と、
受信した前記試験データの前記試験構造への入力を制御する試験アクセスメカニズム(104,210,310)
を備え、
前記試験データは、各ビットが前記試験データを構成するところの複数のビットを有するフレームを構成し、単一のフレーム中の複数のビットのうちの少なくとも２つのビットが、それぞれの対応する機能ブロックを試験するために前記集積回路における異なるそれぞれの試験構造に提供されることからなる、集積回路。
前記試験構造(106a,106b,232,234,236)は、複数のスキャンチェーン(232,234,236)を含み、
前記試験アクセスメカニズム(104,210)は、受信した前記試験データのフレームの異なるビットを異なるそれぞれのスキャンチェーンに並列にロードするスキャンチェーン・ローディングメカニズム(210)を含む、請求項１に記載の集積回路。
前記試験構造(106a,106b,232,234,236)は、複数のスキャンチェーン(232,234,236)を含み、
前記試験アクセスメカニズム(104,210)は、受信した前記試験データのフレームの異なるビットを異なるそれぞれのスキャンチェーンに同時にロードするスキャンチェーン・ローディングメカニズム(310)を含む、請求項１に記載の集積回路。
集積回路(5a,5b,5n,100,200,300)を試験するシステム(1)であって、試験ステーション(2)を含み、該試験ステーション(2)が、
前記集積回路のための試験データの受信と、無線接続(107,270)を介したフレームの形態での前記試験データの送信を行なう無線インタフェース(3)であって、各フレームは、各ビットが前記試験データを構成するところの複数のビットを有することからなる、インタフェースと、
１以上の集積回路(5a,5b,5n,100,200,300)と
を含み、
前記集積回路(5a,5b,5n,100,200,300)のそれぞれが、
前記集積回路が試験モードに設定されたときに試験すべき複数の機能ブロック(102a,102b)と、
複数の試験構造(7a,7b,7n,106a,106b,232,234,236)であって、該試験構造の各々が、前記集積回路が試験モードに設定されたときに前記複数の機能ブロックのうちの対応する機能ブロックを試験するように構成されてなる、複数の試験構造と、
前記無線接続からフレームの形態で前記試験データを受信して抽出する無線インタフェース(4a,4b,4n,105,216)と、
受信された前記試験データの前記試験構造への入力を制御する試験アクセスメカニズム(104,210,310)
を備え、
それぞれの前記試験データに対応する前記複数のビットは、それぞれの対応する機能ブロックを試験するために前記集積回路における異なるそれぞれの試験構造に提供されることからなる、システム。
前記集積回路のうちの１以上における前記試験構造(106a,106b,232,234,236)が、複数のスキャンチェーン(232,234,236)を含み、
前記１以上の集積回路のそれぞれにおける前記試験アクセスメカニズムのそれぞれが、受信された前記試験データのフレームの異なるビットを前記異なるそれぞれのスキャンチェーン(232,234,236)に並列にロードするスキャンチェーンローディングメカニズム(210)を含む、請求項４に記載のシステム。
前記集積回路のうちの１以上における前記試験構造(7a,7b,7n,106a,106b,232,234,236)が、複数のスキャンチェーン(232,234,236)を含み、
前記１以上の集積回路のそれぞれにおける前記試験アクセスメカニズムのそれぞれが、受信された前記試験データのフレームの異なるビットをそれぞれ異なるスキャンチェーン(232,234,236)に同時にロードするスキャンチェーンローディングメカニズム(310)を含む、請求項４に記載のシステム。
集積回路を試験する方法であって、
試験データを取得するステップ(22)と、
前記試験データをフレームの形態で、無線インタフェース(3)を介し無線接続(6a,6b,6n,107,270)を介して試験対象である１以上の集積回路デバイス(5a,5b,5n,100,200,300)にそれぞれ送信するステップ(26)と
を含み、
各フレームは、各ビットが前記試験データを構成するところの複数のビットを有し、
試験対象である前記１以上の集積回路デバイスのそれぞれは、前記集積回路デバイスが試験モードに設定されたときに試験すべき複数の機能ブロック(102a,102b)と、前記集積回路デバイスが試験モードに設定されたときに前記複数の機能ブロックのうちの対応する機能ブロックを試験するように各試験構造が構成されてなる、複数の試験構造(7a,7b,7n,106a,106b,232,234,236)と、前記無線接続から前記試験データをフレームの形態で受信して抽出する無線インタフェース(4a,4b,4n,105,216)と、受信された前記試験データの前記試験構造への入力を制御する試験アクセスメカニズム(104,210,310)とを有し、
それぞれの前記試験データに対応する前記複数のビットは、それぞれの対応する機能ブロックを並列または同時に試験するために前記集積回路における異なるそれぞれの試験構造に提供される、方法。
前記１以上の集積回路デバイス(5a,5b,5n,100,200,300)のそれぞれから前記無線接続(6a,6b,6n,107,270)を介し前記無線インタフェース(3)を介して試験結果を受信するステップ(27)を含み、前記試験結果は、前記試験データを前記複数の機能ブロックへ供給することにより前記１つ以上の集積回路デバイスのそれぞれの前記複数の試験構造(7a,7b,7n,106a,106b,232,234,236)から戻される、請求項７に記載の方法。