JPS63153483A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS63153483A
JPS63153483A JP61302112A JP30211286A JPS63153483A JP S63153483 A JPS63153483 A JP S63153483A JP 61302112 A JP61302112 A JP 61302112A JP 30211286 A JP30211286 A JP 30211286A JP S63153483 A JPS63153483 A JP S63153483A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、それぞれ自己テスト回路を内蔵する複数の集
積回路ブロックがウェ／＼−上に形成された半導体集積
回路であって、各集積回路ブロックが独立にテスト状態
または通常状態に切り替わる手段を有している。
これにより集積回路ブロックは自己テスト回路によって
個々に良品選別されることが可能であるだけでなく、良
品の集積回路ブロックが電気的に接続されてシステムを
構成する場合にも、該自己テスト回路を利用してシステ
ム構成後のシステム全体の良品判定が可能となる。
このためシステムテスト用回路が不要となるので、より
一層の集積化が可能となる。
〔産業上の利用分野〕
本発明は半導体集積回路に関するものであり、更に詳し
く言えば−ウェハー上に形成された自己テスト回路を内
蔵する複数の集積回路ブロックをシステム構成してなる
半導体集積回路に関するものである。
ウェハー・スケール集積回路（１枚のウニへ全体によっ
て形成される集積回路、あるいはこれと同等のスケール
の集積回路を意味する。）は、従来の集積回路よりも大
規模であり、またその入出力端子数も多い（３００〜１
０００個）。
ところで現在市販されているＩＣテスタの入出力端子数
の最も多いもので２５６個であり、またウェハ状態で動
作を確認するため必要なプローブカード（一般に針をウ
ェハのパッド等に接触する。）もウェハはどの大きさも
のになると、接触時の針の圧力の均一性の保持や針の位
置設定の精度を上げることが難しく、実際上、製作不可
能である。
またプリント板のテスターとして用いられるボードテス
ターがあり、その入出力端子数は、現在、最大１０２４
個であるが、コンタクトはエツジ・コネクターを介して
行なうため、ウェハー・スケール集積回路のテストに用
いることが出来ない。
従ってウェハー・スケール集積回路においては、自己テ
スト回路を内蔵することが必要となる。
〔従来の技術〕
ウェハｍ−スケール集積回路は複数の集積回路ブロック
により構成される。第４図は構成要素としての単一の集
積回路ブロックの構成図であり、バタフライ・プロセッ
サ機能を有し、また自己テスト回路を内蔵している。
ｌはバタフライ−プロセッサであり、８ビツトの入力２
本と８ビツトの出力２木とを有する。
２は擬似ランダム・パターン発生器であり、テスト用ク
ロック入力（ＴＣＫ）端子とクリア入力（ＣＬ）端子お
よび１６ビツトのパターン・データ出力端子とを有する
。３は入力切替スイッチであり、テストイネーブル入力
（ＴＥ）により擬似ランダム・パターン発生器２の出力
Ｔｉか、またはデータ入力Ａｉ、Ｂｉを選択してバタフ
ライ・プロセッサ１に入力する。
４はバタフライ・プロセッサ１の出力のデータを入力し
て圧縮データ（シグネチャ出力）を出力するデータ圧縮
器であり、クリア入力（ＣＬ）端子とテスト・イネーブ
ル入力（ＴＥ）端子とを有する。
なお第５図は１６ビツトの擬似ランダム・パターン発生
器２の構成を示す図であり、１５個のクリア付きディレ
イドフリップフロップ回路（Ｆｌ−Ｆｌ５）と１個のセ
ット付きディレイドフリップフロップ回路（Ｆ　１６）
および３個のイックスフルーシブ・オア（Ｅ　−ＯＲ）
回路からなっている。但し、図においてテストクロック
入力（ＴＣＫ）およびクリア入力（ＣＬ）等はすべて省
略されている。
第６図は１６ビツトの入力切替えスイッチ３の構成を示
す図であり、第７図はそのうちの１ビツトの入力切替え
スイッチの回路図である。
第８図は１６ビツトのデータ圧縮器４の構成を示す図で
あり、１６個のクリア付きディレイドフリップフロップ
回路（Ｆｌ−Ｆｌ６）および１９個のイックスフルーシ
ブ・オア（Ｅ　−ＯＲ）回路からなっている。但しテス
トクロック入力（ＴＣＫ）およびクリア入力（ＣＬ）等
はすべて省略されている。
次に第４図の集積回路ブロックの自己テストを行なうと
きの動作について、第９図のタイムチャートを参照しな
がら説明する。
（１）自己テストを行なう場合には、クリア入力を“Ｈ
”レベル、テスト・イネーブル入力を“Ｈ”レベルに設
定する。これにより擬似ランダム・ノくターン発生器２
は初期設定され、例えば第５図に示すようにフリップフ
ロップ回路Ｆ１６がセットされる他はすべてのフリップ
フロップ回路Ｆｌ〜Ｆ１５がリセットされる。同様に第
８図に示すように、データ圧縮器４も初期設定され、す
べてのフリップフロップ回路Ｆ１〜Ｆ１６がリセットさ
れる。また入力切替えスイッチ３は擬似ランダム−パタ
ーン発生器２の出力Ｔｉを選択する。
次いでテスト用クロック人力（Ｔ　ＣＫ）のりロック信
号が擬似ランダム・パターン発生器２およびデータ圧縮
器４に入力すると、これらはクロック動作を行なう。す
なわち擬似ランダム・パターン発生器２のクロック動作
によって発生したランダム・パターンデータはバタフラ
イ・プロセッサｌに逐次入力し、該バタフライ・プロセ
ッサｌによって演算された後にデータ圧縮器４に入力す
る。
このようにしである特定数のクロックを入力した後、デ
ータ圧縮器４から出力される圧縮データ（シグネチャ出
力）と期待値とを比較する。良品であればこれらは一致
するので、各集積回路ブロックの良否判定を行なうこと
ができる。
次に良否判定によって選別された集積回路ブロックを適
宜、電気的に接続することにより、ある一つのシステム
を構成する。
〔発明が解決しようとする問題点〕
ところでシステム構成された半導体集積回路についても
、同様にシステムとしての良否判定を行なう必要がある
。
そこでシステム構成された半導体集積回路にも自己テス
ト回路を付加すると、第１θ図に示すような回路構成と
なると考えられる。
図において５〜１２はそれぞれ自己テスト回路を内蔵す
るバタフライ・プロセッサ機能の集積回路ブロックであ
る。そして少なくとも５，７゜９．１２の集積回路ブロ
ックが自己テスト回路により良品であると判定され、こ
れら４個の良品の集積回路のブロックを電気的に接続す
ることによってシステムとしての４ポイント高速フーリ
エ変換（ＦＦＴ）プロセッサが構成される。
１４はこの高速フーリエ変換プロセッサの動作チェック
のために新たに必要とされる入力切替スイッチ付きの擬
似ランダム・パターン発生器である。但し、擬似ランダ
ム・パターン発生器１４はシステムのテストのため、３
２ビツトの入力とウェハ・テスト用テストイネーブル入
力（ＷＴＥ）とを必要とする。また１５は高速フーリエ
変換プロセッサの動作チェックのために新たに必要とさ
れる３２ビツト入力のデータ圧縮器である。
このように新たにシステム・テスト用の自己テスト回路
を設けておくことにより、システム構成後のテストを行
なうことが可能となる。しかしこの自己テスト回路を形
成する領域がウェハー上に特別に必要となるため、集積
度が低くなるという問題がある。
本発明はかかる問題点を解決するために創作されたもの
であり、各集積回路ブロックの内蔵する自己テスト回路
を利用してシステム・テストを行なうことを可能とする
半導体集積回路の提供を目的とする。
〔問題点を解決するための手段〕
本発明はそれぞれ自己テスト回路を内蔵する同種又は異
種の複数の集積回路ブロックが半導体ウェハー上に形成
されており、該自己テスト回路によって選別された良品
の集積回路ブロックを適宜電気的に接続してシステム構
成を行なう半導体集積回路に・おいて、拳前記各集積回
路ブロックが独立にテスト状態または通常状態に切替わ
る手段を設けることにより、集積回路ブロックの各々を
適宜、テスト状態又は通常動作状態にし、該自己テスト
回路を利用してシステム構成後のシステムとしての良否
判定を行なうことを特徴とする。
〔作用〕
良品の集積回路ブロック同士を電気的に接続してシステ
ム構成された半導体集積回路のテストを行なう場合には
、前記各切替手段により先頭に位置する集積回路ブロッ
クをテスト状態にし、一方、後続の集積回路ブロックを
通常動作状態にする。このようにしてシステム全体がテ
スト状態となる。
すなわち、先頭の集積回路ブロックの自己テスト回路が
動作して該集積回路ブロックからテストデータが出力す
ると、後続の集積回路ブロックもこのテストデータによ
り順次動作する。そして最終段の集積回路ブロックのデ
ータ圧縮器のシグネチャ出力をチェックすることにより
、システム全体としての動作の良否を判断する。
このように集積回路ブロックの内蔵する自己テスト回路
を利用することにより、システム構成後のシステムとし
ての良否テストを行なうことができる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るウェハースケール半導
体集積回路のブロック図である。
図において、１６〜２４は第２図に示す集積回路ブロッ
クと同様の集積回路ブロックである。但し、集積回路ブ
ロック１６〜２４はそれぞれ独自に通常動作状態又はテ
スト状態に切替えることの出来るテスト・イネーブル入
力ＴＥＮ〜ＴＥ９を備えている。
説明の便宜上、第８図の従来例と同様の配置にある集積
回路ブロック１６，１８，２０，２３が自己テスト回路
によるテストの結果、良品であす、そしてこれらの集結
回路ブロックにより同様のシステム構成を行なっている
。
第２図はシステム構成後の本発明の実施例に係る半導体
集積回路の更に詳しい構成を示す図である。
次に第２図に示す本発明の実施例回路の動作について、
第３図のタイムチャートを参照しながら説明する。
（１）まずクリア入力（ＣＬ）を“Ｈ”レベルにして、
各集積回路ブロック１６．１８，２０゜２３が内蔵する
擬似ランダム・パターン発生器２およびデータ圧縮器３
を初期設定する。
（２）次いでテストイネーブル人力ＴＥＩ。
ＴＥ３を“Ｈ”レベルにしてシステムの先頭にある集積
回路ブロック１６．１８をテスト状態にするとともに、
テストイネーブル入力ＴＥ５゜ＴＥ８を“Ｌ”にして後
続の集積回路ブロック２０．２３を通常動作状態にする
。
なお、ここでいう通常動作状態においてもテスト回路は
動作している。集積回路ブロック２０゜２３の入力には
、切替え回路により集積回路ブロック１６．１８の出力
データが入り、演算後、出力データは、データ圧縮器に
より圧縮されている。
（３）次にテスト用クロック入力（Ｔ　ＣＫ）を入力す
ると、擬似ランダム・パターン発生器２およびデータ圧
縮器４が動作を開始する。このとき先頭の集積回路ブロ
ック１６．１８のみがテスト状態に設定されているので
、該集積回路ブロック１６．１８から演算後のテストデ
ータが出力される。次いでこれらのテストデータは後続
の集積回路ブロック２０．２３に入力され、再び演算さ
れた後、該集積回路ブロック２０．２３のデータ圧縮器
から圧縮データＴＣ５，ＴＣ８が出力される。
（０そしである特定数のテストクロックを入力した後、
集積回路ブロック２０．２３のそれぞれから出力される
圧縮データ（シグネチャ出力）と期待値とを比較する。
良品であればこれらは一致する。このようにしてシステ
ムとしての良否判定を行なうことが可能となる。
以上説明したように、本発明の実施例によれば各集積回
路ブロックの内蔵する自己テスト回路、すなわち擬似ラ
ンダム・パターン発生器２とデータ圧縮器４を用いてシ
ステム構成後のシステムとしての良否判定を行なうこと
ができるので、システム・テスト用の特別の自己テスト
回路が不要となる。このため半導体集積回路の集積度の
向上を図ることができる。
なお実施例ではバタフライ・プロセッサの機能の集積回
路のブロックの場合について説明したが、これに限られ
るものでないことは勿論である。
更にウェハのスケールの半導体集積回路について説明し
たが、ウェハの一部の領域を使用してシステムを構成す
る場合にも適用可能である。
〔発明の効果〕
以上説明したように、本発明によれば各集積回路ブロッ
クが内蔵する自己テスト回路を用いて、該集積回路ブロ
ックによって構成されるシステムについてもテストする
ことができる。このためシステム・テスト用回路を特別
に設ける必要がなく、従って集積度が向上する。
【図面の簡単な説明】
第１図は本発明の実施例に係る半導体集積回路の全体の
構成を示すブロック図、 第２図は、第１図の半導体集積回路において、良品の集
積回路ブロックを用いてシステム構成した後の半導体集
積回路の構成を示す図、第３図は第２図の半導体集積回
路のテスト動作を説明するためのタイムチャート、 第４図は、第２図の半導体集積回路ブロックの構成を示
す図、 第５図は集積回路ブロック内の１６ビツトランダム・パ
ターン発生器の構成を示す図、第６図は集積回路ブロッ
ク内の１６ビツト入力切替スイツチの構成を示す図、 第７図は１ビット分の入力切替スイッチの回路図、 第８図は集積回路ブロック内の１６ビツトデータ圧縮器
の構成を示す図、 第９図は、第４図に示す集積回路ブロックの自己テスト
動作を説明するためのタイムチャート。 第１０図は従来例の方法により構成される半導体集積回
路の構成を示すブロック図である。 （符号の説明） ｌ・・・バタフライ・プロセッサ、 ２・・・擬似ランダム・パターン発生器、３・・・入力
切替スイッチ、 ４・・・データ圧縮器、 ５〜１３・・・集積回路ブロック、 １４・・・擬似ランダム・パターン発生器（３２ビツト
）、 １５・・・データ圧縮器（３２ビツト）、１６〜２４・
・・集積回路ブロック、 ＣＬ・・・クリア入力、 ＴＥ、ＴＥＮ　ＮＴＥ８・・・テスト・イネーブル入力
、 ＴＣＫ・・・テスト用クロック入力、 ＷＴＥ・・・ウェハ・テスト・イネーブル入力、ＴＣ・
・・圧縮データ。 ビー／　）　％　ｊ１慴ｑ又イ・・Ｉ七め同語１第７図 隻Ａ亀色ずをフ゛口２１．りめ惰巴デスト用タイＬ−今
ヤート第９図

Claims (2)

    【特許請求の範囲】
  1. （１）それぞれ自己テスト回路を内蔵する同種又は異種
    の複数の集積回路ブロックが半導体ウェハ−上に形成さ
    れており、該自己テスト回路によって選別された良品の
    集積回路ブロックを適宜電気的に接続してシステム構成
    を行なう半導体集積回路において、 テスト・データ入力と通常入力とを切替える手段を設け
    ることにより集積回路ブロックの各々を適宜、独立にテ
    スト状態又は通常動作状態にし、該自己テスト回路を利
    用してシステム構成後のシステムとしての良否判定を行
    なうことを特徴とする半導体集積回路。
  2. （２）前記自己テスト回路はテストデータを生成する発
    生器とテストデータの演算結果を示すデータ圧縮器とを
    有することを特徴とする特許請求の範囲第１項に記載の
    半導体集積回路。
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