JP2007258718A - 基板の両面に実装可能な集積回路装置及び電子機器 - Google Patents

Abstract

【課題】基板の両面いずれにも実装可能なインターフェース回路を備えた集積回路装置及び電子機器を提供すること。
【解決手段】集積回路装置２０は、第１〜第４の端子１０１〜１０４の中心軸ＣＬに対して第１及び第４の端子１０１，１０４が線対称に配置され、中心軸に対して第２及び第３の端子が線対称１０２，１０３に配置され、基板の表面及び裏面の双方のいずれかに選択して実装できる。第１の送信回路２５０では、第１及び第２の差動信号対（ＤＰ１，ＤＭ１）（ＤＭ１，ＤＰ１）の一方が出力され、第２の受信回路２５２では、第１及び第２の作動信号対の他方が出力される。第１及び第２のセレクタ２３０，２３２からの各出力は、セレクト信号ＳＥＬに基づいて、第１の送信回路及び第２の送信回路に切り換えて出力する。
【選択図】図１４

Description

本発明は、基板の両面いずれにも実装可能なインターフェース回路を備えた集積回路装置及び電子機器に関する。

インターフェース回路、例えば高速シリアルインターフェース回路を搭載したドライバＩＣが望まれている。例えば、液晶表示装置では、液晶表示部が搭載されるガラス基板の表面にドライバＩＣを実装するのが通常である。しかし、機器の設計の都合上や機器のコンパクト化等の種々の要因により、ドライバＩＣをガラス基板の裏面に実装したいニーズもある。

しかし、ドライバＩＣには様々な端子があり、表面実装と裏面実装では、ドライバＩＣの端子の位置が逆になってしまう。よって、ガラス基板上の配線パターンを表面実装、裏面実装で変更すると共に、ドライバＩＣ内の回路配置も変更しなければならず、特に手作業にて配線や回路セル配置が行なわれるマクロセルの変更を伴うので、上記ニーズへの対応が困難であった。

特に、差動信号対を用いて受信及び／又は送信するインターフェース回路を内蔵するドライバＩＣでは、表面実装と裏面実装とで差動信号対のための２つの端子も逆に配置されてしまい、問題をより複雑化させる。下記の特許文献１，２の発明でも、上述した課題は解決できない。
特開２００１−２３６３０３号公報 特開２００３−２５６３５２号公報

そこで、本発明の目的は、マクロセルの変更等を伴わずに、基板の両面いずれにも実装可能なインターフェース回路を備えた集積回路装置及び電子機器を提供することにある。

本発明の一態様に係る集積回路装置は、順番に配列された第１〜第４の端子を含み、前記第１〜第４の端子の中心軸に対して前記第１及び第４の端子が線対称に配置され、前記中心軸に対して前記第２及び第３の端子が線対称に配置され、基板の表面及び裏面の双方のいずれかに選択して実装できる集積回路装置であって、前記第１及び第２の端子に接続されて、第１及び第２の差動信号対の一方が入力される第１の受信回路と、前記第３及び第４の端子に接続されて、前記第１及び第２の作動信号対の他方が入力される第２の受信回路と、前記第１の受信回路からの出力の正転信号と反転信号との一方を、セレクト信号に基づいて選択する第１のセレクタと、前記第２の受信回路からの出力の正転信号と反転信号との一方を、前記セレクト信号に基づいて選択する第２のセレクタと、前記第１及び第２のセレクタからの各出力を、前記セレクト信号に基づいて、第１の出力線及び第２の出力線に切り換えて出力する第３のセレクタとを有することを特徴とする。

集積回路装置が、基板の表面に実装された場合と、裏面に実装された場合とでは、第１，第２の受信回路に対して、第１，第２の差動信号対の入力位置と符号が逆転する。本発明の一態様では、第１〜第４の端子が線対称配置され、実装面の情報がセレクト信号として供給される。このセレクト信号に従って動作する第１〜第３のセレクタにより、第１，第２の受信回路からの出力信号の出力位置と符号（正転または反転）が変更される。

本発明の一態様では、前記セレクト信号に基づいて設定された第１のモードでは、前記第１及び第２のセレクタは、前記第１及び第２の受信回路の各正転信号を選択し、前記第３のセレクタは、前記第１の受信回路の正転信号を前記第１の出力線に、前記第２の受信回路の正転信号を前記第２の出力線にそれぞれ出力することができる。また、前記セレクト信号に基づいて設定された第２のモードでは、前記第１及び第２のセレクタは、前記第１及び第２の受信回路の前記反転信号を選択し、前記第３のセレクタは、前記第１の受信回路の前記反転信号を前記第２の出力線に、前記第２の受信回路の前記反転信号を前記第１の出力線にそれぞれ出力することができる。

これにより、第１のモードと第２のモードとで、第１，第２の受信回路からの出力信号の出力位置と符号（正転または反転）を逆転させることができる。

本発明の一態様では、前記第１及び第２の受信回路の各々に設けられたイネーブル信号入力端子と、前記第１の受信回路の前記イネーブル信号入力端子に、それぞれ異なる第１及び第２のイネーブル信号を前記セレクト信号に基づいて切り換えて入力させる第４のセレクタと、記第２の受信回路の前記イネーブル信号入力端子に、前記第１のイネーブル信号と、前記第１のイネーブル信号とは異なる第３のイネーブル信号とを、前記セレクト信号に基づいて切り換えて入力させる第５のセレクタとをさらに有し、前記第４及び第５のセレクタは、前記セレクタ信号に基づいて互いに異なるセレクト信号を選択することができる。

これにより、第１，第２の受信回路の動作タイミングをずらすことができる。例えば、第１，第２の受信回路の一方にクロック用差動信号対が入力される場合、表面実装時でも裏面実装時でも、クロック用差動信号対が入力される側の受信回路を先に動作させて、クロック用差動信号対に基づいたサンプリング信号を、データ受信前に予め生成することができる。

本発明の一態様では、前記第１〜第４の端子の各々は、バンプにて形成することができる。こうすると、この集積回路装置をバンプを介して基板に面実装でき、ワイヤボンディングと比べて基板の小型化が図れる。このとき、一つの端子を、シングルバンプにて形成しても、ダブルバンプにて形成しても良い。

本発明の一態様では、第５〜第８の端子をさらに含み、前記中心軸に対して前記第５及び第８の端子が線対称に配置され、前記中心軸に対して前記第６及び第７の端子が線対称に配置され、前記第１及び第２の端子、前記第５〜第８の端子、前記第３の端子及び前記第４の端子がその順番に配置され、前記第１及び第２の受信回路と前記第１〜第３のセレクタとを一組とする受信ブロックを２つ設けることができる。この２つの受信ブロックにはそれぞれ異なる各２組の差動信号対が入力される。

このように、２つの受信ブロックに必要な全ての端子を線対称配置させ、かつ、２つの受信ブロックにそれぞれ第１〜第３のセレクタを配置することで、各受信ブロックにて差動信号対の出力位置と符号を逆転させることができる。

本発明の一態様では、前記第１〜第８の端子のうち、同一受信回路に接続された２つの端子には、クロック用差動信号対を入力させることができる。

外部からのクロック用差動信号対に基づいて、外部から受信されるデータのサンプリング信号を生成することができる。

本発明の他の態様は、順番に配列された第１〜第４の端子を含み、前記第１〜第４の端子の中心軸に対して前記第１及び第４の端子が線対称に配置され、前記中心軸に対して前記第２及び第３の端子が線対称に配置され、基板の表面及び裏面の双方のいずれかに選択して実装できる集積回路装置であって、前記第１及び第２の端子に接続されて、第１及び第２の差動信号対の一方が出力される第１の送信回路と、前記第３及び第４の端子に接続されて、前記第１及び第２の作動信号対の他方が出力される第２の送信回路と、前記第１の作動信号対の元になる第１の信号の正転信号と反転信号との一方を、セレクト信号に基づいて選択する第１のセレクタと、前記第２の差動信号対の元になる第２の信号の正転信号と反転信号との一方を、前記セレクト信号に基づいて選択する第２のセレクタと、
前記第１及び第２のセレクタからの各出力を、前記セレクト信号に基づいて、前記第１及び第２の送信回路に切り換えて出力する第３のセレクタと有することを特徴とする。

集積回路装置が、基板の表面に実装された場合と、裏面に実装された場合とでは、第１，第２の送信回路に対して、第１，第２の差動信号対の出力位置と符号が逆転する。本発明の他の態様では、第１〜第４の端子が線対称配置され、実装面の情報がセレクト信号として供給される。このセレクト信号に従って動作する第１〜第３のセレクタにより、第１，第２の送信回路からの出力信号の出力位置と符号（正転または反転）が変更される。

本発明の他の態様では、前記セレクト信号に基づいて設定された第１のモードでは、前記第１及び第２のセレクタは、前記第１及び第２の信号の各正転信号を選択し、前記第３のセレクタは、前記第１の信号の正転信号を前記第１の送信回路に、前記第２の信号の正転信号を前記第２の送信回路にそれぞれ出力し、前記セレクト信号に基づいて設定された第２のモードでは、前記第１及び第２のセレクタは、前記第１及び第２の信号の各反転信号を選択し、前記第３のセレクタは、前記第１の信号の反転信号を前記第２の送信回路に、前記第２の信号の反転信号を前記第１の送信回路にそれぞれ出力することができる。

これにより、第１のモードと第２のモードとで、第１，第２の送信回路からの出力信号の出力位置と符号（正転または反転）を逆転させることができる。

本発明の他の態様においても、本発明の一態様と同じ理由により、前記第１〜第４の端子の各々は、バンプにて形成することができる。

本発明の他の態様では、第５〜第８の端子をさらに含み、前記中心軸に対して前記第５及び第８の端子が線対称に配置され、前記中心軸に対して前記第６及び第７の端子が線対称に配置され、前記第１及び第２の端子、前記第５〜第８の端子、前記第３及び第４の端子がその順番に配置され、前記第１及び第２の送信回路と前記第１〜第３のセレクタとを一組とする送信ブロックを２つ設けることができる。この２つの送信ブロックからはそれぞれ異なる各２組の差動信号対が出力される。

このように、２つの送信ブロックに必要な全ての端子を線対称配置させ、かつ、２つの送信ブロックにそれぞれ第１〜第３のセレクタを配置することで、各送信ブロックにて差動信号対の出力位置と符号を逆転させることができる。

前記第１〜第８の端子のうち、同一送信回路に接続された２つの端子からは、クロック用差動信号対を出力させることができる。

データ用差動信号対と共にクロック用差動信号対を出力することで、データ用差動信号対を受信する受信回路にて、クロック用差動信号対に基づいたサンプリングクロックにより、データ用差動信号対に基づいたデータをサンプリングすることができる。

本発明の一態様及び他の態様では、第１の電源電位が入力される２つの第１電源電位入力端子と、前記第１の電源電位とは異なる第２の電源電位が入力される２つの第２電源電位入力端子とをさらに有し、前記２つの第１電源電位入力端子を前記中心軸に対して線対称に配置し、前記２つの第２電源電位入力端子を前記中心軸に対して線対称に配置することができる。

こうすると、表面実装または裏面実装により電源入力端子の位置等が逆転しても、線対称位置に同種の電源入力端子が配置されるので、セレクタを設けることなく常に一定の電源電位を入力することができる。

本発明のさらに他の態様に係る電子機器は、主要回路が表面に搭載された基板と、前記基板の前記表面に実装され、前記セレクト信号が表面実装用の論理に設定された上述の集積回路装置とを有する。あるいは、この電子機器は、主要回路が表面に搭載された基板と、前記基板の裏面に実装され、前記セレクト信号が裏面実装用の論理に設定された上述の集積回路装置とを有することができる。

これらの電子機器は、同一構成の集積回路装置をセレクタ信号の論理によって、表面実装タイプまたは裏面実装タイプに切り換えられている。

この電子機器に搭載される前記基板は、前記集積回路装置が実装された面に形成された信号パターンに接続されるフレキシブル印刷回路基板をさらに有することができる。このフレキシブル印刷回路基板は、表面実装タイプ及び裏面実装タイプに兼用することができる。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。

１．表示ドライバ
図１（Ａ）は、表示ドライバ２０（広義には集積回路装置）が実装された表示パネル１０を示す。本実施形態では、表示ドライバ２０や、表示ドライバ２０が実装された表示パネル１０を小型電子機器（図示せず）に搭載することができる。小型電子機器には例えば携帯電話、ＰＤＡ、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル１０は例えばガラス基板１０Ａ上に複数の表示画素が形成される。その表示画素に対応して、Ｙ方向に伸びる複数のデータ線（図示せず）及びＸ方向に伸びる走査線（図示せず）が表示パネル１０に形成される。本実施形態の表示パネル１０に形成される表示画素は液晶素子であるが、これに限定されず、ＥＬ（Electro-Luminescence）素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域１２にアクティブ型が適用された場合、液晶画素はアモルファスＴＦＴであっても良いし、低温ポリシリコンＴＦＴであっても良い。

表示ドライバ２０のサイズは、Ｘ方向の長さＣＸ、Ｙ方向の長さＣＹに設定される。そして、長さＣＸである表示ドライバ２０の長辺ＩＬは、表示領域１２の表示ドライバ２０側の一辺ＰＬ１と平行である。即ち、表示ドライバ２０は、その長辺ＩＬが表示領域１２の一辺ＰＬ１と平行になるように表示パネル１０に実装される。

図１（Ｂ）は表示ドライバ２０サイズを示す図である。長さＣＹである表示ドライバ２０の短辺ＩＳと表示ドライバ２０の長辺ＩＬの比は、例えば１：９〜１：１１と、その長辺ＩＬに対して、その短辺ＩＳが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ２０のＹ方向のチップサイズを極限まで小さくすることができる。

また、図１（Ａ）によると、表示領域１２のＸ方向の長さＬＸは表示ドライバ２０のＸ方向の長さＣＸと等しい。特に図１（Ａ）に限定はされないが、このように長さＬＸ及び長さＣＸが等しく設定されるのが好ましい。その理由として、図２（Ａ）を示す。

図２（Ａ）に示す表示ドライバ２２は方向Ｘの長さがＣＸ２に設定されている。この長さＣＸ２は、表示領域１２の一辺ＰＬ１の長さＬＸよりも短いため、図２（Ａ）に示すように、表示ドライバ２２と表示領域１２とを接続する複数の配線を方向Ｙに平行に設けることができない。このため、表示領域１２と表示ドライバ２２との距離ＤＹ２を余分に設ける必要がある。これは表示パネル１０のガラス基板１０Ａのサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル１０を搭載する場合、表示領域１２以外の部分が大きくなり、電子機器の小型化の妨げにもなる。

これに対して、図２（Ｂ）に示すように本実施形態の表示ドライバ２０は、その長辺ＩＬの長さＣＸが表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されているため、表示ドライバ２０と表示領域１２との間の複数の配線を方向Ｙに平行に設けることができる。これにより、表示ドライバ２０と表示領域１２との距離ＤＹを図２（Ａ）の場合に比べて短くすることができる。さらに、表示ドライバ２０のＹ方向の長さＩＳが短いので、表示パネル１０のガラス基板１０ＡのＹ方向のサイズが小さくなり、電子機器の小型化に寄与できる。

なお、本実施形態では、表示ドライバ２０の長辺ＩＬの長さＣＸが、表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されるが、これに限定されない。例えば、表示ドライバ２０の長辺ＩＬは、表示領域１２の一辺ＰＬ１の長さＬＸより長く設定されても同様の効果を奏する。

図３に示すように、表示ドライバ２０の２つの長辺ＩＬに沿って入力パッド領域３０及び出力パッド領域４０が設けられている。さらに、表示ドライバ２０は、長辺ＩＬに沿ったＸ方向の中央領域であって、入力パッド領域３０の内側領域に高速シリアルインターフェース回路（広義にはインターフェース回路）５０を有する。このような配置とした理由は、高速シリアルインターフェース回路５０に入力されるデータ信号が重要であるからである。高速シリアルインターフェース回路５０が長辺ＩＬの中央領域にあれば、それに接続されるパッドも長辺ＩＬの中央領域に配置される。本実施形態では、パッドにはバンプが形成され、ガラス基板上のパターンに導電性接着剤を介して接続される。表示ドライバ２０の長辺ＩＬの中央領域はバンプの接触性は両端領域よりも良好であり、接触不良に伴いデータ信号が欠損することがない。

２．高速シリアルインターフェース回路
図４は、高速シリアルインターフェース５０及びそれに対応する入力パッド領域３０の拡大平面図である。高速シリアルインターフェース回路５０には、表示ドライバ２０の長辺ＩＬの中央領域にバイアス回路６０が設けられ、例えばバイアス回路６０の両側に２つずつ、計４つの第１〜第４の受信回路部６２，６４，６６，６８が設けられている。なお、第１の受信回路部６２と第２の受信回路部６４とは、例えば表示ドライバの一辺を二等分する中心軸ＣＬに対して線対称配置となっている。同様に、第３の受信回路部６６と第４の受信回路部６８とは、中心軸ＣＬに対して線対称配置となっている。第１〜第４の受信回路部６２〜６８には、バイアス回路６０より定電圧、イネーブル信号等が供給される。

入力パッド領域３０は、長辺ＩＬの中央領域が差動信号入力領域７０であり、その両側が第１及び第２の電源入力領域７２，７４である。

入力パッド領域３０には、第１〜第４の受信回路部６２〜６８の各々に対応して４つずつ、例えば第１の受信回路部６２に対応して４つのバンプ８０，８２，８４，８６が設けられ、計１６個のバンプが設けられている。本実施形態では、第１〜第４の受信回路部６２〜６８は差動信号対（ＤＰ，ＤＭ）の受信回路部である。差動信号ＤＰはＤ＋、差動信号ＤＭはＤ−を意味する。後述する通り、表示ドライバ２０が基板１０Ａの表面に実装された時には、第１の受信回路部６２にはバンプ８０〜８６を介して第１の差動信号対（ＤＰ１，ＤＭ１）が入力され、第２の受信回路部６４には第２の差動信号対（ＤＰ２，ＤＭ２）が入力され、第３の受信回路部６６には第３の差動信号対（ＤＰ３，ＤＭ３）が入力され、第４の受信回路部６８には第４の差動信号対（ＤＰ４，ＤＭ４）が入力される。なお、第２の差動信号対（ＤＰ２，ＤＭ２）は、本実施形態ではクロック用差動信号対（ＣＫＰ，ＣＫＭ）である。

隣合う一対のバンプ、例えばバンプ８０，８２は、図５に示すように、パッシベーション膜１１０に設けられた開口１１２，１１４にて露出する、最上層の金属層（本実施形態では第５層金属）１２０に設けられ２つのパッド１２２，１２４（広義には第１及び第２パッドまたは差動信号入力パッド）上に例えばＡｕ等にて形成されている。この一対のバンプ８０，８２は金属層１２０で導通されたダブルバンプであり、本実施形態では第１の差動信号対（ＤＰ１，ＤＭ１）の一方の差動信号ＤＭ１が共通入力される。従って、本実施形態では２つのバンプ８０，８２が広義には一つの端子を構成している。もちろん、この端子は、一つのパッドであっても良いし、ひとつのバンプであっても良いし、あるいは本実施形態のようにダブルバンプであっても良い。

他の各一対のバンプも同様に導通されたダブルバンプを構成し、各一対のバンプは、それぞれに共通信号が入力される端子として設けられている。

これらの差動信号対のためのバンプの両側に、アナログ用ＶＳＳ電源（ＡＶＳＳ：広義には第１電源）のための各一対のバンプが設けられている。この一対のバンプは、図示しない第１電源電圧入力パッドに接続されている。さらにそれらの外側にアナログ用ＶＤＤ電源（ＡＤＶＶ：広義には第２電源）のための各一対のバンプが設けられている。この一対のバンプも、図示しない第２電源電圧入力パッドに接続されている。電源入力領域７２，７４の両端部側には、ロジック用ＶＤＤ電源（ＤＶＤＤ：広義には第２電源電圧）のための各一対のバンプが設けられ、この一対のバンプも、図示しない第２電源電圧入力パッドに接続されている。さらにその外側にロジック用ＶＳＳ電源（ＤＶＳＳ：広義には第１電源電圧）のための各一対のバンプが設けられている。この一対のバンプは、図示しない第１電源電圧入力パッドに接続されている。

このように、差動信号のためのバンプをダブルバンプとすることで、差動信号ライン途中の接触抵抗を下げて低インピーダンスとすることができ、差動信号の遅延、信号なまりを防止できる。加えて、ダブルバンプとすることで、電流供給端子と電圧測定端子とでバンプを使い分けた四端子法を用いて、終端抵抗を高精度で測定することができる。

ここで、図４に示すように、第１の方向Ａに沿って配列された全ての端子は、これら端子配列の中心軸ＣＬに対して線対称に配置されている。図４において、ＤＰ１端子とＤＭ２端子は線対称位置にあり、ＤＭ１端子とＤＰ２端子は線対称位置にあり、ＤＰ３端子とＤＭ４端子は線対称位置にあり、ＤＭ３端子とＤＰ４端子は線対称位置にある。加えて、電源入力領域７２，７４内の各同一電源端子も線対称位置にある。なお、中心軸ＣＬとは、端子配列の中心を示せば、必ずしも表示ドライバ２０の中心軸でなくても良い。

図６は、表示パネル１０が形成されるガラス基板（広義には基板）１０Ａの表面１０Ｂに表示ドライバ２０を搭載し、表示ドライバ２０とホスト（図示せず）とをフレキシブル印刷回路基板ＦＰＣにて接続した状態を模式的に図示している。図７は、ガラス基板１０の裏面１０Ｃに、図６と全く同一の表示ドライバ２０及びフレキシブル印刷回路基板ＦＰＣを搭載した状態を模式的に表している。表面実装と裏面実装とで逆転する差動信号対の位置と符号を示す図である。図４ではダブルバンプを採用したが、図６〜図８では説明の便宜上シングルバンプを採用した時のパターンを示しており、かつ、図６及び図７ではＶＤＤ，ＶＳＳについてアナログ用、ロジック用で分けずにアナログ用ＶＤＤ，ＶＳＳのみ図示した。なお、図８の端子１０１は図４のダブルバンプ８０，８２に対応し、端子１０２は図４のダブルバンプ８４，８６に対応する。

図８に示すように、図６の表面実装の場合と図７の裏面実装の場合とでは、４つの差動信号対の位置と極性（＋，−）とが逆転する。つまり、図８に示すように、表面実装時に左端に位置するＤＰ１端子は、裏面実装時では、中心軸ＣＬに対して線対称位置となる右端に移動する。逆に、裏面実装時に左端に位置するＤＭ２端子は、表面実装時では、中心軸ＣＬに対して線対称位置となる右端に移動する。

このことを、表示ドライバ２０側から見ると、図８の端子１０１に対して、図６の表面実装時にはＤＰ１が入力され、図７の裏面実装時にはＤＭ２が入力されることを意味する。同様に、他の端子１０２に対しては、図６の表面実装時にはＤＭ１が入力され、図７の裏面実装時にはＤＰ２が入力されることになる。つまり、図４の第１，第２の受信回路６０，６２を第１の受信ブロック８０とすると、この第１の受信ブロック８０内で切り換えが必要なことが分かる。同様に、図４の第３，第４の受信回路部６６，６８を第２の受信ブロック８２とすると、この第２の受信ブロック８２内でも切り換えが必要なことが分かる。

３．両面実装を可能とする受信切り換え回路
図９は、図６の表面実装と図７の裏面実装の双方を可能とするために表示ドライバ２０内に設けられた第１〜第４の受信回路部６２−６８の詳細を示している。

図９においても、図４に示す８組のダブルバンプ（計１６個のバンプ）を８つの端子１０１−１０８（広義には第１〜第８の端子）と略記する。

図９において、第１の受信回路１１０は、端子１０１（広義は第１の端子）及び端子１０２（広義には第２の端子）に接続されて、第１の差動信号対（ＤＰ１，ＤＭ１）及び第２の差動信号対（ＤＭ２，ＤＰ２）の一方が入力される。第２の受信回路１１２は、端子１０３（広義は第３の端子）及び端子１０４（広義には第４の端子）に接続されて、第１の差動信号対（ＤＭ１，ＤＰ１）及び第２の差動信号対（ＤＰ２，ＤＭ２）の他方が入力される。

同様に、第３の受信回路１１４は、端子１０５（広義は第５の端子）及び端子１０６（広義には第６の端子）に接続されて、第３の差動信号対（ＤＰ３，ＤＭ３）及び第４の差動信号対（ＤＭ４，ＤＰ４）の一方が入力される。第４の受信回路１１６は、端子１０７（広義は第７の端子）及び端子１０８（広義には第８の端子）に接続されて、第３の差動信号対（ＤＭ３，ＤＰ３）及び第４の差動信号対（ＤＰ４，ＤＭ４）の他方が入力される。

ここで、第１〜第４の受信回路１１０〜１１６は例えば差動コンパレータであり、入力される差動信号対に基づいて比較出力を出力する。

第１〜第４の受信回路１１０〜１１６のデータ出力端子は２ルートに分岐され、一方のルートに反転素子（インバータ）ＩＮＶが接続されている。よって、第１〜第４の受信回路１１０〜１１６の各々の出力信号Ｄ０〜Ｄ３は、正転信号とその反転信号に変換される。この意味は、後述する通り、図６及び図７にて説明した実装形態に応じて差動信号対の符号（＋，−）が逆転して入力されるため、それを補正するためである。

第１〜第４の受信回路１１０〜１１６の各々の出力信号に基づく正転信号及び反転信号は、第１段目の第１〜第４のデータセレクタ１２０〜１２６に入力される。なお、第１段目の第１，第３のデータセレクタ１１０，１１４が広義には第１のセレクタであり、第１段目の第２，第４のデータセレクタ１１２，１１６は広義には第２のセレクタである。各データセレクタ１２０〜１２６のＡ端子には対応する受信回路の正転信号が、Ｂ端子には正転信号がインバータＩＮＶにて反転された反転信号が入力される。第１段目の第１〜第４のデータセレクタ１２０〜１２６は、セレクト端子（Ｓ）より共通に入力されるセレクト信号ＳＥＬの論理に基づいて、対応する各受信回路からの出力に基づく正転信号及び反転信号の一方が選択されて出力端子（Ｏ）より出力される。

なお、第１段目の第１，第２のデータセレクタ１２０，１２２は、図４に示す第１の受信ブロック８０に設けられた広義の第１，第２のセレクタである。一方、第１段目の第３，第４のデータセレクタ１２４，１２６は、図４に示す第２の受信ブロック８２に設けられたもので、広義には他の一組の第１，第２のセレクタを構成する。

図１０に、セレクト信号と選択される出力との関係が示されている。つまり、セレクト信号ＳＥＬの論理“１”（表面実装：広義には第１のモード）であれば、端子Ａの正転信号が選択される。また、セレクト信号ＳＥＬの論理が“０”（裏面実装：広義には第２のモード）であれば、表面実装時とは差動信号対の符号が反転されるので、端子Ｂの反転信号が選択される。なお、本実施形態では、図６の表面実装時にセレクト信号ＳＥＬの論理は“１”に、図７の裏面実装時にはセレクト信号ＳＥＬの論理は“０”にそれぞれ設定されるが、逆であっても良い。表示ドライバ２０にはセレクト信号ＳＥＬの論理設定手段として例えばヒューズやレジスタが配置されている。このセレクト信号ＳＥＬの論理は、実装形態に応じてユーザが設定しても良いし、あるいは実装形態が予めロット毎に分かっていれば、ＩＣメーカ側にて表示ドライバ２０の製造時に設定することができる。

図１１に、図１０に示す真理値表の論理を実現するための回路例を示す。第１段目の第１〜第４のデータセレクタ１２０〜１２６は、それぞれ図１１に示す共通の構成を有する。図１１において、第１段目の第１〜第４のデータセレクタ１２０〜１２６の各々は、２つのナンド回路ＮＡＮＤ１，２とノア回路ＮＯＲとインバータＩＮＶとを有する。一方のナンド回路ＮＡＮＤ１には入力端子Ａからの正転信号とセレクト信号ＳＥＬとが入力され、他方のナンド回路ＮＡＮＤ２には入力端子Ｂからの反転信号とセレクト信号ＳＥＬの反転信号が入力される。ノア回路ＮＯＲには２つのナンド回路ＮＡＮＤ１，２の出力が入力され、セレクタ出力Ｏが出力される。

図９において、第１段目の第１〜第４のデータセレクタ１２０〜１２６の次段に、第２段目の第１及び第２のデータセレクタ１３０，１３２（広義には第３のセレクタ）が設けられている。第２段目の第１のデータセレクタ１３０には、第１段目の第１，第２のデータセレクタ１２０，１２２の出力が入力される。第２段目の第２のデータセレクタ１３２には、第１段目の第３，第４のデータセレクタ１２４，１２６の出力が入力される。

これら第２段目の第１，第２のデータセレクタ１３０，１３２の各々は、実装形態に応じて信号の行き先を切り換えるものであり、２つの入力端子（Ａ，Ｂ）、２つの出力端子（Ｏ，Ｑ）及びセレクタ信号入力端子（Ｓ）を有する。第２段目の第１，第２のデータセレクタ１３０，１３２は、セレクト端子（Ｓ）より共通に入力されるセレクト信号ＳＥＬの論理に基づいて、入力端子（Ａ，Ｂ）からの入力信号を切り換えて出力端子（Ｏ，Ｑ）より出力する。

図１２に、セレクト信号と切り換え出力との関係が示されている。つまり、セレクト信号ＳＥＬの論理“１”（表面実装）であれば、入力端子Ａからの信号が出力端子Ｏから出力され、かつ、端子Ｂからの信号が出力端子Ｑより出力される。逆に、セレクト信号ＳＥＬの論理が“０”（裏面実装）であれば、入力端子Ｂからの信号が出力端子Ｏから出力され、入力端子Ａからの信号が出力端子Ｑから出力される。

こうして、表面実装時には第１，第２，第４の受信回路１１０，１１２，１１６からの正転信号Ｄ０，Ｄ１，Ｄ３がロジック回路１５０に入力され、第３の受信回路１１４からの正転信号Ｄ２がクロック信号ＣＫとしてＰＬＬ回路１６０に入力される。逆に、裏面実装時には、第１，第２，第３の受信回路１１０，１１２，１１４からの反転信号／Ｄ０，／Ｄ１，／Ｄ２がロジック回路１５０に入力され、第４の受信回路１１６からの反転信号／Ｄ３がクロック信号ＣＫとしてＰＬＬ回路１６０に入力される。

ここで、上述した切り換えによって、表面実装時に選択される正転信号Ｄ０〜Ｄ３と、裏面実装時に選択される反転信号／Ｄ０〜／Ｄ３との間には、Ｄ０＝／Ｄ１，Ｄ１＝／Ｄ０，Ｄ２＝／Ｄ３，Ｄ３＝／Ｄ２の関係が成立している。よって、表面実装及び裏面実装に拘らず、ロジック回路１０の３箇所の各位置に第１の差動信号対（ＤＰ１，ＤＭ１），第２の差動信号対（ＤＰ２，ＤＭ２），第４の差動信号対（ＤＰ４，ＤＭ４）に基づくデータ信号が入力され、ＰＬＬ回路１６０には第３の差動信号対（ＤＰ３，ＤＭ３：クロック用差動信号対）に基づくクロック信号ＣＫが入力される。ＰＬＬ回路１６０は、入力されたクロック信号ＣＫに基づいて、例えばサンプリングパルスＳＣ１〜ＳＣ４をロジック回路１５０に出力する。ロジック回路１５０では、サンプリングパルスＳＣ１〜ＳＣ４に基づいて、入力された信号（Ｄ０，Ｄ１，Ｄ３）または（／Ｄ０，／Ｄ１，／Ｄ２）をサンプリングし、ドライバインターフェース信号としてパラレル出力する。

図１３は、図１２に示す真理値表の論理を実現するための回路例を示す。第２段目の第１，第２のデータセレクタ１３０，１３２は、それぞれ図１２に示す共通の構成を有する。図１３において、４つのトランスファーゲートＴＧ１〜ＴＧ４とインバータＩＮＶが設けられている。トランスファーゲートＴＧ１，ＴＧ２には入力端子Ａからの信号が共通入力され、トランスファーゲートＴＧ３，ＴＧ４には入力端子Ｂからの信号が共通入力される。トランスファーゲートＴＧ１，ＴＧ３の出力線は出力端子Ｏに、トランスファーゲートＴＧ２，ＴＧ４の出力線は出力端子Ｑに接続されている。そして、図１２に示す真理値表での論理を実現するために、セレクト信号ＳＥＬの正転信号と反転信号とが、各トランスファーゲートＴＧ１〜ＴＧ４に入力される。

図９において、バイアス回路６０は、第１〜第４の受信回路１１０〜１１６をイネーブル状態にするための例えば第１〜第３のイネーブル信号ＥＮ１〜ＥＮ３を出力する。この第１〜第３のイネーブル信号ＥＮ１〜ＥＮ３のいずれか２つを切り換えて、第１〜第４の受信回路１１０〜１１６のイネーブル信号入力端子ＥＮに入力させる第１〜第４のイネーブル信号セレクタ１４０〜１４６を設けることができる。この第１〜第４のイネーブル信号セレクタ１４０〜１４６は、第１段目の第１〜第４のデータセレクタ１２０〜１２６と同じく、図１０に示す真理値表に従って作動する図１１の回路により構成することができる。

図９に示すように、第１のイネーブル信号セレクタ（広義には第４のセレクタ）１４０は、Ａ端子に入力される第１のイネーブル信号ＥＮ１と、Ｂ端子に入力される第２のイネーブル信号ＥＮ２とのいずれか一方を、セレクタ信号入力端子Ｓに入力されるセレクタと信号ＳＥＬの論理に基づき、図１０に示す真理値表に従って、出力端子Ｏより出力する。第２のイネーブル信号セレクタ（広義には第５のセレクタ）１４２は、Ａ端子に入力される第３のイネーブル信号ＥＮ３と、Ｂ端子に入力される第１のイネーブル信号ＥＮ１とのいずれか一方を、セレクタ信号入力端子Ｓに入力されるセレクタと信号ＳＥＬの論理に基づき、図１０に示す真理値表に従って、出力端子Ｏより出力する。第３のイネーブル信号セレクタ１４４は広義の第４のセレクタとして機能し、Ａ端子には第１のイネーブル信号ＥＮ１が、Ｂ端子には第３のイネーブル信号ＥＮ３が入力される。第４のイネーブル信号セレクタ１４６は広義の第５のセレクタとして機能し、Ａ端子には第２のイネーブル信号ＥＮ２が、Ｂ端子には第１のイネーブル信号ＥＮ１が入力される。

動作上、表面実装時及び裏面実装時のいずれでも、第１のタイミング信号ＥＮ１が先ずアクティブとなる。表面実装時にはＡ端子が選択される第１，第３のイネーブル信号セレクタ１４０，１４４が動作し、第３の受信回路１１４の出力Ｄ２がクロック信号ＣＫとしてＰＬＬ回路１６０に入力され、ＰＬＬ回路１６０にてサンプリングパルスＳＣ１〜ＳＣ４を発生させる。裏面実装時では、Ｂ端子が選択される第２，第４のイネーブル信号セレクタ１４２，１４６が動作し、第２の受信回路１１２の出力／Ｄ１がロジック回路１５０に入力され、第４の受信回路１１６の出力／Ｄ３がクロック信号ＣＫとしてＰＬＬ回路１６０に入力される。なお、第１のイネーブル信号ＥＮ１がアクティブとなることで、第１の受信回路１１０の出力Ｄ０がロジック回路１５０に入力可能となるが、この時点では第１の作動信号対（ＤＰ１，ＤＭ１）は入力されていない。

サンプリングパルスＳＣ１〜ＳＣ４の発生後に、第２及び第３のイネーブル信号ＥＮ２もアクティブとなり、第１及び第３の受信回路１１０，１１４からの出力Ｄ０，Ｄ２（表面実装時）または／Ｄ０，／Ｄ２（裏面実装時）がロジック回路１５０に入力可能となる。こうして、受信時には必ずクロック信号ＣＫがＰＬＬ回路１６０にて先行して生成されるので、出力Ｄ０，Ｄ１，Ｄ３または／Ｄ０，／Ｄ１，／Ｄ２が揃ってロジック回路１５０に入力された時には、クロック信号ＣＫに基づいたサンプリング動作を適正に実施することができる。

４．両面実装を可能とする送信切り換え回路
図４の第１〜第４の受信回路部６２〜６８を、第１〜第４の送受信回路部または第１〜第４の送信回路部に変更することができる。このとき、第１〜第８の端子１０１〜１０８は、入出力端子または出力端子として機能する。このいずれの場合にも、表示ドライバ２０は図１４に示す例えば２つの送信回路ブロックを内蔵することになる。

図１４に示すロジック回路２００は、送受信機能を有する場合には図９のロジック回路１５０を兼用することができ、別個に設ける必要はない。このロジック回路２００にはパラレルのＲＧＢインターフェース信号が入力される。このＲＧＢインターフェース信号の一例としては、例えば外部のＭＰＵからの指令により表示ドライバ２０内の液晶表示データＲＡＭのデータを書き換えた時に、その書き換えられたデータをＭＰＵ側に読み出す場合の信号を挙げることができる。この場合、ロジック回路２００からは、信号Ｄ０，Ｄ１，Ｄ２（ＣＫ），Ｄ３がシリアルで出力される。また、ロジック回路２００には、バイアス回路２１０よりイネーブル信号ＥＮが、ＰＬＬ回路２２０からはサンプリングパルスＳＣ１〜ＳＣ４が入力される。なお、図１４に示すロジック回路２００が送受信機能を有する場合には、図１４のバイアス回路２１０とＰＬＬ回路２２０として、図９のバイアス回路６０とＰＬＬ回路１６０を代用でき、別個に設ける必要はない。

図１４において、第１段目の第１〜第４のデータセレクタ２３０〜２３６が設けられている。なお、第１，第２のデータセレクタ２３９，２３２は第１の送信ブロックに設けられ、第３，第４のデータセレクタ２３４，２３６は第２の送信ブロックに設けられる。第１段目の第１，第３のデータセレクタ２３０，２３４が広義には第１のセレクタであり、第１段目の第２，第４のデータセレクタ２３２，２３６は広義には第２のセレクタである。ロジック回路２００からのデータは２ルートに分岐され、正転信号は第１〜第４のデータセレクタ２３０〜２３６のＡ端子に、正転信号がインバータＩＮＶにて反転された反転信号は第１〜第４のデータセレクタ２３０〜２３６のＢ端子に入力される。

第１段目の第１〜第４のデータセレクタ２３０〜２３６の各々は、図９の第１段目の第１〜第４のデータセレクタ１２０〜１２６の各々と同じく、図１０に示す真理値表に従って動作する図１１に示す回路にて構成される。つまり、セレクト信号ＳＥＬの論理“１”（表面実装：広義には第１のモード）であれば、端子Ａの正転信号が選択される。また、セレクト信号ＳＥＬの論理が“０”（裏面実装：広義には第２のモード）であれば、表面実装時とは差動信号対の符号が反転されるので、端子Ｂの反転信号が選択される。

図１４において、第１段目の第１〜第４のデータセレクタ２３０〜２３６の次段に、第２段目の第１及び第２のデータセレクタ２４０，２４２（広義には第３のセレクタ）が設けられている。第１の送信ブロックに設けられる第２段目の第１のデータセレクタ２４０には、第１段目の第１，第２のデータセレクタ２３０，２３２の出力が入力される。第２の送信ブロックに設けられる第２段目の第２のデータセレクタ２４２には、第１段目の第３，第４のデータセレクタ２３４，２３６の出力が入力される。

これら第２段目の第１，第２のデータセレクタ２４０，２４２の各々は、実装形態に応じて信号の行き先を切り換えるものであり、図９の第２段目の第１，第２のデータセレクタ１３０，１３２の各々と同じく、２つの入力端子（Ａ，Ｂ）、２つの出力端子（Ｏ，Ｑ）及びセレクタ信号入力端子（Ｓ）を有する。セレクト信号ＳＥＬの論理“１”（表面実装）であれば、入力端子Ａからの信号が出力端子Ｏから出力され、かつ、端子Ｂからの信号が出力端子Ｑより出力される。逆に、セレクト信号ＳＥＬの論理が“０”（裏面実装）であれば、入力端子Ｂからの信号が出力端子Ｏから出力され、入力端子Ａからの信号が出力端子Ｑから出力される。

こうして、表面実装時にはロジック回路２００からの正転信号Ｄ０〜Ｄ３が第２段目の第１，第２のデータセレクタ２４０，２４２から出力される。このうち、本実施形態ではデータＤ２がクロック信号ＣＫとなる。一方、裏面実装時には、ロジック回路２００からの正転信号Ｄ０〜Ｄ４がインバータＩＮＶにてそれぞれ反転された反転信号／Ｄ０〜／Ｄ３が、第２段目の第１，第２のデータセレクタ２４０，２４２から出力される。このうち、反転信号／Ｄ３がクロック信号ＣＫとなる。

第２段目の第１，第２のデータセレクタ２４０，２４２の後段には、第１〜第４の送信回路２５０〜２５６が設けられている。第１，第２の送信回路２５０，２５２は第１の送信ブロックに設けられ、第３，第４の送信回路２５４，２５６は第２の送信ブロックに設けられる。

ここで、図８と同様に、図１４においても、表面実装時には端子１０１（広義は第１の端子）より信号ＤＰ１が、端子１０２（広義には第２の端子）より信号ＤＭ１が、端子１０３（広義は第３の端子）から信号ＤＰ２が、端子１０４（広義には第４の端子）から信号ＤＭ２が、端子１０５（広義は第５の端子）から信号ＤＰ３が、端子１０６（広義には第６の端子）から信号ＤＭ３が、端子１０７（広義は第７の端子）から信号ＤＰ４が、端子１０８（広義には第８の端子）から信号ＤＭ４が出力される。一方、裏面実装時には端子１０１より信号ＤＭ２が、端子１０２より信号ＤＰ２が、端子１０３から信号ＤＭ１が、端子１０４から信号ＤＰ１が、端子１０５から信号ＤＭ４が、端子１０６から信号ＤＰ４が、端子１０７から信号ＤＭ３が、端子１０８から信号ＤＰ３が出力される。

ここで、上述した切り換えによって、表面実装時には、第１の送信回路２５０に正転信号Ｄ０が、第２の送信回路２５２に正転信号Ｄ１が、第３の送信回路２５４に正転信号Ｄ２が、第４の送信回路２５６に正転信号Ｄ３がそれぞれ入力される。一方、裏面実装時には、第１の送信回路２５０に反転信号／Ｄ１が、第２の送信回路２５２に反転信号／Ｄ０が、第３の送信回路２５４に反転信号／Ｄ３が、第４の送信回路２５６に反転信号／Ｄ２がそれぞれ入力される。

この際、Ｄ０及び／Ｄ０はＤＰ１，ＤＭ１を生成する元信号であり、Ｄ１及び／Ｄ１はＤＰ２，ＤＭ２を生成する元信号であり、Ｄ２及び／Ｄ２はＤＰ３，ＤＭ３を生成する元信号であり、Ｄ３及び／Ｄ３はＤＰ４，ＤＭ４を生成する元信号である。よって、実装形態に応じて、図８の通りに、各端子１０１〜１０８に適正な信号を送信することができる。

第１〜第４の送信回路２５０〜２５６の各々は、図１４に示すように、プリドライバと送信ドライバとを有する。例えば、第１の送信回路２５０に設けられたプリドライバ２５０−１は、第２段目の第１のデータセレクタ２４０からの信号（Ｄ０または／Ｄ１）に基づいて、正極性信号Ｄ０ＰＯＳと負極性信号Ｄ０ＮＥＧとを出力する。第１の送信回路２５０に設けられた送信ドライバ２５０−２は、プリドライバ２５０−１からの信号に基づいて、かつ、ロジック回路２００からのイネーブル信号Ｄ０ＥＮと参照電圧ＶＲＥＦとに基づいて、信号ＤＰ１，ＤＭ１を生成する。なお、送信ドライバ２５０−２の出力Ｄ０ＣＯＭは、送信回路２５０にてコモン電圧を制御するために、バイアス回路２１０内のオペアンプにフィードバックする信号であり、表示ドライバ２０の外部に出力されるものではない。第２〜第３の送信回路２５２〜２５６も、プリドライバ２５２−１〜２５６−１と、送信ドライバ２５２〜２５６−２を有し、第２段目の第１，第２のデータセレクタ２４０，２４２からの出力と、ロジック回路２００からのイネーブル信号Ｄ１ＥＮ〜Ｄ３ＥＮ及び参照電圧ＶＲＥＦとに基づいて、信号ＤＰ２〜ＤＰ４，ＤＭ２〜ＤＭ４を送信する。なお、イネーブル信号Ｄ０ＥＮ〜Ｄ３ＥＮは、表面実装時または裏面実装時にクロックＣＫを発生させる送信回路を他の送信回路に先駆けて動作させるタイミングに設定される。

５．変形例
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

本発明に係るインターフェース回路は、上述した液晶ドライバＩＣ内のインターフェース回路に限定されない。また、本発明のインターフェース回路は、ＵＳＢやＩＥＥＥ１３９４、あるいはＯＴＧに適用することもできる。

なお、図６〜図８に示すように、図４のようなバンプ配列を採用した結果、ガラス基板１０Ａ及びフレキシブル印刷回路基板ＦＰＣ上の各配線パターンでは、４組の差動信号対の信号線は、一定電位の電源線、図６では２本のＶＳＳ電源線に挟まれて配置されることになる。ここで、ガラス基板１０Ａ上に形成される配線パターンは、単一層しか実現できないので、異なるパターンは交差できず、表示ドライバ２０のパッド配列に従ったパターン配列とせざるを得ない。しかも、ガラス基板１０Ａ上ではマイクロストリップのように多層配線は不可能である。

本実施形態の高速シリアルインターフェース回路５０に入力される差動信号の信号振幅は小さく、シリアル転送による高速化により外部ノイズの影響を受けやすい。しかし、図６に示すように、４組の差動信号線対の両側にＶＳＳ電源線（ダブルパッドの場合は両側に各２本のＶＳＳ電源線）を配置することにより、差動信号線対をその両側のＶＳＳ電源線によりシールドすることができる。この結果、外部ノイズとしてＥＭＩノイズ対策ができる他、電界の遮蔽効果による電圧性ノイズ対策と、磁界の遮蔽効果による電流性ノイズ対策とを実現することができる。

図１（Ａ）及び図１（Ｂ）は、本実施形態に係る集積回路装置を示す図である。 図２（Ａ）は本実施形態に係る比較例の一部を示す図であり、図２（Ｂ）は本実施形態に係る集積回路装置の一部を示す図である。 本実施形態に係る集積回路装置の一部の平面レイアウトを示す図である。 図３に示す高速シリアルインターフェース回路及びそれに対応する入力パッド領域の拡大平面図である。 図４に示すダブルバンプの断面図である。 表示ドライバがガラス基板の表面に実装された状態を示す図である。 表示ドライバがガラス基板の裏面に実装された状態を示す図である。 表面実装と裏面実装とで逆転する差動信号対の位置と符号を示す図である。 ２つの受信回路ブロックを示す図である。 図９に示す第１段目の第１〜第４のデータセレクタでの切り換え論理を示す図である。 図９に示す第１段目の第１〜第４のデータセレクタ及び第１〜第４のイネーブル信号セレクタの回路例を示す図である。 図９に示す第２段目の第１，第２のデータセレクタでの切り換え論理を示す図である。 図９に示す第２段目の第１，第２のデータセレクタの回路例を示す図である。 ２つの送信回路ブロックを示す図である。

符号の説明

１０ 表示パネル、１０Ａ 基板、１０Ｂ 表面、１０Ｃ 裏面、
２０ 表示ドライバ、３０ 入力パッド領域、５０ 高速シリアルインターフェース、
６０，２１０ バイアス回路、６２〜６８ 第１〜第４の受信回路部、
１０１〜１０８ 第１〜第８の端子、１１０〜１１６ 第１〜第４の受信回路、
１２０〜１２６，２３０〜２３６ 第１段目の第１〜第４のデータセレクタ、
１３０，１３２，２４０，２４２ 第２段目の第１，第２のデータセレクタ、
１４０〜１４６ 第１〜第４のイネーブル信号セレクタ、
１５０，２００ ロジック回路、１６０，２３０ ＰＬＬ回路、
２５０〜２５６ 第１〜第４の送信回路

Claims (9)

1. 順番に配列された第１〜第４の端子を含み、前記第１〜第４の端子の中心軸に対して前記第１及び第４の端子が線対称に配置され、前記中心軸に対して前記第２及び第３の端子が線対称に配置され、基板の表面及び裏面の双方のいずれかに選択して実装できる集積回路装置であって、
   前記第１及び第２の端子に接続されて、第１及び第２の差動信号対の一方が出力される第１の送信回路と、
   前記第３及び第４の端子に接続されて、前記第１及び第２の作動信号対の他方が出力される第２の送信回路と、
   前記第１の作動信号対の元になる第１の信号の正転信号と反転信号との一方を、セレクト信号に基づいて選択する第１のセレクタと、
   前記第２の差動信号対の元になる第２の信号の正転信号と反転信号との一方を、前記セレクト信号に基づいて選択する第２のセレクタと、
   前記第１及び第２のセレクタからの各出力を、前記セレクト信号に基づいて、前記第１及び第２の送信回路に切り換えて出力する第３のセレクタと、
   を有することを特徴とする集積回路装置。
2. 請求項１において、
   前記セレクト信号に基づいて設定された第１のモードでは、前記第１及び第２のセレクタは、前記第１及び第２の信号の各正転信号を選択し、前記第３のセレクタは、前記第１の信号の正転信号を前記第１の送信回路に、前記第２の信号の正転信号を前記第２の送信回路にそれぞれ出力し、
   前記セレクト信号に基づいて設定された第２のモードでは、前記第１及び第２のセレクタは、前記第１及び第２の信号の各反転信号を選択し、前記第３のセレクタは、前記第１の信号の反転信号を前記第２の送信回路に、前記第２の信号の反転信号を前記第１の送信回路にそれぞれ出力することを特徴とする集積回路装置。
3. 請求項１または２において、
   前記第１〜第４の端子の各々は、バンプにて形成されていることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   第５〜第８の端子をさらに含み、前記中心軸に対して前記第５及び第８の端子が線対称に配置され、前記中心軸に対して前記第６及び第７の端子が線対称に配置され、前記第１及び第２の端子、前記第５〜第８の端子、前記第３及び第４の端子がその順番に配置され、
   前記第１及び第２の送信回路と前記第１〜第３のセレクタとを一組とする送信ブロックが２つ設けられ、前記２つの送信ブロックからはそれぞれ異なる各２組の差動信号対が出力されることを特徴とする集積回路装置。
5. 請求項４において、
   前記第１〜第８の端子のうち、同一送信回路に接続された２つの端子からは、クロック用差動信号対が出力されることを特徴とする集積回路装置。
6. 請求項１乃至５のいずれかにおいて、
   第１の電源電位が入力される２つの第１電源電位入力端子と、前記第１の電源電位とは異なる第２の電源電位が入力される２つの第２電源電位入力端子とをさらに有し、
   前記２つの第１電源電位入力端子が前記中心軸に対して線対称に配置され、前記２つの第２電源電位入力端子が前記中心軸に対して線対称に配置されることを特徴とする集積回路装置。
7. 主要回路が表面に搭載された基板と、
   前記基板の前記表面に実装され、前記セレクト信号が表面実装用の論理に設定された請求項１乃至６のいずれかに記載の集積回路装置と、
   を有することを特徴とする電子機器。
8. 主要回路が表面に搭載された基板と、
   前記基板の裏面に実装され、前記セレクト信号が裏面実装用の論理に設定された請求項１乃至６のいずれかに記載の集積回路装置と、
   を有することを特徴とする電子機器。
9. 請求項７または８において、
   前記基板は、前記集積回路装置が実装された面に形成された信号パターンに接続されるフレキシブル印刷回路基板をさらに有することを特徴とする電子機器。

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