JP2006216956A - 配線構造を有するメモリモジュール - Google Patents
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Abstract
【解決手段】本発明のメモリモジュールは、印刷回路基板と、前記印刷回路基板の第1面上に配置される第1列のメモリ素子と、前記印刷回路基板の第2面上に配置される第2列のメモリ素子と、多数のビアとを備え、前記第1列のメモリ素子は、前記印刷回路基板の基準軸に対して前記第2列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、前記それぞれのビアは、前記第1列の第1メモリ素子の入出力端子を前記第2列の第2メモリ素子の入出力端子に連結させる経路の一部となり、前記第2列の第2メモリ素子は、前記第1メモリ素子に対応して位置対をなす第2列の第3メモリ素子に隣接することを特徴とする。
【選択図】図3
Description
対をなすスタブに対するビアの位置に関する他の変形実施例は、図6aに示される。
406 導電性ボール、端子
322、324 伝送ライン
330 バスライン
400 メモリモジュール
Claims (20)
- 印刷回路基板と、
前記印刷回路基板の第1面上に配置される第1列のメモリ素子と、
前記印刷回路基板の第2面上に配置される第2列のメモリ素子と、
多数のビアとを備え、
前記第1列のメモリ素子は、前記印刷回路基板の基準軸に対して前記第2列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、
前記それぞれのビアは、前記第1列の第1メモリ素子の入出力端子を前記第2列の第2メモリ素子の入出力端子に連結させる経路の一部となり、前記第2列の第2メモリ素子は、前記第1メモリ素子に対応して位置対をなす第2列の第3メモリ素子に隣接することを特徴とするメモリモジュール。 - 前記それぞれのメモリ素子の入出力端子は、前記メモリ素子の対向する側面に沿って集合され、
前記ビアの多数が配置される位置は、前記第1列の隣接するメモリ素子の側面に設けられた入出力端子間に画定された領域であることを特徴とする請求項1に記載のメモリモジュール。 - 前記ビアが配置される領域は、前記第2列の隣接するメモリ素子の側面に形成されたパッド間に画定されることを特徴とする請求項2に記載のメモリモジュール。
- 前記ビアの多数は、前記第2列の前記第2メモリ素子が実装される領域に形成されたパッドの内部の領域に配置されることを特徴とする請求項2に記載のメモリモジュール。
- 前記互いに隣接するメモリ素子は、前記基準軸に対して隣接することを特徴とする請求項2に記載のメモリモジュール。
- 前記基準軸は、前記印刷回路基板の長手方向であることを特徴とする請求項5に記載のメモリモジュール。
- 前記メモリモジュールは、
前記メモリ素子の対向する側面に沿って集合された多数のパッドをさらに含み、
前記第1列のメモリ素子は、前記基準軸に対して前記第2列のメモリ素子に対応して配置され、前記第1列の第4メモリ素子は、これに対応して位置対をなす第2列の第5メモリ素子から移動した位置に配置され、且つ前記第5メモリ素子の一面上に形成されたパッドが、前記第4メモリ素子の一面に配置されたパッドが形成された領域以外の領域に配置されるように、前記第4メモリ素子が配置されることを特徴とする請求項1に記載のメモリモジュール。 - 前記ビアの多数が配置される領域は、前記第4メモリ素子の一側面上に形成されたパッドと、前記第4メモリ素子に隣接する前記第1列の第6メモリ素子の一側面上に形成されたパッドとの間であることを特徴とする請求項7に記載のメモリモジュール。
- 前記第1列のメモリ素子は、前記第2列のメモリ素子に対応して実装され、前記第1列の第4メモリ素子は、位置対をなす前記第2列の第5メモリ素子から前記基準軸に対して移動した領域に配置され、前記第5メモリ素子は、前記第4メモリ素子に隣接する前記第1列の第6メモリ素子に部分的にオーバーラップされることを特徴とする請求項1に記載のメモリモジュール。
- 前記ビアの多数は、前記第1列のメモリ素子が配置される領域のパッドから基準軸に対して内部領域に配置されることを特徴とする請求項1に記載のメモリモジュール。
- 前記第1列のメモリ素子は、前記第2列のメモリ素子に対応して配置され、前記第1列の第4メモリ素子は、位置対をなす前記第2列の第5メモリ素子から前記基準軸に対して移動した領域に配置され、前記第5メモリ素子に隣接する前記第2列の第6メモリ素子は、前記第1列の第4メモリ素子に部分的にオーバーラップされることを特徴とする請求項10に記載のメモリモジュール。
- 前記ビアの多数は、前記基準軸に対して前記第2列のメモリ素子が配置される領域のパッドから内部領域に配置されることを特徴とする請求項10に記載のメモリモジュール。
- 前記ビアの多数は、前記第2列の第2メモリ素子及び第3メモリ素子の側面に形成されたパッド間の領域に配置されることを特徴とする請求項10に記載のメモリモジュール。
- 前記メモリモジュールは、両面実装タイプであることを特徴とする請求項1に記載のメモリモジュール。
- 前記第1メモリ素子のビアのうち多数を含む信号経路の長さは、前記第2メモリ素子の信号経路の長さと実質的に同一であることを特徴とする請求項1に記載のメモリモジュール。
- 印刷回路手段と、
前記印刷回路手段の第1面上に配置される第1列のメモリ素子と、
前記印刷回路手段の第2面上に配置される第2列のメモリ素子と、
多数のビア手段とを備え、
前記第1列のメモリ素子は、前記印刷回路手段の基準軸に対して前記第2列の位置対をなすメモリ素子に各々オーバーラップされるように配置され、
前記ビア手段の一部は、前記第1列の第1メモリ素子を、対応する前記第2列の第2メモリ素子に連結させ、前記第2列の第2メモリ素子は、前記第1メモリ素子に対応して位置対をなす第2列の第3メモリ素子に隣接することを特徴とするメモリモジュール。 - 前記メモリ素子のパッドは、前記メモリ素子の対向する側面に沿って集合され、
前記ビア手段の多数が配置される位置は、前記第1列の隣接するメモリ素子の側面に形成された前記パッド間に画定された領域であることを特徴とする請求項16に記載のメモリモジュール。 - 前記隣接するメモリ素子は、前記印刷回路手段の長手方向に対して隣接することを特徴とする請求項16に記載のメモリモジュール。
- 前記メモリ素子のパッドは、前記メモリ素子の対向する側面に沿って集合され、
前記第1列のメモリ素子は、前記基準軸に対して前記第2列のメモリ素子に対応して配置され、前記第1列の第4メモリ素子は、これに対応して位置対をなす第2列の第5メモリ素子から基準軸に対して移動した位置に配置され、且つ前記第5メモリ素子の一側面上に形成されたパッドが前記第4メモリ素子の一側面に配置されたパッドが形成された領域以外の領域に配置されるように、前記第4メモリ素子が配置されることを特徴とする請求項16に記載のメモリモジュール。 - 前記第1列のメモリ素子の多数は、前記第2列のメモリ素子の多数に対応して実装され、前記第1列の第4メモリ素子は、位置対をなす前記第2列の第5メモリ素子から前記基準軸に対して移動した領域に配置され、前記第5メモリ素子は、前記第4メモリ素子に隣接する前記第1列の第6メモリ素子に部分的にオーバーラップされることを特徴とする請求項16に記載のメモリモジュール。
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US20140264904A1 (en) * | 2013-03-13 | 2014-09-18 | Apple Inc. | Unified pcb design for ssd applications, various density configurations, and direct nand access |
US9087846B2 (en) | 2013-03-13 | 2015-07-21 | Apple Inc. | Systems and methods for high-speed, low-profile memory packages and pinout designs |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63232389A (ja) * | 1987-03-20 | 1988-09-28 | 株式会社日立製作所 | 面実装パツケ−ジの配線方式 |
JPH04329692A (ja) * | 1991-04-30 | 1992-11-18 | Koufu Nippon Denki Kk | 両面実装型メモリパッケージ |
JPH06310827A (ja) * | 1993-04-26 | 1994-11-04 | Nec Corp | 表面実装部品配置構造 |
Family Cites Families (5)
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---|---|---|---|---|
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US6721195B2 (en) * | 2001-07-12 | 2004-04-13 | Micron Technology, Inc. | Reversed memory module socket and motherboard incorporating same |
US20050195629A1 (en) * | 2004-03-02 | 2005-09-08 | Leddige Michael W. | Interchangeable connection arrays for double-sided memory module placement |
US20060044083A1 (en) * | 2004-08-27 | 2006-03-02 | Maksim Kuzmenka | Circuit board and method for producing a circuit board |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63232389A (ja) * | 1987-03-20 | 1988-09-28 | 株式会社日立製作所 | 面実装パツケ−ジの配線方式 |
JPH04329692A (ja) * | 1991-04-30 | 1992-11-18 | Koufu Nippon Denki Kk | 両面実装型メモリパッケージ |
JPH06310827A (ja) * | 1993-04-26 | 1994-11-04 | Nec Corp | 表面実装部品配置構造 |
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