JPS62194656A - 半導体素子 - Google Patents

半導体素子

Info

Publication number
JPS62194656A
JPS62194656A JP3628986A JP3628986A JPS62194656A JP S62194656 A JPS62194656 A JP S62194656A JP 3628986 A JP3628986 A JP 3628986A JP 3628986 A JP3628986 A JP 3628986A JP S62194656 A JPS62194656 A JP S62194656A
Authority
JP
Japan
Prior art keywords
chip
package
chips
pads
fixed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3628986A
Other languages
English (en)
Inventor
Tomio Mihashi
三橋　富雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3628986A priority Critical patent/JPS62194656A/ja
Publication of JPS62194656A publication Critical patent/JPS62194656A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 パッケージには表裏面にパッドを配設するフランジ部と
チップを固着する突起部とが形成された貫通角穴を設け
ると共に、第１と第２のチップの互いの裏面を固着する
ことによって形成された２組のチップを該突起部に固着
することにより、高密度実装化を図るように形成したも
のである。
ッケージにチップを固着し、ワイヤーボンディングによ
って形成された半導体素子に係り、特に、背面合わせに
形成した２組のチップを該パッケージに固着することに
より高密度実装化を図るようにした半導体素子に関する
。
電子装置に広く使用されているＬＳＩ素子などの半導体
素子は、最近、装置の小型化および高速化を図るよう益
々高密度実装化が推進されるようになった。
このような半導体素子は、一般的に一つのパンケージに
１チツプを埋設することで形成されているが、このよう
な１パツケージに１チツプの構成では限界があるため、
より高密度実装化を図るよう、一つのパッケージに複数
個のチップが埋設されることが望まれるようになった。
〔従来の技術〕
従来は第３図の従来の説明図に示すように構成されてい
た。第３図の（ａ）は側面図、　（ｂ）は平面図である
。
第３図の（ａ）に示すように、セラミック基板によって
形成されたパッケージ１０の固着部ＩＯＣにはチップ１
１が接着層１４により固着られ、チップ１１の外周に配
列されたパッドＩ１Ａとパッケージ１０に設けられたパ
ッドＩＯＡとがそれぞれワイヤー４によって接続される
ように構成されている。
また、それぞれのパッドＩＯＡは（ｂ）に示すようにパ
ターン１０Ｂによって接続され、更に、パターン１０Ｂ
の終端が導電体１３によってパッケージ１０に固着され
たピン１２に接続されるように形成されている。
したがって、パッドＩ１ＡとＩＯＡとがワイヤー４で接
続されることで、チップ１１に形成された集積回路１５
に入出力される信号はピン１２を介して送受信される。
〔発明が解決しようとする問題点〕
このような一つのパッケージに１チツプしか固着されな
い構成では、高密度実装化を図るにはチップに構成され
る集積回路を効率良く配設することである。
しかし、集積回路を効率良く配設することだけでは限界
があり、より高い高密度実装化を得ることができない問
題を有していた。
〔問題点を解決するための手段〕
第１図は本発明の原理断面図である。
第１図に示すように、互いの裏面を固着した第１と第２
のチップ（２Ａ、２Ｂ）の２組によってチップ（２）を
形成すると共に、パフケージ（１）にはパッド（４）を
表裏面に配設するフランジ部（１Ｃ）と、該チップ（２
）を固着する突起部（１Ｂ）とが形成された貫通角穴（
１Ａ）を具備するようにしたものである。
このように構成することによって前述の問題点は解決さ
れる。
〔作　用〕
即ち、表裏面にパッドを配設した貫通角穴が形成された
パンケージに第１と第２のチップを背面合わせすること
で形成した２組のチップを固着するようにし、表裏面の
パッドのそれぞれが第１と第２のチップのパッドにワイ
ヤーボンディングされることによって形成されたもので
ある。
したがって、一つのパッケージに２組のチップが固着さ
れ、従来の１パツケージに１チツプを固着したものと比
較すると実装密度が高くなり、高密度実装化を図ること
ができる。
〔実施例〕
以下本発明を第２図を参考に詳細に説明する。
第２図は本発明による一実施例の説明図で、（ａ）は側
面図、（ｂ）は裏面図である。全図を通じ、同一符号は
同一対象物を示す。
第２図の（ａ）に示すように、セラミック基板によって
形成されたパッケージ１には貫通角穴１Ａを設け、貫通
角穴１Ａの外周にはフランジ部１Ｃと突起部１Ｂとを形
成し、突起部１Ｂの接着理工４によって第１と第２のチ
ップ２Ａ、２Ｂにより形成されたチップ２を固着するよ
うに構成したものである。
また、第１のチップ２Ａと第２のチップ２Ｂとは互いの
裏面を固着した背面合わせによって形成したものであり
、フランジ部１Ｃの表裏面にはパッド４と、それぞれの
パッド４に接続されたパターン６．７が配設されている
。
したがって、第１と第２のチップ２Ａ、２Ｂのパッド３
が表裏面に配設されたそれぞれのパッド４にワイヤー５
が接続されることで、第１のチップ２Ａは前述と同様に
パターン６と導電体１３とを介してビン１３に接続され
、第２のチップ２Ｂは（ｂ）に示すようにパターン７と
導電体１３とを介してピン１３に接続されるように形成
されている。
（ｂ）の図示では、突起部１Ｃは貫通角穴１Ａのコーナ
に設けであるが、辺の中央に位置させることでも良い。
但し、突起部１Ｃが固着される箇所にはパッド３を配列
しないように配慮する必要がある。
このような構成は、先づ、第１と第２のチップ２Ａ、２
Ｂを固着し、パッケージ１の突起部１Ｃに第２のチップ
２Ｂを固着し、次に、表面側Ａより第１のチップ２Ａの
パッド３をパッド４にワイヤーボンディングし、更に、
裏面側Ｂより第２のチップ２Ｂのパッド３をパッド４に
ワイヤーポンディングすることにより容易に製作するこ
とができる。
したがって、一つのパッケージ１に第１と第２のチップ
２Ａ、２Ｂの２組を固着することを容易に行うことがで
きる。
〔発明の効果〕
以上説明したように、本発明によれば、一つのパッケー
ジに２組のチップを収納することが可能となる。
したがって、従来と比較して実装密度を高めることがで
き、高密度実装化が図れ、実用的効果は大である。
【図面の簡単な説明】
第１図は本発明の原理断面図。 第２図は本発明による一実施例の説明図で、（ａ）は側
面図、　（ｂ）は裏面図。 第３図は従来の説明図で、（ａ）は側面図。 （ｂ）は平面図を示す。 図において、 １はパッケージ、　　　　２はチップ。 ３．４はパッド、　　　　５はワイヤー。 １Ａは貫通角穴、　　　　　１Ｂは突起部。 １Ｃはフランジ部、　　　　２Ａは第１のチップ。 ２Ｂは第２のチップを示す。 本各Ｈ壮のＭ！ｊ里帥面■閾 寥１　回

Claims (1)

  1. 【特許請求の範囲】 セラミック基板によって形成されたパッケージ（１）と
    、該パッケージ（１）に固着されたチップ（２）とを備
    え、該チップ（２）のパッド（３）と該パッケージ（１
    ）のパッド（４）との互いがワイヤー（５）によって接
    続される半導体素子であって、 互いの裏面を固着した第１と第２のチップ（２Ａ、２Ｂ
    ）の２組によって前記チップ（２）を形成すると共に、 前記パッケージ（１）には前記パッド（４）を表裏面に
    配設するフランジ部（１Ｃ）と、該チップ（２）を固着
    する突起部（１Ｂ）とが形成された貫通角穴（１Ａ）を
    具備したことを特徴とする半導体素子。
JP3628986A 1986-02-20 1986-02-20 半導体素子 Pending JPS62194656A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3628986A JPS62194656A (ja) 1986-02-20 1986-02-20 半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3628986A JPS62194656A (ja) 1986-02-20 1986-02-20 半導体素子

Publications (1)

Publication Number Publication Date
JPS62194656A true JPS62194656A (ja) 1987-08-27

Family

ID=12465634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3628986A Pending JPS62194656A (ja) 1986-02-20 1986-02-20 半導体素子

Country Status (1)

Country Link
JP (1) JPS62194656A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100447894B1 (ko) * 1997-09-25 2004-10-14 삼성전자주식회사 듀얼 적층패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100447894B1 (ko) * 1997-09-25 2004-10-14 삼성전자주식회사 듀얼 적층패키지 및 그 제조방법

Similar Documents

Publication Publication Date Title
US4949224A (en) Structure for mounting a semiconductor device
JPH1092972A (ja) 集積回路用パッケージ
JPH04273451A (ja) 半導体装置
KR940006187Y1 (ko) 반도체장치
JPS6199361A (ja) 半導体装置
JPS62194656A (ja) 半導体素子
JPH0461152A (ja) 半導体装置
JPH02267947A (ja) 半導体装置
JPS617657A (ja) マルチチツプパツケ−ジ
JP2913858B2 (ja) 混成集積回路
JPH0124933Y2 (ja)
JPS5988863A (ja) 半導体装置
US6323541B1 (en) Structure for manufacturing a semiconductor die with copper plated tapes
JP2505359Y2 (ja) 半導体搭載用基板
JPH04350961A (ja) 半導体集積回路装置およびその製造方法
JPS5828359Y2 (ja) 半導体集積回路装置
JPS6022327A (ja) 半導体装置
JPS62189737A (ja) 半導体素子パツケ−ジのボンデイング方法
JPS61194753A (ja) 半導体装置
KR100230750B1 (ko) 반도체 패키지
JPH04124844A (ja) 半導体装置のボンディングパッド電極の構造
JPS6143437A (ja) 半導体装置
JPH02244753A (ja) 集積回路装置
JPH0547995A (ja) マルチチツプモジユール
JPS6094755A (ja) 半導体装置