JP2009123324A - バンクタイプ半導体メモリ装置 - Google Patents

Abstract

【課題】本発明は、半導体メモリ装置に関し、より詳しくは、複数のサブバンクからなる複数のバンクを含む半導体メモリ装置に関する。
【解決手段】本発明の半導体メモリ装置 は、データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなるスタックバンク構造体、及びスタックバンク構造体の一側に配置され、サブバンクのコラム関連信号を同時に制御するコントロールブロックを含む。他の発明は、一定間隔をおいて複数配置され、複数のサブバンクからなるスタックバンク構造体と、スタックバンク構造体を構成するサブバンクのコラム関連信号を全部制御するコントロールブロックと、スタックバンク構造体間に配置される複数のグローバル入出力ラインとを含む。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、より詳しくは、複数のサブバンクからなる複数のバンクを含む半導体メモリ装置に関する。

一般に、半導体メモリ装置は、複数のメモリセル及びこれらを制御するための回路からなる。現在、半導体メモリ装置は、数十万個に達するメモリセルをグループに分類、制御するために、バンクの概念が導入された。バンクは、メモリセルの集合であって、複数のメモリセルをバンクに区分して制御することにより、半導体メモリ装置の信号伝達の特性が改善された。

最近、メモリセルの幾何級数的な増加に伴い、バンクをさらにサブバンクに分類して制御するマルチバンク方式が提案された（例えば、特許文献１）。
図１は、一般のマルチバンク方式の半導体メモリ装置を示す図である。

図１によれば、例えば、半導体チップ１０は、４つのバンク１２ａ〜１２ｄに区分され、バンク１２ａ〜１２ｄのそれぞれは、周辺領域１４を挟んで離間している。バンク１２ａ〜１２ｄのそれぞれは、ハーフライン(ＨＬ)を中心としてアップバンク(ｕｐ)及びダウンバンク(ｄｏｗｎ）に分けられ、アップバンク(ｕｐ)及びダウンバンク(ｄｏｗｎ)のそれぞれは、４つのサブバンク１５に分けられる。

サブバンク１５のそれぞれは、交差する複数のワードライン及び複数のビットライン、これらにより限定される複数のメモリセルを含み、ワードライン及びビットラインは、図面のｙ方向及びｘ方向に延長され得る。

現在、半導体メモリ装置は、データ入出力が階層的に行われ、このために複数のデータ入出力ラインが採用されている。従来の半導体メモリ装置は、ビットラインにロードされたデータを、サブ入出力ラインＳＩＯ(図示せず)、ローカル入出力ラインＬＩＯ(図示せず)、グローバル入出力ライン(ＧＩＯ)に階層的に伝えられるように構成される。ここで、グローバル入出力ライン(ＧＩＯ)は、ビットラインの延長方向と垂直をなすサブバンク１５間に配置される。

また、グローバル入出力ライン(ＧＩＯ)と隣接しているサブバンク１５間に、該サブバンク１５のＹｉ信号を制御するＹ−コントロールブロック２０がそれぞれ配置される。また、Ｙ−コントロールブロック２０と直交するサブバンク１５間に、ワードライン駆動と関連した回路からなるＸホール２５が配置される。

図２は、図１に示す一つのバンクの拡大平面図である。
Ｙ−コントロールブロック２０とグローバル入出力ライン(ＧＩＯ)との間に、メモリセルの不良に予備するためのヒューズセット２３が、各サブバンク１５毎に一つずつ設けられる。また、周辺領域１４には、バンク１２ａを制御するための回路が配置される。

このような一般の半導体チップ１０の各バンク１２ａ〜１２ｄは、周辺領域１４に配置された制御回路(図示せず)から命令及び信号の伝達を受ける。

ところが、半導体メモリ装置の集積度の増大に伴い、バンク１２ａに集積されるメモリセルの数が増大する。これにより、サブバンク１５の面積、サブバンク１５からなるバンク１２ａの面積、及びバンク１２ａを制御するブロック２０、２５の面積が、益々増大している。

よって、限定された半導体チップ内でバンク１２ａ間の配置余裕度が非常に不足しており、サブバンク１５間の間隔も確保し難い。特に、サブバンク１５間の間隔の減少は、グローバル入出力ライン(ＧＩＯ)の線幅及び間隔の減少を招く。このようなグローバル入出力ライン(ＧＩＯ)の間隔の減少は、信号のクロストークを誘発する恐れがあり、グローバル入出力ラインの線幅の減少は、信号遅延を誘発する恐れがある。
特開２００１−２６６５７９号公報

本発明の目的は、バンクの配置余裕度を改善できる半導体メモリ装置を提供することにある。

本発明の他の目的は、グローバル入出力ラインを形成する空間の確保が可能な半導体メモリ装置を提供することにある。

前記目的を達成するために、本発明は、データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなるスタックバンク構造体；及び、前記スタックバンク構造体の一側に配置され、前記サブバンクのコラム関連信号を同時に制御するコントロールブロックを含む。

本発明は、周辺領域を中心として分けられる複数のバンク；前記バンク内に一定間隔をおいて複数配置され、複数のサブバンクからなるスタックバンク構造体；前記スタックバンク構造体の一側に配置され、前記スタックバンク構造体を構成するサブバンクのコラム関連信号を全部制御するコントロールブロック；及び、前記スタックバンク構造体間に配置される複数のグローバル入出力ラインを含む。

本発明は、複数のワードライン及びこれと交差する複数のビットラインを含む複数のバンクと、前記複数のバンク間を区分し、前記バンクの各々に制御信号を提供する周辺領域とを含み、前記一つのバンクは、アップバンク及びダウンバンクに分けられ、前記アップバンク及びダウンバンクのそれぞれは、マトリックス状に配列された複数のサブバンクに分けられ、前記アップバンク及びダウンバンクのそれぞれに対し、前記サブバンクのうちのビットライン延長方向と同じ行(又は列)に位置するサブバンクは、デコーディングブロックを挟んで信号ラインの断絶なしに配列されてスタックバンク構造体を構成し、前記それぞれのスタックバンク構造体が対面する部分に、前記スタックバンク構造体を構成する全てのサブバンクのビットラインの選択を制御するコントロールブロックが具備され、前記コントロールブロック間に、前記スタックバンク構造体を構成するサブバンクのデータ入出力に係るグローバル入出力ラインが配置される。

本発明は、データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなる複数のスタックバンク構造体；前記スタックバンク構造体間に配置される複数のグローバル入出力ライン；前記スタックバンク構造体内のサブバンク間に介在するフリーデコーダー及びヒューズセットからなる共有ブロック；及び、前記サブバンク及び共有ブロック間に介在するメーンデコーダーを含む。

本発明は、一つのバンクを構成し、複数のマットからなる複数のマット列及び複数のマット行を有する一対のサブバンク；前記サブバンクの前記マット列間の空間に各々配置されるデータ入出力ライン対；及び、前記マット列間の空間に対応する前記サブバンク間に配置され、前記サブバンクのデータ入出力ライン対と電気的に連結している複数のプリチャージユニットを含む。

本発明は、データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなる複数のスタックバンク構造体；前記スタックバンク構造体間に配置される複数のグローバル入出力ライン；前記スタックバンク構造体内のサブバンク間に介在するフリーデコーダー及びヒューズセットからなる共有ブロック；前記サブバンクと共有ブロックとの間に介在するメーンデコーダー；及び、前記共有ブロック内にフリーデコーダー及びヒューズセット間に各々介在するプリチャージユニットを含む。

サブバンクをデータラインの断絶なしにスタックさせることで、グローバル入出力ラインの配置空間が確保されると同時に、グローバル入出力ラインの数を低減できるため、グローバル入出力ラインの線幅及び間隔を十分に確保できる。よって、半導体メモリ装置の信号伝達特性及び集積特性を改善できる。

以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図３に示すように、半導体チップ１００は、例えば、５１２Ｍの場合、４つのバンク１１０に分けられる。各バンク１１０は、交差配列される複数のワードライン及びビットラインと、これらにより限定される複数のメモリセルとを含む。本実施例において、ワードライン(ＷＬ)は、図面のｙ方向に延長され、ビットライン(ＢＬ)は、図面のｘ方向に延長される。周辺領域は、バンク１１０を図面のｘ方向に隔離させる第１の周辺領域１２０ａと、バンク１１０を図面のｙ方向に隔離させる第２の周辺領域１２０ｂとを含む。また、第１の周辺領域１２０ａは、センタ領域(ＣＰＥＲＩ)及び端部領域(ＤＰＥＲＩＬ)に分けられる。センタ領域(ＣＰＥＲＩ)は、半導体チップ１００の中心に配置され、ＤＲＡＭを駆動させるための命令が主に入力される領域である。端部領域(ＤＰＥＲＩＬ)は、バンク１１０間に配置され、主にデータパッド(図示せず)が配置される。

各バンク１１０は、仮想のハーフライン(ＨＬ)を中心として、ハーフバンク、すなわち、アップバンク１１０ｕ及びダウンバンク１１０ｄに分けられる。ここで、ハーフライン(ＨＬ)は、ワードライン(ＷＬ)の延長方向と平行し得る。また、各アップ／ダウンバンク１１０ｕ、１１０ｄは、４つのサブバンク１３０、すなわち、クォーター(quarter)からなる。これにより、一つのバンク１１０は、８つのサブバンク１３０からなる。

本実施例の半導体メモリ装置は、図３及び図４に示すように、２つのサブバンク１３０が、一つのＹ−コントロールブロック(Ｙ＿ＣＴＲＬ)１４０を共有するように設計される。詳しくは、一つのハーフバンク１１０ｕ、１１０ｄ内において、同じ行(ｒ１、ｒ２、又は同じ列)に配置されるサブバンク１３０を連続的に配列させながら、連続的に配列されたサブバンク１３０は一つのＹ−コントロールブロック１４０を共有するように設計される。本実施例において、サブバンク１３０を連続的に配列させることを“スタックさせる”とし、“スタックさせる”とは、信号ラインのオンコプルリング(uncoupling)なしにそれぞれ異なるサブバンクが信号ライン(例えば、ビットライン)の断絶なしに連続的に配列されることを意味する。また、本実施例において、上記行(又は列)は、ビットラインの延長方向と平行し、上記同じ行(又は同じ列)は、同じビットラインの延長線上にあることを意味する。さらに、スタックされたサブバンク１３０をスタックバンク構造体１３５と称する。

本実施例によれば、スタックバンク構造体１３５は、２つのサブバンク１３０からなるが、ここに限定されるものではない。Ｙ−コントロールブロック１４０は、スタックバンク構造体１３５の一側端部に位置され得る。例えば、Ｙ−コントロールブロック１４０は、ビットライン(ＢＬ)の駆動に係るＹｉ信号を制御する回路からなるため、ビットライン(ＢＬ)と垂直をなすスタックバンク構造体１３５の端部に配置され得る。ワードラインの駆動に係る制御信号を生成する回路部からなるＸホール(Ｘ−ｈｏｌｅ)１５０は、スタックバンク構造体１３５間に配置される。好ましくは、ワードライン(ＷＬ)と垂直をなすスタックバンク構造体１３５の端部に配置され得る。 Ｙ−コントロールブロック１４０は、アドレスコントロブロック(図示せず)及び入出力コントロブロック(図示せず)を含みと、アドレスコントロブロックはデコーディングブロックであることができるし、 前記アドレスコントロブロックはメーンデコーダー、フリーデコーダー、入出力センスアンプコントローラ、リードドライバーまたはライトドライバーを含む。

複数のグローバル入出力ライン(ＧＩＯ)は、Ｙ−コントロールブロック１４０間の空間に配置される。本実施例の場合、アップ／ダウンバンク１１０ｕ、１１０ｄを分けるハーフライン(ＨＬ)が位置する部分に、グローバル入出力ライン(ＧＩＯ)が配置される。

このとき、グローバル入出力ライン(ＧＩＯ)は、スタックバンク構造体１３５毎に所定個が割り当てられ、割り当てられたグローバル入出力ライン(ＧＩＯ)は、スタックバンク構造体１３５を構成するサブバンク１３０のデータ入出力に関与する。よって、従来のサブバンク１３０毎に割り当てられたグローバル入出力ライン(ＧＩＯ)がスタックバンク構造体１３５別に割り当てられるので、全体グローバル入出力ライン(ＧＩＯ)の数を低減できる。

これについて詳細に説明すれば、例えば、グローバル入出力ライン(ＧＩＯ)は、一つのサブバンク１３０毎に２つが必要であり、一般のサブバンク１３０間には少なくとも８つのグローバル入出力ライン(ＧＩＯ)が必要である。

しかしながら、本実施例のように、サブバンク１３０がスタックされると、スタックバンク構造体１３５は信号ラインの断絶なしに連結した状態なので、各スタックバンク構造体１３５毎に２つのグローバル入出力ライン(ＧＩＯ)が必要になる。よって、バンク単位から見れば、グローバル入出力ライン(ＧＩＯ)の数を低減できるため、制限された空間内でグローバル入出力ライン(ＧＩＯ)の配置余裕度が改善される。また、従来のように、サブバンク１３０間にグローバル入出力ライン(ＧＩＯ)が配置される空間、すなわち、グローバル入出力ライン(ＧＩＯ)の線幅及びこれらを絶縁させる間隔が不要になるため、一対のサブバンク１３０間に配置されるグローバル入出力ライン(ＧＩＯ)の線幅及び間隔だけの面積が確保されることで、その面積だけをサブバンク１３０の面積に寄与できる。したがって, サブバンク１３０の間のギャップを減らすことができる.
すなわち、本実施例では、２つのサブバンク１３０が互いにスタックされながら、一つのＹ−コントロールブロック１４０を共有するように構成される。また、サブバンク１３０間に配置されたグローバル入出力ライン(ＧＩＯ)をスタックバンク構造体１３５間に移動して配置させる。

本実施例のように、２つのサブバンクがスタックされる場合、一つのＹ−コントロールブロック１４０だけの面積を低減でき、バンク内でＹ−コントロールブロック１４０の面積だけをサブバンク１３０の面積に寄与できる。或いは、確保されたＹ−コントロールブロック１４０の面積は、スタックバンク構造体１３５間に提供されることで、グローバル入出力ライン(ＧＩＯ)の形成空間を十分に確保できる。

合わせて、本実施例では、グローバル入出力ライン(ＧＩＯ)がスタックバンク構造体１３５別に割り当てられるので、グローバル入出力ライン(ＧＩＯ)の数を減少できることで、グローバル入出力ライン(ＧＩＯ)の配置余裕度が改善される。

よって、グローバル入出力ライン(ＧＩＯ)の配置領域の面積の確保により、グローバル入出力ライン(ＧＩＯ)の線幅を十分に確保できるので、信号遅延等の問題を解決できる。また、グローバル入出力ライン(ＧＩＯ)の間隔も十分に確保されることにより、クロストークの問題を解決できる。

一方、図５によれば、スタックバンク構造体１３５において、サブバンク１３０間にＹ−コントロールブロック１４０の一部が介在され得る。例えば、Ｙ−コントロールブロック１４０のアドレスコントロブロックは、サブバンク１３０間に配置され、Ｙ−コントロールブロック１４０の入出力コントロブロックは、スタックバンク構造体１３５の一側に配置され得る。アドレスコントロブロックは、デコーディングブロックであることができるしアドレスコントロブロックはメーンデコーダー、フリーデコーダー、入出力センスアンプコントローラ、リードドライバーまたはライトドライバーを含む。デコーディングブロック２００は、メーンデコーダー２１０及びフリーデコーダー２２０からなり、両側のサブバンク１３０のＹｉ信号のデコーディング動作が遂行され得る。

一般のデコーディングブロック２００は、各Ｙ−コントロールブロック１４０と同様に、各サブバンク１３０毎に一つずつ配置された。しかしながら、本実施例の半導体メモリ装置は、サブバンク１３０のスタックにより、Ｙ−コントロールブロック１４０と同様に、スタックされたサブバンク１３０が一つのデコーディングブロック２００を共有するように構成される。

これにより、一つのバンク１１０を基準とする場合、４つのデコーディングブロック２００の面積だけを確保できる。また、デコーディングブロック２００がサブバンク１３０間に配置されることで、両側のサブバンク１３０のアドレス信号を提供できるので、アドレス信号の効率面においても優れる。

本実施例によれば、バンク１１０を構成するサブバンク１３０を信号ライン、例えば、ビットラインの断絶なしにスタックさせるように構成しながら、スタックされたサブバンク１３０が一つのＹ−コントロールブロック１４０及び／又はデコーディングブロック２００を共有するように構成される。これにより、バンク１１０内でＹ−コントロールブロック１４０及びデコーディングブロック２００の面積だけが確保される。

また、Ｙ−コントロールブロック１４０がスタックバンク構造体１３５毎に一つずつ配置されることで、既存のスタックバンク間に配置されたグローバル入出力ライン(ＧＩＯ)をスタックバンク構造体１３５間に集結させることができる。合わせて、サブバンク１３０に対応して配置されたグローバル入出力ライン(ＧＩＯ)が、スタックバンク構造体１３５に対応して配置されるので、グローバル入出力ライン(ＧＩＯ)の数を低減できる。

これにより、グローバル入出力ライン(ＧＩＯ)の配置空間が確保されると同時に、グローバル入出力ライン(ＧＩＯ)の数を低減でき、グローバル入出力ライン(ＧＩＯ)の線幅及び間隔を十分に確保できる。よって、半導体メモリ装置の信号伝達の特性が大きく改善される。

また、図６及び図７に示すように、スタックバンク構造体１３５を構成するサブバンク１３０は、フリーデコーダー２２０及びヒューズセット２３０を共有できる。ここで、フリーデコーダー２２０及びヒューズセット２３０は、共有ブロック２４０として定義する。すなわち、スタックバンク構造体１３５を構成するサブバンク１３０が相対する部分に各々メーンデコーダー２１０を設け、メーンデコーダー２１０間に共有ブロック２４０を設ける。

ここで、フリーデコーダー２２０は、公知のように、ビットライン(ＢＬ)を選択するためのＹｉ信号をフリーデコードするための回路であり、ヒューズセット２３０は、サブバンク１３０を構成するメモリセルのＹｉ信号の伝達ラインの不良時に使用するためのリペアＹｉ信号伝達ラインを含むことができる。

このとき、フリーデコーダー２２０及びヒューズセット２３０は、図８に示すように、共有ブロック２４０内に上下方向(例えば、ワードライン延長方向)に沿って交互に配列される。フリーデコーダー２２０及びヒューズセット２３０のそれぞれは、マット行(Ｍｒ１、Ｍｒ２、Ｍｒ３・・・)と対応しながら交互に配列される。このような配列により、ヒューズセット２３０及びフリーデコーダー２２０間のＹｉ信号伝達が容易になり、不良Ｙi信号情報を伝達するためのラインの長さを減少させることができる。

また、従来のヒューズセットの場合、全てのマット行に対応するように構成された。しかしながら、本実施例のヒューズセット２３０は、奇数又は偶数のマット行のみに選択的に配列されるので、従来のヒューズセットの数の２分の１に該当する。一般に、サブバンク１３０は、全てのマット１３２に対しＹｉ信号の不良が発生しないので、ヒューズセット２３０の数を２分の１に低減してもリペア動作に問題が発生しない。

また、図９に示すように、スタックバンク構造体１３５を構成するサブバンク１３０は、フリーデコーダー２２０及びヒューズセット２３０からなる共有ブロック２４０と、Ｙｉ信号を制御するＹ−コントロールブロック１４０とを同時に共有できる。Ｙ−コントロールブロック１４０は、ビットライン(ＢＬ)駆動に係るＹｉ信号を制御する回路からなるので、ビットライン(ＢＬ)と垂直をなすスタックバンク構造体１３５の端部に配置される。

本実施例によれば、ハーフバンク１１０ｕ、１１０ｄ内で同一のビットライン延長線上に位置するサブバンク１３０は、フリーデコーダー２２０及びヒューズセット２３０を共有しながらスタックされる。これにより、ハーフバンク１１０ｕ、１１０ｄ、さらに、バンク内において、フリーデコーダー２２０及びヒューズセット２３０に規定された面積だけを確保できる。

また、本実施例のフリーデコーダー２２０及びヒューズセット２３０は、共有ブロック２４０内でサブバンク１３０を構成するマット行と対応して交互に配置されるため、相互間の制御信号(リペアＹｉ信号)を容易に伝達でき、信号ラインの長さを減少させることができる。

また、サブバンク１３０のスタックにより、既存のサブバンク間に配置されたグローバル入出力ライン(ＧＩＯ)をスタックバンク構造体１３５間に集結させることができる。これにより、サブバンク間の間隔を確保する必要がない。合わせて、サブバンク１３０に対応して配置されたグローバル入出力ライン(ＧＩＯ)が、スタックバンク構造体１３５に対応して配置されるので、グローバル入出力ライン(ＧＩＯ)の数を低減できる。

また、従来の半導体メモリ装置は、図１０に示すように、一つのサブバンク１５毎に、一つのプリチャージ制御部５０及び一つのプリチャージブロック６０が具備される。また、このようなプリチャージ制御部５０及びプリチャージブロック６０は、サブバンク１５を挟んで離隔されるように配置され、プリチャージ配線７０により電気的に連結している。これにより、プリチャージ配線７０の長さがサブバンク１５の長さより長くなるため、信号の歪及び遅延が激しくなった。ここで、未説明の符号である、ＬＩＯはローカル入出力信号ラインを示し、ＬＩＯｂは反転されたローカル入出力信号ラインを示す。

図１１は、プリチャージ制御部５０及びプリチャージブロック６０がバンクを挟んで向き合うように配置された場合、入出力ラインのリセット区間を示すタイミング図である。同図によれば、従来のように、プリチャージ制御部５０及びプリチャージブロック６０間の長さがサブバンク１５の長さだけ離隔された場合、信号の伝達経路が長いため、プリチャージ制御信号に歪が発生する。これにより、ローカル入出力ラインＬＩＯのリセット区間(ａ')が所定の区間(ａ)より狭くなる。

よって、本実施例では、図１２に示すように、サブバンク１３０をスタックさせた後、スタック配列されたサブバンク１３０間にプリチャージブロック３００を設置する。これにより、スタックバンク構造体１３５を構成するサブバンクら１３０が、一つのプリチャージブロック３００を共有する。このとき、本実施例において、サブバンク１３０の“スタック配列”とは、データライン、例えばローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)の実質的な電気的断絶なしに連続的に配列されることを意味する。また、スタック配列は、サブバンク１３０が一定間隔をおいて離隔されても、データラインの断絶がなければ、すなわち、データラインが媒介体をおいて連結している場合にも、全部スタック配列として解析できる。

プリチャージブロック３００は、複数のプリチャージユニット３１０からなり、サブバンク１３０のローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)とそれぞれ連結している。プリチャージブロック３００の両側の端部の少なくとも一つに、周辺回路領域(図示せず)からプリチャージ命令を入力されてプリチャージブロック３００に制御信号(ＬＩＯｐｃｇ＿ＵＰ、ＬＩＯｐｃｇ＿ＤＮ)を提供するプリチャージ制御部３２０が具備される。プリチャージ制御部３２０がプリチャージブロック３００の両側の少なくとも一つに配置されることで、制御信号の伝達経路が非常に短縮される。プリチャージ制御部３２０は、周辺領域に配置され得る。よって、信号の遅延及び歪を防止できる。

詳しくは、図１３に示すように、それぞれのサブバンク１３０は、複数のマット行(Ｍｒ１、Ｍｒ２、Ｍｒ３)及び複数のマット列を含むマトリックス状のマット(ＭＡＴ)１１５を含むことができる。ここで、マット１１５は、公知のように、複数のワードライン(図示せず)、これと交差する複数のビットライン(図示せず)及びワードラインとビットラインとの交差により得られる空間である複数のメモリセル集合体であり得る。複数のマット１１５は、所定間隔をおいて離隔され、マット１１５の外部、すなわちマット１１５間の空間のうち、マット１１５を構成するビットライン(図示せず)と平行する空間に、ローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)が各々配置される。

一方、それぞれのサブバンク１３０が対面する部分に、コラム制御信号(Ｙｉ信号)を生成するためのメーンデコーダー(Ｍａｉｎ Ｄｅｃ)２１０が配置される。

対面するメーンデコーダー２１０間の空間に、フリーデコーダー２２０、フューズセット２３０及びプリチャージユニット３１０が配置される。このとき、フリーデコーダー２２０及びフューズセット２３０は、マット行(Ｍｒ１、Ｍｒ２、Ｍｒ３)に対応しながら交互に配置され、プリチャージユニット３１０は、フリーデコーダー２２０とフューズセット２３０との間に、ローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)に対応するように配置される。

フューズセット２３０は、該マット列のコラムラインの不良時に使用するためのヒューズセット集合体であって、第１のサブバンク１３０ｕの対応マット行の不良に係る第１のフューズ(Ｆｕ)２３０ａと、第２のサブバンク１３０ｄの対応マット行の不良に係る第２のフューズ(Ｆｄ)２３０ｂとからなる。第１のフューズ２３０ａと第２のフューズ２３０ｂとの間に、フューズコントローラー(図示せず)を介在することができる。

プリチャージユニット３１０は、前述したように、フューズ２３０ａ、２３０ｂとフリーデコーダー２２０との間、すなわち、ローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)が配列されるマット行(Ｍｒ１、Ｍｒ２、Ｍｒ３)間の空間にそれぞれ配置され、ローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)に連結している。よって、第１及び第２のサブバンク１３０ｕ、１３０ｄは、ローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)の実質的な断線なしにスタックされる。

ここで、プリチャージユニット３１０は、制御信号(ＬＩＯｐｃｇ＿ＵＰ、ＬＩＯｐｃｇ＿ＤＮ)のイネーブル時、ローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)を所定の電圧、例えば、ビットラインプリチャージ電圧(ＶＢＬＰ)でプリチャージさせるように構成され得る。

一例として、プリチャージユニット３１０は、図１４に示すように、第１〜第３のモストランジスタＮ１、Ｎ２、Ｎ３からなる。第１のモストランジスタＮ１において、ゲートはプリチャージ制御信号(ＬＩＯｐｃｇ＿ＵＰ又はＬＩＯｐｃｇ＿ＤＮ)が印加され、ソースはローカル入出力ラインバー(ＬＩＯｂ)に連結しており、ドレーンはビットラインプリチャージ電圧(ＶＢＬＰ)に連結している。第２のモストランジスタＮ２において、ゲートはプリチャージ制御信号(ＬＩＯｐｃｇ＿ＵＰ又はＬＩＯｐｃｇ＿ＤＮ)が印加され、ソースはローカル入出力ライン(ＬＩＯ)に連結しており、ドレーンはビットラインプリチャージ電圧(ＶＢＬＰ)に連結している。第３のモストランジスタＮ３において、ゲートはプリチャージ制御信号(ＬＩＯｐｃｇ＿ＵＰ又はＬＩＯｐｃｇ＿ＤＮ)が印加され、ソースはローカル入出力ラインバー(ＬＩＯｂ)に連結しており、ドレーンはローカル入出力ライン(ＬＩＯ)に連結している。

ここで、前述した実施例のように、スタックバンク構造体１３５の一側の端部にＹ−コントロールブロック１４０が設けられる。

こうしたプリチャージユニット３１０からなるプリチャージブロック３００を、スタックされたサブバンク間の共有ブロック２４０に配置することで、一つのプリチャージブロック３００だけの面積を低減できる。また、プリチャージ制御部３２０をプリチャージブロック３００の少なくとも一側に配置することで、プリチャージ制御信号の伝達経路を縮小できる。

図１５は、本発明の実施例によるローカルデータ入出力ラインのリセット区間を示すタイミング図である。
図１５によれば、プリチャージ制御信号の伝達経路の縮小により、信号歪の減少が図れるため、ローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)のリセット区間(ＬＩＯ＿ｒｓｔ／)も、プリチャージ区間(ＰＣＧ)に限定された空間の全体を占めるようになる。よって、充分なローカル入出力ライン対(ＬＩＯ、ＬＩＯｂ)のリセット区間が確保される。

なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。

一般の複数のバンクを有する半導体メモリ装置の平面図である。 図１に示す一つのバンクの拡大平面図である。 本発明の一実施例によるスタックバンクタイプ半導体メモリ装置の平面図である。 図３に示す一つのスタックバンクの拡大平面図である。 本発明の他の実施例による一つのスタックバンクの拡大平面図である。 本発明のさらに他の実施例によるスタックバンクタイプ半導体メモリ装置の平面図である。 図６に示す一つのスタックバンクの拡大平面図である。 図７の“Ａ”部分に対する拡大平面図である。 本発明の他の実施例によるスタックバンクタイプ半導体メモリ装置の平面図である。 一般のプリチャージブロックを備えたバンクを示す平面図である。 一般の半導体メモリ装置のローカル入出力ラインのリセット区間を示すタイミング図である。 本発明のさらに他の実施例によるスタックバンクタイプ半導体メモリ装置の平面図である。 図１２に示すスタックバンクの拡大平面図である。 本発明の実施例によるプリチャージユニットを示す回路図である。 本発明の実施例による半導体メモリ装置のローカル入出力ラインのリセット区間を示すタイミング図である。

符号の説明

１２ａ、１２ｂ、１２ｃ、１２ｄ、１１０…バンク
１４…周辺領域
１５、１３０…サブバンク
２０、１４０…Ｙ−コントロールブロック
２３、２３０…ヒューズセット
２５、１５０…Ｘホール
５０、３２０…プリチャージ制御部
６０、３００…プリチャージブロック
７０…プリチャージ配線
１１５…マット
１２０ａ… 第１の周辺領域
１２０ｂ… 第２の周辺領域
１３５…スタックバンク構造体
２００…デコーディングブロック
２１０…メーンデコーダー
２２０…フリーデコーダー
２４０…共有ブロック
３１０…プリチャージユニット

Claims (28)

1. データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなるスタックバンク構造体と、
   多様な信号を入力受けるように構成されて上記スタックバンク構造体に含まれるそれぞれのサーブバンクによって共有される複数の信号ラインと
   を含むことを特徴とする半導体メモリ装置。
2. 前記スタックバンク構造体の一側に配置され、前記サブバンクのコラム関連信号を同時に制御するコントロールブロックがさらに配置されることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記コントロールブロックは、前記コラム関連信号をデコードするためのブロックを含むことを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記デコードするためのブロックは、メーンデコーダー及びフリーデコーダーからなることを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記サブバンク間に、フリーデコーダー及びヒューズセットからなる共有ブロックがさらに配置されることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記サブバンクは、複数のマット行及び複数のマット列からなるマットアレイで構成され、前記フリーデコーダー及び前記ヒューズセットは、前記共有ブロック内で前記マット行に対応して交互に配置されることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記マット行間にローカルデータ入出力ライン対がそれぞれ配置され、前記フリーデコーダー及び前記ヒューズセット間の共有ブロック内に、前記ローカルデータ入出力ライン対に対応するプリチャージユニットがさらに具備されることを特徴とする請求項６に記載の半導体メモリ装置。
8. 前記共有ブロック内で前記フリーデコーダー及び前記ヒューズセット間にプリチャージユニットがさらに配置されることを特徴とする請求項６に記載の半導体メモリ装置。
9. 前記プリチャージユニットは、周辺領域に配置されたプリチャージコントローラかプリチャージ信号を入力受けるように構成されることを特徴とする請求項７に記載の半導体メモリ装置。
10. 前記共有ブロック及び前記サブバンク間のそれぞれに、メーンデコーダーが介在されることを特徴とする請求項５に記載の半導体メモリ装置。
11. 前記コントロールブロックは、アドレスコントローラ及び入出力コントローラを含みと、前記アドレスコントローラはサーブバンクの間に配置されて、 前記入出力コントローラは前記スタックバンク構造体の一側に配置されことを特徴とする請求項２に記載の半導体メモリ装置。
12. 一定間隔をおいて複数配置され、複数のサブバンクからなるスタックバンク構造体と、
    前記スタックバンク構造体を構成するサブバンクのコラム関連信号を全部制御するコントロールブロックと、
    前記スタックバンク構造体間に配置される複数のグローバル入出力ラインと
    を含むことを特徴とする半導体メモリ装置。
13. 前記スタックバンク構造体は、信号ラインの断絶なしに連続的にスタックされる複数のサブバンクを含むことを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記グローバル入出力ラインは、前記スタックバンク構造体毎に所定個ずつ具備され、前記所定個のグローバル入出力ラインは、前記スタックバンク構造体を構成するサブバンクのデータ入出力に係ることを特徴とする請求項１２に記載の半導体メモリ装置。
15. 前記グローバル入出力ラインは、前記コントロールブロック間に、前記コントロールブロックと平行に配列されることを特徴とする請求項１４に記載の半導体メモリ装置。
16. 前記コントロールブロックは、前記スタックバンク構造体の一側に配置されることを特徴とする請求項１２に記載の半導体メモリ装置。
17. 前記コントロールブロックの一部は、前記スタックバンク構造体を構成するサブバンク間に配置されることを特徴とする請求項１６に記載の半導体メモリ装置。
18. 前記コントロールブロックは、アドレスコントロブロック及び入出力コントロブロックを含み、
    前記アドレスコントロブロックは、前記サーブバンクの間に配置され、
    前記入出力コントロブロックは、前記スタックバンク構造体の一側に配置され、
    前記アドレスコントロブロックは、メーンデコーダー及びフリーデコーダーを含む
    ことを特徴とする 請求項１７に記載の半導体メモリ装置。
19. データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなる複数のスタックバンク構造体と、
    前記スタックバンク構造体内のサブバンク間に介在するフリーデコーダー及びヒューズセットからなる共有ブロックと、
    前記サブバンク及び共有ブロック間に介在するメーンデコーダーと
    を含むことを特徴とする半導体メモリ装置。
20. 前記サブバンクは、複数のマット行及び複数のマット列からなるマットアレイを含み、前記フリーデコーダー及び前記ヒューズセットは、前記共有ブロック内で前記マット行に対応して交互に配置されることを特徴とする請求項１９に記載の半導体メモリ装置。
21. 前記フリーデコーダーは、前記サブバンクのコラム関連信号をフリーデコードし、
    前記ヒューズセットは、不良が発生したコラム関連信号ラインを代えるための信号ラインを含むことを特徴とする請求項２０に記載の半導体メモリ装置。
22. 前記ヒューズセットは、コラム関連信号ラインの情報を受け、前記フリーデコーダーの制御信号として提供することを特徴とする請求項２１に記載の半導体メモリ装置。
23. 前記スタックバンク構造体間に配置される複数のグローバル入出力ラインをさらに含むことを特徴とする請求項６に記載の半導体メモリ装置。
24. 前記スタックバンク構造体及びグローバル入出力ライン間に 配置される複数の入出力コントロブロックをさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置。
25. 複数のマットからなる複数のマット列及び複数のマット行を有する一対のサブバンクと、
    前記サブバンクの前記マット列間の空間に各々配置されるデータライン対と、
    前記マット列間の空間に対応する前記サブバンク間に配置され、前記サブバンクのデータライン対と電気的に連結している複数のプリチャージユニットと
    を含むことを特徴とする半導体メモリ装置。
26. 前記サブバンクが対面する部分のそれぞれに、前記マットのコラム制御信号を生成するメーンデコーダーがさらに配置され、前記プリチャージユニットは、前記メーンデコーダー間の空間に配置されることを特徴とする請求項２５に記載の半導体メモリ装置。
27. 前記プリチャージユニットの一側にマット列の不良を代えるフューズセットがさらに配置され、前記プリチャージユニットの他側に前記マットのコラム制御信号を生成するためのフリーデコーダーがさらに配置されることを特徴とする請求項２５に記載の半導体メモリ装置。
28. 前記フューズセット及び前記フリーデコーダーは、前記それぞれのマット列に対応して配列されることを特徴とする請求項２５に記載の半導体メモリ装置。