JP2000163951A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のバンクを有する半導体記憶装置の配線
数を削減し、不良解析等のテストを正常に行う。 【解決手段】 開示される半導体記憶装置は、メモリセ
ル・アレイ３１_１，３１ _２を有するバンク２５_１，２５
_２と、グローバル入出力線２６_１，２６_２と、入出力ア
ンプ２８_１，２８_２と、カラムデコーダ群３５_１，３５
_２とを備えたバンクブロック２３_１と、バンク２５_１，
２５_２に共通して設けられ、バンク選択信号ＢＳ_０〜Ｂ
Ｓ_２，／ＢＳ_０〜／ＢＳ_２に基づいて、対応するカラム
デコーダを活性化するためのカラム選択信号ＹＳ_０，Ｙ
Ｓ_１と、対応する入出力アンプ２８ _１，２８_２を活性化
するためのカラムマルチ選択遅延信号ＹＭＤ_０とを生成
するバンク選択回路１１４_１とを備えてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、詳しくは、複数のバンクを有する半導体記憶装
置に関する。

【０００２】

【従来の技術】図３３は、特願平９−３０５５０５号に
開示された従来の半導体記憶装置の電気的構成例を示す
図であり、（ａ）は要部の電気的構成例を示すブロック
図、（ｂ）は（ａ）に示すブロック図の内部に設けられ
た回路の構成例を示す回路図である。この例の半導体記
憶装置は、図３３（ａ）に示すように、複数個のサブア
レイ１，１，……がマトリックス状に配置された２個の
バンク２ａ及び２ｂから構成されている。バンク２ａ及
び２ｂには、それぞれ、複数個のサブアレイ１，１，…
…毎に設けられた複数個のセンスアンプ列（ＳＡ）３，
３，……及び複数個のサブワードドライバ列（ＳＷＤ）
４，４，……と、複数個のサブアレイ１，１，……毎に
サブアレイ１のＸ方向（図中横方向）に配線されたサブ
ワード線（ＳＷＬ）５，５，……と、複数個のサブアレ
イ１，１，……毎にサブアレイ１のＹ方向（図中縦方
向）に配線されたビット線（ＢＬ）６，６，……と、サ
ブアレイ１のＸ方向に配線されたローカル入出力線（Ｌ
ＩＯ）７，７，……及び主ワード線（ＭＷＬ）８，８，
……と、サブアレイ１のＹ方向に配線されたカラム選択
線（ＣＳＬ）９，９，……とが設けられている。また、
バンク２ａ及び２ｂに共通して、サブアレイ１のＹ方向
に、ライトアンプやデータアンプ等からなり、カラム選
択線９上を伝達される信号の論理和により制御される入
出力アンプ１０_０及び１０_１に接続されたグローバル入
出力線（ＧＩＯ）１１と、グローバル入出力線１１の配
置列毎に、グローバル入出力線１１と同一方向に配線さ
れた、ローカル入出力線７とグローバル入出力線１１と
を接続するためのカラムのアクティブ状態を示す信号Ｒ
ＷＳ_ｊが伝達されるスイッチ線（ＳＷＩＯ）１２とが設
けられている。

【０００３】次に、上記構成の半導体記憶装置の動作に
ついて説明する。まず、信号線１３上を伝達されるロウ
のアクティブ状態を示す信号ＲＡＣＴ_ｊによりバンク２
ａが選択されると、バンク２ａ上に設けられた主ワード
線８及びサブワード線５が活性化されると共に、センス
アンプ列３を活性化させるための信号ＳＥが立ち上が
る。サブワード線５が活性化されると、そのサブワード
線５に接続されたビット線６が徐々に活性化される。ま
た、信号ＳＥによりセンスアンプ列３が活性化されるこ
とにより、信号ＳＡＰが立ち上がる。次に、任意のサブ
アレイ１上に設けられたカラム選択線９が活性化される
と共に、そのサブアレイ１上に設けられたローカル入出
力線７とグローバル入出力線１１とを接続するためのス
イッチ線１２が活性化される。これにより、サブアレイ
１上に設けられたローカル入出力線７とグローバル入出
力線１１とが接続され、両者が徐々に活性化され、バン
ク２ａ内の所望のサブアレイ１のビット線６上に存在す
るメモリセル１４に書き込まれたデータが読み出され
る。その後、バンク２ａにおけるカラム選択線９及びス
イッチ線１２が不活性状態となり、代わりに、バンク２
ｂにおけるカラム選択線９及びスイッチ線１２が活性化
されると、バンク２ｂにおけるサブアレイ１上に設けら
れたローカル入出力線７とグローバル入出力線１１とが
接続され、両者が徐々に活性化され、バンク２ｂ内の所
望のサブアレイ１のビット線６上に存在するメモリセル
１４に書き込まれたデータが読み出される。なお、バン
ク２ｂにおけるカラム選択線９及びスイッチ線１２が活
性化されるまでの動作は、バンク２ａにおける動作と略
同様であるので、その説明を省略する。

【０００４】

【発明が解決しようとする課題】ところで、上記した従
来の半導体記憶装置においては、確かに、グローバル入
出力線１１をバンク２ａ及び２ｂに共通に設けると共
に、スイッチ線１２をグローバル入出力線１１の配置列
毎に、グローバル入出力線１１と同一方向に配線したの
で、それぞれをバンク毎やサブアレイ毎に設ける場合に
比べて、配線数を削減することができ、チップ面積を縮
小することができる。しかし、上記した従来の半導体記
憶装置においては、入出力アンプ１０の制御信号を伝達
する信号線やカラムデコーダ（図３３中のＹＤＥＣ）等
を活性化するための信号を伝達する信号線の数を削減す
ることはできないため、半導体記憶装置のチップ面積の
縮小化には限界があった。

【０００５】また、上記した従来の半導体記憶装置にお
いては、グローバル入出力線１１をバンク２ａ及び２ｂ
に共通に設けたため、バンク毎に入出力線を設ける場合
に比べて、データがグローバル入出力線１１上を伝達さ
れる時間が長くなる。したがって、データのグローバル
入出力線１１上での遅延を考慮して、カラムデコーダや
入出力アンプを活性化する必要があるが、上記した従来
の半導体記憶装置においては、この点に関して何等考慮
されていない。これにより、例えば、入出力アンプ１０
_０と入出力アンプ１０_１とが共通のデータ入出力バスに
接続される構成の場合には、バンク２ａ及び２ｂから連
続してデータを読み出した際には、データ入出力バス上
でそれぞれのバンク２から読み出されたデータが衝突し
てしまう虞がある。

【０００６】さらに、上記した従来の半導体記憶装置に
おいては、スイッチ線１２上を伝達される信号ＲＷＳ_ｊ
に基づいて、ローカル入出力線７とグローバル入出力線
１１とを接続しているが、信号ＲＷＳ_ｊを生成する生成
回路については何等開示されていない。したがって、バ
ンク２ａ及び２ｂから読み出されたデータやバンク２ａ
及び２ｂに書き込むデータを破壊することなく、ローカ
ル入出力線７とグローバル入出力線１１との接続を選択
するスイッチを切り替えることが具体的に実現できない
という欠点があった。また、上記特願平９−３０５５０
５号には、バンク２ａに対する制御とバンク２ｂに対す
る制御との切り替え期間においてグローバル入出力線１
１を短絡状態とすることで、次の動作までの時間が短縮
される旨の記載があるが、具体的な回路については何等
開示されていない。したがって、上記切り替え時間にお
ける動作の高速化が具体的に実現できないという欠点が
あった。

【０００７】また、大容量の半導体記憶装置において
は、不良解析や評価のテストの時間短縮のために、複数
のバンクに対して一度にデータを書き込んだり、一度に
データを読み出したりするテストモードが設けられてお
り、そのためのテスト信号を半導体記憶装置に供給する
場合がある。ところが、上記した従来の半導体記憶装置
のように、上下のバンク２ａと２ｂとに共通にグローバ
ル入出力線１１を設けた場合に、テスト信号をそのまま
供給すると、上下のバンク２ａ及び２ｂが同時に活性化
されているため、グローバル入出力線１１において各バ
ンク２ａ及び２ｂから読み出され伝達されるデータの間
で衝突が発生し、テストを正常に行うことができないと
いう欠点があった。

【０００８】この発明は、上述の事情に鑑みてなされた
もので、配線数を削減できると共に、データ入出力バス
上でのデータの衝突を防止でき、データを破壊すること
なく、ローカル入出力線とグローバル入出力線との接続
を切り替えられ、上下２つのバンクに対する制御の切り
替え期間における動作の高速化が実現でき、しかも、不
良解析等のテストを正常に短時間で行うことができる半
導体記憶装置を提供することを目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体記憶装置は、マト
リックス状に配置された複数のメモリセルからなるメモ
リセル・アレイを有し、互いに隣接して配設された複数
個のバンクと、上記複数個のバンクの配設方向と平行に
それらに共通して設けられ、上記複数個のバンクを構成
するメモリセル・アレイのいずれかのメモリセルから読
み出されたデータやいずれかのメモリセルに書き込むべ
きデータが伝達される複数本のグローバル入出力線と、
各グローバル入出力線に接続され、対応するグローバル
入出力線により伝達されてきたデータやこれから伝達さ
れるデータを増幅する複数個の入出力アンプと、上記複
数個のバンクに共通して設けられ、いずれかのバンクを
構成するメモリセル・アレイの対応するビット線を選択
状態とするための複数個のカラム選択スイッチをそれぞ
れ出力する複数個のカラムデコーダとを備えた複数個の
バンクブロックと、上記複数個のバンクブロック毎に、
対応するバンクブロックを構成する複数個のバンクに共
通して設けられ、上記複数個のバンクブロックを構成す
るすべてのバンクの中のいずれか１個を選択するための
複数ビットのバンクアドレス信号に基づいて、対応する
カラムデコーダを活性化するためのカラムデコーダ活性
化信号と、対応する入出力アンプを活性化するための入
出力アンプ活性化信号とを生成する複数個のバンク選択
回路とを備えてなることを特徴としている。

【００１０】請求項２記載の発明は、請求項１記載の半
導体記憶装置に係り、上記複数個のバンク選択回路は、
上記複数ビットのバンクアドレス信号から生成される対
応するバンクブロックを構成するバンクの中のいずれか
１個を選択するためのバンク選択信号の論理和をとって
上記入出力アンプ活性化信号を生成することを特徴とし
ている。

【００１１】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、上記複数個のバンク選択回
路は、上記複数ビットのバンクアドレス信号から生成さ
れる対応するバンクブロックを構成するバンクの中のい
ずれか１個を選択するためのバンク選択信号の論理和を
とって上記カラムデコーダ活性化信号を生成することを
特徴としている。

【００１２】請求項４記載の発明は、請求項１記載の半
導体記憶装置に係り、上記複数個のバンク選択回路は、
上記複数ビットのバンクアドレス信号の一部のビットか
ら生成される対応するバンクブロックを選択するための
バンクブロック選択信号に基づいて上記カラムデコーダ
活性化信号及び上記入出力アンプ活性化信号を生成する
ことを特徴としている。

【００１３】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載の半導体記憶装置に係り、上記複数個
のバンク選択回路は、複数ビットのカラムアドレス信号
の当該バンクブロックを構成するバンクに対応する複数
ビットと、上記カラムデコーダ活性化信号及び上記入出
力アンプ活性化信号との論理積をそれぞれとった信号を
上記カラムデコーダ活性化信号及び上記入出力アンプ活
性化信号に代えて出力することを特徴としている。

【００１４】請求項６記載の発明は、請求項１乃至５の
いずれか１に記載の半導体記憶装置に係り、上記複数個
のバンク選択回路は、不良解析や評価のテストを行うた
めのテスト信号と上記バンク選択信号又は上記バンクブ
ロック選択信号との論理和をとって、上記入出力アンプ
活性化信号又は上記カラムデコーダ活性化信号の少なく
とも一方を生成し、上記テスト信号と複数ビットのカラ
ムアドレス信号の当該バンクブロックを構成するバンク
に対応する複数ビットとの論理積をそれぞれとった信号
と、上記テスト信号を反転した信号と上記カラムデコー
ダ活性化信号との論理積をとった信号との論理和をとっ
て、バンク毎のカラムデコーダ活性化信号を生成するテ
スト回路を備えてなることを特徴としている。

【００１５】請求項７記載の発明は、請求項１乃至５の
いずれか１に記載の半導体記憶装置に係り、上記複数個
のバンク選択回路は、不良解析や評価のテストを行うた
めのテスト信号と複数ビットのカラムアドレス信号の当
該バンクブロックを構成するバンクに対応する複数ビッ
トとの論理積をそれぞれとった信号と、上記バンク選択
信号又は上記バンクブロック選択信号との論理和をとっ
て、上記入出力アンプ活性化信号又は上記カラムデコー
ダ活性化信号の少なくとも一方を生成することを特徴と
している。

【００１６】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の半導体記憶装置に係り、上記複数個
のバンク選択回路は、上記複数ビットのバンクアドレス
信号が入力されてから所定時間遅延して上記入出力アン
プ活性化信号を出力することを特徴としている。

【００１７】請求項９記載の発明は、請求項８記載の半
導体記憶装置に係り、上記複数個のバンク選択回路は、
データの書き込み時と読み出し時とにおいて上記所定時
間を異ならせて上記入出力アンプ活性化信号を出力する
ことを特徴としている。

【００１８】請求項１０記載の発明は、請求項１乃至９
のいずれか１に記載の半導体記憶装置に係り、上記複数
個のバンクブロックは、上記メモリセル・アレイ毎に、
上記複数本のグローバル入出力線に直交して設けられ、
対応するグローバル入出力線と接続されることにより、
対応するメモリセル・アレイのいずれかのメモリセルか
ら読み出されたデータやいずれかのメモリセルに書き込
むべきデータが伝達される複数本のローカル入出力線を
有し、上記カラムデコーダ活性化信号に基づいて、上記
複数本のローカル入出力線と対応するグローバル入出力
線との接続を所定のタイミングで選択する接続選択回路
を備えてなることを特徴としている。

【００１９】請求項１１記載の発明は、請求項１乃至１
０のいずれか１に記載の半導体記憶装置に係り、上記複
数本のグローバル入出力線に対応して設けられ、同一の
バンクブロックを構成する複数個のバンクからデータが
連続して読み出される場合であって、あるバンクからの
データの読み出しから他のバンクからのデータの読み出
しに切り換わる時に、上記カラムデコーダ活性化信号に
基づいて、対応するグローバル入出力線を短絡して初期
化する初期化回路を備えてなることを特徴としている。

【００２０】

【作用】この発明の構成によれば、配線数を削減できる
と共に、データ入出力バス上でのデータの衝突を防止で
きる。また、データを破壊することなく、ローカル入出
力線とグローバル入出力線との接続を切り替えられると
共に、上下２つのバンクに対する制御の切り替え期間に
おける動作の高速化が実現できる。さらに、不良解析等
のテストを正常に短時間で行うことができる。

【００２１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 図１はこの発明の第１の実施例である半導体記憶装置の
要部の電気的構成を示すブロック図、図２は同装置のチ
ップレイアウトの一例を示す図である。この例の半導体
記憶装置は、図２（２）に示すように、機能ブロック２
１_１及び２１_２と、周辺回路ブロック２２とから概略構
成されている。機能ブロック２１_１と機能ブロック２１
_２とは、各構成要素の添え字が異なると共に、入出力さ
れる信号やデータの添え字が異なる以外は同一構成であ
るので、機能ブロック２１_１についてのみ説明する。機
能ブロック２１_１は、バンクブロック２３_１及び２３_２
と、周辺回路ブロック２４_１とから概略構成されてい
る。図２（１）に示すように、バンクブロック２３_１と
バンクブロック２３_２とは、ワードドライバ３２_１及び
３２_２とワードドライバ３２_３及び３２_４以外は、周辺
回路ブロック２４_１の部分において紙面に直交する面を
対称面とする面対称の関係にある。これらバンクブロッ
ク２３_１とバンクブロック２３_２とは、各構成要素の添
え字が異なると共に、入出力される信号やデータの添え
字が異なる以外は同一構成であるので、バンクブロック
２３_１についてのみ説明する。

【００２２】バンクブロック２３_１は、図１に示すよう
に、バンク２５_１及び２５_２と、グローバル入出力線２
６_１及び２６_２と、スイッチ線２７_１ａ、２７_１ｂ、２
７_{２ ａ}及び２７_２ｂと、入出力アンプ２８_１及び２８_２
と、バンク選択回路２９_１とから概略構成されている。
バンク２５_１は、メモリセル・アレイ３１_１と、ワード
ドライバ３２_１と、センスアンプ３３_１及び３３_２と、
ローカル入出力線３４_１〜３４_４とから概略構成され、
バンク２５_２は、メモリセル・アレイ３１_２と、ワード
ドライバ３２_２と、センスアンプ３３_３及び３３_４と、
ローカル入出力線３４_５〜３４_８とから概略構成されて
いる。バンク２５_１とバンク２５_２との間には、カラム
デコーダ群３５_１及び３５_２と、プリチャージ・グロー
バル入出力回路３６_１及び３６_２とが設けられている。
メモリセル・アレイ３１_１及び３１_２は、複数のメモリ
セルがマトリックス状に配置されており、かつ、２分割
されている。ワードドライバ３２_１及び３２_２は、それ
ぞれメモリセル・アレイ３１_１及び３１_２の各ワード線
に対応して設けられ、周辺回路ブロック２４_１を構成す
るロウデコーダ群４８_１又は４８_２により選択状態とさ
れたワード線を駆動する。センスアンプ３３_１〜３３_４
は、メモリセル・アレイ３１_１及び３１_２の選択された
行のメモリセルからビット線に読み出されたデータを検
知して増幅する。ローカル入出力線３４_１〜３４_８は、
それぞれグローバル入出力線２６_１及び２６_２と接続さ
れると、データ読み出し時には、センスアンプ３３_１〜
３３_４において検知増幅されたデータをそれぞれグロー
バル入出力線２６_１及び２６_２へ伝達し、データ書き込
み時には、グローバル入出力線２６_１及び２６_２により
伝達されたデータをメモリセル・アレイ３１ _１及び３１
_２の選択されたメモリセルへ伝達する。

【００２３】カラムデコーダ群３５_１及び３５_２は、バ
ンク２５_１及び２５_２に共通して設けられ、バンク選択
回路２９_１から供給されるカラム選択信号ＹＳ_０及びＹ
Ｓ_１（例えば、８バンク構成の場合、添え字はバンク２
５_１〜２５_８に対応して、０〜７をとる。）に基づい
て、それぞれメモリセル・アレイ３１_１及び３１_２の対
応するビット線に接続されたセンスアンプ３３_１〜３３
_４を選択状態とするための複数のカラム選択スイッチ、
例えば、ＣＳＬ_１０〜ＣＳＬ_１３及びＣＳＬ_２０〜ＣＳ
Ｌ_２３をそれぞれ出力する複数のカラムデコーダを有す
る。プリチャージ・グローバル入出力回路３６_１及び３
６_２は、グローバル入出力線２６_１及び２６_２に対応し
て設けられ、周辺回路ブロック２４_１を構成する第２カ
ラム制御部５０_１から供給される、ワンショットだけ、
例えば、"Ｌ"レベルとなるプリチャージ・グローバル信
号ＰＧ_０（例えば、８バンク構成の場合、添え字はバン
ク２５_１〜２５_８に対応して、０〜７をとる。）に基づ
いて、データ読み出し時のアクセスではグローバル入出
力線２６_１及び２６_２を短絡してグローバル入出力線２
６_１及び２６_２をプリチャージ状態とする。これによ
り、対応するカラム選択スイッチが選択され、ビット線
に読み出され、センスアンプ３３_１〜３３_４により増幅
されつつあるデータが破壊されることなくローカル入出
力線３４_１〜３４ _８に速やかに伝達される。

【００２４】ここで、図３にプリチャージ・グローバル
入出力回路３６_１の構成の一例を示す。プリチャージ・
グローバル入出力回路３６_１は、プリチャージ・グロー
バル信号ＰＧ_０を反転するインバータ３７_１と、インバ
ータ３７_１の出力信号を反転するインバータ３８_１と、
インバータ３７_１の出力信号によりオンして一対のグロ
ーバル入出力線２６_１を短絡するＮチャネルのＦＥＴ３
９_１と、インバータ３８_１の出力信号によりオンして一
対のグローバル入出力線２６_１を短絡するＰチャネルの
ＦＥＴ４０_１と、インバータ３７_１の出力信号によりオ
ンして一対のグローバル入出力線２６_１の一方に電源電
圧を印加するＮチャネルのＦＥＴ４１_１と、インバータ
３７_１の出力信号によりオンして一対のグローバル入出
力線２６ _１の他方に電源電圧を印加するＮチャネルのＦ
ＥＴ４２_１とから概略構成されている。なお、プリチャ
ージ・グローバル入出力回路３６_２の構成については、
各構成要素の添え字が異なると共に、入出力される信号
の添え字が異なる以外はプリチャージ・グローバル入出
力回路３６_１の構成と同一であるので、その説明を省略
する。

【００２５】図１に示すグローバル入出力線２６_１及び
２６_２は、バンク２５_１及び２５_２に共通して設けら
れ、ローカル入出力線３４_１〜３４_８により伝達された
データをそれぞれ入出力アンプ２８_１及び２８_２へ伝達
すると共に、入出力アンプ２８ _１及び２８_２からのデー
タをそれぞれローカル入出力線３４_１〜３４_８へ伝達す
る。スイッチ線２７_１ａ、２７_１ｂ、２７_２ａ及び２７
_２ｂは、グローバル入出力線２６_１及び２６_２に平行
に、かつ、２分割されたメモリセル・アレイ３１_１及び
３１_２に対応して配設され、周辺回路ブロック２４_１を
構成する第２カラム制御部５０_１から供給されるスイッ
チ信号ＳＷ_０及びＳＷ_１（添え字はバンク２５_１〜２５
_８に対応して、０〜７をとる。）を伝達する。スイッチ
信号ＳＷ_０及びＳＷ_１は、バンク２５_１に対するアクセ
スとバンク２５_２に対するアクセスとの切り換え時に、
対応するグローバル入出力線２６_１及び２６_２とそれぞ
れに直交するローカル入出力線３４_１〜３４_８とを接続
するための信号である。入出力アンプ２８_１及び２８_２
は、バンク２５_１及び２５_２に共通して設けられ、バン
ク選択回路２９_１から供給されるカラムマルチ選択遅延
信号ＹＭＤ_０（添え字はバンクブロック２３_１〜２３_４
に対応して、０〜３をとる。）により活性化されて、セ
ンスアンプ３３_１〜３３_４において検知増幅され、ロー
カル入出力線３４_１〜３４_８及びグローバル入出力線２
６_１及び２６_２を介して供給されたデータを増幅するデ
ータアンプと、同じくカラムマルチ選択遅延信号ＹＭＤ
_０により活性化されて、データ入出力回路２９_１からデ
ータ入出力バス３０_１及び３０_２を介して供給されたデ
ータを増幅するライトアンプとから概略構成されてい
る。

【００２６】バンク選択回路２９_１は、バンク２５_１及
び２５_２に共通して設けられ、周辺回路ブロック２２を
構成するイネーブル回路１１３_１及び１１３_２から供給
されるイネーブル信号ＰＮ_０及びＰＮ_１に基づいて、カ
ラムデコーダ群３５_１及び３５_２を構成する複数のカラ
ムデコーダを制御するためのカラム選択信号ＹＳ_０〜Ｙ
Ｓ_７及び、カラムマルチ選択遅延信号ＹＭＤ_０〜ＹＭＤ
_３を生成する。ここで、図４にバンク選択回路２９_１の
構成の一例を示す。バンク選択回路２９_１は、イネーブ
ル信号ＰＮ_０を緩衝してカラム選択信号ＹＳ_０として出
力するバッファ４３_１と、イネーブル信号ＰＮ_１を緩衝
してカラム選択信号ＹＳ_１として出力するバッファ４４
_１と、イネーブル信号ＰＮ_０とイネーブル信号ＰＮ_１と
の論理和を取るオアゲート４５_１と、カラムデコーダ群
３５_１及び３５_２を構成する複数のカラムデコーダにお
ける遅延（スキューずれ）を相殺するために、オアゲー
ト４５_１の出力信号を所定時間遅延する遅延素子４６_１
と、遅延素子４６ _１の出力信号を緩衝してカラムマルチ
選択遅延信号ＹＭＤ_０として出力するバッファ４７_１と
から概略構成されている。

【００２７】周辺回路ブロック２４_１は、図２（１）に
示すように、ロウデコーダ群４８_１及び４８_２と、第１
カラム制御部４９_１と、第２カラム制御部５０_１及び５
０_２とから概略構成されている。第１カラム制御部４９
_１と、第２カラム制御部５０ _１及び５０_２とは、カラム
制御回路を構成している。ロウデコーダ群４８_１及び４
８_２は、それぞれメモリセル・アレイ３１_１及び３１_３
並びにメモリセル・アレイ３１_２及び３１_４の各ワード
線に対応して設けられ、図示せぬロウアドレス信号をデ
コードしてそれぞれメモリセル・アレイ３１_１及び３１
_３並びにメモリセル・アレイ３１_２及び３１_４の対応す
るワード線を選択状態とする複数のロウデコーダを有す
る。

【００２８】第１カラム制御部４９_１は、周辺回路ブロ
ック２２を構成するコントローラ１１３から供給され
る、例えば、"Ｈ"レベルの間ライトバースト期間中であ
ることを示すライトバースト信号ＷＢＴ_０（添え字はバ
ンク２５_１〜２５_８に対応して、０〜７をとり、１本の
グローバル入出力線２６に共通に接続された２個のバン
ク２５に付与された添え字と同一の添え字が付与された
２個のライトバースト信号ＷＢＴは、どちらかが代表し
て対応するバンク２５を制御する。）と、各種信号の発
生タイミングを規定するカラム・リリース信号ＹＲ
_０（添え字はバンク２５_１〜２５_８に対応して、０〜７
をとる。）とに基づいて、カラム・リリース信号ＹＲ_０
を所定期間遅延し反転したカラム・リリース遅延反転信
号ＹＲＤ_０（添え字はバンク２５_１〜２５_８に対応し
て、０〜７をとる。）と、カラム・リリース信号ＹＲ_０
の後部を示すカラム・リリース後部信号ＹＲＲ_０（添え
字はバンク２５_１〜２５_８に対応して、０〜７をと
る。）と、カラム・リリース信号ＹＲ_０の前部を示すカ
ラム・リリース前部信号ＹＲＦ_０（添え字はバンク２５
_１〜２５ _８に対応して、０〜７をとる。）とを生成する
と共に、ライトバースト信号ＷＢＴ_０が"Ｌ"レベルの場
合にカラム・リリース信号ＹＲ_０の中央部を示すカラム
・リリース中央部信号ＹＲＣ_０（添え字はバンク２５_１
〜２５_８に対応して、０〜７をとる。）を生成する。

【００２９】ここで、図５に第１カラム制御部４９_１の
構成の一例を示す。第１カラム制御部４９_１は、遅延素
子５１_１、５２_１、５３_１、５４_１、５５_１及び５６_１
と、インバータ５７_１、５８_１、５９_１、６０_１、６１
_１、６２_１、６３_１、６４_１、６５_１、６６_１及び６７
_１と、トランスファ・ゲート６８_１と、ナンドゲート６
９_１、７０_１及び７１_１とから概略構成されている。遅
延素子５３_１はカラム・リリース信号ＹＲ_０を時間Ｔ_１
遅延し、遅延素子５２_１は遅延素子５３_１の出力信号Ｓ
_１を所定時間遅延し、インバータ６３_１は遅延素子５２
_１の出力信号を反転してカラム・リリース遅延反転信号
ＹＲＤ_０として出力する。遅延素子５１ _１はカラム・リ
リース信号ＹＲ_０を所定時間遅延し、遅延素子５４_１は
遅延素子５３_１の出力信号を所定時間遅延し、インバー
タ６１_１は遅延素子５４_１の出力信号を反転し、遅延素
子５５_１はインバータ６１_１の出力信号Ｓ_２を所定時間
遅延し、インバータ６２_１は遅延素子５５_１の出力信号
を反転する。これにより、ナンドゲート６９_１は、遅延
素子５１_１の出力信号とインバータ６２_１の出力信号Ｓ
_３との論理積をとり反転して出力し、インバータ６４_１
は、ナンドゲート６９_１の出力信号を反転してカラム・
リリース後部信号ＹＲＲ_０として出力する。また、ナン
ドゲート７０_１は、遅延素子５１_１の出力信号とインバ
ータ６１_１の出力信号との論理積をとり反転してカラム
・リリース前部信号ＹＲＦ_０として出力する。インバー
タ５７_１はライトバースト信号ＷＢＴ_０を反転し、イン
バータ５８_１はカラム・リリース信号ＹＲ_０を反転す
る。これにより、トランスファ・ゲート６４_１は、カラ
ム・リリース信号ＹＲ_０又はインバータ５８_１の出力信
号によりオン／オフされ、インバータ５７_１の出力信号
を通過させる。インバータ５９_１はトランスファ・ゲー
ト６８_１の出力信号を反転し、インバータ６０_１はイン
バータ５９_１の出力信号を反転してインバータ５９_１に
供給し、インバータ６６_１はインバータ５９_１の出力信
号を反転し、遅延素子５６_１はナンドゲート７０_１の出
力信号を所定時間遅延し、インバータ６５_１は遅延素子
５６_１の出力信号を反転する。これにより、ナンドゲー
ト７１_１は、インバータ６６_１の出力信号とインバータ
６５_１の出力信号Ｓ_４との論理積をとり反転して出力
し、インバータ６７_１は、ナンドゲート７１_１の出力信
号を反転してカラム・リリース中央部信号ＹＲＣ_０とし
て出力する。

【００３０】また、図２（１）に示す第２カラム制御部
５０_１及び５０_２は、それぞれバンクブロック２３_１及
び２３_２に対応して設けられ、バンクブロック２３_１及
び２３_２を構成するバンク選択回路２９_１及び２９_２か
らそれぞれ供給されるカラム選択信号ＹＳ_０及びＹＳ_１
並びにＹＳ_２及びＹＳ_３（それぞれの添え字はバンク２
５_１〜２５_８に対応して、０〜７をとる。）と、外部か
ら供給されるモードレジスタセットのコマンドに対応し
て、周辺回路２２を構成するコントローラ１１３に設け
られ各種情報が一時保持されるモードレジスタをリセッ
トするためのモードレジスタ・リセット信号ＭＲＳと、
第１カラム制御部４９_１から供給される、カラム・リリ
ース遅延反転信号ＹＲＤ_０と、カラム・リリース後部信
号ＹＲＲ _０と、カラム・リリース前部信号ＹＲＦ_０と、
カラム・リリース中央部信号ＹＲＣ_０とに基づいて、ス
イッチ信号ＳＷ_０及びＳＷ_１と、外部から供給されるア
ドレス信号Ａ_０〜Ａ_ｋ（例えば、ｋ＝０〜１５）から生
成される内部アドレス信号ＹＰ_０〜ＹＰ_ｍ（例えば、ｋ
＝０〜１５の場合、ｍ＝０〜１２）をプリデコードした
カラム・プリデコード信号をラッチし、カラムデコーダ
群３５_１及び３５_２を構成する複数のカラムデコーダを
活性化するためのカラム・プリデコード・ラッチ信号Ｙ
ＰＴ_０及びＹＰＴ_１（それぞれの添え字はバンク２５_１
〜２５_８に対応して、０〜７をとる。）と、カラムデコ
ーダ群３５_１及び３５_２を構成する複数のカラムデコー
ダを不活性化するためのカラム選択反転信号ＹＳＢ_０及
びＹＳＢ_１（それぞれの添え字はバンク２５_１〜２５_８
に対応して、０〜７をとる。）と、データ読み出し時に
おいてアクセスを行う前にグローバル入出力線２６_１又
は２６_２を短絡してプリチャージ状態とするためのプリ
チャージ・グローバル信号ＰＧ_０とを生成する。

【００３１】ここで、図６に第２カラム制御部５０_１の
構成の一例を示す。第２カラム制御部５０_１は、インバ
ータ７２_１、７３_１、７４_１、７５_１、７６_１、７
７_１、７８_１、７９_１、８０_１、８１_１、８２_１、８３
_１、８４_１、８５_１、８６_１、８７_１、８８_１、８
９_１、９０_１、９１_１及び９２_１と、トランスファ・ゲ
ート９３_１、９４_１、９５_１及び９６_１と、ナンドゲー
ト９７_１、９８_１、９８_１、９９_１、１００_１、１０１
_１、１０２_１、１０３_１、１０４_１、１０５_１及び１０
６_１とから概略構成されている。インバータ７２_１はカ
ラム選択信号ＹＳ_０を反転し、インバータ７３_１はカラ
ム選択信号ＹＳ_１を反転し、インバータ７４_１はカラム
・リリース遅延反転信号ＹＲＤ_０を反転する。これによ
り、トランスファ・ゲート９３_１及び９４_１は、カラム
・リリース遅延反転信号ＹＲＤ_０又はインバータ７４_１
の出力信号によりオン／オフされ、それぞれインバータ
７２_１及び７３_１の出力信号を通過させる。インバータ
７５_１はモードレジスタ・リセット信号ＭＲＳを反転
し、インバータ７６_１はトランスファ・ゲート９３_１の
出力信号を反転し、インバータ７９_１はトランスファ・
ゲート９４_１の出力信号を反転する。これにより、ナン
ドゲート９７_１は、インバータ７６_１の出力信号とイン
バータ７５_１の出力信号との論理積をとり反転してイン
バータ７９_１に供給し、ナンドゲート９８_１は、インバ
ータ７９_１の出力信号とインバータ７５_１の出力信号と
の論理積をとり反転してインバータ７９_１に供給する。
インバータ７７_１はインバータ７６_１の出力信号を反転
し、インバータ７８_１はインバータ７７_１の出力信号を
反転してスイッチ信号ＳＷ_０として出力する。インバー
タ８０_１はインバータ７９_１の出力信号を反転し、イン
バータ８１_１はインバータ８０_１の出力信号を反転して
スイッチ信号ＳＷ_１として出力する。

【００３２】インバータ８２_１はカラム・リリース前部
信号ＹＲＦ_０を反転し、トランスファ・ゲート９５_１及
び９６_１は、カラム・リリース前部信号ＹＲＦ_０又はイ
ンバータ８２_１の出力信号によりオン／オフされ、それ
ぞれインバータ７２_１及び７３_１の出力信号を通過させ
る。インバータ８３_１はトランスファ・ゲート９５_１の
出力信号を反転し、インバータ８４_１はトランスファ・
ゲート９６_１の出力信号を反転する。これにより、ナン
ドゲート９９_１は、インバータ８３_１の出力信号とイン
バータ７５_１の出力信号との論理積をとり反転してイン
バータ８３_１に供給し、ナンドゲート１００_１は、イン
バータ８４_１の出力信号とインバータ７５_１の出力信号
との論理積をとり反転してインバータ８４_１に供給す
る。ナンドゲート１０３_１は、カラム・リリース後部信
号ＹＲＲ_０とインバータ８３_１の出力信号との論理積を
とり反転して出力し、インバータ８５_１は、ナンドゲー
ト１０３_１の出力信号を反転してカラム・プリデコード
・ラッチ信号ＹＰＴ_０として出力する。また、ナンドゲ
ート１０４_１は、カラム・リリース後部信号ＹＲＲ_０と
インバータ８４_１の出力信号との論理積をとり反転して
カラム・プリデコード・ラッチ信号ＹＰＴ_１として出力
する。

【００３３】ナンドゲート１０５_１はインバータ８３_１
の出力信号とインバータ８２_１の出力信号との論理積を
とり反転して出力し、インバータ８７_１はナンドゲート
１０５_１の出力信号を反転し、インバータ８８_１は、イ
ンバータ８７_１の出力信号を反転してカラム選択反転信
号ＹＳＢ_０として出力する。また、ナンドゲート１０６
_１はインバータ８４_１の出力信号とインバータ８２_１の
出力信号との論理積をとり反転して出力し、インバータ
８９_１はナンドゲート１０６_１の出力信号を反転し、イ
ンバータ９０_１は、インバータ８９_１の出力信号を反転
してカラム選択反転信号ＹＳＢ_１として出力する。ナン
ドゲート１０１_１は、インバータ７２_１の出力信号とイ
ンバータ７３_１の出力信号との論理積をとり反転して出
力し、ナンドゲート１０２_１は、ナンドゲート１０２_１
の出力信号とカラム・リリース中央部信号ＹＲＣ_０との
論理積をとり反転して出力し、インバータ９１_１はナン
ドゲート１０２_１の出力信号を反転し、インバータ９２
_１はインバータ９１_１の出力信号を反転してプリチャー
ジ・グローバル信号ＰＧ_０として出力する。

【００３４】なお、上記した回路構成では、カラム・プ
リデコード・ラッチ信号ＹＰＴ_０及びＹＰＴ_１、カラム
選択反転信号ＹＳＢ_０及びＹＳＢ_１並びにスイッチ信号
ＳＷ _０及びＳＷ_１をそれぞれバンク２５に対応して一対
一で生成する例を示したが、バンク信号を扱うアドレス
信号がその領域に存在する場合、どちらか一方で代表す
ることが可能である。その場合、カラム選択信号ＹＳ_０
とカラム選択信号ＹＳ _１との論理和をとった信号と、バ
ンクに関するアドレスとに基づいて、カラム・プリデコ
ード・ラッチ信号ＹＰＴ_０又はＹＰＴ_１、カラム選択反
転信号ＹＳＢ_０又はＹＳＢ_１並びにスイッチ信号ＳＷ_０
又はＳＷ_１を生成すれば良い。このような構成によれ
ば、バス配線と回路を削減することができる。後述する
第２及び第３の実施例においても同様である。また、第
２カラム制御部５０_２の構成については、各構成要素の
添え字が異なると共に、入出力される信号の添え字が異
なる以外は第２カラム制御部５０_１の構成と同一である
ので、その説明を省略する。

【００３５】また、周辺回路ブロック２２は、図１に示
すように、バンクデコーダ１１１_１〜１１１_８（バンク
デコーダ１１１_３〜１１１_８は図示略）と、イネーブル
回路１１２_１〜１１２_８（イネーブル回路１１２_３〜１
１２_８は図示略）と、コントローラ１１３と、データ入
出力回路１１４_１と、データ入出力バス１１５_１及び１
１５_２とから概略構成されている。バンクデコーダ１１
１_１〜１１１_８は、バンク２５_１〜２５_８に対応して設
けられ、外部から供給されるアドレス信号Ａ_０〜Ａ
_ｋ（例えば、ｋ＝０〜１５）から生成されるバンク選択
信号ＢＳ_０〜ＢＳ_２（例えば、ｋ＝０〜１５の場合、ｎ
＝０〜２）と、バンク選択信号ＢＳ_０〜ＢＳ_２を反転し
た信号／ＢＳ_０〜／ＢＳ _２とをデコードして、対応する
バンク２５_１〜２５_８が選択された場合には、その旨を
示す選択決定信号ＳＤ_０〜ＳＤ_７を出力する。イネーブ
ル回路１１２_１〜１１２_８は、バンク２５_１〜２５_８に
対応して設けられ、対応するバンクデコーダ１１１_１〜
１１１_８から出力された選択決定信号ＳＤ_０〜ＳＤ_７に
基づいて、対応するバンク２５_１〜２５_８を活性化させ
るためのイネーブル信号ＰＮ_０〜ＰＮ_７を生成して出力
する。コントローラ１１３は、外部から供給される各種
情報が一時保持され、モードレジスタ・リセット信号Ｍ
ＲＳによりリセットされるモードレジスタを有すると共
に、各種信号の発生タイミングを規定するカラム・リリ
ース信号ＹＲ_０〜ＹＲ_７（添え字はバンク２５_１〜２５
_８に対応している。）等を、外部クロックに同期した一
定遅延量を持った内部クロックを基準に生成する。デー
タ入出力回路１１４_１は、バンク２５_１及び２５_２に共
通して設けられ、データ入出力端子ＤＱ_０（添え字はバ
ンクブロック２３_１〜２３_４に対応して、０〜３をと
る。）より入力されたデータをデータ入出力バス１１５
_１及び１１５ _２を介して入出力アンプ２８_１及び２８_２
へ供給すると共に、入出力アンプ２８ _１及び２８_２から
データ入出力バス１１５_１及び１１５_２を介して供給さ
れたデータをデータ入出力端子ＤＱ_０より順次出力す
る。なお、複数ビットからなるデータ入出力端子ＤＱ_０
とデータ入出力バス１１５_１及び１１５_２との接続関係
及び、データ入出力バス１１５_１及び１１５_２とデータ
入出力回路１１４_１との接続関係は、上記形態以外に
も、メモリセル・アレイ３１の構成やグローバル入出力
線２６の構成に応じて様々な形態があるが、この実施例
とは直接関係しないので、その説明を省略する。

【００３６】次に、上記構成の半導体記憶装置の動作に
ついて、図７〜図１０に示すタイミング・チャートを参
照して説明する。まず、バンク２５_１に対するアクセス
とバンク２５_２に対するアクセスとの間に時間的な隔た
りがある場合（これをギャップがあると呼ぶ）のバンク
２５_１へのデータ書き込み動作及びバンク２５_２からの
データ読み出し動作について、図７及び図８に示すタイ
ミング・チャートを参照して説明する。クロックＣＬＫ
の第１のサイクルの立ち上がり（図７（２）参照）に同
期して、ＣＰＵ（中央処理装置）やメモリ・コントロー
ル・ユニット（何れも図示略）等の外部から供給された
データ書き込みのためのライトコマンドＷＲ（図７
（１）参照）及びアドレス信号Ａ_０〜Ａ_１５が取り込ま
れると、内部アドレス信号ＹＰ_０〜ＹＰ_１２（図７
（３）参照）、バンク２５_１を選択するためのバンク選
択信号ＢＳ_０〜ＢＳ_２及び内部コマンド信号ＲＷＣＭＤ
（図７（４）参照）が生成される。これ以降、このライ
トコマンドＷＲが入力されたクロックＣＬＫの立ち上が
りエッジを起点としたサイクルを第１のサイクルとして
説明する。これにより、バンクデコーダ１１１_１は、バ
ンク選択信号ＢＳ_０〜ＢＳ_２と、バンク選択信号ＢＳ_０
〜ＢＳ_２を反転した信号／ＢＳ_０〜／ＢＳ_２とをデコー
ドして、対応するバンク２５_１が選択された旨を示す選
択決定信号ＳＤ_０を出力する（図７には示さず）ので、
イネーブル回路１１２_１は、対応するバンクデコーダ１
１１_１から出力された選択決定信号ＳＤ_０に基づいて、
対応するバンク２５_１を活性化させるためのイネーブル
信号ＰＮ_０を生成して、クロックＣＬＫの第３のサイク
ルの立ち上がり（図７（２）参照）に同期して供給され
る内部コマンド信号ＲＷＣＭＤ（図７（４）参照）に同
期して、出力する（図７（５）参照）。なお、従来、第
１のサイクルの立ち上がりでも同様である。したがっ
て、バンク選択回路２９_１において、バッファ４３_１よ
りカラム選択信号ＹＳ_０が出力される（図７（７）参
照）と共に、所定時間後バッファ４７_１よりカラムマル
チ選択遅延信号ＹＭＤ_０が出力される（図７（９）参
照）。また、コントローラ１１３は、カラム・リリース
信号ＹＲ_０やライトバースト信号ＷＢＴ_０等を生成す
る。なお、この実施例では、説明を簡単にするために、
この実施例と直接関係しない他の制御信号や入力信号、
回路等は省略し、イネーブル回路１１２及びコントロー
ラ１１３のみを示している。

【００３７】一方、外部から供給され、データ入出力端
子ＤＱ_０より入力されたデータをデータ入出力回路１１
４_１がデータ入出力バス１１５_１又は１１５_２を介して
入出力アンプ２８_１又は２８_２へ供給するので、入出力
アンプ２８_１又は２８_２を構成するライトアンプ等は、
バンク選択回路２９_１から供給されたカラムマルチ選択
遅延信号ＹＭＤ_０（図７（９）参照）により活性化され
て、データ入出力回路１１４_１からデータ入出力バス１
１５_１又は１１５_２を介して供給されたデータを増幅し
た後、グローバル入出力線２６_１又は２６_２へ伝達す
る。また、第１カラム制御部４９_１は、コントローラ１
１３から供給された、例えば、"Ｈ"レベルのライトバー
スト信号ＷＢＴ_０と、カラム・リリース信号ＹＲ_０（図
８（１）参照）とに基づいて、カラム・リリース遅延反
転信号ＹＲＤ_０（図８（３）参照）と、カラム・リリー
ス後部信号ＹＲＲ_０（図８（７）参照）と、カラム・リ
リース前部信号ＹＲＦ_０（図８（６）参照）とを生成す
る。なお、ライトバースト信号ＷＢＴ_０が"Ｈ"レベルで
あるので、カラム・リリース中央部信号ＹＲＣ_０は"Ｌ"
レベルのままであり、図８（９）に示す波形とはならな
い。カラム・リリース中央部信号ＹＲＣ_０が図８（９）
に示す波形となるのは、データ読み出し時である。これ
により、第２カラム制御部５０_１において、バンク選択
回路２９_１から供給されたカラム選択信号ＹＳ_０がカラ
ム・リリース遅延反転信号ＹＲＤ_０によってラッチさ
れ、スイッチ信号ＳＷ_０が出力されると共に、カラム・
リリース前部信号ＹＲＦ_０に基づいて、カラムデコーダ
群３５_１又は３５_２を構成する複数のカラムデコーダを
不活性化するためのカラム選択反転信号ＹＳＢ_０が解除
される一方、カラムデコーダ群３５_１又は３５_２を構成
する複数のカラムデコーダを活性化するためのカラム・
プリデコード・ラッチ信号ＹＰＴ_０が生成される。な
お、カラム・リリース中央部信号ＹＲＣ_０が"Ｌ"レベル
のままであるので、プリチャージ・グローバル信号ＰＧ
_０は"Ｈ"レベルのままである。

【００３８】したがって、スイッチ信号ＳＷ_０に基づい
て、バンク２５_１が選択され、グローバル入出力線２６
_１又は２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_８とが接続されると共に、カラム選択信号Ｙ
Ｓ_０に基づいて、カラムデコーダ群３５_１又は３５_２を
構成するプリデコーダにより、プリデコードされた信号
が、カラムデコーダ群３５_１又は３５_２を構成するメイ
ンデコーダでデコードされ、カラム選択スイッチの出力
となる。このカラム選択スイッチ、例えば、ＣＳＬ_１０
〜ＣＳＬ_１３が順次ここでは選択されたとすると、対応
するビット線のセンスアンプ３３が選択される（図７
（１０）参照）。これにより、グローバル入出力線２６
_１又は２６_２上を伝達されたデータは、ローカル入出力
線３４_１〜３４_８のいずれかを介してメモリセル・アレ
イ３１_１の選択されたメモリセルへ伝達される。なお、
ワードドライバ３２_１及びロウデコーダ群４８_１の動作
については、この実施例とは直接関係ないので、その説
明を省略する。以上説明した動作により、バンク２５_１
の選択されたメモリセルにデータが書き込まれるのであ
る。

【００３９】次に、クロックＣＬＫの第８のサイクルの
立ち上がり（図７（２）参照）に同期して、外部から供
給されたデータ読み出しのためのリードコマンドＲＤ
（図７（１）参照）及びアドレス信号Ａ_０〜Ａ_１５が取
り込まれると、内部アドレス信号ＹＰ_０〜ＹＰ_１２（図
７（３）参照）、バンク２５_２を選択するためのバンク
選択信号ＢＳ_０〜ＢＳ_２及び内部コマンド信号ＲＷＣＭ
Ｄ（図７（４）参照）が生成される。これにより、バン
クデコーダ１１１_２は、バンク選択信号ＢＳ_０〜ＢＳ_２
と、バンク選択信号ＢＳ_０〜ＢＳ_２を反転した信号／Ｂ
Ｓ_０〜／ＢＳ_２とをデコードして、対応するバンク２５
_２が選択された旨を示す選択決定信号ＳＤ _１を出力する
（図７には示さず）ので、イネーブル回路１１２_２は、
対応するバンクデコーダ１１１_２から出力された選択決
定信号ＳＤ_１に基づいて、対応するバンク２５_２を活性
化させるためのイネーブル信号ＰＮ_１を生成して、クロ
ックＣＬＫの第８のサイクルの立ち上がり（図７（２）
参照）に同期して供給される内部コマンド信号ＲＷＣＭ
Ｄ（図７（４）参照）に同期して、出力する（図７
（６）参照）。したがって、バンク選択回路２９_１にお
いて、バッファ４４_１よりカラム選択信号ＹＳ_１が出力
される（図７（８）参照）と共に、所定時間後バッファ
４７_１よりカラムマルチ選択遅延信号ＹＭＤ_０が出力さ
れる（図７（９）参照）。また、コントローラ１１３
は、カラム・リリース信号ＹＲ_０やライトバースト信号
ＷＢＴ_０等を生成する。

【００４０】一方、第１カラム制御部４９_１において
は、コントローラ１１３から供給された、例えば、"Ｌ"
レベルのライトバースト信号ＷＢＴ_０と、カラム・リリ
ース信号ＹＲ_０とに基づいて、カラム・リリース遅延反
転信号ＹＲＤ_０と、カラム・リリース後部信号ＹＲＲ_０
と、カラム・リリース前部信号ＹＲＦ_０と、カラム・リ
リース中央部信号ＹＲＣ_０とを生成する。これにより、
第２カラム制御部５０_１において、バンク選択回路２９
_１から供給されたカラム選択信号ＹＳ_１がカラム・リリ
ース遅延反転信号ＹＲＤ_０によってラッチされ、スイッ
チ信号ＳＷ_１が出力されると共に、カラム・リリース前
部信号ＹＲＦ_０に基づいて、カラム選択反転信号ＹＳＢ
_０が解除される一方、カラム・プリデコード・ラッチ信
号ＹＰＴ_０が生成され、さらに、ワンショットだけ、例
えば、"Ｌ"レベルとなるプリチャージ・グローバル信号
ＰＧ_０が生成される。

【００４１】したがって、スイッチ信号ＳＷ_１に基づい
て、バンク２５_２が選択され、グローバル入出力線２６
_１又は２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_８とが接続されるが、プリチャージ・グロー
バル信号ＰＧ_０が"Ｌ"レベルになる期間だけ、プリチャ
ージ・グローバル入出力回路３６_１又は３６_２により、
グローバル入出力線２６_１又は２６_２が短絡され、グロ
ーバル入出力線２６_１又は２６_２がプリチャージ状態と
される。また、カラム選択信号ＹＳ_０に基づいて、カラ
ムデコーダ群３５_１又は３５_２を構成するプリデコーダ
により、プリデコードされた信号が、カラムデコーダ群
３５_１又は３５_２を構成するメインデコーダでデコード
され、カラム選択スイッチの出力となる。このカラム選
択スイッチ、例えば、ＣＳＬ_２０及びＣＳＬ_２１が順次
ここでは選択されたとすると、対応するビット線のセン
スアンプ３３_３又は３３_４が選択される（図７（１１）
参照）。これにより、センスアンプ３３_３又は３３_４が
メモリセル・アレイ３１_２の選択された行に接続されて
いるメモリセルからビット線上に読み出されたデータを
検知して増幅するので、検知増幅されたデータは、ロー
カル入出力線３４_５〜３４_８及びグローバル入出力線２
６_１又は２６_２を介して入出力アンプ２８_１又は２８_２
へ伝達される。入出力アンプ２８_１又は２８_２を構成す
るデータアンプ等は、バンク選択回路２９_１から供給さ
れたカラムマルチ選択遅延信号ＹＭＤ _０（図７（９）参
照）により活性化されているので、供給されたデータを
増幅した後、データ入出力バス１１５_１又は１１５_２を
介してデータ入出力回路１１４ _１へ伝達する。したがっ
て、データ入出力回路１１４_１は、供給されたデータを
データ入出力端子ＤＱ_０より順次出力する。なお、ワー
ドドライバ３２_２及びロウデコーダ群４８_２の動作につ
いては、この実施例とは直接関係ないので、その説明を
省略する。以上説明した動作により、バンク２５_２の選
択されたメモリセルからデータが読み出されるのであ
る。

【００４２】次に、バンク２５_１に対するアクセスとバ
ンク２５_２に対するアクセスとの間にギャップがなく、
バンク２５_１及び２５_２からデータを連続して読み出す
動作について、図９及び図１０に示すタイミング・チャ
ートを参照して説明する。基本的な動作については、上
記したギャップがある場合と同様であるが、ギャップが
ないために、カラムマルチ選択遅延信号ＹＭＤ_０は、図
９（９）及び図１０（３）に示すように、連続してアク
ティブとなっている。なお、図９（９）においては、バ
ンク２５_１に対するアクセスからバンク２５_２に対する
アクセスへの切り換えをわかりやすくするために、切り
換え時をマークで示しているが、実際はアクティブのま
まである。図９（１）に示すように、リードコマンドＲ
Ｄが連続し、バンク２５_１及び２５_２からデータを連続
して読み出す場合、スイッチ信号ＳＷ_０又はＳＷ_１によ
るバンク２５_１に対するアクセスからバンク２５_２に対
するアクセスへの切り換え時に発生するスキューずれな
どが原因で一対のグローバル入出力線２６_１又は２６_２
の短絡が不十分であると、メモリセルから読み出され、
センスアンプ３３_１〜３３_４のいずれかによって増幅さ
れつつあるデータを高速で読み出すことが困難となる。
そこで、この実施例においては、図１０（９）、（１
２）及び（１３）に示すように、プリチャージ・グロー
バル信号ＰＧ_０が"Ｌ"レベルの期間中に、スイッチ信号
ＳＷ_０からスイッチ信号ＳＷ_１へ切り換えて一対のグロ
ーバル入出力線２６_１又は２６_２の短絡を十分に行うよ
うにしている。

【００４３】このように、この例の構成によれば、グロ
ーバル入出力線２６_１及び２６_２を上下に配置されたバ
ンク２５_１及び２５_２に共通して設けると共に、バンク
選択回路２９_１においてイネーブル信号ＰＮ_０及びＰＮ
_１の論理和をとった信号からカラムマルチ選択遅延信号
ＹＭＤ_０を生成するようにしたので、カラムマルチ選択
遅延信号ＹＭＤ_０をバンク毎に生成する場合に比べて配
線数を削減することができる。また、この例の構成によ
れば、リードコマンドＲＤが連続し、バンク２５_１及び
２５_２からデータを連続して読み出す場合、プリチャー
ジ・グローバル信号ＰＧ_０が"Ｌ"レベルの期間中に、ス
イッチ信号ＳＷ_０からスイッチ信号ＳＷ_１へ切り換えて
一対のグローバル入出力線２６_１又は２６_２の短絡を十
分に行っているので、データの読み出しを高速で行うこ
とができる。

【００４４】Ｂ．第２の実施例 次に、第２の実施例について説明する。図１１はこの発
明の第２の実施例である半導体記憶装置の要部の電気的
構成を示すブロック図である。この図において、図１の
各部に対応する部分には同一の符号を付け、その説明を
省略する。この図に示す半導体記憶装置においては、図
１に示すバンクブロック２３_１に代えて、バンクブロッ
ク１２１_１が新たに設けられている。なお、この実施例
の半導体記憶装置においては、バンクブロック１２１_１
及びバンクブロック１２１_２（図示しないがバンクブロ
ック１２１_１と各構成要素の添え字が異なると共に、入
出力される信号やデータの添え字が異なる以外は同一構
成）以外の機能ブロック２１_１の構成は図２（１）に示
す機能ブロック２１_１の構成と略同様であり、また、チ
ップレイアウトについても、第１の実施例と同様、図２
（２）に示すような４個のバンクブロックから構成され
ている。ただし、第２カラム制御部５０_１は、後述する
ように、バンク選択回路１２２_１がカラム選択信号ＹＳ
_０及びＹＳ_１に代えて、カラムマルチ選択信号ＹＭＳ_０
だけを生成するので、それに対応して図６に示す回路の
うち、カラム選択信号ＹＳ_０に関する構成要素はそのま
まカラムマルチ選択信号ＹＭＳ_０に関する構成要素に流
用されるが、カラム選択信号ＹＳ_１に関する構成要素は
不要であり、除去される。

【００４５】バンクブロック１２１_１が図１に示すバン
クブロック２３_１と異なる点は、バンク選択回路２９_１
に代えて、バンク選択回路１２２_１が新たに設けられて
いる点である。ここで、図１２にバンク選択回路１２２
_１の構成についてのブロック図を示す。この図におい
て、図４の各部に対応する部分には同一の符号を付け、
その説明を省略する。バンク選択回路１２２_１がバンク
選択回路２９_１と異なる点は、バッファ４３_１及び４４
_１に代えて、オアゲート４５_１の出力信号を緩衝してカ
ラムマルチ選択信号ＹＭＳ_０として出力するバッファ１
２３_１が新たに設けられている点である。

【００４６】次に、上記構成の半導体記憶装置の動作に
ついて、図１３及び図１４に示すタイミング・チャート
を参照して説明する。まず、バンク２５_１に対するアク
セスとバンク２５_２に対するアクセスとの間にギャップ
がある場合のバンク２５_１へのデータ書き込み動作及び
バンク２５_２からのデータ読み出し動作について、図１
３に示すタイミング・チャートを参照して説明する。ク
ロックＣＬＫの第１のサイクルの立ち上がり（図１３
（２）参照）に同期して、外部から供給されたライトコ
マンドＷＲ（図１３（１）参照）及びアドレス信号Ａ_０
〜Ａ_１５が取り込まれると、内部アドレス信号ＹＰ_０〜
ＹＰ_１２（図１３（３）参照）、バンク２５_１を選択す
るためのバンク選択信号ＢＳ_０〜ＢＳ_２及び内部コマン
ド信号ＲＷＣＭＤ（図１３（４）参照）が生成される。
これ以降、このライトコマンドＷＲが入力されたクロッ
クＣＬＫの立ち上がりエッジを起点としたサイクルを第
１のサイクルとして説明する。これにより、バンクデコ
ーダ１１１_１は、バンク選択信号ＢＳ_０〜ＢＳ_２と、バ
ンク選択信号ＢＳ_０〜ＢＳ _２を反転した信号／ＢＳ_０〜
／ＢＳ_２とをデコードして、選択決定信号ＳＤ_０を出力
する（図１３には示さず）ので、イネーブル回路１１２
_１は、対応するバンクデコーダ１１１_１から出力された
選択決定信号ＳＤ_０に基づいて、イネーブル信号ＰＮ_０
を生成して、クロックＣＬＫの第３のサイクルの立ち上
がり（図１３（２）参照）に同期して供給される内部コ
マンド信号ＲＷＣＭＤ（図１３（４）参照）に同期し
て、出力する（図１３（５）参照）。なお、従来、第１
のサイクルの立ち上がりでも同様である。したがって、
バンク選択回路１２２_１において、バッファ１２３_１よ
りカラムマルチ選択信号ＹＭＳ_０が出力される（図１３
（７）参照）と共に、所定時間後バッファ４７_１よりカ
ラムマルチ選択遅延信号ＹＭＤ_０が出力される（図１３
（８）参照）。また、コントローラ１１３は、カラム・
リリース信号ＹＲ_０やライトバースト信号ＷＢＴ_０等を
生成する。なお、この実施例では、説明を簡単にするた
めに、この実施例と直接関係しない他の制御信号や入力
信号、回路等は省略し、イネーブル回路１１２及びコン
トローラ１１３のみを示している。

【００４７】一方、外部から供給され、データ入出力端
子ＤＱ_０より入力されたデータをデータ入出力回路１１
４_１がデータ入出力バス１１５_１又は１１５_２を介して
入出力アンプ２８_１又は２８_２へ供給するので、入出力
アンプ２８_１又は２８_２を構成するライトアンプ等は、
バンク選択回路１２２_１から供給されたカラムマルチ選
択遅延信号ＹＭＤ_０（図１３（８）参照）により活性化
されて、データ入出力回路１１４_１からデータ入出力バ
ス１１５_１又は１１５_２を介して供給されたデータを増
幅した後、グローバル入出力線２６_１又は２６_２へ伝達
する。また、第１カラム制御部４９_１は、コントローラ
１１３から供給された、例えば、"Ｈ"レベルのライトバ
ースト信号ＷＢＴ_０と、カラム・リリース信号ＹＲ_０と
に基づいて、カラム・リリース遅延反転信号ＹＲＤ
_０と、カラム・リリース後部信号ＹＲＲ_０と、カラム・
リリース前部信号ＹＲＦ_０とを生成する。なお、ライト
バースト信号ＷＢＴ_０が"Ｈ"レベルであるので、カラム
・リリース中央部信号ＹＲＣ_０は"Ｌ"レベルのままであ
る。これにより、第２カラム制御部５０_１において、バ
ンク選択回路１２２_１から供給されたカラムマルチ選択
信号ＹＭＳ_０がカラム・リリース遅延反転信号ＹＲＤ_０
によってラッチされ、スイッチ信号ＳＷ_０が出力される
と共に、カラム・リリース前部信号ＹＲＦ_０に基づい
て、カラム選択反転信号ＹＳＢ_０が解除される一方、カ
ラム・プリデコード・ラッチ信号ＹＰＴ_０が生成され
る。なお、カラム・リリース中央部信号ＹＲＣ_０が"Ｌ"
レベルのままであるので、プリチャージ・グローバル信
号ＰＧ_０は"Ｈ"レベルのままである。

【００４８】したがって、スイッチ信号ＳＷ_０に基づい
て、バンク２５_１が選択され、グローバル入出力線２６
_１又は２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_８とが接続されると共に、カラムマルチ選択
信号ＹＭＳ_０に基づいて、カラムデコーダ群３５_１又は
３５_２を構成するプリデコーダにより、プリデコードさ
れた信号が、カラムデコーダ群３５_１又は３５_２を構成
するメインデコーダでデコードされ、カラム選択スイッ
チの出力となる。このカラム選択スイッチ、例えば、Ｃ
ＳＬ_１０〜ＣＳＬ_１３が順次ここでは選択されたとする
と、対応するビット線のセンスアンプ３３が選択される
（図１３（９）参照）。これにより、グローバル入出力
線２６_１又は２６_２上を伝達されたデータは、ローカル
入出力線３４_１〜３４_８を介してメモリセル・アレイ３
１_１の選択されたメモリセルへ伝達される。なお、ワー
ドドライバ３２_１及びロウデコーダ群４８_１の動作につ
いては、この実施例とは直接関係ないので、その説明を
省略する。以上説明した動作により、バンク２５_１の選
択されたメモリセルにデータが書き込まれるのである。

【００４９】次に、クロックＣＬＫの第８のサイクルの
立ち上がり（図１３（２）参照）に同期して、外部から
供給されたリードコマンドＲＤ（図１３（１）参照）及
びアドレス信号Ａ_０〜Ａ_１５が取り込まれると、内部ア
ドレス信号ＹＰ_０〜ＹＰ_１２（図１３（３）参照）、バ
ンク２５_２を選択するためのバンク選択信号ＢＳ_０〜Ｂ
Ｓ_２及び内部コマンド信号ＲＷＣＭＤ（図１３（４）参
照）が生成される。これにより、バンクデコーダ１１１
_２は、バンク選択信号ＢＳ_０〜ＢＳ_２と、バンク選択信
号ＢＳ_０〜ＢＳ_２を反転した信号／ＢＳ_０〜／ＢＳ_２と
をデコードして、選択決定信号ＳＤ_１を出力する（図１
３には示さず）ので、イネーブル回路１１２_２は、対応
するバンクデコーダ１１１_２から出力された選択決定信
号ＳＤ_１に基づいて、イネーブル信号ＰＮ_１を生成し
て、クロックＣＬＫの第８のサイクルの立ち上がり（図
１３（２）参照）に同期して供給される内部コマンド信
号ＲＷＣＭＤ（図１３（４）参照）に同期して、出力す
る（図１３（６）参照）。したがって、バンク選択回路
１２２_１において、バッファ１２３_１よりカラムマルチ
選択信号ＹＭＳ_０が出力される（図１３（７）参照）と
共に、所定時間後バッファ４７_１よりカラムマルチ選択
遅延信号ＹＭＤ_０が出力される（図１３（８）参照）。
また、コントローラ１１３は、カラム・リリース信号Ｙ
Ｒ_０やライトバースト信号ＷＢＴ_０等を生成する。

【００５０】一方、第１カラム制御部４９_１において
は、コントローラ１１３から供給された、例えば、"Ｌ"
レベルのライトバースト信号ＷＢＴ_０と、カラム・リリ
ース信号ＹＲ_０とに基づいて、カラム・リリース遅延反
転信号ＹＲＤ_０と、カラム・リリース後部信号ＹＲＲ_０
と、カラム・リリース前部信号ＹＲＦ_０と、カラム・リ
リース中央部信号ＹＲＣ_０とを生成する。これにより、
第２カラム制御部５０_１において、バンク選択回路１２
２_１から供給されたカラムマルチ選択信号ＹＭＳ _０がカ
ラム・リリース遅延反転信号ＹＲＤ_０によってラッチさ
れ、スイッチ信号ＳＷ_１が出力されると共に、カラム・
リリース前部信号ＹＲＦ_０に基づいて、カラム選択反転
信号ＹＳＢ_０が解除される一方、カラム・プリデコード
・ラッチ信号ＹＰＴ_０が生成され、さらに、ワンショッ
トだけ、例えば、"Ｌ"レベルとなるプリチャージ・グロ
ーバル信号ＰＧ_０が生成される。

【００５１】したがって、スイッチ信号ＳＷ_１に基づい
て、バンク２５_２が選択され、グローバル入出力線２６
_１又は２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_８とが接続されるが、プリチャージ・グロー
バル信号ＰＧ_０が"Ｌ"レベルになる期間だけ、プリチャ
ージ・グローバル入出力回路３６_１又は３６_２により、
グローバル入出力線２６_１又は２６_２が短絡され、グロ
ーバル入出力線２６_１又は２６_２がプリチャージ状態と
される。また、カラムマルチ選択信号ＹＭＳ_０に基づい
て、カラムデコーダ群３５_１又は３５_２を構成するプリ
デコーダにより、プリデコードされた信号が、カラムデ
コーダ群３５_１又は３５_２を構成するメインデコーダで
デコードされ、カラム選択スイッチの出力となる。この
カラム選択スイッチ、例えば、ＣＳＬ_２０及びＣＳＬ
_２１が順次ここでは選択されたとすると、対応するビッ
ト線のセンスアンプ３３が選択される（図１３（１０）
参照）。これにより、センスアンプ３３_３又は３３_４が
メモリセル・アレイ３１_２の選択された行に接続されて
いるメモリセルからビット線上に読み出されたデータを
検知して増幅するので、検知増幅されたデータは、ロー
カル入出力線３４_５〜３４_８及びグローバル入出力線２
６_１又は２６_２を介して入出力アンプ２８_１又は２８_２
へ伝達される。入出力アンプ２８_１又は２８_２を構成す
るデータアンプ等は、バンク選択回路１２２_１から供給
されたカラムマルチ選択遅延信号ＹＭＤ _０（図１３
（８）参照）により活性化されているので、供給された
データを増幅した後、データ入出力バス１１５_１又は１
１５_２を介してデータ入出力回路１１４_１へ伝達する。
したがって、データ入出力回路１１４_１は、供給された
データをデータ入出力端子ＤＱ_０より順次出力する。な
お、ワードドライバ３２_２及びロウデコーダ群４８_２の
動作については、この実施例とは直接関係ないので、そ
の説明を省略する。以上説明した動作により、バンク２
５_２の選択されたメモリセルからデータが読み出される
のである。

【００５２】次に、図１４は、バンク２５_１に対するア
クセスとバンク２５_２に対するアクセスとの間にギャッ
プがなく、バンク２５_１及び２５_２からデータを連続し
て読み出す動作を表すタイミング・チャートである。基
本的な動作については、上記したギャップがある場合と
同様であるが、ギャップがないために、カラムマルチ選
択信号ＹＭＳ_０及びカラムマルチ選択遅延信号ＹＭＤ_０
は、図１４（７）及び（８）に示すように、連続してア
クティブとなっている。なお、図１４（７）及び（８）
においては、バンク２５_１に対するアクセスからバンク
２５_２に対するアクセスへの切り換えをわかりやすくす
るために、切り換え時をマークで示しているが、実際は
アクティブのままである。

【００５３】このように、この例の構成によれば、グロ
ーバル入出力線２６_１及び２６_２を上下に配置されたバ
ンク２５_１及び２５_２に共通して設けると共に、バンク
選択回路１２２_１においてイネーブル信号ＰＮ_０及びＰ
Ｎ_１の論理和をとった信号からカラムマルチ選択信号Ｙ
ＭＳ_０及びカラムマルチ選択遅延信号ＹＭＤ_０を生成す
るようにしたので、カラム選択信号ＹＳ_０及びＹＳ_１を
バンク毎に生成する第１の実施例よりさらに配線数を削
減することができる。

【００５４】Ｃ．第３の実施例 次に、第３の実施例について説明する。図１５はこの発
明の第３の実施例である半導体記憶装置の要部の電気的
構成を示すブロック図である。この図において、図１１
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示す半導体記憶装置においては、
図１１に示すバンクブロック１２１_１及び周辺回路ブロ
ック２２に代えて、バンクブロック１２４_１及び周辺回
路ブロック１２５が新たに設けられている。なお、この
実施例の半導体記憶装置においては、バンクブロック１
２４_１及びバンクブロック１２４_２（図示しないがバン
クブロック１２４_１と各構成要素の添え字が異なると共
に、入出力される信号やデータの添え字が異なる以外は
同一構成）並びに周辺回路ブロック１２５以外の機能ブ
ロック２１_１の構成は図２（１）に示す機能ブロック２
１_１の構成と略同様であり、また、チップレイアウトに
ついても、第１及び第２の実施例と同様、図２（２）に
示すような４個のバンクブロックから構成されている。
ただし、第２カラム制御部５０_１は、後述するように、
バンク選択回路１２６_１がカラム選択信号ＹＳ_０及びＹ
Ｓ_１に代えて、カラムマルチ選択信号ＹＭＳ_０だけを生
成するので、それに対応して図６に示す回路のうち、カ
ラム選択信号ＹＳ_０に関する構成要素はそのままカラム
マルチ選択信号ＹＭＳ_０に関する構成要素に流用される
が、カラム選択信号ＹＳ_１に関する構成要素は不要であ
り、除去される。

【００５５】バンクブロック１２４_１が図１１に示すバ
ンクブロック１２１_１と異なる点は、バンク選択回路１
２２_１に代えて、バンク選択回路１２６_１が新たに設け
られている点である。ここで、図１６にバンク選択回路
１２６_１の構成についてのブロック図を示す。この図に
おいて、図１２の各部に対応する部分には同一の符号を
付け、その説明を省略する。バンク選択回路１２６_１が
バンク選択回路１２２ _１と異なる点は、オアゲート４５
_１が除去され、イネーブル信号ＰＮ_０がバッファ１２３
_１及び遅延素子４６_１に直接入力されている点である。
周辺回路ブロック１２５が図１１に示す周辺回路ブロッ
ク２２と異なる点は、８台のバンクデコーダ１１１_１〜
１１１_８に代えて、４台のバンクデコーダ１２７_１〜１
２７_４（バンクデコーダ１２７_３及び１２７_４は図示
略）が新たに設けられている点と、８台のイネーブル回
路１１２_１〜１１２_８のうち、４台のイネーブル回路１
１２_５〜１１２_８が除去されている点である。バンクデ
コーダ１２７_１〜１２７_４は、バンクブロック２３_１〜
２３_４に対応して設けられ、バンク選択信号ＢＳ_１，Ｂ
Ｓ_２と、バンク選択信号ＢＳ_１，ＢＳ_２を反転した信号
／ＢＳ_１，／ＢＳ_２とをデコードして、対応するバンク
ブロック２３_１〜２３_４が選択された場合には、その旨
を示す選択決定信号ＳＤ_０〜ＳＤ_３を出力する。イネー
ブル回路１１２_１〜１１２_４は、バンクブロック２３_１
〜２３_４に対応しており、対応するバンクデコーダ１２
７_１〜１２７_４から出力された選択決定信号ＳＤ_０〜Ｓ
Ｄ_４に基づいて、対応するバンクブロック２３_１〜２３
_４を活性化させるためのイネーブル信号ＰＮ_０〜ＰＮ_３
を生成して出力する。

【００５６】次に、上記構成の半導体記憶装置の動作に
ついて、図１７及び図１８に示すタイミング・チャート
を参照して説明する。まず、バンク２５_１に対するアク
セスとバンク２５_２に対するアクセスとの間にギャップ
がある場合のバンク２５_１へのデータ書き込み動作及び
バンク２５_２からのデータ読み出し動作について、図１
７に示すタイミング・チャートを参照して説明する。ク
ロックＣＬＫの第１のサイクルの立ち上がり（図１７
（２）参照）に同期して、外部から供給されたライトコ
マンドＷＲ（図１７（１）参照）及びアドレス信号Ａ_０
〜Ａ_１５が取り込まれると、内部アドレス信号ＹＰ_０〜
ＹＰ_１２（図１７（３）参照）、バンク２５_１を選択す
るためのバンク選択信号ＢＳ_０〜ＢＳ_２及び内部コマン
ド信号ＲＷＣＭＤ（図１７（４）参照）が生成される。
これ以降、このライトコマンドＷＲが入力されたクロッ
クＣＬＫの立ち上がりエッジを起点としたサイクルを第
１のサイクルとして説明する。これにより、バンクデコ
ーダ１２７_１は、バンク選択信号ＢＳ_０〜ＢＳ_２のう
ち、最下位ビットＢＳ_０以外のビットＢＳ_１，ＢＳ
_２と、バンク選択信号ＢＳ_１，ＢＳ_２を反転した信号／
ＢＳ_１，／ＢＳ_２とをデコードして対応するバンクブロ
ック２３_１が選択された旨を示す選択決定信号ＳＤ_０を
出力する（図１７には示さず）ので、イネーブル回路１
１２_１は、対応するバンクデコーダ１２７_１から出力さ
れた選択決定信号ＳＤ_０に基づいて、対応するバンクブ
ロック２３_１を活性化させるためのイネーブル信号ＰＮ
_０を生成して、クロックＣＬＫの第３のサイクルの立ち
上がり（図１７（２）参照）に同期して供給される内部
コマンド信号ＲＷＣＭＤ（図１７（４）参照）に同期し
て、出力する（図１７（５）参照）。なお、従来、第１
のサイクルの立ち上がりでも同様である。したがって、
バンク選択回路１２６_１において、バッファ１２３_１よ
りカラムマルチ選択信号ＹＭＳ_０が出力される（図１７
（６）参照）と共に、所定時間後バッファ４７_１よりカ
ラムマルチ選択遅延信号ＹＭＤ_０が出力される（図１７
（７）参照）。また、コントローラ１１３は、カラム・
リリース信号ＹＲ_０やライトバースト信号ＷＢＴ_０等を
生成する。なお、この実施例では、説明を簡単にするた
めに、この実施例と直接関係しない他の制御信号や入力
信号、回路等は省略し、イネーブル回路１１２及びコン
トローラ１１３のみを示している。

【００５７】一方、外部から供給され、データ入出力端
子ＤＱ_０より入力されたデータをデータ入出力回路１１
４_１がデータ入出力バス１１５_１又は１１５_２を介して
入出力アンプ２８_１又は２８_２へ供給するので、入出力
アンプ２８_１又は２８_２を構成するライトアンプ等は、
バンク選択回路１２６_１から供給されたカラムマルチ選
択遅延信号ＹＭＤ_０（図１７（７）参照）により活性化
されて、データ入出力回路１１４_１からデータ入出力バ
ス１１５_１又は１１５_２を介して供給されたデータを増
幅した後、グローバル入出力線２６_１又は２６_２へ伝達
する。また、第１カラム制御部４９_１は、コントローラ
１１３から供給された、例えば、"Ｈ"レベルのライトバ
ースト信号ＷＢＴ_０と、カラム・リリース信号ＹＲ_０と
に基づいて、カラム・リリース遅延反転信号ＹＲＤ
_０と、カラム・リリース後部信号ＹＲＲ_０と、カラム・
リリース前部信号ＹＲＦ_０とを生成する。なお、ライト
バースト信号ＷＢＴ_０が"Ｈ"レベルであるので、カラム
・リリース中央部信号ＹＲＣ_０は"Ｌ"レベルのままであ
る。これにより、第２カラム制御部５０_１において、バ
ンク選択回路１２６_１から供給されたカラムマルチ選択
信号ＹＭＳ_０がカラム・リリース遅延反転信号ＹＲＤ_０
によってラッチされ、スイッチ信号ＳＷ_０が出力される
と共に、カラム・リリース前部信号ＹＲＦ_０に基づい
て、カラム選択反転信号ＹＳＢ_０が解除される一方、カ
ラム・プリデコード・ラッチ信号ＹＰＴ_０が生成され
る。なお、カラム・リリース中央部信号ＹＲＣ_０が"Ｌ"
レベルのままであるので、プリチャージ・グローバル信
号ＰＧ_０は"Ｈ"レベルのままである。

【００５８】したがって、スイッチ信号ＳＷ_０に基づい
て、バンク２５_１が選択され、グローバル入出力線２６
_１又は２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_８とが接続されると共に、カラムマルチ選択
信号ＹＭＳ_０に基づいて、カラムデコーダ群３５_１又は
３５_２を構成するプリデコーダにより、プリデコードさ
れた信号が、カラムデコーダ群３５_１又は３５_２を構成
するメインデコーダでデコードされ、カラム選択スイッ
チの出力となる。このカラム選択スイッチ、例えば、Ｃ
ＳＬ_１０〜ＣＳＬ_１３が順次ここでは選択されたとする
と、対応するビット線のセンスアンプ３３が選択される
（図１７（８）参照）。これにより、グローバル入出力
線２６_１又は２６_２上を伝達されたデータは、ローカル
入出力線３４_１〜３４_８を介してメモリセル・アレイ３
１_１の選択されたメモリセルへ伝達される。なお、ワー
ドドライバ３２_１及びロウデコーダ群４８_１の動作につ
いては、この実施例とは直接関係ないので、その説明を
省略する。以上説明した動作により、バンク２５_１の選
択されたメモリセルにデータが書き込まれるのである。

【００５９】次に、クロックＣＬＫの第８のサイクルの
立ち上がり（図１７（２）参照）に同期して、外部から
供給されたリードコマンドＲＤ（図１７（１）参照）及
びアドレス信号Ａ_０〜Ａ_１５が取り込まれると、内部ア
ドレス信号ＹＰ_０〜ＹＰ_１２（図１７（３）参照）、バ
ンク２５_２を選択するためのバンク選択信号ＢＳ_０〜Ｂ
Ｓ_２及び内部コマンド信号ＲＷＣＭＤ（図１７（４）参
照）が生成される。これにより、バンクデコーダ１２７
_１は、バンク選択信号ＢＳ_０〜ＢＳ_２のうち、最下位ビ
ットＢＳ_０以外のビットＢＳ_１，ＢＳ_２と、バンク選択
信号ＢＳ_１，ＢＳ_２を反転した信号／ＢＳ_１，／ＢＳ_２
とをデコードして対応するバンクブロック２３_１が選択
された旨を示す選択決定信号ＳＤ_０を出力する（図１７
には示さず）ので、イネーブル回路１１２_２は、対応す
るバンクデコーダ１２７_２から出力された選択決定信号
ＳＤ_０に基づいて、イネーブル信号ＰＮ_０を生成して、
クロックＣＬＫの第８のサイクルの立ち上がり（図１７
（２）参照）に同期して供給される内部コマンド信号Ｒ
ＷＣＭＤ（図１７（４）参照）に同期して、出力する
（図１７（５）参照）。したがって、バンク選択回路１
２６_１において、バッファ１２３_１よりカラムマルチ選
択信号ＹＭＳ_０が出力される（図１７（６）参照）と共
に、所定時間後バッファ４７_１よりカラムマルチ選択遅
延信号ＹＭＤ_０が出力される（図１７（７）参照）。ま
た、コントローラ１１３は、カラム・リリース信号ＹＲ
_０やライトバースト信号ＷＢＴ_０等を生成する。

【００６０】一方、第１カラム制御部４９_１において
は、コントローラ１１３から供給された、例えば、"Ｌ"
レベルのライトバースト信号ＷＢＴ_０と、カラム・リリ
ース信号ＹＲ_０とに基づいて、カラム・リリース遅延反
転信号ＹＲＤ_０と、カラム・リリース後部信号ＹＲＲ_０
と、カラム・リリース前部信号ＹＲＦ_０と、カラム・リ
リース中央部信号ＹＲＣ_０とを生成する。これにより、
第２カラム制御部５０_１において、バンク選択回路１２
６_１から供給されたカラムマルチ選択信号ＹＭＳ _０がカ
ラム・リリース遅延反転信号ＹＲＤ_０によってラッチさ
れ、スイッチ信号ＳＷ_１が出力されると共に、カラム・
リリース前部信号ＹＲＦ_０に基づいて、カラム選択反転
信号ＹＳＢ_０が解除される一方、カラム・プリデコード
・ラッチ信号ＹＰＴ_０が生成され、さらに、ワンショッ
トだけ、例えば、"Ｌ"レベルとなるプリチャージ・グロ
ーバル信号ＰＧ_０が生成される。

【００６１】したがって、スイッチ信号ＳＷ_１に基づい
て、バンク２５_２が選択され、グローバル入出力線２６
_１又は２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_８とが接続されるが、プリチャージ・グロー
バル信号ＰＧ_０が"Ｌ"レベルになる期間だけ、プリチャ
ージ・グローバル入出力回路３６_１又は３６_２により、
グローバル入出力線２６_１又は２６_２が短絡され、グロ
ーバル入出力線２６_１又は２６_２がプリチャージ状態と
される。また、カラムマルチ選択信号ＹＭＳ_０に基づい
て、カラムデコーダ群３５_１又は３５_２を構成するプリ
デコーダにより、プリデコードされた信号が、カラムデ
コーダ群３５_１又は３５_２を構成するメインデコーダで
デコードされ、カラム選択スイッチの出力となる。この
カラム選択スイッチ、例えば、ＣＳＬ_２０及びＣＳＬ
_２１が順次ここでは選択されたとすると、対応するビッ
ト線のセンスアンプ３３が選択される（図１７（９）参
照）。これにより、センスアンプ３３_３又は３３_４がメ
モリセル・アレイ３１_２の選択された行に接続されてい
るメモリセルからビット線上に読み出されたデータを検
知して増幅するので、検知増幅されたデータは、ローカ
ル入出力線３４_５〜３４_８又はグローバル入出力線２６
_１又は２６_２を介して入出力アンプ２８_１又は２８_２へ
伝達される。入出力アンプ２８_１又は２８_２を構成する
データアンプ等は、バンク選択回路１２６_１から供給さ
れたカラムマルチ選択遅延信号ＹＭＤ_０（図１７（７）
参照）により活性化されているので、供給されたデータ
を増幅した後、データ入出力バス１１５_１又は１１５_２
を介してデータ入出力回路１１４ _１へ伝達する。したが
って、データ入出力回路１１４_１は、供給されたデータ
をデータ入出力端子ＤＱ_０より順次出力する。なお、ワ
ードドライバ３２_２及びロウデコーダ群４８_２の動作に
ついては、この実施例とは直接関係ないので、その説明
を省略する。以上説明した動作により、バンク２５_２の
選択されたメモリセルからデータが読み出されるのであ
る。

【００６２】次に、図１８は、バンク２５_１に対するア
クセスとバンク２５_２に対するアクセスとの間にギャッ
プがなく、バンク２５_１及び２５_２からデータを連続し
て読み出す動作を表すタイミング・チャートである。基
本的な動作については、上記したギャップがある場合と
同様であるが、ギャップがないために、イネーブル信号
ＰＮ_０、カラムマルチ選択信号ＹＭＳ_０及びカラムマル
チ選択遅延信号ＹＭＤ _０は、図１８（５）〜（７）に示
すように、連続してアクティブとなっている。なお、図
１８（５）〜（７）においては、バンク２５_１に対する
アクセスからバンク２５_２に対するアクセスへの切り換
えをわかりやすくするために、切り換え時をマークで示
しているが、実際はアクティブのままである。

【００６３】このように、この例の構成によれば、グロ
ーバル入出力線２６_１及び２６_２を上下に配置されたバ
ンク２５_１及び２５_２に共通して設けると共に、バンク
選択回路１２６_１においてバンクブロック２３_１を活性
化させるためのイネーブル信号ＰＮ_０からカラムマルチ
選択信号ＹＭＳ_０及びカラムマルチ選択遅延信号ＹＭＤ
_０を生成するようにしたので、イネーブル信号ＰＮ_０及
びＰＮ_１をバンク毎に生成する第２の実施例よりさらに
配線数を削減することができると共に、バンクデコーダ
１２７及びイネーブル回路１１２の台数も第２の実施例
より半分に削減することができる。

【００６４】Ｄ．第４の実施例 次に、第４の実施例について説明する。図１９はこの発
明の第４の実施例である半導体記憶装置の要部の電気的
構成を示すブロック図である。この図において、図１１
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示す半導体記憶装置においては、
図１１に示すバンクブロック１２１_１に代えて、バンク
ブロック１３１_１が新たに設けられている。なお、この
実施例の半導体記憶装置においては、バンクブロック１
３１_１及びバンクブロック１３１ _２（図示しないがバン
クブロック１３１_１と各構成要素の添え字が異なると共
に、入出力される信号やデータの添え字が異なる以外は
同一構成）以外の機能ブロック２１_１の構成は図２
（１）に示す機能ブロック２１_１の構成と略同様であ
り、また、チップレイアウトについても、第１〜第３の
実施例と同様、図２（２）に示すような４個のバンクブ
ロックから構成されている。ただし、第２カラム制御部
５０_１は、後述するように、バンク選択回路１３２_１が
カラム選択信号ＹＳ _０及びＹＳ_１に代えて、カラムマル
チ選択信号ＹＭＳ_０だけを生成するので、それに対応し
て図６に示す回路のうち、カラム選択信号ＹＳ_０に関す
る構成要素はそのままカラムマルチ選択信号ＹＭＳ_０に
関する構成要素に流用されるが、カラム選択信号ＹＳ_１
に関する構成要素は不要であり、除去される。

【００６５】バンクブロック１３１_１が図１１に示すバ
ンクブロック１２１_１と異なる点は、バンク選択回路１
２２_１に代えて、バンク選択回路１３２_１が新たに設け
られている点である。ここで、図２０にバンク選択回路
１３２_１の構成についてのブロック図を示す。この図に
おいて、図１２の各部に対応する部分には同一の符号を
付け、その説明を省略する。バンク選択回路１３２_１が
バンク選択回路１２２ _１と異なる点は、内部アドレス信
号／ＹＰ_０とバッファ１２３_１の出力信号であるカラム
マルチ選択信号ＹＭＳ_０との論理積をとりカラムマルチ
選択信号ＹＭＳＰ_０として出力するアンドゲート１３３
_１と、内部アドレス信号ＹＰ_０とカラムマルチ選択信号
ＹＭＳ_０との論理積をとりカラムマルチ選択信号ＹＭＳ
Ｐ_１として出力するアンドゲート１３４_１と、内部アド
レス信号／ＹＰ_０とバッファ４７ _１の出力信号であるカ
ラムマルチ選択遅延信号ＹＭＤ_０との論理積をとりカラ
ムマルチ選択遅延信号ＹＭＤＰ_０として出力するアンド
ゲート１３５_１と、内部アドレス信号ＹＰ_０とカラムマ
ルチ選択遅延信号ＹＭＤ_０との論理積をとりカラムマル
チ選択遅延信号ＹＭＤＰ_１として出力するアンドゲート
１３６_１とが新たに設けられている点である。なお、上
記構成の半導体記憶装置の動作については、カラムマル
チ選択信号ＹＭＳＰ_０及びカラムマルチ選択信号ＹＭＳ
Ｐ_１並びにカラムマルチ選択遅延信号ＹＭＤＰ_０及びカ
ラムマルチ選択遅延信号ＹＭＤＰ_１によって活性化され
るプリチャージ・グローバル入出力回路３６_１又は３６
_２の数が半減され、これにより、活性化されるバンク２
５_１又は２５_２のメモリセルの数が上記第２の実施例の
場合に比べて半減される以外は、第２の実施例と略同様
であるので、その説明を省略する。

【００６６】このように、この例の構成によれば、アン
ドゲート１３３_１、１３４_１、１３５_１及び１３６_１を
設けて内部アドレス信号／ＹＰ_０及びＹＰ_０と、カラム
マルチ選択信号ＹＭＳ_０又はカラムマルチ選択遅延信号
ＹＭＤ_０との論理積をとり、その結果を活性化信号とし
て用いているので、活性化されるバンク２５_１及び２５
_２のメモリセルの数を第２の実施例の場合に比べて半減
することができる。

【００６７】Ｅ．第５の実施例 次に、第５の実施例について説明する。図２１はこの発
明の第５の実施例である半導体記憶装置の要部の電気的
構成を示すブロック図である。この図において、図１５
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示す半導体記憶装置においては、
図１５に示すバンクブロック１２４_１及び周辺回路ブロ
ック１２５に代えて、バンクブロック１４０_１及び周辺
回路ブロック１４１が新たに設けられ、さらに、第１カ
ラム制御部４９_１と、第２カラム制御部５０_１及び５０
_２と共に、カラム制御回路を構成するテスト回路１４２
_１が新たに設けられている。なお、この実施例の半導体
記憶装置においては、バンクブロック１４０_１及びバン
クブロック１４０_２（図示しないがバンクブロック１４
０_１と各構成要素の添え字が異なると共に、入出力され
る信号やデータの添え字が異なる以外は同一構成）、周
辺回路ブロック１４１及びテスト回路１４２ _１以外の機
能ブロック２１_１の構成は図２（１）に示す機能ブロッ
ク２１_１の構成と略同様であり、また、チップレイアウ
トについても、第１〜第４の実施例と同様、図２（２）
に示すような４個のバンクブロックから構成されてい
る。ただし、第２カラム制御部５０_１は、後述するよう
に、バンク選択回路１４３_１がカラム選択信号ＹＳ_０及
びＹＳ_１に代えて、カラムマルチ選択信号ＹＭＳ_０だけ
を生成するので、それに対応して図６に示す回路のう
ち、カラム選択信号ＹＳ_０に関する構成要素はそのまま
カラムマルチ選択信号ＹＭＳ_０に関する構成要素に流用
されるが、カラム選択信号ＹＳ_１に関する構成要素は不
要であり、除去される。

【００６８】バンクブロック１４０_１が図１５に示すバ
ンクブロック１２４_１と異なる点は、バンク選択回路１
２６_１に代えて、バンク選択回路１４３_１が新たに設け
られている点である。ここで、図２２にバンク選択回路
１４３_１の構成についてのブロック図を示す。この図に
おいて、図１６の各部に対応する部分には同一の符号を
付け、その説明を省略する。バンク選択回路１４３_１が
バンク選択回路１２６ _１と異なる点は、コントローラ１
５３から供給されるテスト信号ＴＳとイネーブル信号Ｐ
Ｎ_０との論理和をとるオアゲート１４４_１が新たに設け
られ、オアゲート１４４_１の出力信号がバッファ１２３
_１及び遅延素子４６_１に入力されている点である。周辺
回路ブロック１４１が図１５に示す周辺回路ブロック１
２５と異なる点は、コントローラ１１３に代えて、コン
トローラ１４５が新たに設けられている点である。コン
トローラ１４５が図１５に示すコントローラ１１３と異
なる点は、外部から供給されるテストコマンドに基づい
て、この半導体記憶装置の不良解析等のテストを行うた
めのテスト信号ＴＳをも生成して出力する点である。

【００６９】次に、図２２にテスト回路１４２_１の構成
についてのブロック図を示す。この例のテスト回路１４
２_１は、周辺回路ブロック１４１を構成するコントロー
ラ１４５から供給されるテスト信号ＴＳと内部アドレス
信号／ＹＰ_０との論理積をとるアンドゲート１４６
_１と、テスト信号ＴＳと内部アドレス信号ＹＰ_０との論
理積をとるアンドゲート１４７_１と、テスト信号ＴＳを
反転するインバータ１４８ _１と、インバータ１４８_１の
出力信号とバンク選択回路１４３_１から供給されるカラ
ムマルチ選択信号ＹＭＳ_０との論理積をとるアンドゲー
ト１４９_１と、アンドゲート１４６_１の出力信号とアン
ドゲート１４９_１の出力信号との論理和をとるオアゲー
ト１５０_１と、アンドゲート１４７_１の出力信号とアン
ドゲート１４９_１の出力信号との論理和をとるオアゲー
ト１５１_１と、オアゲート１５０_１の出力信号を緩衝し
てカラムマルチ選択信号ＹＭＢＴ_０として出力するバッ
ファ１５２_１と、オアゲート１５１_１の出力信号を緩衝
してカラムマルチ選択信号ＹＭＢＴ_１として出力するバ
ッファ１５３_１とから概略構成されている。

【００７０】このような構成において、テスト時におい
ては、外部から供給されるテストコマンドに基づいて、
コントローラ１４５が"Ｈ"レベルのテスト信号ＴＳを出
力するので、テスト信号ＴＳに基づいてバンク選択回路
１４３_１からカラムマルチ選択信号ＹＭＳ_０が出力され
る。この場合、バンク２５_１をテストするために、内部
アドレス信号／ＹＰ_０が供給されると、テスト回路１４
２_１においてアンドゲート１４６_１がテスト信号ＴＳを
通過させる。これにより、バッファ１５２_１よりカラム
マルチ選択信号ＹＭＢＴ_０が出力されるので、バンク２
５_１のテストが可能となる。これに対し、バンク２５_２
をテストするために、内部アドレス信号ＹＰ_０が供給さ
れると、テスト回路１４２_１においてアンドゲート１４
７_１がテスト信号ＴＳを通過させる。これにより、バッ
ファ１５３_１よりカラムマルチ選択信号ＹＭＢＴ_１が出
力されるので、バンク２５_２のテストが可能となる。一
方、通常時においては、コントローラ１４５が"Ｌ"レベ
ルのテスト信号ＴＳを出力するので、テスト回路１４２
_１においてアンドゲート１４９_１がカラムマルチ選択信
号ＹＭＳ_０を常に通過させる。これにより、バッファ１
５２_１及び１５３_１よりカラムマルチ選択信号ＹＭＢＴ
_０及びカラムマルチ選択信号ＹＭＢＴ _１が出力される。
これ以降の動作については、上記した第３の実施例にお
ける半導体記憶装置の動作と略同様であるので、その説
明を省略する。

【００７１】上記したように、大容量の半導体記憶装置
においては、不良解析や評価のテストの時間短縮のため
に、複数のバンクに対して一度にデータを書き込んだ
り、一度にデータを読み出したりするテストモードが設
けられており、そのためのテスト信号を半導体記憶装置
に供給する場合がある。上下のバンク２５_１と２５_２と
に共通にグローバル入出力線２６_１及び２６_２を設けた
半導体記憶装置においては、通常の使用モードではバン
ク選択信号ＢＳ_０〜ＢＳ_２により選択されるバンク２５
だけが活性化されるが、従来のテストモードでは、テス
ト信号をそのまま供給すると、上下のバンク２５_１及び
２５_２が同時に活性化されているため、各バンク２５_１
及び２５_２から読み出されたデータがグローバル入出力
線２６_１又は２６_２において衝突し、テストを正常に行
うことができない。そこで、この例のように、コントロ
ーラ１４５においてテスト信号ＴＳを生成すると共に、
テスト回路１４２_１において内部アドレス信号／ＹＰ_０
又は内部アドレス信号ＹＰ_０に基づいてカラムマルチ選
択信号ＹＭＢＴ_０又はカラムマルチ選択信号ＹＭＢＴ_１
のいずれか一方のみが出力されるように構成することに
より、バンクブロック１４０_１を構成するバンク２５_１
又は２５_２のいずれか一方のみが活性化される。したが
って、各バンク２５_１及び２５_２から読み出されたデー
タのグローバル入出力線２６_１又は２６_２上における衝
突を回避できる。

【００７２】Ｆ．第６の実施例 次に、第６の実施例について説明する。図２４はこの発
明の第６の実施例である半導体記憶装置の要部の電気的
構成を示すブロック図である。この図において、図１の
各部に対応する部分には同一の符号を付け、その説明を
省略する。この図に示す半導体記憶装置においては、図
１に示すバンクブロック２３_１及び周辺回路ブロック２
２に代えて、バンクブロック１５４_１及び周辺回路ブロ
ック１５５が新たに設けられている。なお、この実施例
の半導体記憶装置においては、バンクブロック１５４_１
及びバンクブロック１５４_２（図示しないがバンクブロ
ック１５４_１と各構成要素の添え字が異なると共に、入
出力される信号やデータの添え字が異なる以外は同一構
成）及び周辺回路ブロック１５５_１以外の機能ブロック
２１_１の構成は図２（１）に示す機能ブロック２１_１の
構成と略同様であり、また、チップレイアウトについて
も、第１〜第５の実施例と同様、図２（２）に示すよう
な４個のバンクブロックから構成されている。

【００７３】バンクブロック１５４_１が図１に示すバン
クブロック２３_１と異なる点は、バンク選択回路２９_１
に代えて、バンク選択回路１５６_１が新たに設けられて
いる点である。ここで、図２５にバンク選択回路１５６
_１の構成についてのブロック図を示す。この図におい
て、図４の各部に対応する部分には同一の符号を付け、
その説明を省略する。バンク選択回路１５６_１が図４に
示すバンク選択回路２９_１と異なる点は、テスト信号Ｔ
Ｓと内部アドレス信号／ＹＰ_０との論理積をとるアンド
ゲート１５８_１と、テスト信号ＴＳと内部アドレス信号
ＹＰ_０との論理積をとるアンドゲート１５９_１と、アン
ドゲート１５８_１の出力信号とイネーブル信号ＰＮ_０と
の論理和をとるオアゲート１６０_１と、アンドゲート１
５９_１の出力信号とイネーブル信号ＰＮ_１との論理和を
とるオアゲート１６１_１とが新たに設けられ、オアゲー
ト１６０_１の出力信号がバッファ４３_１の入力端及びオ
アゲート４５_１の一方の入力端に入力され、オアゲート
１６１_１の出力信号がバッファ４４_１の入力端及びオア
ゲート４５_１の他方の入力端に入力されている点であ
る。

【００７４】また、図２４に示す周辺回路ブロック１５
５が図１に示す周辺回路ブロック２２と異なる点は、コ
ントローラ１１３に代えて、コントローラ１５７が新た
に設けられている点である。コントローラ１５７が図１
に示すコントローラ１１３と異なる点は、外部から供給
されるテストコマンドに基づいて、この半導体記憶装置
の不良解析等のテストを行うためのテスト信号ＴＳをも
生成して出力する点である。

【００７５】このような構成において、テスト時におい
ては、外部から供給されるテストコマンドに基づいて、
コントローラ１５７が"Ｈ"レベルのテスト信号ＴＳを出
力する。この場合、バンク２５_１をテストするために、
内部アドレス信号／ＹＰ_０が供給されると、バンク選択
回路１５６_１において、アンドゲート１５８_１がテスト
信号ＴＳを通過させる。これにより、バッファ４３_１よ
りカラム選択信号ＹＳ _０が出力されるので、バンク２５
_１のテストが可能となる。これに対し、バンク２５_２を
テストするために、内部アドレス信号ＹＰ_０が供給され
ると、バンク選択回路１５６_１において、アンドゲート
１５９_１がテスト信号ＴＳを通過させる。これにより、
バッファ４４_１よりカラム選択信号ＹＳ_１が出力される
ので、バンク２５_２のテストが可能となる。一方、通常
時においては、コントローラ１５７が"Ｌ"レベルのテス
ト信号ＴＳを出力するので、バンク選択回路１５６_１に
おいて、アンドゲート１５８_１の出力信号もアンドゲー
ト１５９_１の出力信号も常に"Ｌ"レベルであり、イネー
ブル信号ＰＮ_０及びＰＮ_１に基づいてのみカラム選択信
号ＹＳ_０及びＹＳ_１が出力される。これ以降の動作につ
いては、上記した第１の実施例における半導体記憶装置
の動作と略同様であるので、その説明を省略する。

【００７６】このように、この例の構成によれば、コン
トローラ１５７においてテスト信号ＴＳを生成すると共
に、バンク選択回路１５５_１において、内部アドレス信
号／ＹＰ_０又は内部アドレス信号ＹＰ_０に基づいてカラ
ム選択信号ＹＳ_０又はカラム選択信号ＹＳ_１のいずれか
一方のみを出力するように構成したので、バンクブロッ
ク１５４_１を構成するバンク２５_１又は２５_２のいずれ
か一方のみが活性化される。したがって、各バンク２５
_１及び２５_２から読み出されたデータのグローバル入出
力線２６_１又は２６_２上における衝突を回避できる。

【００７７】Ｇ．第７の実施例 次に、第７の実施例について説明する。図２６はこの発
明の第７の実施例である半導体記憶装置を構成するバン
ク選択回路１６２_１の構成を示す回路図である。この図
において、図４の各部に対応する部分には同一の符号を
付け、その説明を省略する。バンク選択回路１６２_１が
図４に示すバンク選択回路２９_１と異なる点は、遅延素
子４６_１に代えて、オアゲート４５_１の出力信号と、周
辺回路ブロック２２を構成するコントローラ１１３から
供給されるデータの書き込み期間を示すライト信号Ｗと
の論理積をとるアンドゲート１６３_１と、オアゲート４
５ _１の出力信号と、周辺回路ブロック２２を構成するコ
ントローラ１１３から供給されるデータの読み出し期間
を示すリード信号Ｒとの論理積をとるアンドゲート１６
４_１と、アンドゲート１６３_１の出力信号を所定時間遅
延する遅延素子１６５_１と、アンドゲート１６４_１の出
力信号を所定時間遅延する遅延素子１６６_１と、遅延素
子１６５_１の出力信号と遅延素子１６６_１との論理和を
とるオアゲート１６７_１とが新たに設けられ、オアゲー
ト１６７_１の出力信号がバッファ４７ _１の入力端に供給
されている点である。遅延素子１６５_１の遅延量と遅延
素子１６６_１の遅延量とは、データ書き込み時とデータ
読み出し時におけるスキューずれ（タイミングのずれ）
の違いに応じてスキューずれを低減するために互いに異
なった値に設定されている。なお、この第７の実施例に
おける半導体記憶装置のその他の構成及び動作について
は、第１の実施例における半導体記憶装置の構成及び動
作（図１〜図６及び図８参照）と略同様であるので、そ
の説明を省略する。

【００７８】このように、この例の構成によれば、バン
ク選択回路１６２_１に遅延素子１６５_１及び１６６_１を
設けたので、データ書き込み時におけるスキューずれ
と、データ読み出し時におけるスキューずれとをそれぞ
れ別個に低減可能になり、スキュー調整に関する設計が
容易になる。以下、その理由を説明する。データ書き込
み時には、外部から供給されたデータは、カラムマルチ
選択遅延信号ＹＭＤ_０によって活性化された入出力アン
プ２８_１及び２８_２を構成するライトアンプにおいて増
幅された後、グローバル入出力線２６_１又は２６_２及び
ローカル入出力線３４_１〜３４_８を介してセンスアンプ
に伝達される。したがって、カラム選択信号ＹＳ_０又は
ＹＳ_１に基づいてカラム選択スイッチがオンされる前
に、カラムマルチ選択遅延信号ＹＭＤ_０を生成する必要
がある。これに対し、データ読み出し時には、データ
は、カラム選択スイッチがオンされることにより、メモ
リセルからビット線を介して読み出され、センスアンプ
で増幅された後、ローカル入出力線３４_１〜３４_８及び
グローバル入出力線２６_１又は２６_２を介して伝達さ
れ、カラムマルチ選択遅延信号ＹＭＤ_０によって活性化
された入出力アンプ２８_１又は２８_２を構成するデータ
アンプにおいて増幅される。したがって、カラム選択信
号ＹＳ_０又はＹＳ_１に基づいてカラム選択スイッチをオ
ンした後に、カラムマルチ選択遅延信号ＹＭＤ_０を生成
する必要があるし、すべてのデータが読み出されるまで
はカラムマルチ選択遅延信号ＹＭＤ_０をオフすることが
できない。即ち、データ書き込み時とデータ読み出し時
とにおいて、カラム選択スイッチをオンするタイミング
と、カラムマルチ選択遅延信号ＹＭＤ_０の発生タイミン
グとを異ならせる必要がある。

【００７９】ところが、カラムデコーダ群３５_１及び３
５_２を構成する複数のカラムデコーダを制御するための
カラム選択信号ＹＳ_０及びＹＳ_１、カラムデコーダ群３
５_１及び３５_２を構成する複数のカラムデコーダを活性
化するためのカラム・プリデコード・ラッチ信号ＹＰＴ
_０、カラムデコーダ群３５_１及び３５_２を構成する複数
のカラムデコーダを不活性化するためのカラム選択反転
信号ＹＳＢ_０は、各素子の性能に依存する遅延や遅延素
子による遅延（図６参照）はあるものの、供給されるコ
マンドの種類によらず、対応するクロックＣＬＫの立ち
上がりに同期して生成される。このため、入出力アンプ
２８_１及び２８_２を構成するデータアンプやライトアン
プを活性化させるためのカラムマルチ選択遅延信号ＹＭ
Ｄ_０を供給されるコマンドの種類によらず、一律に対応
するクロックＣＬＫの立ち上がりに同期して生成する
と、例えば、リードコマンドＲＤが連続し、バンク２５
_１及び２５_２からデータを連続して読み出すために、ス
イッチ信号ＳＷ_０又はＳＷ_１によってバンク２５_１に対
するアクセスからバンク２５_２に対するアクセスへ切り
換えた場合には、データ入出力バス１１５_１又は１１５
_２に共通に接続された入出力アンプ２８_１及び２８_２を
構成するデータアンプが同時に活性化される期間が発生
する場合がある。この場合には、データ入出力バス１１
５_１又は１１５ _２上においてバンク２５_１から読み出さ
れたデータとバンク２５_２から読み出されたデータとが
衝突して、正しくデータを読み出すことができなくなっ
てしまう。通常は、このようなデータの衝突期間を発生
させないために、カラムマルチ選択遅延信号ＹＭＤ_０の
活性化期間の長さをライトコマンドＷＲ及びリードコマ
ンドＲＤ共通に調整したり、クロックＣＬＫの周期を長
くして、データ書き込み時にはライトコマンドＷＲに対
するカラムマルチ選択遅延信号ＹＭＤ_０の発生タイミン
グを遅らせたり、データ読み出し時には前のカラムマル
チ選択遅延信号ＹＭＤ_０の立ち下がりから次のクロック
ＣＬＫの立ち上がりまでの期間を遅らせたりしている。
しかし、記憶容量の大容量化に伴ってバンク２５_１及び
バンク２５_２のサイズが大きくなると、グローバル入出
力バス２６_１及び２６_２の長さも長くなるため、そこで
のデータ伝達時間も長くなってしまい、カラムマルチ選
択遅延信号ＹＭＤ_０の活性化期間の長さを調整するだけ
では上記衝突を完全に防止することはできないし、クロ
ックＣＬＫの周期を長くした場合にはデータの書き込み
や読み出しの速度が遅くなってしまう。

【００８０】そこで、この実施例においては、バンク選
択回路１６２_１に遅延素子１６５_１及び１６６_１を設
け、それぞれの遅延量を異ならせることにより、データ
書き込み時におけるスキューずれと、データ読み出し時
におけるスキューずれとをそれぞれ別個に低減可能とし
たため、スキュー調整に関する設計が容易になると共
に、データの書き込みや読み出しを高速で行うことが可
能となる。

【００８１】Ｈ．第８の実施例 次に、第８の実施例について説明する。図２７はこの発
明の第８の実施例である半導体記憶装置を構成するバン
ク選択回路１７１_１の構成を示す回路図である。この図
において、図１２の各部に対応する部分には同一の符号
を付け、その説明を省略する。バンク選択回路１７１_１
が図１２に示すバンク選択回路１２２_１と異なる点は、
遅延素子４６_１に代えて、オアゲート４５_１の出力信号
と、周辺回路ブロック２２を構成するコントローラ１１
３から供給されるライト信号Ｗとの論理積をとるアンド
ゲート１７２_１と、オアゲート４５_１の出力信号と、周
辺回路ブロック２２を構成するコントローラ１１３から
供給されるリード信号Ｒとの論理積をとるアンドゲート
１７３_１と、アンドゲート１７２_１の出力信号を所定時
間遅延する遅延素子１７４_１と、アンドゲート１７３_１
の出力信号を所定時間遅延する遅延素子１７５_１と、遅
延素子１７４_１の出力信号と遅延素子１７５ _１の出力信
号との論理和をとるオアゲート１７６_１とが新たに設け
られ、オアゲート１７６_１の出力信号がバッファ１１９
_１の入力端に供給されている点である。遅延素子１７４
_１の遅延量と遅延素子１７５_１の遅延量とは、データ書
き込み時とデータ読み出し時におけるスキューずれの違
いに応じてスキューずれを低減するために互いに異なっ
た値に設定されている。なお、この第８の実施例におけ
る半導体記憶装置のその他の構成については、第２の実
施例における半導体記憶装置の構成（図２及び図１１参
照）と略同様であるので、その説明を省略する。

【００８２】次に、上記構成の半導体記憶装置におい
て、バンク２５_１へのデータ書き込み動作及びバンク２
５_１からのデータ読み出し動作について、図２８に示す
タイミング・チャートを参照して説明する。クロックＣ
ＬＫの第１のサイクルの立ち上がり（図２８（２）参
照）に同期して、外部から供給されたライトコマンドＷ
Ｒ（図２８（１）参照）及びアドレス信号Ａ_０〜Ａ_１５
が取り込まれると、内部アドレス信号ＹＰ_０〜ＹＰ_１２
（図２８（３）参照）、バンク２５_１を選択するための
バンク選択信号ＢＳ_０〜ＢＳ_２及び内部コマンド信号Ｒ
ＷＣＭＤ（図２８（４）参照）が生成される。これ以
降、このライトコマンドＷＲが入力されたクロックＣＬ
Ｋの立ち上がりエッジを起点としたサイクルを第１のサ
イクルとして説明する。これにより、バンクデコーダ１
１１_１は、バンク選択信号ＢＳ_０〜ＢＳ_２と、バンク選
択信号ＢＳ_０〜ＢＳ _２を反転した信号／ＢＳ_０〜／ＢＳ
_２とをデコードして、選択決定信号ＳＤ_０を出力する
（図２８には示さず）ので、イネーブル回路１１２
_１は、対応するバンクデコーダ１１１_１から出力された
選択決定信号ＳＤ_０に基づいて、イネーブル信号ＰＮ_０
を生成して、クロックＣＬＫの第３のサイクルの立ち上
がり（図２８（２）参照）に同期して供給される内部コ
マンド信号ＲＷＣＭＤ（図２８（４）参照）に同期し
て、出力する（図２８（５）参照）。なお、従来、第１
のサイクルの立ち上がりでも同様である。したがって、
バンク選択回路１７１_１において、バッファ１２３_１よ
りカラムマルチ選択信号ＹＭＳ_０が出力される（図２８
（６）参照）と共に、周辺回路ブロック２２を構成する
コントローラ１１３からライト信号Ｗが供給されること
により、アンドゲート１７２_１がイネーブル信号ＰＮ_０
を通過させる。これにより、遅延素子１７４_１におい
て、イネーブル信号ＰＮ_０が設定された遅延量だけ遅延
された後、オアゲート１７６_１を経てバッファ４７_１よ
りカラムマルチ選択遅延信号ＹＭＤ_０として出力される
（図２８（７）参照）。また、コントローラ１１３は、
カラム・リリース信号ＹＲ_０やライトバースト信号ＷＢ
Ｔ_０等を生成する。なお、この実施例では、説明を簡単
にするために、この実施例と直接関係しない他の制御信
号や入力信号、回路等は省略し、イネーブル回路１１２
及びコントローラ１１３のみを示している。

【００８３】一方、外部から供給され、データ入出力端
子ＤＱ_０より入力されたデータをデータ入出力回路１１
４_１がデータ入出力バス１１５_１又は１１５_２を介して
入出力アンプ２８_１又は２８_２へ供給するので、入出力
アンプ２８_１又は２８_２を構成するライトアンプ等は、
バンク選択回路１７１_１から供給されたカラムマルチ選
択遅延信号ＹＭＤ_０（図２８（７）参照）により活性化
されて、データ入出力回路１１４_１からデータ入出力バ
ス１１５_１及び１１５_２を介して供給されたデータを増
幅した後、グローバル入出力線２６_１及び２６_２へ伝達
する。また、第１カラム制御部４９_１は、コントローラ
１１３から供給された、例えば、"Ｈ"レベルのライトバ
ースト信号ＷＢＴ_０と、カラム・リリース信号ＹＲ_０と
に基づいて、カラム・リリース遅延反転信号ＹＲＤ
_０と、カラム・リリース後部信号ＹＲＲ_０と、カラム・
リリース前部信号ＹＲＦ_０とを生成する。なお、ライト
バースト信号ＷＢＴ_０が"Ｈ"レベルであるので、カラム
・リリース中央部信号ＹＲＣ_０は"Ｌ"レベルのままであ
る。これにより、第２カラム制御部５０_１において、バ
ンク選択回路１７１_１から供給されたカラムマルチ選択
信号ＹＭＳ_０がカラム・リリース遅延反転信号ＹＲＤ_０
によってラッチされ、スイッチ信号ＳＷ_０が出力される
と共に、カラム・リリース前部信号ＹＲＦ_０に基づい
て、カラム選択反転信号ＹＳＢ_０が解除される一方、カ
ラム・プリデコード・ラッチ信号ＹＰＴ_０が生成され
る。なお、カラム・リリース中央部信号ＹＲＣ_０が"Ｌ"
レベルのままであるので、プリチャージ・グローバル信
号ＰＧ_０は"Ｈ"レベルのままである。

【００８４】したがって、スイッチ信号ＳＷ_０に基づい
て、バンク２５_１が選択され、グローバル入出力線２６
_１及び２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_８とが接続されると共に、カラムマルチ選択
信号ＹＭＳ_０に基づいて、カラムデコーダ群３５_１又は
３５_２を構成するプリデコーダにより、プリデコードさ
れた信号が、カラムデコーダ群３５_１又は３５_２を構成
するメインデコーダでデコードされ、データが到着する
タイミングに合わせて、即ち、図２８（７）及び（８）
に示すように、カラムマルチ選択遅延信号ＹＭＤ_０の立
ち上がりから時間Ｔ_６経過後に、カラム選択スイッチの
出力となる。このカラム選択スイッチ、例えば、ＣＳＬ
_１０〜ＣＳＬ_１３が順次ここでは選択されたとすると、
対応するビット線のセンスアンプ３３が選択される（図
２８（８）参照）。これにより、グローバル入出力線２
６_１及び２６_２上を伝達されたデータは、ローカル入出
力線３４_１〜３４_８を介してメモリセル・アレイ３１_１
及び３１_２の選択されたメモリセルへ伝達される。な
お、ワードドライバ３２_１及びロウデコーダ群４８_１の
動作については、この実施例とは直接関係ないので、そ
の説明を省略する。以上説明した動作により、バンク２
５_１の選択されたメモリセルにデータが書き込まれるの
である。

【００８５】次に、クロックＣＬＫの第８のサイクルの
立ち上がり（図２８（２）参照）に同期して、外部から
供給されたリードコマンドＲＤ（図２８（１）参照）及
びアドレス信号Ａ_０〜Ａ_１５が取り込まれると、内部ア
ドレス信号ＹＰ_０〜ＹＰ_１２（図２８（３）参照）、バ
ンク２５_１を選択するためのバンク選択信号ＢＳ_０〜Ｂ
Ｓ_２及び内部コマンド信号ＲＷＣＭＤ（図２８（４）参
照）が生成される。これにより、バンクデコーダ１１１
_１は、バンク選択信号ＢＳ_０〜ＢＳ_２と、バンク選択信
号ＢＳ_０〜ＢＳ_２を反転した信号／ＢＳ_０〜／ＢＳ_２と
をデコードして、選択決定信号ＳＤ_０を出力する（図２
８には示さず）ので、イネーブル回路１１２_１は、対応
するバンクデコーダ１１１_１から出力された選択決定信
号ＳＤ_０に基づいて、イネーブル信号ＰＮ_０を生成し
て、クロックＣＬＫの第８のサイクルの立ち上がり（図
２８（２）参照）に同期して供給される内部コマンド信
号ＲＷＣＭＤ（図２８（４）参照）に同期して、出力す
る（図２８（６）参照）。したがって、バンク選択回路
１７１_１において、バッファ１２３_１よりカラムマルチ
選択信号ＹＭＳ_０が出力される（図２８（６）参照）と
共に、コントローラ１１３からリード信号Ｒが供給され
ることにより、アンドゲート１７３_１がイネーブル信号
ＰＮ_０を通過させる。これにより、遅延素子１７５_１に
おいて、イネーブル信号ＰＮ_０が設定された遅延量、即
ち、後述するように、メモリセル・アレイ３１_２の選択
された行に接続されているメモリセルから読み出された
データがセンスアンプ３３_１又は３３_２において検知さ
れ増幅された後、ローカル入出力線３４_１〜３４_４及び
グローバル入出力線２６_１又は２６_２を介して入出力ア
ンプ２８_１又は２８_２に到達するまでの時間Ｔ_７に相当
する遅延量だけ遅延された後、オアゲート１７６_１を経
てバッファ４７_１よりカラムマルチ選択遅延信号ＹＭＤ
_０として出力される（図２２（７）参照）。また、コン
トローラ１１３は、カラム・リリース信号ＹＲ_０やライ
トバースト信号ＷＢＴ_０等を生成する。

【００８６】一方、第１カラム制御部４９_１において
は、コントローラ１１３から供給された、例えば、"Ｌ"
レベルのライトバースト信号ＷＢＴ_０と、カラム・リリ
ース信号ＹＲ_０とに基づいて、カラム・リリース遅延反
転信号ＹＲＤ_０と、カラム・リリース後部信号ＹＲＲ_０
と、カラム・リリース前部信号ＹＲＦ_０と、カラム・リ
リース中央部信号ＹＲＣ_０とを生成する。これにより、
第２カラム制御部５０_１において、バンク選択回路１７
１_１から供給されたカラムマルチ選択信号ＹＭＳ _０がカ
ラム・リリース遅延反転信号ＹＲＤ_０によってラッチさ
れ、スイッチ信号ＳＷ_０が出力されると共に、カラム・
リリース前部信号ＹＲＦ_０に基づいて、カラム選択反転
信号ＹＳＢ_０が解除される一方、カラム・プリデコード
・ラッチ信号ＹＰＴ_０が生成され、さらに、ワンショッ
トだけ、例えば、"Ｌ"レベルとなるプリチャージ・グロ
ーバル信号ＰＧ_０が生成される。

【００８７】したがって、スイッチ信号ＳＷ_０に基づい
て、バンク２５_１が選択され、グローバル入出力線２６
_１及び２６_２とそれぞれに直交するローカル入出力線３
４_１〜３４_４とが接続されるが、プリチャージ・グロー
バル信号ＰＧ_０が"Ｌ"レベルになる期間だけ、プリチャ
ージ・グローバル入出力回路３６_１及び３６_２により、
グローバル入出力線２６_１及び２６_２が短絡され、グロ
ーバル入出力線２６_１及び２６_２がプリチャージ状態と
される。また、カラム選択信号ＹＳ_０に基づいて、カラ
ムデコーダ群３５_１又は３５_２を構成するプリデコーダ
により、プリデコードされた信号が、カラムデコーダ群
３５_１又は３５_２を構成するメインデコーダでデコード
され、カラム選択スイッチの出力となる。このカラム選
択スイッチ、例えば、ＣＳＬ_２０及びＣＳＬ_２１が順次
ここでは選択されたとすると、対応するビット線のセン
スアンプ３３_１又は３３_２が選択される（図２８（１
０）参照）。これにより、センスアンプ３３_１又は３３
_２がメモリセル・アレイ３１ _１の選択された行に接続さ
れているメモリセルから読み出されたデータを検知して
増幅するので、検知増幅されたデータは、ローカル入出
力線３４_１〜３４_４及びグローバル入出力線２６_１又は
２６_２を介して入出力アンプ２８_１又は２８_２へ伝達さ
れる。入出力アンプ２８_１又は２８_２を構成するデータ
アンプ等は、上記したように、データの到着のタイミン
グに合わせて、即ち、図２８（７）及び（９）に示すよ
うに、カラム選択スイッチＣＳＬ_２０の立ち上がりから
時間Ｔ_７経過後に、バンク選択回路１７１_１から供給さ
れたカラムマルチ選択遅延信号ＹＭＤ_０（図２８（８）
参照）により活性化されるので、供給されたデータを増
幅した後、データ入出力バス１１５_１又は１１５_２を介
してデータ入出力回路１１４_１へ伝達する。したがっ
て、データ入出力回路１１４_１は、供給されたデータを
データ入出力端子ＤＱ_０より順次出力する。なお、ワー
ドドライバ３２_１及びロウデコーダ群４８_１の動作につ
いては、この実施例とは直接関係ないので、その説明を
省略する。以上説明した動作により、バンク２５_１の選
択されたメモリセルからデータが読み出されるのであ
る。なお、この第８の実施例における半導体記憶装置の
その他の動作については、第２の実施例における半導体
記憶装置の動作（図１３及び図１４参照）と略同様であ
るので、その説明を省略する。また、この第８の実施例
は、第４の実施例にもそのまま適用することができる。

【００８８】このように、この例の構成によれば、バン
ク選択回路１７１_１に遅延素子１７４_１及び１７５_１を
設けたので、データ書き込み時におけるスキューずれ
と、データ読み出し時におけるスキューずれとをそれぞ
れ別個に低減可能になり、スキュー調整に関する設計が
容易になると共に、データの書き込みや読み出しを高速
で行うことが可能となる。

【００８９】Ｉ．第９の実施例 次に、第９の実施例について説明する。図２９はこの発
明の第９の実施例である半導体記憶装置を構成するバン
ク選択回路１８１_１の構成を示す回路図である。この図
において、図１６の各部に対応する部分には同一の符号
を付け、その説明を省略する。バンク選択回路１８１_１
が図１６に示すバンク選択回路１２６_１と異なる点は、
遅延素子４６_１に代えて、イネーブル信号ＰＮ_０と、周
辺回路ブロック１２５を構成するコントローラ１１３か
ら供給されるライト信号Ｗとの論理積をとるアンドゲー
ト１８２_１と、イネーブル信号ＰＮ_０と、周辺回路ブロ
ック１２５を構成するコントローラ１１３から供給され
るリード信号Ｒとの論理積をとるアンドゲート１８３_１
と、アンドゲート１８２_１の出力信号を所定時間遅延す
る遅延素子１８４_１と、アンドゲート１８３_１の出力信
号を所定時間遅延する遅延素子１８５_１と、遅延素子１
８４_１の出力信号と遅延素子１８５_１との論理和をとる
オアゲート１８６_１とが新たに設けられ、オアゲート１
８６_１の出力信号がバッファ４７_１の入力端に供給され
ている点である。遅延素子１８４_１の遅延量と遅延素子
１８５_１の遅延量とは、データ書き込み時とデータ読み
出し時におけるスキューずれの違いに応じてスキューず
れを低減するために互いに異なった値に設定されてい
る。なお、この第９の実施例における半導体記憶装置の
その他の構成及び動作については、第３の実施例におけ
る半導体記憶装置の構成及び動作（図２、図１５、図１
７及び図１８参照）と略同様であるので、その説明を省
略する。

【００９０】このように、この例の構成によれば、バン
ク選択回路１８１_１に遅延素子１８４_１及び１８５_１を
設けたので、データ書き込み時におけるスキューずれ
と、データ読み出し時におけるスキューずれとをそれぞ
れ別個に低減可能になり、スキュー調整に関する設計が
容易になると共に、データの書き込みや読み出しを高速
で行うことが可能となる。

【００９１】Ｊ．第１０の実施例 次に、第１０の実施例について説明する。図３０はこの
発明の第１０の実施例である半導体記憶装置を構成する
バンク選択回路１９１_１の構成を示す回路図である。こ
の図において、図２２の各部に対応する部分には同一の
符号を付け、その説明を省略する。バンク選択回路１９
１_１が図２２に示すバンク選択回路１４３_１と異なる点
は、遅延素子４６_１に代えて、オアゲート１４４_１の出
力信号と、周辺回路ブロック１４１を構成するコントロ
ーラ１４５から供給されるライト信号Ｗとの論理積をと
るアンドゲート１９２_１と、オアゲート１４４_１の出力
信号と、周辺回路ブロック１４１を構成するコントロー
ラ１４５から供給されるリード信号Ｒとの論理積をとる
アンドゲート１９３_１と、アンドゲート１９２_１の出力
信号を所定時間遅延する遅延素子１９４_１と、アンドゲ
ート１９３_１の出力信号を所定時間遅延する遅延素子１
９５_１と、遅延素子１９４_１の出力信号と遅延素子１９
５_１との論理和をとるオアゲート１９６_１とが新たに設
けられ、オアゲート１９６_１の出力信号がバッファ４７
_１の入力端に供給されている点である。遅延素子１９４
_１の遅延量と遅延素子１９５_１の遅延量とは、データ書
き込み時とデータ読み出し時におけるスキューずれの違
いに応じてスキューずれを低減するために互いに異なっ
た値に設定されている。なお、この第１０の実施例にお
ける半導体記憶装置のその他の構成及び動作について
は、第５の実施例における半導体記憶装置の構成及び動
作（図２、図２１及び図２３参照）と略同様であるの
で、その説明を省略する。

【００９２】このように、この例の構成によれば、バン
ク選択回路１９１_１に遅延素子１９４_１及び１９５_１を
設けたので、データ書き込み時におけるスキューずれ
と、データ読み出し時におけるスキューずれとをそれぞ
れ別個に低減可能になり、スキュー調整に関する設計が
容易になると共に、データの書き込みや読み出しを高速
で行うことが可能となる。

【００９３】Ｋ．第１１の実施例 次に、第１１の実施例について説明する。図３１はこの
発明の第１１の実施例である半導体記憶装置を構成する
バンク選択回路２０１_１の構成を示す回路図である。こ
の図において、図２５の各部に対応する部分には同一の
符号を付け、その説明を省略する。バンク選択回路２０
１_１が図２５に示すバンク選択回路１５６_１と異なる点
は、遅延素子４６_１に代えて、オアゲート４５_１の出力
信号と、周辺回路ブロック１５５を構成するコントロー
ラ１５７から供給されるライト信号Ｗとの論理積をとる
アンドゲート２０２_１と、オアゲート４５_１の出力信号
と、周辺回路ブロック１５５を構成するコントローラ１
５７から供給されるリード信号Ｒとの論理積をとるアン
ドゲート２０３_１と、アンドゲート２０２_１の出力信号
を所定時間遅延する遅延素子２０４_１と、アンドゲート
２０３_１の出力信号を所定時間遅延する遅延素子２０５
_１と、遅延素子２０４_１の出力信号と遅延素子２０５_１
との論理和をとるオアゲート２０６_１とが新たに設けら
れ、オアゲート２０６_１の出力信号がバッファ４７_１の
入力端に供給されている点である。遅延素子２０４_１の
遅延量と遅延素子２０５_１の遅延量とは、データ書き込
み時とデータ読み出し時におけるスキューずれの違いに
応じてスキューずれを低減するために互いに異なった値
に設定されている。なお、この第１１の実施例における
半導体記憶装置のその他の構成及び動作については、第
６の実施例における半導体記憶装置の構成及び動作（図
２及び図２４参照）と略同様であるので、その説明を省
略する。

【００９４】このように、この例の構成によれば、バン
ク選択回路２０１_１に遅延素子２０４_１及び２０５_１を
設けたので、データ書き込み時におけるスキューずれ
と、データ読み出し時におけるスキューずれとをそれぞ
れ別個に低減可能になり、スキュー調整に関する設計が
容易になると共に、データの書き込みや読み出しを高速
で行うことが可能となる。

【００９５】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、この発明を同期型でない半導体
記憶装置に適用した例を示したが、これに限定されず、
この発明を同期型の半導体記憶装置に適用してももちろ
ん良い。また、上述の各実施例においては、チップレイ
アウトが図２に示すものであると説明したが、これに限
定されない。チップレイアウトは、例えば、図３２に示
すように、４個の機能ブロック２１_１〜２１_４と２個の
周辺回路ブロック２２_ａ及び２２_ｂとから構成されると
しても良い。さらに、上述の各実施例においては、図２
（１）に示すように、１個の機能ブロック２１_１におい
て、バンクブロック２３_１とバンクブロック２３_２と
は、ワードドライバ３２_１及び３２_２とワードドライバ
３２_３及び３２_４以外は、周辺回路ブロック２４_１の部
分において紙面に直交する面を対称面とする面対称の関
係にあると説明したが、これに限定されない。例えば、
１個の機能ブロック２１ _１において、周辺回路ブロック
２４_１の両側にバンクブロック２３_１又はバンクブロッ
ク２３_２と同一形状のバンクブロックを２個配置しても
良い。図２（２）及び図３２に示すチップレイアウトに
おいても、同様に、すべてのバンクブロックの形状を同
一としても良いし、異ならせても良い。さらに、バンク
ブロック２３や周辺回路ブロック２４の配置方向も図２
（２）に示すような上下方向でなく、図２（２）を９０
度回転させた左右方向でも良い。

【００９６】また、上述の各実施例においては、バンク
２５_１〜２５_４をそれぞれ左右に２分割し、それに対応
してグローバル入出力線２６_１〜２６_４を配設すると共
に、入出力アンプ２８〜２８_４を設け、各グローバル入
出力線２６_１〜２６_４毎にプリチャージ・グローバル入
出力回路３６_１〜３６_４を設けた例を示したが、これに
限定されず、バンク２５_１〜２５_４の分割数、それに伴
うグローバル入出力線２６_１〜２６_４の本数、入出力ア
ンプ２８〜２８_４の個数及びこれらを構成するライトア
ンプやデータアンプの個数、プリチャージ・グローバル
入出力回路３６ _１〜３６_４の個数も任意で良い。同様
に、カラムデコーダ群３５_１〜３５_４の分割数及びそれ
ぞれを構成するカラムデコーダの数も任意で良い。さら
に、１個のバンク２５を構成するメモリセル・アレイの
個数も任意でよい。また、各バンク２５_１〜２５_４につ
いても、図１や図２においては詳細に記載していない
が、例えば、上記した特願平９−３０５５０５号に開示
されたように、サブアレイやサブワードドライバ等によ
り構成しても良い。さらに、上述の第１〜第３の実施例
では配線の収束度の３段階にわたる例を示し、第４の実
施例では第２の実施例について活性化されるバンクのメ
モリセルの数を削減する例を示し、第５及び第６の実施
例ではそれぞれ第３及び第１の実施例についてテスト信
号によるテストの例を示し、第７〜第１１の実施例では
それぞれ第１の実施例、第２及び第４の実施例、第３の
実施例、第５及び第６の実施例についてスキューずれを
低減する例を示したが、これに限定されない。即ち、第
４の実施例によるアドレス信号を用いた活性化されるバ
ンクのメモリセルの数を削減する構成を第１及び第３の
実施例に適用しても良いし、第５及び第６の実施例によ
るテスト信号によるテストの構成を第２及び第４の実施
例に適用しても良い。また、上述の各実施例における動
作説明においては、動作のバリエーションとして、バン
ク２５_１へのデータの書き込みとバンク２５_２からのデ
ータの読み出しと、バンク２５_１へのデータの書き込み
とバンク２５_１からのデータの読み出しと、バンク２５
_１及びバンク２５_２からの連続したデータの読み出しに
ついてのみ説明したが、これに限定されない。即ち、こ
の発明は、バンク２５_１からのデータの読み出しとバン
ク２５_２へのデータの書き込みや、バンク２５_１及びバ
ンク２５_２への連続したデータの書き込み、あるいはバ
ンク２５_２へのアクセスとバンク２５_１へのアクセスの
順序を逆にした動作、前者へのアクセス中における割り
込み発生による後者への強制的なアクセスなどにも適用
できる。なお、割り込み発生の場合には、アクセスが中
断されたバンクからの残りのデータの読み出しや書き込
みは不能となる。さらに、上述の第７〜第１１の実施例
においては、リード信号Ｒとライト信号Ｗとはそれぞれ
独立した信号である例を示したが、これに限定されず、
一方の信号が他方の信号を反転したものでも良いし、コ
ントローラから出力されるライトバースト信号ＷＢＴと
その反転信号を流用しても良い。

【００９７】

【発明の効果】以上説明したように、この発明の構成に
よれば、配線数を削減することができる。これにより、
半導体記憶装置のチップ面積をさらに縮小化することが
できる。また、この発明の別の構成によれば、不良解析
等のテストを正常に短時間で行うことができる。さら
に、この発明の別の構成によれば、活性化されるバンク
のメモリセルの数を削減することができる。また、この
発明の別の構成によれば、データ書き込み時におけるス
キューずれと、データ読み出し時におけるスキューずれ
とをそれぞれ別個に低減可能になり、スキュー調整に関
する設計が容易になると共に、データ入出力バス上での
データの衝突を防止できる。また、特に、２つのバンク
に対する制御の切り替え期間におけるデータの書き込み
や読み出しを高速で行うことが可能となる。さらに、デ
ータを破壊することなく、ローカル入出力線とグローバ
ル入出力線との接続を切り替えられる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体記憶装置
の要部の電気的構成を示すブロック図である。

【図２】同装置のチップレイアウトの一例を示す図であ
る。

【図３】同装置を構成するプリチャージ・グローバル入
出力回路の構成の一例を示す回路図である。

【図４】同装置を構成するバンク選択回路の構成の一例
を示す回路図である。

【図５】同装置を構成する第１カラム制御部の構成の一
例を示す回路図である。

【図６】同装置を構成する第２カラム制御部の構成の一
例を示す回路図である。

【図７】同装置の動作の一例を説明するためのタイミン
グ・チャートである。

【図８】同装置を構成する第１カラム制御部の動作の一
例を説明するためのタイミング・チャートである。

【図９】同装置の動作の一例を説明するためのタイミン
グ・チャートである。

【図１０】同装置を構成する第２カラム制御部の動作の
一例を説明するためのタイミング・チャートである。

【図１１】この発明の第２の実施例である半導体記憶装
置の要部の電気的構成を示すブロック図である。

【図１２】同装置を構成するバンク選択回路の構成の一
例を示す回路図である。

【図１３】同装置の動作の一例を説明するためのタイミ
ング・チャートである。

【図１４】同装置の動作の一例を説明するためのタイミ
ング・チャートである。

【図１５】この発明の第３の実施例である半導体記憶装
置の要部の電気的構成の一例を示すブロック図である。

【図１６】同装置を構成するバンク選択回路の構成の一
例を示す回路図である。

【図１７】同装置の動作の一例を説明するためのタイミ
ング・チャートである。

【図１８】同装置の動作の一例を説明するためのタイミ
ング・チャートである。

【図１９】この発明の第４の実施例である半導体記憶装
置の要部の電気的構成の一例を示すブロック図である。

【図２０】同装置を構成するバンク選択回路の構成の一
例を示す回路図である。

【図２１】この発明の第５の実施例である半導体記憶装
置の要部の電気的構成の一例を示すブロック図である。

【図２２】同装置を構成するバンク選択回路の構成の一
例を示す回路図である。

【図２３】同装置を構成するテスト回路の構成の一例を
示す回路図である。

【図２４】この発明の第６の実施例である半導体記憶装
置の要部の電気的構成の一例を示すブロック図である。

【図２５】同装置を構成するバンク選択回路の構成の一
例を示す回路図である。

【図２６】この発明の第７の実施例である半導体記憶装
置を構成するバンク選択回路の構成の一例を示す回路図
である。

【図２７】この発明の第８の実施例である半導体記憶装
置を構成するバンク選択回路の構成の一例を示す回路図
である。

【図２８】同装置の動作の一例を説明するためのタイミ
ング・チャートである。

【図２９】この発明の第９の実施例である半導体記憶装
置を構成するバンク選択回路の構成の一例を示す回路図
である。

【図３０】この発明の第１０の実施例である半導体記憶
装置を構成するバンク選択回路の構成の一例を示す回路
図である。

【図３１】この発明の第１１の実施例である半導体記憶
装置を構成するバンク選択回路の構成の一例を示す回路
図である。

【図３２】この発明による半導体記憶装置のチップレイ
アウトの他の例を概略示す図である。

【図３３】従来の半導体記憶装置の電気的構成例を示す
図であり、（ａ）は要部の電気的構成例を示すブロック
図、（ｂ）は（ａ）に示すブロック図の内部に設けられ
た回路の構成例を示す回路図である。

【符号の説明】

２３_１〜２３_４，１２１_１，１２４_１，１３１_１，１４
０_１，１５４_１ バンクブロック ２５_１〜２５_４ バンク ２６_１〜２６_４ グローバル入出力線 ２８_１〜２８_４ 入出力アンプ ３１_１〜３１_４ メモリセル・アレイ ３４_１〜３４_１６ グローバル入出力線 ３５_１〜３５_４ カラムデコーダ群 ３６_１〜３６_４ プリチャージ・グローバル入出力回
路（初期化回路） ２９_１，１２２_１，１２６_１，１３２_１，１４３_１，１
５６_１，１６２_１，１７１_１，１８１_１，１９１_１，２
０１_１ バンク選択回路 ５０_１，５０_２ 第２カラム制御部（接続選択回路） １４２_１ テスト回路 １６５_１，１６６_１，１７４_１，１７５_１，１８４_１，
１８５_１，１９４_１，１９５_１，２０４_１，２０５_１
遅延素子

フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ16 JJ24 JJ36 KB07 KB45 KB52 MM07 PP01 PP02 RR01 5B024 AA03 AA07 AA15 BA18 BA29 CA07 CA16 CA21 EA02 5L106 AA01 AA02 DD01 FF01 GG05

Claims (11)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置された複数のメモ
   リセルからなるメモリセル・アレイを有し、互いに隣接
   して配設された複数個のバンクと、前記複数個のバンク
   の配設方向と平行にそれらに共通して設けられ、前記複
   数個のバンクを構成するメモリセル・アレイのいずれか
   のメモリセルから読み出されたデータやいずれかのメモ
   リセルに書き込むべきデータが伝達される複数本のグロ
   ーバル入出力線と、各グローバル入出力線に接続され、
   対応するグローバル入出力線により伝達されてきたデー
   タやこれから伝達されるデータを増幅する複数個の入出
   力アンプと、前記複数個のバンクに共通して設けられ、
   いずれかのバンクを構成するメモリセル・アレイの対応
   するビット線を選択状態とするための複数個のカラム選
   択スイッチをそれぞれ出力する複数個のカラムデコーダ
   とを備えた複数個のバンクブロックと、 前記複数個のバンクブロック毎に、対応するバンクブロ
   ックを構成する複数個のバンクに共通して設けられ、前
   記複数個のバンクブロックを構成するすべてのバンクの
   中のいずれか１個を選択するための複数ビットのバンク
   アドレス信号に基づいて、対応するカラムデコーダを活
   性化するためのカラムデコーダ活性化信号と、対応する
   入出力アンプを活性化するための入出力アンプ活性化信
   号とを生成する複数個のバンク選択回路とを備えてなる
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記複数個のバンク選択回路は、前記複
   数ビットのバンクアドレス信号から生成される対応する
   バンクブロックを構成するバンクの中のいずれか１個を
   選択するためのバンク選択信号の論理和をとって前記入
   出力アンプ活性化信号を生成することを特徴とする請求
   項１記載の半導体記憶装置。
3. 【請求項３】 前記複数個のバンク選択回路は、前記複
   数ビットのバンクアドレス信号から生成される対応する
   バンクブロックを構成するバンクの中のいずれか１個を
   選択するためのバンク選択信号の論理和をとって前記カ
   ラムデコーダ活性化信号を生成することを特徴とする請
   求項１又は２記載の半導体記憶装置。
4. 【請求項４】 前記複数個のバンク選択回路は、前記複
   数ビットのバンクアドレス信号の一部のビットから生成
   される対応するバンクブロックを選択するためのバンク
   ブロック選択信号に基づいて前記カラムデコーダ活性化
   信号及び前記入出力アンプ活性化信号を生成することを
   特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】 前記複数個のバンク選択回路は、複数ビ
   ットのカラムアドレス信号の当該バンクブロックを構成
   するバンクに対応する複数ビットと、前記カラムデコー
   ダ活性化信号及び前記入出力アンプ活性化信号との論理
   積をそれぞれとった信号を前記カラムデコーダ活性化信
   号及び前記入出力アンプ活性化信号に代えて出力するこ
   とを特徴とする請求項１乃至４のいずれか１に記載の半
   導体記憶装置。
6. 【請求項６】 前記複数個のバンク選択回路は、不良解
   析や評価のテストを行うためのテスト信号と前記バンク
   選択信号又は前記バンクブロック選択信号との論理和を
   とって、前記入出力アンプ活性化信号又は前記カラムデ
   コーダ活性化信号の少なくとも一方を生成し、 前記テスト信号と複数ビットのカラムアドレス信号の当
   該バンクブロックを構成するバンクに対応する複数ビッ
   トとの論理積をそれぞれとった信号と、前記テスト信号
   を反転した信号と前記カラムデコーダ活性化信号との論
   理積をとった信号との論理和をとって、バンク毎のカラ
   ムデコーダ活性化信号を生成するテスト回路を備えてな
   ることを特徴とする請求項１乃至５のいずれか１に記載
   の半導体記憶装置。
7. 【請求項７】 前記複数個のバンク選択回路は、不良解
   析や評価のテストを行うためのテスト信号と複数ビット
   のカラムアドレス信号の当該バンクブロックを構成する
   バンクに対応する複数ビットとの論理積をそれぞれとっ
   た信号と、前記バンク選択信号又は前記バンクブロック
   選択信号との論理和をとって、前記入出力アンプ活性化
   信号又は前記カラムデコーダ活性化信号の少なくとも一
   方を生成することを特徴とする請求項１乃至５のいずれ
   か１に記載の半導体記憶装置。
8. 【請求項８】 前記複数個のバンク選択回路は、前記複
   数ビットのバンクアドレス信号が入力されてから所定時
   間遅延して前記入出力アンプ活性化信号を出力すること
   を特徴とする請求項１乃至７のいずれか１に記載の半導
   体記憶装置。
9. 【請求項９】 前記複数個のバンク選択回路は、データ
   の書き込み時と読み出し時とにおいて前記所定時間を異
   ならせて前記入出力アンプ活性化信号を出力することを
   特徴とする請求項８に記載の半導体記憶装置。
10. 【請求項１０】 前記複数個のバンクブロックは、前記
    メモリセル・アレイ毎に、前記複数本のグローバル入出
    力線に直交して設けられ、対応するグローバル入出力線
    と接続されることにより、対応するメモリセル・アレイ
    のいずれかのメモリセルから読み出されたデータやいず
    れかのメモリセルに書き込むべきデータが伝達される複
    数本のローカル入出力線を有し、 前記カラムデコーダ活性化信号に基づいて、前記複数本
    のローカル入出力線と対応するグローバル入出力線との
    接続を所定のタイミングで選択する接続選択回路を備え
    てなることを特徴とする請求項１乃至９のいずれか１に
    記載の半導体記憶装置。
11. 【請求項１１】 前記複数本のグローバル入出力線に対
    応して設けられ、同一のバンクブロックを構成する複数
    個のバンクからデータが連続して読み出される場合であ
    って、あるバンクからのデータの読み出しから他のバン
    クからのデータの読み出しに切り換わる時に、前記カラ
    ムデコーダ活性化信号に基づいて、対応するグローバル
    入出力線を短絡して初期化する初期化回路を備えてなる
    ことを特徴とする請求項１乃至１０のいずれか１に記載
    の半導体記憶装置。