JPS595479A - アドレス変換制御方式 - Google Patents

アドレス変換制御方式

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JPS595479A
JPS595479A JP57113310A JP11331082A JPS595479A JP S595479 A JPS595479 A JP S595479A JP 57113310 A JP57113310 A JP 57113310A JP 11331082 A JP11331082 A JP 11331082A JP S595479 A JPS595479 A JP S595479A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ）発明の技術分野 本発明は、１ドレス変換制御刃式、特にＴＬＢの如きア
ドレス変換バッファ上に記憶保護キイを格納しておいて
記憶保護チェックを行う機能をもつデータ処理装置にお
いて、記憶採掘チェックを行うことを要しないモードに
は、上記アドレス変換バッファ上に所望の変換対が存在
しなくてアドレス変換機構が用いられたとき、その変換
結果の変換対をアドレス変換バッファ上に登録しないよ
うに制御するアドレス変換制御方式に関するものである
。
（Ｂｌ技術の背景と問題点 従来から、仮想記憶方式を採用したデータ処理装置にお
いては、実効アドレスを物理アドレスに変換するアドレ
ス変換機構をもち、かつ一旦変換された結果を変換対の
形で格納するアドレス変換バッファをもうけて再度の変
換に当って当該バッファの内容を利用して変換する構成
が採用されている。
このような構成は、実効アドレスが論理アドレスであっ
て当該論理アドレスを物理アドレスに変換する場合に利
用されるだけでなく、実効アドレスが実アドレスである
場合にも利用される。これは、記憶保護を行うための記
憶保護キイを上記アドレス変換バッファ上に格納してお
き、メモリ・アクセス時に上記アドレス変換バッファが
索引されることを利用して、記憶保護チェックを行わせ
る構成が採られているからである。即ち、実効アドレス
が実アドレスである場合にも、変換対を記憶保護キイと
一緒にアドレス変換バッファ上ニ格納しておき、実アド
レスによるアクセス時にもアドレス変換バッファを索引
して、記憶保護キイによるチェックを行うようにされる
。
しかし、記憶保護チェックを行わなくても足りる場合が
ある。このような場合に新しく変換された変換結果をア
ドレス変換バッファに書込むことは、記憶保護チェック
を必要としない実効アドレスによって、アドレス変換バ
ッファが非所望に書替えられることが生じる。
（０）発明の目的と構成 本発明は上記の点を解決することを目的としており、本
発明のアドレス変換制御方式は、実効アドレスを物理ア
ドレスに変換するアドレス変換機構と、当該変換された
結果の変換対を記憶するアドレス変換バッファと、上記
実効アドレスを一時的にセーブするボート・レジスタと
がもうけられてなゆ、上記アドレス変換バッファ上に記
憶保護キイを格納してなるデータ処理装置において、上
記アドレス変換バッファを索引して上記保護キイにもと
づく記憶保護チェックを行う必要のある記憶保護チェッ
ク・モードと、上記保護キイにもとづく記憶保護チェッ
クを行うことを要しない非チェック・モードとをもうけ
、上記記憶保護チェック・モード時において上記アドレ
ス変換機構によるアドレス変換が行われた際に当該変換
結果を上記アドレス変Ｉ！バッファ上に格納するよう制
御１７、かつ上記非チェック・モード時において上記ア
ドレス変換機構によるアドレス変換が行われた際に当該
変換結果を上記ボート・レジスタ１上に書込んで上記ア
ドレス変換バツファ−ヒに格納することなく利用するよ
うにしたことを特徴としている。以下図面を参照しつつ
説明する。
（Ｄ）発明の実施例 第１図（は従来のアドレス変換制御方式の一例、第２図
は本発明の一実施例を示す。
第１図において、１は実効アドレスーレジスタであって
実効アドレスがセットされるもの、２はアドレス変換バ
ッファであって図示の場合にはＰＲｉＭＡＲＹとＡＬＴ
ＩらＩｔ　Ｎ　Ａ　’ｒ　Ｂとの２つのブロックによっ
て構成されているもの、３，４は夫々比較器、５１ｄＳ
ＴＯスタツク、６は変換結果アドレス・レジスタ、７は
ボート・レジスタ、８はアドレス変換機構を表わしてい
る。
アドレス変換バッファ２には、各ブロック内のエントリ
として、（１）バリッド・ピッドＶ、（ｉ＋１多重仮想
記憶を制御する５ＴＣ）ＩＤ、１ｉｉ）実効アドレスの
ビット「８」ないし「１１」、（１■）当該実効アドレ
スに対応する物理アドレスのビットｒ８Ｊないしｒ１９
Ｊ、（Ｖ）２にバイト単位に対応して記憶保護のために
もうけられる２個の記憶保護キイが与えられている。
従来公知の如く、処理実行のために実効アドレスがレジ
スタ１にセットされると、実効アドレスのビット「１２
」ないし「１９」によってアドレス変換バッファ２が索
引される。そして、このときアドレス変換バッファ２か
ら読出された内容中の実効アドレス「８」ないし「１１
」は、比較器３および４においてレジスタ１上のビット
「８」ないし「１１」と比較される。このとき、比較器
３および４内において、上述のバリッド−ビットＶによ
って読出された内容の有効性が確められ、また上記８Ｔ
Ｏスタツク５の内容と上記読出された内容中のＳＴＯＴ
Ｄとが照合される。
上記バリッド・ビットｖが有効を示し、かつ上記実効ア
ドレス「８」ないし「１１」の比較において一致が得ら
れ、かつ上記ＳＴＯＩＤの照合がとれていた場合、例え
ばとれていたのが比較器３であるとすると、このときア
ドレス変換ノくツファ２のＰＲｉＭＡ几Ｙ側から読出さ
れた物理アドレス「８」ないし「１９」が変換結果アド
レス−レジスタ６にセットされる。一方実効アドレス・
レジスタ１上のビット「２０」ないし「３１」が変換結
果レジスタ６に転送される。これによって、変換結果レ
ジスタ６上には、物理アドレス「８」ないし「３１」が
変、換結果としてセットされた形となり、メモリ・アク
セスに利用される。
なお、このとき、実効アドレス・レジスタ１の全内容が
ボート・レジスタ７にセーブされて、アドレス変換バッ
ファ２上に所望の変換対（実効アドレス「８」〜「１１
」と物理アドレス「８」〜ｒ１９Ｊ）が存在しなかった
場合などの際の再アクセスのために備える。
上記アドレス変換バッファ２に対する索引の結果ヒツト
するものがなかった場合、実効アドレス・レジスタ１の
内容にもとづいてアドレス変換機構８が起動される。そ
して従来公知の如く煩雑な処理を経て、実効アドレスに
対応する物理アドレスが抽出され、その結果がアドレス
変換バッファ２に格納される（図示■）。この格納され
た内容は、上記セーブしておいたボー）−レジスタ７の
内容が実効アドレス・レジスタ１にセットされ（図示■
）、これによってアドレス変換バッファ２の内容を索引
することにより読出され、所望の物理アドレスがレジス
タ６にセットされる。
従来から仮想記憶方式を採用しているデータ処理装置に
おいては上述のように動作するが、実効アドレスが実ア
ドレスで与えられている場合においても、上記記憶保護
キイによる記憶保護チェックのために、アドレス変換バ
ッファ２に対する索引が行われる。
しかし、上記記憶採掘キイによる記憶保護チェックを必
要としない場合もあり、このような場合において上述の
如くアドレス変換バッファ２に対する索引とアドレス変
換機構８による変換と行われて変換結果がアドレス変換
バッファ２に格納される形となるのは好−ましくない。
これは、記憶保護チェックを行う必要のない実効アドレ
スによるメモリ・アクセスのために、アドレス変換バッ
ファ２の内容が占められてゆくからである。
第２図は本発明の一実施例を示し、図中の符号１ないし
８は第１図に対応し、第２図の構成は図示符号９の如く
アドレス変換機構８からの出力がボート・レジスタ７に
セットできるバスをもうけている点において第１図図示
のものと異なっている。
通常の動作モード、即ちアドレス変換バッファ２を索引
して記憶保護キイにもとづく記憶保護チェックを行う必
要がある記憶保護チェック・モードにおいては、第１図
を参照して説明したと全く同じ動作であり、改め説明す
ることを省略する。
そして本発明にいう非チェック・モードにおいては、次
のように処理される。
即ち、実効アドレスが実効アドレス・レジスタ１にセッ
トされ、アドレス変換バッファ２が索引され、所望の変
換対が存在した即ちヒツトした場合に変換結果アドレス
φレンスタ６に物理アドレスがセットされる・・・・・
・・・・態様については上記記憶保護チェック・モード
の場合と同じである。ただ、このとき、上述の記憶保護
キイによるチェックが行われるが、その結果は無視する
ようにされる。
また上記においてヒツトされなかった場合にアドレス変
換機構８が起動されて、所望の物理アドレスが抽出され
る迄の処理態様についても、上記記憶保護チェック・モ
ードの場合と全く同じである。しかし、当該ヒツトされ
なかった場合の処理態様において、アドレス変換機構８
から物理アドレスが抽出されたとき、その結果がボート
・レジスタ７の内容中のビット「８」ないし「１９」に
オーバライドされる。即ち、記憶保護チェック・モード
のときのようにアドレス変換バッファ２に格納されない
。そして、上記変換結果は、ボートＯレジスタ７から実
効アドレス・レジスタ１にセットされた上で変換結果レ
ジスタ６に転送される。
（Ｅ）発明の詳細 な説明した如く、本発明によれば、記憶保護チェックを
必要としない実効アドレスによるメモリ・アクセスの際
に生じた変換対によって、アドレス変換バッファの内容
が非所望に置き換えられてしまうことを防止でき、効率
のよいアドレス変換方式を提供することができる。
【図面の簡単な説明】
第１図は従来のアドレス変換制御方式の一例、第２図は
本発明の一実施例を示す。 図中、１は実効アドレス・レジスタ、２はアドレス変換
バッファ、３，４は夫々比較器、５はＳＴＯスタック、
６は変換結果レジスタ、７はポート・レジスタ、８はア
ドレス変換機構を表わしている。 特許出願人　富士通株式会社

Claims (1)

    【特許請求の範囲】
  1. 実効アドレスを物理アドレスに変換するアドレス変換機
    構と、当該変換された結果の変換対を記憶するアドレス
    変換バッファと、上記実効アドレスを一時的にセーブす
    るポートφレンスタとがもうけられてなり、上記アドレ
    ス変換バッファ上に記憶保護キイを格納してなるデータ
    処理装置において、上記アドレス変換バッファを索引し
    て上記保護キイにもとづく記憶保護チェックを行う必要
    のある記憶保護チェック・モードと、上記保護キイにも
    とづく記憶保護チェックを行うことを要しない非チェッ
    ク・モードとをもうけ、上記記憶保護チェック・モード
    時において上記アドレス変換機構によるアドレス変換が
    行われた際に当該変換結果を上記アドレス変換バッファ
    上に格納するよう制御し、かつ上記非チェック−モード
    時においいて上記アドレス変換機構によるアドレス変換
    が行われた際に当該変換結果を上記ボート・レジスタ上
    に書込んで上記アドレス変換バッファ上に格納すること
    なく利用するようにしたことを特徴とするアドレス変換
    制御方式。
JP57113310A 1982-06-30 1982-06-30 アドレス変換制御方式 Expired JPS6047624B2 (ja)

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