JPH07120325B2 - キャッシュメモリ制御用集積回路 - Google Patents
キャッシュメモリ制御用集積回路Info
- Publication number
- JPH07120325B2 JPH07120325B2 JP62255836A JP25583687A JPH07120325B2 JP H07120325 B2 JPH07120325 B2 JP H07120325B2 JP 62255836 A JP62255836 A JP 62255836A JP 25583687 A JP25583687 A JP 25583687A JP H07120325 B2 JPH07120325 B2 JP H07120325B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- status
- mpu
- logic
- mask information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに接続されるキャッシュ
メモリ制御用集積回路に関し、特に、複数の種類のマイ
クロプロセッサに対して、その制御信号端子群を直接結
合できるキャッシュメモリ制御用集積回路に関する。
メモリ制御用集積回路に関し、特に、複数の種類のマイ
クロプロセッサに対して、その制御信号端子群を直接結
合できるキャッシュメモリ制御用集積回路に関する。
従来の中央処理装置において、キャッシュメモリは、演
算処理部と混然一体となって設計される性格のものであ
るといえる。すなわち、処理装置の実効性能を決定する
時点で、キャッシュアクセスのタイミングは決定され、
そのようなタイミング仕様を満たすように、キャッシュ
メモリの設計が開始されるのが普通である。
算処理部と混然一体となって設計される性格のものであ
るといえる。すなわち、処理装置の実効性能を決定する
時点で、キャッシュアクセスのタイミングは決定され、
そのようなタイミング仕様を満たすように、キャッシュ
メモリの設計が開始されるのが普通である。
集積回路化された演算処理装置であるマイクロプロセッ
サ（MPU）と、それに対して接続されるキャッシュメモ
リ制御回路（CMC）を用いて中央処理装置を設計する場
合においても、これらのタイミングインターフェース
は、上述の場合と同様に、非常に緊密なことが要求され
る。ただ、MPUの集積回路としての外部仕様は、性能面
から見て、必ずしも理想的にはつくられていない。パッ
ケージ等により端子数の制約を受け、その故に大量のデ
ータ／制御信号を授受できないからである。よって、MP
Uの性能を十分に発揮させるには、MPU自身とその外部に
構成されるシステムとの間でのタイミングインターフェ
ースを十分に調整する必要がある。特にCMCにおいて
は、MPUの最大転送能力を発揮できるようなタイミング
インターフェースをもつことが望ましい。
サ（MPU）と、それに対して接続されるキャッシュメモ
リ制御回路（CMC）を用いて中央処理装置を設計する場
合においても、これらのタイミングインターフェース
は、上述の場合と同様に、非常に緊密なことが要求され
る。ただ、MPUの集積回路としての外部仕様は、性能面
から見て、必ずしも理想的にはつくられていない。パッ
ケージ等により端子数の制約を受け、その故に大量のデ
ータ／制御信号を授受できないからである。よって、MP
Uの性能を十分に発揮させるには、MPU自身とその外部に
構成されるシステムとの間でのタイミングインターフェ
ースを十分に調整する必要がある。特にCMCにおいて
は、MPUの最大転送能力を発揮できるようなタイミング
インターフェースをもつことが望ましい。
ここで問題にするのはMPUによるCMCの起動条件の判定方
法である。より詳細に言えば、MPUによる外部バスサイ
クルの種類（ステータス信号）のデコードにより、キャ
ッシュをアクセスするか否かを決定する方法である。
法である。より詳細に言えば、MPUによる外部バスサイ
クルの種類（ステータス信号）のデコードにより、キャ
ッシュをアクセスするか否かを決定する方法である。
第２図は、従来のMPUとCMCのインターフェースを示す図
面である。
面である。
第２図において用いられている記号は、以下の様な意味
である。
である。
ST0/ST1:MPUの出力するバスサイクルステータス信号用
端子またはその信号（特定のMPU用のCMCがバスサイクル
ステータス信号を受ける場合のCMC入力端子には同一名
称が用いられている） R/:MPUの出力するバスサイクルのリードライト識別信
号用端子またはその信号（同一信号を受けるCMCの入力
端子にも同一名称が用いられている） ▲▼:MPUの出力するバスサイクル期間を示すタイ
ミング信号用端子（同一信号を受けるCMCの入力端子に
も同一名称が用いられている） 第２図に示す従来例では、送り手であるMPU201のバスサ
イクルステータス信号と、受け手であるCMC202のバスサ
イクルステータス信号とが１対１に対応している。この
場合の最大のメリットは、ステータス信号のエンコード
／デコードといった変換処理が不必要であり、MPU201と
CMC202とが各ステータス端子毎に直接接続できることで
ある。この信号変換用のゲート論理が不要であるという
メリットは、その分だけ高速化が可能であるという効果
も併せてもつ。
端子またはその信号（特定のMPU用のCMCがバスサイクル
ステータス信号を受ける場合のCMC入力端子には同一名
称が用いられている） R/:MPUの出力するバスサイクルのリードライト識別信
号用端子またはその信号（同一信号を受けるCMCの入力
端子にも同一名称が用いられている） ▲▼:MPUの出力するバスサイクル期間を示すタイ
ミング信号用端子（同一信号を受けるCMCの入力端子に
も同一名称が用いられている） 第２図に示す従来例では、送り手であるMPU201のバスサ
イクルステータス信号と、受け手であるCMC202のバスサ
イクルステータス信号とが１対１に対応している。この
場合の最大のメリットは、ステータス信号のエンコード
／デコードといった変換処理が不必要であり、MPU201と
CMC202とが各ステータス端子毎に直接接続できることで
ある。この信号変換用のゲート論理が不要であるという
メリットは、その分だけ高速化が可能であるという効果
も併せてもつ。
更に、従来の他のキャッシュメモリ制御用集積回路は第
３図に示すように送り手であるMPU301のバスサイクルス
テータス信号が、受け手であるCMC302のバイサイクルス
テータス信号と必ずしも対応していない場合で、CMC302
は、例えば、BYPASSあるいはUNCACHABLEのような、キャ
ッシュ機能を直接制御する外部端子を備えているのであ
る。MPU301とCMC302との間のインターフェースのため
に、いくらかのゲート論理を組む必要がある。この他の
例ではインバータ303,305とNANDゲート304を有してお
り、ST1−０の２ビットが“01"である場合には、キャッ
シュをバイパスすることを指示するゲート論理を組んだ
場合を示している。この従来の他の例に示されるCMCの
メリットは、その汎用性にある。従来の中央処理装置の
ような、演算処理装置とキャッシュメモリ部とが１対１
に対応する関係であると、１つのMPUに対し、CMCはただ
１種類しか接続できない。しかし、大量生産されること
でコストダウン可能な集積回路のメリットを考慮する
と、各パーツは、汎用のものとして設計されることが望
ましい。各種のMPUインターフェースに対し、１つのCMC
で対処できれば、設計・製造コストは大きく削減でき
る。汎用の端子サポートは、このように、複数の種類の
MPUに対する接続を意識したものとなっているのであ
る。
３図に示すように送り手であるMPU301のバスサイクルス
テータス信号が、受け手であるCMC302のバイサイクルス
テータス信号と必ずしも対応していない場合で、CMC302
は、例えば、BYPASSあるいはUNCACHABLEのような、キャ
ッシュ機能を直接制御する外部端子を備えているのであ
る。MPU301とCMC302との間のインターフェースのため
に、いくらかのゲート論理を組む必要がある。この他の
例ではインバータ303,305とNANDゲート304を有してお
り、ST1−０の２ビットが“01"である場合には、キャッ
シュをバイパスすることを指示するゲート論理を組んだ
場合を示している。この従来の他の例に示されるCMCの
メリットは、その汎用性にある。従来の中央処理装置の
ような、演算処理装置とキャッシュメモリ部とが１対１
に対応する関係であると、１つのMPUに対し、CMCはただ
１種類しか接続できない。しかし、大量生産されること
でコストダウン可能な集積回路のメリットを考慮する
と、各パーツは、汎用のものとして設計されることが望
ましい。各種のMPUインターフェースに対し、１つのCMC
で対処できれば、設計・製造コストは大きく削減でき
る。汎用の端子サポートは、このように、複数の種類の
MPUに対する接続を意識したものとなっているのであ
る。
上述の前者の従来のキャッシュメモリ制御用集積回路
は、１つのCMCがある特定のMPUにしか接続できない点で
ある。一般に、MPUのインターフェースは、同一のMPUフ
ァミリにおいてさえ同一でない場合が多く、各MPU品種
ごとに対し、各々CMCを準備することになることにな
る。これは、製造コストの点で明らかに不利であるとい
う欠点を有する。
は、１つのCMCがある特定のMPUにしか接続できない点で
ある。一般に、MPUのインターフェースは、同一のMPUフ
ァミリにおいてさえ同一でない場合が多く、各MPU品種
ごとに対し、各々CMCを準備することになることにな
る。これは、製造コストの点で明らかに不利であるとい
う欠点を有する。
又、上述の後者の従来の他のキャッシュメモリ制御用集
積回路は、汎用性を狙ったものであるため、前者のよう
な問題点はない。しかし、MPUとCMCとの間のインターフ
ェースの不整合を解決するためのゲート論理が、キャッ
シュアクセスの高速化を妨げる原因となる。
積回路は、汎用性を狙ったものであるため、前者のよう
な問題点はない。しかし、MPUとCMCとの間のインターフ
ェースの不整合を解決するためのゲート論理が、キャッ
シュアクセスの高速化を妨げる原因となる。
１つ以上のTTLあるいはPALが仲介するステータスデコー
ドは、最大遅延パスの通過時間がどうしても無視でき
ず、高速で動作するMPUには致命的なクリティカルパス
となる場合が多い。例えば、第３図において、最もゲー
ト段数の多い経路（ST0からBYPASSまでの３段）の遅延
は、各ゲートの遅延を5nsとしても最低15nsとなる。MPU
が20MHzで動作する（半クロック長が論理的には50ns、
クロックスキューを考慮すると40ns程度）場合、ステー
タス信号の遅延時間なども考慮すると、15nsというのは
無視できないほどの大きな値となる。このように、外部
論理の依存したインターフェースは、高速なキャッシュ
メモリの実現に大きな障壁になるという欠点を有する。
ドは、最大遅延パスの通過時間がどうしても無視でき
ず、高速で動作するMPUには致命的なクリティカルパス
となる場合が多い。例えば、第３図において、最もゲー
ト段数の多い経路（ST0からBYPASSまでの３段）の遅延
は、各ゲートの遅延を5nsとしても最低15nsとなる。MPU
が20MHzで動作する（半クロック長が論理的には50ns、
クロックスキューを考慮すると40ns程度）場合、ステー
タス信号の遅延時間なども考慮すると、15nsというのは
無視できないほどの大きな値となる。このように、外部
論理の依存したインターフェースは、高速なキャッシュ
メモリの実現に大きな障壁になるという欠点を有する。
本発明のキャッシュメモリ制御用集積回路は、複数の種
類のマイクロプロセッサに対して、その制御信号端子群
を直接結合できる点で独創性を有する。
類のマイクロプロセッサに対して、その制御信号端子群
を直接結合できる点で独創性を有する。
本発明によるキャッシュメモリ制御用集積回路は、マイ
クロプロセッサから出力される第１および第２のステー
タス信号をそれぞれ受ける第１および第２の入力端子
と、これら第１および第２の入力端子にそれぞれ接続さ
れた第１および第２のインバータと、第１乃至第４のマ
スク情報を保持するステータスプログラムレジスタと、
前記第１のマスク情報を受けるとともに前記第１および
第２の入力端子に接続された第１の論理ゲートと、前記
第２のマスク情報を受けるとともに前記第１の入力端子
および前記第２のインバータに接続された第２の論理ゲ
ートと、前記第３のマスク情報を受けるとともに前記第
２の入力端子および前記第１のインバータに接続された
第３の論理ゲートと、前記第４のマスク情報を受けると
ともに前記第１および第２のインバータに接続された第
４の論理ゲートとを備え、前記第１乃至第４の論理ゲー
トの少なくとも一つの論理ゲートが、対応するマスク情
報としてマスクしない論理レベルを受け、かつ対応する
入力として互いに同一の論理レベルを受けたときに、キ
ャッシュバイパス信号を発生するようにしたことを特徴
とする。
クロプロセッサから出力される第１および第２のステー
タス信号をそれぞれ受ける第１および第２の入力端子
と、これら第１および第２の入力端子にそれぞれ接続さ
れた第１および第２のインバータと、第１乃至第４のマ
スク情報を保持するステータスプログラムレジスタと、
前記第１のマスク情報を受けるとともに前記第１および
第２の入力端子に接続された第１の論理ゲートと、前記
第２のマスク情報を受けるとともに前記第１の入力端子
および前記第２のインバータに接続された第２の論理ゲ
ートと、前記第３のマスク情報を受けるとともに前記第
２の入力端子および前記第１のインバータに接続された
第３の論理ゲートと、前記第４のマスク情報を受けると
ともに前記第１および第２のインバータに接続された第
４の論理ゲートとを備え、前記第１乃至第４の論理ゲー
トの少なくとも一つの論理ゲートが、対応するマスク情
報としてマスクしない論理レベルを受け、かつ対応する
入力として互いに同一の論理レベルを受けたときに、キ
ャッシュバイパス信号を発生するようにしたことを特徴
とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、こ
の実施例はマイクロプロセッサ（MPU）100に接続される
キャッシュメモリ制御用集積回路（CMC）150であって、
マイクロプロセッサ100のステータス信号CST0,CST1を入
力するための入力ステータス端子101,102と、この入力
ステータス端子の接続されステータス信号CST0,CST1を
デコードするインバータ103,104を含むデコード手段、
ステータス信号CST0,CST1のマスク情報を保持するステ
ータスプログラムレジスタ110およびデコード手段とス
テータスプログラムレジスタ110とに接続されデコード
手段の出力信号をマスク情報SPR0〜SPR3で選択するAND
ゲート105〜108で構成される選択手段を含む。マイクロ
プロセッサによってバスサイクルが開始された時にはス
テータス端子101,102を介して入力されるｎビット信号
をインバータ103,104を含むデコード手段によって2nビ
ット信号にデコードし、ANDゲート105〜108に供給され
る。一方ステータスプログラムレジスタ110の保持する2
nビットのマスク情報が、ANDゲート105〜108に供給さ
れ、2nビット信号を選択することにより、当該バスサイ
クルがキャッシュメモリを参照するものか否かを判定す
る信号を生成する。
の実施例はマイクロプロセッサ（MPU）100に接続される
キャッシュメモリ制御用集積回路（CMC）150であって、
マイクロプロセッサ100のステータス信号CST0,CST1を入
力するための入力ステータス端子101,102と、この入力
ステータス端子の接続されステータス信号CST0,CST1を
デコードするインバータ103,104を含むデコード手段、
ステータス信号CST0,CST1のマスク情報を保持するステ
ータスプログラムレジスタ110およびデコード手段とス
テータスプログラムレジスタ110とに接続されデコード
手段の出力信号をマスク情報SPR0〜SPR3で選択するAND
ゲート105〜108で構成される選択手段を含む。マイクロ
プロセッサによってバスサイクルが開始された時にはス
テータス端子101,102を介して入力されるｎビット信号
をインバータ103,104を含むデコード手段によって2nビ
ット信号にデコードし、ANDゲート105〜108に供給され
る。一方ステータスプログラムレジスタ110の保持する2
nビットのマスク情報が、ANDゲート105〜108に供給さ
れ、2nビット信号を選択することにより、当該バスサイ
クルがキャッシュメモリを参照するものか否かを判定す
る信号を生成する。
なお、ステータスプログラムレジスタ110については、C
MCのコマンドポートアクセスによって、その値を、自由
に設定できるものとする。
MCのコマンドポートアクセスによって、その値を、自由
に設定できるものとする。
第１図（ａ）の中で、キャッシュバイパス指示信号111
の実現する論理を表形式で示したのが第１図（ｂ）であ
る。ここで、SPR0〜SPR3は、各々ステータスプログラム
レジスタ110のビット位置０〜３を示している。
の実現する論理を表形式で示したのが第１図（ｂ）であ
る。ここで、SPR0〜SPR3は、各々ステータスプログラム
レジスタ110のビット位置０〜３を示している。
第１図（ｂ）から明らかなように、キャッシュバイパス
指示信号は、入力ステータス端子からの２つの信号に対
し、SPR0〜SPR3の各々の値“0"又は“1"を任意に設定す
ることにより、任意の真理値表を構成することができ
る。
指示信号は、入力ステータス端子からの２つの信号に対
し、SPR0〜SPR3の各々の値“0"又は“1"を任意に設定す
ることにより、任意の真理値表を構成することができ
る。
第１図（ｃ）は、このような実施例とMPUとの接続状況
を示したものである。
を示したものである。
第１図（ｃ）において用いられている記号は、以下の様
な意味である。
な意味である。
ST0/ST1:MPUの出力するバスサイクルステータス信号用
端子またはその信号 R/:MPUの出力するバスサイクルのリードライト識別信
号用端子またはその信号（同一信号を受けるCMCの入力
端子にも同一名称が用いられている） ▲▼:MPUの出力するバスサイクル期間を示すタイ
ミング信号用端子（同一信号を受けるCMCの入力端子に
も同一名称が用いられている） CST0/CST1:CMCが入力として受けるバイサイクルステー
タス信号用端子 この接続においては、第２図同様、MPU100とCMC150とは
直接接続されている点が重要である。
端子またはその信号 R/:MPUの出力するバスサイクルのリードライト識別信
号用端子またはその信号（同一信号を受けるCMCの入力
端子にも同一名称が用いられている） ▲▼:MPUの出力するバスサイクル期間を示すタイ
ミング信号用端子（同一信号を受けるCMCの入力端子に
も同一名称が用いられている） CST0/CST1:CMCが入力として受けるバイサイクルステー
タス信号用端子 この接続においては、第２図同様、MPU100とCMC150とは
直接接続されている点が重要である。
本実施例を用いて、第３図に示されたものと等価な機能
を実現する方法を考える場合第２図のステータス信号ST
1−０の２ビットが“01"となる場合にのみ、BYPASS信号
のアクティブになる点に注目すると、第１図（ｂ）の真
理値表ではST1−０の２ビットが“01"であるSPR1の欄を
１に、残りのSPRを全て０にセットすると、その実現論
理は、第３図と同様になる。
を実現する方法を考える場合第２図のステータス信号ST
1−０の２ビットが“01"となる場合にのみ、BYPASS信号
のアクティブになる点に注目すると、第１図（ｂ）の真
理値表ではST1−０の２ビットが“01"であるSPR1の欄を
１に、残りのSPRを全て０にセットすると、その実現論
理は、第３図と同様になる。
このように、第１図（ａ）に示されるCMC150の内部論理
においては第３図に示されるのと同様の機能が実現され
る。
においては第３図に示されるのと同様の機能が実現され
る。
この実施例においては、ステータス入力が、一般にｎ入
力の場合に拡張可能であり、その場合、ステータスプロ
グラムレジスタ110は、計2nビットのラッチを必要とす
る。
力の場合に拡張可能であり、その場合、ステータスプロ
グラムレジスタ110は、計2nビットのラッチを必要とす
る。
第４図は、本発明の別の実施例を示すブロック図であ
る。第４図において、この別の実施例においてはほぼ先
の一実施例と同じであるが、その差異は、出力の最終段
のORゲートに対してI/OACC端子401に供給されるI/Oコマ
ンドアクセス信号I/OACCが付加されていることである。
このI/OACC信号がアクティブになると、ST1−０の組合
せに関係なく、キャッシュバイパス指示信号111がアク
ティブになり、キャッシュアクセスをバイパスすること
ができる。通常I/Oポートのアクセス時においてはキャ
ッシュ機能が必要にならないため、そのようなステータ
スにおいては、すべてバイパスを指示することになる。
る。第４図において、この別の実施例においてはほぼ先
の一実施例と同じであるが、その差異は、出力の最終段
のORゲートに対してI/OACC端子401に供給されるI/Oコマ
ンドアクセス信号I/OACCが付加されていることである。
このI/OACC信号がアクティブになると、ST1−０の組合
せに関係なく、キャッシュバイパス指示信号111がアク
ティブになり、キャッシュアクセスをバイパスすること
ができる。通常I/Oポートのアクセス時においてはキャ
ッシュ機能が必要にならないため、そのようなステータ
スにおいては、すべてバイパスを指示することになる。
通常MPUにおいては、このようなメモリアクセスである
か否かを識別する信号が端子出力されている場合が多
く、このような実施例は実際的なものであると考えられ
る。
か否かを識別する信号が端子出力されている場合が多
く、このような実施例は実際的なものであると考えられ
る。
この実施例に似た実施例としては、I/OACC端子401の代
わりに、入力の否定論理をとっと信号を入れたものが考
えられる。これは、信号401が、メモリアクセスを示す
信号であることを示す場合に用いることができる。
わりに、入力の否定論理をとっと信号を入れたものが考
えられる。これは、信号401が、メモリアクセスを示す
信号であることを示す場合に用いることができる。
この実施例に似たもう一つの実施例としては、入力端子
401を正論理で入力するか、負論理で入力するかを、ス
テータスレジスタで選択できるようにしたものが考えら
れる。
401を正論理で入力するか、負論理で入力するかを、ス
テータスレジスタで選択できるようにしたものが考えら
れる。
この実施例に似たもう一つの実施例としては、入力端子
401を、出力の最終段にANDゲートを追加することによ
り、出力信号をマスクするように使用するものが考えら
れる。
401を、出力の最終段にANDゲートを追加することによ
り、出力信号をマスクするように使用するものが考えら
れる。
以上説明したように本発明は、従来の問題点であるイン
ターフェースの特定化に対処でき、かつ、MPUとCMCとの
インターフェースの整合がとれる。集積回路内部でのゲ
ート遅延時間は、外部の論理ゲートに対し、1/2から1/3
程度に抑えられるため、全体として高速なアクセスサイ
クル時間を実現することができる。さらに、本発明は、
プロセッサの出力ステータスのうちで、キャッシュすべ
きか否かをハードウェアシステム構成時に判定し難いも
の（例えば、スーパバイザ／ユーザモードの識別、スト
リーム転送か否かの識別など）についてを、OSなどの基
本ソフトウェアを用いて指定することが可能となる。こ
れは、ハードウェアシステムができてからキャッシュメ
モリの性能チューニングを行なう際に利用することがで
きる。
ターフェースの特定化に対処でき、かつ、MPUとCMCとの
インターフェースの整合がとれる。集積回路内部でのゲ
ート遅延時間は、外部の論理ゲートに対し、1/2から1/3
程度に抑えられるため、全体として高速なアクセスサイ
クル時間を実現することができる。さらに、本発明は、
プロセッサの出力ステータスのうちで、キャッシュすべ
きか否かをハードウェアシステム構成時に判定し難いも
の（例えば、スーパバイザ／ユーザモードの識別、スト
リーム転送か否かの識別など）についてを、OSなどの基
本ソフトウェアを用いて指定することが可能となる。こ
れは、ハードウェアシステムができてからキャッシュメ
モリの性能チューニングを行なう際に利用することがで
きる。
このように、本発明はCMCにおけるステータスのデコー
ドの高速化、および機能の向上が達成でき、その効果は
大きいものである。
ドの高速化、および機能の向上が達成でき、その効果は
大きいものである。
第１図（ａ）は、本発明の一実施例を示すブロック図、
第１図（ｂ）は本実施例におけるキャッシュバイパス信
号の論理を表形式で示す図、第１図（ｃ）は本実施例と
マイクロプロセッサとの接続状況を示す図、第２図は、
従来の演算処理装置であるマイクロプロセッサ（MPU）
と、それに対して接続されるキャッシュメモリ制御回路
（CMC）の、バスサイクルステータス信号が１対１に対
応する場合のインターフェースを示す図、第３図は従来
のMPUと、それに対して接続されるCMCのバスサイクルス
テータス信号が一致対応していない場合のインターフェ
ース例を示す図、第４図は、本発明の別の実施例を示す
ブロック図である。 100……マイクロプロセッサ（MPU）、101,102……入力
ステータス端子、103,104……インバータ、105〜108…
…ANDゲート、109……ORゲート、110……ステータスプ
ログラムレジスタ、111……キャッシュバイパス指示信
号（BYPASS）、401……I/Oコマンドアクセス信号（I/OA
CC）。
第１図（ｂ）は本実施例におけるキャッシュバイパス信
号の論理を表形式で示す図、第１図（ｃ）は本実施例と
マイクロプロセッサとの接続状況を示す図、第２図は、
従来の演算処理装置であるマイクロプロセッサ（MPU）
と、それに対して接続されるキャッシュメモリ制御回路
（CMC）の、バスサイクルステータス信号が１対１に対
応する場合のインターフェースを示す図、第３図は従来
のMPUと、それに対して接続されるCMCのバスサイクルス
テータス信号が一致対応していない場合のインターフェ
ース例を示す図、第４図は、本発明の別の実施例を示す
ブロック図である。 100……マイクロプロセッサ（MPU）、101,102……入力
ステータス端子、103,104……インバータ、105〜108…
…ANDゲート、109……ORゲート、110……ステータスプ
ログラムレジスタ、111……キャッシュバイパス指示信
号（BYPASS）、401……I/Oコマンドアクセス信号（I/OA
CC）。
Claims (1)
- 【請求項１】マイクロプロセッサから出力される第１お
よび第２のステータス信号をそれぞれ受ける第１および
第２の入力端子と、これら第１および第２の入力端子に
それぞれ接続された第１および第２のインバータと、第
１乃至第４のマスク情報を保持するステータスプログラ
ムレジスタと、前記第１のマスク情報を受けるとともに
前記第１および第２の入力端子に接続された第１の論理
ゲートと、前記第２のマスク情報を受けるとともに前記
第１の入力端子および前記第２のインバータに接続され
た第２の論理ゲートと、前記第３のマスク情報を受ける
とともに前記第２の入力端子および前記第１のインバー
タに接続された第３の論理ゲートと、前記第４のマスク
情報を受けるとともに前記第１および第２のインバータ
に接続された第４の論理ゲートとを備え、前記第１乃至
第４の論理ゲートの少なくとも一つの論理ゲートが、対
応するマスク情報としてマスクしない論理レベルを受
け、かつ対応する入力として互いに同一の論理レベルを
受けたときに、キャッシュバイパス信号を発生するよう
にしたことを特徴とするキャッシュメモリ制御用集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255836A JPH07120325B2 (ja) | 1987-10-09 | 1987-10-09 | キャッシュメモリ制御用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255836A JPH07120325B2 (ja) | 1987-10-09 | 1987-10-09 | キャッシュメモリ制御用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198046A JPH0198046A (ja) | 1989-04-17 |
| JPH07120325B2 true JPH07120325B2 (ja) | 1995-12-20 |
Family
ID=17284273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255836A Expired - Lifetime JPH07120325B2 (ja) | 1987-10-09 | 1987-10-09 | キャッシュメモリ制御用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120325B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679363B2 (ja) * | 1989-06-20 | 1997-11-19 | 日本電気株式会社 | マイクロプロセッサ |
-
1987
- 1987-10-09 JP JP62255836A patent/JPH07120325B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198046A (ja) | 1989-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5987560A (en) | Integrated programmable logic circuit for conditioning received input signals, detecting transitions of conditioned signals, and generating an associated interrupt respectively | |
| JP2957177B2 (ja) | マイクロコンピユータ | |
| US4591979A (en) | Data-flow-type digital processing apparatus | |
| JPH05204820A (ja) | マイクロプロセッサ、処理システム、およびバスインタフェース | |
| US5410721A (en) | System and method for incrementing a program counter | |
| JPH0769791B2 (ja) | マイクロプロセッサ | |
| US7376777B2 (en) | Performing an N-bit write access to an M×N-bit-only peripheral | |
| US4999807A (en) | Data input circuit having latch circuit | |
| US5535379A (en) | Timer apparatus capable of writing identical data to a plurality of timers built in a microcomputer | |
| EP0338564B1 (en) | Microprogram branching method and microsequencer employing the method | |
| US4879680A (en) | Multi-slave master-slave flip-flop | |
| JPH07152721A (ja) | マイクロコンピュータ | |
| JPH07120325B2 (ja) | キャッシュメモリ制御用集積回路 | |
| JPS638493B2 (ja) | ||
| US5555559A (en) | Microprocessor capable of ensuring flexible recovery time for I/O device by inserting idle states | |
| JPS63226735A (ja) | レジスタ回路 | |
| KR0184633B1 (ko) | 씨피유코어 | |
| JPH06236291A (ja) | 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ | |
| US6202113B1 (en) | Bank register circuit for a multiply accumulate circuit | |
| GB2140201A (en) | A T<2>L to I<2>L interface circuit | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JP3093374B2 (ja) | 割り込みコントローラ | |
| JPH07104851B2 (ja) | データ処理装置 | |
| KR100186505B1 (ko) | 인터럽트 발생회로 | |
| JP3239042B2 (ja) | マイクロコンピュータ |