JPH06222814A - プログラマブルコントローラの入出力装置 - Google Patents
プログラマブルコントローラの入出力装置Info
- Publication number
- JPH06222814A JPH06222814A JP1065893A JP1065893A JPH06222814A JP H06222814 A JPH06222814 A JP H06222814A JP 1065893 A JP1065893 A JP 1065893A JP 1065893 A JP1065893 A JP 1065893A JP H06222814 A JPH06222814 A JP H06222814A
- Authority
- JP
- Japan
- Prior art keywords
- input
- programmable controller
- status
- buffer
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】ステータス専用のアドレスを用いずにプログラ
マブルコントローラでステータスの認識ができるプログ
ラマブルコントローラの入出力装置を提供するにある。 【構成】”Ｌ”のクリア信号ＣＬＲに加えて”Ｌ”の読
み出し信号ＲＤがプログラマブルコントローラから与え
られると、ロジック回路１２により入力用バッファ１０
は非イネーブル状態となり、これ対してステータス用バ
ッファ１１はイネーブル状態となる。従ってプルアップ
されているデータバスの各Ｄ0 〜Ｄ7 の内ステータス用
バッファ１１が接続されているビットＤ7 が”Ｌ”とな
る。このデータバスの各Ｄ0 〜Ｄ7 の状態がステータス
コードとしてプログラマブルコントローラにて読み出さ
れるのである。
マブルコントローラでステータスの認識ができるプログ
ラマブルコントローラの入出力装置を提供するにある。 【構成】”Ｌ”のクリア信号ＣＬＲに加えて”Ｌ”の読
み出し信号ＲＤがプログラマブルコントローラから与え
られると、ロジック回路１２により入力用バッファ１０
は非イネーブル状態となり、これ対してステータス用バ
ッファ１１はイネーブル状態となる。従ってプルアップ
されているデータバスの各Ｄ0 〜Ｄ7 の内ステータス用
バッファ１１が接続されているビットＤ7 が”Ｌ”とな
る。このデータバスの各Ｄ0 〜Ｄ7 の状態がステータス
コードとしてプログラマブルコントローラにて読み出さ
れるのである。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラの入出力装置に関するものである。
ローラの入出力装置に関するものである。
【０００２】
【従来の技術】従来のプログラマブルコントローラに用
いる入出力装置にはステータスが無く、入出力点数等が
プログラマブルコントローラで認識することができない
ものがあった。そこで、プログラマブルコントローラか
らステータスが認識できる入出力装置が提供されてい
る。
いる入出力装置にはステータスが無く、入出力点数等が
プログラマブルコントローラで認識することができない
ものがあった。そこで、プログラマブルコントローラか
らステータスが認識できる入出力装置が提供されてい
る。
【０００３】
【発明が解決しようとする課題】しかし上記のプログラ
マブルコントローラからステータスが認識できる入出力
装置ではステタス専用でアドレスが潰されるため、入出
力点数が少なくなるという問題があった。本発明は上記
の問題点に鑑みて為されたもので、その目的とするとこ
ろはステータス専用のアドレスを用いずにプログラマブ
ルコントローラでステータスの認識ができるプログラマ
ブルコントローラの入出力装置を提供するにある。
マブルコントローラからステータスが認識できる入出力
装置ではステタス専用でアドレスが潰されるため、入出
力点数が少なくなるという問題があった。本発明は上記
の問題点に鑑みて為されたもので、その目的とするとこ
ろはステータス専用のアドレスを用いずにプログラマブ
ルコントローラでステータスの認識ができるプログラマ
ブルコントローラの入出力装置を提供するにある。
【０００４】
【課題を解決するための手段】本発明は、電源投入時に
プログラマブルコントローラから与えられるクリア信号
と読み出し信号とにより入力用バッファのイネーブルを
制御して非イネーブル状態とするとともに、入力用バッ
ファに接続されるデータバスの任意のビットに接続して
いるステータス用バッファをイネーブル状態とする制御
手段を備え、電源投入時にデータバスの状態をステータ
スとしてプログラマブルコントローラに読み出されるこ
とを特徴とするものである。
プログラマブルコントローラから与えられるクリア信号
と読み出し信号とにより入力用バッファのイネーブルを
制御して非イネーブル状態とするとともに、入力用バッ
ファに接続されるデータバスの任意のビットに接続して
いるステータス用バッファをイネーブル状態とする制御
手段を備え、電源投入時にデータバスの状態をステータ
スとしてプログラマブルコントローラに読み出されるこ
とを特徴とするものである。
【０００５】
【作用】本発明によれば、電源投入時にこのクリア信号
と読み出し信号をプログラマブルコントローラから与え
られると、入力用バッファを非イネーブル状態にし、任
意のビットに接続しているステータス用バッファをイネ
ーブル状態とすることができ、そのためこの時のデータ
バスの状態がステータスコードとしてプログラマブルコ
ントローラが読み取られることに、入出力装置の状況を
プログラマブルコントローラで認識することができる。
またステータス専用のアドレスが不要であるため、入出
力点数を多くとることができる。
と読み出し信号をプログラマブルコントローラから与え
られると、入力用バッファを非イネーブル状態にし、任
意のビットに接続しているステータス用バッファをイネ
ーブル状態とすることができ、そのためこの時のデータ
バスの状態がステータスコードとしてプログラマブルコ
ントローラが読み取られることに、入出力装置の状況を
プログラマブルコントローラで認識することができる。
またステータス専用のアドレスが不要であるため、入出
力点数を多くとることができる。
【０００６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図２は本発明の入出力装置Ａ1 …をプログラマブ
ルコントローラＰＣに増設バスインターフェースＢ1 …
を介して接続したシステムを示しており、プログラマブ
ルコントローラＰＣは演算制御を行うためのＣＰＵ１
と、シーケンスプログラム等を格納したメモリや、シス
テムプログラムを格納したメモリ、ワーク等を設定する
メモリからなるメモリ部２と、増設バスインターフェー
スＢ0 とで構成される。
する。図２は本発明の入出力装置Ａ1 …をプログラマブ
ルコントローラＰＣに増設バスインターフェースＢ1 …
を介して接続したシステムを示しており、プログラマブ
ルコントローラＰＣは演算制御を行うためのＣＰＵ１
と、シーケンスプログラム等を格納したメモリや、シス
テムプログラムを格納したメモリ、ワーク等を設定する
メモリからなるメモリ部２と、増設バスインターフェー
スＢ0 とで構成される。
【０００７】入出力装置Ａ1 …は、外部入力と、外部出
力とを接続する入出力インターフェース３と、外部入力
データをプログラマブルコントローラＰＣに送ったり、
プログラマブルコントローラＰＣからの出力データを外
部出力として出力させるための制御を行う制御部４とを
備えている。これらの構成は基本的には従来の入出力装
置とプログラマブルコントローラの構成と同じあるが、
本発明は図１に示す回路をステータスコードをプログラ
マブルコントローラＰＣへ与えるための制御手段として
制御部４に備えている。
力とを接続する入出力インターフェース３と、外部入力
データをプログラマブルコントローラＰＣに送ったり、
プログラマブルコントローラＰＣからの出力データを外
部出力として出力させるための制御を行う制御部４とを
備えている。これらの構成は基本的には従来の入出力装
置とプログラマブルコントローラの構成と同じあるが、
本発明は図１に示す回路をステータスコードをプログラ
マブルコントローラＰＣへ与えるための制御手段として
制御部４に備えている。
【０００８】つまり図示する実施例回路は、入出力イン
ターフェース３に設けられる入力Ｉ／Ｆ回路３Ａとデー
タバスＤ0 〜Ｄ7 との間に接続された入力用バッファ１
０のイネーブル制御を行うためのロジック回路１２と、
ステータスコードを構成するために、データバスのビッ
トＤ0 〜Ｄ7 の内の任意ビット（図示例ではＤ7 ）に接
続したステータス用バッファ１１とを備え、電源投入時
に図３のフローチャートに基づいてプログラマブルコン
トローラＰＣから与えられる読み出し信号ＲＤとクリア
信号ＣＬＲとでステータスをプログラマブルコントロー
ラＰＣに与えることができるようになっている。
ターフェース３に設けられる入力Ｉ／Ｆ回路３Ａとデー
タバスＤ0 〜Ｄ7 との間に接続された入力用バッファ１
０のイネーブル制御を行うためのロジック回路１２と、
ステータスコードを構成するために、データバスのビッ
トＤ0 〜Ｄ7 の内の任意ビット（図示例ではＤ7 ）に接
続したステータス用バッファ１１とを備え、電源投入時
に図３のフローチャートに基づいてプログラマブルコン
トローラＰＣから与えられる読み出し信号ＲＤとクリア
信号ＣＬＲとでステータスをプログラマブルコントロー
ラＰＣに与えることができるようになっている。
【０００９】つまり図４（ａ）に示すように電源Ｖccの
投入が為されると、プリグラマブルコントローラＰＣで
は先ず自己のＣＰＵ１のリセットを図４（ｂ）に示すよ
うに行うとともに図４（ｃ）に示すように”Ｌ”のクリ
ア信号ＣＬＲを各入出力装置Ａ1 …に与える。そしてＣ
ＰＵ１のリセット解除後、入出力装置Ａ1 …のチェック
を行うのである。つまりリセット解除後クリア信号ＣＬ
Ｒに加えて”Ｌ”の読み出し信号ＲＤを入出力装置Ａ1
…に与えると、ロジック回路１２により入力用バッファ
１０は非イネーブル状態となり、これ対してステータス
用バッファ１１はイネーブル状態となる。従ってプルア
ップされているデータバスの各Ｄ0 〜Ｄ7 の内図示例で
はステータス用バッファ１１が接続されているビットＤ
7 が”Ｌ”となる。
投入が為されると、プリグラマブルコントローラＰＣで
は先ず自己のＣＰＵ１のリセットを図４（ｂ）に示すよ
うに行うとともに図４（ｃ）に示すように”Ｌ”のクリ
ア信号ＣＬＲを各入出力装置Ａ1 …に与える。そしてＣ
ＰＵ１のリセット解除後、入出力装置Ａ1 …のチェック
を行うのである。つまりリセット解除後クリア信号ＣＬ
Ｒに加えて”Ｌ”の読み出し信号ＲＤを入出力装置Ａ1
…に与えると、ロジック回路１２により入力用バッファ
１０は非イネーブル状態となり、これ対してステータス
用バッファ１１はイネーブル状態となる。従ってプルア
ップされているデータバスの各Ｄ0 〜Ｄ7 の内図示例で
はステータス用バッファ１１が接続されているビットＤ
7 が”Ｌ”となる。
【００１０】このデータバスの各ビットＤ0 〜Ｄ7 の状
態がステータスコードとしてプログラマブルコントロー
ラＰＣに与えられることになる。従ってステータス用バ
ッファ１１を接続するビットの違いにより入出力装置Ａ
1 …の増設台数や、種類の認識がプログラマブルコント
ローラＰＣで可能となり、プログラマブルコントローラ
ＰＣはステータスが返ってきた入出力装置Ａ1 …を登録
して、その後の読み書きの対象とする。そして図３に示
すように登録後その他の初期化を行った後、上記登録に
基づいたメイン処理に移行する。
態がステータスコードとしてプログラマブルコントロー
ラＰＣに与えられることになる。従ってステータス用バ
ッファ１１を接続するビットの違いにより入出力装置Ａ
1 …の増設台数や、種類の認識がプログラマブルコント
ローラＰＣで可能となり、プログラマブルコントローラ
ＰＣはステータスが返ってきた入出力装置Ａ1 …を登録
して、その後の読み書きの対象とする。そして図３に示
すように登録後その他の初期化を行った後、上記登録に
基づいたメイン処理に移行する。
【００１１】クリアＣＬＲ信号が”Ｈ”となるとステー
タス用バッファ１１は非イネーブル状態となり、入力用
バッファ１０はイネーブル状態となる。
タス用バッファ１１は非イネーブル状態となり、入力用
バッファ１０はイネーブル状態となる。
【００１２】
【発明の効果】本発明は、電源投入時にプログラマブル
コントローラから与えられるクリア信号と読み出し信号
とにより入力用バッファのイネーブルを制御して非イネ
ーブル状態とするとともに、入力用バッファに接続され
るデータバスの任意のビットに接続しているステータス
用バッファをイネーブル状態とする制御手段を備え、電
源投入時にデータバスの状態をステータスコードとして
プログラマブルコントローラに読み出されるので、プロ
グラマブルコントローラで入出力装置の状況を認識する
ことができ、結果最小限の入出力リフレッシュで良く、
またスキャンの高速化と高効率化とが図れ、またステー
タス専用のアドレスが不要であるため、入出力点数を多
くとることができるという効果がある。
コントローラから与えられるクリア信号と読み出し信号
とにより入力用バッファのイネーブルを制御して非イネ
ーブル状態とするとともに、入力用バッファに接続され
るデータバスの任意のビットに接続しているステータス
用バッファをイネーブル状態とする制御手段を備え、電
源投入時にデータバスの状態をステータスコードとして
プログラマブルコントローラに読み出されるので、プロ
グラマブルコントローラで入出力装置の状況を認識する
ことができ、結果最小限の入出力リフレッシュで良く、
またスキャンの高速化と高効率化とが図れ、またステー
タス専用のアドレスが不要であるため、入出力点数を多
くとることができるという効果がある。
【図１】本発明の一実施例の要部の回路図である。
【図２】同上を用いたシステムの構成図である。
【図３】同上のプログラマブルコントローラの動作説明
用フローチャートである。
用フローチャートである。
【図４】同上の動作説明用タイムチャートである。
３Ａ 入力インターフェース回路 １０ 入力用バッファ １１ ステータス用バッファ １２ ロジック回路 ＣＬＲ クリア信号 ＲＤ 読み出し信号 Ｄ0 〜Ｄ7 データバスのビット
Claims (1)
- 【請求項１】電源投入時にプログラマブルコントローラ
から与えられるクリア信号と読み出し信号とにより入力
用バッファのイネーブルを制御して非イネーブル状態と
するとともに、入力用バッファに接続されるデータバス
の任意のビットに接続しているステータス用バッファを
イネーブル状態とする制御手段を備え、電源投入時にデ
ータバスの状態をステータスコードとしてプログラマブ
ルコントローラに読み出されることを特徴とするプログ
ラマブルコントローラの入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065893A JPH06222814A (ja) | 1993-01-26 | 1993-01-26 | プログラマブルコントローラの入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065893A JPH06222814A (ja) | 1993-01-26 | 1993-01-26 | プログラマブルコントローラの入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06222814A true JPH06222814A (ja) | 1994-08-12 |
Family
ID=11756336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065893A Withdrawn JPH06222814A (ja) | 1993-01-26 | 1993-01-26 | プログラマブルコントローラの入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06222814A (ja) |
-
1993
- 1993-01-26 JP JP1065893A patent/JPH06222814A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |