JPH08179954A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウエアを用いてベクタ番号を形成し、
割込み処理を高速化する技術を提供する。 【構成】 活性化された割り込み信号を計数してベクタ
番号を形成するするカウンタ１０１と、形成されたベク
タ番号を保持するバッファ１０２と、割り込み信号を入
力とする割込み端子Ｗ０〜Ｗｎと割込み端子Ｗ０〜Ｗｎ
に対応する割込みアクノリッジ信号を出力する端子ＷＡ
０〜ＷＡｎを備えたベクタ番号処理機能を有するＣＰＵ
１２０と、供給される活性化された割り込み信号と上記
割込みアクノリッジ信号に応じて上記バッファ１０２の
出力を制御するバッファ制御部１０３とを備える半導体
集積回路１００は、割り込み処理におけるソフトウエア
処理を削減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、詳しくは割り込み処理にハードウエア制御を用いる
半導体集積回路に関する。

【０００２】

【従来の技術】一般に、ソフトウエアの処理を簡略化す
る方法として、ソフトウエアの動作状態に状態変数を設
けて、この状態変数をソフトウエアで管理して動作状態
の移行を行う手法が挙げられる。上記ソフトウエアの管
理の多くは、ソフトウエアによるカウンタを設けて割り
込み信号が活性化される毎に当該カウンタを計数させた
り、当該事象の割り込みに応じた状態変数を指定したり
する操作を行っていた。このようなソフトウエアの管理
については、マイクロコンピュータシリーズ１５、８０
８６マイクロコンピュータ（昭和６１年１２月２５日、
丸善株式会社発行）の第２０７頁から第２０９頁に記載
されている。

【０００３】

【発明が解決しようとする課題】従来技術における割り
込み処理動作のソフトウエア管理では、次のような問題
が生じている。第１に、ソフトウエアで状態変数を指定
する場合には、各々の状態変数をソフトウエア作成時に
考案しなければならない。これでは、ソフトウエア作成
の工数を低減させるのに支障を来す。第２に、状態変数
の管理は、ソフトウエアで行われるからバグの発生から
逃れることはできない。例えば、ソフトウエアを構成す
るサブルーチンがスタック領域を越えてデータの上書き
を行った場合、その上書き領域が状態変数を管理するカ
ウンタだとすると、ソフトウエア全体の状態遷移制御が
異常となる。第３に、状態変数の管理のためのソフトウ
エア処理時間が必要となり、割り込み処理動作の高速化
を妨げる。第４に、状態変数を所定のプログラムアドレ
スを指定するアドレスに変換するソフトウエア処理も必
要とされ、割り込み処理動作の高速化を妨げる。そこ
で、本発明者はこのような問題を解決すべき手段を見い
出すべき努力を重ねた。

【０００４】本発明の目的は、割り込み要求に応答する
ためにＣＰＵ（中央処理装置）に供給すべきベクタ番号
をハードウエアで設定することにより、ソフトウエアの
工数を削減して割り込み処理動作を高速化し、且つＣＰ
Ｕに供給される状態変数であるベクタ番号の信頼性を高
める技術を提供することである。また、他の目的は、割
り込み処理のための所定の命令アドレスをハードウエア
で設定することにより、上記と同様の効果を得る技術を
提供することである。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、ＣＰＵへの割り込み信号が活性
化される毎に計数動作を行い、その計数値をベクタ番号
として出力するベクタカウンタ部（１０１）と、上記ベ
クタカウンタ部から出力されるベクタ番号を保持する第
１のベクタバッファ部（１０２）と、当該第１のベクタ
バッファ部に保持されたベクタ番号を上記所定の活性化
された割り込み信号の供給に応じて上記ＣＰＵへ出力可
能にするバッファ制御部（１０３）と、を備えて半導体
集積回路を構成する。上記半導体集積回路の上記ベクタ
カウンタ部をプリセット可能とし、更に上記ＣＰＵから
供給されるベクタ番号を保持する第２のベクタバッファ
部（３０２）と、上記第２のベクタバッファ部の保持デ
ータを上記ＣＰＵの指示により上記ベクタカウンタ部に
ラッチさせる第１のデコーダ部（３０３）と、を備える
ことができる。また、上記ベクタカウンタ部をプリセッ
ト可能とし、更に上記ＣＰＵから供給されるベクタ番号
を保持する第３のベクタバッファ部（３０２）と、上記
ＣＰＵから上記第３のベクタバッファに供給される第１
のベクタ番号がラッチされる第１のラッチ部（４０３）
と、上記ＣＰＵから上記第３のベクタバッファに供給さ
れる第２のベクタ番号がラッチされる第２のラッチ部
（４０４）と、上記ＣＰＵの指示により上記第１のベク
タ番号を第１のラッチ部にラッチさせ、上記第２のベク
タ番号を上記第２のラッチ部にラッチさせる第２のデコ
ード部（３０３）と、上記第１のラッチ部の保持する第
１のベクタ番号と上記ベクタカウンタ部から出力される
ベクタ番号とを２入力として比較し、当該２入力が同値
のとき、上記第２のラッチ部に保持される第２のベクタ
番号を上記ベクタカウンタ部にラッチさせる比較部（４
０２）と、を備えることができる。

【０００８】一方、所定の割り込み信号が活性化される
毎に計数動作を行い、その計数値を命令アドレスの上位
アドレスとして出力する第１のカウンタ部（２０１）
と、割り込み信号の発生毎にリセットされ、プリフェッ
チ動作に同期して計数動作を行い、その計数値を上記命
令アドレスの下位アドレスとして出力する第２のカウン
タ部（２０２）と、上記第１のカウンタ部と第２のカウ
ンタ部で形成された命令アドレスを入力とし命令実行を
行う演算部（２２０）と、を備えて他の半導体集積回路
を構成する。上記第１のカウンタ部をプリセット可能と
し、更に上記演算部から供給される上記上位アドレスを
保持する第１のアドレスバッファ部（３０２）と、上記
第１のアドレスバッファ部の保持データを上記演算部の
指示により上記第１のカウンタ部にラッチさせる第１の
アドレスデコーダ部（３０３）と、を備えることができ
る。また、上記第１のカウンタ部をプリセット可能と
し、更に上記演算部から供給される上記上位アドレスを
保持する第２のアドレスバッファ部（３０２）と、上記
演算部から上記第２のアドレスバッファに供給される第
１の命令アドレスの上位アドレスがラッチされる第１の
アドレスラッチ部（４０３）と、上記演算部から上記第
２のアドレスバッファに供給される第２の命令アドレス
の上位アドレスがラッチされる第２のアドレスラッチ部
（４０４）と、上記演算部から供給される上記第１の命
令アドレスの上位アドレスを上記第１のアドレスラッチ
部にラッチさせ、上記第２の命令アドレスの上位アドレ
スを上記第２のアドレスラッチ部にラッチさせる第２の
アドレスデコード部（３０３）と、上記第１のアドレス
ラッチ部の保持する第１の命令アドレスの上位アドレス
と上記第１のカウンタ部から出力される上位アドレスと
を２入力として比較し、当該２入力が同値のとき、上記
第２のアドレスラッチ部に保持される第２の命令アドレ
スの上位アドレスを上記第１のカウンタ部にラッチさせ
る比較部（４０２）と、を備えることができる。

【０００９】

【作用】上記したベクタ番号を形成する手段によれば、
ソフトウエアによりベクタ番号を形成することなく、割
り込み信号の活性化を上記ベクタカウンタ部に認識させ
ることにより、容易にベクタ番号をハードウエアで形成
することができる。形成されたベクタ番号は、ＣＰＵに
供給されそこで割り込み処理プログラムのアドレスに変
換される。上記ベクタカウンタ部は、所定の割り込み信
号の活性化に応じて計数され、複数のベクタ番号を形成
する。上記ベクタカウンタ部はプリセット可能であり、
上記第２のベクタバッファ部にＣＰＵが所望のベクタ番
号をデータバスを介して供給し、ＣＰＵが第１のデコー
ダに所定の指示を与えれば、上記所望のベクタ番号を上
記ベクタカウンタ部にラッチさせることができる。上記
ラッチされたベクタ番号は、活性化された割り込み信号
が供給されることよって計数されてＣＰＵに供給され
る。また、上記ＣＰＵはデータバスを介して供給される
所望のベクタ番号を上記第３のベクタバッファ部及び第
２のデコーダを用いて、第１のラッチ部に第１のベクタ
番号と、第２のラッチ部に第２のベクタ番号とをラッチ
させることができる。上記比較部は、上記第１のベクタ
番号と上記ベクタカウンタ部から出力されるベクタ番号
とを２入力として比較し、当該２入力が同値のとき、上
記第２のベクタ番号を上記カウンタ部にラッチさせる。
上記ラッチされた第２のベクタ番号は、活性化された割
り込み信号が供給されることによって計数されてＣＰＵ
に供給される。

【００１０】また、上記した命令アドレスを形成する手
段によれば、ソフトウエアにより命令アドレスを形成す
ることなく、割り込み信号の活性化を上記第１のカウン
タ部及び第２のカウンタ部に認識させることにより、容
易に命令アドレスをハードウエアで形成することができ
る。形成された命令アドレスにより、演算部を構成する
命令レジスタ、プログラムメモリ、命令デコーダ、命令
実行部などを介して所定の割り込み処理が実行される。
上記第１のカウンタ部は、所定の割り込み信号の活性化
に応じて計数され、複数の命令アドレスの上位アドレス
を形成する。また、上位ベクタ番号を形成する手段にお
いて所望のベクタ番号がベクタカウンタ部にラッチ可能
なように、命令アドレスを形成する手段でも、同様の回
路構成を用いアドレスバスを介して演算部から供給され
る上位アドレスを上記第１のカウンタ部にラッチするこ
とができる。また、前記ベクタ番号を形成する手段で第
１のベクタ番号と第２のベクタ番号とを所定のラッチ部
に設定して割り込み処理の流れを変えたように、同様の
回路構成を用いてアドレスバスを介して演算部から供給
される所望の２つの上位アドレスを所定のラッチ部にラ
ッチして前記と同様の比較処理を行い、割り込み処理の
流れを変えることができる。

【００１１】

【実施例】図１には、本発明の半導体集積回路１００の
一例ブロック図が示される。同図に示される半導体集積
回路１００は、特に制限されないが、公知の半導体製造
技術により単結晶シリコンなどの一つの半導体基板に形
成される。上記半導体集積回路１００は、ベクタ割り込
み機能を有するＣＰＵ１２０と、割り込み信号の活性化
をハードウエアにて認識しベクタ番号を形成するベクタ
番号発生回路１３０を備える。上記ベクタ番号とは、Ｃ
ＰＵ１２０に供給されることにより所定のオフセット値
などが付加されて所定の割り込み処理プログラムのアド
レスに変換される情報である。ベクタ番号発生回路１３
０は、特に制限されないが、所定の割り込み信号単位、
例えば上記ＣＰＵ１２０の割り込み端子Ｗ０〜Ｗｎ毎に
設けられている。また、特に限定されないが、割り込み
端子Ｗ０〜Ｗｎ毎に一連の割り込み処理を行うための処
理プログラムが図示しない記憶領域に格納されている。
例えば、同一割り込み端子Ｗ０に割り込みが生じる毎
に、複数の割り込み処理Ｓ１、Ｓ２、Ｓ３、Ｓ４が所定
の順番で繰返して行われる。上記ベクタ番号発生回路１
３０は、上記割り込み端子Ｗ０〜Ｗｎ毎に所定の割り込
み信号の活性化を計数して上記ＣＰＵ１２０に供給され
るベクタ番号を形成するカウンタ１０１と、カウンタ１
０１の出力を保持するバッファ１０２と、バッファ制御
回路１０３とを備える。上記バッファ制御回路１０３
は、上記バッファ１０２に保持されたベクタ番号を割り
込み信号の活性化によりイネーブル状態としてデータバ
スＤＢを介してＣＰＵ１２０へ供給可能とし、活性化さ
れた割り込み信号を受け入れたＣＰＵ１２０が割り込み
端子Ｗ０〜Ｗｎに対応する割り込み受付端子ＷＡ０〜Ｗ
Ａｎから割り込み応答信号を受け、バッファ１０２の出
力をディスイネーブル状態にする。上記カウンタ１０１
は、割り込み信号を受ける端子Ｃを備え、それに対する
信号が活性化される毎に計数動作を行う例えばリングカ
ウンタから成る。例えば、割り込み端子Ｗ０に対応され
る割り込み信号にて指示される割り込み処理が、上記複
数の割り込み処理Ｓ１、Ｓ２、Ｓ３、Ｓ４をサイクリッ
クにその順に繰り返すものであるとすると、最初の割り
込み信号の発生によって、上記カウンタ１０１の値はＳ
１の割り込み処理を示すベクタ番号とされ、次に同一割
り込み端子Ｗ０に供給される割り込み信号が活性化した
場合には、カウント値はＳ２の割り込み処理を示す次の
ベクタ番号に更新されていく。なお、このカウンタ１０
１は、ＣＰＵ１２０の制御により何時でも初期値（例え
ばＳ１の割り込み処理を示すベクタ番号）にリセット可
能にされる。上記バッファ制御回路１０３は、例えばＲ
Ｓ型フリップフロップ回路からなり、セット端子Ｓに活
性化された割り込み信号が供給されると出力端子Ｑの出
力をハイレベルとし、リセット端子Ｒにハイレベル（イ
ネーブルレベル）の割り込み応答信号が供給されると出
力端子Ｑの出力はローレベルとする。上記バッファ制御
回路１０３の出力がハイレベルとされる期間にバッファ
１０２は出力動作可能にされる。

【００１２】上記ベクタ番号発生回路１３０に活性化さ
れた割り込み信号が供給された場合、以下のように一連
の動作が行われる。例えば所定の割り込み端子Ｗ０に供
給される割り込み信号が活性化（ハイレベルへ変化）す
ることによって、所定の割り込み端子Ｗ０、割り込み端
子Ｗ０に対応するベクタ番号発生回路１３０のバッファ
制御回路１０３のセット端子Ｓ、及びカウンタ１０１の
クロック端子Ｃにハイレベルが供給される。上記端子Ｃ
にハイレベルが供給されたカウンタ１０１は例えばイン
クリメントされ、その計数値がバッファ１０２へ出力さ
れる。上記バッファ制御回路１０３は、セット端子Ｓに
ハイレベルが供給されることにより出力端子Ｑからハイ
レベルをバッファ１０２のイネーブル端子Ｅに供給す
る。イネーブル端子Ｅにハイレベルが供給されたバッフ
ァ１０２は、カウンタ１０１から供給されたベクタ番号
をデータバスＤＢに出力する。割り込み端子Ｗ０にハイ
レベルが供給されたＣＰＵ１２０は、当該割り込みの割
り込み優先度を考慮し、割り込み端子Ｗ０に対応する当
該割り込みの優先度が現在行っている処理よりも低い場
合は、当該処理が終わるまで割り込み受付端子ＷＡ０か
らのハイレベル出力をウエイトさせ、割り込み処理を待
機させる。当該割り込みの優先度が現在行っている処理
よりも高い場合、ＣＰＵ１２０は現在の処理を速やかに
終了し、当該割り込みにて供給されたベクタ番号を受け
付け、供給されるベクタ番号で示された所望の割り込み
処理を行う。割り込みを受け付けたＣＰＵ１２０は、割
り込み受付端子ＷＡ０からハイレベルを上記バッファ制
御回路１０３のリセット端子Ｒに供給する。リセット端
子Ｒにハイレベルが供給されたバッファ制御回路１０３
は、出力端子Ｑの出力をローレベルとし、バッファ１０
２の出力動作を停止する。再度、同一割り込み端子Ｗ０
に活性化された割り込み信号が供給された場合は、カウ
ンタ１０１の値はインクリメントされ、上記と同様に処
理が行われる。このように、ベクタ番号は上記ベクタ発
生回路１３０を用いてハードウエアによって容易に形成
され、所望の割り込み処理を実行させることができる。
他の割り込み端子Ｗ１〜Ｗｎに対する割り込み要求に対
しても同様の処理が行われる。

【００１３】図２の（Ａ）には、同一割り込み端子、例
えば割り込み端子Ｗ０に活性化された割り込み信号が順
次供給されたとき、上記ＣＰＵ１２０で割り込み処理動
作するソフトウエアの一例状態遷移図が示される。同図
には、ソフトウエアのメインルーチンは記載されておら
ず、割り込みによって移行するサブルーチンの上記状態
変数Ｓ１〜Ｓ４が示されている。本実施例において、メ
インルーチンは割り込み待ち状態のループと理解された
い。現在、カウンタ１０１の値には、状態変数Ｓ１を示
すベクタ番号が設定されており、割り込み動作は解除さ
れているものとする。ここで、割り込み端子Ｗ０に活性
化された割り込み信号が供給されると、カウンタ１０１
の値は状態変数Ｓ１を示すベクタ番号から、次に処理す
べき状態変数Ｓ２を示すベクタ番号に更新され、ＣＰＵ
１２０へ供給可能とされる。図２の（Ａ）には、この処
理がＳ１〜Ｓ４の順に行われることが示される。図２の
（Ｂ）には、図２の（Ａ）の処理を簡単に示したフロー
チャートが示される。同図にはメインルーチンのフロー
チャートが示され、そのＷＡＩＴ部で状態変数Ｓ１〜Ｓ
４の処理が行われていることが示される。

【００１４】図３には、本発明の他のベクタ番号発生回
路３００の一例ブロック図が示される。同図によれば、
ベクタ番号発生回路３００は、前記ベクタ番号発生回路
１００と同様に端子Ｗ０〜Ｗｎ毎に設けられ、上記バッ
ファ制御回路１０３と上記バッファ１０２を備え、新た
に設けられたラッチ動作（プリセット）可能なカウンタ
３０１とＣＰＵ１２０から供給されるベクタ番号を格納
するバッファ３０２と、当該バッファ３０２のデータを
上記カウンタ３０１にラッチさせるアドレスデコーダ３
０３とを備える。上記カウンタ３０１は、上記データバ
スＤＢを介してＣＰＵ１２０が、同一割り込み端子Ｗ０
〜Ｗｎに活性化された割り込み信号が供給されたとき所
定の割り込み処理が行えるようにそれに対応される状態
変数を示すベクタ番号が出力可能であり、上記カウンタ
１０１の機能に加えて外部から供給されるベクタ番号を
ラッチする機能も有する。ベクタ番号発生回路３００に
活性化された割り込み信号が供給されたときは、前記ベ
クタ番号発生回路１００と同様にカウンタ３０１で形成
された所定のベクタ番号がバッファ１０２を介してＣＰ
Ｕ１２０へ供給される。ここで、割り込み信号が活性化
される前にＣＰＵ１２０が遷移したい状態変数を示すベ
クタ番号から１引いた値を上記バッファ３０２へ供給
し、ＣＰＵ１２０からアドレスデコーダ３０３へ、バッ
ファ３０２を選択状態にする所定のアドレスはアドレス
バスＡＢを介して、ライト信号は制御線ＣＳを介して供
給される。ＣＰＵ１２０がアドレスデコーダ３０３を介
してバッファ３０２にベクタ番号を書き込むと、そのベ
クタ番号はカウンタ３０１に供給される。これと同時
に、アドレスデコーダ３０３からラッチ指示がカウンタ
３０１の端子Ｌに供給されることにより、バッファ３０
２が出力するベクタ番号がカウンタ３０１にラッチされ
る。こうして、上記遷移したいベクタ番号から１引いた
ベクタ番号をカウンタ３０１にラッチすることができ、
同一割り込み端子に活性化された割り込み信号が供給さ
れたとき、カウンタ３０１の値は遷移したいベクタ番号
に計数され、ＣＰＵ１２０へ供給される。こうして、Ｃ
ＰＵ１２０は、所望とするベクタ番号をベクタ番号発生
回路３００へ供給することで、目的とする割り込み処理
を実行することができる。

【００１５】図４の（Ａ）には、例えば割り込み端子Ｗ
０に活性化された割り込み信号が順次供給されたとき、
上記ベクタ番号発生回路３００を用いたＣＰＵ１２０で
割り込み処理動作するソフトウエアの一例状態遷移図が
示される。同図には、ソフトウエアのメインルーチンは
記載されておらず、割り込みによって移行するサブルー
チンの上記状態変数Ｓ１〜Ｓ４が示されている。本実施
例において、メインルーチンは割り込み待ち状態のルー
プと理解されたい。現在、カウンタ３０１の値には、状
態変数Ｓ１を示すベクタ番号が設定されており、割り込
み動作は解除されているものとする。ここで、活性化さ
れた割り込み信号が供給されると、状態変数Ｓ１を示す
ベクタ番号は、状態変数Ｓ２を示すベクタ番号に更新さ
れ、半導体集積回路１２０へ供給可能とされる。上記ベ
クタ番号発生回路３００を用いることにより、所望とす
る状態変数Ｓ１〜Ｓ４へ状態遷移することが可能とな
る。図４の（Ａ）には、例えば状態変数Ｓ３から状態変
数Ｓ１へ状態遷移可能であることが示されている。図４
の（Ｂ）には、図４の（Ａ）の処理を簡単に示したフロ
ーチャートが示される。同図にはメインルーチンのフロ
ーチャートが示され、そのＷＡＩＴ部で状態変数Ｓ１〜
Ｓ４の処理が行われていることが示される。

【００１６】図５には、本発明の他のベクタ番号発生回
路４００の一例ブロック図が示される。同図によれば、
ベクタ番号発生回路４００は、前記ベクタ番号発生回路
３００と同様割り込み端子Ｗ０〜Ｗｎ毎に設けられ、ベ
クタ番号発生回路３００の構成に、更に所望とするベク
タ番号をラッチさせるラッチ回路４０３、４０４と、ラ
ッチ回路４０３にラッチされたベクタ番号とカウンタ３
０１から出力されるベクタ番号とを比較し、同値の場合
にラッチ回路４０４にラッチされたベクタ番号をカウン
タ３０１にラッチさせる比較回路４０２と、を備える。
同一割り込み端子Ｗ０〜Ｗｎに活性化された割り込み信
号が供給されたときの割り込み処理は前記と同様Ｓ１か
らＳ４の処理とされる。ベクタ番号発生回路３００に活
性化された割り込み信号が供給された場合は、前記ベク
タ番号発生回路３００と同様に所定のベクタ番号がＣＰ
Ｕ１２０へ供給される。ここで、割り込み信号が活性化
される前にＣＰＵ１２０は上記バッファ３０２へ遷移元
及び遷移先としたいベクタ番号を供給することができ
る。これはＣＰＵ１２０からアドレスデコーダ３０３へ
所定のアドレス及びライト信号をアドレスバスＡＢ、制
御線ＣＳを介して供給することにより実行可能となる。
ＣＰＵ１２０がアドレスデコーダ３０３を介してバッフ
ァ３０２に遷移元としたいベクタ番号を書き込むと、同
時にアドレスデコーダ３０３からラッチ指示がラッチ回
路４０３の端子Ｌに供給されバッファ３０２が出力する
ベクタ番号がラッチ回路４０３にラッチされる。同様に
して遷移先としたいベクタ番号から１引いた値は、ラッ
チ回路４０４にラッチされる。上記遷移元及び遷移先の
ベクタ番号がラッチされたベクタ番号発生回路４００に
活性化された割り込み信号が供給されることによって、
ベクタ番号がカウンタ３０１から出力されると、その出
力は比較回路４０２にも供給される。比較回路４０２
は、ラッチ回路４０３とカウンタ３０１の出力を比較
し、同一であればカウンタ３０１に対してラッチ回路４
０４のベクタ番号をラッチ（プリセット）させる。すな
わち、カウンタ３０１には遷移先のベクタ番号から１引
いた値がラッチされ、次の活性化された割り込み信号が
供給されることによってカウンタの値は遷移先のベクタ
番号に計数される。このように、遷移先のベクタ番号か
ら１引いた値と遷移元のベクタ番号を指定することによ
り、Ｓ１〜Ｓ４のループに対し、所望とする遷移元から
遷移先へ移行するループを形成することができる。ルー
プが形成されるとラッチ回路の設定を変更しない限り、
常に形成されたループの割り込み処理動作が繰返し実行
される。

【００１７】図６には、本発明の半導体集積回路２００
の一例ブロック図が示される。同図に示される半導体集
積回路２００は、特に制限されないが、公知の半導体製
造技術により単結晶シリコンなどの一つの半導体基板に
形成される。上記半導体集積回路２００は、活性化され
た割り込み信号が供給されることによって命令アドレス
を形成する命令アドレス形成部２１０と、形成された命
令アドレスを解読し命令を実行する演算部２２０と、を
備えてなる。上記命令アドレス形成部２１０は、一連の
割り込み処理を指示する割り込み信号の種別毎に設けら
れ、同一半導体集積回路２００で形成される命令アドレ
スによる割り込み処理は、前記図２の状態遷移の場合の
ように所定の順序で繰り返して処理される。上記演算部
２２０は、供給される割り込み信号による割り込み要求
を割り込み優先度等に従って調停する割り込みコントロ
ーラ２０３と、供給される命令アドレスを上記コントロ
ーラ２０３の制御により格納する命令レジスタ２０４
と、命令アドレスのプログラムメモリ２０７と、プログ
ラムメモリ２０７のプログラムを解読する命令デコーダ
２０５と、命令デコーダ２０５から供給される制御信号
により命令の実行を行う命令制御部２０６と、を備えて
なる。上記命令アドレス形成部２１０は、供給される活
性化された割り込み信号が端子Ｃに供給される毎に計数
して割り込み処理を指示する命令アドレスの上位アドレ
スを形成する上位アドレスカウンタ２０１と、上記活性
化された割り込み信号がリセット端子Ｒに供給されるこ
とによってリセット状態にされる、上記命令アドレスの
下位アドレスを形成する下位アドレスカウンタ２０２と
を備える。上記下位アドレスカウンタ２０２は、例えば
命令フェッチ動作に応じて命令デコーダ２０５から出力
される命令フェッチ指示信号が下位アドレスカウンタ２
０２のクロック端子Ｃに供給され、その命令フェッチの
指示毎に計数動作を行う。

【００１８】例えば、上記命令アドレスが６ビットで構
成される場合は、命令アドレスの上位３ビットが上位ア
ドレスカウンタ２０１で設定され、下位３ビットが下位
アドレスで設定される。上位アドレスカウンタ２０１
は、リセット値が”０００”とされ、例えば活性化され
た割り込み信号が供給されることによってインクリメン
トされる。また、下位アドレスカウンタ２０２は、活性
化された割り込み信号が供給されることによってリセッ
トされ”０００”とされる。すなわち、最初の活性化さ
れた割り込み信号が上位アドレスカウンタ２０１及び下
位アドレスカウンタ２０２に供給されることによって、
命令アドレス”００１０００”が形成される。形成され
た命令アドレス”００１０００”は、上記の如く命令デ
コーダ２０５にて解読され、所定の制御信号が形成され
る。命令デコーダ２０５から出力される上記命令フェッ
チの指示信号は上記下位アドレスカウンタ２０２に供給
され、命令がフェッチされる毎に下位アドレスカウンタ
２０２の値をインクリメントし、次に実行される命令ア
ドレスを形成する。つまり、デコード信号が出力される
毎に、上記命令アドレス”００１０００”は”００１０
０１”、”００１０１０”、”００１０１１”の様に命
令アドレスの下位３ビットがインクリメントされ、所定
の割り込み処理が実行される。この状態からさらに割り
込み信号が活性化すると、上位アドレスカウンタ２０１
はインクリメントされて”００２”となり、下位カウン
タ２０２はリセットされて”０００”となるため、新た
な命令アドレス”００２０００”が形成され、所定の割
り込み処理が実行される。

【００１９】図７には、前記図４で説明したＣＰＵ１２
０が所望のベクタ番号を設定する手段を、上記図６の半
導体集積回路２００に応用した命令アドレス形成部５０
０が示される。上記命令アドレス形成部５００は、上記
図６の構成に前記図４におけるバッファ３０２とアドレ
スデコーダ３０３を備えることで、命令制御部２０６か
ら供給される上位アドレスが上記上位アドレスカウンタ
２０１にラッチ可能にされる。ラッチ動作は、上記ＣＰ
Ｕ１２０に代えて命令制御部２０６が所定の上位アドレ
スをバッファ３０２に供給し、命令制御部２０６からア
ドレスデコーダ３０３へ、バッファ３０２を選択状態に
する所定のアドレス及びライト信号が供給される。命令
制御部２０６がアドレスデコーダ３０３を介してバッフ
ァ３０２に上位アドレスを書き込むと、その上位アドレ
スは上位アドレスカウンタ２０１に供給される。これと
同時に、アドレスデコーダ３０３からラッチ指示が上位
アドレスカウンタ２０１の端子Ｌに供給されることによ
り、バッファ３０２が出力する上位アドレスが上位アド
レスカウンタ２０１にラッチされる。こうして、上記遷
移したい上位アドレスから１引いたベクタ番号を上位ア
ドレスカウンタ２０１にラッチすることができ、同一割
り込み端子に活性化された割り込み信号が供給されたと
き、上位アドレスカウンタ２０１の値は遷移したい上位
アドレスに計数され、命令レジスタ２０４へ供給され
る。上記上位アドレスカウンタ２０１に供給される上位
アドレスは、例えば割り込み処理中にエラーを生じたと
きに現在実行中の処理の上位アドレスを再度供給してエ
ラーに係る処理を再実行する場合や、タイマー管理によ
り所定の命令アドレスを所定の時間に供給する処理の際
に、上記命令制御部２０６から供給される。こうして、
所定のプログラム処理にて供給される上位アドレスから
１引いた値がバッファ３０２に供給されることによっ
て、次の活性化された割り込み信号が同じ命令アドレス
形成部５００に供給されると、所望とする命令アドレス
が命令レジスタ２０４に供給される。

【００２０】図８には、前記図５で説明したＣＰＵ１２
０が所望とする状態変数のループを設定する手段を、上
記図６の半導体集積回路２００に取り入れた命令アドレ
ス形成部６００が示される。上記命令アドレス形成部６
００は、上記図６の構成に前記図５におけるバッファ３
０２、アドレスデコーダ３０３、ラッチ回路４０３、４
０４、及び比較回路４０２を備えることで、上記命令制
御部２０６から供給される遷移元と遷移先の上位アドレ
スが上記ラッチ回路４０３、４０４にラッチ可能にされ
る。ラッチ動作は、割り込み信号が活性化される前に命
令制御部２０６から上記バッファ３０２へ遷移元及び遷
移先としたい上位アドレスを出力することができる。命
令制御部２０６からアドレスデコーダ３０３へ所定のア
ドレス及びライト信号を供給する。命令制御部２０６が
アドレスデコーダ３０３を介してバッファ３０２に遷移
元としたい上位アドレスを書き込むと、同時にアドレス
デコーダ３０３からラッチ指示がラッチ回路４０３の端
子Ｌに供給されバッファ３０２が出力する上位アドレス
がラッチ回路４０３にラッチされる。同様にして遷移先
としたい上位アドレスから１引いた値は、ラッチ回路４
０４にラッチされる。上記遷移元及び遷移先の上位アド
レスがラッチされた命令アドレス形成部６００に活性化
された割り込み信号が供給されることによって、上位ア
ドレスがカウンタ３０１から出力されると、その出力は
比較回路４０２にも供給される。比較回路４０２は、ラ
ッチ回路４０３とカウンタ３０１の出力を比較し、同一
であればカウンタ３０１に対してラッチ回路４０４の上
位アドレスをラッチ（プリセット）させる。すなわち、
上位アドレスカウンタ３０１には遷移先の上位アドレス
から１引いた値がラッチされ、次の活性化された割り込
み信号が供給されることによってカウンタの値は遷移先
の上位アドレスに計数される。このように、遷移先の上
位アドレスから１引いた値と遷移元の上位アドレスを指
定することにより、Ｓ１〜Ｓ４のループに対し、所望と
する遷移元から遷移先へ移行するループを形成すること
ができる。ループが形成されるとラッチ回路の設定を変
更しない限り、常に形成されたループの割り込み処理動
作が繰返し実行される。

【００２１】上記実施例によれば、以下の作用効果を得
ることができる。 （１）割り込み処理の状態変数を示す上記ベクタ番号発
生回路１３０を用いて容易にベクタ番号を形成すること
ができ、割り込み処理におけるソフトウエアの処理過程
を少なくすることができる。すなわち、割り込み処理を
高速化することができる。 （２）状態変数の管理は、単純な回路構成からなるベク
タ番号発生回路１３０で行うことから、従来のようなソ
フトウエアのバグ等による異常が生じることはない。す
なわち、ＣＰＵ１２０に供給されるベクタ番号の信頼性
が著しく増大される。また、状態変数の管理のためのソ
フトウエア処理時間が不要となり、割り込み処理を高速
化する。 （３）ＣＰＵ１２０が所望とする割り込み処理の状態変
数を示すベクタ番号をベクタ番号発生回路１３０に設定
することができる。これは、所定の割り込み処理が複数
の状態変数で表される処理により順序化されている場合
に、所望の状態変数で表される処理動作を優先して実行
させる。 （４）所定のベクタ番号で示される状態変数の割り込み
処理の後に、ＣＰＵ１２０が所望とする割り込み処理の
状態変数を示すベクタ番号をベクタ番号発生回路１３０
に設定することができる。これは、ＣＰＵ１２０が所定
の割り込み処理の後に、所定の割り込み信号が発生した
ときに処理すべき割り込み処理を予め指定することがで
きることを意味する。すなわち、所定の割り込み信号で
処理される複数の割り込み処理において、自由に処理の
順番を変えることができる。 （５）割り込み処理の命令アドレスを半導体集積回路２
００で容易に形成することができ、ソフトウエアによる
アドレス変換処理を受けることなく直接形成された命令
アドレスで命令フェッチ処理を実行することができる。
すなわち、上記ベクタ番号発生回路１３０を用いて割り
込み処理を行う場合よりも割り込み処理動作を高速化す
ることができる。 （６）命令制御部２０６から供給される上位アドレスを
上記上位アドレスカウンタ２０１に設定することができ
る。これは、所定の割り込み処理が複数の割り込み処理
により順序化されている場合に、所望の命令アドレスで
指定される割り込み処理動作を優先して実行させる。 （７）所定の命令アドレスで示される割り込み処理の後
に、命令制御部２０６から供給される上位アドレスを上
記上位アドレスカウンタ２０１に設定することができ
る。これは、所定の割り込み処理の後に、所定の割り込
み信号が発生したときに処理すべき割り込み処理を指定
することができることを意味する。すなわち、所定の割
り込み信号で処理される複数の割り込み処理において、
自由に処理の順番を変えることができる。

【００２２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２３】例えば、上記実施例ではベクタ番号が１つ
のベクタカウンタによって形成されていたが、複数のカ
ウンタを用いてベクタ番号を形成することができる。同
様に、命令アドレスの上位アドレスも１つのカウンタに
よって形成されていたが、複数のカウンタを用いて命令
アドレスを形成できる。

【００２４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である１チッ
プマイコンに適用した場合について述べたが、それに限
定されることはなく、ベクタ番号又は命令アドレスを形
成するボード上の回路又は専用ＬＳＩに適用することが
できる。上記ベクタ番号発生回路１３０、３００、４０
０や命令アドレス形成部２１０、５００、６００は単体
のＬＳＩとすることが可能である。

【００２５】本発明は、少なくともベクタ番号又は命令
アドレスを形成するソフトウエアの代替ハードウエアに
適用することができる。

【００２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２７】すなわち、本発明の半導体集積回路は、活
性化された割り込み信号に応じてハードウエアで割り込
み処理の状態変数を示すベクタ番号を形成する。よっ
て、ソフトウエアでベクタ番号を形成するためのソフト
ウエア工数を不要とし、また、ソフトウエアによるベク
タ番号管理も必要がない。すなわち、本発明のベクタ番
号を用いた割り込み処理は、信頼性が高く、ソフトウエ
アが関与しない分だけ割り込み処理を高速化できる。ま
た、本発明の他の半導体集積回路は、所定の割り込み信
号が供給されることによって割り込み処理の命令アドレ
スを形成することにより、直接命令フェッチ動作を実行
させることができる。すなわち、上記ベクタ番号を形成
して割り込み処理を行う場合よりも更に割り込み処理を
高速化することができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の一例ブロック図であ
る。

【図２】本実施例の割り込み処理の一例状態遷移図であ
る。

【図３】本発明の他のベクタ番号発生回路の一例ブロッ
ク図である。

【図４】本実施例の割り込み処理の他の一例状態遷移図
である。

【図５】本発明のその他のベクタ番号発生回路の一例ブ
ロック図である。

【図６】本発明の他の半導体集積回路の一例ブロック図
である。

【図７】本発明の他の半導体集積回路の他の一例ブロッ
ク図である。

【図８】本発明の他の半導体集積回路のその他の一例ブ
ロック図である。

【符号の説明】

１００ 半導体集積回路 １０１ カウンタ １０２ バッファ １０３ バッファ制御回路 １３０ ベクタ番号発生回路 １２０ ＣＰＵ Ｗ０ 割り込み入力端子 ＷＡ０ 割り込み受付端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵへの割り込み信号が活性化される
   毎に計数動作を行い、その計数値をベクタ番号として出
   力するベクタカウンタ部と、 上記ベクタカウンタ部から出力されるベクタ番号を保持
   する第１のベクタバッファ部と、 当該第１のベクタバッファ部に保持されたベクタ番号を
   上記所定の割り込み信号の活性化に応じて上記ＣＰＵへ
   出力可能にするバッファ制御部と、を備えることを特徴
   とする半導体集積回路。
2. 【請求項２】 上記ベクタカウンタ部はプリセット可能
   であり、 更に上記ＣＰＵから供給されるベクタ番号を保持する第
   ２のベクタバッファ部と、 上記第２のベクタバッファ部の保持データを上記ＣＰＵ
   の指示により上記ベクタカウンタ部にラッチさせる第１
   のデコーダ部と、を備えた請求項１記載の半導体集積回
   路。
3. 【請求項３】 上記ベクタカウンタ部はプリセット可能
   であり、 更に上記ＣＰＵから供給されるベクタ番号を保持する第
   ３のベクタバッファ部と、 上記ＣＰＵから上記第３のベクタバッファに供給される
   第１のベクタ番号がラッチされる第１のラッチ部と、 上記ＣＰＵから上記第３のベクタバッファに供給される
   第２のベクタ番号がラッチされる第２のラッチ部と、 上記ＣＰＵの指示により上記第１のベクタ番号を上記第
   １のラッチ部にラッチさせ、上記第２のベクタ番号を上
   記第２のラッチ部にラッチさせる第２のデコード部と、 上記第１のラッチ部の保持する第１のベクタ番号と上記
   ベクタカウンタ部から出力されるベクタ番号とを２入力
   として比較し、当該２入力が同値のとき、上記第２のラ
   ッチ部に保持される第２のベクタ番号を上記ベクタカウ
   ンタ部にラッチさせる比較部と、を備えた請求項１記載
   の半導体集積回路。
4. 【請求項４】 所定の割り込み信号が活性化される毎に
   計数動作を行い、その計数値を命令アドレスの上位アド
   レスとして出力する第１のカウンタ部と、 割り込み信号の発生毎にリセットされ、プリフェッチ動
   作に同期して計数動作を行い、その計数値を上記命令ア
   ドレスの下位アドレスとして出力する第２のカウンタ部
   と、 上記第１のカウンタ部と第２のカウンタ部で形成された
   命令アドレスを入力とし命令実行を行う演算部と、を備
   えることを特徴とする半導体集積回路。
5. 【請求項５】 上記第１のカウンタ部はプリセット可能
   であり、 更に上記演算部から供給される上記上位アドレスを保持
   する第１のアドレスバッファ部と、 上記第１のアドレスバッファ部の保持データを上記演算
   部の指示により上記第１のカウンタ部にラッチさせる第
   １のアドレスデコーダ部と、を備えた請求項４記載の半
   導体集積回路。
6. 【請求項６】 上記第１のカウンタ部はプリセット可能
   であり、 更に上記演算部から供給される上記上位アドレスを保持
   する第２のアドレスバッファ部と、 上記演算回路から上記第２のアドレスバッファに供給さ
   れる第１の命令アドレスの上位アドレスがラッチされる
   第１のアドレスラッチ部と、 上記演算回路から上記第２のアドレスバッファに供給さ
   れる第２の命令アドレスの上位アドレスがラッチされる
   第２のアドレスラッチ部と、 上記演算部の指示により、上記第１の命令アドレスの上
   位アドレスを上記第１のアドレスラッチ部にラッチさ
   せ、上記第２の命令アドレスの上位アドレスを上記第２
   のアドレスラッチ部にラッチさせる第２のアドレスデコ
   ード部と、 上記第１のアドレスラッチ部の保持する第１の命令アド
   レスの上位アドレスと上記第１のカウンタ部から出力さ
   れる上位アドレスとを２入力として比較し、当該２入力
   が同値のとき、上記第２のアドレスラッチ部に保持され
   る第２の命令アドレスの上位アドレスを上記第１のカウ
   ンタ部にラッチさせる比較部と、を備えた請求項４記載
   の半導体集積回路。