JP2507833B2 - マイクロコンピュ−タ - Google Patents
マイクロコンピュ−タInfo
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- 125000004079 stearyl group Chemical group [H]C([*])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])[H] 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 13
- 102000003712 Complement factor B Human genes 0.000 description 4
- 108090000056 Complement factor B Proteins 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
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- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Description
【０００１】
【産業上の利用分野】この発明は割込み制御機能を備え
たマイクロコンピュ−タに関するものである。
たマイクロコンピュ−タに関するものである。
【０００２】
【従来の技術】一般にマイクロコンピュ−タでは複数の
割込みに対して優先順位を設け割込みの制御を行ってお
り、またそのＣＰＵ（中央処理装置）は常に一定の周波
数のクロック信号で動作している。以下、マイクロコン
ピュ−タの割込み制御とそのＣＰＵに供給されるクロッ
ク信号の従来例を図８から図１１により説明する。図８
は、従来のマイクロコンピュ−タにおける割込み制御の
流れを説明するためのブロック図である。図中、１は複
数の割込みを調停制御する割込みコントロ−ラ、２は上
記割込み要求を処理する機能を有するＣＰＵ、３はｎ本
の割込み要求信号、４は割込みコントロ−ラ１からＣＰ
Ｕ２への割込み要求信号、５はＣＰＵ２に供給される例
えば２０ＭＨz のクロック信号である。図９は、上記従
来例において同時に６つの割込み要求が発生した時の割
込み制御動作の概略図である。図中、要因Ａ，・・・，
要因Ｆは同時に発生した割込み要求、割込みレベルは各
要因にソフトウェア的に設定された優先度、Ｈ／Ｗ（ハ
−ドウェア）優先度は各要因の要求入力の配線状態によ
り決まる優先度であり、割込みレベル及びＨ／Ｗ優先度
ともに数字が小さい程優先的に処理が行われるものとす
る。図１０は、上記従来例におけるＣＰＵ２の割込みの
実行状況を示す図である。図中、実線は実行中、点線は
保留中である。割込みの優先度は割込み１より割込み２
の方が高いとする。図１１は、上記従来例においてＣＰ
Ｕ２に供給されるクロック信号５の周波数の時間変化を
示す図である。
割込みに対して優先順位を設け割込みの制御を行ってお
り、またそのＣＰＵ（中央処理装置）は常に一定の周波
数のクロック信号で動作している。以下、マイクロコン
ピュ−タの割込み制御とそのＣＰＵに供給されるクロッ
ク信号の従来例を図８から図１１により説明する。図８
は、従来のマイクロコンピュ−タにおける割込み制御の
流れを説明するためのブロック図である。図中、１は複
数の割込みを調停制御する割込みコントロ−ラ、２は上
記割込み要求を処理する機能を有するＣＰＵ、３はｎ本
の割込み要求信号、４は割込みコントロ−ラ１からＣＰ
Ｕ２への割込み要求信号、５はＣＰＵ２に供給される例
えば２０ＭＨz のクロック信号である。図９は、上記従
来例において同時に６つの割込み要求が発生した時の割
込み制御動作の概略図である。図中、要因Ａ，・・・，
要因Ｆは同時に発生した割込み要求、割込みレベルは各
要因にソフトウェア的に設定された優先度、Ｈ／Ｗ（ハ
−ドウェア）優先度は各要因の要求入力の配線状態によ
り決まる優先度であり、割込みレベル及びＨ／Ｗ優先度
ともに数字が小さい程優先的に処理が行われるものとす
る。図１０は、上記従来例におけるＣＰＵ２の割込みの
実行状況を示す図である。図中、実線は実行中、点線は
保留中である。割込みの優先度は割込み１より割込み２
の方が高いとする。図１１は、上記従来例においてＣＰ
Ｕ２に供給されるクロック信号５の周波数の時間変化を
示す図である。
【０００３】次に動作について説明する。まず、同時に
複数の割込み要求が発生した場合について図８及び図９
を用いて説明する。同時に発生した割込み、要因Ａ，・
・・，要因Ｆのそれぞれに対応する割込み要求信号３が
割込みコントロ−ラ１に入力され、割込みコントロ−ラ
１は各割込み要因の割込みレベルを調べレベル判定を行
う。この結果、割込みレベルが１である要因Ｂ，要因
Ｄ，要因Ｅ以外の要因が保留される。保留されなかった
要因Ｂ，要因Ｄ，要因Ｅは割込みレベルが同じであるが
Ｈ／Ｗ優先度による優先度判定の結果、要因Ｃ，要因Ｄ
が保留となり要因Ｂの割込み要求信号４がＣＰＵ２に送
られる。ＣＰＵ２は要因Ｂの割込みレベルによる受付判
定を行い、要因Ｂを実行もしくは保留する。同時に発生
する割込み要求の要因数の数は６つに限らずいくつであ
っても同様の動作を行う。
複数の割込み要求が発生した場合について図８及び図９
を用いて説明する。同時に発生した割込み、要因Ａ，・
・・，要因Ｆのそれぞれに対応する割込み要求信号３が
割込みコントロ−ラ１に入力され、割込みコントロ−ラ
１は各割込み要因の割込みレベルを調べレベル判定を行
う。この結果、割込みレベルが１である要因Ｂ，要因
Ｄ，要因Ｅ以外の要因が保留される。保留されなかった
要因Ｂ，要因Ｄ，要因Ｅは割込みレベルが同じであるが
Ｈ／Ｗ優先度による優先度判定の結果、要因Ｃ，要因Ｄ
が保留となり要因Ｂの割込み要求信号４がＣＰＵ２に送
られる。ＣＰＵ２は要因Ｂの割込みレベルによる受付判
定を行い、要因Ｂを実行もしくは保留する。同時に発生
する割込み要求の要因数の数は６つに限らずいくつであ
っても同様の動作を行う。
【０００４】次にＣＰＵ２がある割込み要求を受け付け
実行している時に、実行している割込みよりも割込みレ
ベルの優先度が高い割込み要求が発生した場合について
図１０を用いて説明する。時刻ｔ１に割込み１の割込み
要求が発生し、ＣＰＵ２はこれを受け付け通常動作を保
留して割込み１の処理を実行する。さらに、時刻ｔ２に
割込み２の割込み要求が発生したとする。割込み２の割
込みレベルが割込み１の割込みレベルよりも優先度が低
ければ割込み２は保留されるが、割込み２の方が割込み
１よりも優先度が高いためＣＰＵ２は割込み２の割込み
要求を受け付け、割込み１の処理を保留して割込み２の
処理を実行する。この状態を割込み処理のネスティング
という。割込み２の処理が時刻ｔ３に完了すると保留さ
れていた割込み１の処理を再開し、割込み１の処理が時
刻ｔ４に完了すると保留されていた通常動作に戻る。ま
た、図示していないが割込み２の処理実行中に割込み２
よりも優先度の高い割込みレベルの割込み要求が発生す
るとＣＰＵ２はこれを受け付け、ネスティング数が３と
なり、その後の割込み要求発生に対しても同様の処理が
行われる。次に、ＣＰＵ２に供給されるクロック信号５
の周波数について図１１を用いて説明する。ＣＰＵ２に
供給されるクロック信号５の周波数は常に一定であり、
ＣＰＵ２は常に一定の速さで動作する。
実行している時に、実行している割込みよりも割込みレ
ベルの優先度が高い割込み要求が発生した場合について
図１０を用いて説明する。時刻ｔ１に割込み１の割込み
要求が発生し、ＣＰＵ２はこれを受け付け通常動作を保
留して割込み１の処理を実行する。さらに、時刻ｔ２に
割込み２の割込み要求が発生したとする。割込み２の割
込みレベルが割込み１の割込みレベルよりも優先度が低
ければ割込み２は保留されるが、割込み２の方が割込み
１よりも優先度が高いためＣＰＵ２は割込み２の割込み
要求を受け付け、割込み１の処理を保留して割込み２の
処理を実行する。この状態を割込み処理のネスティング
という。割込み２の処理が時刻ｔ３に完了すると保留さ
れていた割込み１の処理を再開し、割込み１の処理が時
刻ｔ４に完了すると保留されていた通常動作に戻る。ま
た、図示していないが割込み２の処理実行中に割込み２
よりも優先度の高い割込みレベルの割込み要求が発生す
るとＣＰＵ２はこれを受け付け、ネスティング数が３と
なり、その後の割込み要求発生に対しても同様の処理が
行われる。次に、ＣＰＵ２に供給されるクロック信号５
の周波数について図１１を用いて説明する。ＣＰＵ２に
供給されるクロック信号５の周波数は常に一定であり、
ＣＰＵ２は常に一定の速さで動作する。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュ−タは以上のような割込み制御を行い、常に一定の周
波数のクロック信号で動作するように構成されていた
が、消費電力を低減するためにＣＰＵに供給するクロッ
ク信号の周波数を低く設定すると多数の割込みが重なっ
た時に割込みの保留時間が長くなり、割込みの保留時間
を短くするためにＣＰＵに供給するクロック信号の周波
数を高く設定すると割込みが少なく速い動作が不要な時
にも速い動作を行うため無駄な電力を消費するという問
題点があった。
ュ−タは以上のような割込み制御を行い、常に一定の周
波数のクロック信号で動作するように構成されていた
が、消費電力を低減するためにＣＰＵに供給するクロッ
ク信号の周波数を低く設定すると多数の割込みが重なっ
た時に割込みの保留時間が長くなり、割込みの保留時間
を短くするためにＣＰＵに供給するクロック信号の周波
数を高く設定すると割込みが少なく速い動作が不要な時
にも速い動作を行うため無駄な電力を消費するという問
題点があった。
【０００６】本発明は上記のような問題点を解消するた
めになされたもので、発生している割込み要求数に応じ
て割込み保留時間を制御し、消費電力の低減を図ること
ができるマイクロコンピュ−タを得ることを目的とす
る。
めになされたもので、発生している割込み要求数に応じ
て割込み保留時間を制御し、消費電力の低減を図ること
ができるマイクロコンピュ−タを得ることを目的とす
る。
【０００７】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュ−タは、割込みコントロ−ラ１により保留処理さ
れている割込み要因数を保持する保留要因数レジスタ６
と、ＣＰＵ２の割込み処理のネスティング数をカウント
する割込みネスティングカウンタ７と、前記保留要因数
レジスタ６及び割込みネスティングカウンタ７の内容に
よりＣＰＵ２に供給するクロック信号の周波数を変化さ
せるクロック制御回路８とを備えたものである。
ンピュ−タは、割込みコントロ−ラ１により保留処理さ
れている割込み要因数を保持する保留要因数レジスタ６
と、ＣＰＵ２の割込み処理のネスティング数をカウント
する割込みネスティングカウンタ７と、前記保留要因数
レジスタ６及び割込みネスティングカウンタ７の内容に
よりＣＰＵ２に供給するクロック信号の周波数を変化さ
せるクロック制御回路８とを備えたものである。
【０００８】
【作用】クロック制御回路８は、割込み要求が発生し
て、その割込み要求の発生する毎に保留とした保留要因
数レジスタ６の保留割込み要因数及び割込みネスティン
グカウンタ７のネスティング数を評価し、この結果に応
じて多数の割込みが発生しているとＣＰＵ２に供給する
クロック信号の周波数を高くし、割込みが少ない時には
ＣＰＵ２に供給するクロック信号の周波数を低くする。
て、その割込み要求の発生する毎に保留とした保留要因
数レジスタ６の保留割込み要因数及び割込みネスティン
グカウンタ７のネスティング数を評価し、この結果に応
じて多数の割込みが発生しているとＣＰＵ２に供給する
クロック信号の周波数を高くし、割込みが少ない時には
ＣＰＵ２に供給するクロック信号の周波数を低くする。
【０００９】
【実施例】図１はこの発明の第１の実施例に係るマイク
ロコンピュ−タの割込み及びクロック信号の制御の流れ
を説明するためのブロック図である。図１において、図
８に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図１において、６は割込みコ
ントロ−ラ１により保留処理されている割込み要因数を
保持する保留要因数レジスタ、７はＣＰＵ２がある処理
又はある割込み処理を実行中にその処理より優先度が高
い割込み処理要求が発生すると該ある処理又はある割込
み処理を保留し該優先度が高い割込み処理を実行して完
了した後に該ある処理又はある割込み処理に戻るまでの
状態のことを言うネスティングの深さを示すネスティン
グ数をカウントする割込みネスティングカウンタ、８は
保留要因数レジスタ６の保留割込み要因数及び割込みネ
スティングカウンタ７のネスティング数によりＣＰＵ２
に供給するクロック信号の周波数を変化させるクロック
制御回路、９，１０，１１はクロック制御回路８に入力
される例えば２０ＭＨZ ，１６ＭＨZ ，８ＭＨZ のクロ
ック信号である。
ロコンピュ−タの割込み及びクロック信号の制御の流れ
を説明するためのブロック図である。図１において、図
８に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図１において、６は割込みコ
ントロ−ラ１により保留処理されている割込み要因数を
保持する保留要因数レジスタ、７はＣＰＵ２がある処理
又はある割込み処理を実行中にその処理より優先度が高
い割込み処理要求が発生すると該ある処理又はある割込
み処理を保留し該優先度が高い割込み処理を実行して完
了した後に該ある処理又はある割込み処理に戻るまでの
状態のことを言うネスティングの深さを示すネスティン
グ数をカウントする割込みネスティングカウンタ、８は
保留要因数レジスタ６の保留割込み要因数及び割込みネ
スティングカウンタ７のネスティング数によりＣＰＵ２
に供給するクロック信号の周波数を変化させるクロック
制御回路、９，１０，１１はクロック制御回路８に入力
される例えば２０ＭＨZ ，１６ＭＨZ ，８ＭＨZ のクロ
ック信号である。
【００１０】図２は上記実施例においてＣＰＵ２に供給
されるクロック信号５の周波数の時間変化を説明するた
めの図である。図２中、ｆ１はクロック信号９の周波
数、ｆ２はクロック信号１０の周波数、ｆ３はクロック
信号１１の周波数、Ｐは保留要因数レジスタ６の値であ
る保留割込み要因数（以下単に保留要因数という）、Ｎ
は割込みネスティングカウンタ７の値であるネスティン
グ数、ａ〜ｄはクロック制御回路８に設定された値であ
る。ａとｂはクロック周波数を切り換える条件となる保
留要因数の設定値であり、ｃとｄはクロック周波数を切
り換える条件となる割込みのネスティング数の設定値で
ある。また、ａ＞ｂ，ｃ＞ｄであるものとする。例えば
図１中の割込み要求信号数ｎが７であった場合、設定値
ａは３、設定値ｂは１、設定値ｃは３、設定値ｄは１な
どのように設定する。
されるクロック信号５の周波数の時間変化を説明するた
めの図である。図２中、ｆ１はクロック信号９の周波
数、ｆ２はクロック信号１０の周波数、ｆ３はクロック
信号１１の周波数、Ｐは保留要因数レジスタ６の値であ
る保留割込み要因数（以下単に保留要因数という）、Ｎ
は割込みネスティングカウンタ７の値であるネスティン
グ数、ａ〜ｄはクロック制御回路８に設定された値であ
る。ａとｂはクロック周波数を切り換える条件となる保
留要因数の設定値であり、ｃとｄはクロック周波数を切
り換える条件となる割込みのネスティング数の設定値で
ある。また、ａ＞ｂ，ｃ＞ｄであるものとする。例えば
図１中の割込み要求信号数ｎが７であった場合、設定値
ａは３、設定値ｂは１、設定値ｃは３、設定値ｄは１な
どのように設定する。
【００１１】図３は上記実施例のクロック制御回路８の
ブロック図である。図３において、１４は保留要因数の
設定値ａを保持する第１のレジスタ、１５は保留要因数
の設定値ｂを保持する第１のレジスタ、１６はネスティ
ング数の設定値ｃを保持する第２のレジスタ、１７はネ
スティング数の設定値ｄを保持する第２のレジスタ、１
２は保留要因数６の値とレジスタ１４，１５の値とを比
較する第１の比較回路、１３は割込みネスティングカウ
ンタ７の値とレジスタ１６，１７の値とを比較する第２
の比較回路、１８は比較回路１２，１３の出力をデコ−
ドするデコ−ダ、１９，２０，２１はデコ−ダ１８の出
力により制御されるスリ−ステ−トバッファ回路、２２
はスリ−ステ−トバッファ回路１９，２０，２１の出力
のノ−ドである。
ブロック図である。図３において、１４は保留要因数の
設定値ａを保持する第１のレジスタ、１５は保留要因数
の設定値ｂを保持する第１のレジスタ、１６はネスティ
ング数の設定値ｃを保持する第２のレジスタ、１７はネ
スティング数の設定値ｄを保持する第２のレジスタ、１
２は保留要因数６の値とレジスタ１４，１５の値とを比
較する第１の比較回路、１３は割込みネスティングカウ
ンタ７の値とレジスタ１６，１７の値とを比較する第２
の比較回路、１８は比較回路１２，１３の出力をデコ−
ドするデコ−ダ、１９，２０，２１はデコ−ダ１８の出
力により制御されるスリ−ステ−トバッファ回路、２２
はスリ−ステ−トバッファ回路１９，２０，２１の出力
のノ−ドである。
【００１２】図４は上記デコ−ダ１８の真理値表を示す
図であり、比較回路１２，１３の出力に対するスリ−ス
テ−トバッファ回路１９，２０，２１への制御信号の関
係を示す。
図であり、比較回路１２，１３の出力に対するスリ−ス
テ−トバッファ回路１９，２０，２１への制御信号の関
係を示す。
【００１３】次にこの実施例の動作について説明する。
まず、図３のクロック制御回路８の動作について説明す
る。比較回路１２には、保留要因数レジスタ６の値
「Ｐ」、レジスタ１４の値「ａ」、レジスタ１５の値
「ｂ」が入力される。比較回路１２は、保留要因数レジ
スタ６の値「Ｐ」とレジスタ１４の値「ａ」の比較、保
留要因数レジスタ６の値「Ｐ」とレジスタ１５の値
「ｂ」の比較を行う。比較回路１２は上記比較の結果、
Ｐ≧ａの時「１０」を出力し、ｂ≦Ｐ＜ａの時「０１」
を出力し、Ｐ＜ｂの時「００」を出力する。比較回路１
３は比較回路１２と同様のものである。比較回路１３に
は、割込みネスティングカウンタ７の値「Ｎ」、レジス
タ１６の値「ｃ」、レジスタ１７の値「ｄ」が入力され
る。比較回路１３は割込みネスティングカウンタ７の値
「Ｎ」とレジスタ１６の値「ｃ」の比較、割込みネステ
ィングカウンタ７の値「Ｎ」とレジスタ１７の値「ｄ」
の比較を行う。比較回路１３は上記比較の結果、Ｎ≧ｃ
の時「１０」を出力し、ｄ≦Ｎ＜ｃの時「０１」を出力
し、Ｎ＜ｄの時「００」を出力する。比較回路１２の出
力と比較回路１３の出力はデコ−ダ１８に入力される。
デコ−ダ１８からは３本の出力信号が出ており、それぞ
れスリ−ステ−トバッファ回路１９〜２１に入力され
る。デコ−ダ１８は図４の真理値表に従った動作を行
う。スリ−ステ−トバッファ回路１９にはクロック信号
９が入力され、スリ−ステ−トバッファ回路２０にはク
ロック信号１０が入力され、スリ−ステ−トバッファ回
路２１にはクロック信号１１が入力される。スリ−ステ
−トバッファ回路１９〜２１の出力はそれぞれノ−ド２
２に接続され、外部に出力されクロック信号５となる。
スリ−ステ−トバッファ回路１９〜２１は、それぞれデ
コ−ダ１８からの出力信号が「０」の時に非導通状態と
なり、デコ−ダ１８からの出力信号が「１」の時に導通
状態となる。例えばデコ−ダ１８からスリ−ステ−トバ
ッファ回路１９への出力信号が「１」、スリ−ステ−ト
バッファ回路２０，２１への出力信号が「０」の場合、
クロック信号９がクロック信号５として出力されること
になる。
まず、図３のクロック制御回路８の動作について説明す
る。比較回路１２には、保留要因数レジスタ６の値
「Ｐ」、レジスタ１４の値「ａ」、レジスタ１５の値
「ｂ」が入力される。比較回路１２は、保留要因数レジ
スタ６の値「Ｐ」とレジスタ１４の値「ａ」の比較、保
留要因数レジスタ６の値「Ｐ」とレジスタ１５の値
「ｂ」の比較を行う。比較回路１２は上記比較の結果、
Ｐ≧ａの時「１０」を出力し、ｂ≦Ｐ＜ａの時「０１」
を出力し、Ｐ＜ｂの時「００」を出力する。比較回路１
３は比較回路１２と同様のものである。比較回路１３に
は、割込みネスティングカウンタ７の値「Ｎ」、レジス
タ１６の値「ｃ」、レジスタ１７の値「ｄ」が入力され
る。比較回路１３は割込みネスティングカウンタ７の値
「Ｎ」とレジスタ１６の値「ｃ」の比較、割込みネステ
ィングカウンタ７の値「Ｎ」とレジスタ１７の値「ｄ」
の比較を行う。比較回路１３は上記比較の結果、Ｎ≧ｃ
の時「１０」を出力し、ｄ≦Ｎ＜ｃの時「０１」を出力
し、Ｎ＜ｄの時「００」を出力する。比較回路１２の出
力と比較回路１３の出力はデコ−ダ１８に入力される。
デコ−ダ１８からは３本の出力信号が出ており、それぞ
れスリ−ステ−トバッファ回路１９〜２１に入力され
る。デコ−ダ１８は図４の真理値表に従った動作を行
う。スリ−ステ−トバッファ回路１９にはクロック信号
９が入力され、スリ−ステ−トバッファ回路２０にはク
ロック信号１０が入力され、スリ−ステ−トバッファ回
路２１にはクロック信号１１が入力される。スリ−ステ
−トバッファ回路１９〜２１の出力はそれぞれノ−ド２
２に接続され、外部に出力されクロック信号５となる。
スリ−ステ−トバッファ回路１９〜２１は、それぞれデ
コ−ダ１８からの出力信号が「０」の時に非導通状態と
なり、デコ−ダ１８からの出力信号が「１」の時に導通
状態となる。例えばデコ−ダ１８からスリ−ステ−トバ
ッファ回路１９への出力信号が「１」、スリ−ステ−ト
バッファ回路２０，２１への出力信号が「０」の場合、
クロック信号９がクロック信号５として出力されること
になる。
【００１４】次に図１〜図４を参照してこの実施例の全
体の動作について説明する。割込みコントロ−ラ１によ
る割込み制御動作及びＣＰＵ２による割込み処理動作は
図９及び図１０の従来例と同等の動作を行う。割込みコ
ントロ−ラ１は保留処理を行っている割り込み要因数を
割込み要因数レジスタ６にセットし、割込みネスティン
グカウンタ７はＣＰＵ２の割込み処理のネスティング数
をカウントする。クロック制御回路８はＰ≧ａの時、ま
たはＮ≧ｃの時最も高い周波数ｆ１のクロック信号９を
ＣＰＵ２に供給し、ｂ≦Ｐ＜ａの時、またはｄ≦Ｎ＜ｃ
の時周波数ｆ２のクロック信号１０をＣＰＵ２に供給
し、Ｐ＜ｂの時、またはＮ＜ｄのとき最も低い周波数ｆ
３のクロック信号１１をＣＰＵ２に供給する機能を持
つ。保留要因数Ｐにより決定されるクロック周波数とネ
スティング数Ｎにより決定されるクロック周波数とが異
なる場合は、高い周波数のクロック信号を優先的にＣＰ
Ｕ２に供給するものとする。例えば、ｂ≦Ｐ＜ａかつＮ
＜ｄの時はクロック信号１０をＣＰＵ２に供給するもの
とする。図２において、時刻ｔ４以前はＮ＜ｄである。
ここで、時刻ｔ１以前はＰ＜ｂであるため、周波数ｆ３
のクロック信号１１がＣＰＵ２に供給される。時刻ｔ２
からｔ３ではＰ≧ａとなったため、周波数ｆ１のクロッ
ク信号９がＣＰＵ２に供給される。時刻ｔ２からｔ３で
はｂ≦Ｐ＜ａとなったため、周波数ｆ２のクロック信号
１０がＣＰＵ２に供給される。時刻ｔ３からｔ９ではＰ
＜ｂである。ここで、時刻ｔ３からｔ４ではＮ＜ｄであ
るため、周波数ｆ３のクロック信号１１がＣＰＵ２に供
給される。時刻ｔ５からｔ６ではｄ≦Ｎ＜ｃとなったた
め、周波数ｆ２のクロック信号１０がＣＰＵ２に供給さ
れる。時刻ｔ６からｔ７ではＮ≧ｃとなったため、周波
数ｆ１のクロック信号９がＣＰＵ２に供給される。時刻
ｔ６からｔ７ではｄ≦Ｎ＜ｃとなったため、周波数ｆ２
のクロック信号１０がＣＰＵ２に供給される。時刻ｔ７
からｔ８ではＮ＜ｄとなったため、周波数ｆ３のクロッ
ク信号１１がＣＰＵ２に供給される。時刻ｔ８からｔ１
０ではｄ≦Ｎ＜ｃとなり、さらに時刻ｔ９からｔ１０で
はＰ≧ａとなったため、時刻ｔ８からｔ９では周波数ｆ
２のクロック信号１０がＣＰＵ２に供給され、また時刻
ｔ９からｔ１０では周波数ｆ１のクロック信号９がＣＰ
Ｕ２に供給される。時刻ｔ１０以降はｂ≦Ｐ＜ａとな
り、さらにＮ＜ｄとなったため、周波数ｆ２のクロック
信号１０がＣＰＵ２に供給される。上記第１の実施例に
おいては、保留要因数とネスティング数のそれぞれに２
つずつの設定値を設定し、３つのクロック信号を切り換
える場合を示したが、切り換えるクロック信号の数及び
設定値の数は限定されるものではない。
体の動作について説明する。割込みコントロ−ラ１によ
る割込み制御動作及びＣＰＵ２による割込み処理動作は
図９及び図１０の従来例と同等の動作を行う。割込みコ
ントロ−ラ１は保留処理を行っている割り込み要因数を
割込み要因数レジスタ６にセットし、割込みネスティン
グカウンタ７はＣＰＵ２の割込み処理のネスティング数
をカウントする。クロック制御回路８はＰ≧ａの時、ま
たはＮ≧ｃの時最も高い周波数ｆ１のクロック信号９を
ＣＰＵ２に供給し、ｂ≦Ｐ＜ａの時、またはｄ≦Ｎ＜ｃ
の時周波数ｆ２のクロック信号１０をＣＰＵ２に供給
し、Ｐ＜ｂの時、またはＮ＜ｄのとき最も低い周波数ｆ
３のクロック信号１１をＣＰＵ２に供給する機能を持
つ。保留要因数Ｐにより決定されるクロック周波数とネ
スティング数Ｎにより決定されるクロック周波数とが異
なる場合は、高い周波数のクロック信号を優先的にＣＰ
Ｕ２に供給するものとする。例えば、ｂ≦Ｐ＜ａかつＮ
＜ｄの時はクロック信号１０をＣＰＵ２に供給するもの
とする。図２において、時刻ｔ４以前はＮ＜ｄである。
ここで、時刻ｔ１以前はＰ＜ｂであるため、周波数ｆ３
のクロック信号１１がＣＰＵ２に供給される。時刻ｔ２
からｔ３ではＰ≧ａとなったため、周波数ｆ１のクロッ
ク信号９がＣＰＵ２に供給される。時刻ｔ２からｔ３で
はｂ≦Ｐ＜ａとなったため、周波数ｆ２のクロック信号
１０がＣＰＵ２に供給される。時刻ｔ３からｔ９ではＰ
＜ｂである。ここで、時刻ｔ３からｔ４ではＮ＜ｄであ
るため、周波数ｆ３のクロック信号１１がＣＰＵ２に供
給される。時刻ｔ５からｔ６ではｄ≦Ｎ＜ｃとなったた
め、周波数ｆ２のクロック信号１０がＣＰＵ２に供給さ
れる。時刻ｔ６からｔ７ではＮ≧ｃとなったため、周波
数ｆ１のクロック信号９がＣＰＵ２に供給される。時刻
ｔ６からｔ７ではｄ≦Ｎ＜ｃとなったため、周波数ｆ２
のクロック信号１０がＣＰＵ２に供給される。時刻ｔ７
からｔ８ではＮ＜ｄとなったため、周波数ｆ３のクロッ
ク信号１１がＣＰＵ２に供給される。時刻ｔ８からｔ１
０ではｄ≦Ｎ＜ｃとなり、さらに時刻ｔ９からｔ１０で
はＰ≧ａとなったため、時刻ｔ８からｔ９では周波数ｆ
２のクロック信号１０がＣＰＵ２に供給され、また時刻
ｔ９からｔ１０では周波数ｆ１のクロック信号９がＣＰ
Ｕ２に供給される。時刻ｔ１０以降はｂ≦Ｐ＜ａとな
り、さらにＮ＜ｄとなったため、周波数ｆ２のクロック
信号１０がＣＰＵ２に供給される。上記第１の実施例に
おいては、保留要因数とネスティング数のそれぞれに２
つずつの設定値を設定し、３つのクロック信号を切り換
える場合を示したが、切り換えるクロック信号の数及び
設定値の数は限定されるものではない。
【００１５】図５はこの発明の第２の実施例に係るマイ
クロコンピュ−タの割込み及びクロック信号の制御の流
れを説明するためのブロック図である。図５において、
図１に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図５中の８Ａは上記第１の実
施例とは異なる構成を有するクロック制御回路で、その
構成は後述する。図６はこの第２の実施例においてＣＰ
Ｕ２に供給されるクロック信号５の周波数の時間変化を
説明するための図で、図２に示した符号と同じものは同
じ内容を示す。
クロコンピュ−タの割込み及びクロック信号の制御の流
れを説明するためのブロック図である。図５において、
図１に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図５中の８Ａは上記第１の実
施例とは異なる構成を有するクロック制御回路で、その
構成は後述する。図６はこの第２の実施例においてＣＰ
Ｕ２に供給されるクロック信号５の周波数の時間変化を
説明するための図で、図２に示した符号と同じものは同
じ内容を示す。
【００１６】図７は図５中のクロック制御回路８Ａのブ
ロック図で、図３に示す構成要素に対応するものには同
一の符号を付し、その説明を省略する。図７において、
２３はノ−ド、２４はクロック信号９を２分の１に分周
する分周回路、２５はクロック信号９を４分の１に分周
する分周回路である。
ロック図で、図３に示す構成要素に対応するものには同
一の符号を付し、その説明を省略する。図７において、
２３はノ−ド、２４はクロック信号９を２分の１に分周
する分周回路、２５はクロック信号９を４分の１に分周
する分周回路である。
【００１７】次にこの第２の実施例の動作について説明
する。まず、クロック制御回路８Ａの動作を説明する。
第１の実施例のクロック制御回路８と異なるところは、
クロック制御回路８Ａに入力されるクロック信号が周波
数ｆ１のクロック信号９のただ１つあることと、分周回
路２４，２５を備えたことである。入力されたクロック
信号９はノ−ド２３で３本の信号線に分けられ、スリ−
ステ−トバッファ回路１９，分周回路２４，分周回路２
５にそれぞれ入力される。分周回路２４の出力信号は周
波数（１／２）・ｆ１のクロック信号となり、スリ−ス
テ−トバッファ回路２０に入力される。分周回路２５の
出力信号は周波数（１／４）・ｆ１のクロック信号とな
り、スリ−ステ−トバッファ回路２１に入力される。ス
リ−ステ−トバッファ回路１９，２０，２１はデコ−ダ
１８からの制御信号により選択され、選択されたスリ−
ステ−トバッファが入力クロック信号をノ−ド２２を介
してクロック信号５として出力する。
する。まず、クロック制御回路８Ａの動作を説明する。
第１の実施例のクロック制御回路８と異なるところは、
クロック制御回路８Ａに入力されるクロック信号が周波
数ｆ１のクロック信号９のただ１つあることと、分周回
路２４，２５を備えたことである。入力されたクロック
信号９はノ−ド２３で３本の信号線に分けられ、スリ−
ステ−トバッファ回路１９，分周回路２４，分周回路２
５にそれぞれ入力される。分周回路２４の出力信号は周
波数（１／２）・ｆ１のクロック信号となり、スリ−ス
テ−トバッファ回路２０に入力される。分周回路２５の
出力信号は周波数（１／４）・ｆ１のクロック信号とな
り、スリ−ステ−トバッファ回路２１に入力される。ス
リ−ステ−トバッファ回路１９，２０，２１はデコ−ダ
１８からの制御信号により選択され、選択されたスリ−
ステ−トバッファが入力クロック信号をノ−ド２２を介
してクロック信号５として出力する。
【００１８】次に図５〜図７を参照してこの第２の実施
例の全体の動作を説明する。割込みコントロ−ラ１によ
る割込み制御動作及びＣＰＵ２による割込み処理動作は
図９及び図１０の従来例と同等の動作を行う。割込み要
因数レジスタ６及び割込みネスティングカウンタ７は図
１の第１の実施例と同等の機能を持つ。クロック制御回
路８ＡはＰ≧ａの時、またはＮ≧ｃの時周波数ｆ１のク
ロック信号９をＣＰＵ２に供給し、ｂ≦Ｐ＜ａの時、又
はｄ≦Ｎ＜ｃの時クロック信号９を分周してｆ１の１／
２の周波数のクロック信号をＣＰＵ２に供給し、Ｐ＜ｂ
の時、またはＮ＜ｄの時クロック信号９を分周してｆ１
の１／４の周波数のクロック信号をＣＰＵ２に供給する
機能を持つ、保留要因数Ｐにより決定されるクロック周
波数とネスティング数Ｎにより決定されるクロック周波
数が異なる場合は、高い周波数のクロック信号を優先的
にＣＰＵ２に供給するものとする。例えば、ｂ≦Ｐ＜ａ
かつＮ＜ｄの時はｆ１の１／２の周波数のクロック信号
をＣＰＵ２に供給するものとする。図６において、時刻
ｔ４以前はＮ＜ｄである。ここで、時刻ｔ１以前はＰ＜
ｂであるため、ｆ１の１／４の周波数のクロック信号が
ＣＰＵ２に供給される。時刻ｔ２からｔ３ではＰ≧ａと
なったため、周波数ｆ１のクロック信号がＣＰＵ２に供
給される。時刻ｔ２からｔ３ではｂ≦Ｐ＜ａとなったた
め、ｆ１の１／２の周波数のクロック信号がＣＰＵ２に
供給される。時刻ｔ３〜ｔ９ではＰ＜ｂである。ここ
で、時刻ｔ３からｔ４ではＮ＜ｄであるため、ｆ１の１
／４の周波数のクロック信号がＣＰＵ２に供給される。
時刻ｔ５からｔ６ではｄ≦Ｎ＜ｃとなったため、ｆ１の
１／２の周波数のクロック信号がＣＰＵ２に供給され
る。時刻ｔ６からｔ７ではＮ≧ｃとなったため、周波数
ｆ１のクロック信号がＣＰＵ２に供給される。時刻ｔ６
からｔ７ではｄ≦Ｎ＜ｃとなったため、ｆ１の１／２の
周波数のクロック信号がＣＰＵ２に供給される。時刻ｔ
７からｔ８ではＮ＜ｄとなったため、ｆ１の１／４の周
波数のクロック信号がＣＰＵ２に供給される。時刻ｔ８
からｔ１０ではｄ≦Ｎ＜ｃとなり、さらに時刻ｔ９から
ｔ１０ではＰ≧ａとなったため、時刻ｔ８からｔ９では
ｆ１の１／２の周波数のクロック信号がＣＰＵ２に供給
され、また時刻ｔ９からｔ１０では周波数ｆ１のクロッ
ク信号がＣＰＵ２に供給される。時刻ｔ１０以降はｂ≦
Ｐ＜ａとなり、さらにＮ＜ｄとなったため、ｆ１の１／
２の周波数のクロック信号がＣＰＵ２に供給される。
例の全体の動作を説明する。割込みコントロ−ラ１によ
る割込み制御動作及びＣＰＵ２による割込み処理動作は
図９及び図１０の従来例と同等の動作を行う。割込み要
因数レジスタ６及び割込みネスティングカウンタ７は図
１の第１の実施例と同等の機能を持つ。クロック制御回
路８ＡはＰ≧ａの時、またはＮ≧ｃの時周波数ｆ１のク
ロック信号９をＣＰＵ２に供給し、ｂ≦Ｐ＜ａの時、又
はｄ≦Ｎ＜ｃの時クロック信号９を分周してｆ１の１／
２の周波数のクロック信号をＣＰＵ２に供給し、Ｐ＜ｂ
の時、またはＮ＜ｄの時クロック信号９を分周してｆ１
の１／４の周波数のクロック信号をＣＰＵ２に供給する
機能を持つ、保留要因数Ｐにより決定されるクロック周
波数とネスティング数Ｎにより決定されるクロック周波
数が異なる場合は、高い周波数のクロック信号を優先的
にＣＰＵ２に供給するものとする。例えば、ｂ≦Ｐ＜ａ
かつＮ＜ｄの時はｆ１の１／２の周波数のクロック信号
をＣＰＵ２に供給するものとする。図６において、時刻
ｔ４以前はＮ＜ｄである。ここで、時刻ｔ１以前はＰ＜
ｂであるため、ｆ１の１／４の周波数のクロック信号が
ＣＰＵ２に供給される。時刻ｔ２からｔ３ではＰ≧ａと
なったため、周波数ｆ１のクロック信号がＣＰＵ２に供
給される。時刻ｔ２からｔ３ではｂ≦Ｐ＜ａとなったた
め、ｆ１の１／２の周波数のクロック信号がＣＰＵ２に
供給される。時刻ｔ３〜ｔ９ではＰ＜ｂである。ここ
で、時刻ｔ３からｔ４ではＮ＜ｄであるため、ｆ１の１
／４の周波数のクロック信号がＣＰＵ２に供給される。
時刻ｔ５からｔ６ではｄ≦Ｎ＜ｃとなったため、ｆ１の
１／２の周波数のクロック信号がＣＰＵ２に供給され
る。時刻ｔ６からｔ７ではＮ≧ｃとなったため、周波数
ｆ１のクロック信号がＣＰＵ２に供給される。時刻ｔ６
からｔ７ではｄ≦Ｎ＜ｃとなったため、ｆ１の１／２の
周波数のクロック信号がＣＰＵ２に供給される。時刻ｔ
７からｔ８ではＮ＜ｄとなったため、ｆ１の１／４の周
波数のクロック信号がＣＰＵ２に供給される。時刻ｔ８
からｔ１０ではｄ≦Ｎ＜ｃとなり、さらに時刻ｔ９から
ｔ１０ではＰ≧ａとなったため、時刻ｔ８からｔ９では
ｆ１の１／２の周波数のクロック信号がＣＰＵ２に供給
され、また時刻ｔ９からｔ１０では周波数ｆ１のクロッ
ク信号がＣＰＵ２に供給される。時刻ｔ１０以降はｂ≦
Ｐ＜ａとなり、さらにＮ＜ｄとなったため、ｆ１の１／
２の周波数のクロック信号がＣＰＵ２に供給される。
【００１９】上記第２の実施例においては、保留要因数
とネスティング数のそれぞれに２つずつの設定値を設定
し、ＣＰＵ２に供給されるクロック信号の周波数が３種
類の場合を示したが、ＣＰＵ２に供給されるクロック信
号の周波数の種類及び設定値の数は限定されるものでは
ない。上記各実施例の設定値を適切に選べば、割込み一
要因当たりの処理時間を均一化でき、消費電力を最低に
抑えることができる。なお、上記第１の実施例、第２の
実施例ともにＣＰＵ２に供給されるクロック信号５の周
波数の変化するタイミングはＣＰＵ２の動作に支障のな
いタイミングで行われるように工夫されているものとす
る。
とネスティング数のそれぞれに２つずつの設定値を設定
し、ＣＰＵ２に供給されるクロック信号の周波数が３種
類の場合を示したが、ＣＰＵ２に供給されるクロック信
号の周波数の種類及び設定値の数は限定されるものでは
ない。上記各実施例の設定値を適切に選べば、割込み一
要因当たりの処理時間を均一化でき、消費電力を最低に
抑えることができる。なお、上記第１の実施例、第２の
実施例ともにＣＰＵ２に供給されるクロック信号５の周
波数の変化するタイミングはＣＰＵ２の動作に支障のな
いタイミングで行われるように工夫されているものとす
る。
【００２０】
【発明の効果】以上のように本発明によれば、割込みコ
ントロ−ラにより保留処理されている割込み要因数を保
持する保留要因数レジスタと、中央処理装置の割込み処
理のネスティング数をカウントする割込みネスティング
カウンタと、上記保留要因数レジスタ及び割込みネステ
ィングカウンタの内容により中央処理装置に供給するク
ロック信号の周波数を変化させるクロック制御回路とを
設けて構成したので、発生している割込み要求数に応じ
て中央処理装置に供給されるクロック信号の周波数を制
御することが可能となり、これにより多数の割込みが重
なっている時には中央処理装置に供給されるクロック信
号の周波数を高くして割り込み保留時間を短くでき、割
込みが少ない時には中央処理装置に供給されるクロック
信号の周波数を低くして電力の消費量を低減できるとい
う効果が得られる。
ントロ−ラにより保留処理されている割込み要因数を保
持する保留要因数レジスタと、中央処理装置の割込み処
理のネスティング数をカウントする割込みネスティング
カウンタと、上記保留要因数レジスタ及び割込みネステ
ィングカウンタの内容により中央処理装置に供給するク
ロック信号の周波数を変化させるクロック制御回路とを
設けて構成したので、発生している割込み要求数に応じ
て中央処理装置に供給されるクロック信号の周波数を制
御することが可能となり、これにより多数の割込みが重
なっている時には中央処理装置に供給されるクロック信
号の周波数を高くして割り込み保留時間を短くでき、割
込みが少ない時には中央処理装置に供給されるクロック
信号の周波数を低くして電力の消費量を低減できるとい
う効果が得られる。
【図１】この発明の第１の実施例に係るマイクロコンピ
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
【図２】上記第１の実施例において中央処理装置に供給
されるクロック信号の周波数の時間変化を説明するため
の図である。
されるクロック信号の周波数の時間変化を説明するため
の図である。
【図３】図１中のクロック制御回路のブロック図であ
る。
る。
【図４】図３中のデコ−ダの真理値表を示す図である。
【図５】この発明の第２の実施例に係るマイクロコンピ
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
【図６】上記第２の実施例において中央処理装置に供給
されるクロック信号の周波数の時間変化を説明するため
の図である。
されるクロック信号の周波数の時間変化を説明するため
の図である。
【図７】図５中のクロック制御回路のブロック図であ
る。
る。
【図８】従来のマイクロコンピュ−タの割込み制御の流
れを説明するためのブロック図である。
れを説明するためのブロック図である。
【図９】上記従来例における割込み制御動作を説明する
ための図である。
ための図である。
【図１０】上記従来例における中央処理装置の割込み実
行状況を説明するための図である。
行状況を説明するための図である。
【図１１】上記従来例において中央処理装置に供給され
るクロック信号の周波数の時間変化を示す図である。
るクロック信号の周波数の時間変化を示す図である。
１ 割込みコントロ−ラ ２ ＣＰＵ（中央処理装置） ３，４ 割込み要求信号 ５，９，１０，１１ クロック信号 ６ 保留要因数レジスタ ７ 割込みネスティングカウンタ ８，８Ａ クロック制御回路 １２ 第１の比較回路 １３ 第２の比較回路 １４，１５ 第１のレジスタ １６，１７ 第２のレジスタ １８ デコ−ダ １９，２０，２１ スリ−ステ−トバッファ回路
Claims (2)
- 【請求項１】 複数の割込みを調停制御する割込みコン
トロ−ラと、この割込みコントロ−ラからの割込み要求
を処理する機能を有する中央処理装置とを備えたマイク
ロコンピュ−タにおいて、上記割込みコントロ−ラによ
り保留処理されている割込み要因数を保持する保留要因
数レジスタと、上記中央処理装置の割込み処理のネステ
ィング数をカウントする割込みネスティングカウンタ
と、上記保留要因数レジスタの保留割込み要因数及び上
記割込みネスティングカウンタのネスティング数により
上記中央処理装置に供給するクロック信号の周波数を変
化させるクロック制御回路とを設けたことを特徴とする
マイクロコンピュ−タ。 - 【請求項２】 上記クロック制御回路は、保留割込み要
因数の設定値を保持する第１のレジスタと、ネスティン
グ数の設定値を保持する第２のレジスタと、上記保留要
因数レジスタの保留割込み要因数と上記第１のレジスタ
の保留割込み要因数の設定値とを比較する第１の比較回
路と、上記割込みネスティングカウンタのネスティング
数と上記第２のレジスタのネスティング数の設定値とを
比較する第２の比較回路と、上記第１，第２の比較回路
の出力をデコ−ドするデコ−ダと、このデコ−ダの出力
により制御され入力クロック信号を選択出力するスリ−
ステ−トバッファ回路とを備えたことを特徴とする請求
項第１項のマイクロコンピュ−タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413637A JP2507833B2 (ja) | 1990-12-25 | 1990-12-25 | マイクロコンピュ−タ |
| US08/129,008 US5392435A (en) | 1990-12-25 | 1993-09-29 | Microcomputer having a system clock frequency that varies in dependence on the number of nested and held interrupts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413637A JP2507833B2 (ja) | 1990-12-25 | 1990-12-25 | マイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04223511A JPH04223511A (ja) | 1992-08-13 |
| JP2507833B2 true JP2507833B2 (ja) | 1996-06-19 |
Family
ID=18522235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413637A Expired - Lifetime JP2507833B2 (ja) | 1990-12-25 | 1990-12-25 | マイクロコンピュ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5392435A (ja) |
| JP (1) | JP2507833B2 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU6023894A (en) * | 1993-03-25 | 1994-10-11 | Taligent, Inc. | Multi-level interrupt system |
| US5894577A (en) * | 1993-09-22 | 1999-04-13 | Advanced Micro Devices, Inc. | Interrupt controller with external in-service indication for power management within a computer system |
| US5745770A (en) * | 1993-12-27 | 1998-04-28 | Intel Corporation | Method and apparatus for servicing simultaneous I/O trap and debug traps in a microprocessor |
| US5717932A (en) * | 1994-11-04 | 1998-02-10 | Texas Instruments Incorporated | Data transfer interrupt pacing |
| US6016531A (en) * | 1995-05-26 | 2000-01-18 | International Business Machines Corporation | Apparatus for performing real time caching utilizing an execution quantization timer and an interrupt controller |
| US5850558A (en) * | 1995-12-19 | 1998-12-15 | Advanced Micro Devices | System and method for referencing interrupt request information in a programmable interrupt controller |
| US5983355A (en) * | 1996-05-20 | 1999-11-09 | National Semiconductor Corporation | Power conservation method and apparatus activated by detecting specific fixed interrupt signals indicative of system inactivity and excluding prefetched signals |
| US5774704A (en) * | 1996-07-29 | 1998-06-30 | Silicon Graphics, Inc. | Apparatus and method for dynamic central processing unit clock adjustment |
| KR100238188B1 (ko) * | 1997-09-12 | 2000-01-15 | 윤종용 | 비디오 콘트롤러에서 메모리클럭 발생방법 및 그 장치 |
| US6397283B1 (en) * | 1999-07-23 | 2002-05-28 | Chung-Shan Institute Of Science & Technology | Method of automatically adjusting interrupt frequency |
| EP1247195A4 (en) * | 1999-12-22 | 2005-01-05 | Ubicom Inc | SYSTEM AND METHOD FOR MULTITHREADING WORKING ON COMMAND LEVEL IN AN EMBEDDED PROCESSOR WITH ZERO-TIME CONTEXT SWITCHING |
| US7308686B1 (en) | 1999-12-22 | 2007-12-11 | Ubicom Inc. | Software input/output using hard real time threads |
| US7120783B2 (en) * | 1999-12-22 | 2006-10-10 | Ubicom, Inc. | System and method for reading and writing a thread state in a multithreaded central processing unit |
| US6684342B1 (en) * | 2000-06-22 | 2004-01-27 | Ubicom, Inc. | Apparatus and method of dynamic and deterministic changes in clock frequency for lower power consumption while maintaining fast interrupt handling |
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| US7047396B1 (en) | 2000-06-22 | 2006-05-16 | Ubicom, Inc. | Fixed length memory to memory arithmetic and architecture for a communications embedded processor system |
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| US7020788B2 (en) * | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US6976158B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US7007172B2 (en) * | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US6975679B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US20030023836A1 (en) * | 2001-06-01 | 2003-01-30 | Michael Catherwood | Shadow register array control instructions |
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