JP2507833B2 - マイクロコンピュ−タ - Google Patents
マイクロコンピュ−タInfo
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- 238000010586 diagram Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 13
- 102000003712 Complement factor B Human genes 0.000 description 4
- 108090000056 Complement factor B Proteins 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
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- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Description
【0001】
【産業上の利用分野】この発明は割込み制御機能を備え
たマイクロコンピュ−タに関するものである。
たマイクロコンピュ−タに関するものである。
【0002】
【従来の技術】一般にマイクロコンピュ−タでは複数の
割込みに対して優先順位を設け割込みの制御を行ってお
り、またそのCPU(中央処理装置)は常に一定の周波
数のクロック信号で動作している。以下、マイクロコン
ピュ−タの割込み制御とそのCPUに供給されるクロッ
ク信号の従来例を図8から図11により説明する。図8
は、従来のマイクロコンピュ−タにおける割込み制御の
流れを説明するためのブロック図である。図中、1は複
数の割込みを調停制御する割込みコントロ−ラ、2は上
記割込み要求を処理する機能を有するCPU、3はn本
の割込み要求信号、4は割込みコントロ−ラ1からCP
U2への割込み要求信号、5はCPU2に供給される例
えば20MHz のクロック信号である。図9は、上記従
来例において同時に6つの割込み要求が発生した時の割
込み制御動作の概略図である。図中、要因A,・・・,
要因Fは同時に発生した割込み要求、割込みレベルは各
要因にソフトウェア的に設定された優先度、H/W(ハ
−ドウェア)優先度は各要因の要求入力の配線状態によ
り決まる優先度であり、割込みレベル及びH/W優先度
ともに数字が小さい程優先的に処理が行われるものとす
る。図10は、上記従来例におけるCPU2の割込みの
実行状況を示す図である。図中、実線は実行中、点線は
保留中である。割込みの優先度は割込み1より割込み2
の方が高いとする。図11は、上記従来例においてCP
U2に供給されるクロック信号5の周波数の時間変化を
示す図である。
割込みに対して優先順位を設け割込みの制御を行ってお
り、またそのCPU(中央処理装置)は常に一定の周波
数のクロック信号で動作している。以下、マイクロコン
ピュ−タの割込み制御とそのCPUに供給されるクロッ
ク信号の従来例を図8から図11により説明する。図8
は、従来のマイクロコンピュ−タにおける割込み制御の
流れを説明するためのブロック図である。図中、1は複
数の割込みを調停制御する割込みコントロ−ラ、2は上
記割込み要求を処理する機能を有するCPU、3はn本
の割込み要求信号、4は割込みコントロ−ラ1からCP
U2への割込み要求信号、5はCPU2に供給される例
えば20MHz のクロック信号である。図9は、上記従
来例において同時に6つの割込み要求が発生した時の割
込み制御動作の概略図である。図中、要因A,・・・,
要因Fは同時に発生した割込み要求、割込みレベルは各
要因にソフトウェア的に設定された優先度、H/W(ハ
−ドウェア)優先度は各要因の要求入力の配線状態によ
り決まる優先度であり、割込みレベル及びH/W優先度
ともに数字が小さい程優先的に処理が行われるものとす
る。図10は、上記従来例におけるCPU2の割込みの
実行状況を示す図である。図中、実線は実行中、点線は
保留中である。割込みの優先度は割込み1より割込み2
の方が高いとする。図11は、上記従来例においてCP
U2に供給されるクロック信号5の周波数の時間変化を
示す図である。
【0003】次に動作について説明する。まず、同時に
複数の割込み要求が発生した場合について図8及び図9
を用いて説明する。同時に発生した割込み、要因A,・
・・,要因Fのそれぞれに対応する割込み要求信号3が
割込みコントロ−ラ1に入力され、割込みコントロ−ラ
1は各割込み要因の割込みレベルを調べレベル判定を行
う。この結果、割込みレベルが1である要因B,要因
D,要因E以外の要因が保留される。保留されなかった
要因B,要因D,要因Eは割込みレベルが同じであるが
H/W優先度による優先度判定の結果、要因C,要因D
が保留となり要因Bの割込み要求信号4がCPU2に送
られる。CPU2は要因Bの割込みレベルによる受付判
定を行い、要因Bを実行もしくは保留する。同時に発生
する割込み要求の要因数の数は6つに限らずいくつであ
っても同様の動作を行う。
複数の割込み要求が発生した場合について図8及び図9
を用いて説明する。同時に発生した割込み、要因A,・
・・,要因Fのそれぞれに対応する割込み要求信号3が
割込みコントロ−ラ1に入力され、割込みコントロ−ラ
1は各割込み要因の割込みレベルを調べレベル判定を行
う。この結果、割込みレベルが1である要因B,要因
D,要因E以外の要因が保留される。保留されなかった
要因B,要因D,要因Eは割込みレベルが同じであるが
H/W優先度による優先度判定の結果、要因C,要因D
が保留となり要因Bの割込み要求信号4がCPU2に送
られる。CPU2は要因Bの割込みレベルによる受付判
定を行い、要因Bを実行もしくは保留する。同時に発生
する割込み要求の要因数の数は6つに限らずいくつであ
っても同様の動作を行う。
【0004】次にCPU2がある割込み要求を受け付け
実行している時に、実行している割込みよりも割込みレ
ベルの優先度が高い割込み要求が発生した場合について
図10を用いて説明する。時刻t1に割込み1の割込み
要求が発生し、CPU2はこれを受け付け通常動作を保
留して割込み1の処理を実行する。さらに、時刻t2に
割込み2の割込み要求が発生したとする。割込み2の割
込みレベルが割込み1の割込みレベルよりも優先度が低
ければ割込み2は保留されるが、割込み2の方が割込み
1よりも優先度が高いためCPU2は割込み2の割込み
要求を受け付け、割込み1の処理を保留して割込み2の
処理を実行する。この状態を割込み処理のネスティング
という。割込み2の処理が時刻t3に完了すると保留さ
れていた割込み1の処理を再開し、割込み1の処理が時
刻t4に完了すると保留されていた通常動作に戻る。ま
た、図示していないが割込み2の処理実行中に割込み2
よりも優先度の高い割込みレベルの割込み要求が発生す
るとCPU2はこれを受け付け、ネスティング数が3と
なり、その後の割込み要求発生に対しても同様の処理が
行われる。次に、CPU2に供給されるクロック信号5
の周波数について図11を用いて説明する。CPU2に
供給されるクロック信号5の周波数は常に一定であり、
CPU2は常に一定の速さで動作する。
実行している時に、実行している割込みよりも割込みレ
ベルの優先度が高い割込み要求が発生した場合について
図10を用いて説明する。時刻t1に割込み1の割込み
要求が発生し、CPU2はこれを受け付け通常動作を保
留して割込み1の処理を実行する。さらに、時刻t2に
割込み2の割込み要求が発生したとする。割込み2の割
込みレベルが割込み1の割込みレベルよりも優先度が低
ければ割込み2は保留されるが、割込み2の方が割込み
1よりも優先度が高いためCPU2は割込み2の割込み
要求を受け付け、割込み1の処理を保留して割込み2の
処理を実行する。この状態を割込み処理のネスティング
という。割込み2の処理が時刻t3に完了すると保留さ
れていた割込み1の処理を再開し、割込み1の処理が時
刻t4に完了すると保留されていた通常動作に戻る。ま
た、図示していないが割込み2の処理実行中に割込み2
よりも優先度の高い割込みレベルの割込み要求が発生す
るとCPU2はこれを受け付け、ネスティング数が3と
なり、その後の割込み要求発生に対しても同様の処理が
行われる。次に、CPU2に供給されるクロック信号5
の周波数について図11を用いて説明する。CPU2に
供給されるクロック信号5の周波数は常に一定であり、
CPU2は常に一定の速さで動作する。
【0005】
【発明が解決しようとする課題】従来のマイクロコンピ
ュ−タは以上のような割込み制御を行い、常に一定の周
波数のクロック信号で動作するように構成されていた
が、消費電力を低減するためにCPUに供給するクロッ
ク信号の周波数を低く設定すると多数の割込みが重なっ
た時に割込みの保留時間が長くなり、割込みの保留時間
を短くするためにCPUに供給するクロック信号の周波
数を高く設定すると割込みが少なく速い動作が不要な時
にも速い動作を行うため無駄な電力を消費するという問
題点があった。
ュ−タは以上のような割込み制御を行い、常に一定の周
波数のクロック信号で動作するように構成されていた
が、消費電力を低減するためにCPUに供給するクロッ
ク信号の周波数を低く設定すると多数の割込みが重なっ
た時に割込みの保留時間が長くなり、割込みの保留時間
を短くするためにCPUに供給するクロック信号の周波
数を高く設定すると割込みが少なく速い動作が不要な時
にも速い動作を行うため無駄な電力を消費するという問
題点があった。
【0006】本発明は上記のような問題点を解消するた
めになされたもので、発生している割込み要求数に応じ
て割込み保留時間を制御し、消費電力の低減を図ること
ができるマイクロコンピュ−タを得ることを目的とす
る。
めになされたもので、発生している割込み要求数に応じ
て割込み保留時間を制御し、消費電力の低減を図ること
ができるマイクロコンピュ−タを得ることを目的とす
る。
【0007】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュ−タは、割込みコントロ−ラ1により保留処理さ
れている割込み要因数を保持する保留要因数レジスタ6
と、CPU2の割込み処理のネスティング数をカウント
する割込みネスティングカウンタ7と、前記保留要因数
レジスタ6及び割込みネスティングカウンタ7の内容に
よりCPU2に供給するクロック信号の周波数を変化さ
せるクロック制御回路8とを備えたものである。
ンピュ−タは、割込みコントロ−ラ1により保留処理さ
れている割込み要因数を保持する保留要因数レジスタ6
と、CPU2の割込み処理のネスティング数をカウント
する割込みネスティングカウンタ7と、前記保留要因数
レジスタ6及び割込みネスティングカウンタ7の内容に
よりCPU2に供給するクロック信号の周波数を変化さ
せるクロック制御回路8とを備えたものである。
【0008】
【作用】クロック制御回路8は、割込み要求が発生し
て、その割込み要求の発生する毎に保留とした保留要因
数レジスタ6の保留割込み要因数及び割込みネスティン
グカウンタ7のネスティング数を評価し、この結果に応
じて多数の割込みが発生しているとCPU2に供給する
クロック信号の周波数を高くし、割込みが少ない時には
CPU2に供給するクロック信号の周波数を低くする。
て、その割込み要求の発生する毎に保留とした保留要因
数レジスタ6の保留割込み要因数及び割込みネスティン
グカウンタ7のネスティング数を評価し、この結果に応
じて多数の割込みが発生しているとCPU2に供給する
クロック信号の周波数を高くし、割込みが少ない時には
CPU2に供給するクロック信号の周波数を低くする。
【0009】
【実施例】図1はこの発明の第1の実施例に係るマイク
ロコンピュ−タの割込み及びクロック信号の制御の流れ
を説明するためのブロック図である。図1において、図
8に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図1において、6は割込みコ
ントロ−ラ1により保留処理されている割込み要因数を
保持する保留要因数レジスタ、7はCPU2がある処理
又はある割込み処理を実行中にその処理より優先度が高
い割込み処理要求が発生すると該ある処理又はある割込
み処理を保留し該優先度が高い割込み処理を実行して完
了した後に該ある処理又はある割込み処理に戻るまでの
状態のことを言うネスティングの深さを示すネスティン
グ数をカウントする割込みネスティングカウンタ、8は
保留要因数レジスタ6の保留割込み要因数及び割込みネ
スティングカウンタ7のネスティング数によりCPU2
に供給するクロック信号の周波数を変化させるクロック
制御回路、9,10,11はクロック制御回路8に入力
される例えば20MHZ ,16MHZ ,8MHZ のクロ
ック信号である。
ロコンピュ−タの割込み及びクロック信号の制御の流れ
を説明するためのブロック図である。図1において、図
8に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図1において、6は割込みコ
ントロ−ラ1により保留処理されている割込み要因数を
保持する保留要因数レジスタ、7はCPU2がある処理
又はある割込み処理を実行中にその処理より優先度が高
い割込み処理要求が発生すると該ある処理又はある割込
み処理を保留し該優先度が高い割込み処理を実行して完
了した後に該ある処理又はある割込み処理に戻るまでの
状態のことを言うネスティングの深さを示すネスティン
グ数をカウントする割込みネスティングカウンタ、8は
保留要因数レジスタ6の保留割込み要因数及び割込みネ
スティングカウンタ7のネスティング数によりCPU2
に供給するクロック信号の周波数を変化させるクロック
制御回路、9,10,11はクロック制御回路8に入力
される例えば20MHZ ,16MHZ ,8MHZ のクロ
ック信号である。
【0010】図2は上記実施例においてCPU2に供給
されるクロック信号5の周波数の時間変化を説明するた
めの図である。図2中、f1はクロック信号9の周波
数、f2はクロック信号10の周波数、f3はクロック
信号11の周波数、Pは保留要因数レジスタ6の値であ
る保留割込み要因数(以下単に保留要因数という)、N
は割込みネスティングカウンタ7の値であるネスティン
グ数、a〜dはクロック制御回路8に設定された値であ
る。aとbはクロック周波数を切り換える条件となる保
留要因数の設定値であり、cとdはクロック周波数を切
り換える条件となる割込みのネスティング数の設定値で
ある。また、a>b,c>dであるものとする。例えば
図1中の割込み要求信号数nが7であった場合、設定値
aは3、設定値bは1、設定値cは3、設定値dは1な
どのように設定する。
されるクロック信号5の周波数の時間変化を説明するた
めの図である。図2中、f1はクロック信号9の周波
数、f2はクロック信号10の周波数、f3はクロック
信号11の周波数、Pは保留要因数レジスタ6の値であ
る保留割込み要因数(以下単に保留要因数という)、N
は割込みネスティングカウンタ7の値であるネスティン
グ数、a〜dはクロック制御回路8に設定された値であ
る。aとbはクロック周波数を切り換える条件となる保
留要因数の設定値であり、cとdはクロック周波数を切
り換える条件となる割込みのネスティング数の設定値で
ある。また、a>b,c>dであるものとする。例えば
図1中の割込み要求信号数nが7であった場合、設定値
aは3、設定値bは1、設定値cは3、設定値dは1な
どのように設定する。
【0011】図3は上記実施例のクロック制御回路8の
ブロック図である。図3において、14は保留要因数の
設定値aを保持する第1のレジスタ、15は保留要因数
の設定値bを保持する第1のレジスタ、16はネスティ
ング数の設定値cを保持する第2のレジスタ、17はネ
スティング数の設定値dを保持する第2のレジスタ、1
2は保留要因数6の値とレジスタ14,15の値とを比
較する第1の比較回路、13は割込みネスティングカウ
ンタ7の値とレジスタ16,17の値とを比較する第2
の比較回路、18は比較回路12,13の出力をデコ−
ドするデコ−ダ、19,20,21はデコ−ダ18の出
力により制御されるスリ−ステ−トバッファ回路、22
はスリ−ステ−トバッファ回路19,20,21の出力
のノ−ドである。
ブロック図である。図3において、14は保留要因数の
設定値aを保持する第1のレジスタ、15は保留要因数
の設定値bを保持する第1のレジスタ、16はネスティ
ング数の設定値cを保持する第2のレジスタ、17はネ
スティング数の設定値dを保持する第2のレジスタ、1
2は保留要因数6の値とレジスタ14,15の値とを比
較する第1の比較回路、13は割込みネスティングカウ
ンタ7の値とレジスタ16,17の値とを比較する第2
の比較回路、18は比較回路12,13の出力をデコ−
ドするデコ−ダ、19,20,21はデコ−ダ18の出
力により制御されるスリ−ステ−トバッファ回路、22
はスリ−ステ−トバッファ回路19,20,21の出力
のノ−ドである。
【0012】図4は上記デコ−ダ18の真理値表を示す
図であり、比較回路12,13の出力に対するスリ−ス
テ−トバッファ回路19,20,21への制御信号の関
係を示す。
図であり、比較回路12,13の出力に対するスリ−ス
テ−トバッファ回路19,20,21への制御信号の関
係を示す。
【0013】次にこの実施例の動作について説明する。
まず、図3のクロック制御回路8の動作について説明す
る。比較回路12には、保留要因数レジスタ6の値
「P」、レジスタ14の値「a」、レジスタ15の値
「b」が入力される。比較回路12は、保留要因数レジ
スタ6の値「P」とレジスタ14の値「a」の比較、保
留要因数レジスタ6の値「P」とレジスタ15の値
「b」の比較を行う。比較回路12は上記比較の結果、
P≧aの時「10」を出力し、b≦P<aの時「01」
を出力し、P<bの時「00」を出力する。比較回路1
3は比較回路12と同様のものである。比較回路13に
は、割込みネスティングカウンタ7の値「N」、レジス
タ16の値「c」、レジスタ17の値「d」が入力され
る。比較回路13は割込みネスティングカウンタ7の値
「N」とレジスタ16の値「c」の比較、割込みネステ
ィングカウンタ7の値「N」とレジスタ17の値「d」
の比較を行う。比較回路13は上記比較の結果、N≧c
の時「10」を出力し、d≦N<cの時「01」を出力
し、N<dの時「00」を出力する。比較回路12の出
力と比較回路13の出力はデコ−ダ18に入力される。
デコ−ダ18からは3本の出力信号が出ており、それぞ
れスリ−ステ−トバッファ回路19〜21に入力され
る。デコ−ダ18は図4の真理値表に従った動作を行
う。スリ−ステ−トバッファ回路19にはクロック信号
9が入力され、スリ−ステ−トバッファ回路20にはク
ロック信号10が入力され、スリ−ステ−トバッファ回
路21にはクロック信号11が入力される。スリ−ステ
−トバッファ回路19〜21の出力はそれぞれノ−ド2
2に接続され、外部に出力されクロック信号5となる。
スリ−ステ−トバッファ回路19〜21は、それぞれデ
コ−ダ18からの出力信号が「0」の時に非導通状態と
なり、デコ−ダ18からの出力信号が「1」の時に導通
状態となる。例えばデコ−ダ18からスリ−ステ−トバ
ッファ回路19への出力信号が「1」、スリ−ステ−ト
バッファ回路20,21への出力信号が「0」の場合、
クロック信号9がクロック信号5として出力されること
になる。
まず、図3のクロック制御回路8の動作について説明す
る。比較回路12には、保留要因数レジスタ6の値
「P」、レジスタ14の値「a」、レジスタ15の値
「b」が入力される。比較回路12は、保留要因数レジ
スタ6の値「P」とレジスタ14の値「a」の比較、保
留要因数レジスタ6の値「P」とレジスタ15の値
「b」の比較を行う。比較回路12は上記比較の結果、
P≧aの時「10」を出力し、b≦P<aの時「01」
を出力し、P<bの時「00」を出力する。比較回路1
3は比較回路12と同様のものである。比較回路13に
は、割込みネスティングカウンタ7の値「N」、レジス
タ16の値「c」、レジスタ17の値「d」が入力され
る。比較回路13は割込みネスティングカウンタ7の値
「N」とレジスタ16の値「c」の比較、割込みネステ
ィングカウンタ7の値「N」とレジスタ17の値「d」
の比較を行う。比較回路13は上記比較の結果、N≧c
の時「10」を出力し、d≦N<cの時「01」を出力
し、N<dの時「00」を出力する。比較回路12の出
力と比較回路13の出力はデコ−ダ18に入力される。
デコ−ダ18からは3本の出力信号が出ており、それぞ
れスリ−ステ−トバッファ回路19〜21に入力され
る。デコ−ダ18は図4の真理値表に従った動作を行
う。スリ−ステ−トバッファ回路19にはクロック信号
9が入力され、スリ−ステ−トバッファ回路20にはク
ロック信号10が入力され、スリ−ステ−トバッファ回
路21にはクロック信号11が入力される。スリ−ステ
−トバッファ回路19〜21の出力はそれぞれノ−ド2
2に接続され、外部に出力されクロック信号5となる。
スリ−ステ−トバッファ回路19〜21は、それぞれデ
コ−ダ18からの出力信号が「0」の時に非導通状態と
なり、デコ−ダ18からの出力信号が「1」の時に導通
状態となる。例えばデコ−ダ18からスリ−ステ−トバ
ッファ回路19への出力信号が「1」、スリ−ステ−ト
バッファ回路20,21への出力信号が「0」の場合、
クロック信号9がクロック信号5として出力されること
になる。
【0014】次に図1〜図4を参照してこの実施例の全
体の動作について説明する。割込みコントロ−ラ1によ
る割込み制御動作及びCPU2による割込み処理動作は
図9及び図10の従来例と同等の動作を行う。割込みコ
ントロ−ラ1は保留処理を行っている割り込み要因数を
割込み要因数レジスタ6にセットし、割込みネスティン
グカウンタ7はCPU2の割込み処理のネスティング数
をカウントする。クロック制御回路8はP≧aの時、ま
たはN≧cの時最も高い周波数f1のクロック信号9を
CPU2に供給し、b≦P<aの時、またはd≦N<c
の時周波数f2のクロック信号10をCPU2に供給
し、P<bの時、またはN<dのとき最も低い周波数f
3のクロック信号11をCPU2に供給する機能を持
つ。保留要因数Pにより決定されるクロック周波数とネ
スティング数Nにより決定されるクロック周波数とが異
なる場合は、高い周波数のクロック信号を優先的にCP
U2に供給するものとする。例えば、b≦P<aかつN
<dの時はクロック信号10をCPU2に供給するもの
とする。図2において、時刻t4以前はN<dである。
ここで、時刻t1以前はP<bであるため、周波数f3
のクロック信号11がCPU2に供給される。時刻t2
からt3ではP≧aとなったため、周波数f1のクロッ
ク信号9がCPU2に供給される。時刻t2からt3で
はb≦P<aとなったため、周波数f2のクロック信号
10がCPU2に供給される。時刻t3からt9ではP
<bである。ここで、時刻t3からt4ではN<dであ
るため、周波数f3のクロック信号11がCPU2に供
給される。時刻t5からt6ではd≦N<cとなったた
め、周波数f2のクロック信号10がCPU2に供給さ
れる。時刻t6からt7ではN≧cとなったため、周波
数f1のクロック信号9がCPU2に供給される。時刻
t6からt7ではd≦N<cとなったため、周波数f2
のクロック信号10がCPU2に供給される。時刻t7
からt8ではN<dとなったため、周波数f3のクロッ
ク信号11がCPU2に供給される。時刻t8からt1
0ではd≦N<cとなり、さらに時刻t9からt10で
はP≧aとなったため、時刻t8からt9では周波数f
2のクロック信号10がCPU2に供給され、また時刻
t9からt10では周波数f1のクロック信号9がCP
U2に供給される。時刻t10以降はb≦P<aとな
り、さらにN<dとなったため、周波数f2のクロック
信号10がCPU2に供給される。上記第1の実施例に
おいては、保留要因数とネスティング数のそれぞれに2
つずつの設定値を設定し、3つのクロック信号を切り換
える場合を示したが、切り換えるクロック信号の数及び
設定値の数は限定されるものではない。
体の動作について説明する。割込みコントロ−ラ1によ
る割込み制御動作及びCPU2による割込み処理動作は
図9及び図10の従来例と同等の動作を行う。割込みコ
ントロ−ラ1は保留処理を行っている割り込み要因数を
割込み要因数レジスタ6にセットし、割込みネスティン
グカウンタ7はCPU2の割込み処理のネスティング数
をカウントする。クロック制御回路8はP≧aの時、ま
たはN≧cの時最も高い周波数f1のクロック信号9を
CPU2に供給し、b≦P<aの時、またはd≦N<c
の時周波数f2のクロック信号10をCPU2に供給
し、P<bの時、またはN<dのとき最も低い周波数f
3のクロック信号11をCPU2に供給する機能を持
つ。保留要因数Pにより決定されるクロック周波数とネ
スティング数Nにより決定されるクロック周波数とが異
なる場合は、高い周波数のクロック信号を優先的にCP
U2に供給するものとする。例えば、b≦P<aかつN
<dの時はクロック信号10をCPU2に供給するもの
とする。図2において、時刻t4以前はN<dである。
ここで、時刻t1以前はP<bであるため、周波数f3
のクロック信号11がCPU2に供給される。時刻t2
からt3ではP≧aとなったため、周波数f1のクロッ
ク信号9がCPU2に供給される。時刻t2からt3で
はb≦P<aとなったため、周波数f2のクロック信号
10がCPU2に供給される。時刻t3からt9ではP
<bである。ここで、時刻t3からt4ではN<dであ
るため、周波数f3のクロック信号11がCPU2に供
給される。時刻t5からt6ではd≦N<cとなったた
め、周波数f2のクロック信号10がCPU2に供給さ
れる。時刻t6からt7ではN≧cとなったため、周波
数f1のクロック信号9がCPU2に供給される。時刻
t6からt7ではd≦N<cとなったため、周波数f2
のクロック信号10がCPU2に供給される。時刻t7
からt8ではN<dとなったため、周波数f3のクロッ
ク信号11がCPU2に供給される。時刻t8からt1
0ではd≦N<cとなり、さらに時刻t9からt10で
はP≧aとなったため、時刻t8からt9では周波数f
2のクロック信号10がCPU2に供給され、また時刻
t9からt10では周波数f1のクロック信号9がCP
U2に供給される。時刻t10以降はb≦P<aとな
り、さらにN<dとなったため、周波数f2のクロック
信号10がCPU2に供給される。上記第1の実施例に
おいては、保留要因数とネスティング数のそれぞれに2
つずつの設定値を設定し、3つのクロック信号を切り換
える場合を示したが、切り換えるクロック信号の数及び
設定値の数は限定されるものではない。
【0015】図5はこの発明の第2の実施例に係るマイ
クロコンピュ−タの割込み及びクロック信号の制御の流
れを説明するためのブロック図である。図5において、
図1に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図5中の8Aは上記第1の実
施例とは異なる構成を有するクロック制御回路で、その
構成は後述する。図6はこの第2の実施例においてCP
U2に供給されるクロック信号5の周波数の時間変化を
説明するための図で、図2に示した符号と同じものは同
じ内容を示す。
クロコンピュ−タの割込み及びクロック信号の制御の流
れを説明するためのブロック図である。図5において、
図1に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図5中の8Aは上記第1の実
施例とは異なる構成を有するクロック制御回路で、その
構成は後述する。図6はこの第2の実施例においてCP
U2に供給されるクロック信号5の周波数の時間変化を
説明するための図で、図2に示した符号と同じものは同
じ内容を示す。
【0016】図7は図5中のクロック制御回路8Aのブ
ロック図で、図3に示す構成要素に対応するものには同
一の符号を付し、その説明を省略する。図7において、
23はノ−ド、24はクロック信号9を2分の1に分周
する分周回路、25はクロック信号9を4分の1に分周
する分周回路である。
ロック図で、図3に示す構成要素に対応するものには同
一の符号を付し、その説明を省略する。図7において、
23はノ−ド、24はクロック信号9を2分の1に分周
する分周回路、25はクロック信号9を4分の1に分周
する分周回路である。
【0017】次にこの第2の実施例の動作について説明
する。まず、クロック制御回路8Aの動作を説明する。
第1の実施例のクロック制御回路8と異なるところは、
クロック制御回路8Aに入力されるクロック信号が周波
数f1のクロック信号9のただ1つあることと、分周回
路24,25を備えたことである。入力されたクロック
信号9はノ−ド23で3本の信号線に分けられ、スリ−
ステ−トバッファ回路19,分周回路24,分周回路2
5にそれぞれ入力される。分周回路24の出力信号は周
波数(1/2)・f1のクロック信号となり、スリ−ス
テ−トバッファ回路20に入力される。分周回路25の
出力信号は周波数(1/4)・f1のクロック信号とな
り、スリ−ステ−トバッファ回路21に入力される。ス
リ−ステ−トバッファ回路19,20,21はデコ−ダ
18からの制御信号により選択され、選択されたスリ−
ステ−トバッファが入力クロック信号をノ−ド22を介
してクロック信号5として出力する。
する。まず、クロック制御回路8Aの動作を説明する。
第1の実施例のクロック制御回路8と異なるところは、
クロック制御回路8Aに入力されるクロック信号が周波
数f1のクロック信号9のただ1つあることと、分周回
路24,25を備えたことである。入力されたクロック
信号9はノ−ド23で3本の信号線に分けられ、スリ−
ステ−トバッファ回路19,分周回路24,分周回路2
5にそれぞれ入力される。分周回路24の出力信号は周
波数(1/2)・f1のクロック信号となり、スリ−ス
テ−トバッファ回路20に入力される。分周回路25の
出力信号は周波数(1/4)・f1のクロック信号とな
り、スリ−ステ−トバッファ回路21に入力される。ス
リ−ステ−トバッファ回路19,20,21はデコ−ダ
18からの制御信号により選択され、選択されたスリ−
ステ−トバッファが入力クロック信号をノ−ド22を介
してクロック信号5として出力する。
【0018】次に図5〜図7を参照してこの第2の実施
例の全体の動作を説明する。割込みコントロ−ラ1によ
る割込み制御動作及びCPU2による割込み処理動作は
図9及び図10の従来例と同等の動作を行う。割込み要
因数レジスタ6及び割込みネスティングカウンタ7は図
1の第1の実施例と同等の機能を持つ。クロック制御回
路8AはP≧aの時、またはN≧cの時周波数f1のク
ロック信号9をCPU2に供給し、b≦P<aの時、又
はd≦N<cの時クロック信号9を分周してf1の1/
2の周波数のクロック信号をCPU2に供給し、P<b
の時、またはN<dの時クロック信号9を分周してf1
の1/4の周波数のクロック信号をCPU2に供給する
機能を持つ、保留要因数Pにより決定されるクロック周
波数とネスティング数Nにより決定されるクロック周波
数が異なる場合は、高い周波数のクロック信号を優先的
にCPU2に供給するものとする。例えば、b≦P<a
かつN<dの時はf1の1/2の周波数のクロック信号
をCPU2に供給するものとする。図6において、時刻
t4以前はN<dである。ここで、時刻t1以前はP<
bであるため、f1の1/4の周波数のクロック信号が
CPU2に供給される。時刻t2からt3ではP≧aと
なったため、周波数f1のクロック信号がCPU2に供
給される。時刻t2からt3ではb≦P<aとなったた
め、f1の1/2の周波数のクロック信号がCPU2に
供給される。時刻t3〜t9ではP<bである。ここ
で、時刻t3からt4ではN<dであるため、f1の1
/4の周波数のクロック信号がCPU2に供給される。
時刻t5からt6ではd≦N<cとなったため、f1の
1/2の周波数のクロック信号がCPU2に供給され
る。時刻t6からt7ではN≧cとなったため、周波数
f1のクロック信号がCPU2に供給される。時刻t6
からt7ではd≦N<cとなったため、f1の1/2の
周波数のクロック信号がCPU2に供給される。時刻t
7からt8ではN<dとなったため、f1の1/4の周
波数のクロック信号がCPU2に供給される。時刻t8
からt10ではd≦N<cとなり、さらに時刻t9から
t10ではP≧aとなったため、時刻t8からt9では
f1の1/2の周波数のクロック信号がCPU2に供給
され、また時刻t9からt10では周波数f1のクロッ
ク信号がCPU2に供給される。時刻t10以降はb≦
P<aとなり、さらにN<dとなったため、f1の1/
2の周波数のクロック信号がCPU2に供給される。
例の全体の動作を説明する。割込みコントロ−ラ1によ
る割込み制御動作及びCPU2による割込み処理動作は
図9及び図10の従来例と同等の動作を行う。割込み要
因数レジスタ6及び割込みネスティングカウンタ7は図
1の第1の実施例と同等の機能を持つ。クロック制御回
路8AはP≧aの時、またはN≧cの時周波数f1のク
ロック信号9をCPU2に供給し、b≦P<aの時、又
はd≦N<cの時クロック信号9を分周してf1の1/
2の周波数のクロック信号をCPU2に供給し、P<b
の時、またはN<dの時クロック信号9を分周してf1
の1/4の周波数のクロック信号をCPU2に供給する
機能を持つ、保留要因数Pにより決定されるクロック周
波数とネスティング数Nにより決定されるクロック周波
数が異なる場合は、高い周波数のクロック信号を優先的
にCPU2に供給するものとする。例えば、b≦P<a
かつN<dの時はf1の1/2の周波数のクロック信号
をCPU2に供給するものとする。図6において、時刻
t4以前はN<dである。ここで、時刻t1以前はP<
bであるため、f1の1/4の周波数のクロック信号が
CPU2に供給される。時刻t2からt3ではP≧aと
なったため、周波数f1のクロック信号がCPU2に供
給される。時刻t2からt3ではb≦P<aとなったた
め、f1の1/2の周波数のクロック信号がCPU2に
供給される。時刻t3〜t9ではP<bである。ここ
で、時刻t3からt4ではN<dであるため、f1の1
/4の周波数のクロック信号がCPU2に供給される。
時刻t5からt6ではd≦N<cとなったため、f1の
1/2の周波数のクロック信号がCPU2に供給され
る。時刻t6からt7ではN≧cとなったため、周波数
f1のクロック信号がCPU2に供給される。時刻t6
からt7ではd≦N<cとなったため、f1の1/2の
周波数のクロック信号がCPU2に供給される。時刻t
7からt8ではN<dとなったため、f1の1/4の周
波数のクロック信号がCPU2に供給される。時刻t8
からt10ではd≦N<cとなり、さらに時刻t9から
t10ではP≧aとなったため、時刻t8からt9では
f1の1/2の周波数のクロック信号がCPU2に供給
され、また時刻t9からt10では周波数f1のクロッ
ク信号がCPU2に供給される。時刻t10以降はb≦
P<aとなり、さらにN<dとなったため、f1の1/
2の周波数のクロック信号がCPU2に供給される。
【0019】上記第2の実施例においては、保留要因数
とネスティング数のそれぞれに2つずつの設定値を設定
し、CPU2に供給されるクロック信号の周波数が3種
類の場合を示したが、CPU2に供給されるクロック信
号の周波数の種類及び設定値の数は限定されるものでは
ない。上記各実施例の設定値を適切に選べば、割込み一
要因当たりの処理時間を均一化でき、消費電力を最低に
抑えることができる。なお、上記第1の実施例、第2の
実施例ともにCPU2に供給されるクロック信号5の周
波数の変化するタイミングはCPU2の動作に支障のな
いタイミングで行われるように工夫されているものとす
る。
とネスティング数のそれぞれに2つずつの設定値を設定
し、CPU2に供給されるクロック信号の周波数が3種
類の場合を示したが、CPU2に供給されるクロック信
号の周波数の種類及び設定値の数は限定されるものでは
ない。上記各実施例の設定値を適切に選べば、割込み一
要因当たりの処理時間を均一化でき、消費電力を最低に
抑えることができる。なお、上記第1の実施例、第2の
実施例ともにCPU2に供給されるクロック信号5の周
波数の変化するタイミングはCPU2の動作に支障のな
いタイミングで行われるように工夫されているものとす
る。
【0020】
【発明の効果】以上のように本発明によれば、割込みコ
ントロ−ラにより保留処理されている割込み要因数を保
持する保留要因数レジスタと、中央処理装置の割込み処
理のネスティング数をカウントする割込みネスティング
カウンタと、上記保留要因数レジスタ及び割込みネステ
ィングカウンタの内容により中央処理装置に供給するク
ロック信号の周波数を変化させるクロック制御回路とを
設けて構成したので、発生している割込み要求数に応じ
て中央処理装置に供給されるクロック信号の周波数を制
御することが可能となり、これにより多数の割込みが重
なっている時には中央処理装置に供給されるクロック信
号の周波数を高くして割り込み保留時間を短くでき、割
込みが少ない時には中央処理装置に供給されるクロック
信号の周波数を低くして電力の消費量を低減できるとい
う効果が得られる。
ントロ−ラにより保留処理されている割込み要因数を保
持する保留要因数レジスタと、中央処理装置の割込み処
理のネスティング数をカウントする割込みネスティング
カウンタと、上記保留要因数レジスタ及び割込みネステ
ィングカウンタの内容により中央処理装置に供給するク
ロック信号の周波数を変化させるクロック制御回路とを
設けて構成したので、発生している割込み要求数に応じ
て中央処理装置に供給されるクロック信号の周波数を制
御することが可能となり、これにより多数の割込みが重
なっている時には中央処理装置に供給されるクロック信
号の周波数を高くして割り込み保留時間を短くでき、割
込みが少ない時には中央処理装置に供給されるクロック
信号の周波数を低くして電力の消費量を低減できるとい
う効果が得られる。
【図1】この発明の第1の実施例に係るマイクロコンピ
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
【図2】上記第1の実施例において中央処理装置に供給
されるクロック信号の周波数の時間変化を説明するため
の図である。
されるクロック信号の周波数の時間変化を説明するため
の図である。
【図3】図1中のクロック制御回路のブロック図であ
る。
る。
【図4】図3中のデコ−ダの真理値表を示す図である。
【図5】この発明の第2の実施例に係るマイクロコンピ
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
ュ−タの割込み及びクロック信号の制御の流れを説明す
るためのブロック図である。
【図6】上記第2の実施例において中央処理装置に供給
されるクロック信号の周波数の時間変化を説明するため
の図である。
されるクロック信号の周波数の時間変化を説明するため
の図である。
【図7】図5中のクロック制御回路のブロック図であ
る。
る。
【図8】従来のマイクロコンピュ−タの割込み制御の流
れを説明するためのブロック図である。
れを説明するためのブロック図である。
【図9】上記従来例における割込み制御動作を説明する
ための図である。
ための図である。
【図10】上記従来例における中央処理装置の割込み実
行状況を説明するための図である。
行状況を説明するための図である。
【図11】上記従来例において中央処理装置に供給され
るクロック信号の周波数の時間変化を示す図である。
るクロック信号の周波数の時間変化を示す図である。
1 割込みコントロ−ラ 2 CPU(中央処理装置) 3,4 割込み要求信号 5,9,10,11 クロック信号 6 保留要因数レジスタ 7 割込みネスティングカウンタ 8,8A クロック制御回路 12 第1の比較回路 13 第2の比較回路 14,15 第1のレジスタ 16,17 第2のレジスタ 18 デコ−ダ 19,20,21 スリ−ステ−トバッファ回路
Claims (2)
- 【請求項1】 複数の割込みを調停制御する割込みコン
トロ−ラと、この割込みコントロ−ラからの割込み要求
を処理する機能を有する中央処理装置とを備えたマイク
ロコンピュ−タにおいて、上記割込みコントロ−ラによ
り保留処理されている割込み要因数を保持する保留要因
数レジスタと、上記中央処理装置の割込み処理のネステ
ィング数をカウントする割込みネスティングカウンタ
と、上記保留要因数レジスタの保留割込み要因数及び上
記割込みネスティングカウンタのネスティング数により
上記中央処理装置に供給するクロック信号の周波数を変
化させるクロック制御回路とを設けたことを特徴とする
マイクロコンピュ−タ。 - 【請求項2】 上記クロック制御回路は、保留割込み要
因数の設定値を保持する第1のレジスタと、ネスティン
グ数の設定値を保持する第2のレジスタと、上記保留要
因数レジスタの保留割込み要因数と上記第1のレジスタ
の保留割込み要因数の設定値とを比較する第1の比較回
路と、上記割込みネスティングカウンタのネスティング
数と上記第2のレジスタのネスティング数の設定値とを
比較する第2の比較回路と、上記第1,第2の比較回路
の出力をデコ−ドするデコ−ダと、このデコ−ダの出力
により制御され入力クロック信号を選択出力するスリ−
ステ−トバッファ回路とを備えたことを特徴とする請求
項第1項のマイクロコンピュ−タ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2413637A JP2507833B2 (ja) | 1990-12-25 | 1990-12-25 | マイクロコンピュ−タ |
US08/129,008 US5392435A (en) | 1990-12-25 | 1993-09-29 | Microcomputer having a system clock frequency that varies in dependence on the number of nested and held interrupts |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2413637A JP2507833B2 (ja) | 1990-12-25 | 1990-12-25 | マイクロコンピュ−タ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04223511A JPH04223511A (ja) | 1992-08-13 |
JP2507833B2 true JP2507833B2 (ja) | 1996-06-19 |
Family
ID=18522235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2413637A Expired - Lifetime JP2507833B2 (ja) | 1990-12-25 | 1990-12-25 | マイクロコンピュ−タ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5392435A (ja) |
JP (1) | JP2507833B2 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5745770A (en) * | 1993-12-27 | 1998-04-28 | Intel Corporation | Method and apparatus for servicing simultaneous I/O trap and debug traps in a microprocessor |
US5717932A (en) * | 1994-11-04 | 1998-02-10 | Texas Instruments Incorporated | Data transfer interrupt pacing |
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US5850558A (en) * | 1995-12-19 | 1998-12-15 | Advanced Micro Devices | System and method for referencing interrupt request information in a programmable interrupt controller |
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KR100238188B1 (ko) * | 1997-09-12 | 2000-01-15 | 윤종용 | 비디오 콘트롤러에서 메모리클럭 발생방법 및 그 장치 |
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US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
US6975679B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
US7467178B2 (en) * | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
US20030005268A1 (en) * | 2001-06-01 | 2003-01-02 | Catherwood Michael I. | Find first bit value instruction |
US6934728B2 (en) * | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
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