KR100560135B1 - 박막자성체 기억장치 - Google Patents

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Abstract

제1단∼제N단의 N개 분할된 메모리 블록(MB)마다, 각 메모리 블록에 포함되는 복수의 디지트선(DL)의 일단 및 타단에 각각 대응하여 설치되는 복수의 제1 및 제2 드라이버 유닛(ND, PT, NT)을 배치한다. 선택메모리 블록 이전의 각 제1 드라이버 유닛(ND PT)은, 전단의 메모리 블록의 동일 행의 디지트선의 전압레벨에 따라 대응하는 디지트선과 제1 전압(VCC)을 접속한다. 또한, 선택메모리 블록의 제2 드라이버 유닛(NT)은 대응하는 디지트선과 제2 전압(GND)을 접속하여 데이터 기록전류를 공급한다. 요컨대, 선택메모리 블록 이전의 디지트선을 전류선이 아니라 신호선으로서 사용하여 회로대역의 면적을 축소한다.
메모리, 블록, 디지트선, 워드선, 박막자성체, 기억장치, 선택, 공급

Description

박막자성체 기억장치{THIN FILM MAGNETIC MEMORY DEVICE}
도 1은 본 발명의 실시예 1에 따른 MRAM 디바이스의 전체 구성도이다.
도 2는 본 발명의 실시예 1에 따른 각 메모리 블록 양측에 배치된 행선택계 회로의 개념도이다.
도 3은 블록선택신호 및 디지트선 풀다운신호의 대응관계를 나타내는 진리값 표이다.
도 4는 선택메모리 블록의 디지트선에 데이터 기록전류를 흐르게 하는 경우의 타이밍 차트이다.
도 5는 본 발명의 실시예 2에 따른 MRAM 디바이스에 포함되는 행선택계 회로의 개념도이다.
도 6은 블록선택신호 및 디지트선 풀다운신호의 대응관계를 나타내는 진리값 표이다.
도 7은 데이터 판독에서, 메모리 블록을 선택한 경우의 타이밍 차트이다.
도 8은 본 발명의 실시예 2의 변형예에 따른 MRAM 디바이스에 포함되는 행선택계 회로의 개념도이다.
도 9는 디지트 워드선 드라이버 DWDR＃의 회로 구성도이다.
도 10은 본 발명의 실시예 3에 따른 MRAM 디바이스에 포함되는 행선택계 회로의 개념도이다.
도 11은 워드선 드라이버 WLDR0의 회로도이다.
도 12는 본 발명의 실시예 4에 따른 MRAM 디바이스에 포함되는 행선택계 회로의 개념도이다.
도 13은 디지트 워드선 드라이버의 회로도이다.
도 14는 블록선택신호 및 디지트선 풀다운신호 및 워드블록 선택신호의 대응관계를 나타내는 진리값 표이다.
도 15는 선택메모리 블록의 워드선을 활성화시키는 경우의 타이밍 차트이다.
도 16은 본 발명의 실시예 5에 따른 MRAM 디바이스에 포함되는 행선택계 회로의 개념도이다.
도 17은 블록선택신호 및 디지트선 풀다운신호의 대응관계를 나타내는 진리값 표이다.
도 18은 테스트 모드에서의 프로세스 불량을 검출하는 경우의 각 신호의 타이밍 차트이다.
도 19는 MRAM 디바이스에 포함되는 본 발명의 실시예 5의 변형예에 따른 행선택계 회로의 개념도이다.
도 20은 본 발명의 실시예 6에 따른 MRAM 디바이스의 전체 구성도이다.
도 21은 본 발명의 실시예 6에 따른 행선택계 회로의 개념도이다.
도 22는 본 발명의 실시예 6에 따른 행선택계 회로의 동작의 타이밍 차트이 다.
도 23은 본 발명의 실시예 7에 따른 행선택계 회로의 개념도이다.
도 24는 본 발명의 실시예 7에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 25는 본 발명의 실시예 7의 변형예 1에 따른 행선택계 회로의 개념도이다.
도 26은 본 발명의 실시예 7의 변형예 1에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 27은 본 발명의 실시예 7의 변형예 2에 따른 행선택계 회로의 개념도이다.
도 28은 본 발명의 실시예 7의 변형예 2에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 29는 본 발명의 실시예 8에 따른 행선택계 회로의 개념도이다.
도 30은 본 발명의 실시예 8에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 31은 본 발명의 실시예 8의 변형예에 따른 행선택계 회로의 개념도이다.
도 32는 본 발명의 실시예 9에 따른 행선택계 회로의 개념도이다.
도 33은 본 발명의 실시예 9에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 34는 본 발명의 실시예 9의 변형예 1에 따른 행선택계 회로의 개념도이 다.
도 35는 본 발명의 실시예 9의 변형예 1에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 36은 본 발명의 실시예 9의 변형예 2에 따른 행선택계 회로의 개념도이다.
도 37은 본 발명의 실시예 9의 변형예 2에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 38은 본 발명의 실시예 9의 변형예 3에 따른 행선택계 회로의 개념도이다.
도 39는 본 발명의 실시예 9의 변형예 3에 따른 행선택계 회로의 동작의 타이밍 차트이다.
도 40은 본 발명의 실시예 9의 변형예 4에 따른 행선택계 회로의 개념도이다.
도 41은 본 발명의 실시예 9의 변형예 5에 따른 행선택계 회로의 개념도이다.
도 42는 본 발명의 실시예 9의 변형예 5에 따른 행선택계 회로의 동작도의 타이밍 차트이다.
도 43은 본 발명의 실시예 9의 변형예 6에 따른 행선택계 회로의 개념도이다.
도 44는 자기터널 접합부를 갖는 메모리셀의 구성을 나타내는 개략도이다.
도 45는 MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다.
도 46은 MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 47은 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자화방향과의 관계를 설명하는 개념도이다.
도 48은 MTJ 메모리셀 MC를 행렬형으로 집적 배치한 MRAM 디바이스의 전체 구성도이다.
도 49는 각 DL/WL 드라이버 대역마다 로우디코더(110)를 설치한 행선택계 회로의 개념도이다.
본 발명은, 박막자성체 기억장치에 관한 것으로, 보다 특정적으로는, 자기터널접합(MTJ : Magnetic Tunnel Junction)을 갖는 메모리셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비전력으로 불휘발적인 데이터의 기억이 가능한 기억장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목되고 있다. MRAM 디바이스는, 반도체 집적회로에 형성된 복수의 박막자성체를 사용하여 불휘발적인 데이터 기억을 행하여, 박막자성체의 각각에 대하여 랜덤 액세스가 가능한 기억장치이다.
특히, 최근에는 자기터널접합을 이용한 박막자성체인 터널자기 저항소자를 메모리셀에 사용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기터널접합을 갖는 메모리셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell1", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000., "Nonvolatile RAM based On Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000., 및 "A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001. 등의 기술문헌에 개시되어 있다.
도 44는, 자기터널 접합부를 갖는 메모리셀(이하, 간단히「MTJ 메모리셀」이라고 칭함)의 구성을 나타내는 개략도이다.
도 44를 참조하여, MTJ 메모리셀은, 기억데이터 레벨에 따라 전기저항이 변화하는 터널자기 저항소자(TMR)와, 데이터 판독시에 터널자기 저항소자(TMR)를 통과하는 센스전류(Is)의 경로를 형성하기 위한 액세스소자(ATR)를 구비한다. 액세스소자(ATR)는, 대표적으로는 전계효과형 트랜지스터로 형성되므로, 이하에서는, 액세스소자 ATR을 액세스 트랜지스터(ATR)이라고도 칭한다. 액세스 트랜지스터(ATR)는, 터널자기 저항소자(TMR)와 직렬로 접속된다.
MTJ 메모리셀에 대하여, 데이터 기록을 지시하기 위한 디지트선(DL)과, 데이터 판독을 실행하기 위한 워드선(WL)과, 데이터 판독 및 데이터 기록에 있어서, 기억데이터의 데이터레벨에 대응한 전기신호를 전달하기 위한 데이터선인 비트선(BL)이 배치된다.
도 45는, MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다.
도 45를 참조하여, 터널자기 저항소자(TMR)는, 고정된 일정한 자화방향을 갖는 강자성체층(이하, 간단히「고정자화층」이라고도 칭함) FL과, 외부로부터의 인가자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히「자유자화층」이라고도 칭함) VL을 갖는다. 고정자화층(FL) 및 자유자화층(VL)의 사이에는, 절연체막으로 형성되는 터널배리어(터널막)(TB)가 설치된다. 자유자화층(VL)은, 기록되는 기억데이터의 레벨에 따라, 고정자화층(FL)과 동일방향 또는 고정자화층(FL)과 반대방향으로 자화된다. 이들 고정자화층(FL), 터널배리어(TB) 및 자유자화층(VL)에 의해, 자기터널접합이 형성된다.
데이터 판독시에 있어서는, 워드선(WL)의 활성화에 따라 액세스 트랜지스터(ATR)가 턴온하여, 터널자기 저항소자(TMR)는, 비트선(BL)과 접지전압(GND)과의 사이에 접속된다. 이것에 의해, 터널자기 저항소자(TMR)의 양단에 비트선 전압에 따른 바이어스 전압이 인가되어, 터널막에 터널전류가 흐른다. 이와 같은 터널전류를 사용함으로써, 데이터 판독시에, 비트선(BL)∼터널자기 저항소자(TMR)∼액세스 트랜지스터(ATR)∼접지전압(GND)의 전류경로에 센스전류를 흐르게 할 수 있다.
터널자기 저항소자(TMR)의 전기저항은, 고정자화층(FL) 및 자유자화층(VL)의 각각의 자화방향의 서로 대향관계에 따라 변화한다. 구체적으로는, 터널자기 저항소자(TMR)의 전기저항값은, 고정자화층(FL)의 자화방향과 자유자화층(VL)의 자화방향이 평행한 경우에 최소값 Rmin이 되어, 양자의 자화방향이 반대방향인 경우에 최 대치 Rmax가 된다.
따라서, 자유자화층(VL)을 기억데이터에 따른 방향으로 자화하면, 센스전류(Is)에 의해 터널자기 저항소자(TMR)에서 생기는 전압변화는, 기억데이터 레벨에 따라 다르다. 따라서, 예를 들면 비트선(BL)을 일정전압으로 프리차지한 후에, 터널자기 저항소자(TMR)에 센스전류(Is)를 흐르게 하면, 비트선(BL)의 전압을 검지함으로써, MTJ 메모리셀의 기억데이터를 판독할 수 있다.
도 46은, MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 46을 참조하여, 데이터 기록시에 있어서는, 워드선(WL)이 비활성화되고, 액세스 트랜지스터(ATR)는 턴오프된다. 이 상태로, 자유자화층(VL)을 기록데이터에 따른 방향으로 자화하기 위한 데이터 기록전류가, 디지트선(DL) 및 비트선(BL)에 각각 흐른다.
도 47은, 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자화방향과의 관계를 설명하는 개념도이다.
도 47을 참조하여, 횡축 H(EA)는, 터널자기 저항소자(TMR) 내의 자유자화층(VL)에서 자화용이축(EA : Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 세로축 H(HA)는, 자유자화층(VL)에서 자화곤란축(HA : Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는, 비트선(BL) 및 디지트선(DL)을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리셀에서는, 고정자화층(FL)의 고정된 자화방향은, 자유자화층(VL) 의 자화용이축에 따라 있고, 자유자화층(VL)은, 기억데이터의 레벨("1" 및 "0")에 따른, 자화용이축 방향을 따라, 고정자화층(FL)과 평행 혹은 반평행(반대)방향으로 자화된다. MTJ 메모리셀은, 자유자화층(VL)의 2종류의 자화방향과 대응시켜, 1비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유자화층(VL)의 자화방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면에서 표시되는 아스테로이드 특성선의 외측의 영역에 도달하는 경우에만 새롭게 재기록 할 수 있다. 즉, 인가된 데이터 기록자계가 아스테로이드 특성선의 내측의 영역에 해당하는 강도인 경우에는, 자유자화층(VL)의 자화방향은 변화하지 않는다.
아스테로이드 특성선에 나타나는 바와 같이, 자유자화층(VL)에 대하여 자화곤란축 방향의 자계를 인가함으로써, 자화용이축에 따른 자화방향을 변화시키는 데에 필요한 자화한계치를 낮출 수 있다.
도 47에 나타낸 예와 같이 데이터 기록시의 동작점을 설계한 경우에는, 데이터 기록대상인 MTJ 메모리셀에서, 자화용이축 방향의 데이터 기록자계는, 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기록자계 HWR을 얻을 수 있도록, 비트선(BL) 또는 디지트선(DL)을 흐르는 데이터 기록전류의 값이 설계된다. 일반적으로, 데이터 기록자계 HWR은, 자화방향의 전환에 필요한 스위칭자계 HSW와, 마진분 △H와의 합으로 표시된다. 즉, HWR=HSW+△H로 표시된다.
MTJ 메모리셀의 기억데이터, 즉 터널자기 저항소자(TMR)의 자화방향을 재기록하기 위해서는, 디지트선(DL)과 비트선(BL)과의 양쪽에 소정레벨이상의 데이터 기록전류를 흐르게 할 필요가 있다. 이것에 의해, 터널자기 저항소자(TMR)중의 자유자화층(VL)은, 자화용이축(EA)에 따른 데이터 기록자계의 방향에 따라, 고정자화층(FL)과 평행 또는, 반대(반평행)방향으로 자화된다. 터널자기 저항소자(TMR)에 일단 기록한 자화방향, 즉 MTJ 메모리셀의 기억데이터는, 새로운 데이터 기록이 실행되기까지 그동안에 불휘발적으로 유지된다.
이와 같이 터널자기 저항소자(TMR)는, 인가되는 데이터 기록자계에 의해 재기록 가능한 자화방향에 따라 그 전기저항이 변화되므로, 터널자기 저항소자(TMR)의 전기저항값 Rmax 및 Rmin과, 기억데이터의 레벨("1" 및 "0")과 각각 대응하여 설치함으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
도 48은, MTJ 메모리셀 MC를 행렬형으로 집적 배치한 MRAM 디바이스 10의 전체 구성도이다.
도 48을 참조하면, MRAM 디바이스(10)에서는, N개로 분할된 메모리 블록(MB0∼MBn-1)(n:자연수)(이하, 총칭하여, 메모리 블록 MB라고도 칭함)이 설치된다.
각 메모리 블록 MB는, 메모리셀 행에 대응하여 설치된 워드선(WL)과 디지트선(DL) 및 메모리셀 열에 대응하여 설치된 비트선(BL)을 포함한다.
대용량 메모리 어레이의 경우, 행렬형으로 집적 배치된 MTJ 메모리셀 MC를 포함하는 메모리 어레이를 기능 및 용도에 따라 복수의 메모리 블록으로 분할하는 구성이 일반적이다.
이와 같이 하여, 복수의 메모리 블록으로 분할한 레이아웃 구성을 취한 경우, 각 메모리 블록 MB마다 디지트선 등을 구동하는 DL/WL 드라이버 대역(driver band)을 배치하는 것이 필요하게 된다. 또한, 각 DL/WL 드라이버 대역마다 로우디코더(110)를 배치하여 각 DL/WL 드라이버 대역을 제어하는 구성을 취할 필요가 있다.
도 49는, 각 DL/WL 드라이버 대역마다 로우디코더(110)를 설치한 행선택계 회로의 개념도이다.
여기서는, 메모리 블록 MB0 및 MB1에 대하여 대표적으로 설명하지만, 그 밖의 메모리 블록 MB2∼MBn-1에 대해서도 동일하며 그 설명은 반복하지 않는다.
도 49를 참조하여, 메모리 블록 MB0 및 MB1에 각각 대응하는 DL/WL 드라이버 대역 DWG0 및 DWG1은, 각 디지트선(DL)에 대한 데이터 기록전류의 공급을 제어하기 위한 디지트선 드라이버 DLD0 및 DLD1을 각각 포함한다. 또한, 각 메모리 블록 MB에 대응하여 로우디코더(110)가 설치된다.
로우 어드레스 RA 및 라이트 인에이블 WE에 의거하는 로우디코더(110)의 행선택결과인 출력신호 및 메모리 블록 MB0를 선택하는 블록선택신호 DLBS0에 따라, 메모리 블록 MB0에 포함되는 디지트선(DL)이 선택적으로 활성화된다. 또한, 동일하게 로우디코더(110)의 출력신호 및 블록선택신호 DLBS1에 따라, 메모리 블록 MB1에 포함되는 디지트선(DL)이 선택적으로 활성화된다.
이와 같은 구성으로 한 경우, 각 DL/WL 드라이버 대역마다 로우디코더(110)를 배치할 필요가 있으므로, 각 로우디코더 만큼 면적이 필요하게 되어 MRAM 디바 이스의 면적이 증대한다는 문제가 생긴다.
또, 다른 문제점은, 전술한 바와 같이 MTJ 메모리셀 MC는, 비트선(BL) 및 디지트선(DL)을 각각 흐르는 전류에 의해 생기는 2개의 자계에 따라 데이터 기록이 실행된다. 즉, 선택한 메모리셀에 데이터 기록을 실행하는 경우, 선택한 디지트선(DL) 및 비트선(BL)에 전류가 공급된다. 이때, 선택한 디지트선(DL)에 인접하는 디지트선에도 누설자계가 인가된다. 인접하는 디지트선 및 선택한 비트선(BL)에 대응하는 인접하는 메모리셀에는, 이론적으로는 도 47에 나타낸 아스테로이드 특성선의 내측의 영역에 따른 자계가 인가된다. 따라서, 디스터브(disturb) 특성이 강한 통상의 메모리셀은, 데이터 오기록이 생기지는 않지만, 디스터브 특성이 약한 메모리셀의 경우에는, 데이터 오기록이 생기는 경우가 있어서, 미리 이러한 디스터브 특성이 약한 불량 메모리셀을 제거해야 한다.
이러한 불량 메모리셀을 제거하기 위해 디지트선 1개씩 전류를 흐르게 하여 시험할 필요가 있다. 이하, 이러한 데이터 기록에 대한 내성을 평가하기 위한 동작테스트를 디스터브 시험이라 칭한다. 이것에 따라, 이 디스터브 시험의 시험시간이 장시간 걸린다는 문제가 있다.
또 다른 문제점은, 전술한 바와 같이 디지트선(DL)은 메모리셀 행에 대응하여 설치되지만 디지트선(DL) 사이의 배선피치는, 메모리셀의 레이아웃 피치와 거의 동일한 간격으로 배치된다. 메모리셀의 미세화가 진행함에 디지트선(DL) 사이의 배선피치도 작아져, 디지트선(DL) 사이의 불량에 의한 효율이나 신뢰성의 저하가 문제가 된다. 이 때문에 디지트선(DL) 사이의 번인(burn-in) 시험이 필요하게 되지만, 디지트선(DL)은 전류선이므로 디지트선 사이 DL 및 다른 배선층의 신호선이나 콘택 등과 충분한 전압차를 제공할 수 없고, 디지트선을 구동하는 전압을 승압한 경우이어도, 충분한 번인시험을 실행할 수 없다는 문제가 있다.
본 발명의 목적은, 메모리 어레이를 복수의 메모리 블록으로 분할한 경우에 있어서, 메모리 블록마다 설치되는 신호선 등을 구동하는 회로대역의 면적을 축소하는 박막자성체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은, 디스터브 특성이 약한 불량 메모리셀을 제거하기 위한 디스터브 시험의 시험시간을 단축할 수 있는 박막자성체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 전류선인 디지트선에 대하여 충분한 번인시험을 실행할 수 있는 박막자성체 기억장치를 제공하는 것이다.
본 발명에 있는 국면에 따른 박막자성체 기억장치에 있어서, 행렬형으로 배치된 복수의 자성체 메모리셀과, 복수의 디지트선과, 복수의 제1 및 제2 드라이버 유닛을 포함한다. 복수의 자성체 메모리셀은, 메모리셀 행을 공유하도록 행방향을 따라 제1단으로부터 제N단의 N개(N:자연수)의 메모리 블록으로 분할된다. 복수의 디지트선은, 각 메모리 블록에 있어서, 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 한다. 복수의 제1 드라이버 유닛은, 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어한다. 복수의 제2 드라이버 유닛은, 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선의 타단측과 제2 전압과의 사이의 접속을 제어한다. 데이터 기록시에 있어서, 제1단의 메모리 블록에 대응하는 각 제1 드라이버 유닛은, 행선택결과에 따라 대응하는 디지트선의 일단측을 제1 전압과 접속하고, 데이터 기록시에 있어서, 선택자성체 메모리셀을 포함하는 제I단(I : I≤N의 자연수)의 메모리 블록에 대응하는 각 제2 드라이버 유닛은, 복수의 메모리 블록의 선택결과에 따라, 대응하는 디지트선의 타단측을 제2 전압과 접속하고, 데이터 기록시에 있어서, I≥2일 때는, 제2단으로부터 제1단의 메모리 블록의 각각에 대응하는 각 제1 드라이버 유닛은, 전단의 메모리 블록내의 동일메모리셀 행의 디지트선의 전압레벨에 따라, 대응하는 디지트선의 일단측을 제1 전압과 접속하여, 데이터 기록시에 있어서, I≥2일 때는, 제1단으로부터 제(I-1)단의 메모리 블록에 대응하는 각 제2 드라이버 유닛은, 복수의 메모리 블록의 선택결과에 따라 대응하는 디지트선의 타단측을 제2 전압과 비접속으로 한다.
본 발명의 박막자성체 기억장치는, 메모리 블록마다 분할하여 설치된 디지트선을 사용하여 데이터 기록대상의 메모리 블록으로 행선택결과를 전달할 수 있다.
따라서, 본 발명의 주된 이점은, 각 디지트선의 배선저항을 억제한 후에, 새롭게 행선택선을 배치하지 않고 데이터 기록대상의 메모리 블록에서 선택적으로 데이터 기록전류를 흐르게 할 수 있고, 이 결과, 배선층수의 증가를 방지하여, 제조프로세스의 번잡화를 회피할 수 있는 것이다.
본 발명의 다른 국면에 따른 박막자성체 기억장치에 있어서, 행렬형으로 배치된 복수의 자성체 메모리셀과, 복수의 디지트선과, 복수의 제1 및 제2 드라이버 유닛과, 메모리셀 행에 각각 대응하여 설치되는 복수의 워드선과, 복수의 디지트선과, 복수의 구동부를 포함한다. 복수의 디지트선은, 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 한다. 복수의 제1 드라이버 유닛은, 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어한다. 복수의 제2 드라이버 유닛은, 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선의 타단측과 제2 전압과의 사이의 접속을 제어한다. 복수의 구동부는, 복수의 워드선에 각각 대응하여 설치되고, 각각이, 동일행의 디지트선의 전압레벨에 따라 대응하는 워드선을 활성화시킨다. 데이터 기록시에 있어서, 각 제1 드라이버 유닛은, 행선택결과에 따라 대응하는 디지트선의 일단측과 제1 전압을 접속한다. 각 제2 드라이버 유닛은, 대응하는 디지트선의 타단측과 제2 전압을 접속하고, 데이터 판독시에 있어서, 각 제1 드라이버 유닛은, 행선택결과에 따라 대응하는 디지트선의 일단측과 제1 전압을 접속하며, 각 제2 드라이버 유닛은, 대응하는 디지트선의 타단측과 제2 전압을 비접속으로 한다.
본 발명에 따른 박막자성체 기억장치는, 데이터 판독시에 있어서, 구동부는, 동일 행의 디지트선의 전압레벨에 따라 대응하는 워드선을 활성화시킨다. 즉, 데이터 판독시에 디지트선이 워드선의 활성화를 지시하는 신호선으로서 작용한다.
본 발명의 이점은, 배선층수의 증가를 방지하여, 제조프로세스의 번잡화를 회피할 수 있는 것이다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치에 있어서, 행렬형으로 배치된 복수의 자성체 메모리셀과, 복수의 디지트선과, 복수의 비트선과, 복수의 전류공급회로를 포함한다. 복수의 디지트선은, 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택자성체 메모리셀에 대하여 제1 데이터 기록전류를 선택적으로 흐르게 한다. 복수의 비트선은, 메모리셀 열에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 자성체 메모리셀에 대하여 제2 데이터 기록전류를 선택적으로 흐르게 한다. 복수의 전류공급회로는, 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선으로의 제1 데이터 기록전류의 공급을 제어한다. 데이터 기록시에 있어서, 각 전류공급회로는 행선택결과에 따라 대응하는 디지트선에 제1 데이터 기록전류를 공급한다. 테스트시에 있어서, 각 전류공급회로는, 데이터 기록시보다도 작은 제1 데이터 기록전류를 공급하며, 테스트시에 복수의 비트선 중의 적어도 1개는, 제2 데이터 기록전류의 공급을 받는다.
본 발명의 박막자성체 기억장치는, 복수의 디지트선에 각각 대응하여 설치되고, 제1 데이터 기록전류를 공급하는 복수의 전류공급회로를 설치한다. 각 전류공급회로는, 테스트시에 데이터 기록시보다도 적은 데이터 기록전류를 공급한다. 또한, 테스트시에 복수의 비트선 중 1개에 제2 데이터 기록전류를 공급한다. 즉, 통상시보다도 적은 제1 데이터 기록전류를 디지트선에 공급하고, 제2 데이터 기록전류를 비트선에 공급한다. 따라서, 본 발명의 이점은, 제1 및 제2 데이터 기록전류 에 의해 생기는 자계를 사용하여 행하는 소위 디스터브 시험을 메모리셀 열에 대하여 병렬로 실행할 수 있다. 이것에 의해, 테스트 시간을 단축할 수 있는 것이다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치에 있어서, 행렬형으로 배치된 복수의 자성체 메모리셀과, 복수의 디지트선과, 복수의 드라이버 유닛과, 제1 및 제2 외부패드를 포함한다. 복수의 디지트선은, 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 한다. 복수의 드라이버 유닛은, 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 행선택결과에 따라 활성화되어, 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어한다. 제1 외부패드는, 각 대응하는 디지트선의 타단측과 전기적으로 접속된다. 제2 외부패드는, 복수의 디지트선 이외의 내부회로와 전기적으로 접속되어, 제2 전압의 공급을 받는다. 통상 동작시에 있어서, 제1 외부패드는, 제2 전압과 접속되고, 테스트시에서의 제1 외부패드의 접속상태는 통상 동작시와 다르다.
본 발명에 따른 박막자성체 기억장치는, 복수의 디지트선에 각각 대응하여 설치되고, 일단측과 제1 전압과의 사이의 접속을 제어하는 복수의 드라이버 유닛과, 타단측과 접속되는 제1 외부패드를 포함한다. 테스트시에 제1 외부패드에 공급되는 전압은, 제2 전압과는 다르다. 이것에 따라, 제1 외부패드에 대하여 전압레벨이 높은 고정전압을 공급함으로써, 각 디지트선의 타단측으로부터 고정전압을 병렬로 인가할 수 있다.
따라서, 본 발명의 이점은, 전류선인 디지트선에 대하여 충분한 번인시험을 실행할 수 있음과 동시에, 소위 번인시험의 시험시간도 단축할 수 있는 것이다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치에 있어서, 행렬형으로 배치된 복수의 자성체 메모리셀과, 복수의 디지트선과, 복수의 드라이버 유닛과, 접속제어회로를 포함한다. 복수의 디지트선은, 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 한다. 복수의 드라이버 유닛은, 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 데이터 기록시에 행선택결과에 따라 활성화되어, 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어한다. 접속제어회로는, 복수의 디지트선의 타단측과 제2 전압과의 접속을 제어한다. 통상 동작시에 있어서, 접속제어회로는, 복수의 디지트선의 타단측과 제2 전압을 전기적으로 접속한다. 테스트시에 있어서, 각 드라이버 유닛은, 테스트신호에 따라 대응하는 디지트선의 일단측과 제1 전압을 접속하고, 접속제어회로는, 테스트신호에 응답하여 복수의 디지트선의 타단측과 제2 전압을 비접속으로 한다.
본 발명에 따른 박막자성체 기억장치는, 복수의 디지트선에 각각 대응하여 설치되고, 일단측과 제1 전압과의 사이의 접속을 제어하는 복수의 드라이버 유닛과, 타단측과 제2 전압과의 접속을 제어하는 접속제어회로를 포함한다. 테스트시에, 복수의 드라이버 유닛은, 테스트신호에 응답하여 대응하는 디지트선의 일단측과 제1 전압을 접속한다. 또한, 접속제어회로는, 타단측과 제2 전압을 비접속으로 설정한다.
이것에 의해, 본 발명의 이점은, 테스트시에 디지트선에 병렬로 제1 전압을 인가할 수 있어 충분한 번인시험을 실행할 수 있음과 동시에, 소위 번인시험의 시험시간도 단축할 수 있는 것이다.
[발명의 실시예]
본 발명의 실시예에 대하여 도면을 참조하면서 상세하게 설명한다. 또한, 도면에서 동일 또는 상당부분에는 동일부호를 부착하고, 그 설명은 반복하지 않는다.
(실시예 1)
도 1을 참조하여, 본 발명의 실시예 1에 따른 MRAM 디바이스 1은, 각각이 행렬형으로 배치된 MTJ 메모리셀 MC를 갖는 메모리 블록(MB0∼MBn-1)을 구비한다. 각 메모리 블록 MB에서, MTJ 메모리셀 MC의 행에 각각 대응하여 복수의 워드선(WL) 및 복수의 디지트선(DL)이 배치된다. 또한, MTJ 메모리셀 MC의 열에 대응하여 비트선이 배치된다.
MRAM 디바이스(1)는, 또한 로우디코더(100)와, 칼럼디코더(200)와, 비트선 선택회로(300)와, 앰프(600)를 구비한다.
로우디코더(100)는, 어드레스 신호에 의해 표시되는 로우 어드레스 RA에 대응하여, 행선택을 실행한다. 칼럼디코더(200)는, 어드레스 신호에 의해 표시되는 칼럼어드레스 CA에 따라, 각 메모리 블록 MB에서의 열선택을 실행한다.
비트선 선택회로(300)는, 데이터 판독시에 있어서 칼럼디코더(200)의 열선택지시에 따라 각 메모리 블록 MB에 포함되는 비트선을 선택하고, 앰프(600)에 판독된 신호를 출력한다. 앰프(600)는, 비트선 선택회로(300)에서 출력된 신호를 증폭 하여 판독데이터 RDATA로서 출력한다.
MRAM 디바이스(1)는, 또한 비트선전류 제어회로(400, 410)와, 전류원(500, 501)을 구비한다. 비트선전류 제어회로(400, 410)는, 데이터 기록에 있어서 칼럼디코더(200)의 열선택지시에 따라 각 메모리 블록 MB에 포함되는 비트선에 대하여 기록데이터 WTDATA에 따른 전류를 공급한다. 즉 데이터 기록에 있어서 비트선에 흐르는 데이터 기록전류는, 전류원(500, 501)으로부터 각각 비트선전류 제어회로(400, 410)에 공급된다.
MRAM 디바이스(1)는, 또한 DL/WL 드라이버 대역(DWDG0∼DWDGn)(이하, 총칭하여, DL/WL 드라이버 대역 DWDG라고도 칭함)을 구비한다. DL/WL 드라이버 대역 DWDG0은, 메모리 블록 MB0에 인접하여 설치되고, DL/WL 드라이버 대역 DWDG1∼DWDGn-1은, 메모리 블록 MB0∼MBn-1의 사이의 영역에 각각 설치되며, DL/WL 드라이버 대역 DWDGn은, 메모리 블록 MBn-1에 인접하여 설치된다.
구체적으로는, 로우디코더(100)의 행선택결과 및 칼럼디코더(200)의 열선택결과를 반영한 블록선택신호 DLBS<n-1:0> 및 디지트선 풀다운신호 DLDE<n:1>에 따라서 각 DL/WL 드라이버 대역 DWDG가 활성화된다. 또한, 이하에서는, 블록선택신호 DLBS<n-1:0>는, 블록선택신호(DLBS0∼DLBSn-1)를 총괄적으로 표기한 것이다. 또한, 디지트선 풀다운신호 DLDE<n:1>는, 디지트선 풀다운신호(DLDE1∼DLDEn)를 총괄적으로 표기한 것이다.
각 메모리 블록 MB의 양측에 배치된 행선택계 회로의 개념도이다.
도 2를 참조하여, 본 발명의 실시예 1에 따른 행선택계 회로에 있어서 각 메 모리 블록 MB에서의 x행번째(x:자연수)의 디지트선을 구동하는 디지트선 드라이버(DLDR0∼DLDRn)(이하, 총괄하여 디지트선 드라이버 DLDR이라고도 칭함)가 디지트선 DL0<x>∼DLn-1<x>을 통해 직렬로 설치되어 있다. 각 디지트선 드라이버 DLDR은, 각 DL/WL 드라이버 대역 DWDG에 포함된다. 또한, 디지트선 DL0<x>의 부호<x>는, 각 메모리 블록 MB내의 행수를 표시하고 있고, 여기서는, x행번째인 것을 나타낸다. 또한, 이하에서는, 디지트선 DL0<x>∼DLn-1<x>을 간단히 디지트선 DL0∼DLn-1이라고도 표기하는, 총칭하여 디지트선 DL이라고도 칭한다.
또한, 로우디코더(100)는, 라이트 인에이블 WE 및 로우 어드레스 RA에 따라 행선택을 실행하고, 행선택결과에 따라 x행번째의 행선택선 DLSEL<x>을 「H」레벨로 활성화시킨다. 또한, 행선택선 DLSEL<x>은, 간단히 행선택선 DLSEL이라고도 칭한다.
또한, 디지트선 드라이버(DLDR0∼DLDRn)는, 블록선택신호(DLBS0∼DLBSn-1)(이하, 총칭하여, 블록선택신호 DLBS이라고도 칭함) 및 디지트선 풀다운신호(DLDE1∼DLDEn)(이하, 총칭하여, 디지트선 풀다운신호 DLDE라고도 칭함)의 제어신호의 입력을 각각 받는다. 또, 블록선택신호(DLBS0∼DLBSn-1) 및 디지트선 풀다운신호(DLDE1∼DLDEn)의 부호의 말미의 숫자는, 디지트선 드라이버(DLDR0∼DLDRn)의 부호의 숫자에 각각 대응하여 입력되는 신호인 것을 나타낸다. 예를 들면, 블록선택신호 DLBS2는, 디지트선 드라이버 DLDR2에 입력되는 신호인 것을 나타낸다.
선단의 디지트선 드라이버 DLDR0은, NAND 회로 ND0과, P채널 MOS 트랜지스터 PT0을 포함한다. NAND 회로 ND0은, 행선택선 DLSEL에 전달된 신호와 블록선택신호 DLBS0의 입력을 받아 NAND 논리연산결과를 출력한다. P채널 MOS 트랜지스터 PT0은, NAND 회로 ND0의 출력신호에 따라 전원전압 VCC와 디지트선 DL0을 전기적으로 결합한다.
디지트선 드라이버 DLDR1∼DLDRn-1의 회로구성에 대해서는 동일하므로 여기서는 디지트선 드라이버 DLDR1에 대하여 대표적으로 설명한다.
디지트선 드라이버 DLDR1은, 전단의 디지트선 DL0의 전압레벨신호와 블록선택신호 DLBS1과의 NAND 논리연산결과를 출력하는 NAND 회로 ND1과, NAND 회로 ND1의 논리연산결과에 따라 전원전압 VCC와 디지트선 DL1을 전기적으로 결합하기 위한 P채널 MOS 트랜지스터 PT1을 갖는다. 또한, 디지트선 풀다운신호 DLDE1의 입력에 따라 전단의 디지트선 DL0을 접지전압 GND에 풀다운하는 N채널 MOS 트랜지스터 NT1을 더 갖는다. 다른 디지트선 드라이버 DLDR2∼DLDRn-1에 대해서도 동일하여, 그 상세한 설명은 반복하지 않는다. 또, P채널 MOS 트랜지스터 PT0∼PTn-1은, 전원전압 VCC와 디지트선 DL0∼DLn-1을 각각 전기적으로 결합하는 드라이버 트랜지스터라고도 칭한다.
종단의 디지트선 드라이버 DLDRn은, 디지트선 풀다운신호 DLDEn의 입력을 받아 전단의 메모리 블록 MBn-1의 디지트선 DLn-1을 접지전압 GND에 풀다운하는 N채널 MOS 트랜지스터 NTn을 갖는다.
도 3에는, 각 메모리 블록 MB0∼MBn-1의 선택에 따라 칼럼디코더(200)가 생성하는 블록선택신호 DLBS 및 디지트선 풀다운신호 DLDE의 조합이 표시되어 있다. 블록선택신호 DLBS 및 디지트선 풀다운신호 DLDE는, 디지트선과 전원전압 VCC 및 접지전압 GND와의 사이의 접속을 제어하는 신호이다. 구체적으로는, 「H」레벨인 블록선택신호 DLBS에 응답하여 대응하는 디지트선은, 전원전압 VCC와 전기적으로 결합된다. 한편, 「H」레벨인 디지트선 풀다운신호 DLDE에 응답하여 전단의 디지트선은, 접지전압 GND와 전기적으로 결합된다.
일예로서, 칼럼디코더(200)가 메모리 블록 MB1을 선택한 경우에 디지트선 DL1에 데이터 기록전류를 흐르게 할 경우에 대하여 설명한다.
도 3 및 도 4를 참조하여, 시각 t1까지의 스탠바이시에 있어서 로우디코더 100과 접속되는 행선택선 DLSEL은, 데이터 기록지시신호인 라이트 인에이블 WE 및 로우 어드레스 RA가 함께 「L」레벨이므로 「L」레벨로 설정되어 있다. 따라서, 이 단계에서 행선택은 실행되지 않는다. 또한, 각 블록선택신호 DLBS는, 「L」레벨로 설정된다. 따라서, 각 디지트선 드라이버 DLDR에 포함되는 P채널 MOS 트랜지스터 PT0∼PTn-1은, 오프상태이다. 각 디지트선 풀다운신호 DLDE는, 「H」레벨이므로, 각 디지트선 드라이버 DLDR에 포함되는 N채널 MOS 트랜지스터 NT1∼NTn의 각각이 온상태로 되어 있고, 각 디지트선 DL은, 접지전압 GND(「L」레벨)와 전기적으로 결합되어 있다.
시각 t1에서 메모리 블록 MB1이 선택된 경우, 칼럼디코더(200)는, 블록선택신호 DLBS0 및 DLBS1을 「H」레벨로 설정한다. 또한, 블록선택신호 DLBS2∼DLBSn-1을 「L」레벨로 설정한다. 또한, 디지트선 풀다운신호 DLDE1을 「L」레벨로 설정하여, 디지트선 풀다운신호 DLDE2∼DLDEn을 「H」레벨로 설정한다.
다음에 시각 t2에서, 로우디코더(100)는, 라이트 인에이블 WE 및 로우 어드레스 RA의 행선택결과에 의거하여 행선택선 DLSEL을 「H」레벨로 활성화시킨다. 블록선택신호 DLBS0 및 DLBS1은, 「H」레벨이므로 디지트선 DL0 및 DL1은, 활성화되어 전원전압 VCC와 전기적으로 결합되어 「H」레벨로 충전된다.
여기서, 디지트선 풀다운신호 DLDE2가 「H」레벨이므로, 디지트선 드라이버 DLDR2에 포함되는 N채널 MOS 트랜지스터 NT2는, 디지트선 DL1을 접지전압 GND에 풀다운한다. 이것에 따라, 디지트선 DL1에서 전원전압 VCC와 접지전압 GND와의 사이에 전류경로가 형성되어, 디지트선 DL1에 데이터 기록전류가 흐른다. 즉 메모리 블록 MB1에서 데이터 기록을 실행할 수 있다.
또한, 디지트선 풀다운신호 DLDE3∼DLDEn은, 모두 「H」레벨이고 디지트선 DL2∼DLn-1은, 모두 접지전압 GND와 전기적으로 결합되어 「L」레벨로 설정된다. 즉, 본 발명의 실시예 1에 따른 구성에서는, 원래 데이터 기록전류를 흐르게 하기 위한 디지트선(DL)을 로우디코더(100)의 행선택결과를 전달하는 신호선으로서 사용하고 있다.
이것에 의해, 메모리 블록마다 어드레스 디코더를 배치하지 않고, 혹은, 행선택결과를 전달하기 위한 행선택선 DLSEL을 각 메모리 블록 MB1 공통의 배선으로서 설치하지 않고, 선택된 메모리 블록에 대응하는 디지트선(DL)에만 데이터 기록전류를 흐르게 할 수 있다.
이와 같은 구성에 의해, 어드레스 디코더의 배치에 의한 면적의 증대를 방지하고, 행선택선의 배치에 따른 배선층의 증가를 방지하는 것에 의한 제조프로세스 의 번잡화를 회피한 후에, 메모리 어레이 사이즈의 큰 MRAM 디바이스를 분할한 경우에 있어서도 데이터 기록에 필요한 데이터 기록전류를 선택자성체 메모리셀에 대하여 충분히 흐르게 할 수 있다.
또한, 상기에서는, NAND 회로의 논리연산결과에 따라 전원전압(VCC)과 디지트선(DL)을 전기적으로 접속하는 P채널 MOS 트랜지스터 및 접지전압(GND)과 디지트선(DL)을 전기적으로 접속하는 N채널 MOS 트랜지스터를 포함하는 디지트선 드라이버 DLDR의 구성에 대하여 설명했지만, 이 트랜지스터의 극성을 바꿔, 또한 NAND 회로를 NOR 회로로 치환하고, 블록선택신호 DLBS 및 디지트선 풀다운신호 DLDE의 입력신호의 전압레벨의 논리관계를 각각 반전시킨 구성으로 한 경우에서도 본 발명의 동작을 동일하게 실행하는 것이 가능하다. 또한, 이러한 경우에서는, 행선택선 DLSEL은, 「L」레벨로 활성화되게 한다.
(실시예 2)
본 발명의 실시예 2는, 행선택선을 각 메모리 블록 MB 공통으로 설치하지 않고 분할된 각 메모리 블록 MB에 포함되는 워드선을 활성화시키는 것을 목적으로 한다.
도 5를 참조하여, 본 발명의 실시예에 따른 행선택회로는 각 메모리 블록 MB에서의 x행번째(x:자연수)의 디지트선 및 워드선을 구동하는 디지트 워드선 드라이버(DWDR0∼DWDRn)(이하, 간단히, 디지트 워드선 드라이버 DWDR이라고도 칭함)가 디지트선 DL0<x>∼DLn-1<x>을 통해 직렬로 설치된다.
디지트 워드선 드라이버 DWDR은, 디지트선 드라이버 DLDR과 비교하여 AND 회 로를 더 포함하는 점에서 다르다.
구체적으로는, 디지트 워드선 드라이버 DWDR0은, 디지트선 드라이버 DLDR0과 비교하여 AND 회로 AD0을 더 포함하고, AND 회로 AD0은, 행선택선 DLSEL에 전달된 신호 및 데이터 판독 지시신호인 리드신호 RD의 입력에 의한 AND 논리연산결과에 따라 워드선 WL0을 활성화시킨다. 또한, 다른 디지트 워드선 드라이버 DWDR1∼DWDRn-1은, 각각 동일한 구성이고, 대표적으로 디지트 워드선 드라이버 DWDR1에 대하여 설명한다. 디지트 워드선 드라이버 DWDR1은, 디지트선 드라이버 DLDR1과 비교하여 AND 회로 AD1을 더 포함하고, AND 회로 AD1은, 전단의 메모리 블록 MB0의 디지트선 DL0에 전달된 신호 및 데이터 판독 지시신호인 리드신호 RD의 입력을 받아 AND 논리연산결과에 따라 워드선 WL1을 활성화시킨다.
또한, 로우디코더(100)는, 데이터 판독 지시신호인 리드신호 RD의 입력을 더 받는다.
도 6을 참조하여, 데이터 판독시에 있어서 메모리 블록 MB0∼MBn-1 중 어느 하나가 선택되는 경우에서도 칼럼디코더(200)가 생성하는 각 블록선택신호 DLBS 및 각 디지트선 풀다운신호 DLDE는, 각각 「H」레벨 및 「L」레벨로 설정된다.
일예로서, 데이터 판독에 있어서, 메모리 블록 MB1을 선택한 경우에 대하여 설명한다.
도 6 및 도 7을 참조하여, 시각 t3까지의 스탠바이시에 있어서 로우디코더(100)와 접속되는 행선택선 DLSEL은, 데이터 판독 지시신호인 리드신호 RD 및 로우 어드레스 RA가 모두 「L」레벨이므로 「L」레벨로 설정되어 있다. 따라 서, 이 단계에서 행선택은 실행되지 않는다. 또한, 각 블록선택신호 DLBS는, 「L」레벨로 설정된다. 따라서, 각 디지트선 드라이버 DLDR에 포함되는 P채널 MOS 트랜지스터 PT0∼PTn-1은, 오프상태이다. 또한, 데이터 판독시이므로 데이터 기록시에 입력되는 라이트 인에이블 WE는, 「L」레벨이다. 각 디지트선 풀다운신호 DLDE는, 「H」레벨이며, 각 디지트선 드라이버 DLDR에 포함되는 N채널 MOS 트랜지스터 NT1∼NTn의 각각이 온상태로 되어 있고, 각 디지트선(DL)은, 접지전압(GND)(「L」레벨)과 전기적으로 결합되어 있다.
시각 t3에서 메모리 블록 MB1이 선택된 경우, 칼럼디코더(200)는, 블록선택신호(DLBS0∼DLBSn-1)를 「H」레벨로 설정한다. 또한, 디지트선 풀다운신호(DLDE1∼DLDEn)를 「L」레벨로 설정한다.
다음에 시각 t4에서, 로우디코더(100)는, 리드신호 RD 및 로우 어드레스 RA의 행선택결과에 의거하여 행선택선 DLSEL을 「H」레벨로 활성화시킨다. 블록선택신호(DLBS0∼DLBSn-1)는, 「H」레벨이므로 디지트선(DL0∼DLn-1)은, 활성화되어 전원전압(VCC)과 전기적으로 결합되어 「H」레벨로 충전된다.
여기서, 각 디지트 워드선 드라이버 DWDR0∼DWDRn-1에 포함되는 AND 회로 AD0∼ADn-1은, 전기적으로 각각 결합되어 있는 각 디지트선(DL)에 전달되는 신호(「H」레벨) 및 리드신호 RD(「H」레벨)의 AND 논리연산결과에 따라 대응하는 워드선 WL0∼WLn-1을 활성화시킨다(「H」레벨). 이 모든 워드선(WL)의 활성화에 따라 선택된 메모리 블록 MB1에서의 데이터 판독을 실행할 수 있다.
또한, 디지트선 풀다운신호(DLDE1∼DLDEn)는, 모두「L」레벨이며 모든 디지 트선(DL0∼DLn-1)은, 데이터 판독에서의 행선택결과를 전달하는 신호선으로서 사용된다.
이와 같은 구성에 의해, 실시예 1의 효과에 부가하여, 분할된 메모리 블록마다 배치된 워드선(WL)을 선택하기 위한 행선택선의 배치에 따른 배선층의 증가를 방지할 수 있고, 제조프로세스의 번잡화를 회피할 수 있다.
(실시예 2의 변형예)
본 발명의 실시예 2의 변형예는, 실시예 2에서 설명한 데이터 판독시에서의 소비전력을 감소하는 것을 목적으로 한다.
도 8을 참조하면, 본 발명의 실시예 2에 따른 행선택계 회로는 도 5의 본 발명의 실시예 2에 따른 행선택계 회로와 비교하여, 디지트 워드선 드라이버 DWDR0∼DWDRn을 디지트 워드선 드라이버 DWDR＃0∼DWDR＃n(이하, 총칭하여, 디지트 워드선 드라이버 DWDR#이라고도 칭함)의 각각으로 치환한 점이 다르다. 그 밖의 점은 동일하여 그 상세한 설명은 반복하지 않는다. 또한, 디지트 워드선 드라이버 DWDRn과 디지트 워드선 드라이버 DWDR#n은, 동일한 구성이다.
도 9a를 참조하면, 디지트 워드선 드라이버 DWDR＃0은, 실시예 2에서 설명한 디지트 워드선 드라이버 DWDR0과 비교하여 NAND 회로 NAD0 및 P채널 MOS 트랜지스터 PTT0을 더 갖는 점에서 다르다.
NAND 회로 NAD0은, 행선택선 DLSEL에 전달된 신호 및 리드신호 RD의 입력을 받아 NAND 논리연산결과를 P채널 MOS 트랜지스터 PTT0의 게이트에 전달한다. P채널 MOS 트랜지스터 PTT0은, NAND 회로 NAD0에서 입력되는 NAND 논리연산결과에 따라 활성화되어 전원전압 VCC와 디지트선 DL0을 전기적으로 결합시킨다.
도 9b를 참조하면, 디지트 워드선 드라이버 DWDR#k는, 도 9a에서 설명한 것과 마찬가지로, 각 디지트 워드선 드라이버 DWDRk와 비교하여 NAND 회로 NADk 및 P채널 MOS 트랜지스터 PTTk를 더 포함하는 점에서 다르다. 즉, 디지트 워드선 드라이버 DWDR#k에서, NAND 회로 NADk는, 전단의 메모리 블록 MB에 포함되는 디지트선 DLk-1에 전달된 신호 및 리드신호 RD 신호의 논리연산결과에 따라 P채널 MOS 트랜지스터 PTTk를 활성화하여, 전원전압 VCC와 디지트선 DLk를 전기적으로 결합시킨다.
여기서, 상기한 P채널 MOS 트랜지스터 PTT0 및 PTTk는, P채널 MOS 트랜지스터 PT0 및 PTk와 비교하여, 전류구동력이 작은 즉 채널폭이 작은 트랜지스터이다.
도시하지 않지만, 데이터 판독시에 칼럼디코더(200)가 생성하는 블록선택신호 DLBS 및 디지트선 풀다운신호 DLDE는, 모두「L」레벨로 설정되게 한다.
일예로서, 데이터 판독에 있어서, 메모리 블록 MB1을 선택한 경우에 대하여 설명한다.
도 8 및 도 9a, 도 9b를 참조하면, 리드신호 RD(「H」레벨)가 입력된 경우, 로우디코더(100)는, 행선택선 DLSEL을 「H」레벨로 활성화시킨다.
디지트 워드선 드라이버 DWDR#0은, 행선택선 DLSEL에 전달된 신호가 「H」레벨이며, 리드신호 RD도「H」레벨이므로 AND 회로 AD0이 워드선 WL0을 활성화시킨다. 또한, NAND 회로 NAD0은, 행선택선 DLSEL에 전달된 신호 및 리드신호 RD의 입력에 따라 P채널 MOS 트랜지스터 PTT0을 활성화시킨다. P채널 MOS 트랜지스터 PTT0 의 활성화에 따라 행선택선 DLSEL에 전달된 행선택결과가 디지트선 DL0에 전달된다.
마찬가지로 디지트 워드선 드라이버 DWDR#1은, 디지트선 DL0에 전달된 신호(「H」레벨) 및 리드신호 RD(「H」레벨)의 입력을 받아 워드선(WL)을 활성화시킴과 동시에, P채널 MOS 트랜지스터 PTT1이 활성화되어 디지트선 DL2에「H」레벨인 행선택결과를 전달한다. 이하, 다른 디지트 워드선 드라이버(DWDR#)에 대해서도 동일하여 대응하는 워드선(WL)을 활성화시킴과 동시에, 대응하는 디지트선에 대하여 행선택결과를 순서대로 전달한다.
또한, 블록선택신호 DLBS는, 모두「L」레벨이므로 각 디지트 워드선 드라이버 DWDR#k에 포함되는 각 NAND 회로 NDAk의 NAND 논리연산결과는, 「H」레벨이며, 각 P채널 MOS 트랜지스터 PTTk는 활성화되지 않는다.
본 발명의 구성은, 각 디지트 워드선 드라이버(DWDR#)에서 전원전압(VCC)과 디지트선(DL)을 전기적으로 결합하는 드라이버 트랜지스터를 2개 설치하고, 데이터 판독시 및 데이터 기록시에 선택적으로 각각을 활성화시키는 구성이다. 따라서, 본 발명의 구성에 의해, 데이터 판독시에 있어서는, 데이터 기록시에 필요한 데이터 기록전류를 공급하는 채널폭이 큰 P채널 MOS 트랜지스터를 구동하는 대신에, 채널폭이 작은 P채널 MOS 트랜지스터를 구동함으로써, 실시예 2의 효과에 부가하여 저소비 전력화를 더 도모할 수 있다.
(실시예 3)
본 발명의 실시예 3은, 각 메모리 블록 MB에 포함되는 디지트선(DL)의 갯수 와, 각 메모리 블록 MB에 포함되는 워드선(WL)의 갯수가 다른 경우의 구성에 대하여 설명한다.
여기서는 일예로서, 각 메모리 블록에서 워드선(WL)이 2개의 워드선으로 분할되는 경우에 대하여 설명한다.
도 10을 참조하면, 본 발명의 실시예에 따른 행선택계 회로는 도 5의 실시예 2에 따른 행선택계 회로와 비교하여, 워드선 드라이버 WLDR을 더 구비하는 점에서 다르다.
구체적으로는, 상기한 디지트 워드선 드라이버 DWDR0∼DWDRn 중 2개의 디지트 워드선 드라이버 DWDR의 사이에 워드선(WL)을 분할하도록 워드선 드라이버 WLDR0∼WLDRn-1을 설치한다. 또한, 워드선 드라이버 WLDR은, 워드선 드라이버 WLDR0∼WLDRn-1을 총칭한 것이다.
예를 들면, 디지트 워드선 드라이버 DWDR0 및 DWDR1의 사이에 워드선을 분할하여 배치된, 워드선 드라이버 WLDR0에 대하여 설명한다.
도 11을 참조하면, 워드선 드라이버 WLDR0은, AND 회로 ADD0을 포함한다. AND 회로 ADD0은, 디지트선 DL0에서 전달되는 신호 및 리드신호 RD의 입력을 받아 AND 논리연산결과에 의해 워드선 WL1을 활성화시킨다. 이러한 회로배치를 사용함으로써 워드선을 분할하여, 간이하게 워드선의 갯수를 디지트선의 갯수와 다르게 하는 것이 가능하게 된다.
본 구성에 의해, 실시예 2와 동일한 효과를 얻을 수 있음과 동시에, 각 워드선의 배선길이를 보다 짧게 함으로써 각 워드선의 신호인가 시간을 단축하여, 고속 인 데이터 판독이 가능하게 된다.
본 발명의 실시예 3은, 전술한 실시예 2 및 그 변형예에 대해서도 적용 가능하다.
(실시예 4)
본 발명의 실시예 4는, 실시예 2와 달리 데이터 판독시에 있어서 선택된 메모리 블록 MB에 포함되는 워드선(WL)만을 활성화시킴으로써 소비전력을 감소시키는 것을 목적으로 한다.
도 12를 참조하면, 본 발명의 실시예 4에 따른 행선택계 회로는 도 5의 본 발명의 실시예 2에 따른 행선택계 회로와 비교하여, 디지트 워드선 드라이버 DWDR0∼DWDRn을 각각 디지트 워드선 드라이버 DWDRI0∼DWDRIn으로 치환한 점이 다르다. 그 밖의 점은 동일하여, 그 상세한 설명은 반복하지 않는다. 또, 디지트 워드선 드라이버 DWDRn과 DWDRIn과는 동일한 구성이다.
도 13a를 참조하면, 디지트 워드선 드라이버 DWDRI0은, 디지트 워드선 드라이버 DWDR0과 비교하여 AND 회로 AD0에 입력되는 신호가 리드신호 RD가 아니라 워드블록 선택신호 WLBS0이 입력되는 점이 다르다. 즉, 워드블록 선택신호 WLBS0에 따라 워드선 WL0이 활성화된다.
또한, 도 13b를 참조하면, 디지트 워드선 드라이버 DWDRIk는, 워드블록 선택신호 WLBSk에 따라 워드선 WLk를 활성화시킨다.
또한, 워드블록 선택신호 WLBS0 및 WLBSk를 총칭하여 워드블록 선택신호 WLBS라 칭한다.
도 14를 참조하여, 여기서는 메모리 블록 MB0∼MBn-1의 선택에 따라 칼럼디코더(200)가 생성하는 블록선택신호 DLBS 및 디지트선 풀다운신호 DLDE 및 워드블록 선택신호 WLBS의 조합을 나타내고 있다.
일예로서, 메모리 블록 MB1을 선택한 경우에 워드선 WL1을 활성화시키는 경우에 대하여 설명한다.
도 14 및 도 15를 참조하면, 시각 t5까지의 스탠바이시에 있어서 로우디코더(100)와 접속되는 행선택선 DLSEL은, 데이터 판독 지시신호인 리드신호 RD 및 로우 어드레스 RA가 모두 「L」레벨이므로 「L」레벨로 설정되어 있다. 따라서, 이 단계에서 행선택은 실행되지 않는다. 또한, 각 블록선택신호 DLBS는, 「L」 레벨로 설정된다. 따라서, 각 디지트선 드라이버 DLDR에 포함되는 P채널 MOS 트랜지스터 PT0∼PTn-1은, 오프상태이다. 또한, 데이터 판독시이므로 데이터 기록시에 활성화되는 라이트 인에이블 WE는, 「L」레벨이다. 각 디지트선 풀다운신호 DLDE는, 「H」레벨이며, 각 디지트선 드라이버 DLDR에 포함되는 N채널 MOS 트랜지스터 NT1∼NTn의 각각이 온상태로 되어 있고, 각 디지트선(DL)은, 접지전압(GND)(「L」레벨)과 전기적으로 결합되어 있다. 또한, 각 워드블록 선택신호 WLBS는, 「L」레벨로 설정된다.
시각 t5에서 메모리 블록 MB1이 선택된 경우, 칼럼디코더(200)는, 블록선택신호 DLBS0을 「H」레벨로 설정한다. 또한, 블록선택신호 DLBS1∼DLBSn-1을 「L」레벨로 설정한다. 또한, 디지트선 풀다운신호 DLDE1∼DLDEn를 「L」레벨로 설정한다.
다음에 시각 t6에서, 로우디코더(100)는, 리드신호 RD 및 로우 어드레스 RA의 행선택결과에 의거하여 행선택선 DLSEL을 「H」레벨로 활성화시킨다. 또한, 워드블록 선택신호 WLBS1이 「H」레벨이 된다. 블록선택신호 DLBS0은, 「H」레벨이므로 디지트선 DL0은, 활성화되어 전원전압 VCC와 전기적으로 결합되어 「H」레벨로 충전된다.
여기서, 디지트 워드선 드라이버 DWDR1에 포함되는 AND 회로 AD1은, 전기적으로 결합되어 있는 디지트선 DL0에 전달되는 신호(「H」레벨) 및 워드블록 선택신호 WLBS1(「H」레벨)의 AND 논리연산결과에 따라 대응하는 워드선 WL1을 활성화시킨다(「H」레벨).
이러한 회로구성을 취함으로써 데이터 판독시에 있어서 선택된 메모리 블록 MB에 포함되는 워드선만을 활성화시킴으로써 소비전력을 보다 감소시키는 것이 가능하게 된다.
(실시예 5)
본 발명의 실시예 5는, 테스트 모드에서 디지트선 등의 배선간의 프로세스 불량 등의 검출 등을 실행하는 번인시험을 실행하는 것을 목적으로 한다.
도 16을 참조하면, 본 발명의 실시예 5에 따른 행선택계 회로는, 도 2의 실시예 1에 따른 행선택계 회로와 비교하여, 디지트선 드라이버 DLDR0을 디지트선 드라이버 TDLDR로 치환한 점이 다르다. 즉 디지트선 드라이버 TDLDR은, 디지트선 드라이버 DLDR0과 비교하여, OR 회로 OR0을 더 포함하는 점에서 다르다.
OR 회로 OR0은, 행선택선 DLSEL에 전달된 신호 및 테스트 모드 인에이블 TME 의 입력을 받아 그 OR 논리연산결과를 NAND 회로 ND0의 입력측의 한쪽에 출력한다.
본 구성으로 함으로써 로우디코더(100)의 행선택결과에 관계없이 테스트 모드 인에이블 TME의 입력에 의해 디지트선(DL)을 활성화시키는 것이 가능하게 된다.
도 17을 참조하면, 테스트 모드시에 있어서, 각 블록선택신호 DLBS 및 각 디지트선 풀다운신호 DLDE는, 각각 「H」레벨 및「L」레벨로 설정된다.
도 17 및 도 18을 참조하여, 시각 t7까지의 스탠바이시에 있어서 테스트 모드 인에이블 TME 및 라이트 인에이블 WE 및 로우 어드레스 RA는, 모두 「L」레벨로 설정된다. 또한, 각 블록선택신호 DLBS는, 「L」레벨이다. 각 디지트선 풀다운신호 DLDE는, 「H」레벨이며, 각 디지트선 드라이버 DLDR에 포함되는 N채널 MOS 트랜지스터 NT1∼NTn의 각각이 온상태로 되어 있고, 각 디지트선(DL)은, 접지전압(GND)(「L」레벨)과 전기적으로 결합되어 있다.
시각 t7에서 테스트 모드에서의 테스트 모드 인에이블 TME가 입력된 경우, 칼럼디코더(200)는, 블록선택신호 DLBS0∼DLBSn-1을 「H」레벨로 설정한다. 또한, 디지트선 풀다운신호 DLDE1∼DLDEn을 「L」레벨로 설정한다.
테스트 모드시에 있어서, 테스트 모드 인에이블 TME 및 블록선택신호 DLBS에 따라 디지트선(DL)을 「H」레벨로 활성화시킨다. 즉, 테스트 모드에서는, 테스트 모드 인에이블 TME의 입력에 의해 열선택결과에 상관없이 각 행에 배치된 모든 디지트선(DL)이 활성화된다.
따라서, 이러한 구성으로 함으로써, 각 행에 있어서, 디지트선(DL)의 배선과 디지트선(DL) 이외의 신호선 등과의 배선간의 프로세스 불량의 검출 및 디지트선(DL)과 접속되어 있는 P채널 및 N채널 MOS 트랜지스터의 내압시험을 일괄하여 행할 수 있다.
또한, 여기서는, 일예로서 실시예 1의 행선택계 회로내의 디지트선 드라이버 DLDR0에 OR 회로 OR0을 더 설치한 구성을 나타냈지만, 실시예 2 및 3 및 4에 대해서도 동일하게 적용 가능하다.
(실시예 5의 변형예)
본 발명의 실시예 5의 변형예는, 각 행마다 배치된 디지트선(DL) 사이의 프로세스 불량의 검출을 도모하는 것을 목적으로 한다.
도 19를 참조하면, 본 발명의 실시예 5의 변형예에 따른 행선택계 회로에 있어서 여기서는, 홀수번째의 행에 대응하는 디지트선 드라이버군이 표시되어 있다.
본 발명의 실시예 5의 변형예에 따른 행성택계 회로는, 도 16의 실시예 5에 따른 행선택계 회로와 비교하여, 디지트선 드라이버 TDLDR을 디지트선 드라이버 TDLDR0으로 치환한 점이 다르다. 즉 디지트선 드라이버 TDLDR0은, 테스트 모드시에 있어서, 테스트 모드 인에이블 TMEOD의 입력을 받아 활성화된다. 즉, 홀수번째의 행에 대응하는 모든 디지트선 드라이버군이 활성화된다.
한편, 짝수번째의 행에 대응하는 디지트선 드라이버군은, 괄호내에서 표시되는 바와 같이 디지트선 드라이버 TDLDR을 디지트선 드라이버 TDLDRE로 치환한 점이 다르다. 즉, 디지트선 드라이버 TDLDRE는, 테스트 모드시에 있어서, 테스트 모드 인에이블 TMEEV의 입력을 받아 활성화된다. 즉, 짝수번째의 행에 대응하는 모든 디지트선 드라이버군이 활성화된다.
이와 같이 짝수번째와 홀수번째의 행에 각각 대응하여 테스트 모드 인에이블 TMEOD 및 TMEEV 중 어느 한쪽을 입력함에 의해, 짝수번째의 디지트선 및 홀수번째의 디지트선에 대하여 스트레스를 각각 독립적으로 걸 수 있고, 번인시험을 실행하여 각 행마다 배치된 디지트선 상호간의 프로세스 불량의 검출을 일괄하여 행할 수 있다.
또한, 여기서는, 일예로서 실시예 1의 행선택계 회로내의 디지트선 드라이버 DLDR0에 OR 회로 ORd를 더 설치한 구성을 나타냈지만, 실시예 2 및 3 및 4에 대해서도 동일하게 적용 가능하다.
(실시예 6)
실시예 1∼5에 따른 MRAM 디바이스(1)에 대해서는, 대용량 메모리 어레이에 있어서, 각 메모리 블록에 배치된 각 디지트선의 데이터 기록전류를 충분히 확보하기 위해 디지트선을 분할하여, 각 디지트선마다 드라이버를 설치한 구성에 대하여 설명했다.
이하의 실시예에 있어서는, 메모리 어레이를 복수의 메모리 블록으로 분할한 구성에서, 데이터 기록전류를 충분히 확보하면서 디지트선을 공유하는 경우에 대하여 설명한다.
도 20을 참조하면, 본 발명의 실시예 6에 따른 MRAM 디바이스 10은, 도 1에 나타내는 MRAM 디바이스 1과 비교하여, DL/WL 드라이버 대역 DWDG0∼DWDGn을 치환하여, 드라이버 대역 DRB0∼DRBn을 배치한 점이 다르다. 또한, 각 드라이버 대역 DRB0∼DRBn-1은, 인버터(21)를 통해 라이트 인에이블 WE의 반전신호 /WE에 따라 제 어되고, 마지막 단의 드라이버 대역 DRBn은, 인버터(21, 21a)를 통해 라이트 인에이블 WE에 따라 제어된다. 또한, 로우디코더(100)는, 라이트 인에이블 WE 및 리드 인에이블 RE의 입력을 받는 OR 회로(29)의 OR 논리연산결과에 응답하여 행선택결과를 출력한다. 그 밖의 구성에 대해서는, 도 1의 MRAM 디바이스(1)로 설명한 것과 동일하므로 그 설명은 반복하지 않는다.
도 21을 참조하면, 본 발명의 실시예 6에 따른 행선택계 회로에 있어서, 디지트선 DL<x>은, 각 메모리 블록 MB에서 공유되도록 배치된다. 첫번째 단의 드라이버 대역 DRB0은, 이 공유된 디지트선 DL<x>을 구동한다. 또한, 각 메모리 블록 MB에서의 워드선(WL)은, 메모리 블록 MB0∼MBn-1에 각각 대응하여 배치된 드라이버 대역 DRB0∼DRBn-1에 의해 구동된다.
드라이버 대역 DRB0은, 인버터(20, 25)와, 트랜지스터(26)와, NAND 회로(24)를 포함한다.
트랜지스터 26은, 전원전압 VCC와 디지트선 DL<x>과의 사이에 배치되고, 인버터 20을 통해 행선택신호 DSL<x>의 반전신호 /DSL<x>의 입력을 받아, 전원전압 VCC와 디지트선 DL<x>을 전기적으로 접속한다. NAND 회로 24는, 인버터 21을 통해 라이트 인에이블 WE의 반전신호 /WE와 디지트선 DL<x>의 전압신호와의 입력을 받아 그 NAND 논리연산결과를 인버터 25에 출력한다. 인버터(25)는, NAND 회로(24)의 출력신호에 응답하여 워드선 WL0<x>을 활성화시킨다. 또 여기서는, 일예로서 트랜지스터 26은, P채널 MOS 트랜지스터로 한다.
대응하는 메모리 블록에서의 워드선(WL)을 구동하는 드라이버 대역 DRB1∼DRBn-1은, 동일한 구성이므로 대표적으로 드라이버 대역 DRB1에 대하여 설명한다.
드라이버 대역 DRB1은, NAND 회로(30)와, 인버터(31)를 포함한다.
NAND 회로 30은, 인버터 21을 통해 라이트 인에이블 WE의 반전신호 /WE와 디지트선 DL<x>의 전압신호의 입력을 받아 그 NAND 논리연산결과를 인버터 31에 출력한다. 인버터(31)는, NAND 회로(30)의 출력신호에 응답하여 워드선 WL1<x>을 활성화시킨다.
드라이버 대역 DRBn은, 트랜지스터(40)를 포함한다. 트랜지스터 40은, 디지트선 DL<x>과 접지전압 GND와의 사이에 배치되고, 그 게이트는 인버터 21 및 21a를 통해 라이트 인에이블 WE의 입력을 받는다. 또 여기서는, 일예로서 트랜지스터 40은, N채널 MOS 트랜지스터로 한다.
도 22의 타이밍 차트를 사용하여 본 발명의 실시예 6에 따른 행선택계 회로의 동작에 대하여 설명한다.
우선, 데이터 기록에 대하여 설명한다. 데이터 기록시에 있어서 로우디코더(100)에 유효한 로우 어드레스 RA가 입력된다. 다음에, 시각 T0에서, 라이트 인에이블 WE가 「H」레벨이 된다. OR 회로(29)의 OR 논리연산결과(「H」레벨)와 유효한 로우 어드레스 RA에 따라 로우디코더(100)는, 행선택신호 DSL<x>을 「H」레벨로 설정한다. 이것에 따라, 인버터(20)를 통해 행선택신호 DSL<x>의 반전신호 /DSL<x>는, 「L」레벨로 설정된다.
이것에 따라, 트랜지스터 26이 온하여, 전원전압 VCC와 디지트선 DL<x>의 일 단측이 전기적으로 결합된다. 또한, 드라이버 대역 DRBn에 포함되는 트랜지스터 40은, 인버터 21 및 21a를 통해 라이트 인에이블 WE(「H」레벨)을 받아 온하고, 디지트선 DL<x>의 타단측과 접지전압 GND를 전기적으로 결합한다. 이것에 의해 디지트선 DL<x>에 데이터 기록전류가 공급되고, 데이터 기록이 실행된다.
데이터 판독에 대하여 설명한다. 데이터 판독시인 시각 T1에서, 리드 인에이블 RE는「H」레벨로 설정된다. 한편, 라이트 인에이블 WE는, 「L」레벨로 설정된다. 따라서, 종단회로인 드라이버 대역 DRBn 에 포함되는 트랜지스터 40은 오프가 되어, 디지트선 DL<x>의 타단측과 접지전압 GND가 전기적으로 비접속상태(개방상태라고도 함)가 된다.
시각 T1에서, 로우디코더(100)에 대하여 유효한 로우 어드레스 RA가 입력된 경우, OR 회로(29)의 OR 논리연산결과(「H」레벨)와 유효한 로우 어드레스 RA에 따라 로우디코더(100)는, 행선택신호 DSL<x>를 「H」레벨로 설정한다. 이것에 따라, 인버터(20)를 통해 행선택신호 DSL<x>의 반전신호 /DSL<x>는, 「L」레벨로 설정된다. 따라서, 트랜지스터(26)가 온하여, 디지트선 DL<x>의 일단측과 전원전압 VCC가 전기적으로 결합된다. 이것에 의해, 디지트선 DL<x>의 전압레벨은, 타단측이 개방상태이므로 「H」레벨로 설정된다.
NAND 회로 24는, 인버터 21을 통해 라이트 인에이블 WE의 반전신호 /WE(「H」레벨)과 디지트선 DL<x>의 전압레벨(「H」레벨)과의 입력을 받아 그 NAND 논리연산결과를 「L」레벨로서 출력한다. 이것에 응답하여, 인버터 25는, 워드선 WL0<x>을 활성화(「H」레벨)시킨다.
본 발명의 실시예 6에 따른 행선택계 회로의 구성에 의해, 디지트선을 각 메모리 블록에서 공유함으로써, 디지트선을 구동하는 회로수를 삭감할 수 있다.
또한, 데이터 판독시에 워드선(WL)을 활성화할 때, 데이터 기록시에 전류선으로서 사용되는 디지트선(DL)을 신호선으로서 사용함으로써, 워드선(WL)의 활성화를 지시하는 신호선을 설치할 필요가 없다. 즉, 신호선에 해당하는 배선층수 증가에 따른 레이아웃의 증가를 억제할 수 있고, MRAM 디바이스의 면적을 축소할 수 있다.
또한, 여기서는, 메모리 어레이를 복수의 메모리 블록으로 분할한 구성에서, 디지트선(DL)을 워드선(WL)의 활성화를 지시하는 신호선으로서 사용하는 방식에 대하여 설명했지만, 메모리 어레이를 분할하지 않은 구성에서도 동일하게 적용 가능하다.
(실시예 7)
본 발명의 실시예 7은, 데이터 판독시에 소비전력을 감소하는 구성에 대하여 설명한다.
도 23을 참조하면, 본 발명의 실시예 7에 따른 행선택계 회로는, 도 21에 나타낸 실시예 6에 따른 행선택계 회로와 비교하여, 드라이버 대역 DRB0을 DRB＃으로 치환한 점이 다르다. 그 밖의 점은 동일하므로 그 설명은 반복하지 않는다.
드라이버 대역 DRB＃은, NAND 회로(22, 23, 24)와, 인버터(25)와, 트랜지스터(26, 27)를 포함한다.
NAND 회로 22는, 행선택신호 DSL<x>와 인버터 21을 통해 라이트 인에이블 WE의 반전신호 /WE와의 입력을 받아 그 NAND 논리연산결과를 판독선택신호 DLR<x>로서 출력한다. 트랜지스터 27은, 전원전압 VCC와 디지트선 DL과의 사이에 배치되고, 그 게이트는, 판독선택신호 DLR<x>의 입력을 받는다. NAND 회로 23은, 라이트 인에이블 WE와 행선택신호 DSL<x>의 입력을 받아 그 NAND 논리연산결과를 기록선택신호 DLW<x>로서 출력한다. 트랜지스터 26은, 전원전압 VCC와 디지트선 DL<x>과의 사이에 배치되고, 그 게이트는, 기록선택신호 DLW<x>의 입력을 받는다. 워드선(WL)을 구동하는 NAND 회로(24) 및 인버터(25)는, 도 21에서 표시되는 접속관계와 동일하므로 그 설명은 반복하지 않는다. 또한 여기서는, 일예로서 트랜지스터 26 및 27은 P채널 MOS 트랜지스터로 한다. 또한, 트랜지스터 27은, 트랜지스터 26보다도 채널폭이 좁은, 즉 전류구동력이 작은 트랜지스터이다.
도 24의 타이밍 차트를 사용하여, 본 발명의 실시예 7에 따른 행선택계 회로의 동작에 대하여 설명한다.
데이터 기록에 대하여 설명한다. 데이터 기록시에 있어서 로우디코더(100)에 유효한 로우 어드레스 RA가 입력된다. 다음에, 시각 T0에서, 라이트 인에이블 WE가 「H」레벨이 된다. OR 회로(29)의 OR 논리연산결과(「H」레벨)와 유효한 로우 어드레스 RA에 따라 로우디코더(100)는, 행선택신호 DSL<x>를 「H」레벨로 설정한다. 이것에 따라, NAND 회로 23은, 출력신호인 기록선택신호 DLW<x>를 「L」레벨로 설정한다. 또 한 쪽의 NAND 회로 22는, 판독선택신호 DLR<x>를 「H」레벨로 설정한다. 따라서, 트랜지스터 26이 온하고, 트랜지스터 27은 오프가 된다. 이것에 따라, 디지트선 DL<x>의 일단측과 전원전압 VCC가 트랜지스터(26)에 의해 전기적으로 결 합된다.
또한, 종단회로인 드라이버 대역 DRBn은, 라이트 인에이블 WE에 응답하여, 트랜지스터 40을 온하고, 디지트선 DL<x>의 타단측과 접지전압 GND를 전기적으로 결합한다. 이것에 따라, 디지트선 DL<x>에 대하여 데이터 기록전류가 공급된다.
다음에, 데이터 판독에 대하여 설명한다. 데이터 판독시에 있어서는, 리드 인에이블 RE는「H」레벨로 설정된다. 또한, 라이트 인에이블 WE는「L」레벨로 설정된다. 이것에 따라, 전술한 바와 같이 종단회로인 드라이버 대역 DRBn은, 라이트 인에이블 WE에 응답하여, 디지트선(DL)을 개방상태로 설정한다. 즉, 전술한 바와 같이 디지트선은 신호선으로서 작용한다. 시각 T1에서, 로우디코더(100)에 대하여 유효한 로우 어드레스 RA가 입력된 경우, OR 회로(29)의 OR 논리연산결과(「H」레벨)와 유효한 로우 어드레스 RA에 따라 로우디코더(100)는, 행선택신호 DSL<x>을 「H」레벨로 설정한다. 이것에 따라, NAND 회로 22는, 판독선택신호 DLR<x>을 「L」레벨로 설정한다. 따라서, 트랜지스터 27이 온하고, 전원전압 VCC와 디지트선 DL<x>이 전기적으로 결합된다.
첫번째 단의 드라이버 대역 DRB＃에 포함되는 NAND 회로 24는, 라이트 인에이블 WE의 반전신호 /WE와 디지트선 DL<x>의 전압신호의 입력을 받아 그 NAND 논리연산결과를 인버터(25)에 출력한다. 인버터 25는, NAND 회로 24의 출력신호를 반전하여 워드선 WL0<x>을 활성화시킨다.
이 경우, NAND 회로 24의 출력신호는, 「L」레벨이 되고, 인버터(25)에 의해 워드선 WL0<x>이 활성화된다. 또한, 동일하게 하여 각 메모리 블록 WL1<x>∼WLn- 1<x>에 각각 대응하여 배치되는 드라이버 대역 DRB1∼DRBn-1은, 대응하는 워드선 WL1<x>∼WLn-1<x>을 각각 「H」레벨로 활성화시킨다.
이와 같이 하여, 데이터 기록시와 데이터 판독시에 있어서 구동하는 드라이버 트랜지스터를 전환한다. 즉, 데이터 기록시에는, 전류구동력이 높은 트랜지스터(26)를 온하여, 충분히 확보된 데이터 기록전류를 디지트선에 공급하는 한편, 데이터 판독시에는, 디지트선(DL)은 전류선이 아니라 신호선으로서 작용하기 위해 전류구동력이 작은 드라이버 트랜지스터(27)를 온한다.
본 구성으로 함으로써, 데이터 기록시 및 데이터 판독시에서 동작하는 트랜지스터를 전환함으로써, 소비전력을 감소하여 전체로서 디바이스 전체의 소비전력을 감소하는 것이 가능하게 된다.
(실시예 7의 변형예 1)
도 25를 참조하면, 본 발명의 실시예 7의 변형예 1에 따른 행선택계 회로는, 도 23에 나타내는 행선택계 회로와 비교하여 드라이버 대역 DRB＃을 드라이버 대역 DRB＃a로 치환한 점이 다르다.
드라이버 대역 DRB＃a는, NAND 회로(23, 24)와, 인버터(25, 28)와, 트랜지스터(26, 27)를 포함한다.
드라이버 대역 DRB＃a는, 드라이버 대역 DRB＃과 비교하여, 트랜지스터 27의 게이트가, NAND 회로의 출력신호가 아니며, 인버터 28을 통해 행선택신호의 반전신호 DLE<x>의 입력을 받는 점에서 다르다. 그 밖의 점은 동일하므로 그 설명은 반복하지 않는다.
도 26의 타이밍 차트를 사용하여 본 발명의 실시예 7의 변형예 1에 따른 행선택계 회로의 동작에 대하여 설명한다.
우선, 데이터 기록에 대하여 설명한다.
데이터 기록시에, 로우디코더(100)에 유효한 로우 어드레스 RA가 입력된다.
다음에, 시각 T0에서, 라이트 인에이블 WE가 「H」레벨이 된다. OR 회로(29)의 OR 논리연산결과(「H」레벨)와 유효한 로우어드레스 RA에 의거하여 로우디코더(100)는, 행선택신호 DSL<x>를 「H」레벨로 설정한다. 시각 T0에서, 라이트 인에이블 WE가 활성화되어 「H」레벨로 설정되면, NAND 회로 23은, 그 NAND 논리연산결과인 기록선택신호 DLW<x>를 활성화하여 「L」레벨로 설정한다. 이것에 응답하여 트랜지스터 27은, 전원전압 VCC와 디지트선 DL<x>을 전기적으로 결합한다. 또한, 트랜지스터 27은, 인버터 28을 통해 행선택신호 DSL<x>의 반전신호 DLE<x>(「L」레벨)를 받아 온한다. 이것에 의해, 트랜지스터 27은, 전원전압 VCC와 디지트선 DL<x>을 전기적으로 결합한다. 또한, 전술한 바와 같이 라이트 인에이블 WE에 응답하여 트랜지스터 40은 온하여, 디지트선 DL<x>의 타단측과 접지전압 GND가 전기적으로 결합된다. 따라서, 데이터 기록시에는 2개의 드라이버 트랜지스터 26 및 27이 동시에 온하기 위한 충분한 기록전류를 디지트선 DL<x>에 공급하는 것이 가능하게 된다.
다음에, 데이터 판독에 대하여 설명한다.
데이터 판독시에, 로우디코더(100)에 유효한 로우 어드레스 RA가 입력된다. 다음에, 시각 T1에서, 리드인에이블 RE가 「H」레벨이 된다. OR 회로(29)의 OR 논 리연산결과(「H」레벨)와 유효한 로우 어드레스 RA에 따라 로우디코더(100)는, 행선택신호 DSL<x>를 「H」레벨로 설정한다. 한편, 라이트 인에이블 WE는「L」레벨로 설정되므로, NAND 회로 23의 출력신호인 기록선택신호 DLW<x>는, 「H」레벨로 설정된다. 한편, 행선택신호 DSL<x>의 반전신호 DLE<x>는, 인버터 28에 의해「L」레벨로 설정된다.
따라서, 데이터 판독시에는, 트랜지스터 27만이 온하여, 전원전압 VCC와 디지트선 DL<x>을 전기적으로 결합시킨다. 이것에 따라, 전술한 바와 같이 NAND 회로 24, 30 등의 출력신호는 「L」레벨이 되어 대응하는 워드선(WL)이 활성화된다. 이것에 따라 데이터 기록이 실행된다.
본 발명의 실시예 7의 변형예 1에 따른 행선택계 회로의 구성에 의해, 데이터 기록시에는 2개의 드라이버 트랜지스터를 동시에 온함으로써 충분한 기록전류를 디지트선에 공급하는 것이 가능하게 된다. 또한, 데이터 판독시에는 전류구동력이 낮은 트랜지스터만을 온함으로써 소비전력을 감소할 수 있다.
(실시예 7의 변형예 2)
도 27을 참조하면, 본 발명의 실시예 7의 변형예 2에 따른 행선택계 회로는, 도 23에 나타내는 행선택계 회로와 비교하여, 각 메모리 블록 MB에 대응하는 워드선(WL)을 구동하는 드라이버를 제외함과 동시에, 각 메모리 블록에 있어서, 워드선을 공유하고, 공유한 디지트선과 배선을 사용하여 전기적으로 결합한 점이 다르다.
도 28의 타이밍 차트를 사용하여, 본 발명의 실시예 7의 변형예 2에 따른 행선택계 회로의 동작에 대하여 설명한다.
데이터 기록에 대하여 설명한다. 데이터 기록시에, 로우디코더(100)에 유효한 로우 어드레스 RA가 입력된다. 다음에, 시각 T0에서, 라이트 인에이블 WE가 「H」레벨이 된다. OR 회로(29)의 OR 논리연산결과(「H」레벨)와 유효한 로우 어드레스 RA에 따라 로우디코더(100)는, 행선택신호 DSL<x>를 「H」레벨로 설정한다. 또한, NAND 회로 23은, 기록선택신호 DLW<x>를 「L」레벨로 설정한다. 따라서, 전술한 바와 같이, 트랜지스터 26이 온하고, 전원전압 VCC와 디지트선 DL<x>이 전기적으로 결합되어, 데이터 기록전류가 디지트선 DL<x>에 공급된다.
또한, 워드선 WL<x>은, 디지트선 DL<x>과 전기적으로 결합된 상태이고, 그 전위레벨은 중간전위로 설정된다. 따라서, 워드선 WL<x>과 전기적으로 결합된 각 메모리셀 MC의 트랜지스터는 온하지는 않고, 데이터의 판독은 실행되지 않는다.
다음에 데이터 판독에 대하여 설명한다. 로우디코더(100)에 유효한 로우 어드레스 RA가 입력된다. 다음에, 시각 T1에서, 리드인에이블 RE가 「H」레벨이 된다. OR 회로(29)의 OR 논리연산결과(「H」레벨)와 유효한 로우 어드레스 RA에 따라 로우디코더(100)는, 행선택신호 DSL<x>를 「H」레벨로 설정한다. 또한, 전술한 바와 같이, 라이트 인에이블 WE가 「L」레벨이 되므로 디지트선의 타단측은 개방상태가 된다. 즉, 디지트선은 신호선으로서 작용한다. NAND 회로 22는, 행선택신호 DSL<x>(「H」레벨) 및 라이트 인에이블 WE의 반전신호 /WE(「H」레벨)에 응답하여 판독선택신호 DLR<x>를 「L」레벨로 설정한다. 이것에 따라, 드라이버 트랜지스터 27이 온하여, 전원전압 VCC와 디지트선 DL<x>이 전기적으로 결합된다. 따라서, 디지트선과 전기적으로 결합된 워드선 WL<x>은, 활성화되어 「H」레벨로 설정된다. 이것에 의해 선택메모리셀에 대하여 데이터 판독이 실행된다.
따라서, 본 발명의 실시예 7의 변형예 2의 구성과 같이, 배선을 사용하여 디지트선과 워드선을 직접 전기적으로 결합시킴으로써, 워드선을 구동하는 회로의 부품수를 더 삭감할 수 있고, 레이아웃 면적을 축소할 수 있다.
(실시예 8)
상기한 실시예 6, 7 및 그 변형예에서는, 디지트선 및 워드선을 구동하는 회로의 부품수를 삭감하는 구성에 대하여 설명해 왔다.
본 발명의 실시예 8에서는, MTJ 메모리셀의 각각에 대하여, 데이터 기록에 대한 내성을 효율적으로 테스트하기 위한 구성에 대하여 설명한다. 이하에서는, 데이터 기록에 대한 내성을 평가하기 위한 동작테스트를 디스터브 시험이라 칭한다.
도 29를 참조하면, 본 발명의 실시예 8에 관한 행선택계 회로는, 로우디코더(100)와, 도 20에 나타내는 드라이버 대역 DRB0으로 치환되고, 메모리셀 행에 각각 대응하여 설치된 디지트선 DL<0>∼DL<x>을 구동하는 드라이버 대역 TDRB와, 드라이버 대역 DRBn을 포함한다. 또한, 메모리셀 열에 대응하여 비트선(BL)이 배치되고, 비트선전류 제어회로 400 및 410에 의해 비트선(BL)을 제어한다.
또한, 워드선(WL)을 구동하는 회로는, 도 21에서 설명한 구성과 동일하므로 본 실시예에서는 생략한다.
드라이버 대역 TDRB는, 디지트선 DL<0>∼DL<x>에 각각 대응하여 설치되는 드라이버 유닛 DRU<0>∼DRU<x>(이하, 총칭하여, 드라이버 유닛 DRU라고도 칭함)를 포함한다.
각 드라이버 유닛 DRU<0>∼DRU<x>는, 동일한 구성이므로 여기서는 대표적으로 드라이버 유닛 DRU<0>에 대하여 설명한다.
드라이버 유닛 DRU<0>는, NAND 회로(50, 51)와, 트랜지스터(52, 53)를 포함한다.
NAND 회로 51은, 행선택신호 DSL<0>과, 라이트 인에이블 WE와의 입력을 받아 그 NAND 논리연산결과를 트랜지스터 53의 게이트에 출력한다. NAND 회로 50은, 라이트 인에이블 WE와 테스트 모드 인에이블 TME의 입력을 받아 그 NAND 논리연산결과를 트랜지스터 52의 게이트에 출력한다. 트랜지스터 52는, 전원전압 VCC와 디지트선 DL<0>과의 사이에 배치되고, 그 게이트는 NAND 회로 51의 출력신호인 제어신호 DLT<0>의 입력을 받는다. 트랜지스터 53은, 전원전압 VCC와 디지트선 DL<0>과의 사이에 배치되고, 그 게이트는 NAND 회로 53의 출력신호인 기록선택신호 DLW<0>의 입력을 받는다. 여기서, 일예로서 트랜지스터 52, 53은, P채널 MOS 트랜지스터로 한다. 또한, 트랜지스터 52는, 트랜지스터 53보다도 전류구동력이 작은 트랜지스터로 한다.
도 30의 타이밍 차트를 사용하여, 본 발명의 실시예 8에 따른 행선택계 회로의 데이터 기록에 대하여 설명한다.
통상 동작시에 있어서는, 테스트 모드 인에이블 TME는「L」레벨로 설정되어 있다. 데이터 기록시에 있어서, 로우디코더(100)는, 로우 어드레스 RA의 입력에 응답하여 행선택신호 DSL<x>를 「H」레벨로 설정한다. 시각 T0에서, 라이트 인에이블 WE가 「H」레벨이 되어, 선택적으로 드라이버 유닛 DRU가 활성화된다. 예를 들면, 일예로서 행선택신호 DSL<0>이 로우 어드레스 RA에 따라「H」레벨이 되었다고 한다. 그렇다면, NAND 회로 31은, 라이트 인에이블 WE 및 행선택신호 DSL<0>에 따라 기록선택신호 DLW<0>를 「L」레벨로 설정한다. 이것에 따라, 트랜지스터 53이 온하여, 전원전압 VCC와 디지트선 DL<0>이 전기적으로 결합된다.
또한, 마지막 단의 드라이버 대역 DRBn은, 전술한 바와 같이 라이트 인에이블 WE에 의해 각 디지트선(DL)의 타단측과 접지전압(GND)을 전기적으로 결합한다. 이것에 의해 선택된 디지트선 DL<0>에 대하여 기록전류가 공급된다.
다음에 테스트 모드에 대하여 설명한다. 시각 T1에서 테스트 모드 인에이블 TME는「H」레벨로 설정된다. 또한 라이트 인에이블 WE도「H」레벨로 설정된다. 이것에 따라, 예를 들면 드라이버 유닛 DRU0에서의 NAND 회로 50은, 테스트 모드 인에이블 TME(「H」레벨) 및 라이트 인에이블 WE(「H」레벨)에 따라 제어신호 DLT<0>를 「L」레벨로 설정한다. 이것에 의해, 트랜지스터 52가 온하여, 전원전압 VCC와 디지트선 DL<0>이 전기적으로 결합된다. 다른 드라이버 유닛 DRU에 대해서도 마찬가지로, 전원전압 VCC와 디지트선 DL<x>이 전기적으로 결합된다. 그렇다면, 테스트 모드로 온하는 트랜지스터는, 통상의 드라이버 트랜지스터보다도 사이즈가 작기 때문에, 각 디지트선(DL)에 대하여 흐르는 데이터 기록전류, Ipt는, 통상 동작시의 데이터 기록전류에 비해 적다.
이 상태에서, 비트선전류 제어회로 400 및 410을 사용하여 선택비트선(BL)에 대하여 데이터 기록전류를 공급한다.
여기서, 각 디지트선에 흐르는 정규의 데이터 기록전류는, 비트선을 흐르는 데이터 기록전류와의 조합에 의해 도 47에 나타낸 아스테로이드 특성선의 외측의 영역에 해당하는 데이터 기록자계를 자기터널 접합부 MTJ에 인가 가능한 레벨로 설정된다. 한편, 테스트 모드에서의 중간적인 데이터 기록전류 Ipt와 비트선을 흐르는 정규의 데이터 기록전류와의 조합에 의해 자기터널 접합부 MTJ에 인가되는 데이터 기록자계는, 아스테로이드 특성선의 내측의 영역이 되도록 데이터 기록전류 Ipt의 레벨이 조정된다.
이와 같이, 디스터브 시험시에는, 이론적으로는 데이터 기록이 불능인 레벨의 중간적인 데이터 기록전류 Ipt를 흐르게 하여, 각 MTJ 메모리셀데이터의 기억데이터가 갱신되는지 어떤지를 체크함으로써, 각 MTJ 메모리셀에서의 데이터 기록에 대한 내성을 테스트한다. 즉 메모리셀의 디스터브 특성의 강약을 테스트한다.
그렇다면, 디스터브 특성이 약한 메모리셀은, 상기 디스터브 시험에 의해 유지데이터를 반전해 버린다. 이것에 의해, 디스터브 특성이 약한 불량 메모리셀을 검출할 수 있다.
본 발명의 실시예 8의 구성에 의해 동일열의 메모리셀에 대하여 병렬로 데이터 기록전류 Ipt를 흐르게 하여, 각 MTJ 메모리셀에서의 디스터브 시험을 실행할 수 있으므로, 테스트 시간을 단축할 수 있다.
(실시예 8의 변형예)
도 31을 참조하면, 본 발명의 실시예 8의 변형예에 따른 행선택계 회로는, 도 29에 나타내는 행선택계 회로와 비교하여, 외부전원전압의 공급을 받는 외부패드 PD0을 더 구비한 점이 다르다.
일예로서 드라이버 대역 TDRB에 포함되는 드라이버 유닛 DRU0은, 테스트시에 있어서, 외부에서 조정 가능한 전압의 공급을 받는 외부패드 PD0과 디지트선 DL<x>을 전기적으로 결합한다. 다른 드라이버 유닛에 대해서도 마찬가지이다.
따라서, 본 발명의 실시예 8의 변형예에 따른 행선택계 회로의 구성에 의해 테스트시에 있어서 외부패드에서 테스트용의 전원전압을 공급함으로써, 각 디지트선(DL)에 흐르는 데이터 기록전류 Ipt의 전류량을 조정할 수 있다.
이것에 따라, 데이터 기록전류 Ipt의 미세조정을 함으로써 더욱 정밀도가 높은 디스터브 시험을 실행하는 것이 가능하게 된다.
(실시예 9)
본 발명의 실시예 9에서는, 디지트선(DL) 및 디지트선(DL) 사이의 배선불량을 효율적으로 테스트하는 번인시험에도 대응 가능한 회로구성에 대하여 설명한다.
도 32를 참조하면, 본 실시예 9에 따른 행선택계 회로는, 로우디코더(100)와, 도 20에 나타내는 드라이버 대역 DRB0으로 치환되는 드라이버 대역 DRVB와, 외부패드 PD1, PD2를 포함한다. 또, 도 20에 표시되는 종단회로인 드라이버 대역 DRBn은 제거된다. 또한, 워드선을 구동하는 드라이버 대역 DRB1∼DRBn-1에 대해서는 도 21에서 설명한 구성과 동일한 구성이지만 본 실시예에서는 생략한다.
로우디코더(100)는, 로우 어드레스 RA와 라이트 인에이블 WE와의 입력을 받아 행선택결과인 행선택신호 DSL을 드라이버 대역 DRVB에 출력한다. 드라이버 대역 DRVB는, 로우디코더(100)로부터의 행선택결과에 따라 선택적으로 디지트선 DL<0>∼DL<n>을 전원전압 VCC와 전기적으로 결합함으로써 데이터 기록전류를 공급 한다.
드라이버 대역 DRVB는, 인버터 IV0∼IVn과, 트랜지스터 TR0∼TRn을 포함한다. 트랜지스터 TR0∼TRn은, 디지트선 DL<0>∼DL<n>에 각각 대응하여 전원전압 VCC와의 사이에 설치된다. 트랜지스터 TR0∼TRn의 게이트는, 인버터 IV0∼IVn을 통해 행선택신호 DSL<0>∼DSL<r1>의 입력을 받는다.
로우디코더(100) 및 드라이버 대역 DRVB에 배치된 각 회로 등은, 접지전압(GND)의 공급을 받는 공유의 외부패드 PD1과 전기적으로 결합되어 있다. 또한, 접지전압(GND)과 전기적으로 결합되는 각 디지트선(DL)의 타단측은, 외부패드 PD2와 전기적으로 결합된다. 즉, 각 디지트선(DL)의 타단측과 전기적으로 결합되는 접지전압(GND)과, 다른 회로에서 사용되는 접지전압(GND)이 2개의 외부패드를 사용하여 독립적으로 공급된다.
도 33의 타이밍 차트를 사용하여 본 발명의 실시예 9에 따른 행선택계 회로의 동작에 대하여 설명한다.
데이터 기록에 대하여 설명한다. 여기서는 대표적으로 디지트선 DL<1>이 선택된 경우에 대하여 설명한다.
데이터 기록시에, 시각 T0에서, 로우디코더(100)는, 유효한 로우 어드레스 RA의 입력 및「H」레벨로 설정된 라이트 인에이블 WE에 따라 행선택결과인 행선택신호 DSL<1>을 「H」레벨로 설정한다. 행선택신호 DSL<1>의 인버터 IV1를 통해 반전신호 /DSL<1>는「L」레벨로 설정된다. 이것에 응답하여 트랜지스터 TR1은, 전원전압 VCC와 디지트선 DL<1>을 전기적으로 결합한다. 또한, 통상시에 있어서는, 외부패드 PD2는, 접지전압 GND와 전기적으로 결합되어 있다. 이것에 의해 선택된 디지트선 DL<1>에 대하여 데이터 기록전류가 공급된다.
다음에 테스트 모드시에 대하여 설명한다. 테스트시에 있어서는, 시각 T1에서, 외부패드 PD2에 대하여 접지전압(GND) 대신에 고전압의 외부전원전압이 공급된다. 또한, 로우디코더(100)에는 유효한 로우 어드레스 RA는 입력되지 않고, 드라이버 대역 DRVB는 비활성화 상태이다. 각 디지트선(DL)의 타단측은 전부 공유한 외부패드 PD2와 전기적으로 결합되어 있으므로 각 디지트선(DL)은, 외부패드 PD2로부터 고전압이 인가된다. 이것에 의해 디지트선(DL)에 대하여 병렬로 고전압을 인가할 수 있고, 각 디지트선의 불량가속시험(소위 번인시험)을 실행할 수 있다. 또한, 병렬로 각 디지트선에 대하여 고전압을 인가하는 것이 가능하기 때문에 불량가속시험을 효율적으로 또한 단축하여 실행하는 것이 가능하게 된다.
또한, 본 실시예 9의 기초예에 따른 번인시험은, 후술하는 본 실시예 9의 변형예 1 및 변형예 2의 구성에서도 동일하게 적용 가능하다.
(실시예 9의 변형예 1)
도 34를 참조하면, 본 발명의 실시예 9의 변형예 1에 따른 행선택계 회로는, 도 32에 나타내는 행선택계 회로와 비교하여 드라이버 대역 DRVB를 DRVB＃으로 치환한 점이 다르다.
드라이버 대역 DRVB＃은, NOR 회로 NR0∼NRn과, 트랜지스터 TR0∼TRn을 포함한다.
트랜지스터 TR0∼TRn의 각각의 게이트는, NOR 회로 NR0∼NRn의 각각의 출력 신호를 받는다.
NOR 회로 NRx는, 대응하는 행선택신호 DSL<x>와 테스트 모드 인에이블 TME의 입력을 받아 그 NOR 논리연산결과를 제어신호 /DSL#로서 트랜지스터 TRx에 출력한다. 트랜지스터 TRx는, 제어신호/DSL#에 따라서 전원전압 VCC와 대응하는 디지트선 DL<x>을 전기적으로 결합시킨다. 다른 NOR 회로에 관해서도 동일하므로 그 설명은 반복하지 않는다.
도 35의 타이밍 차트를 사용하여 본 발명의 실시예 9의 변형예 1에 따른 행선택계 회로의 동작에 대하여 설명한다.
통상 동작시에 있어서는, 테스트 모드 인에이블 TME는, 「L」레벨로 설정된다. 따라서, 각 NOR 회로는, 행선택신호 DSL을 반전하는 인버터로서 기능한다. 따라서, 데이터 기록에 대해서는, 전술한 도 33의 타이밍 차트와 동일하므로 그 설명은 반복하지 않는다.
테스트 모드시에 있어서, 시각 T1에서 테스트 모드 인에이블 TME는, 「H」레벨로 설정된다. 이것에 응답하여 제어신호 /DSL#<0>∼/DSL#<n>는, 모두「L」레벨로 설정된다. 이것에 응답하여, 트랜지스터 TR0∼TRn이 병렬적으로 온하여, 전원전압 VCC와 각 디지트선 DL<0>∼DL<n>을 전기적으로 결합한다. 또한, 이 경우에서 패드 PD2는, 개방상태로 한다.
본 구성으로 함으로써, 외부패드 PD2에 대하여 테스트장치나 테스트환경의 제약에 의해 외부전원전압을 외부패드에 공급하는 구성이 곤란인 경우에서도 간편하게 테스트를 실행할 수 있다. 또한, 각 디지트선에 대하여 번인시험을 병렬적으 로 실행할 수 있으므로, 시험시간을 단축하는 것이 가능하다.
또한, 본 실시예 9의 변형예 1에 따른 번인시험은, 본 실시예 9의 구성에서도 동일하게 적용 가능하다.
(실시예 9의 변형예 2)
도 36을 참조하여, 본 발명의 실시예 9의 변형예 2에 따른 행선택계 회로는, 도 34에 나타내는 행선택계 회로와 비교하여, 드라이버 대역 DRVB＃을 드라이버 대역 DRVBa로 치환한 점이 다르다. 또한, 외부패드 PD3, PD4를 더 설치한 점이 다르다.
본 발명의 실시예 9의 변형예 2는, 테스트시에 짝수행번째의 디지트선과 홀수행번째의 디지트선을 독립적으로 제어하는 것을 목적으로 한다. 드라이버 대역 DRVBa는, 드라이버 대역 DRVB＃와 비교하여, 짝수행번째에 대응하는 NOR 회로 NR0, NR2···에 입력되는 테스트 모드 인에이블과 홀수행번째에 대응하는 NOR 회로 NR1, NR3···에 입력되는 테스트 모드 인에이블이 각각 독립적이라는 점에서 다르다. 구체적으로는 짝수행번째에 대응하는 NOR 회로 NR0, NR2···에 대해서는 테스트 모드 인에이블 TME_E의 입력을 받는다. 한편, 홀수행번째에 대응하는 NOR 회로 NR1, NR3···에 대해서는 테스트 모드 인에이블 TME_O의 입력을 받는다.
또한, 짝수행번째의 디지트선 DL<0>, DL<2>···의 타단측은 외부패드 PD4와 전기적으로 결합된다. 한편, 홀수행번째에 대응하는 디지트선 DL<1>, DL<3>···의 타단측에 대해서는 외부패드 PD3과 전기적으로 결합된다.
도 37의 타이밍 차트를 사용하여 본 발명의 실시예 9의 변형예 2에 따른 행 선택계 회로의 동작에 대하여 설명한다.
데이터 기록에 대해서는, 도 35에서 설명한 실시예 9의 변형예 1과 동일하므로 그 설명은 반복하지 않는다.
테스트시에 대하여 설명한다. 시각 T1에서 테스트 모드 인에이블 TME_O가 「H」레벨로 설정된다. 그렇다면, 이것에 응답하여 드라이버 대역 DRVBa 내의 홀수행번째에 대응하는 NOR 회로 NR1, NR3···의 출력신호는, 「L」레벨로 설정된다. 이것에 따라, 홀수행번째에 대응하는 트랜지스터 TR1, TR3···가 온하여 홀수행번째의 디지트선 DL<1>, DL<3>···과 전원전압 VCC를 전기적으로 결합한다. 또한, 외부패드 PD3은, 개방상태로 설정되어 있다. 이것에 의해, 홀수행번째와 짝수행번째와의 사이에 전압차를 생기게 하여, 디지트선(DL) 사이의 불량을 검출할 수 있다.
마찬가지로, 시각 T2에서, 테스트 모드 인에이블 TM_E를 「H」레벨로 설정한다. 그렇다면, 같이 짝수행번째의 디지트선 DL<0>, DL<2>···과 전원전압 VCC가 전기적으로 결합되고, 홀수행번째와 짝수행번째와의 사이에 전압차를 생기게 하여, 디지트선(DL) 사이의 프로세스 불량 등의 검출을 할 수 있다.
(실시예 9의 변형예 3)
도 38을 참조하면, 본 발명의 실시예 9의 변형예 3에 따른 행선택계 회로는, 도 34에 나타내는 실시예 9의 변형예 1의 행선택계 회로와 비교하여, 외부패드 PD2 대신에 접속제어회로 DRCT를 설치한 점이 다르다. 접속제어회로 DRCT는, 디지트선 DL<0>∼DL<n>에 각각 대응하여 설치되고, 접지전압 GND와의 사이의 전기적인 접속 을 제어하는 트랜지스터 GT0∼GTn을 포함한다. 여기서는 트랜지스터 GT0∼GTn은, 일예로서 N채널 MOS 트랜지스터로 한다.
각 트랜지스터 GT0∼GTn의 게이트는, 인버터(60)를 통해 테스트 모드 인에이블 TME의 반전신호 /TME의 입력을 받는다.
도 39의 타이밍 차트를 사용하여 본 발명의 실시예 9의 변형예 3에 따른 행선택계 회로의 동작에 대하여 설명한다.
데이터 기록에 대해서는, 전술한 실시예 9의 변형예 1과 동일하므로 그 설명은 반복하지 않는다.
테스트 모드시에, 시각 T1에서 테스트 모드 인에이블 TME가 「H」레벨로 설정된다. 이것에 응답하여 드라이버 대역 DRVB＃ 내에 포함되는 각 트랜지스터는 온하고, 대응하는 디지트선(DL)과 전원전압(VCC)을 전기적으로 결합한다. 한편, 접속제어회로 DRCT는, 테스트 모드 인에이블 TME가 「H」레벨이 되므로, 그 반전신호의 입력을 받아 접지전압(GND)과 대응하는 디지트선(DL)과의 전기적인 결합을 비접속으로 한다.
이것에 의해, 병렬로 각 디지트선(DL)과 전원전압(VCC)을 전기적으로 결합하여 번인시험을 실행할 수 있고, 테스트 시간을 단축할 수 있다.
본 발명의 실시예 9의 변형예 3의 행선택계 회로의 구성에 의해, 외부패드를 사용하지 않고 소위 번인시험을 실행할 수 있고, 외부패드의 수에 제한이 있는 디바이스에서도 범용할 수 있다.
(실시예 9의 변형예 4)
도 40을 참조하면, 본 발명의 실시예 9의 변형예 4에 따른 행선택계 회로는, 접속제어회로 DRCT를 DRCTa로 치환한 점이 다르다.
접속제어회로 DRCTa는, 트랜지스터 GT를 포함한다. 트랜지스터 GT는, 각 디지트선(DL)과 접지전압(GND)과의 전기적인 접속을 제어하고, 인버터(60)를 통해 테스트 모드 인에이블 TME의 반전신호 /TME의 입력을 받는다.
데이터 기록시 및 테스트시에서의 동작은 전술한 것과 동일하므로 그 설명은 반복하지 않는다.
본 구성으로 함으로써, 접지전압(GND)과 디지트선(DL)과의 접속을 제어하는 트랜지스터를 1개로 할 수 있고, 회로의 부품수를 삭감할 수 있다.
(실시예 9의 변형예 5)
도 41은, 본 발명의 실시예 9의 변형예 5에 따른 행선택계 회로의 개념도이다.
도 41을 참조하여, 본 발명의 실시예 9의 변형예 5에 따른 행선택계 회로는, 도 36에 나타내는 행선택계 회로와 비교하여, 외부패드 PD3, PD4와 치환하여 접속제어회로 DRCT＃을 설치한 점이 다르다.
접속제어회로 DRCT＃은, 디지트선 DL<0>∼DL<n>에 각각 대응하여 설치되고, 대응하는 디지트선과 접지전압(GND)과의 접속을 제어하는 트랜지스터 GT0∼GTn을 포함한다.
짝수행번째의 디지트선 DL<0>, DL<2>···에 대응하는 트랜지스터 GT0, GT2···의 게이트는 인버터 62를 통해 테스트 모드 인에이블 TME_E의 반전신호 /TME_E의 입력을 받는다. 한편, 홀수행번째의 디지트선 DL<1>, DL<3>···에 대응하는 트랜지스터 GT1, GT3의 게이트에 대해서는 인버터 61을 통해 테스트 모드 인에이블 TME_O의 반전신호 /TME_O의 입력을 받는다.
도 42의 타이밍 차트를 사용하여 본 발명의 실시예 9의 변형예 5에 따른 행선택계 회로의 동작에 대하여 설명한다.
데이터 기록시에 대해서는, 전술한 실시예 9의 변형예 1과 동일하므로 그 설명은 반복하지 않는다.
다음에 테스트시에 대하여 설명한다. 시각 T1에서 테스트 모드 인에이블 TME_O를 「H」레벨로 설정한다. 이것에 응답하여 홀수행번째의 디지트선(DL)과 전원전압(VCC)이 전기적으로 결합된다. 이것에 따라, 짝수행번째와 홀수행번째와의 디지트선의 사이에 전압차가 생겨, 디지트선 사이의 불량을 검출할 수 있다.
한편, 시각 T2에서 테스트 모드 인에이블 TME_E를 「H」레벨로 설정한다. 이것에 응답하여 짝수행번째의 디지트선(DL)과 전원전압(VCC)이 전기적으로 결합된다. 이것에 따라, 짝수행번째와 홀수행번째와의 디지트선 사이에 전압차가 생겨, 디지트선 사이의 불량을 검출할 수 있다.
본 발명의 실시예 9의 변형예 5의 행선택계 회로의 구성에 의해, 외부패드를 사용하지 않고 소위 번인시험을 실행할 수 있고, 외부패드의 수에 제한이 있는 디바이스에서도 범용할 수 있다.
(실시예 9의 변형예 6)
도 43을 참조하여 본 발명의 실시예 9의 변형예 6에 따른 행선택계 회로는, 도 41에 나타내는 행선택계 회로와 비교하여, 접속제어회로 DRCT＃을 접속제어회로 DRCTa＃으로 치환한 점이 다르다. 접속제어회로 DRCTa＃은, 트랜지스터 GTa와 트랜지스터 GTb를 포함한다.
트랜지스터 GTa는, 홀수행번째의 디지트선의 타단측의 각각과 접지전압(GND)과의 사이의 접속을 제어한다. 트랜지스터 GTb는, 짝수행번째의 디지트선과 접지전압(GND)과의 사이의 전기적인 접속을 제어한다.
트랜지스터 GTa는, 인버터 61을 통해 테스트 모드 인에이블 TME_O의 반전신호의 입력을 받아 홀수행번째의 디지트선과 접지전압(GND)과의 사이의 접속을 제어한다. 또한, 트랜지스터 GTb는, 인버터 62를 통해 테스트 모드 인에이블 TME_E의 반전신호의 입력을 받아 짝수행번째의 디지트선과 접지전압(GND)과의 사이의 접속을 제어한다.
통상의 데이터 기록시 및 테스트 모드시의 동작에 대해서는 동일하므로 그 설명은 반복하지 않는다.
본 발명의 실시예 9의 변형예 6에 따른 행선택계 회로의 구성에 의해, 상기한 실시예 9의 변형예 5보다도 더 부품수를 삭감할 수 있다.
본 발명의 박막자성체 기억장치는, 메모리 블록마다 분할하여 설정된 디지트선을 사용하여 데이터 기록대상의 메모리 블록으로 행선택결과를 전달할 수 있다. 따라서, 각 디지트선의 배선저항을 억제한 후에, 새롭게 행선택선을 배치하지 않고 데이터 기록대상의 메모리 블록에 있어서 선택적으로 데이터 기록전류를 흐르게 할 수 있다. 이 결과, 배선층의 증가를 방지하여, 제조프로세스의 번잡화를 회피할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 각 메모리 블록마다, 전단의 메모리 블록의 디지트선의 전압레벨에 따라 대응하는 워드선을 활성화시키는 워드선 드라이버를 설치한다. 이것에 따라, 행선택결과를 전달하기 위해 워드선과 독립적으로 설정되는 행선택선을 설치할 필요가 없고, 배선층의 증가를 방지하여, 제조프로세스의 번잡화를 회피할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 각 제1 드라이버 유닛은, 제1 및 제2 드라이버 트랜지스터를 포함하고, 데이터 기록시에 제1 드라이버 트랜지스터가 동작하여, 데이터 판독시에 제2 드라이버 트랜지스터가 동작한다. 또한, 제1 드라이버 트랜지스터는 제2 드라이버 트랜지스터보다도 전류구동력이 크다. 이것에 의해, 디지트선에 전류를 흐르게 할 필요가 없는 데이터 판독시에는, 전류구동력이 작은 드라이버 트랜지스터에 의해 디지트선을 구동하므로, 데이터 판독시에서의 소비전력을 감소할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 워드선을 분할하여 분할워드선을 설치하고, 그것을 구동하는 분할워드선 드라이버를 설치함으로써, 데이터 판독시에, 분할워드선의 배선길이가 짧아지는 것에 따른 신호의 인가시간이 단축되어, 데이터 판독시간을 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, I단의 메모리 블록의 데이터 판독 시에, 전단의 메모리 블록의 대응하는 디지트선의 전압레벨 및 메모리 블록선택결과에 따라 I단의 메모리 블록에 대응하는 워드선만을 활성화시킬 수 있다. 이것에 의해, 선택된 I단의 메모리 블록만으로, 데이터 판독시에서의 소비전력을 감소할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 테스트시에 있어서, 메모리 블록에 포함되는 모든 디지트선과 제1 전압이 전기적으로 접속되는 것에 의한 스트레스를 걸 수 있다. 따라서, 스트레스 인가에 의한 디지트선의 불량을 검출함과 동시에, 테스트 시간도 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 테스트시에 있어서, 제1 테스트신호에 따라 짝수행에 대응하는 제1 그룹이 속하는 디지트선과 제1 전압을 전기적으로 접속하고, 제2 테스트신호에 따라 홀수행에 대응하는 제2 그룹에 속하는 디지트선과 제1 전압을 전기적으로 접속한다. 따라서, 제1 및 제2 테스트신호를 사용하여 독립적으로, 짝수행과 홀수행의 디지트선에 대하여 스트레스를 걸 수 있으므로, 짝수행 및 홀수행의 디지트선 사이의 불량을 검출함과 동시에 테스트 시간을 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 데이터 판독시에 있어서, 구동부는, 동일 행의 디지트선의 전압레벨에 따라 대응하는 워드선을 활성화시킨다. 즉, 데이터 판독시에 디지트선이 워드선의 활성화를 지시하는 신호선으로서 작용한다. 이것에 의해 배선층의 증가를 방지하여, 제조프로세스의 번잡화를 회피할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 데이터 판독시 및 데이터 기록시에 있어서 제1 전압을 대응하는 디지트선에 구동하는 구동력이 각각 다르다. 이것에 따라, 데이터 판독시와 데이터 기록시에 대응하는 디지트선에 제1 전압을 구동하는 구동력을 독립적으로 제어할 수 있어, 제어성의 자유도가 향상한다.
또한, 본 발명의 박막자성체 기억장치는, 데이터 기록시는 제1 및 제2 드라이버 트랜지스터를 동시에 구동하고, 데이터 판독시는 제2 드라이버 트랜지스터만을 구동한다. 이것에 의해, 데이터 기록시에는 충분한 데이터 기록전류를 공급할 수 있어, 정밀도가 높은 데이터 기록을 실행할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 복수의 디지트선에 각각 대응하여 설치되어, 제1 데이터 기록전류를 공급하는 복수의 전류공급회로를 설치한다. 각 전류공급회로는, 테스트시에 데이터 기록시보다도 적은 데이터 기록전류를 공급한다. 또한, 테스트시에 복수의 비트선 중 1개에 제2 데이터 기록전류를 공급한다. 즉, 통상시보다도 적은 제1 데이터 기록전류를 디지트선에 공급하여, 제2 데이터 기록전류를 비트선에 공급한다. 따라서, 제1 및 제2 데이터 기록전류에 의해 생기는 자계를 사용하여 행하는 소위 디스터브 시험을 메모리셀 열에 대하여 병렬로 실행할 수 있다. 이것에 의해, 테스트 시간을 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 각 전류공급회로에서, 제1 및 제2 드라이버 트랜지스터를 포함하고, 데이터 기록시에 제1 드라이버 트랜지스터는, 제1 전압과 대응하는 디지트선을 접속하며, 테스트시에 제2 드라이버 트랜지스터는, 제3의 전압과 대응하는 디지트선을 접속한다. 따라서, 데이터 기록시와 테스트시에 접속되는 전압이 다르므로 제1 데이터 기록전류의 전류량의 미세조정을 시행 할 수 있다. 따라서, 정밀도가 높은 테스트를 실행할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 복수의 디지트선에 각각 대응하여 설치되고, 일단측과 제1 전압과의 사이의 접속을 제어하는 복수의 드라이버 유닛과, 타단측과 접속되는 제1 외부패드를 포함한다. 테스트시에 제1 외부패드에 공급되는 전압은, 제2 전압과는 다르다. 이것에 따라, 제1 외부패드에 대하여 전압레벨이 높은 고정전압을 공급함으로써, 각 디지트선의 타단측으로부터 고정전압을 병렬로 인가할 수 있다. 따라서, 전류선인 디지트선에 대하여 충분한 번인시험을 실행할 수 있음과 동시에, 소위 번인시험의 시험시간도 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 복수의 디지트선에 각각 대응하여 설치되고, 일단측과 제1 전압과의 사이의 접속을 제어하는 복수의 드라이버 유닛과, 타단측과 접속되는 외부패드를 포함한다. 테스트시에 각 드라이버 유닛은, 디지트선의 일단측과 제1 전압과의 사이를 접속하고, 외부패드는, 개방상태로 설정한다. 이것에 따라, 각 디지트선의 일단측으로부터 제1 전압을 병렬로 인가할 수 있다. 따라서, 전류선인 디지트선에 대하여 충분한 번인시험을 실행할 수 있음과 동시에, 소위 번인시험의 시험시간도 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 복수의 드라이버 유닛은, 짝수행에 대응하여 설치되는 제1 그룹과, 홀수행에 대응하여 설치되는 제2 그룹으로 분할된다. 또한, 제1 및 제2 그룹에 각각 대응하여 설치되는 제1 및 제2 서브패드를 포함한다. 이것에 따라, 어느 한쪽의 서브패드에 제2 전압과 다른 전압을 공급함으로써, 짝수행 및 홀수행의 사이에 스트레스를 걸 수 있고, 디지트선 사이의 불량을 검출함과 동시에, 병렬로 스트레스를 걸 수 있으므로 테스트 시간을 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 복수의 디지트선에 각각 대응하여 설치되고, 일단측과 제1 전압과의 사이의 접속을 제어하는 복수의 드라이버 유닛과, 타단측과 제2 전압과의 접속을 제어하는 접속제어회로를 포함한다. 테스트시에, 복수의 드라이버 유닛은, 테스트신호에 응답하여 대응하는 디지트선의 일단측과 제1 전압을 접속한다. 또한, 접속제어회로는, 타단측과 제2 전압을 비접속으로 설정한다. 이것에 의해, 테스트시에 병렬로 제1 전압을 인가할 수 있어 충분한 번인시험을 실행할 수 있음과 동시에, 소위 번인시험의 시험시간도 단축할 수 있다.
또한, 본 발명의 박막자성체 기억장치는, 복수의 디지트선이 짝수행에 대응하여 설치되는 제1 그룹과 홀수행에 대응하여 설치되는 제2 그룹으로 분할된다. 제1 서브테스트 신호에 따라 제1 그룹에 속하는 디지트선과 제2 전압이 비접속이 된다. 또한, 제2 서브테스트 신호에 따라서 제2 그룹에 속하는 디지트선과 제2 전압이 비접속이 된다. 이것에 의해, 제1 및 제2 서브테스트 신호에 따라 제1 및 제2 그룹 중 어느 한쪽에만 제1 전압을 인가할 수 있다. 이것에 따라, 짝수행 및 홀수행의 사이에 스트레스를 걸 수 있어, 디지트선 사이의 불량을 검출함과 동시에, 병렬로 스트레스를 걸 수 있으므로 테스트 시간을 단축할 수 있다.

Claims (5)

  1. 행렬형으로 배치된 복수의 자성체 메모리셀을 구비하고,
    상기 복수의 자성체 메모리셀은, 메모리셀 행을 공유하도록 행방향을 따라 제1단으로부터 제N단의 N개(N:자연수)의 메모리 블록으로 분할되며,
    각 상기 메모리 블록에 있어서,
    상기 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록시에 선택된 자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 하기 위한 복수의 디지트선과,
    상기 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어하기 위한 복수의 제1 드라이버 유닛과,
    상기 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 상기 대응하는 디지트선의 타단측과 제2 전압과의 사이의 접속을 제어하기 위한 복수의 제2 드라이버 유닛을 더 구비하고,
    상기 데이터 기록시에 있어서, 상기 제1단의 메모리 블록에 대응하는 각 상기 제1 드라이버 유닛은, 행선택 결과에 따라 대응하는 디지트선의 상기 일단측을 상기 제1 전압과 접속하며,
    상기 데이터 기록시에 있어서, 상기 선택 자성체 메모리셀을 포함하는 제I단(I : I≤N의 자연수)의 메모리 블록에 대응하는 각 상기 제2 드라이버 유닛은, 상기 N개의 메모리 블록의 선택결과에 따라 대응하는 디지트선의 상기 타단측을 상기 제2 전압과 접속하고,
    상기 데이터 기록시에 있어서, I≥2일 때는, 상기 제2단으로부터 제I단의 메모리 블록의 각각에 대응하는 각 상기 제1 드라이버 유닛은 전단의 메모리 블록내의 동일 메모리셀 행의 디지트선의 전압레벨에 따라 대응하는 디지트선의 상기 일단측을 상기 제1 전압과 접속하며,
    상기 데이터 기록시에 있어서, I≥2일 때는, 상기 제I단으로부터 제(I-1)단의 메모리 블록에 대응하는 각 상기 제2 드라이버 유닛은 상기 N개의 메모리 블록의 선택결과 따라 대응하는 디지트선의 상기 타단측을 상기 제2 전압과 비접속으로 하는 것을 특징으로 하는 박막자성체 기억장치.
  2. 행렬형으로 배치된 복수의 자성체 메모리셀과,
    상기 메모리셀행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택 자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 하기 위한 복수의 데지트선과,
    상기 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어하기 위한 복수의 제1 드라이버 유닛과,
    상기 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 상기 대응하는 디지트선의 타단측과 제2 전압과의 사이의 접속을 제어하기 위한 복수의 제2 드라이버 유닛과,
    상기 메모리셀 행에 각각 대응하여 설치되는 복수의 워드선과,
    상기 복수의 워드선에 각각 대응하여 실치되고, 각각이 동일행의 디지트선의 전압레벨에 따라 대응하는 워드선을 활성화시키는 복수의 구동부를 구비하고,
    데이터 기록시에 있어서, 각 상기 제1 드라이버 유닛은, 행선택 결과에 따라 상기 대응하는 디지트선의 일단측과 상기 제1 전압을 접속하고, 각 상기 제2 드라이버 유닛은 상기 대응하는 디지트선의 타단측과 상기 제2 전압을 접속하며,
    데이터 판독시에 있어서, 각 상기 제1 드라이버 유닛은, 행선택 결과에 따라 상기 대응하는 디지트선의 일단측과 상기 제1 전압을 접속하고, 각 상기 제2 드라이버 유닛은, 상기 대응하는 디지트선의 타단측과 상기 제2 전압을 비접속으로 하는 것을 특징으로 하는 박막자성체 기억장치.
  3. 행렬형으로 배치된 복수의 자성체 메모리셀과,
    메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택자성체 메모리셀에 대하여 제1 데이터 기록전류를 선택적으로 흐르게 하기 위한 복수의 디지트선과,
    메모리셀 열에 각각 대응하여 설치되고, 상기 데이터 기록대상으로 선택된 자성체 메모리셀에 대하여 제2 데이터 기록전류를 선택적으로 흐르게 하기 위한 복 수의 비트선과,
    상기 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 대응하는 디지트선으로의 상기 제1 데이터 기록전류의 공급을 제어하기 위한 복수의 전류공급회로를 구비하고,
    데이터 기록시에 있어서, 각 상기 전류공급회로는 행선택 결과에 따라 상기 대응하는 디지트선에 상기 제1 데이터 기록전류를 공급하며,
    테스트시에 있어서, 각 상기 전류공급회로는 상기 데이터 기록시보다도 작은 상기 제1 데이터 기록전류를 공급하고,
    상기 테스트시에 상기 복수의 비트선중의 적어도 1개는, 상기 제2 데이터 기록전류의 공급을 받는 것을 특징으로 하는 박막자성체 기억장치.
  4. 행렬형으로 배치된 복수의 자성체 메모리셀과,
    상기 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 하기 위한 복수의 디지트선과,
    상기 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 행선택 결과에 따라 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어하기 위한 복수의 드라이버 유닛과,
    각 상기 대응하는 디지트선의 타단측과 전기적으로 접속되는 제1 외부패드 와,
    상기 복수의 디지트선 이외의 내부회로와 전기적으로 접속되고, 제2 전압의 공급을 받는 제2 외부패드를 구비하고,
    통상 동작시에 있어서, 상기 제1 외부패드는, 상기 제2 전압과 접속되고, 테스트시에서의 상기 제1 외부패드의 접속상태는 상기 통상 동작시와 다른 것을 특징으로 하는 박막자성체 기억장치.
  5. 행렬형으로 배치된 복수의 자성체 메모리셀과,
    상기 메모리셀 행에 각각 대응하여 설치되고, 데이터 기록대상으로 선택된 선택 자성체 메모리셀에 대하여 데이터 기록자계를 생기게 하는 데이터 기록전류를 선택적으로 흐르게 하기 위한 복수의 디지트선과,
    상기 복수의 디지트선에 각각 대응하여 설치되고, 각각이, 데이터 기록시에 행선택 결과에 따라 활성화되어 대응하는 디지트선의 일단측과 제1 전압과의 사이의 접속을 제어하기 위한 복수의 드라이버 유닛과,
    상기 복수의 디지트선의 타단측과 제2 전압과의 접속을 제어하는 접속제어회로를 구비하고,
    통상 동작시에 있어서, 상기 접속제어회로는, 상기 복수의 디지트선의 타단측과 제2 전압을 전기적으로 접속하며,
    테스트시에 있어서, 각 상기 드라이버 유닛은, 테스트 신호에 따라 상기 대 응하는 디지트선의 일단측과 상기 제1 전압을 접속하고, 상기 접속제어회로는, 상기 테스트 신호에 응답하여 상기 복수의 디지트선의 타단측과 상기 제2 전압을 비접속으로 하는 것을 특징으로 하는 박막자성체 기억장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023727B2 (en) * 2000-06-15 2006-04-04 Pageant Technologies, Inc. Non-volatile ferromagnetic memory having sensor circuitry shared with its state change circuitry
US6822891B1 (en) * 2003-06-16 2004-11-23 Kabushiki Kaisha Toshiba Ferroelectric memory device
US7142442B1 (en) 2004-03-08 2006-11-28 Xilinx, Inc. Segmented dataline scheme in a memory with enhanced full fault coverage memory cell testability
KR100735748B1 (ko) * 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
JP5101084B2 (ja) * 2005-11-09 2012-12-19 三星電子株式会社 磁気メモリセルアレイ素子
KR100735750B1 (ko) 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
US8120976B2 (en) * 2006-08-28 2012-02-21 Samsung Electronics Co., Ltd. Line defect detection circuit for detecting weak line
JP2009134794A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置
JP5315940B2 (ja) * 2008-11-06 2013-10-16 日本電気株式会社 磁気ランダムアクセスメモリ
WO2010125941A1 (ja) * 2009-04-28 2010-11-04 日本電気株式会社 磁気抵抗記憶装置のスクリーニング方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US226818A (en) * 1880-04-20 Eeastus woodwaed and matthias beook
US26997A (en) * 1860-01-31 Brick-machine
US4985473A (en) * 1980-05-20 1991-01-15 Minnesota Mining And Manufacturing Company Compositions for providing abherent coatings
US4567073A (en) * 1982-07-02 1986-01-28 Minnesota Mining And Manufacturing Company Composite low surface energy liner of perfluoropolyether
EP0186033B1 (en) * 1984-12-12 1992-08-19 Daikin Industries, Limited A material for contact lenses
IT1185520B (it) * 1985-02-22 1987-11-12 Montefluos Spa Poliacrilati e poliacrilammidi fluorurati a grado di reticolazione controllato e loro procedimento di preparazione
EP0247489B1 (en) * 1986-05-28 1993-08-25 Daikin Industries, Limited Fluorine containing water and oil repellent composition
US4957985A (en) * 1986-12-29 1990-09-18 Mitsui Petrochemical Industries, Ltd. Fluorine-substituted hydrocarbon group grafted (meth)acrylate polymers
EP0357051A3 (en) * 1988-08-30 1990-08-01 OMRON Corporation Contactless switch
US4929692A (en) * 1989-01-11 1990-05-29 Ciba-Geigy Corporation Crosslinked copolymers and ophthalmic devices made from vinylic macromers containing perfluoropolyalkyl ether and polyalkyl ether segments and minor amounts of vinylic comonomers
US5126971A (en) * 1989-12-22 1992-06-30 Magnex Corporation Thin film magnetic core memory and method of making same
CN1069595A (zh) * 1991-08-15 1993-03-03 马格涅斯公司 薄膜磁芯存储器及其制造方法
IT1290462B1 (it) * 1997-04-08 1998-12-03 Ausimont Spa Polimeri idrogenati modificati
US6589650B1 (en) * 2000-08-07 2003-07-08 3M Innovative Properties Company Microscope cover slip materials
US6238798B1 (en) * 1999-02-22 2001-05-29 3M Innovative Properties Company Ceramer composition and composite comprising free radically curable fluorochemical component
IT1312344B1 (it) * 1999-06-03 2002-04-15 Ausimont Spa Composizioni per film a basso indice di rifrazione.
US6272041B1 (en) 2000-08-28 2001-08-07 Motorola, Inc. MTJ MRAM parallel-parallel architecture
US6646911B2 (en) * 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
JP2003196973A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2003208796A (ja) * 2002-01-15 2003-07-25 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2003346474A (ja) * 2002-03-19 2003-12-05 Mitsubishi Electric Corp 薄膜磁性体記憶装置

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