JP2003297070A - 薄膜磁性体記憶装置 - Google Patents

薄膜磁性体記憶装置

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Abstract

(57)【要約】 【課題】 メモリアレイを複数のメモリブロックに分割
した場合において、各メモリブロックの信号線等を駆動
する回路帯の面積を縮小する薄膜磁性体記憶装置を提供
する。 【解決手段】 第１段〜第Ｎ段のＮ個の分割されたメモ
リブロック毎に、各メモリブロックに含まれる複数のデ
ジット線の一端および他端にそれぞれ対応して設けられ
る複数の第１および第２のドライバユニットを配置す
る。選択メモリブロック以前の各第１のドライバユニッ
トは、前段のメモリブロックの同一行のデジット線の電
圧レベルに応じて対応するデジット線と第１の電圧とを
接続する。また、選択メモリブロックの第２のドライバ
ユニットは対応するデジット線と第２の電圧とを接続し
てデータ書込電流を供給する。つまり、選択メモリブロ
ック以前のデジット線を電流線ではなく信号線として用
いて回路帯の面積を縮小する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を有するメモリセルを
備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。
【０００３】特に、近年では磁気トンネル接合を利用し
た薄膜磁性体であるトンネル磁気抵抗素子をメモリセル
に用いることによって、ＭＲＡＭデバイスの性能が飛躍
的に進歩することが発表されている。磁気トンネル接合
を有するメモリセルを備えたＭＲＡＭデバイスについて
は、“A 10ns Read and Write Non-Volatile MemoryArr
ay Using a Magnetic Tunnel Junction and FET Switch
in each Cell", ISSCC Digest of Technical Papers,
TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magn
etic Tunnel Junction Elements", ISSCC Digest of Te
chnical Papers, TA7.3, Feb. 2000.、および“A 256kb
3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", IS
SCC Digest of Technical Papers, TA7.6, Feb. 2001.
等の技術文献に開示されている。
【０００４】図４４は、磁気トンネル接合部を有するメ
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。
【０００５】図４４を参照して、ＭＴＪメモリセルは、
記憶データレベルに応じて電気抵抗が変化するトンネル
磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵
抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成す
るためのアクセス素子ＡＴＲとを備える。アクセス素子
ＡＴＲは、代表的には電界効果型トランジスタで形成さ
れるので、以下においては、アクセス素子ＡＴＲをアク
セストランジスタＡＴＲとも称する。アクセストランジ
スタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと直列に接
続される。
【０００６】ＭＴＪメモリセルに対して、データ書込を
指示するためのデジット線ＤＬと、データ読出を実行す
るためのワード線ＷＬと、データ読出およびデータ書込
において、記憶データのデータレベルに対応した電気信
号を伝達するためのデータ線であるビット線ＢＬとが配
置される。
【０００７】図４５は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図４５を参照して、
トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化
方向を有する強磁性体層（以下、単に「固定磁化層」と
も称する）ＦＬと、外部かの印加磁界に応じた方向に磁
化される強磁性体層（以下、単に「自由磁化層」とも称
する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化
層ＶＬの間には、絶縁体膜で形成されるトンネルバリア
（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、
書込まれる記憶データのレベルに応じて、固定磁化層Ｆ
Ｌと同一方向または固定磁化層ＦＬと反対方向に磁化さ
れる。これらの固定磁化層ＦＬ、トンネルバリアＴＢお
よび自由磁化層ＶＬによって、磁気トンネル接合が形成
される。
【０００８】データ読出時においては、ワード線ＷＬの
活性化に応じてアクセストランジスタＡＴＲがターンオ
ンして、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬ
と接地電圧ＧＮＤとの間に接続される。これにより、ト
ンネル磁気抵抗素子ＴＭＲの両端にビット線電圧に応じ
たバイアス電圧が印加されて、トンネル膜にトンネル電
流が流される。このようなトンネル電流を用いることに
よって、データ読出時に、ビット線ＢＬ〜トンネル磁気
抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電
圧ＧＮＤの電流経路にセンス電流を流すことができる。
【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層
ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行で
ある場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反
対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】したがって、自由磁化層ＶＬを記憶データ
に応じた方向に磁化すれば、センス電流Ｉｓによってト
ンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶デ
ータレベルに応じて異なる。したがって、たとえばビッ
ト線ＢＬを一定電圧にプリチャージした後に、トンネル
磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット
線ＢＬの電圧を検知することによって、ＭＴＪメモリセ
ルの記憶データを読出すことができる。
【００１１】図４６は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
【００１２】図４６を参照して、データ書込時において
は、ワード線ＷＬが非活性化され、アクセストランジス
タＡＴＲはターンオフされる。この状態で、自由磁化層
ＶＬを書込データに応じた方向に磁化するためのデータ
書込電流が、デジット線ＤＬおよびビット線ＢＬにそれ
ぞれ流される。
【００１３】図４７は、データ書込時におけるデータ書
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
【００１４】図４７を参照して、横軸Ｈ（ＥＡ）は、ト
ンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて
磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界
を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにお
いて磁化困難軸（ＨＡ：HardAxis）方向に作用する磁界
を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線
ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によっ
て生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
【００１６】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
【００１７】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
【００１８】図４７に示した例のようにデータ書込時の
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはデジット線ＤＬを流されるデータ書込電流
の値が設計される。一般的に、データ書込磁界ＨWRは、
磁化方向の切換えに必要なスイッチング磁界ＨSWと、マ
ージン分ΔＨとの和で示される。すなわち、Ｈ WR＝ＨSW
＋ΔＨで示される。
【００１９】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、デジット線ＤＬとビット線ＢＬとの両方に所定レ
ベル以上のデータ書込電流を流す必要がある。これによ
り、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬ
は、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向き
に応じて、固定磁化層ＦＬと平行もしくは、反対（反平
行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに
一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの
記憶データは、新たなデータ書込が実行されるまでの間
不揮発的に保持される。
【００２０】このようにトンネル磁気抵抗素子ＴＭＲ
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
【００２１】
【発明が解決しようとする課題】図４８は、ＭＴＪメモ
リセルＭＣを行列状に集積配置したＭＲＡＭデバイス１
０の全体構成図である。
【００２２】図４８を参照して、ＭＲＡＭデバイス１０
においては、Ｎ個に分割されたメモリブロックＭＢ０〜
ＭＢｎ−１（ｎ：自然数）（以下、総称して、メモリブ
ロックＭＢとも称する。）が設けられている。
【００２３】各メモリブロックＭＢは、メモリセル行に
対応して設けられたワード線ＷＬとデジット線ＤＬおよ
びメモリセル列に対応して設けられたビット線ＢＬとを
含む。
【００２４】大容量メモリアレイの場合、行列状に集積
配置されたＭＴＪメモリセルＭＣを含むメモリアレイを
機能および用途に応じて複数のメモリブロックに分割す
る構成が一般的である。
【００２５】このようにして、複数のメモリブロックに
分割したレイアウト構成をとった場合、各メモリブロッ
クＭＢ毎にデジット線等を駆動するＤＬ／ＷＬドライバ
帯を配置することが必要となる。さらに、各ＤＬ／ＷＬ
ドライバ帯毎にロウデコーダ１１０を配置して各ＤＬ／
ＷＬドライバ帯を制御する構成をとる必要がある。
【００２６】図４９は、各ＤＬ／ＷＬドライバ帯毎にロ
ウデコーダ１１０を設けた行選択系回路の概念図であ
る。
【００２７】ここでは、メモリブロックＭＢ０およびＭ
Ｂ１について代表して説明するが、その他のメモリブロ
ックＭＢ２〜ＭＢｎ−１についても同様でありその説明
は繰り返さない。
【００２８】図４９を参照して、メモリブロックＭＢ０
およびＭＢ１にそれぞれ対応するＤＬ／ＷＬドライバ帯
ＤＷＧ０およびＤＷＧ１は、各デジット線ＤＬに対する
データ書込電流の供給を制御するためのデジット線ドラ
イバＤＬＤ０およびＤＬＤ１をそれぞれ含む。また、各
メモリブロックＭＢに対応してロウデコーダ１１０が設
けられる。
【００２９】ロウアドレスＲＡおよびライトイネーブル
ＷＥに基づくロウデコーダ１１０の行選択結果である出
力信号およびメモリブロックＭＢを選択するブロック選
択信号ＤＬＢＳ０に応じて、メモリブロックＭＢ０に含
まれるデジット線ＤＬが選択的に活性化される。また、
同様にロウデコーダ１１０の出力信号およびブロック選
択信号ＤＬＢＳ１に応じて、メモリブロックＭＢ１に含
まれるデジット線ＤＬが選択的に活性化される。
【００３０】このような構成とした場合、各ＤＬ／ＷＬ
ドライバ帯毎にロウデコーダ１１０を配置する必要があ
るため、各ロウデコーダ分の面積が必要となりＭＲＡＭ
デバイスの面積が増大するという問題が生じる。
【００３１】また、別の問題点は、上述したようにＭＴ
ＪメモリセルＭＣは、ビット線ＢＬおよびデジットＤＬ
をそれぞれ流れる電流によって生じる２つの磁界に応じ
てデータ書込が実行される。すなわち、選択したメモリ
セルにデータ書込を実行する場合、選択したデジット線
ＤＬおよびビット線ＢＬに電流が供給される。この際、
選択したデジット線ＤＬに隣接するデジット線にも漏れ
磁界が印可される。隣接するデジット線および選択した
ビット線ＢＬに対応する隣接するメモリセルには、理論
的には、図４７に示したアステロイド特性線の内側の領
域に従う磁界が印可される。したがって、ディスターブ
特性の強い通常のメモリセルは、データ誤書込が生じる
ことはないが、ディスターブ特性の弱いメモリセルの場
合には、データ誤書込が生じる場合があり、予めかかる
ディスターブ特性の弱い不良メモリセルを除去する必要
がある。
【００３２】かかる不良メモリセルを除去するためにデ
ジット線１本ずつに対して電流を流して試験する必要が
ある。以下、かかるデータ誤書込に対する耐性を評価す
るための動作テストをディスターブ試験と称する。これ
に伴い、このディスターブ試験の試験時間が長時間掛か
るという問題がある。
【００３３】また、さらに別の問題点は、上述したよう
にデジット線ＤＬはメモリセル列に対応して設けられる
がデジット線ＤＬ間の配線ピッチは、メモリセルのレイ
アウトピッチとほぼ同じ間隔で配置される。メモリセル
の微細化が進むにデジット線ＤＬ間の配線ピッチも小さ
くなり、デジット線ＤＬ間の不良による歩留りや信頼性
の低下が問題となる。このためにデジット線ＤＬ間のバ
ーンイン試験が必要となるが、デジット線ＤＬは電流線
であるためデジット線間ＤＬおよび他の配線層の信号線
やコンタクト等と十分な電圧差をつけることができず、
デジット線を駆動する電圧を昇圧した場合であっても、
十分なバーンイン試験を実行することができないという
問題がある。
【００３４】本発明の目的は、メモリアレイを複数のメ
モリブロックに分割した場合において、メモリブロック
毎に設けられる信号線等を駆動する回路帯の面積を縮小
する薄膜磁性体記憶装置を提供することである。
【００３５】本発明の別の目的は、ディスターブ特性の
弱い不良メモリセルを除去するためのディスターブ試験
の試験時間を短縮することができる薄膜磁性体記憶装置
を提供することである。
【００３６】本発明のさらに別の目的は、電流線である
デジット線に対して十分なバーンイン試験を実行するこ
とができる薄膜磁性体記憶装置を提供することである。
【００３７】
【課題を解決するための手段】本発明のある局面に従う
薄膜磁性体記憶装置は、行列状に配置された複数の磁性
体メモリセルを備え、複数の磁性体メモリセルは、メモ
リセル行を共有するように行方向に沿って第１段から第
Ｎ段のＮ個（Ｎ：自然数）のメモリブロックに分割さ
れ、各メモリブロックにおいて、メモリセル行にそれぞ
れ対応して設けられ、データ書込対象に選択された選択
磁性体メモリセルに対してデータ書込磁界を生じさせる
データ書込電流を選択的に流すための複数のデジット線
と、複数のデジット線にそれぞれ対応して設けられ、各
々が、対応するデジット線の一端側と第１の電圧との間
の接続を制御するための複数の第１のドライバユニット
と、複数のデジット線にそれぞれ対応して設けられ、各
々が、対応するデジット線の他端側と第２の電圧との間
の接続を制御するための複数の第２のドライバユニット
とをさらに備え、データ書込時において第１段のメモリ
ブロックに対応する各第１のドライバユニットは、行選
択結果に応じて対応するデジット線の一端側を第１の電
圧と接続し、データ書込時において、選択磁性体メモリ
セルを含む第Ｉ段（Ｉ：Ｉ≦Ｎの自然数）のメモリブロ
ックに対応する各第２のドライバユニットは、複数のメ
モリブロックの選択結果に応じて、対応するデジット線
の他端側を第２の電圧と接続し、データ書込時におい
て、Ｉ≧２のときは、第２段から第Ｉ段のメモリブロッ
クの各々に対応する各第１のドライバユニットは、前段
のメモリブロック内の同一メモリセル行のデジット線の
電圧レベルに応じて、対応するデジット線の一端側を第
１の電圧と接続し、データ書込時において、Ｉ≧２のと
きは、第１段から第（Ｉ−１）段のメモリブロックに対
応する各第２のドライバユニットは、複数のメモリブロ
ックの選択結果に応じて、対応するデジット線の他端側
を第２の電圧と非接続にする。
【００３８】好ましくは、データ書込時において、第
（Ｉ＋１）段から第Ｎ段のメモリブロックの各々に対応
する各第２のドライバユニットは、対応するデジット線
の他端側を第２の電圧と接続する。
【００３９】好ましくは、第１の電圧は、第２の電圧よ
りも高く、各メモリブロックにおいて、各第１のドライ
バユニットは、第１の電圧および対応するデジット線の
他端側との間に電気的に結合されるＰチャネル電界効果
型トランジスタを含み、各第２のドライバユニットは、
第２の電圧および対応するデジット線の他端側との間に
電気的に結合されるＮチャネル電界効果型トランジスタ
を含む。
【００４０】好ましくは、第２の電圧は、第１の電圧よ
りも高く、各メモリブロックにおいて、各第１のドライ
バユニットは、第１の電圧および対応するデジット線の
他端側との間に電気的に結合されるＮチャネル電界効果
型トランジスタを含み、各第２のドライバユニットは、
第２の電圧および対応するデジット線の他端側との間に
電気的に結合されるＰチャネル電界効果型トランジスタ
を含む。
【００４１】好ましくは、メモリブロック毎に独立に、
メモリセル行にそれぞれ対応して設けられ、データ読出
時において行選択を実行するための複数のワード線と、
複数のワード線にそれぞれ対応して設けられ、各々が対
応するワード線を活性化させるための複数のワード線ド
ライバとをさらに備え、データ読出時に、Ｎ個のメモリ
ブロックのうちの第Ｉ段（Ｉ：Ｉ≦Ｎの関係を満たす自
然数）のメモリブロックがデータ読出対象に選択された
磁性体メモリセルを含む場合において、第１段のメモリ
ブロックに対応する各第１のドライバユニットは、行選
択結果に応じて対応するデジット線の一端側を第１の電
圧と接続し、かつ第２段から第Ｉ段のメモリブロックに
対応して設けられる各第１のドライバユニットは、前段
のメモリブロック内の同一メモリセル行のデジット線の
電圧レベルに応じて、対応するデジット線の一端側を第
１の電圧と接続し、データ読出時に、第１段のメモリブ
ロックに対応する各ワード線ドライバは、行選択結果に
応じて対応するワード線を活性化させ、かつ第２段から
第Ｉ段のメモリブロックに対応する各ワード線ドライバ
は、前段のメモリブロック内の同一メモリセル行のデジ
ット線の電圧レベルに応じて、対応するワード線を活性
化させる。
【００４２】特に、各メモリブロックに対応する各第１
のドライバユニットは、各メモリブロックにおける同一
行を構成するデジット線と第１の電圧とをそれぞれ接続
するために並列に配置された第１および第２のドライバ
トランジスタをさらに含み、データ書込時において、第
１の電圧は、第１のドライバトランジスタによってデジ
ット線と接続され、データ読出時において、第１の電圧
は、第２のドライバトランジスタによってデジット線と
接続され、第１のドライバトランジスタは、第２のドラ
イバトランジスタよりも電流駆動力が大きい。
【００４３】特に、複数のワード線は、各々が対応する
ワード線を分割した複数の分割ワード線をさらに含み、
薄膜磁性体記憶装置は、メモリブロック毎に独立に、複
数の分割ワード線にそれぞれ対応して設けられ、各々が
対応する分割ワード線を活性化させるための複数の分割
ワード線ドライバをさらに備え、データ読出時におい
て、各分割ワード線ドライバは、同一行のデジット線の
電圧レベルに基づいて対応する分割ワード線を活性化さ
せる。
【００４４】好ましくは、メモリブロック毎に独立に、
メモリセル行にそれぞれ対応して設けられ、データ読出
時において行選択を実行するための複数のワード線と、
複数のワード線にそれぞれ対応して設けられ、各々が対
応するデジット線と同一行の対応するワード線を活性化
させるための複数のワード線ドライバとをさらに備え、
データ読出時において、Ｎ個のメモリブロックのうちの
第１段のメモリブロックがデータ読出対象に選択された
磁性体メモリセルを含む場合において、第１段のメモリ
ブロックに対応するワード線ドライバは、行選択結果お
よびメモリブロック選択結果に応じて、対応するワード
線を活性化し、Ｎ個のメモリブロックのうちの第Ｉ段
（Ｉ：２≦Ｉ≦Ｎの関係を満たす自然数）のメモリブロ
ックがデータ読出対象に選択された磁性体メモリセルを
含む場合において、第１段のメモリブロックに対応する
各第１のドライバユニットは、行選択結果に応じて対応
するデジット線の一端側を第１の電圧と接続し、かつ第
２段から第（Ｉ−１）段のメモリブロックに対応して設
けられる各第１のドライバユニットは、前段のメモリブ
ロック内の同一メモリセル行のデジット線の電圧レベル
に応じて、対応するデジット線の一端側を第１の電圧と
接続し、第Ｉ段のメモリブロックに対応する各ワードド
ライバは、前段のメモリブロック内の同一メモリセル行
のデジット線の電圧レベルおよびブロック選択信号に応
じて、対応するワード線を活性化させる。
【００４５】好ましくは、テスト時において、各Ｎ個の
メモリブロックにおいて、各第１のドライバユニット
は、対応するデジット線と第２の電圧よりも高い第１の
電圧とを電気的に接続する。
【００４６】好ましくは、テスト時において、各Ｎ個の
メモリブロックにおいて、複数の第１のドライバユニッ
トは、偶数行に対応する第１のグループと、奇数行に対
応する第２のグループとに分割され、第１のテスト信号
に応じて、第１のグループに属するドライバユニットの
各々は、対応するデジット線と第２の電圧よりも高い第
１の電圧とを電気的に接続し、第２のテスト信号に応じ
て、第２のグループに属するドライバユニットの各々
は、対応するデジット線と第２の電圧よりも高い第１の
電圧とを電気的に接続する。
【００４７】本発明の他の局面に従う薄膜磁性体記憶装
置は、行列状に配置された複数の磁性体メモリセルと、
メモリセル行にそれぞれ対応して設けられ、データ書込
対象に選択された選択磁性体メモリセルに対してデータ
書込磁界を生じさせるデータ書込電流を選択的に流すた
めの複数のデジット線と、複数のデジット線にそれぞれ
対応して設けられ、各々が、対応するデジット線の一端
側と第１の電圧との間の接続を制御するための複数の第
１のドライバユニットと、複数のデジット線にそれぞれ
対応して設けられ、各々が、対応するデジット線の他端
側と第２の電圧との間の接続を制御するための複数の第
２のドライバユニットと、メモリセル行にそれぞれ対応
して設けられる複数のワード線と、複数のワード線にそ
れぞれ対応して設けられ、各々が、同一行のデジット線
の電圧レベルに応じて対応するワード線を活性化させる
複数の駆動部とを備え、データ書込時において、各第１
のドライバユニットは、行選択結果に応じて対応するデ
ジット線の一端側と第１の電圧とを接続し、各第２のド
ライバユニットは、対応するデジット線の他端側と第２
の電圧とを接続し、データ読出時において、各第１のド
ライバユニットは、行選択結果に応じて対応するデジッ
ト線の一端側と第１の電圧とを接続し、各第２のドライ
バユニットは、対応するデジット線の他端側と第２の電
圧とを非接続にする。
【００４８】好ましくは、各駆動部は、対応するデジッ
ト線と対応するワード線とを電気的に結合するための配
線を有する。
【００４９】好ましくは、各駆動部は、対応するデジッ
ト線の電圧レベルとデータ読出時に活性化される信号と
に応じて対応するワード線を活性化させる論理ゲートを
有する。
【００５０】好ましくは、各第１のドライバユニットが
対応するデジット線を第１の電圧へ駆動する駆動力は、
データ読出時およびデータ書込時においてそれぞれ異な
る。
【００５１】特に、各第１のドライバユニットは、対応
するデジット線の一端側と第１の電圧との間に並列に接
続された第１および第２のドライバトランジスタを含
み、データ書込時において、第１のドライバトランジス
タは、行選択結果に応じて第１の電圧と対応するデジッ
ト線とを接続し、第２のドライバトランジスタは、行選
択結果およびデータ書込時に活性化される書込活性化信
号に応じて第１の電圧と対応するデジット線とを接続
し、データ読出時において、第１のドライバトランジス
タは、行選択結果に応じて第１の電圧と対応するデジッ
ト線とを接続し、第２のドライバトランジスタは、デー
タ読出時に非活性化される書込活性化信号に応じて第１
の電圧と対応するデジット線とを非接続にする。
【００５２】特に、各第１のドライバユニットは、対応
するデジット線の一端側と第１の電圧との間に並列に接
続された第１および第２のドライバトランジスタを含
み、データ書込時において、第１のドライバトランジス
タは、行選択結果に応じて第１の電圧と対応するデジッ
ト線とを接続し、データ読出時において、第２のドライ
バトランジスタは、第１のドライバトランジスタと相補
的に行選択結果に応じて第１の電圧と対応するデジット
線とを接続する。
【００５３】本発明のさらに別の局面に従う薄膜磁性体
記憶装置は、行列状に配置された複数の磁性体メモリセ
ルと、メモリセル行にそれぞれ対応して設けられ、デー
タ書込対象に選択された選択磁性体メモリセルに対して
第１のデータ書込電流を選択的に流すための複数のデジ
ット線と、メモリセル列にそれぞれ対応して設けられ、
データ書込対象に選択された磁性体メモリセルに対して
第２のデータ書込電流を選択的に流すための複数のビッ
ト線と、複数のデジット線にそれぞれ対応して設けら
れ、各々が、対応するデジット線への第１のデータ書込
電流の供給を制御するための複数の電流供給回路とを備
え、データ書込時において、各電流供給回路は、行選択
結果に応じて対応するデジット線に第１のデータ書込電
流を供給し、テスト時において、各電流供給回路は、デ
ータ書込時よりも小さい第１のデータ書込電流を供給
し、テスト時に複数のビット線のうちの少なくとも１本
は、第２のデータ書込電流の供給を受ける。
【００５４】好ましくは、各電流供給回路は、第１の電
圧と対応するデジット線の一端側との間を制御する第１
のドライバトランジスタと、第１のドライバトランジス
タと並列に配置され、第１の電圧と対応するデジット線
の一端側との間の制御する第２のドライバトランジスタ
と、データ書込時およびテスト時に第２の電圧と対応す
るデジット線の他端側との間を接続する第３のドライバ
トランジスタとを含み、データ書込時において、第１の
ドライバトランジスタは、行選択結果に応じて、第１の
電圧と対応するデジット線の一端側とを接続し、テスト
時において、第２のドライバトランジスタは、テスト信
号に応じて第１の電圧と対応するデジット線の一端側と
を接続し、第２のドライバトランジスタは、第１のドラ
イバトランジスタよりも電流駆動力が小さい。
【００５５】好ましくは、各電流供給回路は、第１の電
圧と対応するデジット線の一端側との間を制御する第１
のドライバトランジスタと、第１のドライバトランジス
タと並列に配置され、第３の電圧と対応するデジット線
の一端側との間の制御する第２のドライバトランジスタ
と、データ書込時およびテスト時に第２の電圧と対応す
るデジット線の他端側との間を接続する第３のドライバ
トランジスタとを含み、データ書込時において、第１の
ドライバトランジスタは、行選択結果に応じて第１の電
圧と対応するデジット線とを接続し、テスト時におい
て、第２のドライバトランジスタは、テスト信号に応じ
て第３の電圧と対応するデジット線とを接続する。
【００５６】特に、薄膜磁性体記憶装置は、外部から調
整可能な電圧を印加するための外部パッドをさらに備
え、第３の電圧は、外部パッドに印加された電圧に相当
する。
【００５７】本発明のさらに別の局面に従う薄膜磁性体
記憶装置は、行列状に配置された複数の磁性体メモリセ
ルと、メモリセル行にそれぞれ対応して設けられ、デー
タ書込対象に選択された選択磁性体メモリセルに対して
データ書込磁界を生じさせるデータ書込電流を選択的に
流すための複数のデジット線と、複数のデジット線にそ
れぞれ対応して設けられ、各々が、行選択結果に応じて
活性化され、対応するデジット線の一端側と第１の電圧
との間の接続を制御するための複数のドライバユニット
と、各対応するデジット線の他端側と電気的に接続され
る第１の外部パッドと、複数のデジット線以外の内部回
路と電気的に接続され、第２の電圧の供給を受ける第２
の外部パッドとを備え、通常動作時において、第１の外
部パッドは、第２の電圧と接続され、テスト時における
第１の外部パッドの接続状態は通常動作時と異なる。
【００５８】好ましくは、テスト時において、各ドライ
バユニットは、対応するデジット線の一端側と第１の電
圧とを接続し、第１の外部パッドは、開放状態に設定さ
れる。
【００５９】好ましくは、複数のデジット線およびドラ
イバユニットは、偶数行に対応して設けられる第１のグ
ループと奇数行に対応して設けられる第２のグループに
分割され、第１の外部パッドは、第１のグループに対応
して設けられる第１のサブパッドと、第２のグループに
対応して設けられる第２のサブパッドとを含む。
【００６０】本発明のさらに別の局面に従う薄膜磁性体
記憶装置は、行列状に配置された複数の磁性体メモリセ
ルと、メモリセル行にそれぞれ対応して設けられ、デー
タ書込対象に選択された選択磁性体メモリセルに対して
データ書込磁界を生じさせるデータ書込電流を選択的に
流すための複数のデジット線と、複数のデジット線にそ
れぞれ対応して設けられ、各々が、データ書込時に行選
択結果に応じて活性化され、対応するデジット線の一端
側と第１の電圧との間の接続を制御するための複数のド
ライバユニットと、複数のデジット線の他端側と第２の
電圧との接続を制御する接続制御回路とを備え、通常動
作時において、接続制御回路は、複数のデジット線の他
端側と第２の電圧とを電気的に接続し、テスト時におい
て、各ドライバユニットは、テスト信号に応じて対応す
るデジット線の一端側と第１の電圧とを接続し、接続制
御回路は、テスト信号に応答して複数のデジット線の他
端側と第２の電圧とを非接続とする。
【００６１】好ましくは、複数のデジット線は、偶数行
に対応して設けられた第１のグループと、奇数行に対応
して設けられた第２のグループとに分割され、テスト信
号は、第１および第２のサブテスト信号を含み、第１の
グループに属する各ドライバユニットは、第１のサブテ
スト信号に応じて、対応するデジット線の一端側と第１
の電圧とを接続し、第２のグループに属する各ドライバ
ユニットは、第２のサブテスト信号に応じて、対応する
デジット線の一端側と第１の電圧とを接続し、接続制御
回路は、第１のグループに属するデジット線の他端側の
各々と第２の電圧との間に配置され、第１のサブテスト
信号に応じてターンオフする第１のトランジスタと、第
２のグループに属するデジット線の他端側の各々と第２
の電圧との間に配置され、第２のサブテスト信号に応じ
てターンオフする第２のトランジスタとを含む。
【００６２】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付し、その説明は繰返さない。
【００６３】（実施の形態１）図１は、本発明の実施の
形態１に従うＭＲＡＭデバイス１の全体構成図である。
【００６４】ＭＲＡＭデバイス１は、各々が行列状に配
置されたＭＴＪメモリセルＭＣを有するメモリブロック
ＭＢ０〜ＭＢｎ−１を備える。各メモリブロックＭＢに
おいて、ＭＴＪメモリセルＭＣの行にそれぞれ対応して
複数のワード線ＷＬおよび複数のデジット線ＤＬが配置
される。また、ＭＴＪメモリセルＭＣの列に対応してビ
ット線が配置される。
【００６５】ＭＲＡＭデバイス１は、さらにロウデコー
ダ１００と、コラムデコーダ２００と、ビット線選択回
路３００と、アンプ６００とを備える。
【００６６】ロウデコーダ１００は、アドレス信号によ
って示されるロウアドレスＲＡに応じて、行選択を実行
する。コラムデコーダ２００は、アドレス信号によって
示されるコラムアドレスＣＡに応じて、各メモリブロッ
クＭＢにおける列選択を実行する。
【００６７】ビット線選択回路３００は、データ読出時
においてコラムデコーダ２００の列選択指示に応じて各
メモリブロックＭＢに含まれるビット線を選択し、アン
プ６００に読み出された信号を出力する。アンプ６００
は、ビット線選択回路３００から出力された信号を増幅
して読出データＲＤＡＴＡとして出力する。
【００６８】ＭＲＡＭデバイス１は、さらにビット線電
流制御回路４００および４１０と、電流源５００および
５０１とを備える。ビット線電流制御回路４００および
４１０は、データ書込においてコラムデコーダ２００の
列選択指示に応じて各メモリブロックＭＢに含まれるビ
ット線に対して書込データＷＴＤＡＴＡに応じた電流を
供給する。すなわちデータ書込においてビット線に流す
データ書込電流は、電流源５００および５０１からそれ
ぞれビット線電流制御回路４００および４１０に供給さ
れる。
【００６９】ＭＲＡＭデバイス１は、さらにＤＬ／ＷＬ
ドライバ帯ＤＷＤＧ０〜ＤＷＤＧｎ（以下、総称して、
ＤＬ／ＷＬドライバ帯ＤＷＤＧとも称する）を備える。
ＤＬ／ＷＬドライバ帯ＤＷＤＧ０は、メモリブロックＭ
Ｂ０に隣接して設けられ、ＤＬ／ＷＬドライバ帯ＤＷＤ
Ｇ１〜ＤＷＤＧｎ−１は、メモリブロックＭＢ０〜ＭＢ
ｎ−１の間の領域にそれぞれ設けられ、ＤＬ／ＷＬドラ
イバ帯ＤＷＤＧｎは、メモリブロックＭＢｎ−１に隣接
して設けられる。
【００７０】具体的には、ロウデコーダ１００の行選択
結果およびコラムデコーダ２００の列選択結果を反映し
たブロック選択信号ＤＬＢＳ＜ｎ−１：０＞およびデジ
ット線プルダウン信号ＤＬＤＥ＜ｎ：１＞に基づいて各
ＤＬ／ＷＬドライバ帯ＤＷＤＧが活性化される。なお、
以下においては、ブロック選択信号ＤＬＢＳ＜ｎ−１：
０＞は、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１
を総括的に表記したものである。また、デジット線プル
ダウン信号ＤＬＤＥ＜ｎ：１＞は、デジット線プルダウ
ン信号ＤＬＤＥ１〜ＤＬＤＥｎを総括的に表記したもの
である。
【００７１】図２は、本発明の実施の形態１に従う各メ
モリブロックＭＢの両側に配置された行選択系回路の概
念図である。
【００７２】図２を参照して、各メモリブロックＭＢに
おけるｘ行目（ｘ：自然数）のデジット線を駆動するデ
ジット線ドライバＤＬＤＲ０〜ＤＬＤＲｎ（以下、総括
してデジット線ドライバＤＬＤＲとも称する）がデジッ
ト線ＤＬ０＜ｘ＞〜ＤＬｎ−１＜ｘ＞を介して直列に設
けられている。各デジット線ドライバＤＬＤＲは、各Ｄ
Ｌ／ＷＬドライバ帯ＤＷＤＧに含まれる。なお、デジッ
ト線ＤＬ０＜ｘ＞の符号＜ｘ＞は、各メモリブロックＭ
Ｂ内の行数を表しており、ここでは、ｘ行目であること
を示す。また、以下においては、デジット線ＤＬ０＜ｘ
＞〜ＤＬｎ−１＜ｘ＞を単にデジット線ＤＬ０〜ＤＬｎ
−１とも表記する、総称してデジット線ＤＬとも称す
る。
【００７３】また、ロウデコーダ１００は、ライトイネ
ーブルＷＥおよびロウアドレスＲＡに応じて行選択を実
行し、行選択結果に応じてｘ行目の行選択線ＤＬＳＥＬ
＜ｘ＞を「Ｈ」レベルに活性化させる。なお、行選択線
ＤＬＳＥＬ＜ｘ＞は、単に行選択線ＤＬＳＥＬとも称す
る。
【００７４】また、デジット線ドライバＤＬＤＲ０〜Ｄ
ＬＤＲｎは、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ
−１（以下、総称して、ブロック選択信号ＤＬＢＳとも
称する）およびデジット線プルダウン信号ＤＬＤＥ１〜
ＤＬＤＥｎ（以下、総称して、デジット線プルダウン信
号ＤＬＤＥとも称する）の制御信号の入力をそれぞれ受
ける。なお、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ
−１およびデジット線プルダウン信号ＤＬＤＥ１〜ＤＬ
ＤＥｎの符号の末尾の数字は、デジット線ドライバＤＬ
ＤＲ０〜ＤＬＤＲｎの符号の数字にそれぞれ対応して入
力される信号であることを示す。たとえば、ブロック選
択信号ＤＬＢＳ２は、デジット線ドライバＤＬＤＲ２に
入力される信号であることを示す。
【００７５】始端のデジット線ドライバＤＬＤＲ０は、
ＮＡＮＤ回路ＮＤ０と、ＰチャンネルＭＯＳトランジス
タＰＴ０とを含む。ＮＡＮＤ回路ＮＤ０は、行選択線Ｄ
ＬＳＥＬに伝達された信号とブロック選択信号ＤＬＢＳ
０との入力を受けてＮＡＮＤ論理演算結果を出力する。
ＰチャンネルＭＯＳトランジスタＰＴ０は、ＮＡＮＤ回
路ＮＤ０の出力信号に応じて電源電圧ＶＣＣとデジット
線ＤＬ０とを電気的に結合する。
【００７６】デジット線ドライバＤＬＤＲ１〜ＤＬＤＲ
ｎ−１の回路構成については同様であるのでここではデ
ジット線ドライバＤＬＤＲ１について代表的に説明す
る。
【００７７】デジット線ドライバＤＬＤＲ１は、前段の
デジット線ＤＬ０の電圧レベル信号とブロック選択信号
ＤＬＢＳ１とのＮＡＮＤ論理演算結果を出力するＮＡＮ
Ｄ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ１の論理演算結果に
応じて電源電圧ＶＣＣとデジット線ＤＬ１とを電気的に
結合するためのＰチャンネルＭＯＳトランジスタＰＴ１
とを有する。また、デジット線プルダウン信号ＤＬＤＥ
１の入力に応じて前段のデジット線ＤＬ０を接地電圧Ｇ
ＮＤにプルダウンするＮチャンネルＭＯＳトランジスタ
ＮＴ１をさらに有する。他のデジット線ドライバＤＬＤ
Ｒ２〜ＤＬＤＲｎ−１についても同様であり、その詳細
な説明は繰り返さない。なお、ＰチャンネルＭＯＳトラ
ンジスタＰＴ０〜ＰＴｎ−１は、電源電圧ＶＣＣとデジ
ット線ＤＬ０〜ＤＬｎ−１とをそれぞれ電気的に結合す
るドライバトランジスタとも称する。
【００７８】終端のデジット線ドライバＤＬＤＲｎは、
デジット線プルダウン信号ＤＬＤＥｎの入力を受けて前
段のメモリブロックＭＢｎ−１のデジット線ＤＬｎ−１
を接地電圧ＧＮＤにプルダウンするＮチャンネルＭＯＳ
トランジスタＮＴｎを有する。
【００７９】図３は、データ書込時にコラムデコーダ２
００がメモリブロックＭＢのいずれか１つを選択した場
合において設定されるブロック選択信号ＤＬＢＳおよび
デジット線プルダウン信号ＤＬＤＥの対応関係を示す真
理値表である。
【００８０】図３には、各メモリブロックＭＢ０〜ＭＢ
ｎ−１の選択に応じてコラムデコーダ２００が生成する
ブロック選択信号ＤＬＢＳおよびデジット線プルダウン
信号ＤＬＤＥの組み合わせが示されている。ブロック選
択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤ
Ｅは、デジット線と電源電圧ＶＣＣおよび接地電圧ＧＮ
Ｄとの間の接続を制御する信号である。具体的には、
「Ｈ」レベルであるブロック選択信号ＤＬＢＳに応答し
て対応するデジット線は、電源電圧ＶＣＣと電気的に結
合される。一方、「Ｈ」レベルであるデジット線プルダ
ウン信号ＤＬＤＥに応答して前段のデジット線は、接地
電圧ＧＮＤと電気的に結合される。
【００８１】一例として、コラムデコーダ２００がメモ
リブロックＭＢ１を選択した場合にデジット線ＤＬ１に
データ書込電流を流す場合について説明する。
【００８２】図４は、図３の真理値表を用いて選択メモ
リブロックＭＢ１のデジット線ＤＬ１にデータ書込電流
を流す場合のタイミングチャート図である。
【００８３】図３および図４を参照して、時刻ｔ１まで
のスタンバイ時においてロウデコーダ１００と接続され
る行選択線ＤＬＳＥＬは、データ書込指示信号であるラ
イトイネーブルＷＥおよびロウアドレスＲＡがともに
「Ｌ」レベルであるため「Ｌ」レベルに設定されてい
る。したがって、この段階において行選択は実行されな
い。また、各ブロック選択信号ＤＬＢＳは、「Ｌ」レベ
ルに設定される。したがって、各デジット線ドライバＤ
ＬＤＲに含まれるＰチャンネルＭＯＳトランジスタＰＴ
０〜ＰＴｎ−１は、オフ状態である。各デジット線プル
ダウン信号ＤＬＤＥは、「Ｈ」レベルであるため、各デ
ジット線ドライバＤＬＤＲに含まれるＮチャンネルＭＯ
ＳトランジスタＮＴ１〜ＮＴｎのそれぞれがオン状態と
なっており、各デジット線ＤＬは、接地電圧ＧＮＤ
（「Ｌ」レベル）と電気的に結合されている。
【００８４】時刻ｔ１においてメモリブロックＭＢ１が
選択された場合、コラムデコーダ２００は、ブロック選
択信号ＤＬＢＳ０およびＤＬＢＳ１を「Ｈ」レベルに設
定する。また、ブロック選択信号ＤＬＢＳ２〜ＤＬＢＳ
ｎ−１を「Ｌ」レベルに設定する。また、デジット線プ
ルダウン信号ＤＬＤＥ１を「Ｌ」レベルに設定し、デジ
ット線プルダウン信号ＤＬＤＥ２〜ＤＬＤＥｎを「Ｈ」
レベルに設定する。
【００８５】次に時刻ｔ２において、ロウデコーダ１０
０は、ライトイネーブルＷＥおよびロウアドレスＲＡの
行選択結果に基づいて行選択線ＤＬＳＥＬを「Ｈ」レベ
ルに活性化させる。ブロック選択信号ＤＬＢＳ０および
ＤＬＢＳ１は、「Ｈ」レベルであるためデジット線ＤＬ
０およびＤＬ１は、活性化されて電源電圧ＶＣＣと電気
的に結合され「Ｈ」レベルに充電される。
【００８６】ここで、デジット線プルダウン信号ＤＬＤ
Ｅ２が「Ｈ」レベルであるため、デジット線ドライバＤ
ＬＤＲ２に含まれるＮチャンネルＭＯＳトランジスタＮ
Ｔ２は、デジット線ＤＬ１を接地電圧ＧＮＤにプルダウ
ンする。これにしたがって、デジット線ＤＬ１において
電源電圧ＶＣＣと接地電圧ＧＮＤとの間に電流経路が形
成され、デジット線ＤＬ１にデータ書込電流が流れる。
すなわちメモリブロックＭＢ１においてデータ書込を実
行することができる。
【００８７】尚、デジット線プルダウン信号ＤＬＤＥ３
〜ＤＬＤＥｎは、全て「Ｈ」レベルでありデジット線Ｄ
Ｌ２〜ＤＬｎ−１は、すべて接地電圧ＧＮＤと電気的に
結合され「Ｌ」レベルに設定される。すなわち、本発明
の実施の形態１に従う構成では、本来データ書込電流を
流すためのデジット線ＤＬをロウデコーダ１００の行選
択結果を伝達する信号線として用いている。
【００８８】これにより、メモリブロック毎にアドレス
デコーダを配置することなく、あるいは、行選択結果を
伝達するための行選択線ＤＬＳＥＬを各メモリブロック
ＭＢ共通の配線として設けることなく、選択されたメモ
リブロックに対応するデジット線ＤＬのみにデータ書込
電流を流すことができる。
【００８９】このような構成により、アドレスデコーダ
の配置による面積の増大を防止し、行選択線の配置に伴
う配線層の増加を防ぐことによる製造プロセスの煩雑化
を回避した上で、メモリアレイサイズの大きなＭＲＡＭ
デバイスを分割した場合においてもデータ書込に必要な
データ書込電流を選択磁性体メモリセルに対して十分に
流すことができる。
【００９０】なお、上記においては、ＮＡＮＤ回路の論
理演算結果に応じて電源電圧ＶＣＣとデジット線ＤＬと
を電気的に接続するＰチャンネルＭＯＳトランジスタお
よび接地電圧ＧＮＤとデジット線ＤＬとを電気的に接続
するＮチャンネルＭＯＳトランジスタを含むデジット線
ドライバＤＬＤＲの構成について説明してきたが、この
トランジスタの極性を入れ替え、かつＮＡＮＤ回路をＮ
ＯＲ回路に置換し、ブロック選択信号ＤＬＢＳおよびデ
ジット線プルダウン信号ＤＬＤＥの入力信号の電圧レベ
ルの論理関係をそれぞれ反転させた構成とした場合にお
いても本発明の動作を同様に実行することが可能であ
る。なお、かかる場合においては、行選択線ＤＬＳＥＬ
は、「Ｌ」レベルで活性化されるものとする。
【００９１】（実施の形態２）図５は、本発明の実施の
形態２に従うＭＲＡＭデバイス１に含まれる行選択系回
路の概念図である。
【００９２】本発明の実施の形態２は、行選択線を各メ
モリブロックＭＢ共通に設けることなく分割された各メ
モリブロックＭＢに含まれるワード線を活性化させるこ
とを目的とする。
【００９３】図５を参照して、各メモリブロックＭＢに
おけるｘ行目（ｘ：自然数）のデジット線およびワード
線を駆動するデジットワード線ドライバＤＷＤＲ０〜Ｄ
ＷＤＲｎ（以下、単に、デジットワード線ドライバＤＷ
ＤＲとも称する）がデジット線ＤＬ０＜ｘ＞〜ＤＬｎ−
１＜ｘ＞を介して直列に設けられている。
【００９４】デジットワード線ドライバＤＷＤＲは、デ
ジット線ドライバＤＬＤＲと比較してさらにＡＮＤ回路
を含む点で異なる。
【００９５】具体的には、デジットワード線ドライバＤ
ＷＤＲ０は、デジット線ドライバＤＬＤＲ０と比較して
ＡＮＤ回路ＡＤ０をさらに含み、ＡＮＤ回路ＡＤ０は、
行選択線ＤＬＳＥＬに伝達された信号およびデータ読出
指示信号であるリード信号ＲＤの入力によるＡＮＤ論理
演算結果に応じてワード線ＷＬ０を活性化させる。ま
た、他のデジットワード線ドライバＤＷＤＲ１〜ＤＷＤ
Ｒｎ−１は、それぞれ同様の構成であり、代表的にデジ
ットワード線ドライバＤＷＤＲ１について説明する。デ
ジットワード線ドライバＤＷＤＲ１は、デジット線ドラ
イバＤＬＤＲ１と比較してＡＮＤ回路ＡＤ１をさらに含
み、ＡＮＤ回路ＡＤ１は、前段のメモリブロックＭＢ０
のデジット線ＤＬ０に伝達された信号およびデータ読出
指示信号であるリード信号ＲＤの入力を受けてＡＮＤ論
理演算結果に応じてワード線ＷＬ１を活性化させる。
【００９６】また、ロウデコーダ１００は、データ読出
指示信号であるリード信号ＲＤの入力をさらに受ける。
【００９７】図６は、データ読出時にコラムデコーダ２
００が生成するブロック選択信号ＤＬＢＳおよびデジッ
ト線プルダウン信号ＤＬＤＥの対応関係を示す真理値表
である。
【００９８】図６を参照して、データ読出時においてメ
モリブロックＭＢ０〜ＭＢｎ−１のいずれが選択される
場合においてもコラムデコーダ２００が生成する各ブロ
ック選択信号ＤＬＢＳおよび各デジット線プルダウン信
号ＤＬＤＥは、それぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルに設定される。
【００９９】一例として、データ読出において、メモリ
ブロックＭＢ１を選択した場合について説明する。
【０１００】図７は、図６の真理値表を用いてデータ読
出において、メモリブロックＭＢ１を選択した場合のタ
イミングチャート図である。
【０１０１】図６および図７を参照して、時刻ｔ３まで
のスタンバイ時においてロウデコーダ１００と接続され
る行選択線ＤＬＳＥＬは、データ読出指示信号であるリ
ード信号ＲＤおよびロウアドレスＲＡがともに「Ｌ」レ
ベルであるため「Ｌ」レベルに設定されている。したが
って、この段階において行選択は実行されない。また、
各ブロック選択信号ＤＬＢＳは、「Ｌ」レベルに設定さ
れる。したがって、各デジット線ドライバＤＬＤＲに含
まれるＰチャンネルＭＯＳトランジスタＰＴ０〜ＰＴｎ
−１は、オフ状態である。なお、データ読出時であるた
めデータ書込時に入力されるライトイネーブルＷＥは、
「Ｌ」レベルである。各デジット線プルダウン信号ＤＬ
ＤＥは、「Ｈ」レベルであり、各デジット線ドライバＤ
ＬＤＲに含まれるＮチャンネルＭＯＳトランジスタＮＴ
１〜ＮＴｎのそれぞれがオン状態となっており、各デジ
ット線ＤＬは、接地電圧ＧＮＤ（「Ｌ」レベル）と電気
的に結合されている。
【０１０２】時刻ｔ３においてメモリブロックＭＢ１が
選択された場合、コラムデコーダ２００は、ブロック選
択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１を「Ｈ」レベルに設
定する。また、デジット線プルダウン信号ＤＬＤＥ１〜
ＤＬＤＥｎを「Ｌ」レベルに設定する。
【０１０３】次に時刻ｔ４において、ロウデコーダ１０
０は、リード信号ＲＤおよびロウアドレスＲＡの行選択
結果に基づいて行選択線ＤＬＳＥＬを「Ｈ」レベルに活
性化させる。ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ
−１は、「Ｈ」レベルであるためデジット線ＤＬ０〜Ｄ
Ｌｎ−１は、活性化されて電源電圧ＶＣＣと電気的に結
合され「Ｈ」レベルに充電される。
【０１０４】ここで、各デジットワード線ドライバＤＷ
ＤＲ０〜ＤＷＤＲｎ−１に含まれるＡＮＤ回路ＡＤ０〜
ＡＤｎ−１は、電気的にそれぞれ結合している各デジッ
ト線ＤＬに伝達される信号（「Ｈ」レベル）およびリー
ド信号ＲＤ（「Ｈ」レベル）のＡＮＤ論理演算結果に応
じて対応するワード線ＷＬ０〜ＷＬｎ−１を活性化させ
る（「Ｈ」レベル）。この全てのワード線ＷＬの活性化
に応じて選択されたメモリブロックＭＢ１におけるデー
タ読出を実行することができる。
【０１０５】尚、デジット線プルダウン信号ＤＬＤＥ１
〜ＤＬＤＥｎは、全て「Ｌ」レベルであり全てのデジッ
ト線ＤＬ０〜ＤＬｎ−１は、データ読出における行選択
結果を伝達する信号線として用いられる。
【０１０６】このような構成により、実施の形態1の効
果に加えて、分割されたメモリブロック毎に配置された
ワード線ＷＬを選択するための行選択線の配置に伴う配
線層の増加を防ぐことができ、製造プロセスの煩雑化を
回避することができる。
【０１０７】（実施の形態２の変形例）本発明の実施の
形態２の変形例は、実施の形態２で説明したデータ読出
時における消費電力を低減することを目的とする。
【０１０８】図８は、本発明の実施の形態２の変形例に
従うＭＲＡＭデバイス１に含まれる行選択系回路の概念
図である。
【０１０９】図８を参照して、図５の本発明の実施の形
態２に従う行選択系回路と比較して、デジットワード線
ドライバＤＷＤＲ０〜ＤＷＤＲｎをデジットワード線ド
ライバＤＷＤＲ♯０〜ＤＷＤＲ♯ｎ（以下、総称して、
デジットワード線ドライバＤＷＤＲ＃とも称する）のそ
れぞれに置換した点が異なる。その他の点は同様であり
その詳細な説明は繰り返さない。なお、デジットワード
線ドライバＤＷＤＲｎとデジットワード線ドライバＤＷ
ＤＲ＃ｎは、同一の構成である。
【０１１０】図９（ａ）は、デジットワード線ドライバ
ＤＷＤＲ♯０の回路構成図である。デジットワード線ド
ライバＤＷＤＲ♯０は、実施の形態２で説明したデジッ
トワード線ドライバＤＷＤＲ０と比較してさらにＮＡＮ
Ｄ回路ＮＡＤ０およびＰチャンネルＭＯＳトランジスタ
ＰＴＴ０を有する点で異なる。
【０１１１】ＮＡＮＤ回路ＮＡＤ０は、行選択線ＤＬＳ
ＥＬに伝達された信号およびリード信号ＲＤの入力を受
けてＮＡＮＤ論理演算結果をＰチャンネルＭＯＳトラン
ジスタＰＴＴ０のゲートに伝達する。ＰチャンネルＭＯ
ＳトランジスタＰＴＴ０は、ＮＡＮＤ回路ＮＡＤ０から
入力されるＮＡＮＤ論理演算結果に応じて活性化され電
源電圧ＶＣＣとデジット線ＤＬ０とを電気的に結合させ
る。
【０１１２】図９（ｂ）は、デジットワード線ドライバ
ＤＷＤＲ♯ｋ（ｋは、１≦ｋ≦ｎ−１の関係を満たす自
然数）の回路構成図である。
【０１１３】デジットワード線ドライバＤＷＤＲ＃ｋ
は、図９（ａ）で説明したのと同様に、各デジットワー
ド線ドライバＤＷＤＲｋと比較してＮＡＮＤ回路ＮＡＤ
ｋおよびＰチャンネルＭＯＳトランジスタＰＴＴｋをさ
らに含む点で異なる。すなわち、デジットワード線ドラ
イバＤＷＤＲ＃ｋにおいて、ＮＡＮＤ回路ＮＡＤｋは、
前段のメモリブロックＭＢに含まれるデジット線ＤＬｋ
−１に伝達された信号およびリード信号ＲＤ信号の論理
演算結果に応じてＰチャンネルＭＯＳトランジスタＰＴ
Ｔｋを活性化し、電源電圧ＶＣＣとデジット線ＤＬｋと
を電気的に結合させる。
【０１１４】ここで、上記のＰチャンネルＭＯＳトラン
ジスタＰＴＴ０およびＰＴＴｋは、ＰチャンネルＭＯＳ
トランジスタＰＴ０およびＰＴｋと比較して、電流駆動
力の小さいすなわちチャネル幅の小さなトランジスタで
ある。
【０１１５】図示しないが、データ読出時にコラムデコ
ーダ２００が生成するブロック選択信号ＤＬＢＳおよび
デジット線プルダウン信号ＤＬＤＥは、全て「Ｌ」レベ
ルに設定されるものとする。
【０１１６】一例として、データ読出において、メモリ
ブロックＭＢ１を選択した場合について説明する。
【０１１７】図８および図９を参照して、リード信号Ｒ
Ｄ（「Ｈ」レベル）が入力された場合、ロウデコーダ１
００は、行選択線ＤＬＳＥＬを「Ｈ」レベルに活性化さ
せる。
【０１１８】デジットワード線ドライバＤＷＤＲ＃０
は、行選択線ＤＬＳＥＬに伝達された信号が「Ｈ」レベ
ルであり、リード信号ＲＤも「Ｈ」レベルであるためＡ
ＮＤ回路ＡＤ０がワード線ＷＬ０を活性化させる。さら
に、ＮＡＮＤ回路ＮＡＤ０は、行選択線ＤＬＳＥＬに伝
達された信号およびリード信号ＲＤの入力に応じてＰチ
ャンネルＭＯＳトランジスタＰＴＴ０を活性化させる。
ＰチャンネルＭＯＳトランジスタＰＴＴ０の活性化に応
じて行選択線ＤＬＳＥＬに伝達された行選択結果がデジ
ット線ＤＬ０に伝達される。
【０１１９】同様にデジットワード線ドライバＤＷＤＲ
＃１は、デジット線ＤＬ０に伝達された信号（「Ｈ」レ
ベル）およびリード信号ＲＤ（「Ｈ」レベル）の入力を
受けてワード線ＷＬを活性化させると共に、Ｐチャンネ
ルＭＯＳトランジスタＰＴＴ１が活性化されてデジット
線ＤＬ２に「Ｈ」レベルである行選択結果を伝達する。
以下、他のデジットワード線ドライバＤＷＤＲ＃につい
ても同様であり対応するワード線ＷＬを活性化させると
共に、対応するデジット線に対して行選択結果を順に伝
達する。
【０１２０】尚、ブロック選択信号ＤＬＢＳは、全て
「Ｌ」レベルであるため各デジットワード線ドライバＤ
ＷＤＲ＃ｋに含まれる各ＮＡＮＤ回路ＮＤｋのＮＡＮＤ
論理演算結果は、「Ｈ」レベルであり、各Ｐチャンネル
ＭＯＳトランジスタＰＴｋは活性化されない。
【０１２１】本発明の構成は、各デジットワード線ドラ
イバＤＷＤＲ＃において電源電圧ＶＣＣとデジット線Ｄ
Ｌとを電気的に結合するドライバトランジスタを２つ設
け、データ読出時およびデータ書込時に選択的にそれぞ
れを活性化させる構成である。したがって、本発明の構
成により、データ読出時においては、データ書込時に必
要なデータ書込電流を供給するチャネル幅の大きなＰチ
ャンネルＭＯＳトランジスタを駆動する代わりに、チャ
ネル幅の小さなＰチャンネルＭＯＳトランジスタを駆動
することにより、実施の形態２の効果に加えて低消費電
力化をさらに図ることができる。
【０１２２】（実施の形態３）図１０は、本発明の実施
の形態３に従うＭＲＡＭデバイス１に含まれる行選択系
回路の概念図である。
【０１２３】本発明の実施の形態３は、各メモリブロッ
クＭＢに含まれるデジット線ＤＬの本数と、各メモリブ
ロックＭＢに含まれるワード線ＷＬの本数が異なる場合
の構成について説明する。
【０１２４】ここでは一例として、各メモリブロックに
おいてワード線ＷＬが２本のワード線に分割される場合
について説明する。
【０１２５】図１０を参照して、図５の実施の形態２に
従う行選択系回路と比較して、ワード線ドライバＷＬＤ
Ｒをさらに備える点で異なる。
【０１２６】具体的には、上記のデジットワード線ドラ
イバＤＷＤＲ０〜ＤＷＤＲｎのうちの２つのデジットワ
ード線ドライバＤＷＤＲの間にワード線ＷＬを分割する
ようにワード線ドライバＷＬＤＲ０〜ＷＬＤＲｎ−１を
設ける。なお、ワード線ドライバＷＬＤＲは、ワード線
ドライバＷＬＤＲ０〜ＷＬＤＲｎ−１を総称したもので
ある。
【０１２７】例えば、デジットワード線ドライバＤＷＤ
Ｒ０およびＤＷＤＲ１の間にワード線を分割して配置さ
れた、ワード線ドライバＷＬＤＲ０について説明する。
【０１２８】図１１は、ワード線ドライバＷＬＤＲ０の
回路図である。図１１を参照して、ワード線ドライバＷ
ＬＤＲ０は、ＡＮＤ回路ＡＤＤ０を含む。ＡＮＤ回路Ａ
ＤＤ０は、デジット線ＤＬ０から伝達される信号および
リード信号ＲＤの入力を受けてＡＮＤ論理演算結果によ
りワード線ＷＬ１を活性化させる。このような回路配置
を用いることによりワード線を分割して、簡易にワード
線の本数をデジット線の本数と異ならせることが可能と
なる。
【０１２９】本構成により、実施の形態２と同様の効果
を得ることができるとともに、各ワード線の配線長をよ
り短くすることにより各ワード線の立ち上がり時間を短
縮し、高速なデータ読出が可能となる。
【０１３０】本発明の実施の形態３は、上述した実施の
形態２およびその変形例に対しても適用可能である。
【０１３１】（実施の形態４）図１２は、本発明の実施
の形態４に従うＭＲＡＭデバイス１に含まれる行選択系
回路の概念図である。
【０１３２】本発明の実施の形態４は、実施の形態２と
異なりデータ読出時において選択されたメモリブロック
ＭＢに含まれるワード線ＷＬのみを活性化させることに
より消費電力を低減させることを目的とする。
【０１３３】図１２を参照して、図５の本発明の実施の
形態２に従う行選択系回路と比較して、デジットワード
線ドライバＤＷＤＲ０〜ＤＷＤＲｎをそれぞれデジット
ワード線ドライバＤＷＤＲＩ０〜ＤＷＤＲＩｎに置換し
た点が異なる。その他の点は同様であり、その詳細な説
明は繰り返さない。なお、デジットワード線ドライバＤ
ＷＤＲｎとＤＷＤＲＩｎとは同一の構成である。
【０１３４】図１３（ａ）は、デジットワード線ドライ
バＤＷＤＲＩ０の回路図である。デジットワード線ドラ
イバＤＷＤＲＩ０は、デジットワード線ドライバＤＷＤ
Ｒ０と比較してＡＮＤ回路ＡＤ０に入力される信号がリ
ード信号ＲＤではなくワードブロック選択信号ＷＬＢＳ
０が入力される点が異なる。すなわち、ワードブロック
選択信号ＷＬＢＳ０に応じてワード線ＷＬ０が活性化さ
れる。
【０１３５】また、図１３（ｂ）は、デジットワード線
ドライバＤＷＤＲＩｋの回路図である。この場合も上記
と同様であり、デジットワード線ドライバＤＷＤＲＩｋ
は、ワードブロック選択信号ＷＬＢＳｋに応じてワード
線ＷＬｋを活性化させる。
【０１３６】なお、ワードブロック選択信号ＷＬＢＳ０
およびＷＬＢＳｋを総称してワードブロック選択信号Ｗ
ＬＢＳと称する。
【０１３７】図１４は、データ読出時にコラムデコーダ
２００がメモリブロックＭＢのいずれか１つを選択した
場合において設定されるブロック選択信号ＤＬＢＳおよ
びデジット線プルダウン信号ＤＬＤＥおよびワードブロ
ック選択信号ＷＬＢＳの対応関係を示す真理値表であ
る。すなわち、図１４を参照して、各メモリブロックＭ
Ｂ０〜ＭＢｎ−１の選択に応じてコラムデコーダ２００
が生成するブロック選択信号ＤＬＢＳおよびデジット線
プルダウン信号ＤＬＤＥおよびワードブロック選択信号
ＷＬＢＳの組み合わせを示している。
【０１３８】一例として、メモリブロックＭＢ１を選択
した場合にワード線ＷＬ１を活性化させる場合について
説明する。
【０１３９】図１５は、図１４の真理値表を用いて選択
メモリブロックＭＢ１のワード線ＷＬ１を活性化させる
場合のタイミングチャート図である。
【０１４０】図１４および図１５を参照して、時刻ｔ５
までのスタンバイ時においてロウデコーダ１００と接続
される行選択線ＤＬＳＥＬは、データ読出指示信号であ
るリード信号ＲＤおよびロウアドレスＲＡがともに
「Ｌ」レベルであるため「Ｌ」レベルに設定されてい
る。したがって、この段階において行選択は実行されな
い。また、各ブロック選択信号ＤＬＢＳは、「Ｌ」レベ
ルに設定される。したがって、各デジット線ドライバＤ
ＬＤＲに含まれるＰチャンネルＭＯＳトランジスタＰＴ
０〜ＰＴｎ−１は、オフ状態である。なお、データ読出
時であるためデータ書込時に活性化されるライトイネー
ブルＷＥは、「Ｌ」レベルである。各デジット線プルダ
ウン信号ＤＬＤＥは、「Ｈ」レベルであり、各デジット
線ドライバＤＬＤＲに含まれるＮチャンネルＭＯＳトラ
ンジスタＮＴ１〜ＮＴｎのそれぞれがオン状態となって
おり、各デジット線ＤＬは、接地電圧ＧＮＤ（「Ｌ」レ
ベル）と電気的に結合されている。また、各ワードブロ
ック選択信号ＷＬＢＳは、「Ｌ」レベルに設定される。
【０１４１】時刻ｔ５においてメモリブロックＭＢ１が
選択された場合、コラムデコーダ２００は、ブロック選
択信号ＤＬＢＳ０を「Ｈ」レベルに設定する。また、ブ
ロック選択信号ＤＬＢＳ１〜ＤＬＢＳｎ−１を「Ｌ」レ
ベルに設定する。また、デジット線プルダウン信号ＤＬ
ＤＥ１〜ＤＬＤＥｎを「Ｌ」レベルに設定する。
【０１４２】次に時刻ｔ６において、ロウデコーダ１０
０は、リード信号ＲＤおよびロウアドレスＲＡの行選択
結果に基づいて行選択線ＤＬＳＥＬを「Ｈ」レベルに活
性化させる。また、ワードブロック選択信号ＷＬＢＳ１
が「Ｈ」レベルとなる。ブロック選択信号ＤＬＢＳ０
は、「Ｈ」レベルであるためデジット線ＤＬ０は、活性
化されて電源電圧ＶＣＣと電気的に結合され「Ｈ」レベ
ルに充電される。
【０１４３】ここで、デジットワード線ドライバＤＷＤ
Ｒ１に含まれるＡＮＤ回路ＡＤ１は、電気的に結合され
ているデジット線ＤＬ０に伝達される信号（「Ｈ」レベ
ル）およびワードブロック選択信号ＷＬＢＳ１（「Ｈ」
レベル）のＡＮＤ論理演算結果に応じて対応するワード
線ＷＬ１を活性化させる（「Ｈ」レベル）。
【０１４４】このような回路構成をとることによりデー
タ読出時において選択されたメモリブロックＭＢに含ま
れるワード線のみを活性化させることにより消費電力を
より低減させることが可能となる。
【０１４５】（実施の形態５）本発明の実施の形態５
は、テストモードにおいてデジット線等の配線間のプロ
セス不良等の検出等を実行するバーンイン試験を実行す
ることを目的とする。
【０１４６】図１６は、本発明の実施の形態５に従うＭ
ＲＡＭデバイス１に含まれる行選択系回路の概念図であ
る。
【０１４７】図１６を参照して、図２の実施の形態１に
従う行選択系回路と比較して、デジット線ドライバＤＬ
ＤＲ０をデジット線ドライバＴＤＬＤＲに置換した点が
異なる。すなわちデジット線ドライバＴＤＬＤＲは、デ
ジット線ドライバＤＬＤＲ０と比較して、ＯＲ回路ＯＲ
０をさらに含む点で異なる。
【０１４８】ＯＲ回路ＯＲ０は、行選択線ＤＬＳＥＬに
伝達された信号およびテストモードイネーブルＴＭＥの
入力を受けてそのＯＲ論理演算結果をＮＡＮＤ回路ＮＤ
０の入力側の一方に出力する。
【０１４９】本構成とすることによりロウデコーダ１０
０の行選択結果にかかわらずテストモードイネーブルＴ
ＭＥの入力によりデジット線ＤＬを活性化させることが
可能となる。
【０１５０】図１７は、テストモード時におけるコラム
デコーダ２００が生成するブロック選択信号ＤＬＢＳお
よびデジット線プルダウン信号ＤＬＤＥの対応関係を示
す真理値表である。
【０１５１】具体的には、テストモード時において、各
ブロック選択信号ＤＬＢＳおよび各デジット線プルダウ
ン信号ＤＬＤＥは、それぞれ「Ｈ」レベルおよび「Ｌ」
レベルに設定される。
【０１５２】図１８は、テストモードにおけるプロセス
不良を検出する場合の各信号のタイミングチャート図で
ある。
【０１５３】図１７および図１８を参照して、時刻ｔ７
までのスタンバイ時においてテストモードイネーブルＴ
ＭＥおよびライトイネーブルＷＥおよびロウアドレスＲ
Ａは、ともに「Ｌ」レベルに設定される。また、各ブロ
ック選択信号ＤＬＢＳは、「Ｌ」レベルである。各デジ
ット線プルダウン信号ＤＬＤＥは、「Ｈ」レベルであ
り、各デジット線ドライバＤＬＤＲに含まれるＮチャン
ネルＭＯＳトランジスタＮＴ１〜ＮＴｎのそれぞれがオ
ン状態となっており、各デジット線ＤＬは、接地電圧Ｇ
ＮＤ（「Ｌ」レベル）と電気的に結合されている。
【０１５４】時刻ｔ７においてテストモードにおけるテ
ストモードイネーブルＴＭＥが入力された場合、コラム
デコーダ２００は、ブロック選択信号ＤＬＢＳ０〜ＤＬ
ＢＳｎ−１を「Ｈ」レベルに設定する。また、デジット
線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎを「Ｌ」レベ
ルに設定する。
【０１５５】テストモード時において、テストモードイ
ネーブルＴＭＥおよびブロック選択信号ＤＬＢＳに応じ
てデジット線ＤＬを「Ｈ」レベルに活性化させる。すな
わち、テストモードにおいては、テストモードイネーブ
ルＴＭＥの入力により列選択結果に係らず各行に配置さ
れた全てのデジット線ＤＬが活性化される。
【０１５６】したがって、このような構成とすることに
より、各行において、デジット線ＤＬの配線とデジット
線ＤＬ以外の信号線等との配線間のプロセス不良の検出
ならびにデジット線ＤＬと接続されているＰチャンネル
およびＮチャンネルＭＯＳトランジスタの耐圧試験を一
括して行なうことができる。
【０１５７】尚、ここでは、一例として実施の形態１の
行選択系回路内のデジット線ドライバＤＬＤＲ０にＯＲ
回路ＯＲ０をさらに設けた構成を示したが、実施の形態
２および３および４に対しても同様に適用可能である。
【０１５８】（実施の形態５の変形例）本発明の実施の
形態５の変形例は、各行毎に配置されたデジット線ＤＬ
間のプロセス不良の検出を図ることを目的とする。
【０１５９】図１９は、ＭＲＡＭデバイス１に含まれる
本発明の実施の形態５の変形例に従う行選択系回路の概
念図である。
【０１６０】図１９を参照して、ここでは、奇数番目の
行に対応するデジット線ドライバ群を示している。
【０１６１】図１６の実施の形態５に従う行選択系回路
と比較して、デジット線ドライバＴＤＬＤＲをデジット
線ドライバＴＤＬＤＲＯに置換した点が異なる。すなわ
ちデジット線ドライバＴＤＬＤＲＯは、テストモード時
において、テストモードイネーブルＴＭＥＯＤの入力を
受けて活性化される。すなわち、奇数番目の行に対応す
る全てのデジット線ドライバ群が活性化される。
【０１６２】一方、偶数番目の行に対応するデジット線
ドライバ群は、括弧内で示されるようにデジット線ドラ
イバＴＤＬＤＲをデジット線ドライバＴＤＬＤＲＥに置
換した点が異なる。すなわち、デジット線ドライバＴＤ
ＬＤＲＥは、テストモード時において、テストモードイ
ネーブルＴＭＥＥＶの入力を受けて活性化される。すな
わち、偶数番目の行に対応する全てのデジット線ドライ
バ群が活性化させる。
【０１６３】このように偶数番目と奇数番目の行にそれ
ぞれ対応してテストモードイネーブルＴＭＥＯＤおよび
ＴＭＥＥＶのいずれか一方を入力することにより、偶数
番目のデジット線および奇数番目のデジット線に対して
ストレスをそれぞれ独立に掛けることができ、バーンイ
ン試験を実行して各行毎に配置されたデジット線相互間
のプロセス不良の検出を一括して行なうことができる。
【０１６４】尚、ここでは、一例として実施の形態１の
行選択系回路内のデジット線ドライバＤＬＤＲ０にＯＲ
回路ＯＲ０をさらに設けた構成を示したが、実施の形態
２および３および４に対しても同様に適用可能である。
【０１６５】（実施の形態６）図２０は、本発明の実施
の形態６に従うＭＲＡＭデバイス２の全体構成図であ
る。
【０１６６】実施の形態１〜５に従うＭＲＡＭデバイス
１については、大容量メモリアレイにおいて、各メモリ
ブロックに配置された各デジット線のデータ書込電流を
十分に確保するためにデジット線を分割し、各デジット
線毎にドライバを設けた構成について説明してきた。
【０１６７】以下の実施の形態においては、メモリアレ
イを複数のメモリブロックに分割した構成において、デ
ータ書込電流を十分に確保しつつデジット線を共有する
場合について説明する。
【０１６８】図２０を参照して、本発明の実施の形態６
に従うＭＲＡＭデバイス２は、図１に示すＭＲＡＭデバ
イス１と比較して、ＤＬ／ＷＬドライバ帯ＤＷＤＧ０〜
ＤＷＤＧｎを置換して、ドライバ帯ＤＲＢ０〜ＤＲＢｎ
を配置した点が異なる。また、各ドライバ帯ＤＲＢ０〜
ＤＲＢｎ−１は、インバータ２１を介するライトイネー
ブルＷＥの反転信号／ＷＥに応じて制御され、最終段の
ドライバ帯ＤＲＢｎは、インバータ２１および２１ａを
介するライトイネーブルＷＥに応じて制御される。ま
た、ロウデコーダ１００は、ライトイネーブルＷＥおよ
びリードイネーブルＲＥの入力を受けるＯＲ回路２９の
ＯＲ論理演算結果に応答して行選択結果を出力する。そ
の他の構成については、図１のＭＲＡＭデバイス１で説
明したのと同様であるのでその説明は繰返さない。
【０１６９】図２１は、本発明の実施の形態６に従う行
選択系回路の概念図である。図２１を参照して、デジッ
ト線ＤＬ＜ｘ＞は、各メモリブロックＭＢで共有される
ように配置される。初段のドライバ帯ＤＲＢ０は、この
共有されたデジット線ＤＬ＜ｘ＞を駆動する。また、各
メモリブロックＭＢにおけるワード線ＷＬは、メモリブ
ロックＭＢ０〜ＭＢｎ−１にそれぞれ対応して配置され
たドライバ帯ＤＲＢ０〜ＤＲＢｎ−１によって駆動され
る。
【０１７０】ドライバ帯ＤＲＢ０は、インバータ２０，
２５と、トランジスタ２６と、ＮＡＮＤ回路２４とを含
む。
【０１７１】トランジスタ２６は、電源電圧ＶＣＣとデ
ジット線ＤＬ＜ｘ＞との間に配置され、インバータ２０
を介する行選択信号ＤＳＬ＜ｘ＞の反転信号／ＤＳＬ＜
ｘ＞の入力を受けて、電源電圧ＶＣＣとデジット線ＤＬ
＜ｘ＞とを電気的に接続する。ＮＡＮＤ回路２４は、イ
ンバータ２１を介するライトイネーブルＷＥの反転信号
／ＷＥとデジット線ＤＬ＜ｘ＞の電圧信号との入力を受
けてそのＮＡＮＤ論理演算結果をインバータ２５に出力
する。インバータ２５は、ＮＡＮＤ回路２４の出力信号
に応答してワード線ＷＬ０＜ｘ＞を活性化させる。なお
ここでは、一例としてトランジスタ２６は、Ｐチャンネ
ルＭＯＳトランジスタとする。
【０１７２】対応するメモリブロックにおけるワード線
ＷＬを駆動するドライバ帯ＤＲＢ１〜ＤＲＢｎ−１は、
同じ構成であるので代表的にドライバ帯ＤＲＢ１につい
て説明する。
【０１７３】ドライバ帯ＤＲＢ１は、ＮＡＮＤ回路３０
と、インバータ３１とを含む。ＮＡＮＤ回路３０は、イ
ンバータ２１を介するライトイネーブルＷＥの反転信号
／ＷＥとデジット線ＤＬ＜ｘ＞の電圧信号との入力を受
けてそのＮＡＮＤ論理演算結果をインバータ３１に出力
する。インバータ３１は、ＮＡＮＤ回路３０の出力信号
に応答してワード線ＷＬ１＜ｘ＞を活性化させる。
【０１７４】ドライバ帯ＤＲＢｎは、トランジスタ４０
を含む。トランジスタ４０は、デジット線ＤＬ＜ｘ＞と
接地電圧ＧＮＤとの間に配置され、そのゲートはインバ
ータ２１および２１ａを介するライトイネーブルＷＥの
入力を受ける。なおここでは、一例としてトランジスタ
４０は、ＮチャンネルＭＯＳトランジスタとする。
【０１７５】図２２のタイミングチャート図を用いて本
発明の実施の形態６に従う行選択系回路の動作について
説明する。
【０１７６】まず、データ書込について説明する。デー
タ書込時においてロウデコーダ１００に有効なロウアド
レスＲＡが入力される。次に、時刻Ｔ０において、ライ
トイネーブルＷＥが「Ｈ」レベルになる。ＯＲ回路２９
のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアド
レスＲＡに基づいてロウデコーダ１００は、行選択信号
ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。これに伴い、
インバータ２０を介する行選択信号ＤＳＬ＜ｘ＞の反転
信号／ＤＳＬ＜ｘ＞は、「Ｌ」レベルに設定される。
【０１７７】これに伴い、トランジスタ２６がオンし、
電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞の一端側とが電
気的に結合される。また、ドライバ帯ＤＲＢｎに含まれ
るトランジスタ４０は、インバータ２１および２１ａを
介するライトイネーブルＷＥ（「Ｈ」レベル）を受けて
オンし、デジット線ＤＬ＜ｘ＞の他端側と接地電圧ＧＮ
Ｄとを電気的に結合する。これによりデジット線ＤＬ＜
ｘ＞にデータ書込電流が供給され、データ書込が実行さ
れる。
【０１７８】データ読出について説明する。データ読出
時である時刻Ｔ１において、リードイネーブルＲＥは
「Ｈ」レベルに設定される。一方、ライトイネーブルＷ
Ｅは、「Ｌ」レベルに設定される。したがって、終端回
路であるドライバ帯ＤＲＢｎに含まれるトランジスタ４
０はオフとなり、デジット線ＤＬ＜ｘ＞の他端側と接地
電圧ＧＮＤとが電気的に非接続状態（開放状態ともい
う）となる。
【０１７９】時刻Ｔ１において、ロウデコーダ１００に
対して有効なロウアドレスＲＡが入力された場合、ＯＲ
回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効な
ロウアドレスＲＡに基づいてロウデコーダ１００は、行
選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。これ
に伴い、インバータ２０を介する行選択信号ＤＳＬ＜ｘ
＞の反転信号／ＤＳＬ＜ｘ＞は、「Ｌ」レベルに設定さ
れる。したがって、トランジスタ２６がオンし、デジッ
ト線ＤＬ＜ｘ＞の一端側と電源電圧ＶＣＣとが電気的に
結合される。これにより、デジット線ＤＬ＜ｘ＞の電圧
レベルは、他端側が開放状態であるため「Ｈ」レベルに
設定される。
【０１８０】ＮＡＮＤ回路２４は、インバータ２１を介
するライトイネーブルＷＥの反転信号／ＷＥ（「Ｈ」レ
ベル）とデジット線ＤＬ＜ｘ＞の電圧レベル（「Ｈ」レ
ベル）との入力を受けてそのＮＡＮＤ論理演算結果を
「Ｌ」レベルとして出力する。これに応答して、インバ
ータ２５は、ワード線ＷＬ０＜ｘ＞を活性化（「Ｈ」レ
ベル）させる。
【０１８１】本発明の実施の形態６に従う行選択系回路
の構成により、デジット線を各メモリブロックにおいて
共有することにより、デジット線を駆動する回路を削減
することができる。
【０１８２】また、データ読出時にワード線ＷＬを活性
化する際、データ書込時に電流線として用いられるデジ
ット線ＤＬを信号線として用いることにより、ワード線
ＷＬの活性化を指示する信号線を設ける必要がない。す
なわち、信号線に相当する配線層増加に伴うレイアウト
の増加を抑制することができ、ＭＲＡＭデバイスの面積
を縮小することができる。
【０１８３】なお、ここでは、メモリアレイを複数のメ
モリブロックに分割した構成において、デジット線ＤＬ
をワード線ＷＬの活性化を指示する信号線として用いる
方式について説明したが、メモリブロックを分割しない
構成においても同様に適用可能である。
【０１８４】（実施の形態７）本発明の実施の形態７
は、データ読出時に消費電力を低減する構成について説
明する。
【０１８５】図２３は、本発明の実施の形態７に従う行
選択系回路の概念図である。図２３を参照して、本発明
の実施の形態７に従う行選択系回路は、図２１に示した
実施の形態６に従う行選択系回路と比較して、ドライバ
帯ＤＲＢ０をＤＲＢ♯に置換した点が異なる。その他の
点は同様であるのでその説明は繰返さない。
【０１８６】ドライバ帯ＤＲＢ♯は、ＮＡＮＤ回路２
２，２３，２４と、インバータ２５と、トランジスタ２
６，２７とを含む。
【０１８７】ＮＡＮＤ回路２２は、行選択信号ＤＳＬ＜
ｘ＞とインバータ２１を介するライトイネーブルＷＥの
反転信号／ＷＥとの入力を受けてそのＮＡＮＤ論理演算
結果を読出選択信号ＤＬＲ＜ｘ＞として出力する。トラ
ンジスタ２７は、電源電圧ＶＣＣとデジット線＜ｘ＞と
の間に配置され、そのゲートは、読出選択信号ＤＬＲ＜
ｘ＞の入力を受ける。ＮＡＮＤ回路２３は、ライトイネ
ーブルＷＥと行選択信号ＤＳＬ＜ｘ＞との入力を受けて
そのＮＡＮＤ論理演算結果を書込選択信号ＤＬＷ＜ｘ＞
として出力する。トランジスタ２６は、電源電圧ＶＣＣ
とデジット線ＤＬ＜ｘ＞との間に配置され、そのゲート
は、書込選択信号ＤＬＷ＜ｘ＞の入力を受ける。ワード
線ＷＬを駆動するＮＡＮＤ回路２４およびインバータ２
５は、図２１で示される接続関係と同様であるのでその
説明は繰返さない。なおここでは、一例としてトランジ
スタ２６および２７はＰチャンネルＭＯＳトランジスタ
とする。また、トランジスタ２７は、トランジスタ２６
よりもチャネル幅が狭い、すなわち電流駆動力が小さい
トランジスタである。
【０１８８】図２４のタイミングチャート図を用いて、
本発明の実施の形態７に従う行選択系回路の動作につい
て説明する。
【０１８９】データ書込について説明する。データ書込
時においてロウデコーダ１００に有効なロウアドレスＲ
Ａが入力される。次に、時刻Ｔ０において、ライトイネ
ーブルＷＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ
論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲ
Ａに基づいてロウデコーダ１００は、行選択信号ＤＳＬ
＜ｘ＞を「Ｈ」レベルに設定する。これに伴い、ＮＡＮ
Ｄ回路２３は、出力信号である書込選択信号ＤＬＷ＜ｘ
＞を「Ｌ」レベルに設定する。もう一方のＮＡＮＤ回路
２２は、読出選択信号ＤＬＲ＜ｘ＞を「Ｈ」レベルに設
定する。したがって、トランジスタ２６がオンし、トラ
ンジスタ２７はオフとなる。これに伴い、デジット線Ｄ
Ｌ＜ｘ＞の一端側と電源電圧ＶＣＣとがトランジスタ２
６により電気的に結合される。
【０１９０】また、終端回路であるドライバ帯ＤＲＢｎ
は、ライトイネーブルＷＥに応答して、トランジスタ４
０をオンし、デジット線ＤＬ＜ｘ＞の他端側と接地電圧
ＧＮＤとを電気的に結合する。これに伴い、デジット線
ＤＬ＜ｘ＞に対してデータ書込電流が供給される。
【０１９１】次に、データ読出について説明する。デー
タ読出時においては、リードイネーブルＲＥは「Ｈ」レ
ベルに設定される。また、ライトイネーブルＷＥは
「Ｌ」レベルに設定される。これに伴い、上述したよう
に終端回路であるドライバ帯ＤＲＢｎは、ライトイネー
ブルＷＥに応答して、デジット線ＤＬを開放状態に設定
する。すなわち、上述したようにデジット線は信号線と
して作用する。時刻Ｔ１において、ロウデコーダ１００
に対して有効なロウアドレスＲＡが入力された場合、Ｏ
Ｒ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効
なロウアドレスＲＡに基づいてロウデコーダ１００は、
行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。こ
れに伴い、ＮＡＮＤ回路２２は、読出選択信号ＤＬＲ＜
ｘ＞を「Ｌ」レベルに設定する。したがって、トランジ
スタ２７がオンし、電源電圧ＶＣＣとデジット線ＤＬ＜
ｘ＞とが電気的に結合される。
【０１９２】初段のドライバ帯ＤＲＢ♯に含まれるＮＡ
ＮＤ回路２４は、ライトイネーブルＷＥの反転信号／Ｗ
Ｅとデジット線ＤＬ＜ｘ＞の電圧信号との入力を受けて
そのＮＡＮＤ論理演算結果をインバータ２５に出力す
る。インバータ２５は、ＮＡＮＤ回路２４の出力信号を
反転してワード線ＷＬ０＜ｘ＞を活性化させる。
【０１９３】この場合、ＮＡＮＤ回路２４の出力信号
は、「Ｌ」レベルとなり、インバータ２５によりワード
線ＷＬ０＜ｘ＞が活性化される。また、同様にして各メ
モリブロックＷＬ１＜ｘ＞〜ＷＬｎ−１＜ｘ＞にそれぞ
れ対応して配置されるドライバ帯ＤＲＢ１〜ＤＲＢｎ−
１は、対応するワード線ＷＬ１＜ｘ＞〜ＷＬｎ−１＜ｘ
＞をそれぞれ「Ｈ」レベルに活性化させる。
【０１９４】このようにして、データ書込時とデータ読
出時において駆動するドライバトランジスタを切換え
る。すなわち、データ書込時には、電流駆動力の高いト
ランジスタ２６をオンして、十分に確保されたデータ書
込電流をデジット線に供給する。一方、データ読出時に
は、デジット線ＤＬは電流線ではなく信号線として作用
するため電流駆動力の小さなドライバトランジスタ２７
をオンする。
【０１９５】本構成とすることにより、データ書込時お
よびデータ読出時で動作するトランジスタを切替えるこ
とにより、消費電力を低減して全体としてデバイス全体
の消費電力を低減することが可能となる。
【０１９６】（実施の形態７の変形例１）図２５は、本
発明の実施の形態７の変形例１に従う行選択系回路の概
念図である。
【０１９７】本発明の実施の形態７の変形例１に従う行
選択系回路は、図２３に示す行選択系回路と比較してド
ライバ帯ＤＲＢ♯をドライバ帯ＤＲＢ♯ａに置換した点
が異なる。
【０１９８】ドライバ帯ＤＲＢ♯ａは、ＮＡＮＤ回路２
３，２４と、インバータ２５，２８と、トランジスタ２
６，２７とを含む。
【０１９９】ドライバ帯ＤＲＢ♯ａは、ドライバ帯ＤＲ
Ｂ♯と比較して、トランジスタ２７のゲートが、ＮＡＮ
Ｄ回路の出力信号ではなく、インバータ２８を介する行
選択信号の反転信号ＤＬＥ＜ｘ＞の入力を受ける点で異
なる。その他の点は同様であるのでその説明は繰り返さ
ない。
【０２００】図２６のタイミングチャート図を用いて本
発明の実施の形態７の変形例１に従う行選択系回路の動
作について説明する。
【０２０１】データ書込について説明する。データ書込
時に、ロウデコーダ１００に有効なロウアドレスＲＡが
入力される。次に、時刻Ｔ０において、ライトイネーブ
ルＷＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理
演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに
基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ
＞を「Ｈ」レベルに設定する。時刻Ｔ０において、ライ
トイネーブルＷＥが活性化されて「Ｈ」レベルに設定さ
れると、ＮＡＮＤ回路２３は、そのＮＡＮＤ論理演算結
果である書込選択信号ＤＬＷ＜ｘ＞を活性化し「Ｌ」レ
ベルに設定する。これに応答してトランジスタ２７は、
電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とを電気的に結
合する。また、トランジスタ２７は、インバータ２８を
介する行選択信号ＤＳＬ＜ｘ＞の反転信号ＤＬＥ＜ｘ＞
（「Ｌ」レベル）を受けてオンする。これにより、トラ
ンジスタ２７は、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ
＞とを電気的に結合する。したがって、データ書込時に
は２つのドライバトランジスタ２６および２７がともに
オンするため十分な書込電流をデジット線ＤＬ＜ｘ＞に
供給することが可能となる。
【０２０２】次に、データ読出について説明する。デー
タ読出時に、ロウデコーダ１００に有効なロウアドレス
ＲＡが入力される。次に、時刻Ｔ１において、リードネ
ーブルＲＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ
論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲ
Ａに基づいてロウデコーダ１００は、行選択信号ＤＳＬ
＜ｘ＞を「Ｈ」レベルに設定する。一方、ライトイネー
ブルＷＥは「Ｌ」レベルに設定されるため、ＮＡＮＤ回
路２３の出力信号である書込選択信号ＤＬＷ＜ｘ＞は、
「Ｈ」レベルに設定される。一方、行選択信号ＤＳＬ＜
ｘ＞の反転信号ＤＬＥ＜ｘ＞は、インバータ２８により
「Ｌ」レベルに設定される。
【０２０３】したがって、データ読出時には、トランジ
スタ２７のみがオンし、電源電圧ＶＣＣとデジット線Ｄ
Ｌ＜ｘ＞とを電気的に結合させる。
【０２０４】本発明の実施の形態７の変形例１に従う行
選択系回路の構成により、データ書込時には２つのドラ
イバトランジスタをともにオンすることにより十分な書
込電流をデジット線に供給することが可能となる。ま
た、データ読出時には電流駆動力の低いトランジスタの
みをオンすることにより消費電力を低減することができ
る。
【０２０５】（実施の形態７の変形例２）図２７は、本
発明の実施の形態７の変形例２に従う行選択系回路の概
念図である。
【０２０６】本発明の実施の形態７の変形例２に従う行
選択系回路は、図２３に示す行選択系回路と比較して、
各メモリブロックＭＢに対応するワード線ＷＬを駆動す
るドライバを除くとともに、各メモリブロックにおい
て、ワード線を共有し、共有のデジット線と配線を用い
て電気的に結合した点が異なる。
【０２０７】図２８のタイミングチャート図を用いて、
本発明の実施の形態７の変形例２に従う行選択系回路の
動作について説明する。
【０２０８】データ書込について説明する。データ書込
時に、ロウデコーダ１００に有効なロウアドレスＲＡが
入力される。次に、時刻Ｔ０において、ライトイネーブ
ルＷＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理
演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに
基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ
＞を「Ｈ」レベルに設定する。また、ＮＡＮＤ回路２３
は、書込選択信号ＤＬＷ＜ｘ＞を「Ｌ」レベルに設定す
る。したがって、上述したように、トランジスタ２６が
オンし、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とが電
気的に結合され、データ書込電流がデジット線ＤＬ＜ｘ
＞に供給される。
【０２０９】また、ワード線ＷＬ＜ｘ＞は、デジット線
ＤＬ＜ｘ＞と電気的に結合された状態であり、その電位
レベルは中間電位に設定される。したがって、ワード線
ＷＬ＜ｘ＞と電気的に結合された各メモリセルＭＣのト
ランジスタはオンすることはなく、データの読出は実行
されない。
【０２１０】次にデータ読出について説明する。ロウデ
コーダ１００に有効なロウアドレスＲＡが入力される。
次に、時刻Ｔ１において、リードネーブルＲＥが「Ｈ」
レベルになる。ＯＲ回路２９のＯＲ論理演算結果
（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいて
ロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を
「Ｈ」レベルに設定する。また、上述したように、ライ
トイネーブルＷＥが「Ｌ」レベルとなるためデジット線
の他端側は開放状態となる。すなわち、デジット線は信
号線として作用する。ＮＡＮＤ回路２２は、行選択信号
ＤＳＬ＜ｘ＞（「Ｈ」レベル）およびライトイネーブル
ＷＥの反転信号／ＷＥ（「Ｈ」レベル）に応答して読出
選択信号ＤＬＲ＜ｘ＞を「Ｌ」レベルに設定する。これ
に伴い、ドライバトランジスタ２７がオンし、電源電圧
ＶＣＣとデジット線ＤＬ＜ｘ＞とが電気的に結合され
る。したがって、デジット線と電気的に結合されたワー
ド線ＷＬ＜ｘ＞は、活性化され「Ｈ」レベルに設定され
る。これにより選択メモリセルに対してデータ読出が実
行される。
【０２１１】したがって、本発明の実施の形態７の変形
例２の構成の如く、配線を用いてデジット線とワード線
を直接電気的に結合させることにより、さらにワード線
を駆動する回路の部品点数を削減することができ、レイ
アウト面積を縮小することができる。
【０２１２】（実施の形態８）上記の実施の形態６，７
およびその変形例においては、デジット線およびワード
線を駆動する回路の部品点数を削減する構成について説
明してきた。
【０２１３】本発明の実施の形態８においては、ＭＴＪ
メモリセルの各々について、データ誤書込に対する耐性
を効率的にテストするための構成について説明する。以
下においては、データ誤書込に対する耐性を評価するた
めの動作テストをディスターブ試験と称する。
【０２１４】図２９は、本発明の実施の形態８に従う行
選択系回路の概念図である。図２９を参照して、この行
選択系回路は、ロウデコーダ１００と、図２０に示すド
ライバ帯ＤＲＢ０と置換され、メモリセル行にそれぞれ
対応して設けられたデジット線ＤＬ＜０＞〜ＤＬ＜ｘ＞
を駆動するドライバ帯ＴＤＲＢと、ドライバ帯ＤＲＢｎ
とを含む。また、メモリセル列に対応してビット線ＢＬ
が配置され、ビット線電流制御回路４００および４１０
によってビット線ＢＬを制御する。
【０２１５】なお、ワード線ＷＬを駆動する回路は図２
１で説明した構成と同様であるが本実施の形態において
は省略する。
【０２１６】ドライバ帯ＴＤＲＢは、デジット線ＤＬ＜
０＞〜ＤＬ＜ｘ＞にそれぞれ対応して設けられるドライ
バユニットＤＲＵ０〜ＤＲＵ＜ｘ＞（以下、総称して、
ドライバユニットＤＲＵとも称する）を含む。
【０２１７】各ドライバユニットＤＲＵ＜０＞〜ＤＲＵ
＜ｘ＞は、同様の構成であるのでここでは代表的にドラ
イバユニットＤＲＵ＜０＞について説明する。
【０２１８】ドライバユニットＤＲＵ＜０＞は、ＮＡＮ
Ｄ回路５０，５１と、トランジスタ５２，５３とを含
む。
【０２１９】ＮＡＮＤ回路５１は、行選択信号ＤＳＬ＜
０＞と、ライトイネーブルＷＥとの入力を受けてそのＮ
ＡＮＤ論理演算結果をトランジスタ５３のゲートに出力
する。ＮＡＮＤ回路５０は、ライトイネーブルＷＥとテ
ストモードイネーブルＴＭＥとの入力を受けてそのＮＡ
ＮＤ論理演算結果をトランジスタ５２のゲートに出力す
る。トランジスタ５２は、電源電圧ＶＣＣとデジット線
ＤＬ＜０＞との間に配置され、そのゲートはＮＡＮＤ回
路５０の出力信号である制御信号ＤＬＴ＜０＞の入力を
受ける。トランジスタ５３は、電源電圧ＶＣＣとデジッ
ト線ＤＬ＜０＞との間に配置され、そのゲートはＮＡＮ
Ｄ回路５３の出力信号である書込選択信号ＤＬＷ＜０＞
の入力を受ける。ここで、一例としてトランジスタ５
２，５３は、ＰチャンネルＭＯＳトランジスタとする。
また、トランジスタ５２は、トランジスタ５３よりも電
流駆動力が小さいトランジスタとする。
【０２２０】図３０のタイミングチャート図を用いて、
本発明の実施の形態８に従う行選択系回路のデータ書込
について説明する。
【０２２１】通常動作時においては、テストモードイネ
ーブルＴＭＥは「Ｌ」レベルに設定されている。データ
書込時において、ロウデコーダ１００は、ロウアドレス
ＲＡの入力に応答して行選択信号ＤＳＬ＜ｘ＞を「Ｈ」
レベルに設定する。時刻Ｔ０において、ライトイネーブ
ルＷＥが「Ｈ」レベルとなり、選択的にドライバユニッ
トＤＲＵが活性化される。たとえば、一例として行選択
信号ＤＳＬ＜０＞がロウアドレスＲＡに応じて「Ｈ」レ
ベルになったとする。そうすると、ＮＡＮＤ回路３１
は、ライトイネーブルＷＥおよび行選択信号ＤＳＬ＜０
＞に応じて書込選択信号ＤＬＷ＜０＞を「Ｌ」レベルに
設定する。これに伴い、トランジスタ３１がオンし、電
源電圧ＶＣＣとデジット線ＤＬ＜０＞とが電気的に結合
される。
【０２２２】また、最終段のドライバ帯ＤＲＢｎは、上
述したようにライトイネーブルＷＥによって各デジット
線ＤＬの他端側と接地電圧ＧＮＤとを電気的に結合す
る。これにより選択されたデジット線ＤＬ＜０＞に対し
て書込電流が供給される。
【０２２３】次にテストモードについて説明する。時刻
Ｔ１においてテストモードイネーブルＴＭＥは「Ｈ」レ
ベルに設定される。またライトイネーブルＷＥも「Ｈ」
レベルに設定される。これに伴い、たとえばドライバユ
ニットＤＲＵ０におけるＮＡＮＤ回路５０は、テストモ
ードイネーブルＴＭＥ（「Ｈ」レベル）およびライトイ
ネーブルＷＥ（「Ｈ」レベル）に応じて制御信号ＤＬＴ
＜０＞を「Ｌ」レベルに設定する。これにより、トラン
ジスタ５２がオンし、電源電圧ＶＣＣとデジット線ＤＬ
＜０＞とが電気的に結合される。他のドライバユニット
ＤＲＵについても同様に、電源電圧ＶＣＣとデジット線
ＤＬ＜ｘ＞とが電気的に結合される。そうすると、テス
トモードでオンするトランジスタは、通常のドライバト
ランジスタよりもサイズが小さいため、各デジット線Ｄ
Ｌに対して流れるデータ書込電流Ｉｐｔは、通常動作時
のデータ書込電流に比して少ない。
【０２２４】この状態において、ビット線電流制御回路
４００および４１０を用いて選択ビット線ＢＬに対して
データ書込電流を供給する。
【０２２５】ここで、各デジット線に流れる正規のデー
タ書込電流は、ビット線を流れるデータ書込電流との組
合せによって図２４に示したアステロイド特性線の外側
の領域に相当するデータ書込磁界を磁気トンネル接合部
ＭＴＪに印加可能なレベルに設定される。一方、テスト
モードにおける中間的なデータ書込電流Ｉｐｔとビット
線を流れる正規のデータ書込電流との組合せによって磁
気トンネル接合部ＭＴＪに印加されるデータ書込磁界
は、アステロイド特性線の内側の領域になるようにデー
タ書込電流Ｉｐｔのレベルが調整される。
【０２２６】このように、ディスターブ試験時には、理
論的にはデータ書込が不能なレベルの中間的なデータ書
込電流Ｉｐｔを流し、各ＭＴＪメモリセルデータの記憶
データが更新されるかどうかをチェックすることによっ
て、各ＭＴＪメモリセルにおけるデータ誤書込に対する
耐性をテストする。すなわちメモリセルのディスターブ
特性の強弱をテストする。
【０２２７】そうすると、ディスターブ特性が弱いメモ
リセルは、上記ディスターブ試験により保持データを反
転してしまう。これにより、ディスターブ特性の弱い不
良メモリセルを検出することができる。
【０２２８】本発明の実施の形態８の構成により同一列
のメモリセルに対して並列にデータ書込電流Ｉｐｔを流
し、各ＭＴＪメモリセルにおけるディスターブ試験を実
行することができるため、テスト時間を短縮することが
できる。
【０２２９】（実施の形態８の変形例）図３１は、本発
明の実施の形態８の変形例に従う行選択系回路の概念図
である。
【０２３０】本発明の実施の形態８の変形例に従う行選
択系回路は、図２９に示す行選択系回路と比較して、外
部電源電圧の供給を受ける外部パッドＰＤ０をさらに備
えた点が異なる。
【０２３１】図３１を参照して、一例としてドライバ帯
ＴＤＲＢに含まれるドライバユニットＤＲＵ０は、テス
ト時において、外部から調整可能である電圧の供給を受
ける外部パッドＰＤ０とデジット線ＤＬ＜ｘ＞とを電気
的に結合する。他のドライバユニットについても同様で
ある。
【０２３２】したがって、本発明の実施の形態８の変形
例に従う行選択系回路の構成によりテスト時において外
部パッドからテスト用の電源電圧を供給することによ
り、各デジット線ＤＬに流すデータ書込電流Ｉｐｔの電
流量を調整することができる。
【０２３３】これに伴い、データ書込電流Ｉｐｔの微調
整を施すことによりさらに精度の高いディスターブ試験
を実行することが可能となる。
【０２３４】（実施の形態９）本発明の実施の形態９に
おいては、デジット線ＤＬおよびデジット線ＤＬ間の配
線不良を効率的にテストするバーンイン試験にも対応可
能な回路構成について説明する。
【０２３５】図３２は、本発明の実施の形態９に従う行
選択系回路の概念図である。図３２を参照して、この行
選択系回路は、ロウデコーダ１００と、図２０に示すド
ライバ帯ＤＲＶ０と置換されるドライバ帯ＤＲＶＢと、
外部パッドＰＤ１，ＰＤ２とを含む。なお、図２０に示
される終端回路であるドライバ帯ＤＲＶｎは除去され
る。なお、ワード線を駆動するドライバ帯ＤＲＶ１〜Ｄ
ＲＶｎ−１については図２１で説明した構成と同様の構
成であるが本実施の形態においては省略する。
【０２３６】ロウデコーダ１００は、ロウアドレスＲＡ
とライトイネーブルＷＥとの入力を受けて行選択結果で
ある行選択信号ＤＳＬをドライバ帯ＤＲＶＢに出力す
る。ドライバ帯ＤＲＶＢは、ロウデコーダ１００からの
行選択結果に応じて選択的にデジット線ＤＬ＜０＞〜Ｄ
Ｌ＜ｎ＞を電源電圧ＶＣＣと電気的に結合することによ
りデータ書込電流を供給する。
【０２３７】ドライバ帯ＤＲＶＢは、インバータＩＶ０
〜ＩＶｎと、トランジスタＴＲ０〜ＴＲｎとを含む。ト
ランジスタＴＲ０〜ＴＲｎは、デジット線ＤＬ＜０＞〜
ＤＬ＜ｎ＞にそれぞれ対応して電源電圧ＶＣＣとの間に
設けられる。トランジスタＴＲ０〜ＴＲｎのゲートは、
インバータＩＶ０〜ＩＶｎを介する行選択信号ＤＳＬ＜
０＞〜ＤＳＬ＜ｎ＞の入力を受ける。
【０２３８】ロウデコーダ１００およびドライバ帯ＤＲ
ＶＢに配置された各回路等は、接地電圧ＧＮＤの供給を
受ける共有の外部パッドＰＤ１と電気的に結合されてい
る。また、接地電圧ＧＮＤと電気的に結合される各デジ
ット線ＤＬの他端側は、外部パッドＰＤ２と電気的に結
合される。すなわち、各デジット線ＤＬの他端側と電気
的に結合される接地電圧ＧＮＤと、他の回路で用いられ
る接地電圧ＧＮＤとが２つの外部パッドを用いて独立に
供給される。
【０２３９】図３３のタイミングチャート図を用いて本
発明の実施の形態９に従う行選択系回路の動作について
説明する。
【０２４０】データ書込について説明する。ここでは代
表的にデジット線ＤＬ＜１＞が選択された場合について
説明する。
【０２４１】データ書込時に、時刻Ｔ０において、ロウ
デコーダ１００は、有効なロウアドレスＲＡの入力およ
び「Ｈ」レベルに設定されたライトイネーブルＷＥに応
じて行選択結果である行選択信号ＤＳＬ＜１＞を「Ｈ」
レベルに設定する。行選択信号ＤＳＬ＜１＞のインバー
タを介する反転信号／ＤＳＬ＜１＞は「Ｌ」レベルに設
定される。これに応答してトランジスタＴＲ１は、電源
電圧ＶＣＣとデジット線ＤＬ＜１＞とを電気的に結合す
る。また、通常時においては、外部パッドＰＤ２は、接
地電圧ＧＮＤと電気的に結合されている。これにより選
択されたデジット線ＤＬ＜１＞に対してデータ書込電流
が供給される。
【０２４２】次にテストモード時について説明する。テ
スト時においては、時刻Ｔ１において、外部パッドＰＤ
２に対して接地電圧ＧＮＤの代わりに高電圧の外部電源
電圧が供給される。また、ロウデコーダ１００には有効
なロウアドレスＲＡは入力されず、ドライバ帯ＤＲＶＢ
は非活性化状態である。各デジット線ＤＬの他端側はす
べて共有の外部パッドＰＤ２と電気的に結合されている
ため各デジット線ＤＬは、外部パッドＰＤ２から高電圧
が印加される。これによりデジット線ＤＬに対して並列
に高電圧を印加することができ、各デジット線の不良加
速試験（いわゆるバーンイン試験）を実行することがで
きる。また、並列的に各デジット線に対して高電圧を印
加することが可能であるため不良加速試験を効率的にか
つ短縮して実行することが可能となる。
【０２４３】尚、本実施の形態９の基礎例に従うバーン
イン試験は、後述する本実施の形態９の変形例１および
変形例２の構成においても同様に適用可能である。
【０２４４】（実施の形態９の変形例１）図３４は、本
発明の実施の形態９の変形例１に従う行選択系回路の概
念図である。
【０２４５】本発明の実施の形態９の変形例１に従う行
選択系回路は、図３２に示す行選択系回路と比較してド
ライバ帯ＤＲＶＢをＤＲＶＢ♯に置換した点が異なる。
【０２４６】ドライバ帯ＤＲＶＢ♯は、ＮＯＲ回路ＮＲ
０〜ＮＲｎと、トランジスタＴＲ０〜ＴＲｎとを含む。
【０２４７】トランジスタＴＲ０〜ＴＲｎのそれぞれの
ゲートは、ＮＯＲ回路ＮＲ０〜ＮＲｎのそれぞれの出力
信号を受ける。
【０２４８】ＮＯＲ回路ＮＲｘは、対応する行選択信号
ＤＳＬ＜ｘ＞とテストモードイネーブルＴＭＥとの入力
を受けてそのＮＯＲ論理演算結果を制御信号／ＤＳＬ＃
としてトランジスタＴＲｘに出力する。トランジスタＴ
Ｒｘは、制御信号／ＤＳＬ＃に応じて電源電圧ＶＣＣと
対応するデジット線ＤＬ＜ｘ＞とを電気的に結合させ
る。他のＮＯＲ回路についても同様であるのでその説明
は繰返さない。
【０２４９】図３５のタイミングチャート図を用いて本
発明の実施の形態９の変形例１に従う行選択系回路の動
作について説明する。
【０２５０】通常動作時においては、テストモードイネ
ーブルＴＭＥは、「Ｌ」レベルに設定される。したがっ
て、各ＮＯＲ回路は、行選択信号ＤＳＬを反転するイン
バータとして機能する。したがって、データ書込につい
ては、上述した図３３のタイミングチャート図と同様と
なるのでその説明は繰返さない。
【０２５１】テストモード時において、時刻Ｔ１におい
てテストモードイネーブルＴＭＥは、「Ｈ」レベルに設
定される。これに応答して制御信号／ＤＳＬ＃＜０＞〜
／ＤＳＬ＃＜ｎ＞は、全て「Ｌ」レベルに設定される。
これに応答して、トランジスタＴＲ０〜ＴＲｎが並列的
にオンし、電源電圧ＶＣＣと各デジット線ＤＬ＜０＞〜
ＴＤＬ＜ｎ＞とを電気的に結合する。また、この場合に
おいてパッドＰＤ２は、開放状態とする。
【０２５２】本構成とすることにより、外部パッドＰＤ
２についてテスト装置やテスト環境の制約により外部電
源電圧を外部パッドに供給する構成が困難な場合におい
ても簡易にテストを実行することができる。また、各デ
ジット線に対してバーンイン試験を並列的に実行するこ
とができるため、試験時間を短縮することが可能とな
る。
【０２５３】なお、本実施の形態９の変形例１に従うバ
ーンイン試験は、本実施の形態９の構成においても同様
に適用可能である。
【０２５４】（実施の形態９の変形例２）図３６は、本
発明の実施の形態９の変形例２に従う行選択系回路の概
念図である。
【０２５５】図３６を参照して、本発明の実施の形態９
の変形例２に従う行選択系回路は、図３４に示す行選択
系回路と比較して、ドライバ帯ＤＲＶＢ♯をドライバ帯
ＤＲＶＢａに置換した点が異なる。また、外部パッドＰ
Ｄ３，ＰＤ４をさらに設けた点が異なる。
【０２５６】本発明の実施の形態９の変形例２は、テス
ト時に偶数行目のデジット線と奇数行目のデジット線と
を独立に制御することを目的とする。ドライバ帯ＤＲＶ
Ｂａは、ドライバ帯ＤＲＶＢ♯と比較して、偶数行目に
対応するＮＯＲ回路ＮＲ０，ＮＲ２，・・・に入力され
るテストモードイネーブルと奇数行目に対応するＮＯＲ
回路ＮＲ１，ＮＲ３，・・・に入力されるテストモード
イネーブルとがそれぞれ独立である点で異なる。具体的
には偶数行目に対応するＮＯＲ回路ＮＲ０，ＮＲ２，・
・・についてはテストモードイネーブルＴＭＥ＿Ｅの入
力を受ける。一方、奇数行目に対応するＮＯＲ回路ＮＲ
１，ＮＲ３，・・・についてはテストモードイネーブル
ＴＭＥ＿Ｏの入力を受ける。
【０２５７】また、偶数行目のデジット線ＤＬ＜０＞，
ＤＬ＜２＞，・・・の他端側は外部パッドＰＤ４と電気
的に結合される。一方、奇数行目に対応するデジット線
ＤＬ＜１＞，ＤＬ＜３＞，・・・の他端側については外
部パッドＰＤ３と電気的に結合される。
【０２５８】図３７のタイミングチャート図を用いて本
発明の実施の形態９の変形例２に従う行選択系回路の動
作について説明する。
【０２５９】データ書込については、図３５で説明した
実施の形態９の変形例１と同様であるのでその説明は繰
返さない。
【０２６０】テスト時について説明する。時刻Ｔ１にお
いてテストモードイネーブルＴＭＥ＿Ｏが「Ｈ」レベル
に設定される。そうすると、これに応答してドライバ帯
ＤＲＶＢａ内の奇数行目に対応するＮＯＲ回路ＮＲ１，
ＮＲ３，・・・の出力信号は、「Ｌ」レベルに設定され
る。これに伴い、奇数行目に対応するトランジスタＴＲ
１，ＴＲ３，・・・がオンし奇数行目のデジット線ＤＬ
＜１＞，ＤＬ＜３＞，・・・と電源電圧ＶＣＣとを電気
的に結合する。また、外部パッドＰＤ３は、開放状態に
設定されている。これにより、奇数行目と偶数行目との
間に電圧差を生じさせ、デジット線ＤＬ間の不良を検出
することができる。
【０２６１】同様にして、時刻Ｔ２において、テストモ
ードイネーブルＴＭＥ＿Ｅを「Ｈ」レベルに設定する。
そうすると、同様に偶数行目のデジット線ＤＬ＜０＞，
ＤＬ＜２＞，・・・と電源電圧ＶＣＣとが電気的に結合
され、奇数行目と偶数行目との間に電圧差を生じさせ、
デジット線ＤＬ間のプロセス不良等の検出をすることが
できる。
【０２６２】（実施の形態９の変形例３）図３８は、本
発明の実施の形態９の変形例３に従う行選択系回路の概
念図である。
【０２６３】本発明の実施の形態９の変形例３に従う行
選択系回路は、図３４に示す実施の形態９の変形例１の
行選択系回路と比較して、外部パッドＰＤ２の代わりに
接続制御回路ＤＲＣＴを設けた点が異なる。接続制御回
路ＤＲＣＴは、デジット線ＤＬ＜０＞〜ＤＬ＜ｎ＞にそ
れぞれ対応して設けられ、接地電圧ＧＮＤとの間の電気
的な接続を制御するトランジスタＧＴ０〜ＧＴｎとを含
む。ここでは、トランジスタＧＴ０〜ＧＴｎは、一例と
してＮチャンネルＭＯＳトランジスタとする。
【０２６４】各トランジスタＧＴ０〜ＧＴｎのゲート
は、インバータ６０を介してテストモードイネーブルＴ
ＭＥの反転信号／ＴＭＥの入力を受ける。
【０２６５】図３９のタイミングチャート図を用いて本
発明の実施の形態９の変形例３に従う行選択系回路の動
作について説明する。
【０２６６】データ書込については、上述した実施の形
態９の変形例１と同様であるのでその説明は繰返さな
い。
【０２６７】テストモード時に、時刻Ｔ１においてテス
トモードイネーブルＴＭＥが「Ｈ」レベルに設定され
る。これに応答してドライバ帯ＤＲＶＢ♯内に含まれる
各トランジスタはオンし、対応するデジット線ＤＬと電
源電圧ＶＣＣとを電気的に結合する。一方、接続制御回
路ＤＲＣＴは、テストモードイネーブルＴＭＥが「Ｈ」
レベルとなるため、その反転信号の入力を受けて接地電
圧ＧＮＤと対応するデジット線ＤＬとの電気的な結合を
非接続にする。
【０２６８】これにより、並列に各デジット線ＤＬと電
源電圧ＶＣＣとを電気的に結合してバーンイン試験を実
行することができ、テスト時間を短縮することができ
る。
【０２６９】本発明の実施の形態９の変形例３の行選択
系回路の構成により、外部バッドを用いることなくいわ
ゆるバーンイン試験を実行することができ、外部パッド
の数に制限があるデバイスにおいても汎用することがで
きる。
【０２７０】（実施の形態９の変形例４）図４０は、本
発明の実施の形態９の変形例４に従う行選択系回路の概
念図である。
【０２７１】図４０を参照して、本発明の実施の形態９
の変形例４に従う行選択系回路は、接続制御回路ＤＲＣ
ＴをＤＲＣＴａに置換した点が異なる。
【０２７２】接続制御回路ＤＲＣＴａは、トランジスタ
ＧＴを含む。トランジスタＧＴは、各デジット線ＤＬと
接地電圧ＧＮＤとの電気的な接続を制御し、インバータ
６０を介するテストモードイネーブルＴＭＥの反転信号
／ＴＭＥの入力を受ける。
【０２７３】データ書込時およびテスト時における動作
は上述したのと同様であるのでその説明は繰り返さな
い。
【０２７４】本構成とすることにより、接地電圧ＧＮＤ
とデジット線ＤＬとの接続を制御するトランジスタを１
つにすることができ回路の部品点数を削減することがで
きる。
【０２７５】（実施の形態９の変形例５）図４１は、本
発明の実施の形態９の変形例５に従う行選択系回路の概
念図である。
【０２７６】図４１を参照して、本発明の実施の形態９
の変形例５に従う行選択系回路は、図３６に示す行選択
系回路と比較して、外部パッドＰＤ３，ＰＤ４と置換し
て接続制御回路ＤＲＣＴ♯を設けた点が異なる。
【０２７７】接続制御回路ＤＲＣＴ♯は、デジット線Ｄ
Ｌ＜０＞〜ＤＬ＜ｎ＞にそれぞれ対応して設けられ、対
応するデジット線と接地電圧ＧＮＤとの接続を制御する
トランジスタＧＴ０〜ＧＴｎを含む。
【０２７８】偶数行目のデジット線ＤＬ＜０＞，ＤＬ＜
２＞，・・・に対応するトランジスタＧＴ０，ＧＴ２，
・・・のゲートはインバータ６２を介するテストモード
イネーブルＴＭＥ＿Ｅの反転信号／ＴＭＥ＿Ｅの入力を
受ける。一方、奇数行目のデジット線ＤＬ＜１＞，ＤＬ
＜３＞，・・・に対応するトランジスタＧＴ１，ＧＴ３
のゲートについてはインバータ６１を介するテストモー
ドイネーブルＴＭＥ＿Ｏの反転信号／ＴＭＥ＿Ｏの入力
を受ける。
【０２７９】図４２のタイミングチャート図を用いて本
発明の実施の形態９の変形例５に従う行選択系回路の動
作について説明する。
【０２８０】データ書込時については、上述した実施の
形態９の変形例１と同様であるのでその説明は繰返さな
い。
【０２８１】次にテスト時について説明する。時刻Ｔ１
においてテストモードイネーブルＴＭＥ＿Ｏを「Ｈ」レ
ベルに設定する。これに応答して奇数行目のデジット線
ＤＬと電源電圧ＶＣＣとが電気的に結合される。これに
伴い、偶数行目と奇数行目とのデジット線の間に電圧差
が生じ、デジット線間の不良を検出することができる。
【０２８２】一方、時刻Ｔ２においてテストモードイネ
ーブルＴＭＥ＿Ｅを「Ｈ」レベルに設定する。これに応
答して偶数行目のデジット線ＤＬと電源電圧ＶＣＣとが
電気的に結合される。これに伴い、偶数行目と奇数行目
とのデジット線間に電圧差が生じ、デジット線間の不良
を検出することができる。
【０２８３】本発明の実施の形態９の変形例５の行選択
系回路の構成により、外部バッドを用いることなくいわ
ゆるバーンイン試験を実行することができ、外部パッド
の数に制限があるデバイスにおいても汎用することがで
きる。
【０２８４】（実施の形態９の変形例６）図４３は、本
発明の実施の形態９の変形例６に従う行選択系回路の概
念図である。
【０２８５】図４３を参照して本発明の実施の形態９の
変形例６に従う行選択系回路は、図４１に示す行選択系
回路と比較して、接続制御回路ＤＲＣＴ♯を接続制御回
路ＤＲＣＴａ♯に置換した点が異なる。接続制御回路Ｄ
ＲＣＴａ♯は、トランジスタＧＴａとトランジスタＧＴ
ｂとを含む。
【０２８６】トランジスタＧＴａは、奇数行目のデジッ
ト線の他端側のそれぞれと接地電圧ＧＮＤとの間の接続
を制御する。トランジスタＧＴｂは、偶数行目のデジッ
ト線と接地電圧ＧＮＤとの間の電気的な接続を制御す
る。
【０２８７】トランジスタＧＴａは、インバータ６１を
介するテストモードイネーブルＴＭＥ＿Ｏの反転信号の
入力を受けて奇数行目のデジット線と接地電圧ＧＮＤと
の間の接続を制御する。また、トランジスタＧＴｂは、
インバータ６２を介するテストモードイネーブルＴＭＥ
＿Ｅの反転信号の入力を受けて偶数行目のデジット線と
接地電圧ＧＮＤとの間の接続を制御する。
【０２８８】通常のデータ書込時およびテストモード時
の動作については同様であるのでその説明は繰り返さな
い。
【０２８９】本発明の実施の形態９の変形例６に従う行
選択系回路の構成により、上記の実施の形態９の変形例
５よりもさらに部品点数を削減することができる。
【０２９０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２９１】
【発明の効果】請求項１〜４記載の薄膜磁性体記憶装置
は、メモリブロック毎に分割して設けられたデジット線
を用いてデータ書込対象のメモリブロックへ行選択結果
を伝達することができる。したがって、各デジット線の
配線抵抗を抑制した上で、新たに行選択線を配置するこ
となくデータ書込対象のメモリブロックにおいて選択的
にデータ書込電流を流すことができる。この結果、配線
層の増加を防ぎ、製造プロセスの煩雑化を回避すること
ができる。
【０２９２】請求項５記載の薄膜磁性体記憶装置は、各
メモリブロック毎に、前段のメモリブロックのデジット
線の電圧レベルに応じて対応するワード線を活性化させ
るワード線ドライバを設ける。これに伴い、行選択結果
を伝達するためにワード線と独立に設けられる行選択線
を設ける必要がなく、配線層の増加を防ぎ、製造プロセ
スの煩雑化を回避することができる。
【０２９３】請求項６記載の薄膜磁性体記憶装置は、各
第１のドライバユニットは、第１および第２のドライバ
トランジスタを含み、データ書込時に第１のドライバト
ランジスタが動作し、データ読出時に第２のドライバト
ランジスタが動作する。また、第１のドライバトランジ
スタは第２のドライバトランジスタよりも電流駆動力が
大きい。これにより、デジット線に電流を流す必要がな
いデータ読出時においては、電流駆動力の小さなドライ
バトランジスタによりデジット線を駆動するので、デー
タ読出時における消費電力を低減することができる。
【０２９４】請求項７記載の薄膜磁性体記憶装置は、ワ
ード線を分割して分割ワード線を設け、それを駆動する
分割ワード線ドライバを設けることにより、データ読出
時において、分割ワード線の配線長が短くなることに伴
い信号の立ち上がり時間が短縮され、データ読出時間を
短縮することができる。
【０２９５】請求項８記載の薄膜磁性体記憶装置は、Ｉ
段のメモリブロックのデータ読出時において、前段のメ
モリブロックの対応するデジット線の電圧レベルおよび
メモリブロック選択結果に基づいてＩ段のメモリブロッ
クに対応するワード線のみを活性化させることができ
る。これにより、選択されたＩ段のメモリブロックのみ
にため、データ読出時における消費電力を低減すること
ができる。
【０２９６】請求項９記載の薄膜磁性体記憶装置は、テ
スト時において、メモリブロックに含まれる全てのデジ
ット線と第１の電圧とが電気的に接続されることによる
ストレスを掛けることができる。したがって、ストレス
印可によるデジット線の不良を検出するとともに、テス
ト時間も短縮することができる。
【０２９７】請求項１０記載の薄膜磁性体記憶装置は、
テスト時において、第１のテスト信号に応じて偶数行に
対応する第１のグループの属するデジット線と第１の電
圧とを電気的に接続し、第２のテスト信号に応じて奇数
行に対応する第２のグループに属するデジット線と第１
の電圧とを電気的に接続する。したがって、第１および
第２のテスト信号を用いて独立に、偶数行と奇数行のデ
ジット線に対してストレスを掛けることができるため、
偶数行および奇数行のデジット線間の不良を検出すると
ともにテスト時間を短縮することができる。
【０２９８】請求項１１〜１３記載の薄膜磁性体記憶装
置は、データ読出時において、駆動部は、同一行のデジ
ット線の電圧レベルに応じて対応するワード線を活性化
させる。すなわち、データ読出時にデジット線がワード
線の活性化を指示する信号線として作用する。これによ
り配線層の増加を防ぎ、製造プロセスの煩雑化を回避す
ることができる。
【０２９９】請求項１４および１６記載の薄膜磁性体記
憶装置は、データ読出時およびデータ書込時において第
１の電圧を対応するデジット線に駆動する駆動力がそれ
ぞれ異なる。これに伴い、データ読出時とデータ書込時
とで対応するデジット線線に第１の電圧を駆動する駆動
力を独立に制御することができ、制御性の自由度が向上
する。
【０３００】請求項１５記載の薄膜磁性体記憶装置は、
データ書込時は第１および第２のドライバトランジスタ
をともに駆動し、データ読出時は第２のドライバトラン
ジスタのみを駆動する。これにより、データ書込時には
十分なデータ書込電流を供給することができ、精度の高
いデータ書込を実行することができる。
【０３０１】請求項１７，１８記載の薄膜磁性体記憶装
置は、複数のデジット線にそれぞれ対応して設けられ、
第１のデータ書込電流を供給する複数の電流供給回路を
設ける。各電流供給回路は、テスト時にデータ書込時よ
りも少ないデータ書込電流を供給する。また、テスト時
に複数のビット線のうちの１本に第２のデータ書込電流
を供給する。すなわち、通常時よりも少ない第１のデー
タ書込電流をデジット線に供給し、第２のデータ書込電
流をビット線に供給する。したがって、第１および第２
のデータ書込電流により生じる磁界を用いて行なういわ
ゆるディスターブ試験をメモリセル列に対して並列に実
行することができる。これにより、テスト時間を短縮す
ることができる。
【０３０２】請求項１９，２０記載の薄膜磁性体記憶装
置は、各電流供給回路において、第１および第２のドラ
イバトランジスタを含み、データ書込時に第１のドライ
バトランジスタは、第１の電圧と対応するデジット線を
接続し、テスト時に第２のドライバトランジスタは、第
３の電圧と対応するデジット線とを接続する。したがっ
て、データ書込時とテスト時で接続される電圧が異なる
ため第１のデータ書込電流の電流量の微調整を施すこと
ができる。したがって、精度の高いテストを実行するこ
とができる。
【０３０３】請求項２１記載の薄膜磁性体記憶装置は、
複数のデジット線にそれぞれ対応して設けられ、一端側
と第１の電圧との間の接続を制御する複数のドライバユ
ニットと、他端側と接続される第１の外部パッドとを含
む。テスト時に第１の外部パッドに供給される電圧は、
第２の電圧とは異なる。これに伴い、第１の外部パッド
に対して電圧レベルの高い固定電圧を供給することによ
り、各デジット線の他端側から固定電圧を並列に印可す
ることができる。したがって、電流線であるデジット線
に対して十分なバーンイン試験を実行することができる
とともに、いわゆるバーンイン試験の試験時間も短縮す
ることができる。
【０３０４】請求項２２記載の薄膜磁性体記憶装置は、
複数のデジット線にそれぞれ対応して設けられ、一端側
と第１の電圧との間の接続を制御する複数のドライバユ
ニットと、他端側と接続される外部パッドとを含む。テ
スト時に各ドライバユニットは、デジット線の一端側と
第１の電圧との間を接続し、外部パッドは、開放状態に
設定する。これに伴い、各デジット線の一端側から第１
の電圧を並列に印可することができる。したがって、電
流線であるデジット線に対して十分なバーンイン試験を
実行することができるとともに、いわゆるバーンイン試
験の試験時間も短縮することができる。
【０３０５】請求項２３記載の薄膜磁性体記憶装置は、
複数のドライバユニットは、偶数行に対応して設けられ
る第１のグループと、奇数行に対応して設けられる第２
のグループに分割される。また、第１および第２のグル
ープにそれぞれ対応して設けられる第１および第２のサ
ブパッドを含む。これに伴い、いずれか一方のサブパッ
ドに第２の電圧と異なる電圧を供給することにより、偶
数行および奇数行の間にストレスを掛けることができ、
デジット線間の不良を検出すると共に、並列にストレス
を掛けることができるためテスト時間を短縮することが
できる。
【０３０６】請求項２４記載の薄膜磁性体記憶装置は、
複数のデジット線にそれぞれ対応して設けられ、一端側
と第１の電圧との間の接続を制御する複数のドライバユ
ニットと、他端側と第２の電圧との接続を制御する接続
制御回路を含む。テスト時に、複数のドライバユニット
は、テスト信号に応答して対応するデジット線の一端側
と第１の電圧とを接続する。また、接続制御回路は、他
端側と第２の電圧とを非接続に設定する。これにより、
テスト時に並列に第１の電圧を印加することができ十分
なバーンイン試験を実行することができるとともに、い
わゆるバーンイン試験の試験時間も短縮することができ
る。
【０３０７】請求項２５記載の薄膜磁性体記憶装置は、
複数のデジット線が偶数行に対応して設けられる第１の
グループと奇数行に対応して設けられる第２のグループ
とに分割される。第１のサブテスト信号に応じて第１の
グループに属するデジット線と第２の電圧とが非接続と
なる。また、第２のサブテスト信号に応じて第２のグル
ープに属するデジット線と第２の電圧とが非接続とな
る。これにより、第１および第２のサブテスト信号に応
じて第１および第２のグループのいずれか一方のみに第
１の電圧を印可することができる。これに伴い、偶数行
および奇数行の間にストレスを掛けることができ、デジ
ット線間の不良を検出すると共に、並列にストレスを掛
けることができるためテスト時間を短縮することができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイ
ス１の全体構成図である。
【図２】 本発明の実施の形態１に従う各メモリブロッ
クＭＢの両側に配置された行選択系回路の概念図であ
る。
【図３】 ブロック選択信号ＤＬＢＳおよびデジット線
プルダウン信号ＤＬＤＥの対応関係を示す真理値表であ
る。
【図４】 選択メモリブロックＭＢ１のデジット線ＤＬ
１にデータ書込電流を流す場合のタイミングチャート図
である。
【図５】 本発明の実施の形態２に従うＭＲＡＭデバイ
ス１に含まれる行選択系回路の概念図である。
【図６】 ブロック選択信号ＤＬＢＳおよびデジット線
プルダウン信号ＤＬＤＥの対応関係を示す真理値表であ
る。
【図７】 データ読出において、メモリブロックＭＢ１
を選択した場合のタイミングチャート図である。
【図８】 本発明の実施の形態２の変形例に従うＭＲＡ
Ｍデバイス１に含まれる行選択系回路の概念図である。
【図９】 デジットワード線ドライバＤＷＤＲ♯の回路
構成図である。
【図１０】 本発明の実施の形態３に従うＭＲＡＭデバ
イス１に含まれる行選択系回路の概念図である。
【図１１】 ワード線ドライバＷＬＤＲ０の回路図であ
る。
【図１２】 本発明の実施の形態４に従うＭＲＡＭデバ
イス１に含まれる行選択系回路の概念図である。
【図１３】 デジットワード線ドライバＤＷＤＲＩ０の
回路図である。
【図１４】 ブロック選択信号ＤＬＢＳおよびデジット
線プルダウン信号ＤＬＤＥおよびワードブロック選択信
号ＷＬＢＳの対応関係を示す真理値表である。
【図１５】 選択メモリブロックＭＢ１のワード線ＷＬ
１を活性化させる場合のタイミングチャート図である。
【図１６】 本発明の実施の形態５に従うＭＲＡＭデバ
イス１に含まれる行選択系回路の概念図である。
【図１７】 ブロック選択信号ＤＬＢＳおよびデジット
線プルダウン信号ＤＬＤＥの対応関係を示す真理値表で
ある。
【図１８】 テストモードにおけるプロセス不良を検出
する場合の各信号のタイミングチャート図である。
【図１９】 ＭＲＡＭデバイス１に含まれる本発明の実
施の形態５の変形例に従う行選択系回路の概念図であ
る。
【図２０】 本発明の実施の形態６に従うＭＲＡＭデバ
イス２の全体構成図である。
【図２１】 本発明の実施の形態６に従う行選択系回路
の概念図である。
【図２２】 本発明の実施の形態６に従う行選択系回路
の動作のタイミングチャート図である。
【図２３】 本発明の実施の形態７に従う行選択系回路
の概念図である。
【図２４】 本発明の実施の形態７に従う行選択系回路
の動作のタイミングチャート図である。
【図２５】 本発明の実施の形態７の変形例１に従う行
選択系回路の概念図である。
【図２６】 本発明の実施の形態７の変形例１に従う行
選択系回路の動作のタイミングチャート図である。
【図２７】 本発明の実施の形態７の変形例２に従う行
選択系回路の概念図である。
【図２８】 本発明の実施の形態７の変形例２に従う行
選択系回路の動作のタイミングチャート図である。
【図２９】 本発明の実施の形態８に従う行選択系回路
の概念図である。
【図３０】 本発明の実施の形態８に従う行選択系回路
の動作のタイミングチャート図である。
【図３１】 本発明の実施の形態８の変形例に従う行選
択系回路の概念図である。
【図３２】 本発明の実施の形態９に従う行選択系回路
の概念図である。
【図３３】 本発明の実施の形態９に従う行選択系回路
の動作のタイミングチャート図である。
【図３４】 本発明の実施の形態９の変形例１に従う行
選択系回路の概念図である。
【図３５】 本発明の実施の形態９の変形例１に従う行
選択系回路の動作のタイミングチャート図である。
【図３６】 本発明の実施の形態９の変形例２に従う行
選択系回路の概念図である。
【図３７】 本発明の実施の形態９の変形例２に従う行
選択系回路の動作のタイミングチャート図である。
【図３８】 本発明の実施の形態９の変形例３に従う行
選択系回路の概念図である。
【図３９】 本発明の実施の形態９の変形例３に従う行
選択系回路の動作のタイミングチャート図である。
【図４０】 本発明の実施の形態９の変形例４に従う行
選択系回路の概念図である。
【図４１】 本発明の実施の形態９の変形例５に従う行
選択系回路の概念図である。
【図４２】 本発明の実施の形態９の変形例５に従う行
選択系回路の動作図のタイミングチャート図である。
【図４３】 本発明の実施の形態９の変形例６に従う行
選択系回路の概念図である。
【図４４】 磁気トンネル接合部を有するメモリセルの
構成を示す概略図である。
【図４５】 ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。
【図４６】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
【図４７】 データ書込時におけるデータ書込電流とト
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
【図４８】 ＭＴＪメモリセルＭＣを行列状に集積配置
したＭＲＡＭデバイス１０の全体構成図である。
【図４９】 各ＤＬ／ＷＬドライバ帯毎にロウデコーダ
１１０を設けた行選択系回路の概念図である。
【符号の説明】
１，２，１０ ＭＲＡＭデバイス、１００，１１０ ロ
ウデコーダ、２００コラムデコーダ、３００ ビット線
選択回路、４００，４１０ ビット線電流制御回路、５
００，５０１ 電流源、６００ アンプ。

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置された複数の磁性体メモリ
    セルを備え、 前記複数の磁性体メモリセルは、メモリセル行を共有す
    るように行方向に沿って第１段から第Ｎ段のＮ個（Ｎ：
    自然数）のメモリブロックに分割され、 各前記メモリブロックにおいて、 前記メモリセル行にそれぞれ対応して設けられ、データ
    書込対象に選択された選択磁性体メモリセルに対してデ
    ータ書込磁界を生じさせるデータ書込電流を選択的に流
    すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
    々が、対応するデジット線の一端側と第１の電圧との間
    の接続を制御するための複数の第１のドライバユニット
    と、 前記複数のデジット線にそれぞれ対応して設けられ、各
    々が、前記対応するデジット線の他端側と第２の電圧と
    の間の接続を制御するための複数の第２のドライバユニ
    ットとをさらに備え、 データ書込時において、前記第１段のメモリブロックに
    対応する各前記第１のドライバユニットは、行選択結果
    に応じて対応するデジット線の前記一端側を前記第１の
    電圧と接続し、 前記データ書込時において、前記選択磁性体メモリセル
    を含む第Ｉ段（Ｉ：Ｉ≦Ｎの自然数）のメモリブロック
    に対応する各前記第２のドライバユニットは、前記複数
    のメモリブロックの選択結果に応じて、対応するデジッ
    ト線の前記他端側を前記第２の電圧と接続し、 前記データ書込時において、Ｉ≧２のときは、前記第２
    段から第Ｉ段のメモリブロックの各々に対応する各前記
    第１のドライバユニットは、前段のメモリブロック内の
    同一メモリセル行のデジット線の電圧レベルに応じて、
    対応するデジット線の前記一端側を前記第１の電圧と接
    続し、 前記データ書込時において、Ｉ≧２のときは、前記第１
    段から第（Ｉ−１）段のメモリブロックに対応する各前
    記第２のドライバユニットは、前記複数のメモリブロッ
    クの選択結果に応じて、対応するデジット線の前記他端
    側を前記第２の電圧と非接続にする、薄膜磁性体記憶装
    置。
  2. 【請求項２】 前記データ書込時において、前記第（Ｉ
    ＋１）段から第Ｎ段のメモリブロックの各々に対応する
    各前記第２のドライバユニットは、対応するデジット線
    の前記他端側を前記第２の電圧と接続する、請求項１記
    載の薄膜磁性体記憶装置。
  3. 【請求項３】 前記第１の電圧は、前記第２の電圧より
    も高く、 各前記メモリブロックにおいて、 各前記第１のドライバユニットは、前記第１の電圧およ
    び対応するデジット線の前記他端側との間に電気的に結
    合されるＰチャネル電界効果型トランジスタを含み、 各前記第２のドライバユニットは、前記第２の電圧およ
    び対応するデジット線の前記他端側との間に電気的に結
    合されるＮチャネル電界効果型トランジスタを含む、請
    求項１記載の薄膜磁性体記憶装置。
  4. 【請求項４】 前記第２の電圧は、前記第１の電圧より
    も高く、 各前記メモリブロックにおいて、 各前記第１のドライバユニットは、前記第１の電圧およ
    び対応するデジット線の前記他端側との間に電気的に結
    合されるＮチャネル電界効果型トランジスタを含み、 各前記第２のドライバユニットは、前記第２の電圧およ
    び対応するデジット線の前記他端側との間に電気的に結
    合されるＰチャネル電界効果型トランジスタを含む、請
    求項１記載の薄膜磁性体記憶装置。
  5. 【請求項５】 前記メモリブロック毎に独立に、 前記メモリセル行にそれぞれ対応して設けられ、データ
    読出時において行選択を実行するための複数のワード線
    と、 前記複数のワード線にそれぞれ対応して設けられ、各々
    が対応するワード線を活性化させるための複数のワード
    線ドライバとをさらに備え、 前記データ読出時に、前記Ｎ個のメモリブロックのうち
    の第Ｉ段（Ｉ：Ｉ≦Ｎの関係を満たす自然数）のメモリ
    ブロックがデータ読出対象に選択された磁性体メモリセ
    ルを含む場合において、第１段のメモリブロックに対応
    する各前記第１のドライバユニットは、前記行選択結果
    に応じて対応するデジット線の一端側を前記第１の電圧
    と接続し、かつ前記第２段から第Ｉ段のメモリブロック
    に対応して設けられる各前記第１のドライバユニット
    は、前段のメモリブロック内の同一メモリセル行のデジ
    ット線の電圧レベルに応じて、対応するデジット線の一
    端側を前記第１の電圧と接続し、 前記データ読出時に、前記第１段のメモリブロックに対
    応する各前記ワード線ドライバは、前記行選択結果に応
    じて対応するワード線を活性化させ、かつ前記第２段か
    ら第Ｉ段のメモリブロックに対応する各前記ワード線ド
    ライバは、前段のメモリブロック内の同一メモリセル行
    のデジット線の電圧レベルに応じて、対応するワード線
    を活性化させる、請求項１記載の薄膜磁性体記憶装置。
  6. 【請求項６】 各前記メモリブロックに対応する各前記
    第１のドライバユニットは、各前記メモリブロックにお
    ける同一行を構成するデジット線と前記第１の電圧とを
    それぞれ接続するために並列に配置された第１および第
    ２のドライバトランジスタをさらに含み、 前記データ書込時において、前記第１の電圧は、前記第
    １のドライバトランジスタによって前記デジット線と接
    続され、 前記データ読出時において、前記第１の電圧は、前記第
    ２のドライバトランジスタによって前記デジット線と接
    続され、 前記第１のドライバトランジスタは、前記第２のドライ
    バトランジスタよりも電流駆動力が大きい、請求項５記
    載の薄膜磁性体記憶装置。
  7. 【請求項７】 前記複数のワード線は、各々が対応する
    ワード線を分割した複数の分割ワード線をさらに含み、 前記薄膜磁性体記憶装置は、 前記メモリブロック毎に独立に、前記複数の分割ワード
    線にそれぞれ対応して設けられ、各々が対応する分割ワ
    ード線を活性化させるための複数の分割ワード線ドライ
    バをさらに備え、 データ読出時において、各前記分割ワード線ドライバ
    は、同一行のデジット線の電圧レベルに基づいて対応す
    る分割ワード線を活性化させる、請求項５記載の薄膜磁
    性体記憶装置。
  8. 【請求項８】 前記メモリブロック毎に独立に、 前記メモリセル行にそれぞれ対応して設けられ、データ
    読出時において行選択を実行するための複数のワード線
    と、 前記複数のワード線にそれぞれ対応して設けられ、各々
    が対応するデジット線と同一行の対応するワード線を活
    性化させるための複数のワード線ドライバとをさらに備
    え、 前記データ読出時において、前記Ｎ個のメモリブロック
    のうちの第１段のメモリブロックがデータ読出対象に選
    択された磁性体メモリセルを含む場合において、第１段
    のメモリブロックに対応する前記ワード線ドライバは、
    前記行選択結果およびメモリブロック選択結果に応じ
    て、対応するワード線を活性化し、 前記Ｎ個のメモリブロックのうちの第Ｉ段（Ｉ：２≦Ｉ
    ≦Ｎの関係を満たす自然数）のメモリブロックがデータ
    読出対象に選択された磁性体メモリセルを含む場合にお
    いて、第１段のメモリブロックに対応する各前記第１の
    ドライバユニットは、前記行選択結果に応じて対応する
    デジット線の一端側を前記第１の電圧と接続し、かつ前
    記第２段から第（Ｉ−１）段のメモリブロックに対応し
    て設けられる各前記第１のドライバユニットは、前段の
    メモリブロック内の同一メモリセル行のデジット線の電
    圧レベルに応じて、対応するデジット線の一端側を前記
    第１の電圧と接続し、 第Ｉ段のメモリブロックに対応する各前記ワードドライ
    バは、前段のメモリブロック内の同一メモリセル行のデ
    ジット線の電圧レベルおよびブロック選択信号に応じ
    て、対応するワード線を活性化させる、請求項１記載の
    薄膜磁性体記憶装置。
  9. 【請求項９】 テスト時において、各前記Ｎ個のメモリ
    ブロックにおいて、各前記第１のドライバユニットは、
    対応するデジット線と前記第２の電圧よりも高い前記第
    １の電圧とを電気的に接続する、請求項１記載の薄膜磁
    性体記憶装置。
  10. 【請求項１０】 テスト時において、各前記Ｎ個のメモ
    リブロックにおいて、前記複数の第１のドライバユニッ
    トは、偶数行に対応する第１のグループと、奇数行に対
    応する第２のグループとに分割され、 第１のテスト信号に応じて、前記第１のグループに属す
    るドライバユニットの各々は、対応するデジット線と前
    記第２の電圧よりも高い前記第１の電圧とを電気的に接
    続し、 第２のテスト信号に応じて、前記第２のグループに属す
    るドライバユニットの各々は、対応するデジット線と前
    記第２の電圧よりも高い前記第１の電圧とを電気的に接
    続する、請求項１記載の薄膜磁性体記憶装置。
  11. 【請求項１１】 行列状に配置された複数の磁性体メモ
    リセルと、 前記メモリセル行にそれぞれ対応して設けられ、データ
    書込対象に選択された選択磁性体メモリセルに対してデ
    ータ書込磁界を生じさせるデータ書込電流を選択的に流
    すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
    々が、対応するデジット線の一端側と第１の電圧との間
    の接続を制御するための複数の第１のドライバユニット
    と、 前記複数のデジット線にそれぞれ対応して設けられ、各
    々が、前記対応するデジット線の他端側と第２の電圧と
    の間の接続を制御するための複数の第２のドライバユニ
    ットと 前記メモリセル行にそれぞれ対応して設けられる複数の
    ワード線と、 前記複数のワード線にそれぞれ対応して設けられ、各々
    が、同一行のデジット線の電圧レベルに応じて対応する
    ワード線を活性化させる複数の駆動部とを備え、 データ書込時において、各前記第１のドライバユニット
    は、行選択結果に応じて対応するデジット線の一端側と
    前記第１の電圧とを接続し、各前記第２のドライバユニ
    ットは、前記対応するデジット線の他端側と前記第２の
    電圧とを接続し、 前記データ読出時において、各前記第１のドライバユニ
    ットは、行選択結果に応じて対応するデジット線の一端
    側と前記第１の電圧とを接続し、各前記第２のドライバ
    ユニットは、前記対応するデジット線の他端側と前記第
    ２の電圧とを非接続にする、薄膜磁性体記憶装置。
  12. 【請求項１２】 各前記駆動部は、前記対応するデジッ
    ト線と前記対応するワード線とを電気的に結合するため
    の配線を有する、請求項１１記載の薄膜磁性体記憶装
    置。
  13. 【請求項１３】 各前記駆動部は、前記対応するデジッ
    ト線の電圧レベルと前記データ読出時に活性化される信
    号とに応じて前記対応するワード線を活性化させる論理
    ゲートを有する、請求項１１記載の薄膜磁性体記憶装
    置。
  14. 【請求項１４】 各前記第１のドライバユニットが前記
    対応するデジット線を前記第１の電圧へ駆動する駆動力
    は、前記データ読出時および前記データ書込時において
    それぞれ異なる、請求項１１記載の薄膜磁性体記憶装
    置。
  15. 【請求項１５】 各前記第１のドライバユニットは、前
    記対応するデジット線の前記一端側と前記第１の電圧と
    の間に並列に接続された第１および第２のドライバトラ
    ンジスタを含み、 前記データ書込時において、前記第１のドライバトラン
    ジスタは、前記行選択結果に応じて前記第１の電圧と前
    記対応するデジット線とを接続し、前記第２のドライバ
    トランジスタは、前記行選択結果および前記データ書込
    時に活性化される書込活性化信号に応じて前記第１の電
    圧と前記対応するデジット線とを接続し、 前記データ読出時において、前記第１のドライバトラン
    ジスタは、前記行選択結果に応じて前記第１の電圧と前
    記対応するデジット線とを接続し、前記第２のドライバ
    トランジスタは、前記データ読出時に非活性化される前
    記書込活性化信号に応じて前記第１の電圧と前記対応す
    るデジット線とを非接続にする、請求項１４記載の薄膜
    磁性体記憶装置。
  16. 【請求項１６】 各前記第１のドライバユニットは、前
    記対応するデジット線の前記一端側と前記第１の電圧と
    の間に並列に接続された第１および第２のドライバトラ
    ンジスタを含み、 前記データ書込時において、前記第１のドライバトラン
    ジスタは、前記行選択結果に応じて前記第１の電圧と前
    記対応するデジット線とを接続し、 前記データ読出時において、前記第２のドライバトラン
    ジスタは、前記第１のドライバトランジスタと相補的に
    前記行選択結果に応じて前記第１の電圧と前記対応する
    デジット線とを接続する、請求項１４記載の薄膜磁性体
    記憶装置。
  17. 【請求項１７】 行列状に配置された複数の磁性体メモ
    リセルと、 メモリセル行にそれぞれ対応して設けられ、データ書込
    対象に選択された選択磁性体メモリセルに対して第１の
    データ書込電流を選択的に流すための複数のデジット線
    と、 メモリセル列にそれぞれ対応して設けられ、前記データ
    書込対象に選択された磁性体メモリセルに対して第２の
    データ書込電流を選択的に流すための複数のビット線
    と、 前記複数のデジット線にそれぞれ対応して設けられ、各
    々が、対応するデジット線への前記第１のデータ書込電
    流の供給を制御するための複数の電流供給回路とを備
    え、 データ書込時において、各前記電流供給回路は、行選択
    結果に応じて前記対応するデジット線に前記第１のデー
    タ書込電流を供給し、 テスト時において、各前記電流供給回路は、前記データ
    書込時よりも小さい前記第１のデータ書込電流を供給
    し、 前記テスト時に前記複数のビット線のうちの少なくとも
    １本は、前記第２のデータ書込電流の供給を受ける、薄
    膜磁性体記憶装置。
  18. 【請求項１８】 各前記電流供給回路は、第１の電圧と
    前記対応するデジット線の一端側との間を制御する第１
    のドライバトランジスタと、 前記第１のドライバトランジスタと並列に配置され、前
    記第１の電圧と前記対応するデジット線の一端側との間
    の制御する第２のドライバトランジスタと、 前記データ書込時および前記テスト時に第２の電圧と前
    記対応するデジット線の他端側との間を接続する第３の
    ドライバトランジスタとを含み、 前記データ書込時において、前記第１のドライバトラン
    ジスタは、前記行選択結果に応じて、前記第１の電圧と
    前記対応するデジット線の一端側とを接続し、 前記テスト時において、前記第２のドライバトランジス
    タは、テスト信号に応じて前記第１の電圧と前記対応す
    るデジット線の一端側とを接続し、 前記第２のドライバトランジスタは、前記第１のドライ
    バトランジスタよりも電流駆動力が小さい、請求項１７
    記載の薄膜磁性体記憶装置。
  19. 【請求項１９】 各前記電流供給回路は、第１の電圧と
    前記対応するデジット線の一端側との間を制御する第１
    のドライバトランジスタと、 前記第１のドライバトランジスタと並列に配置され、第
    ３の電圧と前記対応するデジット線の一端側との間の制
    御する第２のドライバトランジスタと、 前記データ書込時および前記テスト時に第２の電圧と前
    記対応するデジット線の他端側との間を接続する第３の
    ドライバトランジスタとを含み、 前記データ書込時において、前記第１のドライバトラン
    ジスタは、前記行選択結果に応じて前記第１の電圧と前
    記対応するデジット線とを接続し、 前記テスト時において、前記第２のドライバトランジス
    タは、テスト信号に応じて前記第３の電圧と前記対応す
    るデジット線とを接続する、請求項１７記載の薄膜磁性
    体記憶装置。
  20. 【請求項２０】 前記薄膜磁性体記憶装置は、外部から
    調整可能な電圧を印加するための外部パッドをさらに備
    え、 前記第３の電圧は、前記外部パッドに印加された電圧に
    相当する、請求項１９記載の薄膜磁性体記憶装置。
  21. 【請求項２１】 行列状に配置された複数の磁性体メモ
    リセルと、 前記メモリセル行にそれぞれ対応して設けられ、データ
    書込対象に選択された選択磁性体メモリセルに対してデ
    ータ書込磁界を生じさせるデータ書込電流を選択的に流
    すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
    々が、行選択結果に応じて活性化され、対応するデジッ
    ト線の一端側と第１の電圧との間の接続を制御するため
    の複数のドライバユニットと、 各前記対応するデジット線の他端側と電気的に接続され
    る第１の外部パッドと、 前記複数のデジット線以外の内部回路と電気的に接続さ
    れ、第２の電圧の供給を受ける第２の外部パッドとを備
    え、 通常動作時において、前記第１の外部パッドは、前記第
    ２の電圧と接続され、 テスト時における前記第１の外部パッドの接続状態は前
    記通常動作時と異なる、薄膜磁性体記憶装置。
  22. 【請求項２２】 前記テスト時において、各前記ドライ
    バユニットは、前記対応するデジット線の一端側と前記
    第１の電圧とを接続し、 前記第１の外部パッドは、開放状態に設定される、請求
    項２１記載の薄膜磁性体記憶装置。
  23. 【請求項２３】 前記複数のデジット線およびドライバ
    ユニットは、偶数行に対応して設けられる第１のグルー
    プと奇数行に対応して設けられる第２のグループに分割
    され、 前記第１の外部パッドは、前記第１のグループに対応し
    て設けられる第１のサブパッドと、前記第２のグループ
    に対応して設けられる第２のサブパッドとを含む、請求
    項２１記載の薄膜磁性体記憶装置。
  24. 【請求項２４】 行列状に配置された複数の磁性体メモ
    リセルと、 前記メモリセル行にそれぞれ対応して設けられ、データ
    書込対象に選択された選択磁性体メモリセルに対してデ
    ータ書込磁界を生じさせるデータ書込電流を選択的に流
    すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
    々が、データ書込時に行選択結果に応じて活性化され、
    対応するデジット線の一端側と第１の電圧との間の接続
    を制御するための複数のドライバユニットと、 前記複数のデジット線の他端側と第２の電圧との接続を
    制御する接続制御回路とを備え、 通常動作時において、前記接続制御回路は、前記複数の
    デジット線の他端側と第２の電圧とを電気的に接続し、 テスト時において、各前記ドライバユニットは、テスト
    信号に応じて前記対応するデジット線の一端側と前記第
    １の電圧とを接続し、前記接続制御回路は、前記テスト
    信号に応答して前記複数のデジット線の他端側と前記第
    ２の電圧とを非接続とする、薄膜磁性体記憶装置。
  25. 【請求項２５】 前記複数のデジット線は、偶数行に対
    応して設けられた第１のグループと、奇数行に対応して
    設けられた第２のグループとに分割され、 前記テスト信号は、前記第１および第２のサブテスト信
    号を含み、 前記第１のグループに属する各前記ドライバユニット
    は、第１のサブテスト信号に応じて、前記対応するデジ
    ット線の一端側と前記第１の電圧とを接続し、 前記第２のグループに属する各前記ドライバユニット
    は、第２のサブテスト信号に応じて、前記対応するデジ
    ット線の一端側と前記第１の電圧とを接続し、 前記接続制御回路は、 前記第１のグループに属するデジット線の他端側の各々
    と前記第２の電圧との間に配置され、前記第１のサブテ
    スト信号に応じてターンオフする第１のトランジスタ
    と、 前記第２のグループに属するデジット線の他端側の各々
    と前記第２の電圧との間に配置され、前記第２のサブテ
    スト信号に応じてターンオフする第２のトランジスタと
    を含む、請求項２４記載の薄膜磁性体記憶装置。
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