JP2003297070A - 薄膜磁性体記憶装置 - Google Patents
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Abstract
した場合において、各メモリブロックの信号線等を駆動
する回路帯の面積を縮小する薄膜磁性体記憶装置を提供
する。 【解決手段】 第1段〜第N段のN個の分割されたメモ
リブロック毎に、各メモリブロックに含まれる複数のデ
ジット線の一端および他端にそれぞれ対応して設けられ
る複数の第1および第2のドライバユニットを配置す
る。選択メモリブロック以前の各第1のドライバユニッ
トは、前段のメモリブロックの同一行のデジット線の電
圧レベルに応じて対応するデジット線と第1の電圧とを
接続する。また、選択メモリブロックの第2のドライバ
ユニットは対応するデジット線と第2の電圧とを接続し
てデータ書込電流を供給する。つまり、選択メモリブロ
ック以前のデジット線を電流線ではなく信号線として用
いて回路帯の面積を縮小する。
Description
装置に関し、より特定的には、磁気トンネル接合(MT
J:Magnetic Tunnel Junction)を有するメモリセルを
備えたランダムアクセスメモリに関する。
可能な記憶装置として、MRAM(Magnetic Random Ac
cess Memory)デバイスが注目されている。MRAMデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。
た薄膜磁性体であるトンネル磁気抵抗素子をメモリセル
に用いることによって、MRAMデバイスの性能が飛躍
的に進歩することが発表されている。磁気トンネル接合
を有するメモリセルを備えたMRAMデバイスについて
は、“A 10ns Read and Write Non-Volatile MemoryArr
ay Using a Magnetic Tunnel Junction and FET Switch
in each Cell", ISSCC Digest of Technical Papers,
TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magn
etic Tunnel Junction Elements", ISSCC Digest of Te
chnical Papers, TA7.3, Feb. 2000.、および“A 256kb
3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", IS
SCC Digest of Technical Papers, TA7.6, Feb. 2001.
等の技術文献に開示されている。
モリセル(以下、単に「MTJメモリセル」とも称す
る)の構成を示す概略図である。
記憶データレベルに応じて電気抵抗が変化するトンネル
磁気抵抗素子TMRと、データ読出時にトンネル磁気抵
抗素子TMRを通過するセンス電流Isの経路を形成す
るためのアクセス素子ATRとを備える。アクセス素子
ATRは、代表的には電界効果型トランジスタで形成さ
れるので、以下においては、アクセス素子ATRをアク
セストランジスタATRとも称する。アクセストランジ
スタATRは、トンネル磁気抵抗素子TMRと直列に接
続される。
指示するためのデジット線DLと、データ読出を実行す
るためのワード線WLと、データ読出およびデータ書込
において、記憶データのデータレベルに対応した電気信
号を伝達するためのデータ線であるビット線BLとが配
置される。
読出動作を説明する概念図である。図45を参照して、
トンネル磁気抵抗素子TMRは、固定された一定の磁化
方向を有する強磁性体層(以下、単に「固定磁化層」と
も称する)FLと、外部かの印加磁界に応じた方向に磁
化される強磁性体層(以下、単に「自由磁化層」とも称
する)VLとを有する。固定磁化層FLおよび自由磁化
層VLの間には、絶縁体膜で形成されるトンネルバリア
(トンネル膜)TBが設けられる。自由磁化層VLは、
書込まれる記憶データのレベルに応じて、固定磁化層F
Lと同一方向または固定磁化層FLと反対方向に磁化さ
れる。これらの固定磁化層FL、トンネルバリアTBお
よび自由磁化層VLによって、磁気トンネル接合が形成
される。
活性化に応じてアクセストランジスタATRがターンオ
ンして、トンネル磁気抵抗素子TMRは、ビット線BL
と接地電圧GNDとの間に接続される。これにより、ト
ンネル磁気抵抗素子TMRの両端にビット線電圧に応じ
たバイアス電圧が印加されて、トンネル膜にトンネル電
流が流される。このようなトンネル電流を用いることに
よって、データ読出時に、ビット線BL〜トンネル磁気
抵抗素子TMR〜アクセストランジスタATR〜接地電
圧GNDの電流経路にセンス電流を流すことができる。
は、固定磁化層FLおよび自由磁化層VLのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子TMRの電気抵抗値は、固定磁化層
FLの磁化方向と自由磁化層VLの磁化方向とが平行で
ある場合に最小値Rminとなり、両者の磁化方向が反
対(反平行)方向である場合に最大値Rmaxとなる。
に応じた方向に磁化すれば、センス電流Isによってト
ンネル磁気抵抗素子TMRで生じる電圧変化は、記憶デ
ータレベルに応じて異なる。したがって、たとえばビッ
ト線BLを一定電圧にプリチャージした後に、トンネル
磁気抵抗素子TMRにセンス電流Isを流せば、ビット
線BLの電圧を検知することによって、MTJメモリセ
ルの記憶データを読出すことができる。
タ書込動作を説明する概念図である。
は、ワード線WLが非活性化され、アクセストランジス
タATRはターンオフされる。この状態で、自由磁化層
VLを書込データに応じた方向に磁化するためのデータ
書込電流が、デジット線DLおよびビット線BLにそれ
ぞれ流される。
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
ンネル磁気抵抗素子TMR内の自由磁化層VLにおいて
磁化容易軸(EA:Easy Axis)方向に印加される磁界
を示す。一方、縦軸H(HA)は、自由磁化層VLにお
いて磁化困難軸(HA:HardAxis)方向に作用する磁界
を示す。磁界H(EA)およびH(HA)は、ビット線
BLおよびデジット線DLをそれぞれ流れる電流によっ
て生じる2つの磁界の一方ずつにそれぞれ対応する。
FLの固定された磁化方向は、自由磁化層VLの磁化容
易軸に沿っており、自由磁化層VLは、記憶データのレ
ベル(“1”および“0”)に応じて、磁化容易軸方向
に沿って、固定磁化層FLと平行あるいは反平行(反
対)方向に磁化される。MTJメモリセルは、自由磁化
層VLの2通りの磁化方向と対応させて、1ビットのデ
ータ(“1”および“0”)を記憶することができる。
磁界H(EA)およびH(HA)の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層VLの磁化
方向は変化しない。
由磁化層VLに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
動作点を設計した場合には、データ書込対象であるMT
Jメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がHWRとなるように設計される。すなわ
ち、このデータ書込磁界HWRが得られるように、ビット
線BLまたはデジット線DLを流されるデータ書込電流
の値が設計される。一般的に、データ書込磁界HWRは、
磁化方向の切換えに必要なスイッチング磁界HSWと、マ
ージン分ΔHとの和で示される。すなわち、H WR=HSW
+ΔHで示される。
トンネル磁気抵抗素子TMRの磁化方向を書換えるため
には、デジット線DLとビット線BLとの両方に所定レ
ベル以上のデータ書込電流を流す必要がある。これによ
り、トンネル磁気抵抗素子TMR中の自由磁化層VL
は、磁化容易軸(EA)に沿ったデータ書込磁界の向き
に応じて、固定磁化層FLと平行もしくは、反対(反平
行)方向に磁化される。トンネル磁気抵抗素子TMRに
一旦書込まれた磁化方向、すなわちMTJメモリセルの
記憶データは、新たなデータ書込が実行されるまでの間
不揮発的に保持される。
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子TMRの電気抵抗値RmaxおよびRmin
と、記憶データのレベル(“1”および“0”)とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
リセルMCを行列状に集積配置したMRAMデバイス1
0の全体構成図である。
においては、N個に分割されたメモリブロックMB0〜
MBn−1(n:自然数)(以下、総称して、メモリブ
ロックMBとも称する。)が設けられている。
対応して設けられたワード線WLとデジット線DLおよ
びメモリセル列に対応して設けられたビット線BLとを
含む。
配置されたMTJメモリセルMCを含むメモリアレイを
機能および用途に応じて複数のメモリブロックに分割す
る構成が一般的である。
分割したレイアウト構成をとった場合、各メモリブロッ
クMB毎にデジット線等を駆動するDL/WLドライバ
帯を配置することが必要となる。さらに、各DL/WL
ドライバ帯毎にロウデコーダ110を配置して各DL/
WLドライバ帯を制御する構成をとる必要がある。
ウデコーダ110を設けた行選択系回路の概念図であ
る。
B1について代表して説明するが、その他のメモリブロ
ックMB2〜MBn−1についても同様でありその説明
は繰り返さない。
およびMB1にそれぞれ対応するDL/WLドライバ帯
DWG0およびDWG1は、各デジット線DLに対する
データ書込電流の供給を制御するためのデジット線ドラ
イバDLD0およびDLD1をそれぞれ含む。また、各
メモリブロックMBに対応してロウデコーダ110が設
けられる。
WEに基づくロウデコーダ110の行選択結果である出
力信号およびメモリブロックMBを選択するブロック選
択信号DLBS0に応じて、メモリブロックMB0に含
まれるデジット線DLが選択的に活性化される。また、
同様にロウデコーダ110の出力信号およびブロック選
択信号DLBS1に応じて、メモリブロックMB1に含
まれるデジット線DLが選択的に活性化される。
ドライバ帯毎にロウデコーダ110を配置する必要があ
るため、各ロウデコーダ分の面積が必要となりMRAM
デバイスの面積が増大するという問題が生じる。
JメモリセルMCは、ビット線BLおよびデジットDL
をそれぞれ流れる電流によって生じる2つの磁界に応じ
てデータ書込が実行される。すなわち、選択したメモリ
セルにデータ書込を実行する場合、選択したデジット線
DLおよびビット線BLに電流が供給される。この際、
選択したデジット線DLに隣接するデジット線にも漏れ
磁界が印可される。隣接するデジット線および選択した
ビット線BLに対応する隣接するメモリセルには、理論
的には、図47に示したアステロイド特性線の内側の領
域に従う磁界が印可される。したがって、ディスターブ
特性の強い通常のメモリセルは、データ誤書込が生じる
ことはないが、ディスターブ特性の弱いメモリセルの場
合には、データ誤書込が生じる場合があり、予めかかる
ディスターブ特性の弱い不良メモリセルを除去する必要
がある。
ジット線1本ずつに対して電流を流して試験する必要が
ある。以下、かかるデータ誤書込に対する耐性を評価す
るための動作テストをディスターブ試験と称する。これ
に伴い、このディスターブ試験の試験時間が長時間掛か
るという問題がある。
にデジット線DLはメモリセル列に対応して設けられる
がデジット線DL間の配線ピッチは、メモリセルのレイ
アウトピッチとほぼ同じ間隔で配置される。メモリセル
の微細化が進むにデジット線DL間の配線ピッチも小さ
くなり、デジット線DL間の不良による歩留りや信頼性
の低下が問題となる。このためにデジット線DL間のバ
ーンイン試験が必要となるが、デジット線DLは電流線
であるためデジット線間DLおよび他の配線層の信号線
やコンタクト等と十分な電圧差をつけることができず、
デジット線を駆動する電圧を昇圧した場合であっても、
十分なバーンイン試験を実行することができないという
問題がある。
モリブロックに分割した場合において、メモリブロック
毎に設けられる信号線等を駆動する回路帯の面積を縮小
する薄膜磁性体記憶装置を提供することである。
弱い不良メモリセルを除去するためのディスターブ試験
の試験時間を短縮することができる薄膜磁性体記憶装置
を提供することである。
デジット線に対して十分なバーンイン試験を実行するこ
とができる薄膜磁性体記憶装置を提供することである。
薄膜磁性体記憶装置は、行列状に配置された複数の磁性
体メモリセルを備え、複数の磁性体メモリセルは、メモ
リセル行を共有するように行方向に沿って第1段から第
N段のN個(N:自然数)のメモリブロックに分割さ
れ、各メモリブロックにおいて、メモリセル行にそれぞ
れ対応して設けられ、データ書込対象に選択された選択
磁性体メモリセルに対してデータ書込磁界を生じさせる
データ書込電流を選択的に流すための複数のデジット線
と、複数のデジット線にそれぞれ対応して設けられ、各
々が、対応するデジット線の一端側と第1の電圧との間
の接続を制御するための複数の第1のドライバユニット
と、複数のデジット線にそれぞれ対応して設けられ、各
々が、対応するデジット線の他端側と第2の電圧との間
の接続を制御するための複数の第2のドライバユニット
とをさらに備え、データ書込時において第1段のメモリ
ブロックに対応する各第1のドライバユニットは、行選
択結果に応じて対応するデジット線の一端側を第1の電
圧と接続し、データ書込時において、選択磁性体メモリ
セルを含む第I段(I:I≦Nの自然数)のメモリブロ
ックに対応する各第2のドライバユニットは、複数のメ
モリブロックの選択結果に応じて、対応するデジット線
の他端側を第2の電圧と接続し、データ書込時におい
て、I≧2のときは、第2段から第I段のメモリブロッ
クの各々に対応する各第1のドライバユニットは、前段
のメモリブロック内の同一メモリセル行のデジット線の
電圧レベルに応じて、対応するデジット線の一端側を第
1の電圧と接続し、データ書込時において、I≧2のと
きは、第1段から第(I−1)段のメモリブロックに対
応する各第2のドライバユニットは、複数のメモリブロ
ックの選択結果に応じて、対応するデジット線の他端側
を第2の電圧と非接続にする。
(I+1)段から第N段のメモリブロックの各々に対応
する各第2のドライバユニットは、対応するデジット線
の他端側を第2の電圧と接続する。
りも高く、各メモリブロックにおいて、各第1のドライ
バユニットは、第1の電圧および対応するデジット線の
他端側との間に電気的に結合されるPチャネル電界効果
型トランジスタを含み、各第2のドライバユニットは、
第2の電圧および対応するデジット線の他端側との間に
電気的に結合されるNチャネル電界効果型トランジスタ
を含む。
りも高く、各メモリブロックにおいて、各第1のドライ
バユニットは、第1の電圧および対応するデジット線の
他端側との間に電気的に結合されるNチャネル電界効果
型トランジスタを含み、各第2のドライバユニットは、
第2の電圧および対応するデジット線の他端側との間に
電気的に結合されるPチャネル電界効果型トランジスタ
を含む。
メモリセル行にそれぞれ対応して設けられ、データ読出
時において行選択を実行するための複数のワード線と、
複数のワード線にそれぞれ対応して設けられ、各々が対
応するワード線を活性化させるための複数のワード線ド
ライバとをさらに備え、データ読出時に、N個のメモリ
ブロックのうちの第I段(I:I≦Nの関係を満たす自
然数)のメモリブロックがデータ読出対象に選択された
磁性体メモリセルを含む場合において、第1段のメモリ
ブロックに対応する各第1のドライバユニットは、行選
択結果に応じて対応するデジット線の一端側を第1の電
圧と接続し、かつ第2段から第I段のメモリブロックに
対応して設けられる各第1のドライバユニットは、前段
のメモリブロック内の同一メモリセル行のデジット線の
電圧レベルに応じて、対応するデジット線の一端側を第
1の電圧と接続し、データ読出時に、第1段のメモリブ
ロックに対応する各ワード線ドライバは、行選択結果に
応じて対応するワード線を活性化させ、かつ第2段から
第I段のメモリブロックに対応する各ワード線ドライバ
は、前段のメモリブロック内の同一メモリセル行のデジ
ット線の電圧レベルに応じて、対応するワード線を活性
化させる。
のドライバユニットは、各メモリブロックにおける同一
行を構成するデジット線と第1の電圧とをそれぞれ接続
するために並列に配置された第1および第2のドライバ
トランジスタをさらに含み、データ書込時において、第
1の電圧は、第1のドライバトランジスタによってデジ
ット線と接続され、データ読出時において、第1の電圧
は、第2のドライバトランジスタによってデジット線と
接続され、第1のドライバトランジスタは、第2のドラ
イバトランジスタよりも電流駆動力が大きい。
ワード線を分割した複数の分割ワード線をさらに含み、
薄膜磁性体記憶装置は、メモリブロック毎に独立に、複
数の分割ワード線にそれぞれ対応して設けられ、各々が
対応する分割ワード線を活性化させるための複数の分割
ワード線ドライバをさらに備え、データ読出時におい
て、各分割ワード線ドライバは、同一行のデジット線の
電圧レベルに基づいて対応する分割ワード線を活性化さ
せる。
メモリセル行にそれぞれ対応して設けられ、データ読出
時において行選択を実行するための複数のワード線と、
複数のワード線にそれぞれ対応して設けられ、各々が対
応するデジット線と同一行の対応するワード線を活性化
させるための複数のワード線ドライバとをさらに備え、
データ読出時において、N個のメモリブロックのうちの
第1段のメモリブロックがデータ読出対象に選択された
磁性体メモリセルを含む場合において、第1段のメモリ
ブロックに対応するワード線ドライバは、行選択結果お
よびメモリブロック選択結果に応じて、対応するワード
線を活性化し、N個のメモリブロックのうちの第I段
(I:2≦I≦Nの関係を満たす自然数)のメモリブロ
ックがデータ読出対象に選択された磁性体メモリセルを
含む場合において、第1段のメモリブロックに対応する
各第1のドライバユニットは、行選択結果に応じて対応
するデジット線の一端側を第1の電圧と接続し、かつ第
2段から第(I−1)段のメモリブロックに対応して設
けられる各第1のドライバユニットは、前段のメモリブ
ロック内の同一メモリセル行のデジット線の電圧レベル
に応じて、対応するデジット線の一端側を第1の電圧と
接続し、第I段のメモリブロックに対応する各ワードド
ライバは、前段のメモリブロック内の同一メモリセル行
のデジット線の電圧レベルおよびブロック選択信号に応
じて、対応するワード線を活性化させる。
メモリブロックにおいて、各第1のドライバユニット
は、対応するデジット線と第2の電圧よりも高い第1の
電圧とを電気的に接続する。
メモリブロックにおいて、複数の第1のドライバユニッ
トは、偶数行に対応する第1のグループと、奇数行に対
応する第2のグループとに分割され、第1のテスト信号
に応じて、第1のグループに属するドライバユニットの
各々は、対応するデジット線と第2の電圧よりも高い第
1の電圧とを電気的に接続し、第2のテスト信号に応じ
て、第2のグループに属するドライバユニットの各々
は、対応するデジット線と第2の電圧よりも高い第1の
電圧とを電気的に接続する。
置は、行列状に配置された複数の磁性体メモリセルと、
メモリセル行にそれぞれ対応して設けられ、データ書込
対象に選択された選択磁性体メモリセルに対してデータ
書込磁界を生じさせるデータ書込電流を選択的に流すた
めの複数のデジット線と、複数のデジット線にそれぞれ
対応して設けられ、各々が、対応するデジット線の一端
側と第1の電圧との間の接続を制御するための複数の第
1のドライバユニットと、複数のデジット線にそれぞれ
対応して設けられ、各々が、対応するデジット線の他端
側と第2の電圧との間の接続を制御するための複数の第
2のドライバユニットと、メモリセル行にそれぞれ対応
して設けられる複数のワード線と、複数のワード線にそ
れぞれ対応して設けられ、各々が、同一行のデジット線
の電圧レベルに応じて対応するワード線を活性化させる
複数の駆動部とを備え、データ書込時において、各第1
のドライバユニットは、行選択結果に応じて対応するデ
ジット線の一端側と第1の電圧とを接続し、各第2のド
ライバユニットは、対応するデジット線の他端側と第2
の電圧とを接続し、データ読出時において、各第1のド
ライバユニットは、行選択結果に応じて対応するデジッ
ト線の一端側と第1の電圧とを接続し、各第2のドライ
バユニットは、対応するデジット線の他端側と第2の電
圧とを非接続にする。
ト線と対応するワード線とを電気的に結合するための配
線を有する。
ト線の電圧レベルとデータ読出時に活性化される信号と
に応じて対応するワード線を活性化させる論理ゲートを
有する。
対応するデジット線を第1の電圧へ駆動する駆動力は、
データ読出時およびデータ書込時においてそれぞれ異な
る。
するデジット線の一端側と第1の電圧との間に並列に接
続された第1および第2のドライバトランジスタを含
み、データ書込時において、第1のドライバトランジス
タは、行選択結果に応じて第1の電圧と対応するデジッ
ト線とを接続し、第2のドライバトランジスタは、行選
択結果およびデータ書込時に活性化される書込活性化信
号に応じて第1の電圧と対応するデジット線とを接続
し、データ読出時において、第1のドライバトランジス
タは、行選択結果に応じて第1の電圧と対応するデジッ
ト線とを接続し、第2のドライバトランジスタは、デー
タ読出時に非活性化される書込活性化信号に応じて第1
の電圧と対応するデジット線とを非接続にする。
するデジット線の一端側と第1の電圧との間に並列に接
続された第1および第2のドライバトランジスタを含
み、データ書込時において、第1のドライバトランジス
タは、行選択結果に応じて第1の電圧と対応するデジッ
ト線とを接続し、データ読出時において、第2のドライ
バトランジスタは、第1のドライバトランジスタと相補
的に行選択結果に応じて第1の電圧と対応するデジット
線とを接続する。
記憶装置は、行列状に配置された複数の磁性体メモリセ
ルと、メモリセル行にそれぞれ対応して設けられ、デー
タ書込対象に選択された選択磁性体メモリセルに対して
第1のデータ書込電流を選択的に流すための複数のデジ
ット線と、メモリセル列にそれぞれ対応して設けられ、
データ書込対象に選択された磁性体メモリセルに対して
第2のデータ書込電流を選択的に流すための複数のビッ
ト線と、複数のデジット線にそれぞれ対応して設けら
れ、各々が、対応するデジット線への第1のデータ書込
電流の供給を制御するための複数の電流供給回路とを備
え、データ書込時において、各電流供給回路は、行選択
結果に応じて対応するデジット線に第1のデータ書込電
流を供給し、テスト時において、各電流供給回路は、デ
ータ書込時よりも小さい第1のデータ書込電流を供給
し、テスト時に複数のビット線のうちの少なくとも1本
は、第2のデータ書込電流の供給を受ける。
圧と対応するデジット線の一端側との間を制御する第1
のドライバトランジスタと、第1のドライバトランジス
タと並列に配置され、第1の電圧と対応するデジット線
の一端側との間の制御する第2のドライバトランジスタ
と、データ書込時およびテスト時に第2の電圧と対応す
るデジット線の他端側との間を接続する第3のドライバ
トランジスタとを含み、データ書込時において、第1の
ドライバトランジスタは、行選択結果に応じて、第1の
電圧と対応するデジット線の一端側とを接続し、テスト
時において、第2のドライバトランジスタは、テスト信
号に応じて第1の電圧と対応するデジット線の一端側と
を接続し、第2のドライバトランジスタは、第1のドラ
イバトランジスタよりも電流駆動力が小さい。
圧と対応するデジット線の一端側との間を制御する第1
のドライバトランジスタと、第1のドライバトランジス
タと並列に配置され、第3の電圧と対応するデジット線
の一端側との間の制御する第2のドライバトランジスタ
と、データ書込時およびテスト時に第2の電圧と対応す
るデジット線の他端側との間を接続する第3のドライバ
トランジスタとを含み、データ書込時において、第1の
ドライバトランジスタは、行選択結果に応じて第1の電
圧と対応するデジット線とを接続し、テスト時におい
て、第2のドライバトランジスタは、テスト信号に応じ
て第3の電圧と対応するデジット線とを接続する。
整可能な電圧を印加するための外部パッドをさらに備
え、第3の電圧は、外部パッドに印加された電圧に相当
する。
記憶装置は、行列状に配置された複数の磁性体メモリセ
ルと、メモリセル行にそれぞれ対応して設けられ、デー
タ書込対象に選択された選択磁性体メモリセルに対して
データ書込磁界を生じさせるデータ書込電流を選択的に
流すための複数のデジット線と、複数のデジット線にそ
れぞれ対応して設けられ、各々が、行選択結果に応じて
活性化され、対応するデジット線の一端側と第1の電圧
との間の接続を制御するための複数のドライバユニット
と、各対応するデジット線の他端側と電気的に接続され
る第1の外部パッドと、複数のデジット線以外の内部回
路と電気的に接続され、第2の電圧の供給を受ける第2
の外部パッドとを備え、通常動作時において、第1の外
部パッドは、第2の電圧と接続され、テスト時における
第1の外部パッドの接続状態は通常動作時と異なる。
バユニットは、対応するデジット線の一端側と第1の電
圧とを接続し、第1の外部パッドは、開放状態に設定さ
れる。
イバユニットは、偶数行に対応して設けられる第1のグ
ループと奇数行に対応して設けられる第2のグループに
分割され、第1の外部パッドは、第1のグループに対応
して設けられる第1のサブパッドと、第2のグループに
対応して設けられる第2のサブパッドとを含む。
記憶装置は、行列状に配置された複数の磁性体メモリセ
ルと、メモリセル行にそれぞれ対応して設けられ、デー
タ書込対象に選択された選択磁性体メモリセルに対して
データ書込磁界を生じさせるデータ書込電流を選択的に
流すための複数のデジット線と、複数のデジット線にそ
れぞれ対応して設けられ、各々が、データ書込時に行選
択結果に応じて活性化され、対応するデジット線の一端
側と第1の電圧との間の接続を制御するための複数のド
ライバユニットと、複数のデジット線の他端側と第2の
電圧との接続を制御する接続制御回路とを備え、通常動
作時において、接続制御回路は、複数のデジット線の他
端側と第2の電圧とを電気的に接続し、テスト時におい
て、各ドライバユニットは、テスト信号に応じて対応す
るデジット線の一端側と第1の電圧とを接続し、接続制
御回路は、テスト信号に応答して複数のデジット線の他
端側と第2の電圧とを非接続とする。
に対応して設けられた第1のグループと、奇数行に対応
して設けられた第2のグループとに分割され、テスト信
号は、第1および第2のサブテスト信号を含み、第1の
グループに属する各ドライバユニットは、第1のサブテ
スト信号に応じて、対応するデジット線の一端側と第1
の電圧とを接続し、第2のグループに属する各ドライバ
ユニットは、第2のサブテスト信号に応じて、対応する
デジット線の一端側と第1の電圧とを接続し、接続制御
回路は、第1のグループに属するデジット線の他端側の
各々と第2の電圧との間に配置され、第1のサブテスト
信号に応じてターンオフする第1のトランジスタと、第
2のグループに属するデジット線の他端側の各々と第2
の電圧との間に配置され、第2のサブテスト信号に応じ
てターンオフする第2のトランジスタとを含む。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付し、その説明は繰返さない。
形態1に従うMRAMデバイス1の全体構成図である。
置されたMTJメモリセルMCを有するメモリブロック
MB0〜MBn−1を備える。各メモリブロックMBに
おいて、MTJメモリセルMCの行にそれぞれ対応して
複数のワード線WLおよび複数のデジット線DLが配置
される。また、MTJメモリセルMCの列に対応してビ
ット線が配置される。
ダ100と、コラムデコーダ200と、ビット線選択回
路300と、アンプ600とを備える。
って示されるロウアドレスRAに応じて、行選択を実行
する。コラムデコーダ200は、アドレス信号によって
示されるコラムアドレスCAに応じて、各メモリブロッ
クMBにおける列選択を実行する。
においてコラムデコーダ200の列選択指示に応じて各
メモリブロックMBに含まれるビット線を選択し、アン
プ600に読み出された信号を出力する。アンプ600
は、ビット線選択回路300から出力された信号を増幅
して読出データRDATAとして出力する。
流制御回路400および410と、電流源500および
501とを備える。ビット線電流制御回路400および
410は、データ書込においてコラムデコーダ200の
列選択指示に応じて各メモリブロックMBに含まれるビ
ット線に対して書込データWTDATAに応じた電流を
供給する。すなわちデータ書込においてビット線に流す
データ書込電流は、電流源500および501からそれ
ぞれビット線電流制御回路400および410に供給さ
れる。
ドライバ帯DWDG0〜DWDGn(以下、総称して、
DL/WLドライバ帯DWDGとも称する)を備える。
DL/WLドライバ帯DWDG0は、メモリブロックM
B0に隣接して設けられ、DL/WLドライバ帯DWD
G1〜DWDGn−1は、メモリブロックMB0〜MB
n−1の間の領域にそれぞれ設けられ、DL/WLドラ
イバ帯DWDGnは、メモリブロックMBn−1に隣接
して設けられる。
結果およびコラムデコーダ200の列選択結果を反映し
たブロック選択信号DLBS<n−1:0>およびデジ
ット線プルダウン信号DLDE<n:1>に基づいて各
DL/WLドライバ帯DWDGが活性化される。なお、
以下においては、ブロック選択信号DLBS<n−1:
0>は、ブロック選択信号DLBS0〜DLBSn−1
を総括的に表記したものである。また、デジット線プル
ダウン信号DLDE<n:1>は、デジット線プルダウ
ン信号DLDE1〜DLDEnを総括的に表記したもの
である。
モリブロックMBの両側に配置された行選択系回路の概
念図である。
おけるx行目(x:自然数)のデジット線を駆動するデ
ジット線ドライバDLDR0〜DLDRn(以下、総括
してデジット線ドライバDLDRとも称する)がデジッ
ト線DL0<x>〜DLn−1<x>を介して直列に設
けられている。各デジット線ドライバDLDRは、各D
L/WLドライバ帯DWDGに含まれる。なお、デジッ
ト線DL0<x>の符号<x>は、各メモリブロックM
B内の行数を表しており、ここでは、x行目であること
を示す。また、以下においては、デジット線DL0<x
>〜DLn−1<x>を単にデジット線DL0〜DLn
−1とも表記する、総称してデジット線DLとも称す
る。
ーブルWEおよびロウアドレスRAに応じて行選択を実
行し、行選択結果に応じてx行目の行選択線DLSEL
<x>を「H」レベルに活性化させる。なお、行選択線
DLSEL<x>は、単に行選択線DLSELとも称す
る。
LDRnは、ブロック選択信号DLBS0〜DLBSn
−1(以下、総称して、ブロック選択信号DLBSとも
称する)およびデジット線プルダウン信号DLDE1〜
DLDEn(以下、総称して、デジット線プルダウン信
号DLDEとも称する)の制御信号の入力をそれぞれ受
ける。なお、ブロック選択信号DLBS0〜DLBSn
−1およびデジット線プルダウン信号DLDE1〜DL
DEnの符号の末尾の数字は、デジット線ドライバDL
DR0〜DLDRnの符号の数字にそれぞれ対応して入
力される信号であることを示す。たとえば、ブロック選
択信号DLBS2は、デジット線ドライバDLDR2に
入力される信号であることを示す。
NAND回路ND0と、PチャンネルMOSトランジス
タPT0とを含む。NAND回路ND0は、行選択線D
LSELに伝達された信号とブロック選択信号DLBS
0との入力を受けてNAND論理演算結果を出力する。
PチャンネルMOSトランジスタPT0は、NAND回
路ND0の出力信号に応じて電源電圧VCCとデジット
線DL0とを電気的に結合する。
n−1の回路構成については同様であるのでここではデ
ジット線ドライバDLDR1について代表的に説明す
る。
デジット線DL0の電圧レベル信号とブロック選択信号
DLBS1とのNAND論理演算結果を出力するNAN
D回路ND1と、NAND回路ND1の論理演算結果に
応じて電源電圧VCCとデジット線DL1とを電気的に
結合するためのPチャンネルMOSトランジスタPT1
とを有する。また、デジット線プルダウン信号DLDE
1の入力に応じて前段のデジット線DL0を接地電圧G
NDにプルダウンするNチャンネルMOSトランジスタ
NT1をさらに有する。他のデジット線ドライバDLD
R2〜DLDRn−1についても同様であり、その詳細
な説明は繰り返さない。なお、PチャンネルMOSトラ
ンジスタPT0〜PTn−1は、電源電圧VCCとデジ
ット線DL0〜DLn−1とをそれぞれ電気的に結合す
るドライバトランジスタとも称する。
デジット線プルダウン信号DLDEnの入力を受けて前
段のメモリブロックMBn−1のデジット線DLn−1
を接地電圧GNDにプルダウンするNチャンネルMOS
トランジスタNTnを有する。
00がメモリブロックMBのいずれか1つを選択した場
合において設定されるブロック選択信号DLBSおよび
デジット線プルダウン信号DLDEの対応関係を示す真
理値表である。
n−1の選択に応じてコラムデコーダ200が生成する
ブロック選択信号DLBSおよびデジット線プルダウン
信号DLDEの組み合わせが示されている。ブロック選
択信号DLBSおよびデジット線プルダウン信号DLD
Eは、デジット線と電源電圧VCCおよび接地電圧GN
Dとの間の接続を制御する信号である。具体的には、
「H」レベルであるブロック選択信号DLBSに応答し
て対応するデジット線は、電源電圧VCCと電気的に結
合される。一方、「H」レベルであるデジット線プルダ
ウン信号DLDEに応答して前段のデジット線は、接地
電圧GNDと電気的に結合される。
リブロックMB1を選択した場合にデジット線DL1に
データ書込電流を流す場合について説明する。
リブロックMB1のデジット線DL1にデータ書込電流
を流す場合のタイミングチャート図である。
のスタンバイ時においてロウデコーダ100と接続され
る行選択線DLSELは、データ書込指示信号であるラ
イトイネーブルWEおよびロウアドレスRAがともに
「L」レベルであるため「L」レベルに設定されてい
る。したがって、この段階において行選択は実行されな
い。また、各ブロック選択信号DLBSは、「L」レベ
ルに設定される。したがって、各デジット線ドライバD
LDRに含まれるPチャンネルMOSトランジスタPT
0〜PTn−1は、オフ状態である。各デジット線プル
ダウン信号DLDEは、「H」レベルであるため、各デ
ジット線ドライバDLDRに含まれるNチャンネルMO
SトランジスタNT1〜NTnのそれぞれがオン状態と
なっており、各デジット線DLは、接地電圧GND
(「L」レベル)と電気的に結合されている。
選択された場合、コラムデコーダ200は、ブロック選
択信号DLBS0およびDLBS1を「H」レベルに設
定する。また、ブロック選択信号DLBS2〜DLBS
n−1を「L」レベルに設定する。また、デジット線プ
ルダウン信号DLDE1を「L」レベルに設定し、デジ
ット線プルダウン信号DLDE2〜DLDEnを「H」
レベルに設定する。
0は、ライトイネーブルWEおよびロウアドレスRAの
行選択結果に基づいて行選択線DLSELを「H」レベ
ルに活性化させる。ブロック選択信号DLBS0および
DLBS1は、「H」レベルであるためデジット線DL
0およびDL1は、活性化されて電源電圧VCCと電気
的に結合され「H」レベルに充電される。
E2が「H」レベルであるため、デジット線ドライバD
LDR2に含まれるNチャンネルMOSトランジスタN
T2は、デジット線DL1を接地電圧GNDにプルダウ
ンする。これにしたがって、デジット線DL1において
電源電圧VCCと接地電圧GNDとの間に電流経路が形
成され、デジット線DL1にデータ書込電流が流れる。
すなわちメモリブロックMB1においてデータ書込を実
行することができる。
〜DLDEnは、全て「H」レベルでありデジット線D
L2〜DLn−1は、すべて接地電圧GNDと電気的に
結合され「L」レベルに設定される。すなわち、本発明
の実施の形態1に従う構成では、本来データ書込電流を
流すためのデジット線DLをロウデコーダ100の行選
択結果を伝達する信号線として用いている。
デコーダを配置することなく、あるいは、行選択結果を
伝達するための行選択線DLSELを各メモリブロック
MB共通の配線として設けることなく、選択されたメモ
リブロックに対応するデジット線DLのみにデータ書込
電流を流すことができる。
の配置による面積の増大を防止し、行選択線の配置に伴
う配線層の増加を防ぐことによる製造プロセスの煩雑化
を回避した上で、メモリアレイサイズの大きなMRAM
デバイスを分割した場合においてもデータ書込に必要な
データ書込電流を選択磁性体メモリセルに対して十分に
流すことができる。
理演算結果に応じて電源電圧VCCとデジット線DLと
を電気的に接続するPチャンネルMOSトランジスタお
よび接地電圧GNDとデジット線DLとを電気的に接続
するNチャンネルMOSトランジスタを含むデジット線
ドライバDLDRの構成について説明してきたが、この
トランジスタの極性を入れ替え、かつNAND回路をN
OR回路に置換し、ブロック選択信号DLBSおよびデ
ジット線プルダウン信号DLDEの入力信号の電圧レベ
ルの論理関係をそれぞれ反転させた構成とした場合にお
いても本発明の動作を同様に実行することが可能であ
る。なお、かかる場合においては、行選択線DLSEL
は、「L」レベルで活性化されるものとする。
形態2に従うMRAMデバイス1に含まれる行選択系回
路の概念図である。
モリブロックMB共通に設けることなく分割された各メ
モリブロックMBに含まれるワード線を活性化させるこ
とを目的とする。
おけるx行目(x:自然数)のデジット線およびワード
線を駆動するデジットワード線ドライバDWDR0〜D
WDRn(以下、単に、デジットワード線ドライバDW
DRとも称する)がデジット線DL0<x>〜DLn−
1<x>を介して直列に設けられている。
ジット線ドライバDLDRと比較してさらにAND回路
を含む点で異なる。
WDR0は、デジット線ドライバDLDR0と比較して
AND回路AD0をさらに含み、AND回路AD0は、
行選択線DLSELに伝達された信号およびデータ読出
指示信号であるリード信号RDの入力によるAND論理
演算結果に応じてワード線WL0を活性化させる。ま
た、他のデジットワード線ドライバDWDR1〜DWD
Rn−1は、それぞれ同様の構成であり、代表的にデジ
ットワード線ドライバDWDR1について説明する。デ
ジットワード線ドライバDWDR1は、デジット線ドラ
イバDLDR1と比較してAND回路AD1をさらに含
み、AND回路AD1は、前段のメモリブロックMB0
のデジット線DL0に伝達された信号およびデータ読出
指示信号であるリード信号RDの入力を受けてAND論
理演算結果に応じてワード線WL1を活性化させる。
指示信号であるリード信号RDの入力をさらに受ける。
00が生成するブロック選択信号DLBSおよびデジッ
ト線プルダウン信号DLDEの対応関係を示す真理値表
である。
モリブロックMB0〜MBn−1のいずれが選択される
場合においてもコラムデコーダ200が生成する各ブロ
ック選択信号DLBSおよび各デジット線プルダウン信
号DLDEは、それぞれ「H」レベルおよび「L」レベ
ルに設定される。
ブロックMB1を選択した場合について説明する。
出において、メモリブロックMB1を選択した場合のタ
イミングチャート図である。
のスタンバイ時においてロウデコーダ100と接続され
る行選択線DLSELは、データ読出指示信号であるリ
ード信号RDおよびロウアドレスRAがともに「L」レ
ベルであるため「L」レベルに設定されている。したが
って、この段階において行選択は実行されない。また、
各ブロック選択信号DLBSは、「L」レベルに設定さ
れる。したがって、各デジット線ドライバDLDRに含
まれるPチャンネルMOSトランジスタPT0〜PTn
−1は、オフ状態である。なお、データ読出時であるた
めデータ書込時に入力されるライトイネーブルWEは、
「L」レベルである。各デジット線プルダウン信号DL
DEは、「H」レベルであり、各デジット線ドライバD
LDRに含まれるNチャンネルMOSトランジスタNT
1〜NTnのそれぞれがオン状態となっており、各デジ
ット線DLは、接地電圧GND(「L」レベル)と電気
的に結合されている。
選択された場合、コラムデコーダ200は、ブロック選
択信号DLBS0〜DLBSn−1を「H」レベルに設
定する。また、デジット線プルダウン信号DLDE1〜
DLDEnを「L」レベルに設定する。
0は、リード信号RDおよびロウアドレスRAの行選択
結果に基づいて行選択線DLSELを「H」レベルに活
性化させる。ブロック選択信号DLBS0〜DLBSn
−1は、「H」レベルであるためデジット線DL0〜D
Ln−1は、活性化されて電源電圧VCCと電気的に結
合され「H」レベルに充電される。
DR0〜DWDRn−1に含まれるAND回路AD0〜
ADn−1は、電気的にそれぞれ結合している各デジッ
ト線DLに伝達される信号(「H」レベル)およびリー
ド信号RD(「H」レベル)のAND論理演算結果に応
じて対応するワード線WL0〜WLn−1を活性化させ
る(「H」レベル)。この全てのワード線WLの活性化
に応じて選択されたメモリブロックMB1におけるデー
タ読出を実行することができる。
〜DLDEnは、全て「L」レベルであり全てのデジッ
ト線DL0〜DLn−1は、データ読出における行選択
結果を伝達する信号線として用いられる。
果に加えて、分割されたメモリブロック毎に配置された
ワード線WLを選択するための行選択線の配置に伴う配
線層の増加を防ぐことができ、製造プロセスの煩雑化を
回避することができる。
形態2の変形例は、実施の形態2で説明したデータ読出
時における消費電力を低減することを目的とする。
従うMRAMデバイス1に含まれる行選択系回路の概念
図である。
態2に従う行選択系回路と比較して、デジットワード線
ドライバDWDR0〜DWDRnをデジットワード線ド
ライバDWDR♯0〜DWDR♯n(以下、総称して、
デジットワード線ドライバDWDR#とも称する)のそ
れぞれに置換した点が異なる。その他の点は同様であり
その詳細な説明は繰り返さない。なお、デジットワード
線ドライバDWDRnとデジットワード線ドライバDW
DR#nは、同一の構成である。
DWDR♯0の回路構成図である。デジットワード線ド
ライバDWDR♯0は、実施の形態2で説明したデジッ
トワード線ドライバDWDR0と比較してさらにNAN
D回路NAD0およびPチャンネルMOSトランジスタ
PTT0を有する点で異なる。
ELに伝達された信号およびリード信号RDの入力を受
けてNAND論理演算結果をPチャンネルMOSトラン
ジスタPTT0のゲートに伝達する。PチャンネルMO
SトランジスタPTT0は、NAND回路NAD0から
入力されるNAND論理演算結果に応じて活性化され電
源電圧VCCとデジット線DL0とを電気的に結合させ
る。
DWDR♯k(kは、1≦k≦n−1の関係を満たす自
然数)の回路構成図である。
は、図9(a)で説明したのと同様に、各デジットワー
ド線ドライバDWDRkと比較してNAND回路NAD
kおよびPチャンネルMOSトランジスタPTTkをさ
らに含む点で異なる。すなわち、デジットワード線ドラ
イバDWDR#kにおいて、NAND回路NADkは、
前段のメモリブロックMBに含まれるデジット線DLk
−1に伝達された信号およびリード信号RD信号の論理
演算結果に応じてPチャンネルMOSトランジスタPT
Tkを活性化し、電源電圧VCCとデジット線DLkと
を電気的に結合させる。
ジスタPTT0およびPTTkは、PチャンネルMOS
トランジスタPT0およびPTkと比較して、電流駆動
力の小さいすなわちチャネル幅の小さなトランジスタで
ある。
ーダ200が生成するブロック選択信号DLBSおよび
デジット線プルダウン信号DLDEは、全て「L」レベ
ルに設定されるものとする。
ブロックMB1を選択した場合について説明する。
D(「H」レベル)が入力された場合、ロウデコーダ1
00は、行選択線DLSELを「H」レベルに活性化さ
せる。
は、行選択線DLSELに伝達された信号が「H」レベ
ルであり、リード信号RDも「H」レベルであるためA
ND回路AD0がワード線WL0を活性化させる。さら
に、NAND回路NAD0は、行選択線DLSELに伝
達された信号およびリード信号RDの入力に応じてPチ
ャンネルMOSトランジスタPTT0を活性化させる。
PチャンネルMOSトランジスタPTT0の活性化に応
じて行選択線DLSELに伝達された行選択結果がデジ
ット線DL0に伝達される。
#1は、デジット線DL0に伝達された信号(「H」レ
ベル)およびリード信号RD(「H」レベル)の入力を
受けてワード線WLを活性化させると共に、Pチャンネ
ルMOSトランジスタPTT1が活性化されてデジット
線DL2に「H」レベルである行選択結果を伝達する。
以下、他のデジットワード線ドライバDWDR#につい
ても同様であり対応するワード線WLを活性化させると
共に、対応するデジット線に対して行選択結果を順に伝
達する。
「L」レベルであるため各デジットワード線ドライバD
WDR#kに含まれる各NAND回路NDkのNAND
論理演算結果は、「H」レベルであり、各Pチャンネル
MOSトランジスタPTkは活性化されない。
イバDWDR#において電源電圧VCCとデジット線D
Lとを電気的に結合するドライバトランジスタを2つ設
け、データ読出時およびデータ書込時に選択的にそれぞ
れを活性化させる構成である。したがって、本発明の構
成により、データ読出時においては、データ書込時に必
要なデータ書込電流を供給するチャネル幅の大きなPチ
ャンネルMOSトランジスタを駆動する代わりに、チャ
ネル幅の小さなPチャンネルMOSトランジスタを駆動
することにより、実施の形態2の効果に加えて低消費電
力化をさらに図ることができる。
の形態3に従うMRAMデバイス1に含まれる行選択系
回路の概念図である。
クMBに含まれるデジット線DLの本数と、各メモリブ
ロックMBに含まれるワード線WLの本数が異なる場合
の構成について説明する。
おいてワード線WLが2本のワード線に分割される場合
について説明する。
従う行選択系回路と比較して、ワード線ドライバWLD
Rをさらに備える点で異なる。
イバDWDR0〜DWDRnのうちの2つのデジットワ
ード線ドライバDWDRの間にワード線WLを分割する
ようにワード線ドライバWLDR0〜WLDRn−1を
設ける。なお、ワード線ドライバWLDRは、ワード線
ドライバWLDR0〜WLDRn−1を総称したもので
ある。
R0およびDWDR1の間にワード線を分割して配置さ
れた、ワード線ドライバWLDR0について説明する。
回路図である。図11を参照して、ワード線ドライバW
LDR0は、AND回路ADD0を含む。AND回路A
DD0は、デジット線DL0から伝達される信号および
リード信号RDの入力を受けてAND論理演算結果によ
りワード線WL1を活性化させる。このような回路配置
を用いることによりワード線を分割して、簡易にワード
線の本数をデジット線の本数と異ならせることが可能と
なる。
を得ることができるとともに、各ワード線の配線長をよ
り短くすることにより各ワード線の立ち上がり時間を短
縮し、高速なデータ読出が可能となる。
形態2およびその変形例に対しても適用可能である。
の形態4に従うMRAMデバイス1に含まれる行選択系
回路の概念図である。
異なりデータ読出時において選択されたメモリブロック
MBに含まれるワード線WLのみを活性化させることに
より消費電力を低減させることを目的とする。
形態2に従う行選択系回路と比較して、デジットワード
線ドライバDWDR0〜DWDRnをそれぞれデジット
ワード線ドライバDWDRI0〜DWDRInに置換し
た点が異なる。その他の点は同様であり、その詳細な説
明は繰り返さない。なお、デジットワード線ドライバD
WDRnとDWDRInとは同一の構成である。
バDWDRI0の回路図である。デジットワード線ドラ
イバDWDRI0は、デジットワード線ドライバDWD
R0と比較してAND回路AD0に入力される信号がリ
ード信号RDではなくワードブロック選択信号WLBS
0が入力される点が異なる。すなわち、ワードブロック
選択信号WLBS0に応じてワード線WL0が活性化さ
れる。
ドライバDWDRIkの回路図である。この場合も上記
と同様であり、デジットワード線ドライバDWDRIk
は、ワードブロック選択信号WLBSkに応じてワード
線WLkを活性化させる。
およびWLBSkを総称してワードブロック選択信号W
LBSと称する。
200がメモリブロックMBのいずれか1つを選択した
場合において設定されるブロック選択信号DLBSおよ
びデジット線プルダウン信号DLDEおよびワードブロ
ック選択信号WLBSの対応関係を示す真理値表であ
る。すなわち、図14を参照して、各メモリブロックM
B0〜MBn−1の選択に応じてコラムデコーダ200
が生成するブロック選択信号DLBSおよびデジット線
プルダウン信号DLDEおよびワードブロック選択信号
WLBSの組み合わせを示している。
した場合にワード線WL1を活性化させる場合について
説明する。
メモリブロックMB1のワード線WL1を活性化させる
場合のタイミングチャート図である。
までのスタンバイ時においてロウデコーダ100と接続
される行選択線DLSELは、データ読出指示信号であ
るリード信号RDおよびロウアドレスRAがともに
「L」レベルであるため「L」レベルに設定されてい
る。したがって、この段階において行選択は実行されな
い。また、各ブロック選択信号DLBSは、「L」レベ
ルに設定される。したがって、各デジット線ドライバD
LDRに含まれるPチャンネルMOSトランジスタPT
0〜PTn−1は、オフ状態である。なお、データ読出
時であるためデータ書込時に活性化されるライトイネー
ブルWEは、「L」レベルである。各デジット線プルダ
ウン信号DLDEは、「H」レベルであり、各デジット
線ドライバDLDRに含まれるNチャンネルMOSトラ
ンジスタNT1〜NTnのそれぞれがオン状態となって
おり、各デジット線DLは、接地電圧GND(「L」レ
ベル)と電気的に結合されている。また、各ワードブロ
ック選択信号WLBSは、「L」レベルに設定される。
選択された場合、コラムデコーダ200は、ブロック選
択信号DLBS0を「H」レベルに設定する。また、ブ
ロック選択信号DLBS1〜DLBSn−1を「L」レ
ベルに設定する。また、デジット線プルダウン信号DL
DE1〜DLDEnを「L」レベルに設定する。
0は、リード信号RDおよびロウアドレスRAの行選択
結果に基づいて行選択線DLSELを「H」レベルに活
性化させる。また、ワードブロック選択信号WLBS1
が「H」レベルとなる。ブロック選択信号DLBS0
は、「H」レベルであるためデジット線DL0は、活性
化されて電源電圧VCCと電気的に結合され「H」レベ
ルに充電される。
R1に含まれるAND回路AD1は、電気的に結合され
ているデジット線DL0に伝達される信号(「H」レベ
ル)およびワードブロック選択信号WLBS1(「H」
レベル)のAND論理演算結果に応じて対応するワード
線WL1を活性化させる(「H」レベル)。
タ読出時において選択されたメモリブロックMBに含ま
れるワード線のみを活性化させることにより消費電力を
より低減させることが可能となる。
は、テストモードにおいてデジット線等の配線間のプロ
セス不良等の検出等を実行するバーンイン試験を実行す
ることを目的とする。
RAMデバイス1に含まれる行選択系回路の概念図であ
る。
従う行選択系回路と比較して、デジット線ドライバDL
DR0をデジット線ドライバTDLDRに置換した点が
異なる。すなわちデジット線ドライバTDLDRは、デ
ジット線ドライバDLDR0と比較して、OR回路OR
0をさらに含む点で異なる。
伝達された信号およびテストモードイネーブルTMEの
入力を受けてそのOR論理演算結果をNAND回路ND
0の入力側の一方に出力する。
0の行選択結果にかかわらずテストモードイネーブルT
MEの入力によりデジット線DLを活性化させることが
可能となる。
デコーダ200が生成するブロック選択信号DLBSお
よびデジット線プルダウン信号DLDEの対応関係を示
す真理値表である。
ブロック選択信号DLBSおよび各デジット線プルダウ
ン信号DLDEは、それぞれ「H」レベルおよび「L」
レベルに設定される。
不良を検出する場合の各信号のタイミングチャート図で
ある。
までのスタンバイ時においてテストモードイネーブルT
MEおよびライトイネーブルWEおよびロウアドレスR
Aは、ともに「L」レベルに設定される。また、各ブロ
ック選択信号DLBSは、「L」レベルである。各デジ
ット線プルダウン信号DLDEは、「H」レベルであ
り、各デジット線ドライバDLDRに含まれるNチャン
ネルMOSトランジスタNT1〜NTnのそれぞれがオ
ン状態となっており、各デジット線DLは、接地電圧G
ND(「L」レベル)と電気的に結合されている。
ストモードイネーブルTMEが入力された場合、コラム
デコーダ200は、ブロック選択信号DLBS0〜DL
BSn−1を「H」レベルに設定する。また、デジット
線プルダウン信号DLDE1〜DLDEnを「L」レベ
ルに設定する。
ネーブルTMEおよびブロック選択信号DLBSに応じ
てデジット線DLを「H」レベルに活性化させる。すな
わち、テストモードにおいては、テストモードイネーブ
ルTMEの入力により列選択結果に係らず各行に配置さ
れた全てのデジット線DLが活性化される。
より、各行において、デジット線DLの配線とデジット
線DL以外の信号線等との配線間のプロセス不良の検出
ならびにデジット線DLと接続されているPチャンネル
およびNチャンネルMOSトランジスタの耐圧試験を一
括して行なうことができる。
行選択系回路内のデジット線ドライバDLDR0にOR
回路OR0をさらに設けた構成を示したが、実施の形態
2および3および4に対しても同様に適用可能である。
形態5の変形例は、各行毎に配置されたデジット線DL
間のプロセス不良の検出を図ることを目的とする。
本発明の実施の形態5の変形例に従う行選択系回路の概
念図である。
行に対応するデジット線ドライバ群を示している。
と比較して、デジット線ドライバTDLDRをデジット
線ドライバTDLDROに置換した点が異なる。すなわ
ちデジット線ドライバTDLDROは、テストモード時
において、テストモードイネーブルTMEODの入力を
受けて活性化される。すなわち、奇数番目の行に対応す
る全てのデジット線ドライバ群が活性化される。
ドライバ群は、括弧内で示されるようにデジット線ドラ
イバTDLDRをデジット線ドライバTDLDREに置
換した点が異なる。すなわち、デジット線ドライバTD
LDREは、テストモード時において、テストモードイ
ネーブルTMEEVの入力を受けて活性化される。すな
わち、偶数番目の行に対応する全てのデジット線ドライ
バ群が活性化させる。
ぞれ対応してテストモードイネーブルTMEODおよび
TMEEVのいずれか一方を入力することにより、偶数
番目のデジット線および奇数番目のデジット線に対して
ストレスをそれぞれ独立に掛けることができ、バーンイ
ン試験を実行して各行毎に配置されたデジット線相互間
のプロセス不良の検出を一括して行なうことができる。
行選択系回路内のデジット線ドライバDLDR0にOR
回路OR0をさらに設けた構成を示したが、実施の形態
2および3および4に対しても同様に適用可能である。
の形態6に従うMRAMデバイス2の全体構成図であ
る。
1については、大容量メモリアレイにおいて、各メモリ
ブロックに配置された各デジット線のデータ書込電流を
十分に確保するためにデジット線を分割し、各デジット
線毎にドライバを設けた構成について説明してきた。
イを複数のメモリブロックに分割した構成において、デ
ータ書込電流を十分に確保しつつデジット線を共有する
場合について説明する。
に従うMRAMデバイス2は、図1に示すMRAMデバ
イス1と比較して、DL/WLドライバ帯DWDG0〜
DWDGnを置換して、ドライバ帯DRB0〜DRBn
を配置した点が異なる。また、各ドライバ帯DRB0〜
DRBn−1は、インバータ21を介するライトイネー
ブルWEの反転信号/WEに応じて制御され、最終段の
ドライバ帯DRBnは、インバータ21および21aを
介するライトイネーブルWEに応じて制御される。ま
た、ロウデコーダ100は、ライトイネーブルWEおよ
びリードイネーブルREの入力を受けるOR回路29の
OR論理演算結果に応答して行選択結果を出力する。そ
の他の構成については、図1のMRAMデバイス1で説
明したのと同様であるのでその説明は繰返さない。
選択系回路の概念図である。図21を参照して、デジッ
ト線DL<x>は、各メモリブロックMBで共有される
ように配置される。初段のドライバ帯DRB0は、この
共有されたデジット線DL<x>を駆動する。また、各
メモリブロックMBにおけるワード線WLは、メモリブ
ロックMB0〜MBn−1にそれぞれ対応して配置され
たドライバ帯DRB0〜DRBn−1によって駆動され
る。
25と、トランジスタ26と、NAND回路24とを含
む。
ジット線DL<x>との間に配置され、インバータ20
を介する行選択信号DSL<x>の反転信号/DSL<
x>の入力を受けて、電源電圧VCCとデジット線DL
<x>とを電気的に接続する。NAND回路24は、イ
ンバータ21を介するライトイネーブルWEの反転信号
/WEとデジット線DL<x>の電圧信号との入力を受
けてそのNAND論理演算結果をインバータ25に出力
する。インバータ25は、NAND回路24の出力信号
に応答してワード線WL0<x>を活性化させる。なお
ここでは、一例としてトランジスタ26は、Pチャンネ
ルMOSトランジスタとする。
WLを駆動するドライバ帯DRB1〜DRBn−1は、
同じ構成であるので代表的にドライバ帯DRB1につい
て説明する。
と、インバータ31とを含む。NAND回路30は、イ
ンバータ21を介するライトイネーブルWEの反転信号
/WEとデジット線DL<x>の電圧信号との入力を受
けてそのNAND論理演算結果をインバータ31に出力
する。インバータ31は、NAND回路30の出力信号
に応答してワード線WL1<x>を活性化させる。
を含む。トランジスタ40は、デジット線DL<x>と
接地電圧GNDとの間に配置され、そのゲートはインバ
ータ21および21aを介するライトイネーブルWEの
入力を受ける。なおここでは、一例としてトランジスタ
40は、NチャンネルMOSトランジスタとする。
発明の実施の形態6に従う行選択系回路の動作について
説明する。
タ書込時においてロウデコーダ100に有効なロウアド
レスRAが入力される。次に、時刻T0において、ライ
トイネーブルWEが「H」レベルになる。OR回路29
のOR論理演算結果(「H」レベル)と有効なロウアド
レスRAに基づいてロウデコーダ100は、行選択信号
DSL<x>を「H」レベルに設定する。これに伴い、
インバータ20を介する行選択信号DSL<x>の反転
信号/DSL<x>は、「L」レベルに設定される。
電源電圧VCCとデジット線DL<x>の一端側とが電
気的に結合される。また、ドライバ帯DRBnに含まれ
るトランジスタ40は、インバータ21および21aを
介するライトイネーブルWE(「H」レベル)を受けて
オンし、デジット線DL<x>の他端側と接地電圧GN
Dとを電気的に結合する。これによりデジット線DL<
x>にデータ書込電流が供給され、データ書込が実行さ
れる。
時である時刻T1において、リードイネーブルREは
「H」レベルに設定される。一方、ライトイネーブルW
Eは、「L」レベルに設定される。したがって、終端回
路であるドライバ帯DRBnに含まれるトランジスタ4
0はオフとなり、デジット線DL<x>の他端側と接地
電圧GNDとが電気的に非接続状態(開放状態ともい
う)となる。
対して有効なロウアドレスRAが入力された場合、OR
回路29のOR論理演算結果(「H」レベル)と有効な
ロウアドレスRAに基づいてロウデコーダ100は、行
選択信号DSL<x>を「H」レベルに設定する。これ
に伴い、インバータ20を介する行選択信号DSL<x
>の反転信号/DSL<x>は、「L」レベルに設定さ
れる。したがって、トランジスタ26がオンし、デジッ
ト線DL<x>の一端側と電源電圧VCCとが電気的に
結合される。これにより、デジット線DL<x>の電圧
レベルは、他端側が開放状態であるため「H」レベルに
設定される。
するライトイネーブルWEの反転信号/WE(「H」レ
ベル)とデジット線DL<x>の電圧レベル(「H」レ
ベル)との入力を受けてそのNAND論理演算結果を
「L」レベルとして出力する。これに応答して、インバ
ータ25は、ワード線WL0<x>を活性化(「H」レ
ベル)させる。
の構成により、デジット線を各メモリブロックにおいて
共有することにより、デジット線を駆動する回路を削減
することができる。
化する際、データ書込時に電流線として用いられるデジ
ット線DLを信号線として用いることにより、ワード線
WLの活性化を指示する信号線を設ける必要がない。す
なわち、信号線に相当する配線層増加に伴うレイアウト
の増加を抑制することができ、MRAMデバイスの面積
を縮小することができる。
モリブロックに分割した構成において、デジット線DL
をワード線WLの活性化を指示する信号線として用いる
方式について説明したが、メモリブロックを分割しない
構成においても同様に適用可能である。
は、データ読出時に消費電力を低減する構成について説
明する。
選択系回路の概念図である。図23を参照して、本発明
の実施の形態7に従う行選択系回路は、図21に示した
実施の形態6に従う行選択系回路と比較して、ドライバ
帯DRB0をDRB♯に置換した点が異なる。その他の
点は同様であるのでその説明は繰返さない。
2,23,24と、インバータ25と、トランジスタ2
6,27とを含む。
x>とインバータ21を介するライトイネーブルWEの
反転信号/WEとの入力を受けてそのNAND論理演算
結果を読出選択信号DLR<x>として出力する。トラ
ンジスタ27は、電源電圧VCCとデジット線<x>と
の間に配置され、そのゲートは、読出選択信号DLR<
x>の入力を受ける。NAND回路23は、ライトイネ
ーブルWEと行選択信号DSL<x>との入力を受けて
そのNAND論理演算結果を書込選択信号DLW<x>
として出力する。トランジスタ26は、電源電圧VCC
とデジット線DL<x>との間に配置され、そのゲート
は、書込選択信号DLW<x>の入力を受ける。ワード
線WLを駆動するNAND回路24およびインバータ2
5は、図21で示される接続関係と同様であるのでその
説明は繰返さない。なおここでは、一例としてトランジ
スタ26および27はPチャンネルMOSトランジスタ
とする。また、トランジスタ27は、トランジスタ26
よりもチャネル幅が狭い、すなわち電流駆動力が小さい
トランジスタである。
本発明の実施の形態7に従う行選択系回路の動作につい
て説明する。
時においてロウデコーダ100に有効なロウアドレスR
Aが入力される。次に、時刻T0において、ライトイネ
ーブルWEが「H」レベルになる。OR回路29のOR
論理演算結果(「H」レベル)と有効なロウアドレスR
Aに基づいてロウデコーダ100は、行選択信号DSL
<x>を「H」レベルに設定する。これに伴い、NAN
D回路23は、出力信号である書込選択信号DLW<x
>を「L」レベルに設定する。もう一方のNAND回路
22は、読出選択信号DLR<x>を「H」レベルに設
定する。したがって、トランジスタ26がオンし、トラ
ンジスタ27はオフとなる。これに伴い、デジット線D
L<x>の一端側と電源電圧VCCとがトランジスタ2
6により電気的に結合される。
は、ライトイネーブルWEに応答して、トランジスタ4
0をオンし、デジット線DL<x>の他端側と接地電圧
GNDとを電気的に結合する。これに伴い、デジット線
DL<x>に対してデータ書込電流が供給される。
タ読出時においては、リードイネーブルREは「H」レ
ベルに設定される。また、ライトイネーブルWEは
「L」レベルに設定される。これに伴い、上述したよう
に終端回路であるドライバ帯DRBnは、ライトイネー
ブルWEに応答して、デジット線DLを開放状態に設定
する。すなわち、上述したようにデジット線は信号線と
して作用する。時刻T1において、ロウデコーダ100
に対して有効なロウアドレスRAが入力された場合、O
R回路29のOR論理演算結果(「H」レベル)と有効
なロウアドレスRAに基づいてロウデコーダ100は、
行選択信号DSL<x>を「H」レベルに設定する。こ
れに伴い、NAND回路22は、読出選択信号DLR<
x>を「L」レベルに設定する。したがって、トランジ
スタ27がオンし、電源電圧VCCとデジット線DL<
x>とが電気的に結合される。
ND回路24は、ライトイネーブルWEの反転信号/W
Eとデジット線DL<x>の電圧信号との入力を受けて
そのNAND論理演算結果をインバータ25に出力す
る。インバータ25は、NAND回路24の出力信号を
反転してワード線WL0<x>を活性化させる。
は、「L」レベルとなり、インバータ25によりワード
線WL0<x>が活性化される。また、同様にして各メ
モリブロックWL1<x>〜WLn−1<x>にそれぞ
れ対応して配置されるドライバ帯DRB1〜DRBn−
1は、対応するワード線WL1<x>〜WLn−1<x
>をそれぞれ「H」レベルに活性化させる。
出時において駆動するドライバトランジスタを切換え
る。すなわち、データ書込時には、電流駆動力の高いト
ランジスタ26をオンして、十分に確保されたデータ書
込電流をデジット線に供給する。一方、データ読出時に
は、デジット線DLは電流線ではなく信号線として作用
するため電流駆動力の小さなドライバトランジスタ27
をオンする。
よびデータ読出時で動作するトランジスタを切替えるこ
とにより、消費電力を低減して全体としてデバイス全体
の消費電力を低減することが可能となる。
発明の実施の形態7の変形例1に従う行選択系回路の概
念図である。
選択系回路は、図23に示す行選択系回路と比較してド
ライバ帯DRB♯をドライバ帯DRB♯aに置換した点
が異なる。
3,24と、インバータ25,28と、トランジスタ2
6,27とを含む。
B♯と比較して、トランジスタ27のゲートが、NAN
D回路の出力信号ではなく、インバータ28を介する行
選択信号の反転信号DLE<x>の入力を受ける点で異
なる。その他の点は同様であるのでその説明は繰り返さ
ない。
発明の実施の形態7の変形例1に従う行選択系回路の動
作について説明する。
時に、ロウデコーダ100に有効なロウアドレスRAが
入力される。次に、時刻T0において、ライトイネーブ
ルWEが「H」レベルになる。OR回路29のOR論理
演算結果(「H」レベル)と有効なロウアドレスRAに
基づいてロウデコーダ100は、行選択信号DSL<x
>を「H」レベルに設定する。時刻T0において、ライ
トイネーブルWEが活性化されて「H」レベルに設定さ
れると、NAND回路23は、そのNAND論理演算結
果である書込選択信号DLW<x>を活性化し「L」レ
ベルに設定する。これに応答してトランジスタ27は、
電源電圧VCCとデジット線DL<x>とを電気的に結
合する。また、トランジスタ27は、インバータ28を
介する行選択信号DSL<x>の反転信号DLE<x>
(「L」レベル)を受けてオンする。これにより、トラ
ンジスタ27は、電源電圧VCCとデジット線DL<x
>とを電気的に結合する。したがって、データ書込時に
は2つのドライバトランジスタ26および27がともに
オンするため十分な書込電流をデジット線DL<x>に
供給することが可能となる。
タ読出時に、ロウデコーダ100に有効なロウアドレス
RAが入力される。次に、時刻T1において、リードネ
ーブルREが「H」レベルになる。OR回路29のOR
論理演算結果(「H」レベル)と有効なロウアドレスR
Aに基づいてロウデコーダ100は、行選択信号DSL
<x>を「H」レベルに設定する。一方、ライトイネー
ブルWEは「L」レベルに設定されるため、NAND回
路23の出力信号である書込選択信号DLW<x>は、
「H」レベルに設定される。一方、行選択信号DSL<
x>の反転信号DLE<x>は、インバータ28により
「L」レベルに設定される。
スタ27のみがオンし、電源電圧VCCとデジット線D
L<x>とを電気的に結合させる。
選択系回路の構成により、データ書込時には2つのドラ
イバトランジスタをともにオンすることにより十分な書
込電流をデジット線に供給することが可能となる。ま
た、データ読出時には電流駆動力の低いトランジスタの
みをオンすることにより消費電力を低減することができ
る。
発明の実施の形態7の変形例2に従う行選択系回路の概
念図である。
選択系回路は、図23に示す行選択系回路と比較して、
各メモリブロックMBに対応するワード線WLを駆動す
るドライバを除くとともに、各メモリブロックにおい
て、ワード線を共有し、共有のデジット線と配線を用い
て電気的に結合した点が異なる。
本発明の実施の形態7の変形例2に従う行選択系回路の
動作について説明する。
時に、ロウデコーダ100に有効なロウアドレスRAが
入力される。次に、時刻T0において、ライトイネーブ
ルWEが「H」レベルになる。OR回路29のOR論理
演算結果(「H」レベル)と有効なロウアドレスRAに
基づいてロウデコーダ100は、行選択信号DSL<x
>を「H」レベルに設定する。また、NAND回路23
は、書込選択信号DLW<x>を「L」レベルに設定す
る。したがって、上述したように、トランジスタ26が
オンし、電源電圧VCCとデジット線DL<x>とが電
気的に結合され、データ書込電流がデジット線DL<x
>に供給される。
DL<x>と電気的に結合された状態であり、その電位
レベルは中間電位に設定される。したがって、ワード線
WL<x>と電気的に結合された各メモリセルMCのト
ランジスタはオンすることはなく、データの読出は実行
されない。
コーダ100に有効なロウアドレスRAが入力される。
次に、時刻T1において、リードネーブルREが「H」
レベルになる。OR回路29のOR論理演算結果
(「H」レベル)と有効なロウアドレスRAに基づいて
ロウデコーダ100は、行選択信号DSL<x>を
「H」レベルに設定する。また、上述したように、ライ
トイネーブルWEが「L」レベルとなるためデジット線
の他端側は開放状態となる。すなわち、デジット線は信
号線として作用する。NAND回路22は、行選択信号
DSL<x>(「H」レベル)およびライトイネーブル
WEの反転信号/WE(「H」レベル)に応答して読出
選択信号DLR<x>を「L」レベルに設定する。これ
に伴い、ドライバトランジスタ27がオンし、電源電圧
VCCとデジット線DL<x>とが電気的に結合され
る。したがって、デジット線と電気的に結合されたワー
ド線WL<x>は、活性化され「H」レベルに設定され
る。これにより選択メモリセルに対してデータ読出が実
行される。
例2の構成の如く、配線を用いてデジット線とワード線
を直接電気的に結合させることにより、さらにワード線
を駆動する回路の部品点数を削減することができ、レイ
アウト面積を縮小することができる。
およびその変形例においては、デジット線およびワード
線を駆動する回路の部品点数を削減する構成について説
明してきた。
メモリセルの各々について、データ誤書込に対する耐性
を効率的にテストするための構成について説明する。以
下においては、データ誤書込に対する耐性を評価するた
めの動作テストをディスターブ試験と称する。
選択系回路の概念図である。図29を参照して、この行
選択系回路は、ロウデコーダ100と、図20に示すド
ライバ帯DRB0と置換され、メモリセル行にそれぞれ
対応して設けられたデジット線DL<0>〜DL<x>
を駆動するドライバ帯TDRBと、ドライバ帯DRBn
とを含む。また、メモリセル列に対応してビット線BL
が配置され、ビット線電流制御回路400および410
によってビット線BLを制御する。
1で説明した構成と同様であるが本実施の形態において
は省略する。
0>〜DL<x>にそれぞれ対応して設けられるドライ
バユニットDRU0〜DRU<x>(以下、総称して、
ドライバユニットDRUとも称する)を含む。
<x>は、同様の構成であるのでここでは代表的にドラ
イバユニットDRU<0>について説明する。
D回路50,51と、トランジスタ52,53とを含
む。
0>と、ライトイネーブルWEとの入力を受けてそのN
AND論理演算結果をトランジスタ53のゲートに出力
する。NAND回路50は、ライトイネーブルWEとテ
ストモードイネーブルTMEとの入力を受けてそのNA
ND論理演算結果をトランジスタ52のゲートに出力す
る。トランジスタ52は、電源電圧VCCとデジット線
DL<0>との間に配置され、そのゲートはNAND回
路50の出力信号である制御信号DLT<0>の入力を
受ける。トランジスタ53は、電源電圧VCCとデジッ
ト線DL<0>との間に配置され、そのゲートはNAN
D回路53の出力信号である書込選択信号DLW<0>
の入力を受ける。ここで、一例としてトランジスタ5
2,53は、PチャンネルMOSトランジスタとする。
また、トランジスタ52は、トランジスタ53よりも電
流駆動力が小さいトランジスタとする。
本発明の実施の形態8に従う行選択系回路のデータ書込
について説明する。
ーブルTMEは「L」レベルに設定されている。データ
書込時において、ロウデコーダ100は、ロウアドレス
RAの入力に応答して行選択信号DSL<x>を「H」
レベルに設定する。時刻T0において、ライトイネーブ
ルWEが「H」レベルとなり、選択的にドライバユニッ
トDRUが活性化される。たとえば、一例として行選択
信号DSL<0>がロウアドレスRAに応じて「H」レ
ベルになったとする。そうすると、NAND回路31
は、ライトイネーブルWEおよび行選択信号DSL<0
>に応じて書込選択信号DLW<0>を「L」レベルに
設定する。これに伴い、トランジスタ31がオンし、電
源電圧VCCとデジット線DL<0>とが電気的に結合
される。
述したようにライトイネーブルWEによって各デジット
線DLの他端側と接地電圧GNDとを電気的に結合す
る。これにより選択されたデジット線DL<0>に対し
て書込電流が供給される。
T1においてテストモードイネーブルTMEは「H」レ
ベルに設定される。またライトイネーブルWEも「H」
レベルに設定される。これに伴い、たとえばドライバユ
ニットDRU0におけるNAND回路50は、テストモ
ードイネーブルTME(「H」レベル)およびライトイ
ネーブルWE(「H」レベル)に応じて制御信号DLT
<0>を「L」レベルに設定する。これにより、トラン
ジスタ52がオンし、電源電圧VCCとデジット線DL
<0>とが電気的に結合される。他のドライバユニット
DRUについても同様に、電源電圧VCCとデジット線
DL<x>とが電気的に結合される。そうすると、テス
トモードでオンするトランジスタは、通常のドライバト
ランジスタよりもサイズが小さいため、各デジット線D
Lに対して流れるデータ書込電流Iptは、通常動作時
のデータ書込電流に比して少ない。
400および410を用いて選択ビット線BLに対して
データ書込電流を供給する。
タ書込電流は、ビット線を流れるデータ書込電流との組
合せによって図24に示したアステロイド特性線の外側
の領域に相当するデータ書込磁界を磁気トンネル接合部
MTJに印加可能なレベルに設定される。一方、テスト
モードにおける中間的なデータ書込電流Iptとビット
線を流れる正規のデータ書込電流との組合せによって磁
気トンネル接合部MTJに印加されるデータ書込磁界
は、アステロイド特性線の内側の領域になるようにデー
タ書込電流Iptのレベルが調整される。
論的にはデータ書込が不能なレベルの中間的なデータ書
込電流Iptを流し、各MTJメモリセルデータの記憶
データが更新されるかどうかをチェックすることによっ
て、各MTJメモリセルにおけるデータ誤書込に対する
耐性をテストする。すなわちメモリセルのディスターブ
特性の強弱をテストする。
リセルは、上記ディスターブ試験により保持データを反
転してしまう。これにより、ディスターブ特性の弱い不
良メモリセルを検出することができる。
のメモリセルに対して並列にデータ書込電流Iptを流
し、各MTJメモリセルにおけるディスターブ試験を実
行することができるため、テスト時間を短縮することが
できる。
明の実施の形態8の変形例に従う行選択系回路の概念図
である。
択系回路は、図29に示す行選択系回路と比較して、外
部電源電圧の供給を受ける外部パッドPD0をさらに備
えた点が異なる。
TDRBに含まれるドライバユニットDRU0は、テス
ト時において、外部から調整可能である電圧の供給を受
ける外部パッドPD0とデジット線DL<x>とを電気
的に結合する。他のドライバユニットについても同様で
ある。
例に従う行選択系回路の構成によりテスト時において外
部パッドからテスト用の電源電圧を供給することによ
り、各デジット線DLに流すデータ書込電流Iptの電
流量を調整することができる。
整を施すことによりさらに精度の高いディスターブ試験
を実行することが可能となる。
おいては、デジット線DLおよびデジット線DL間の配
線不良を効率的にテストするバーンイン試験にも対応可
能な回路構成について説明する。
選択系回路の概念図である。図32を参照して、この行
選択系回路は、ロウデコーダ100と、図20に示すド
ライバ帯DRV0と置換されるドライバ帯DRVBと、
外部パッドPD1,PD2とを含む。なお、図20に示
される終端回路であるドライバ帯DRVnは除去され
る。なお、ワード線を駆動するドライバ帯DRV1〜D
RVn−1については図21で説明した構成と同様の構
成であるが本実施の形態においては省略する。
とライトイネーブルWEとの入力を受けて行選択結果で
ある行選択信号DSLをドライバ帯DRVBに出力す
る。ドライバ帯DRVBは、ロウデコーダ100からの
行選択結果に応じて選択的にデジット線DL<0>〜D
L<n>を電源電圧VCCと電気的に結合することによ
りデータ書込電流を供給する。
〜IVnと、トランジスタTR0〜TRnとを含む。ト
ランジスタTR0〜TRnは、デジット線DL<0>〜
DL<n>にそれぞれ対応して電源電圧VCCとの間に
設けられる。トランジスタTR0〜TRnのゲートは、
インバータIV0〜IVnを介する行選択信号DSL<
0>〜DSL<n>の入力を受ける。
VBに配置された各回路等は、接地電圧GNDの供給を
受ける共有の外部パッドPD1と電気的に結合されてい
る。また、接地電圧GNDと電気的に結合される各デジ
ット線DLの他端側は、外部パッドPD2と電気的に結
合される。すなわち、各デジット線DLの他端側と電気
的に結合される接地電圧GNDと、他の回路で用いられ
る接地電圧GNDとが2つの外部パッドを用いて独立に
供給される。
発明の実施の形態9に従う行選択系回路の動作について
説明する。
表的にデジット線DL<1>が選択された場合について
説明する。
デコーダ100は、有効なロウアドレスRAの入力およ
び「H」レベルに設定されたライトイネーブルWEに応
じて行選択結果である行選択信号DSL<1>を「H」
レベルに設定する。行選択信号DSL<1>のインバー
タを介する反転信号/DSL<1>は「L」レベルに設
定される。これに応答してトランジスタTR1は、電源
電圧VCCとデジット線DL<1>とを電気的に結合す
る。また、通常時においては、外部パッドPD2は、接
地電圧GNDと電気的に結合されている。これにより選
択されたデジット線DL<1>に対してデータ書込電流
が供給される。
スト時においては、時刻T1において、外部パッドPD
2に対して接地電圧GNDの代わりに高電圧の外部電源
電圧が供給される。また、ロウデコーダ100には有効
なロウアドレスRAは入力されず、ドライバ帯DRVB
は非活性化状態である。各デジット線DLの他端側はす
べて共有の外部パッドPD2と電気的に結合されている
ため各デジット線DLは、外部パッドPD2から高電圧
が印加される。これによりデジット線DLに対して並列
に高電圧を印加することができ、各デジット線の不良加
速試験(いわゆるバーンイン試験)を実行することがで
きる。また、並列的に各デジット線に対して高電圧を印
加することが可能であるため不良加速試験を効率的にか
つ短縮して実行することが可能となる。
イン試験は、後述する本実施の形態9の変形例1および
変形例2の構成においても同様に適用可能である。
発明の実施の形態9の変形例1に従う行選択系回路の概
念図である。
選択系回路は、図32に示す行選択系回路と比較してド
ライバ帯DRVBをDRVB♯に置換した点が異なる。
0〜NRnと、トランジスタTR0〜TRnとを含む。
ゲートは、NOR回路NR0〜NRnのそれぞれの出力
信号を受ける。
DSL<x>とテストモードイネーブルTMEとの入力
を受けてそのNOR論理演算結果を制御信号/DSL#
としてトランジスタTRxに出力する。トランジスタT
Rxは、制御信号/DSL#に応じて電源電圧VCCと
対応するデジット線DL<x>とを電気的に結合させ
る。他のNOR回路についても同様であるのでその説明
は繰返さない。
発明の実施の形態9の変形例1に従う行選択系回路の動
作について説明する。
ーブルTMEは、「L」レベルに設定される。したがっ
て、各NOR回路は、行選択信号DSLを反転するイン
バータとして機能する。したがって、データ書込につい
ては、上述した図33のタイミングチャート図と同様と
なるのでその説明は繰返さない。
てテストモードイネーブルTMEは、「H」レベルに設
定される。これに応答して制御信号/DSL#<0>〜
/DSL#<n>は、全て「L」レベルに設定される。
これに応答して、トランジスタTR0〜TRnが並列的
にオンし、電源電圧VCCと各デジット線DL<0>〜
TDL<n>とを電気的に結合する。また、この場合に
おいてパッドPD2は、開放状態とする。
2についてテスト装置やテスト環境の制約により外部電
源電圧を外部パッドに供給する構成が困難な場合におい
ても簡易にテストを実行することができる。また、各デ
ジット線に対してバーンイン試験を並列的に実行するこ
とができるため、試験時間を短縮することが可能とな
る。
ーンイン試験は、本実施の形態9の構成においても同様
に適用可能である。
発明の実施の形態9の変形例2に従う行選択系回路の概
念図である。
の変形例2に従う行選択系回路は、図34に示す行選択
系回路と比較して、ドライバ帯DRVB♯をドライバ帯
DRVBaに置換した点が異なる。また、外部パッドP
D3,PD4をさらに設けた点が異なる。
ト時に偶数行目のデジット線と奇数行目のデジット線と
を独立に制御することを目的とする。ドライバ帯DRV
Baは、ドライバ帯DRVB♯と比較して、偶数行目に
対応するNOR回路NR0,NR2,・・・に入力され
るテストモードイネーブルと奇数行目に対応するNOR
回路NR1,NR3,・・・に入力されるテストモード
イネーブルとがそれぞれ独立である点で異なる。具体的
には偶数行目に対応するNOR回路NR0,NR2,・
・・についてはテストモードイネーブルTME_Eの入
力を受ける。一方、奇数行目に対応するNOR回路NR
1,NR3,・・・についてはテストモードイネーブル
TME_Oの入力を受ける。
DL<2>,・・・の他端側は外部パッドPD4と電気
的に結合される。一方、奇数行目に対応するデジット線
DL<1>,DL<3>,・・・の他端側については外
部パッドPD3と電気的に結合される。
発明の実施の形態9の変形例2に従う行選択系回路の動
作について説明する。
実施の形態9の変形例1と同様であるのでその説明は繰
返さない。
いてテストモードイネーブルTME_Oが「H」レベル
に設定される。そうすると、これに応答してドライバ帯
DRVBa内の奇数行目に対応するNOR回路NR1,
NR3,・・・の出力信号は、「L」レベルに設定され
る。これに伴い、奇数行目に対応するトランジスタTR
1,TR3,・・・がオンし奇数行目のデジット線DL
<1>,DL<3>,・・・と電源電圧VCCとを電気
的に結合する。また、外部パッドPD3は、開放状態に
設定されている。これにより、奇数行目と偶数行目との
間に電圧差を生じさせ、デジット線DL間の不良を検出
することができる。
ードイネーブルTME_Eを「H」レベルに設定する。
そうすると、同様に偶数行目のデジット線DL<0>,
DL<2>,・・・と電源電圧VCCとが電気的に結合
され、奇数行目と偶数行目との間に電圧差を生じさせ、
デジット線DL間のプロセス不良等の検出をすることが
できる。
発明の実施の形態9の変形例3に従う行選択系回路の概
念図である。
選択系回路は、図34に示す実施の形態9の変形例1の
行選択系回路と比較して、外部パッドPD2の代わりに
接続制御回路DRCTを設けた点が異なる。接続制御回
路DRCTは、デジット線DL<0>〜DL<n>にそ
れぞれ対応して設けられ、接地電圧GNDとの間の電気
的な接続を制御するトランジスタGT0〜GTnとを含
む。ここでは、トランジスタGT0〜GTnは、一例と
してNチャンネルMOSトランジスタとする。
は、インバータ60を介してテストモードイネーブルT
MEの反転信号/TMEの入力を受ける。
発明の実施の形態9の変形例3に従う行選択系回路の動
作について説明する。
態9の変形例1と同様であるのでその説明は繰返さな
い。
トモードイネーブルTMEが「H」レベルに設定され
る。これに応答してドライバ帯DRVB♯内に含まれる
各トランジスタはオンし、対応するデジット線DLと電
源電圧VCCとを電気的に結合する。一方、接続制御回
路DRCTは、テストモードイネーブルTMEが「H」
レベルとなるため、その反転信号の入力を受けて接地電
圧GNDと対応するデジット線DLとの電気的な結合を
非接続にする。
源電圧VCCとを電気的に結合してバーンイン試験を実
行することができ、テスト時間を短縮することができ
る。
系回路の構成により、外部バッドを用いることなくいわ
ゆるバーンイン試験を実行することができ、外部パッド
の数に制限があるデバイスにおいても汎用することがで
きる。
発明の実施の形態9の変形例4に従う行選択系回路の概
念図である。
の変形例4に従う行選択系回路は、接続制御回路DRC
TをDRCTaに置換した点が異なる。
GTを含む。トランジスタGTは、各デジット線DLと
接地電圧GNDとの電気的な接続を制御し、インバータ
60を介するテストモードイネーブルTMEの反転信号
/TMEの入力を受ける。
は上述したのと同様であるのでその説明は繰り返さな
い。
とデジット線DLとの接続を制御するトランジスタを1
つにすることができ回路の部品点数を削減することがで
きる。
発明の実施の形態9の変形例5に従う行選択系回路の概
念図である。
の変形例5に従う行選択系回路は、図36に示す行選択
系回路と比較して、外部パッドPD3,PD4と置換し
て接続制御回路DRCT♯を設けた点が異なる。
L<0>〜DL<n>にそれぞれ対応して設けられ、対
応するデジット線と接地電圧GNDとの接続を制御する
トランジスタGT0〜GTnを含む。
2>,・・・に対応するトランジスタGT0,GT2,
・・・のゲートはインバータ62を介するテストモード
イネーブルTME_Eの反転信号/TME_Eの入力を
受ける。一方、奇数行目のデジット線DL<1>,DL
<3>,・・・に対応するトランジスタGT1,GT3
のゲートについてはインバータ61を介するテストモー
ドイネーブルTME_Oの反転信号/TME_Oの入力
を受ける。
発明の実施の形態9の変形例5に従う行選択系回路の動
作について説明する。
形態9の変形例1と同様であるのでその説明は繰返さな
い。
においてテストモードイネーブルTME_Oを「H」レ
ベルに設定する。これに応答して奇数行目のデジット線
DLと電源電圧VCCとが電気的に結合される。これに
伴い、偶数行目と奇数行目とのデジット線の間に電圧差
が生じ、デジット線間の不良を検出することができる。
ーブルTME_Eを「H」レベルに設定する。これに応
答して偶数行目のデジット線DLと電源電圧VCCとが
電気的に結合される。これに伴い、偶数行目と奇数行目
とのデジット線間に電圧差が生じ、デジット線間の不良
を検出することができる。
系回路の構成により、外部バッドを用いることなくいわ
ゆるバーンイン試験を実行することができ、外部パッド
の数に制限があるデバイスにおいても汎用することがで
きる。
発明の実施の形態9の変形例6に従う行選択系回路の概
念図である。
変形例6に従う行選択系回路は、図41に示す行選択系
回路と比較して、接続制御回路DRCT♯を接続制御回
路DRCTa♯に置換した点が異なる。接続制御回路D
RCTa♯は、トランジスタGTaとトランジスタGT
bとを含む。
ト線の他端側のそれぞれと接地電圧GNDとの間の接続
を制御する。トランジスタGTbは、偶数行目のデジッ
ト線と接地電圧GNDとの間の電気的な接続を制御す
る。
介するテストモードイネーブルTME_Oの反転信号の
入力を受けて奇数行目のデジット線と接地電圧GNDと
の間の接続を制御する。また、トランジスタGTbは、
インバータ62を介するテストモードイネーブルTME
_Eの反転信号の入力を受けて偶数行目のデジット線と
接地電圧GNDとの間の接続を制御する。
の動作については同様であるのでその説明は繰り返さな
い。
選択系回路の構成により、上記の実施の形態9の変形例
5よりもさらに部品点数を削減することができる。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
は、メモリブロック毎に分割して設けられたデジット線
を用いてデータ書込対象のメモリブロックへ行選択結果
を伝達することができる。したがって、各デジット線の
配線抵抗を抑制した上で、新たに行選択線を配置するこ
となくデータ書込対象のメモリブロックにおいて選択的
にデータ書込電流を流すことができる。この結果、配線
層の増加を防ぎ、製造プロセスの煩雑化を回避すること
ができる。
メモリブロック毎に、前段のメモリブロックのデジット
線の電圧レベルに応じて対応するワード線を活性化させ
るワード線ドライバを設ける。これに伴い、行選択結果
を伝達するためにワード線と独立に設けられる行選択線
を設ける必要がなく、配線層の増加を防ぎ、製造プロセ
スの煩雑化を回避することができる。
第1のドライバユニットは、第1および第2のドライバ
トランジスタを含み、データ書込時に第1のドライバト
ランジスタが動作し、データ読出時に第2のドライバト
ランジスタが動作する。また、第1のドライバトランジ
スタは第2のドライバトランジスタよりも電流駆動力が
大きい。これにより、デジット線に電流を流す必要がな
いデータ読出時においては、電流駆動力の小さなドライ
バトランジスタによりデジット線を駆動するので、デー
タ読出時における消費電力を低減することができる。
ード線を分割して分割ワード線を設け、それを駆動する
分割ワード線ドライバを設けることにより、データ読出
時において、分割ワード線の配線長が短くなることに伴
い信号の立ち上がり時間が短縮され、データ読出時間を
短縮することができる。
段のメモリブロックのデータ読出時において、前段のメ
モリブロックの対応するデジット線の電圧レベルおよび
メモリブロック選択結果に基づいてI段のメモリブロッ
クに対応するワード線のみを活性化させることができ
る。これにより、選択されたI段のメモリブロックのみ
にため、データ読出時における消費電力を低減すること
ができる。
スト時において、メモリブロックに含まれる全てのデジ
ット線と第1の電圧とが電気的に接続されることによる
ストレスを掛けることができる。したがって、ストレス
印可によるデジット線の不良を検出するとともに、テス
ト時間も短縮することができる。
テスト時において、第1のテスト信号に応じて偶数行に
対応する第1のグループの属するデジット線と第1の電
圧とを電気的に接続し、第2のテスト信号に応じて奇数
行に対応する第2のグループに属するデジット線と第1
の電圧とを電気的に接続する。したがって、第1および
第2のテスト信号を用いて独立に、偶数行と奇数行のデ
ジット線に対してストレスを掛けることができるため、
偶数行および奇数行のデジット線間の不良を検出すると
ともにテスト時間を短縮することができる。
置は、データ読出時において、駆動部は、同一行のデジ
ット線の電圧レベルに応じて対応するワード線を活性化
させる。すなわち、データ読出時にデジット線がワード
線の活性化を指示する信号線として作用する。これによ
り配線層の増加を防ぎ、製造プロセスの煩雑化を回避す
ることができる。
憶装置は、データ読出時およびデータ書込時において第
1の電圧を対応するデジット線に駆動する駆動力がそれ
ぞれ異なる。これに伴い、データ読出時とデータ書込時
とで対応するデジット線線に第1の電圧を駆動する駆動
力を独立に制御することができ、制御性の自由度が向上
する。
データ書込時は第1および第2のドライバトランジスタ
をともに駆動し、データ読出時は第2のドライバトラン
ジスタのみを駆動する。これにより、データ書込時には
十分なデータ書込電流を供給することができ、精度の高
いデータ書込を実行することができる。
置は、複数のデジット線にそれぞれ対応して設けられ、
第1のデータ書込電流を供給する複数の電流供給回路を
設ける。各電流供給回路は、テスト時にデータ書込時よ
りも少ないデータ書込電流を供給する。また、テスト時
に複数のビット線のうちの1本に第2のデータ書込電流
を供給する。すなわち、通常時よりも少ない第1のデー
タ書込電流をデジット線に供給し、第2のデータ書込電
流をビット線に供給する。したがって、第1および第2
のデータ書込電流により生じる磁界を用いて行なういわ
ゆるディスターブ試験をメモリセル列に対して並列に実
行することができる。これにより、テスト時間を短縮す
ることができる。
置は、各電流供給回路において、第1および第2のドラ
イバトランジスタを含み、データ書込時に第1のドライ
バトランジスタは、第1の電圧と対応するデジット線を
接続し、テスト時に第2のドライバトランジスタは、第
3の電圧と対応するデジット線とを接続する。したがっ
て、データ書込時とテスト時で接続される電圧が異なる
ため第1のデータ書込電流の電流量の微調整を施すこと
ができる。したがって、精度の高いテストを実行するこ
とができる。
複数のデジット線にそれぞれ対応して設けられ、一端側
と第1の電圧との間の接続を制御する複数のドライバユ
ニットと、他端側と接続される第1の外部パッドとを含
む。テスト時に第1の外部パッドに供給される電圧は、
第2の電圧とは異なる。これに伴い、第1の外部パッド
に対して電圧レベルの高い固定電圧を供給することによ
り、各デジット線の他端側から固定電圧を並列に印可す
ることができる。したがって、電流線であるデジット線
に対して十分なバーンイン試験を実行することができる
とともに、いわゆるバーンイン試験の試験時間も短縮す
ることができる。
複数のデジット線にそれぞれ対応して設けられ、一端側
と第1の電圧との間の接続を制御する複数のドライバユ
ニットと、他端側と接続される外部パッドとを含む。テ
スト時に各ドライバユニットは、デジット線の一端側と
第1の電圧との間を接続し、外部パッドは、開放状態に
設定する。これに伴い、各デジット線の一端側から第1
の電圧を並列に印可することができる。したがって、電
流線であるデジット線に対して十分なバーンイン試験を
実行することができるとともに、いわゆるバーンイン試
験の試験時間も短縮することができる。
複数のドライバユニットは、偶数行に対応して設けられ
る第1のグループと、奇数行に対応して設けられる第2
のグループに分割される。また、第1および第2のグル
ープにそれぞれ対応して設けられる第1および第2のサ
ブパッドを含む。これに伴い、いずれか一方のサブパッ
ドに第2の電圧と異なる電圧を供給することにより、偶
数行および奇数行の間にストレスを掛けることができ、
デジット線間の不良を検出すると共に、並列にストレス
を掛けることができるためテスト時間を短縮することが
できる。
複数のデジット線にそれぞれ対応して設けられ、一端側
と第1の電圧との間の接続を制御する複数のドライバユ
ニットと、他端側と第2の電圧との接続を制御する接続
制御回路を含む。テスト時に、複数のドライバユニット
は、テスト信号に応答して対応するデジット線の一端側
と第1の電圧とを接続する。また、接続制御回路は、他
端側と第2の電圧とを非接続に設定する。これにより、
テスト時に並列に第1の電圧を印加することができ十分
なバーンイン試験を実行することができるとともに、い
わゆるバーンイン試験の試験時間も短縮することができ
る。
複数のデジット線が偶数行に対応して設けられる第1の
グループと奇数行に対応して設けられる第2のグループ
とに分割される。第1のサブテスト信号に応じて第1の
グループに属するデジット線と第2の電圧とが非接続と
なる。また、第2のサブテスト信号に応じて第2のグル
ープに属するデジット線と第2の電圧とが非接続とな
る。これにより、第1および第2のサブテスト信号に応
じて第1および第2のグループのいずれか一方のみに第
1の電圧を印可することができる。これに伴い、偶数行
および奇数行の間にストレスを掛けることができ、デジ
ット線間の不良を検出すると共に、並列にストレスを掛
けることができるためテスト時間を短縮することができ
る。
ス1の全体構成図である。
クMBの両側に配置された行選択系回路の概念図であ
る。
プルダウン信号DLDEの対応関係を示す真理値表であ
る。
1にデータ書込電流を流す場合のタイミングチャート図
である。
ス1に含まれる行選択系回路の概念図である。
プルダウン信号DLDEの対応関係を示す真理値表であ
る。
を選択した場合のタイミングチャート図である。
Mデバイス1に含まれる行選択系回路の概念図である。
構成図である。
イス1に含まれる行選択系回路の概念図である。
る。
イス1に含まれる行選択系回路の概念図である。
回路図である。
線プルダウン信号DLDEおよびワードブロック選択信
号WLBSの対応関係を示す真理値表である。
1を活性化させる場合のタイミングチャート図である。
イス1に含まれる行選択系回路の概念図である。
線プルダウン信号DLDEの対応関係を示す真理値表で
ある。
する場合の各信号のタイミングチャート図である。
施の形態5の変形例に従う行選択系回路の概念図であ
る。
イス2の全体構成図である。
の概念図である。
の動作のタイミングチャート図である。
の概念図である。
の動作のタイミングチャート図である。
選択系回路の概念図である。
選択系回路の動作のタイミングチャート図である。
選択系回路の概念図である。
選択系回路の動作のタイミングチャート図である。
の概念図である。
の動作のタイミングチャート図である。
択系回路の概念図である。
の概念図である。
の動作のタイミングチャート図である。
選択系回路の概念図である。
選択系回路の動作のタイミングチャート図である。
選択系回路の概念図である。
選択系回路の動作のタイミングチャート図である。
選択系回路の概念図である。
選択系回路の動作のタイミングチャート図である。
選択系回路の概念図である。
選択系回路の概念図である。
選択系回路の動作図のタイミングチャート図である。
選択系回路の概念図である。
構成を示す概略図である。
説明する概念図である。
を説明する概念図である。
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
したMRAMデバイス10の全体構成図である。
110を設けた行選択系回路の概念図である。
ウデコーダ、200コラムデコーダ、300 ビット線
選択回路、400,410 ビット線電流制御回路、5
00,501 電流源、600 アンプ。
Claims (25)
- 【請求項1】 行列状に配置された複数の磁性体メモリ
セルを備え、 前記複数の磁性体メモリセルは、メモリセル行を共有す
るように行方向に沿って第1段から第N段のN個(N:
自然数)のメモリブロックに分割され、 各前記メモリブロックにおいて、 前記メモリセル行にそれぞれ対応して設けられ、データ
書込対象に選択された選択磁性体メモリセルに対してデ
ータ書込磁界を生じさせるデータ書込電流を選択的に流
すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
々が、対応するデジット線の一端側と第1の電圧との間
の接続を制御するための複数の第1のドライバユニット
と、 前記複数のデジット線にそれぞれ対応して設けられ、各
々が、前記対応するデジット線の他端側と第2の電圧と
の間の接続を制御するための複数の第2のドライバユニ
ットとをさらに備え、 データ書込時において、前記第1段のメモリブロックに
対応する各前記第1のドライバユニットは、行選択結果
に応じて対応するデジット線の前記一端側を前記第1の
電圧と接続し、 前記データ書込時において、前記選択磁性体メモリセル
を含む第I段(I:I≦Nの自然数)のメモリブロック
に対応する各前記第2のドライバユニットは、前記複数
のメモリブロックの選択結果に応じて、対応するデジッ
ト線の前記他端側を前記第2の電圧と接続し、 前記データ書込時において、I≧2のときは、前記第2
段から第I段のメモリブロックの各々に対応する各前記
第1のドライバユニットは、前段のメモリブロック内の
同一メモリセル行のデジット線の電圧レベルに応じて、
対応するデジット線の前記一端側を前記第1の電圧と接
続し、 前記データ書込時において、I≧2のときは、前記第1
段から第(I−1)段のメモリブロックに対応する各前
記第2のドライバユニットは、前記複数のメモリブロッ
クの選択結果に応じて、対応するデジット線の前記他端
側を前記第2の電圧と非接続にする、薄膜磁性体記憶装
置。 - 【請求項2】 前記データ書込時において、前記第(I
+1)段から第N段のメモリブロックの各々に対応する
各前記第2のドライバユニットは、対応するデジット線
の前記他端側を前記第2の電圧と接続する、請求項1記
載の薄膜磁性体記憶装置。 - 【請求項3】 前記第1の電圧は、前記第2の電圧より
も高く、 各前記メモリブロックにおいて、 各前記第1のドライバユニットは、前記第1の電圧およ
び対応するデジット線の前記他端側との間に電気的に結
合されるPチャネル電界効果型トランジスタを含み、 各前記第2のドライバユニットは、前記第2の電圧およ
び対応するデジット線の前記他端側との間に電気的に結
合されるNチャネル電界効果型トランジスタを含む、請
求項1記載の薄膜磁性体記憶装置。 - 【請求項4】 前記第2の電圧は、前記第1の電圧より
も高く、 各前記メモリブロックにおいて、 各前記第1のドライバユニットは、前記第1の電圧およ
び対応するデジット線の前記他端側との間に電気的に結
合されるNチャネル電界効果型トランジスタを含み、 各前記第2のドライバユニットは、前記第2の電圧およ
び対応するデジット線の前記他端側との間に電気的に結
合されるPチャネル電界効果型トランジスタを含む、請
求項1記載の薄膜磁性体記憶装置。 - 【請求項5】 前記メモリブロック毎に独立に、 前記メモリセル行にそれぞれ対応して設けられ、データ
読出時において行選択を実行するための複数のワード線
と、 前記複数のワード線にそれぞれ対応して設けられ、各々
が対応するワード線を活性化させるための複数のワード
線ドライバとをさらに備え、 前記データ読出時に、前記N個のメモリブロックのうち
の第I段(I:I≦Nの関係を満たす自然数)のメモリ
ブロックがデータ読出対象に選択された磁性体メモリセ
ルを含む場合において、第1段のメモリブロックに対応
する各前記第1のドライバユニットは、前記行選択結果
に応じて対応するデジット線の一端側を前記第1の電圧
と接続し、かつ前記第2段から第I段のメモリブロック
に対応して設けられる各前記第1のドライバユニット
は、前段のメモリブロック内の同一メモリセル行のデジ
ット線の電圧レベルに応じて、対応するデジット線の一
端側を前記第1の電圧と接続し、 前記データ読出時に、前記第1段のメモリブロックに対
応する各前記ワード線ドライバは、前記行選択結果に応
じて対応するワード線を活性化させ、かつ前記第2段か
ら第I段のメモリブロックに対応する各前記ワード線ド
ライバは、前段のメモリブロック内の同一メモリセル行
のデジット線の電圧レベルに応じて、対応するワード線
を活性化させる、請求項1記載の薄膜磁性体記憶装置。 - 【請求項6】 各前記メモリブロックに対応する各前記
第1のドライバユニットは、各前記メモリブロックにお
ける同一行を構成するデジット線と前記第1の電圧とを
それぞれ接続するために並列に配置された第1および第
2のドライバトランジスタをさらに含み、 前記データ書込時において、前記第1の電圧は、前記第
1のドライバトランジスタによって前記デジット線と接
続され、 前記データ読出時において、前記第1の電圧は、前記第
2のドライバトランジスタによって前記デジット線と接
続され、 前記第1のドライバトランジスタは、前記第2のドライ
バトランジスタよりも電流駆動力が大きい、請求項5記
載の薄膜磁性体記憶装置。 - 【請求項7】 前記複数のワード線は、各々が対応する
ワード線を分割した複数の分割ワード線をさらに含み、 前記薄膜磁性体記憶装置は、 前記メモリブロック毎に独立に、前記複数の分割ワード
線にそれぞれ対応して設けられ、各々が対応する分割ワ
ード線を活性化させるための複数の分割ワード線ドライ
バをさらに備え、 データ読出時において、各前記分割ワード線ドライバ
は、同一行のデジット線の電圧レベルに基づいて対応す
る分割ワード線を活性化させる、請求項5記載の薄膜磁
性体記憶装置。 - 【請求項8】 前記メモリブロック毎に独立に、 前記メモリセル行にそれぞれ対応して設けられ、データ
読出時において行選択を実行するための複数のワード線
と、 前記複数のワード線にそれぞれ対応して設けられ、各々
が対応するデジット線と同一行の対応するワード線を活
性化させるための複数のワード線ドライバとをさらに備
え、 前記データ読出時において、前記N個のメモリブロック
のうちの第1段のメモリブロックがデータ読出対象に選
択された磁性体メモリセルを含む場合において、第1段
のメモリブロックに対応する前記ワード線ドライバは、
前記行選択結果およびメモリブロック選択結果に応じ
て、対応するワード線を活性化し、 前記N個のメモリブロックのうちの第I段(I:2≦I
≦Nの関係を満たす自然数)のメモリブロックがデータ
読出対象に選択された磁性体メモリセルを含む場合にお
いて、第1段のメモリブロックに対応する各前記第1の
ドライバユニットは、前記行選択結果に応じて対応する
デジット線の一端側を前記第1の電圧と接続し、かつ前
記第2段から第(I−1)段のメモリブロックに対応し
て設けられる各前記第1のドライバユニットは、前段の
メモリブロック内の同一メモリセル行のデジット線の電
圧レベルに応じて、対応するデジット線の一端側を前記
第1の電圧と接続し、 第I段のメモリブロックに対応する各前記ワードドライ
バは、前段のメモリブロック内の同一メモリセル行のデ
ジット線の電圧レベルおよびブロック選択信号に応じ
て、対応するワード線を活性化させる、請求項1記載の
薄膜磁性体記憶装置。 - 【請求項9】 テスト時において、各前記N個のメモリ
ブロックにおいて、各前記第1のドライバユニットは、
対応するデジット線と前記第2の電圧よりも高い前記第
1の電圧とを電気的に接続する、請求項1記載の薄膜磁
性体記憶装置。 - 【請求項10】 テスト時において、各前記N個のメモ
リブロックにおいて、前記複数の第1のドライバユニッ
トは、偶数行に対応する第1のグループと、奇数行に対
応する第2のグループとに分割され、 第1のテスト信号に応じて、前記第1のグループに属す
るドライバユニットの各々は、対応するデジット線と前
記第2の電圧よりも高い前記第1の電圧とを電気的に接
続し、 第2のテスト信号に応じて、前記第2のグループに属す
るドライバユニットの各々は、対応するデジット線と前
記第2の電圧よりも高い前記第1の電圧とを電気的に接
続する、請求項1記載の薄膜磁性体記憶装置。 - 【請求項11】 行列状に配置された複数の磁性体メモ
リセルと、 前記メモリセル行にそれぞれ対応して設けられ、データ
書込対象に選択された選択磁性体メモリセルに対してデ
ータ書込磁界を生じさせるデータ書込電流を選択的に流
すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
々が、対応するデジット線の一端側と第1の電圧との間
の接続を制御するための複数の第1のドライバユニット
と、 前記複数のデジット線にそれぞれ対応して設けられ、各
々が、前記対応するデジット線の他端側と第2の電圧と
の間の接続を制御するための複数の第2のドライバユニ
ットと 前記メモリセル行にそれぞれ対応して設けられる複数の
ワード線と、 前記複数のワード線にそれぞれ対応して設けられ、各々
が、同一行のデジット線の電圧レベルに応じて対応する
ワード線を活性化させる複数の駆動部とを備え、 データ書込時において、各前記第1のドライバユニット
は、行選択結果に応じて対応するデジット線の一端側と
前記第1の電圧とを接続し、各前記第2のドライバユニ
ットは、前記対応するデジット線の他端側と前記第2の
電圧とを接続し、 前記データ読出時において、各前記第1のドライバユニ
ットは、行選択結果に応じて対応するデジット線の一端
側と前記第1の電圧とを接続し、各前記第2のドライバ
ユニットは、前記対応するデジット線の他端側と前記第
2の電圧とを非接続にする、薄膜磁性体記憶装置。 - 【請求項12】 各前記駆動部は、前記対応するデジッ
ト線と前記対応するワード線とを電気的に結合するため
の配線を有する、請求項11記載の薄膜磁性体記憶装
置。 - 【請求項13】 各前記駆動部は、前記対応するデジッ
ト線の電圧レベルと前記データ読出時に活性化される信
号とに応じて前記対応するワード線を活性化させる論理
ゲートを有する、請求項11記載の薄膜磁性体記憶装
置。 - 【請求項14】 各前記第1のドライバユニットが前記
対応するデジット線を前記第1の電圧へ駆動する駆動力
は、前記データ読出時および前記データ書込時において
それぞれ異なる、請求項11記載の薄膜磁性体記憶装
置。 - 【請求項15】 各前記第1のドライバユニットは、前
記対応するデジット線の前記一端側と前記第1の電圧と
の間に並列に接続された第1および第2のドライバトラ
ンジスタを含み、 前記データ書込時において、前記第1のドライバトラン
ジスタは、前記行選択結果に応じて前記第1の電圧と前
記対応するデジット線とを接続し、前記第2のドライバ
トランジスタは、前記行選択結果および前記データ書込
時に活性化される書込活性化信号に応じて前記第1の電
圧と前記対応するデジット線とを接続し、 前記データ読出時において、前記第1のドライバトラン
ジスタは、前記行選択結果に応じて前記第1の電圧と前
記対応するデジット線とを接続し、前記第2のドライバ
トランジスタは、前記データ読出時に非活性化される前
記書込活性化信号に応じて前記第1の電圧と前記対応す
るデジット線とを非接続にする、請求項14記載の薄膜
磁性体記憶装置。 - 【請求項16】 各前記第1のドライバユニットは、前
記対応するデジット線の前記一端側と前記第1の電圧と
の間に並列に接続された第1および第2のドライバトラ
ンジスタを含み、 前記データ書込時において、前記第1のドライバトラン
ジスタは、前記行選択結果に応じて前記第1の電圧と前
記対応するデジット線とを接続し、 前記データ読出時において、前記第2のドライバトラン
ジスタは、前記第1のドライバトランジスタと相補的に
前記行選択結果に応じて前記第1の電圧と前記対応する
デジット線とを接続する、請求項14記載の薄膜磁性体
記憶装置。 - 【請求項17】 行列状に配置された複数の磁性体メモ
リセルと、 メモリセル行にそれぞれ対応して設けられ、データ書込
対象に選択された選択磁性体メモリセルに対して第1の
データ書込電流を選択的に流すための複数のデジット線
と、 メモリセル列にそれぞれ対応して設けられ、前記データ
書込対象に選択された磁性体メモリセルに対して第2の
データ書込電流を選択的に流すための複数のビット線
と、 前記複数のデジット線にそれぞれ対応して設けられ、各
々が、対応するデジット線への前記第1のデータ書込電
流の供給を制御するための複数の電流供給回路とを備
え、 データ書込時において、各前記電流供給回路は、行選択
結果に応じて前記対応するデジット線に前記第1のデー
タ書込電流を供給し、 テスト時において、各前記電流供給回路は、前記データ
書込時よりも小さい前記第1のデータ書込電流を供給
し、 前記テスト時に前記複数のビット線のうちの少なくとも
1本は、前記第2のデータ書込電流の供給を受ける、薄
膜磁性体記憶装置。 - 【請求項18】 各前記電流供給回路は、第1の電圧と
前記対応するデジット線の一端側との間を制御する第1
のドライバトランジスタと、 前記第1のドライバトランジスタと並列に配置され、前
記第1の電圧と前記対応するデジット線の一端側との間
の制御する第2のドライバトランジスタと、 前記データ書込時および前記テスト時に第2の電圧と前
記対応するデジット線の他端側との間を接続する第3の
ドライバトランジスタとを含み、 前記データ書込時において、前記第1のドライバトラン
ジスタは、前記行選択結果に応じて、前記第1の電圧と
前記対応するデジット線の一端側とを接続し、 前記テスト時において、前記第2のドライバトランジス
タは、テスト信号に応じて前記第1の電圧と前記対応す
るデジット線の一端側とを接続し、 前記第2のドライバトランジスタは、前記第1のドライ
バトランジスタよりも電流駆動力が小さい、請求項17
記載の薄膜磁性体記憶装置。 - 【請求項19】 各前記電流供給回路は、第1の電圧と
前記対応するデジット線の一端側との間を制御する第1
のドライバトランジスタと、 前記第1のドライバトランジスタと並列に配置され、第
3の電圧と前記対応するデジット線の一端側との間の制
御する第2のドライバトランジスタと、 前記データ書込時および前記テスト時に第2の電圧と前
記対応するデジット線の他端側との間を接続する第3の
ドライバトランジスタとを含み、 前記データ書込時において、前記第1のドライバトラン
ジスタは、前記行選択結果に応じて前記第1の電圧と前
記対応するデジット線とを接続し、 前記テスト時において、前記第2のドライバトランジス
タは、テスト信号に応じて前記第3の電圧と前記対応す
るデジット線とを接続する、請求項17記載の薄膜磁性
体記憶装置。 - 【請求項20】 前記薄膜磁性体記憶装置は、外部から
調整可能な電圧を印加するための外部パッドをさらに備
え、 前記第3の電圧は、前記外部パッドに印加された電圧に
相当する、請求項19記載の薄膜磁性体記憶装置。 - 【請求項21】 行列状に配置された複数の磁性体メモ
リセルと、 前記メモリセル行にそれぞれ対応して設けられ、データ
書込対象に選択された選択磁性体メモリセルに対してデ
ータ書込磁界を生じさせるデータ書込電流を選択的に流
すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
々が、行選択結果に応じて活性化され、対応するデジッ
ト線の一端側と第1の電圧との間の接続を制御するため
の複数のドライバユニットと、 各前記対応するデジット線の他端側と電気的に接続され
る第1の外部パッドと、 前記複数のデジット線以外の内部回路と電気的に接続さ
れ、第2の電圧の供給を受ける第2の外部パッドとを備
え、 通常動作時において、前記第1の外部パッドは、前記第
2の電圧と接続され、 テスト時における前記第1の外部パッドの接続状態は前
記通常動作時と異なる、薄膜磁性体記憶装置。 - 【請求項22】 前記テスト時において、各前記ドライ
バユニットは、前記対応するデジット線の一端側と前記
第1の電圧とを接続し、 前記第1の外部パッドは、開放状態に設定される、請求
項21記載の薄膜磁性体記憶装置。 - 【請求項23】 前記複数のデジット線およびドライバ
ユニットは、偶数行に対応して設けられる第1のグルー
プと奇数行に対応して設けられる第2のグループに分割
され、 前記第1の外部パッドは、前記第1のグループに対応し
て設けられる第1のサブパッドと、前記第2のグループ
に対応して設けられる第2のサブパッドとを含む、請求
項21記載の薄膜磁性体記憶装置。 - 【請求項24】 行列状に配置された複数の磁性体メモ
リセルと、 前記メモリセル行にそれぞれ対応して設けられ、データ
書込対象に選択された選択磁性体メモリセルに対してデ
ータ書込磁界を生じさせるデータ書込電流を選択的に流
すための複数のデジット線と、 前記複数のデジット線にそれぞれ対応して設けられ、各
々が、データ書込時に行選択結果に応じて活性化され、
対応するデジット線の一端側と第1の電圧との間の接続
を制御するための複数のドライバユニットと、 前記複数のデジット線の他端側と第2の電圧との接続を
制御する接続制御回路とを備え、 通常動作時において、前記接続制御回路は、前記複数の
デジット線の他端側と第2の電圧とを電気的に接続し、 テスト時において、各前記ドライバユニットは、テスト
信号に応じて前記対応するデジット線の一端側と前記第
1の電圧とを接続し、前記接続制御回路は、前記テスト
信号に応答して前記複数のデジット線の他端側と前記第
2の電圧とを非接続とする、薄膜磁性体記憶装置。 - 【請求項25】 前記複数のデジット線は、偶数行に対
応して設けられた第1のグループと、奇数行に対応して
設けられた第2のグループとに分割され、 前記テスト信号は、前記第1および第2のサブテスト信
号を含み、 前記第1のグループに属する各前記ドライバユニット
は、第1のサブテスト信号に応じて、前記対応するデジ
ット線の一端側と前記第1の電圧とを接続し、 前記第2のグループに属する各前記ドライバユニット
は、第2のサブテスト信号に応じて、前記対応するデジ
ット線の一端側と前記第1の電圧とを接続し、 前記接続制御回路は、 前記第1のグループに属するデジット線の他端側の各々
と前記第2の電圧との間に配置され、前記第1のサブテ
スト信号に応じてターンオフする第1のトランジスタ
と、 前記第2のグループに属するデジット線の他端側の各々
と前記第2の電圧との間に配置され、前記第2のサブテ
スト信号に応じてターンオフする第2のトランジスタと
を含む、請求項24記載の薄膜磁性体記憶装置。
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