CN1293569C - 将数据写入电流提供给多个存储块的薄膜磁存储装置 - Google Patents

将数据写入电流提供给多个存储块的薄膜磁存储装置 Download PDF

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Abstract

对第1级～第N级这N个分割出的存储块(MB)中的每个，分别对应于各存储块中包含的多个数字线(DL)的一端及另一端来配置多个第1及第2驱动单元(ND、PT、NT)。被选存储块以前的各第1驱动单元(ND、PT)按照前级存储块的同一行的数字线的电压电平来连接对应的数字线和第1电压(VCC)。此外，被选存储块的第2驱动单元(NT)连接对应的数字线和第2电压(GND)来提供数据写入电流。即，不是将被选存储块以前的数字线用作电流线，而是用作信号线，来缩小电路带的面积。

Description

将数据写入电流提供给 多个存储块的薄膜磁存储装置
技术领域
本发明涉及薄膜磁存储装置，特别涉及包括具有磁隧道结(MTJ：Magnetic Tunnel Junction)的存储单元的随机存取存储器。
背景技术
作为低功耗、可非易失性地存储数据的存储装置，MRAM(MagneticRandom Access Memory，磁随机存取存储器)器件正在引人注目。MRAM器件是用半导体集成电路中形成的多个薄膜磁性体来进行非易失性数据存储、可随机存取各个薄膜磁性体的存储装置。
特别是，近年来发表了下述事实：通过将利用磁隧道结的薄膜磁性体--隧道磁阻元件用于存储单元，MRAM器件的性能飞跃性地提高。包括具有磁隧道结的存储单元的MRAM器件公开于下述等技术文献中：“A 10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储阵列)”，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.；“NonvolatileRAM based on Magnetic Tunnel Junction Elements(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.；及“A 256kb 3.0V 1T1MTJ Nonvolatile MagnetoresistiveRAM(256kb 3.0V 1T1MTJ非易失性磁阻RAM)”，ISSCC Digest ofTechnical Papers，TA7.6，Feb.2001.。
图44是具有磁隧道结区的存储单元(以下，也简称为“MTJ存储单元”)的结构示意图。
参照图44，MTJ存储单元包括：隧道磁阻元件TMR，其电阻按照存储数据电平来变化；以及存取元件ATR，在数据读出时用于形成通过隧道磁阻元件TMR的读出电流Is的路径。代表性的存取元件ATR由场效应晶体管形成，所以以下将存取元件ATR也称为存取晶体管ATR。存取晶体管ATR与隧道磁阻元件TMR串联连接。
对MTJ存储单元配置有：数字线DL，用于指示数据写入；字线WL，用于执行数据读出；以及数据线--位线BL，用于在数据读出及数据写入中传递与存储数据的数据电平对应的电信号。
图45是说明从MTJ存储单元读出数据的工作的原理图。
参照图45，隧道磁阻元件TMR具有：强磁性体层FL，具有固定的磁化方向(以下，也简称为“固定磁化层”)；以及强磁性体层VL，沿与外加磁场对应的方向被磁化(以下，也简称为“自由磁化层”)。在固定磁化层FL及自由磁化层VL之间，设有由绝缘膜形成的隧道势垒(隧道膜)TB。自由磁化层VL按照写入的存储数据的电平，沿与固定磁化层FL相同的方向或与固定磁化层FL相反的方向被磁化。这些固定磁化层FL、隧道势垒TB及自由磁化层VL形成磁隧道结。
在数据读出时，响应字线WL的激活，存取晶体管ATR导通，隧道磁阻元件TMR被连接在位线BL和接地电压GND之间。由此，向隧道磁阻元件TMR的两端施加与位线电压对应的偏压，使隧道电流流入隧道膜。通过使用这种隧道电流，在数据读出时，能够使读出电流流入位线BL～隧道磁阻元件TMR～存取晶体管ATR～接地电压GND的电流路径。
隧道磁阻元件TMR的电阻按照固定磁化层FL及自由磁化层VL各自的磁化方向的相对关系来变化。具体地说，在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向平行的情况下，隧道磁阻元件TMR的电阻值为最小值Rmin，而在两者的磁化方向相反(逆平行)的情况下，为最大值Rmax。
因此，如果使自由磁化层VL沿与存储数据对应的方向磁化，则读出电流Is在隧道磁阻元件TMR中产生的电压变化因存储数据电平而异。因此，例如如果将位线BL预充电到一定电压后，使读出电流Is流入隧道磁阻元件TMR，则通过检测位线BL的电压，能够读出MTJ存储单元的存储数据。
图46是说明向MTJ存储单元写入数据的工作的原理图。
参照图46，在数据写入时，字线WL被去活，存取晶体管ATR被截止。在此状态下，用于使自由磁化层VL沿与写入数据对应的方向磁化的数据写入电流分别流入数字线DL及位线BL。
图47是说明数据写入时数据写入电流和隧道磁阻元件的磁化方向的关系的原理图。
参照图47，横轴H(EA)表示隧道磁阻元件TMR内的自由磁化层VL中沿易磁化轴(EA：Easy Axis)方向施加的磁场。而纵轴H(HA)表示自由磁化层VL中沿难磁化轴(HA：Hard Axis)方向作用的磁场。磁场H(EA)及H(HA)分别对应于由分别流过位线BL及数字线DL的电流产生的2个磁场中的各一个。
在MTJ存储单元中，固定磁化层FL的固定磁化方向在自由磁化层VL的易磁化轴上，自由磁化层VL按照存储数据的电平(“1”及“0”)，在易磁化轴方向上，沿与固定磁化层FL平行或逆平行(相反)的方向被磁化。使MTJ存储单元对应于自由磁化层VL的2种磁化方向，能够存储1比特的数据(“1”及“0”)。
只在施加的磁场H(EA)及H(HA)之和到达图中所示的星形特性线外侧的区域的情况下，才重新改写自由磁化层VL的磁化方向。即，在施加的数据写入磁场的强度相当于星形特性线内侧的区域的情况下，自由磁化层VL的磁化方向不变化。
如星形特性线所示，通过向自由磁化层VL施加难磁化轴方向的磁场，能够降低改变沿易磁化轴的磁化方向所需的磁化阈值。
在像图47所示的例子那样设计了数据写入时的工作点的情况下，在作为写入数据对象的MTJ存储单元中，易磁化轴方向的数据写入磁场的强度被设计为HWR。即，设计流过位线BL或数字线DL的数据写入电流的值，使得能得到该数据写入磁场HWR。一般，数据写入磁场HWR由切换磁化方向所需的开关磁场HSW、和余量ΔH之和来表示。即，由HWR＝HSW+ΔH来表示。
为了改写MTJ存储单元的存储数据、即隧道磁阻元件TMR的磁化方向，需要使规定电平以上的数据写入电流流入数字线DL和位线BL两者。由此，隧道磁阻元件TMR中的自由磁化层VL按照易磁化轴(EA)上的数据写入磁场的方向，沿与固定磁化层FL平行或相反(逆平行)的方向被磁化。写入到隧道磁阻元件TMR中的磁化方向、即MTJ存储单元的存储数据在执行新的数据写入之前一直被非易失性地保持着。
这样，隧道磁阻元件TMR的电阻按照可通过施加的数据写入磁场改写的磁化方向来变化，所以通过使隧道磁阻元件TMR的电阻值Rmax及Rmin、和存储数据的电平(“1”及“0”)分别对应，能够执行非易失性数据存储。
图48是将MTJ存储单元MC集成配置为矩阵状的MRAM器件10的整体结构图。
参照图48，在MRAM器件10中，设有N个分割出的存储块MB0～MBn-1(n：自然数)(以下，也总称为存储块MB)。
各存储块MB包含：字线WL和数字线DL，对应于存储单元行来设置；及位线BL，对应于存储单元列来设置。
在大容量存储阵列的情况下，一般将包含集成配置为矩阵状的MTJ存储单元MC的存储阵列按照功能及用途分割为多个存储块。
这样，在采用分割为多个存储块的布局结构的情况下，需要对各存储块MB分别配置驱动数字线等的DL/WL驱动器带。再者，需要对各DL/WL驱动器带分别配置行译码器110来控制各DL/WL驱动器带。
图49是对各DL/WL驱动器带分别设有行译码器110的行选电路的原理图。
这里，以存储块MB0及MB1为代表来进行说明，而其他存储块MB2～MBn-1也同样，不重复其说明。
参照图49，与存储块MB0及MB1分别对应的DL/WL驱动器带DWG0及DWG1分别包含用于控制向各数字线DL提供数据写入电流的数字线驱动器DLD0及DLD1。此外，对应于各存储块MB设有行译码器110。
按照行译码器110基于行地址RA及写使能WE的行选结果--输出信号及选择存储块MB0的块选信号DLBS0，存储块MB0中包含的数字线DL被选择性地激活。同样，按照行译码器110的输出信号及块选信号DLBS1，存储块MB1中包含的数字线DL被选择性地激活。
在采用这种结构的情况下，需要对各DL/WL驱动器带分别配置行译码器110，所以需要与各行译码器相应的面积，产生MRAM器件的面积增大这一问题。
此外，另一个问题是，如上所述，MTJ存储单元MC按照由分别流过位线BL及数字线DL的电流产生的2个磁场来执行数据写入。即，在向选择出的存储单元执行数据写入的情况下，向选择出的数字线DL及位线BL提供电流。此时，向与选择出的数字线DL相邻的数字线也施加了泄漏磁场。理论上，向与相邻的数字线及选择出的位线BL对应的相邻的存储单元上，施加了图47所示的星形特性线内侧的区域的磁场。因此，抗干扰特性强的正常的存储单元不会产生数据误写入，但是在抗干扰特性弱的存储单元的情况下，有时会产生数据误写入，需要预先除去这种抗干扰特性弱的缺陷存储单元。
为了除去这种缺陷存储单元，需要使电流逐次流入每1根数字线来进行测试。以下，将这种用于评价耐数据误写入性的工作模式称为干扰测试。随之，具有该干扰测试花费很长时间的问题。
此外，还有一个问题是，如上所述，数字线DL对应于存储单元行来设置，但是数字线DL间的配线间距与存储单元的布局间距大致相同。随着存储单元逐渐微细化，出现数字线DL间的缺陷使成品率和可靠性降低的问题。因此，需要进行数字线DL间的烧入(バ一ンイン)测试，但是数字线DL是电流线，所以在数字线DL间及数字线DL与其他配线层的信号线或触点等之间不能形成足够的电压差，即使在升高驱动数字线的电压的情况下，也不能执行充分的烧入测试。
发明内容
本发明的目的在于提供一种薄膜磁存储装置，在将存储阵列分割为多个存储块的情况下，能缩小对每个存储块分别设置的驱动信号线等的电路带的面积。
本发明的另一目的在于提供一种薄膜磁存储装置，能够缩短用于除去抗干扰特性弱的缺陷存储单元的干扰测试的测试时间。
本发明的另一目的在于提供一种薄膜磁存储装置，能够对电流线--数字线执行充分的烧入测试。
本发明一个方面的薄膜磁存储装置包含配置为矩阵状的多个磁存储单元、多个数字线、以及多个第1及第2驱动单元。多个磁存储单元沿行方向被分割为第1级至第N级这N个(N：自然数)存储块以便共享存储单元行。在各存储块中，多个数字线分别对应于存储单元行来设置，使产生数据写入磁场的数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元。多个第1驱动单元分别对应于多个数字线来设置，分别控制对应的数字线的一端和第1电压之间的连接。多个第2驱动单元分别对应于多个数字线来设置，分别控制对应的数字线的另一端和第2电压之间的连接。在数据写入时，与第1级存储块对应的各第1驱动单元按照行选结果来连接对应的数字线的一端与第1电压；在数据写入时，与包含被选磁存储单元的第I级(I：I≤N的自然数)存储块对应的各第2驱动单元按照多个存储块的选择结果，来连接对应的数字线的另一端与第2电压；在数据写入时，在I≥2时，与第2级至第I级存储块分别对应的各第1驱动单元按照前级存储块内的同一存储单元行的数字线的电压电平，来连接对应的数字线的一端与第1电压；在数据写入时，在I≥2时，与第1级至第(I-1)级存储块对应的各第2驱动单元按照多个存储块的选择结果，将对应的数字线的另一端与第2电压断开。
本发明的薄膜磁存储装置能够用对每个存储块分割设置的数字线向作为数据写入对象的存储块传递行选结果。
因此，本发明的主要优点在于，能够抑制各数字线的配线电阻，并且不用新配置行选线就能够选择性地使数据写入电流流入作为数据写入对象的存储块中，其结果是，能够防止配线层数增加，避免制造工艺复杂化。
本发明另一方面的薄膜磁存储装置包含配置为矩阵状的多个磁存储单元、多个数字线、多个第1及第2驱动单元、分别对应于存储单元行而设置的多个字线、多个数字线、以及多个驱动部。多个数字线分别对应于存储单元行来设置，使产生数据写入磁场的数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元。多个第1驱动单元分别对应于多个数字线来设置，分别控制对应的数字线的一端和第1电压之间的连接。多个第2驱动单元分别对应于多个数字线来设置，分别控制对应的数字线的另一端和第2电压之间的连接。多个驱动部分别对应于多个字线来设置，分别按照同一行的数字线的电压电平来激活对应的字线。在数据写入时，各第1驱动单元按照行选结果来连接对应的数字线的一端和第1电压，各第2驱动单元连接对应的数字线的另一端和第2电压；在数据读出时，各第1驱动单元按照行选结果来连接对应的数字线的一端和第1电压，各第2驱动单元将对应的数字线的另一端和第2电压断开。
本发明的薄膜磁存储装置在数据读出时，驱动部按照同一行的数字线的电压电平来激活对应的字线。即，在数据读出时，数字线用作指示字线激活的信号线。
本发明的主要优点在于，能够防止配线层数增加，避免制造工艺复杂化。
本发明另一方面的薄膜磁存储装置包含配置为矩阵状的多个磁存储单元、多个数字线、多个位线、以及多个电流提供电路。多个数字线分别对应于存储单元行来设置，使第1数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元。多个位线分别对应于存储单元列来设置，使第2数据写入电流选择性地流入被选择为数据写入对象的磁存储单元。多个电流提供电路分别对应于多个数字线来设置，分别控制向对应的数字线提供第1数据写入电流。在数据写入时，各电流提供电路按照行选结果向对应的数字线提供第1数据写入电流。在测试时，各电流提供电路提供比数据写入时小的第1数据写入电流；在测试时，多个数字线中的至少1根接受第2数据写入电流的供给。
本发明的薄膜磁存储装置设有：多个电流提供电路，分别对应于多个数字线来设置，提供第1数据写入电流。各电流提供电路在测试时提供比数据写入时少的数据写入电流。此外，在测试时向多个位线中的1根提供第2数据写入电流。即，将比正常时少的第1数据写入电流提供给数字线，将第2数据写入电流提供给位线。
因此，本发明的优点在于，能够用通过第1及第2数据写入电流产生的磁场对存储单元列并联执行所谓的干扰测试。由此，能够缩短测试时间。
本发明另一方面的薄膜磁存储装置包含配置为矩阵状的多个磁存储单元、多个数字线、多个驱动单元、以及第1及第2外部焊盘。多个数字线分别对应于存储单元行来设置，使产生数据写入磁场的数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元。多个驱动单元分别对应于多个数字线来设置，分别按照行选结果来激活，控制对应的数字线的一端和第1电压之间的连接。第1外部焊盘与各对应的数字线的另一端电连接。第2外部焊盘与多个数字线以外的内部电路电连接，接受第2电压的供给。在正常工作时，连接第1外部焊盘与第2电压；测试时第1外部焊盘的连接状态与正常工作时不同。
本发明的薄膜磁存储装置包含：多个驱动单元，分别对应于多个数字线来设置，控制一端和第1电压之间的连接；以及第1外部焊盘，与另一端电连接。在测试时，向第1外部焊盘提供的电压与第2电压不同。随之，通过向第1外部焊盘提供电压电平高的固定电压，能够从各数字线的另一端并联施加固定电压。
因此，本发明的优点在于，能够对电流线--数字线执行足够的烧入测试，并且能够缩短所谓的烧入测试的测试时间。
本发明另一方面的薄膜磁存储装置包含配置为矩阵状的多个磁存储单元、多个数字线、多个驱动单元、以及连接控制电路。多个数字线分别对应于存储单元行来设置，使产生数据写入磁场的数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元。多个驱动单元分别对应于多个数字线来设置，分别在数据写入时按照行选结果被激活，控制对应的数字线的一端和第1电压之间的连接。连接控制电路，控制多个数字线的另一端和第2电压的连接。在正常工作时，连接控制电路将多个数字线的另一端和第2电压电连接。在测试时，各驱动单元按照测试信号来连接对应的数字线的一端和第1电压，连接控制电路响应测试信号将多个数字线的另一端和第2电压断开。
本发明的薄膜磁存储装置包含：多个驱动单元，分别对应于多个数字线来设置，控制一端和第1电压之间的连接；以及连接控制电路，控制另一端和第2电压的连接。在测试时，多个驱动单元响应测试信号来连接对应的数字线的一端和第1电压。此外，连接控制电路将另一端和第2电压设定为断开。
由此，本发明的优点在于，在测试时能够向数字线并联施加第1电压，能够执行足够的烧入测试，并且能够缩短所谓的烧入测试的测试时间。
附图说明
图1是本发明实施例1的MRAM器件的整体结构图。
图2是本发明实施例1的各存储块两侧配置的行选电路的原理图。
图3是块选信号及数字线下拉信号的对应关系的真值表。
图4是使数据写入电流流入被选存储块的数字线的情况下的时序图。
图5是本发明实施例2的MRAM器件中包含的行选电路的原理图。
图6是块选信号及数字线下拉信号的对应关系的真值表。
图7是数据读出中选择了存储块的情况下的时序图。
图8是本发明实施例2的变形例的MRAM器件中包含的行选电路的原理图。
图9A、9B是位字线驱动器的电路结构图。
图10是本发明实施例3的MRAM器件中包含的行选电路的原理图。
图11是字线驱动器的电路图。
图12是本发明实施例4的MRAM器件中包含的行选电路的原理图。
图13A、13B是位字线驱动器的电路图。
图14是块选信号、数字线下拉信号及字块选信号的对应关系的真值表。
图15是激活被选存储块MB的字线的情况下的时序图。
图16是本发明实施例5的MRAM器件中包含的行选电路的原理图。
图17是块选信号及数字线下拉信号的对应关系的真值表。
图18是测试模式中检测工艺缺陷的情况下各信号的时序图。
图19是MRAM器件中包含的本发明实施例5的变形例的行选电路的原理图。
图20是本发明实施例6的MRAM器件的整体结构图。
图21是本发明实施例6的行选电路的原理图。
图22是本发明实施例6的行选电路的工作时序图。
图23是本发明实施例7的行选电路的原理图。
图24是本发明实施例7的行选电路的工作时序图。
图25是本发明实施例7的变形例1的行选电路的原理图。
图26是本发明实施例7的变形例1的行选电路的工作时序图。
图27是本发明实施例7的变形例2的行选电路的原理图。
图28是本发明实施例7的变形例2的行选电路的工作时序图。
图29是本发明实施例8的行选电路的原理图。
图30是本发明实施例8的行选电路的工作时序图。
图31是本发明实施例8的变形例的行选电路的原理图。
图32是本发明实施例9的行选电路的原理图。
图33是本发明实施例9的行选电路的工作时序图。
图34是本发明实施例9的变形例1的行选电路的原理图。
图35是本发明实施例9的变形例1的行选电路的工作时序图。
图36是本发明实施例9的变形例2的行选电路的原理图。
图37是本发明实施例9的变形例2的行选电路的工作时序图。
图38是本发明实施例9的变形例3的行选电路的原理图。
图39是本发明实施例9的变形例3的行选电路的工作时序图。
图40是本发明实施例9的变形例4的行选电路的原理图。
图41是本发明实施例9的变形例5的行选电路的原理图。
图42是本发明实施例9的变形例5的行选电路的工作时序图。
图43是本发明实施例9的变形例6的行选电路的原理图。
图44是具有磁隧道结区的存储单元的结构示意图。
图45是说明从MTJ存储单元读出数据的工作的原理图。
图46是说明向MTJ存储单元写入数据的工作的原理图。
图47是说明数据写入时数据写入电流和隧道磁阻元件的磁化方向的关系的原理图。
图48是将MTJ存储单元MC集成配置为矩阵状的MRAM器件10的整体结构图。
图49是对各DL/WL驱动器带分别设有行译码器110的行选电路的原理图。
具体实施方式
下面参照附图来详细说明本发明的实施例。其中，图中对相同或相当部分附以同一标号，不重复其说明。
(实施例1)
参照图1，本发明实施例1的MRAM器件1包括分别具有配置为矩阵状的MTJ存储单元MC的存储块MB0～MBn-1。在各存储单元MB中，分别对应于MTJ存储单元MC的行来配置多个字线WL及多个数字线DL。此外，对应于MTJ存储单元MC的列来配置位线。
MRAM器件1还包括行译码器100、列译码器200、位线选择电路300、以及放大器600。
行译码器100按照地址信号所示的行地址RA来执行行选。列译码器200按照地址信号所示的列地址CA来执行各存储块MB中的列选。
位线选择电路300在数据读出时按照列译码器200的列选指示来选择各存储块MB中包含的位线，向放大器600输出读出的信号。放大器600放大从位线选择电路300输出的信号并作为读出数据RDATA来输出。
MRAM器件1还包括位线电流控制电路400及410、和电流源500及501。位线电流控制电路400及410在数据写入中按照列译码器200的列选指示向各存储块MB中包含的位线提供与写入数据WTDATA对应的电流。即在数据写入中流入位线的数据写入电流从电流源500及501分别被提供给位线电流控制电路400及410。
MRAM器件1还包括DL/WL驱动器带DWDG0～DWDGn(以下，也总称为DL/WL驱动器带DWDG)。DL/WL驱动器带DWDG0与存储块MB0相邻来设置，DL/WL驱动器带DWDG1～DWDGn-1分别被设置在存储块MB1～MBn-1之间的区域中，DL/WL驱动器带DWDGn与存储块MBn-1相邻来设置。
具体地说，根据反映行译码器100的行选结果及列译码器200的列选结果的块选信号DLBS<n-1：0>及数字线下拉信号DLDE<n：1>来激活各DL/WL驱动器带DWDG。以下，块选信号DLBS<n-1：0>总括性地表示块选信号DLBS0～DLBSn-1。此外，数字线下拉信号DLDE<n：1>总括性地表示数字线下拉信号DLDE1～DLDEn。
参照图2，在本发明实施例1的行选电路中，驱动各存储块MB中的第x行(x：自然数)数字线的数字线驱动器DLDR0～DLDRn(以下，也总括地称为数字线驱动器DLDR)经数字线DL0<x>～DLn-1<x>串联设置。各数字线驱动器DLDR被包含在各DL/WL驱动器带DWDG中。其中，数字线DL0<x>的符号<x>表示各存储块MB内的行数，这里，表示第x行。以下，将数字线DL0<x>～DLn-1<x>也简称为数字线DL0～DLn-1，也总称为数字线DL。
此外，行译码器100按照写使能WE及行地址RA来执行行选，按照行选结果使第x行行选线DLSEL<x>激活到“H”电平。其中，行选线DLSEL<x>也简称为行选线DLSEL。
此外，数字线驱动器DLDR0～DLDRn分别接受块选信号DLBS0～DLBSn-1(以下，也总称为块选信号DLBS)及数字线下拉信号DLDE1～DLDEn(以下，也总称为数字线下拉信号DLDE)这些控制信号的输入。其中，块选信号DLBS0～DLBSn-1及数字线下拉信号DLDE1～DLDEn的符号末尾的数字表示是分别对应于数字线驱动器DLDR0～DLDRn的符号的数字而输入的信号。例如，块选信号DLBS2表示是输入到数字线驱动器DLDR2中的信号。
始端的数字线驱动器DLDR0包含“与非”电路ND0、以及P沟道MOS晶体管PT0。“与非”电路ND0接受传递到行选线DLSEL上的信号和块选信号DLBS0的输入并输出“与非”逻辑运算结果。P沟道MOS晶体管PT0按照“与非”电路ND0的输出信号将电源电压VCC和数字线DL0电耦合。
数字线驱动器DLDR1～DLDRn-1的电路结构也同样，所以这里以数字线驱动器DLDR1为代表来进行说明。
数字线驱动器DLDR1具有：“与非”电路ND1，输出前级数字线DL0的电压电平信号和块选信号DLBS1的“与非”逻辑运算结果；以及P沟道MOS晶体管PT1，用于按照“与非”电路ND1的逻辑运算结果将电源电压VCC和数字线DL1电耦合。此外，还具有：N沟道MOS晶体管NT1，按照数字线下拉信号DLDE1的输入将前级数字线DL0下拉到接地电压GND。其他数字线驱动器DLDR2～DLDRn-1也同样，不重复其详细说明。其中，P沟道MOS晶体管PT0～PTn-1也称为将电源电压VCC和数字线DL0～DLn-1分别电耦合的驱动晶体管。
终端的数字线驱动器DLDRn具有：N沟道MOS晶体管NTn，接受数字线下拉信号DLDEn的输入并将前级存储块MBn-1的数字线DLn-1下拉到接地电压GND。
图3示出列译码器200按照各存储块MB0～MBn-1的选择而生成的块选信号DLBS及数字线下拉信号DLDE的组合。块选信号DLBS及数字线下拉信号DLDE是控制数字线和电源电压VCC及接地电压GND之间的连接的信号。具体地说，响应“H”电平的块选信号DLBS，对应的数字线与电源电压VCC电耦合。而响应“H”电平的数字线下拉信号DLDE，前级数字线与接地电压GND电耦合。
作为一例，说明在列译码器200选择了存储块MB1的情况下使数据写入电流流入数字线DL1的情况。
参照图3及图4，在时刻t1之前的等待时，数据写入指示信号--写使能WE及行地址RA都为“L”电平，所以与行译码器100连接的行选线DLSEL被设定在“L”电平。因此，在此阶段不执行行选。此外，各块选信号DLBS被设定为“L”电平。因此，各数字线驱动器DLDR中包含的P沟道MOS晶体管PT0～PTn-1处于截止状态。各数字线下拉信号DLDE为“H”电平，所以各数字线驱动器DLDR中包含的N沟道MOS晶体管NT1～NTn分别为导通状态，各数字线DL与接地电压GND(“L”电平)电耦合。
在时刻t1选择了存储块MB1的情况下，列译码器200将块选信号DLBS0及DLBS1设定为“H”电平。此外，将块选信号DLBS2～DLBSn-1设定为“L”电平。此外，将数字线下拉信号DLDE1设定为“L”电平，将数字线下拉信号DLDE2～DLDEn设定为“H”电平。
接着，在时刻t2，行译码器100根据写使能WE及行地址RA的行选结果使行选线DLSEL激活到“H”电平。块选信号DLBS0及DLBS1为“H”电平，所以数字线DL0及DL1被激活而与电源电压VCC电耦合并被充电到“H”电平。
这里，数字线下拉信号DLDE2为“H”电平，所以数字线驱动器DLDR2中包含的N沟道MOS晶体管NT2将数字线DL1下拉到接地电压GND。因此，在数字线DL1中，在电源电压VCC和接地电压GND之间形成电流路径，数据写入电流流入数字线DL1。即，能够在存储块MB1中执行数据写入。
其中，数字线下拉信号DLDE3～DLDEn全都为“H”电平，数字线DL2～DLn-1全都与接地电压GND电耦合，被设定为“L”电平。即，在本发明实施例1的结构中，将本来用于使数据写入电流流过的数字线DL用作传递行译码器100的行选结果的信号线。
由此，不用对每个存储块分别配置地址译码器，也不用将用于传递行选结果的行选线DLSEL设置为各存储块MB公用的配线，就能够使数据写入电流只流入与选择出的存储块对应的数字线DL。
通过这种结构，防止了配置地址译码器而增大面积，避免了配线层随着配置行选线而增加从而使制造工艺复杂化，而且即使在分割存储阵列尺寸大的MRAM器件的情况下，也能够使数据写入所需的数据写入电流充分地流入被选磁存储单元。
在上述中，说明了数字线驱动器DLDR包含按照“与非”电路的逻辑运算结果将电源电压VCC和数字线DL电连接的P沟道MOS晶体管及将接地电压GND和数字线DL电连接的N沟道MOS晶体管的结构，但是在交换该晶体管的极性、而且将“与非”电路置换为“或非”电路、使块选信号DLBS及数字线下拉信号DLDE的输入信号的电压电平的逻辑关系分别反转的情况下，也能够同样执行本发明的工作。在这种情况下，行选线DLSEL在“L”电平时被激活。
(实施例2)
本发明实施例2的目的在于，不用对各存储块MB设置公用的行选线，来激活分割出的各存储块MB中包含的字线。
参照图5，在本发明实施例2的行选电路中，驱动各存储块MB中的第x行(x：自然数)的数字线及字线的数字字线驱动器DWDR0～DWDRn(以下，也简称为数字字线驱动器DWDR)经数字线DL0<x>～DLn-1<x>串联设置。
数字字线驱动器DWDR与数字线驱动器DLDR相比，不同点在于还包含“与”电路。
具体地说，数字字线驱动器DWDR0与数字线驱动器DLDR0相比，还包含“与”电路AD0，“与”电路AD0按照传递到行选线DLSEL上的信号及数据读出指示信号--读信号RD的输入的“与”逻辑运算结果来激活字线WL0。此外，其他数字字线驱动器DWDR1～DWDRn-1分别具有同样的结构，以数字字线驱动器DWDR1为代表来进行说明。数字字线驱动器DWDR1与数字线驱动器DLDR1相比，还包含“与”电路AD1，“与”电路AD1接受传递到前级存储块MB0的数字线DL0上的信号及数据读出指示信号--读信号RD的输入并按照“与”逻辑运算结果来激活字线WL1。
此外，行译码器100还接受数据读出指示信号--读信号RD的输入。
参照图6，在数据读出时，在存储块MB0～MBn-1中任一个被选择的情况下，列译码器200生成的各块选信号DLBS及各数字线下拉信号DLDE分别被设定为“H”电平及“L”电平。
作为一例，说明在数据读出中选择了存储块MB1的情况。
参照图6及图7，在时刻t3之前的等待时，数据读出指示信号--读信号RD及行地址RA都为“L”电平，所以与行译码器100连接的行选线DLSEL被设定在“L”电平。因此，在此阶段不执行行选。此外，各块选信号DLBS被设定为“L”电平。因此，各数字线驱动器DLDR中包含的P沟道MOS晶体管PT0～PTn-1处于截止状态。其中，由于是数据读出时，所以数据写入时输入的写使能WE为“L”电平。各数字线下拉信号DLDE为“H”电平，各数字线驱动器DLDR中包含的N沟道MOS晶体管NT1～NTn分别为导通状态，各数字线DL与接地电压GND(“L”电平)电耦合。
在时刻t3选择了存储块MB1的情况下，列译码器200将块选信号DLBS0～DLBSn-1设定为“H”电平。此外，将数字线下拉信号DLDE1～DLDEn设定为“L”电平。
接着，在时刻t4，行译码器100根据读信号RD及行地址RA的行选结果使行选线DLSEL激活到“H”电平。块选信号DLBS0～DLBSn-1为“H”电平，所以数字线DL0～DLn-1被激活而与电源电压VCC电耦合并被充电到“H”电平。
这里，各数字字线驱动器DWDR0～DWDRn-1中包含的“与”电路AD0～ADn-1按照传递到分别电耦合的各数字线DL上的信号(“H”电平)及读信号RD(“H”电平)的“与”逻辑运算结果来激活对应的字线WL0～WLn-1(“H”电平)。能够响应该所有字线WL的激活来执行选择出的存储块MB1中的数据读出。
其中，数字线下拉信号DLDE1～DLDEn全都为“L”电平，所有数字线DL0～DLn-1被用作传递数据读出的行选结果的信号线。
通过这种结构，除了实施例1的效果之外，还能够防止对分割出的每个存储块分别配置用于选择字线WL的行选线所带来的配线层增加，避免制造工艺复杂化。
(实施例2的变形例)
本发明实施例2的变形例的目的在于降低实施例2中说明过的数据读出时的功耗。
参照图8，本发明实施例2的变形例的行选电路与图5的本发明实施例2的行选电路相比，不同点在于，将数字字线驱动器DWDR0～DWDRn分别置换为数字字线驱动器DWDR#0～DWDR#n(以下，也总称为数字字线驱动器DWDR#)。其他点相同，不重复其详细说明。其中，数字字线驱动器DWDRn和数字字线驱动器DWDR#n具有同一结构。
参照图9A，数字字线驱动器DWDR#0与实施例2中说明过的数字字线驱动器DWDR0相比，不同点在于，还具有“与非”电路NAD0及P沟道MOS晶体管PTT0。
“与非”电路NAD0接受传递到行选线DLSEL上的信号及读信号RD的输入并将“与非”逻辑运算结果传递到P沟道MOS晶体管PTT0的栅极。P沟道MOS晶体管PTT0按照从“与非”电路NAD0输入的“与非”逻辑运算结果被激活，使电源电压VCC和数字线DL0电耦合。
参照图9B，数字字线驱动器DWDR#k与图9A说明过的同样，与各数字字线驱动器DWDRk相比，不同点在于，还具有“与非”电路NADk及P沟道MOS晶体管PTTk。即，在数字字线驱动器DWDR#k中，“与非”电路NADk按照传递到前级存储块MB中包含的数字线DLk-1上的信号及读信号RD信号的逻辑运算结果来激活P沟道MOS晶体管PTTk，使电源电压VCC和数字线DLk电耦合。
这里，上述P沟道MOS晶体管PTT0及PTTk与P沟道MOS晶体管PT0及PTk相比，是电流驱动能力小的、即沟道宽度小的晶体管。
虽然未图示，数据读出时列译码器200生成的块选信号DLBS及数字线下拉信号DLDE全部被设定为“L”电平。
作为一例，说明在数据读出中选择了存储块MB1的情况。
参照图8及图9A、图9B，在输入了读信号RD(“H”电平)的情况下，行译码器100使行选线DLSEL激活到“H”电平。
传递到行选线DLSEL上的信号为“H”电平，读信号RD也为“H”电平，所以数字字线驱动器DWDR#0的“与”电路AD0激活字线WL0。再者，“与非”电路NAD0按照传递到行选线DLSEL上的信号及读信号RD的输入来激活P沟道MOS晶体管PTT0。响应P沟道MOS晶体管PTT0的激活，传递到行选线DLSEL上的行选结果被传递到数字线DL0。
同样，数字字线驱动器DWDR#1接受传递到数字线DL0上的信号(“H”电平)及读信号RD(“H”电平)的输入来激活字线WL，并且激活P沟道MOS晶体管PTT1，向数字线DL2传递“H”电平的行选结果。以下，其他数字字线驱动器DWDR#也同样，激活对应的字线WL，并且向对应的数字线依次传递行选结果。
其中，块选信号DLBS全都为“L”电平，所以各数字字线驱动器DWDR#k中包含的各“与非”电路NADk的“与非”逻辑运算结果为“H”电平，各P沟道MOS晶体管PTTk不被激活。
本发明的结构是，在各数字字线驱动器DWDR#中设置2个将电源电压VCC和数字线DL电耦合的驱动晶体管，在数据读出时及数据写入时选择性地分别激活它们。因此，根据本发明的结构，在数据读出时，不是驱动提供数据写入时所需的数据写入电流的沟道宽度大的P沟道MOS晶体管，而是驱动沟道宽度小的P沟道MOS晶体管，从而除了实施例2的效果之外，还能够降低功耗。
(实施例3)
本发明实施例3说明各存储块MB中包含的数字线DL的根数、和各存储块MB中包含的字线WL的根数不同的情况下的结构。
这里作为一例，说明在各存储块中字线WL被分割为2根字线的情况。
参照图10，本发明实施例3的行选电路与图5的实施例2的行选电路相比，不同点在于，还包括字线驱动器WLDR。
具体地说，在上述数字字线驱动器DWDR0～DWDRn中的2个数字字线驱动器DWDR之间设置字线驱动器WLDR0～WLDRn-1以便分割字线WL。其中，字线驱动器WLDR是字线驱动器WLDR0～WLDRn-1的总称。
例如，说明在数字字线驱动器DWDR0及DWDR1之间分割字线而配置的字线驱动器WLDR0。
参照图11，字线驱动器WLDR0包含“与”电路ADD0。“与”电路ADD0接受从数字线DL0传递的信号及读信号RD的输入并根据“与”逻辑运算结果来激活字线WL1。通过使用这种电路配置，能够分割字线，简单地使字线的根数与数字线的根数不同。
通过本结构，能够得到与实施例2同样的效果，并且能够通过进一步缩短各字线的配线长度来缩短各字线的上升时间，进行高速的数据读出。
本发明实施例3也可以应用于上述实施例2及其变形例。
(实施例4)
本发明实施例4与实施例2不同，目的在于在数据读出时通过只激活选择出的存储块MB中包含的字线WL来降低功耗。
参照图12，本发明实施例4的行选电路与图5的本发明实施例2的行选电路相比，不同点在于，将数字字线驱动器DWDR0～DWDRn分别置换为数字字线驱动器DWDRI0～DWDRIn。其他点同样，不重复其详细说明。其中，数字字线驱动器DWDRn和DWDRIn具有同一结构。
参照图13A，数字字线驱动器DWDRI0与数字字线驱动器DWDR0相比，不同点在于，输入到“与”电路AD0中的信号不是读信号RD，而是字块选信号WLBS0。即，按照字块选信号WLBS0来激活字线WL0。
参照图13B，数字字线驱动器DWDRIk与上述同样，按照字块选信号WLBSk来激活字线WLk。
其中，将字块选信号WLBS0及WLBSk总称为字块选信号WLBS。
参照图14，这里，示出列译码器200按照各存储块MB0～MBn-1的选择而生成的块选信号DLBS及数字线下拉信号DLDE及字块选信号WLBS的组合。
作为一例，说明在选择了存储块MB1的情况下激活字线WL1的情况。
参照图14及图15，在时刻t5之前的等待时，数据读出指示信号--读信号RD及行地址RA都为“L”电平，所以与行译码器100连接的行选线DLSEL被设定在“L”电平。因此，在此阶段不执行行选。此外，各块选信号DLBS被设定为“L”电平。因此，各数字线驱动器DLDR中包含的P沟道MOS晶体管PT0～PTn-1处于截止状态。其中，由于是数据读出时，所以数据写入时激活的写使能WE为“L”电平。各数字线下拉信号DLDE为“H”电平，各数字线驱动器DLDR中包含的N沟道MOS晶体管NT1～NTn分别为导通状态，各数字线DL与接地电压GND(“L”电平)电耦合。此外，各字块选信号WLBS被设定为“L”电平。
在时刻t5选择了存储块MB1的情况下，列译码器200将块选信号DLBS0设定为“H”电平。此外，将块选信号DLBS1～DLBSn-1设定为“L”电平。此外，将数字线下拉信号DLDE1～DLDEn设定为“L”电平。
接着，在时刻t6，行译码器100根据读信号RD、和行地址RA的行选结果使行选线DLSEL激活到“H”电平。此外，字块选信号WLBS1变为“H”电平。块选信号DLBS0为“H”电平，所以数字线DL0被激活而与电源电压VCC电耦合并被充电到“H”电平。
这里，数字字线驱动器DWDR1中包含的“与”电路AD1按照传递到电耦合的数字线DL0上的信号(“H”电平)及字块选信号WLBS1(“H”电平)的“与”逻辑运算结果来激活对应的字线WL1(“H”电平)。
通过采用这种结构，通过在数据读出时只激活选择出的存储块MB中包含的字线，能够进一步降低功耗。
(实施例5)
本发明实施例5的目的在于在测试模式中执行烧入测试，即检测数字线等的配线间的工艺缺陷等。
参照图16，本发明实施例5的行选电路与图2的实施例1的行选电路相比，不同点在于，将数字线驱动器DLDR0置换为数字线驱动器TDLDR。即，数字线驱动器TDLDR与数字线驱动器DLDR0相比，还包含“或”电路OR0。
“或”电路OR0接受传递到行选线DLSEL上的信号及测试模式使能TME的输入并将其“或”逻辑运算结果输出到“与非”电路ND0的一个输入端。
通过采用本结构，不管行译码器100的行选结果如何，都能够根据测试模式使能TME的输入来激活数字线DL。
参照图17，在测试模式时，各块选信号DLBS及各数字线下拉信号DLDE分别被设定为“H”电平及“L”电平。
参照图17及图18，在时刻t7之前的等待时，测试模式使能TME、写使能WE及行地址RA都被设定为“L”电平。此外，各块选信号DLBS为“L”电平。各数字线下拉信号DLDE为“H”电平，各数字线驱动器DLDR中包含的N沟道MOS晶体管NT1～NTn分别为导通状态，各数字线DL与接地电压GND(“L”电平)电耦合。
在时刻t7输入了测试模式中的测试模式使能TME的情况下，列译码器200将块选信号DLBS0～DLBSn-1设定为“H”电平。此外，将数字线下拉信号DLDE1～DLDEn设定为“L”电平。
在测试模式时，按照测试模式使能TME及块选信号DLBS将数字线DL激活到“H”电平。即，在测试模式中，根据测试模式使能TME的输入，不管列选结果如何，都激活各行上配置的所有数字线DL。
因此，通过采用这种结构，能够在各行上集中进行数字线DL的配线和数字线DL以外的信号线等的配线间的工艺缺陷的检测以及与数字线DL连接着的P沟道及N沟道MOS晶体管的耐压测试。
这里，作为一例，示出了在实施例1的行选电路内的数字线驱动器DLDR0中还设有“或”电路OR0的结构，但是也可以同样应用于实施例2、3及4。
(实施例5的变形例)
本发明实施例5的变形例的目的在于，检测对各行分别配置的数字线DL间的工艺缺陷。
参照图19，在本发明实施例5的变形例的行选电路中，示出与奇数行对应的数字线驱动器组。
本发明实施例5的变形例的行选电路与图16的实施例5的行选电路相比，不同点在于，将数字线驱动器TDLDR置换为数字线驱动器TDLDRO。即，数字线驱动器TDLDRO在测试模式时接受测试模式使能TMEOD的输入而被激活。即，与奇数行对应的所有数字线驱动器组被激活。
另一方面，与偶数行对应的数字线驱动器组的不同点在于，如括号内所示，将数字线驱动器TDLDR置换为数字线驱动器TDLDRE。即，数字线驱动器TDLDRE在测试模式时接受测试模式使能TMEEV的输入而被激活。即，与偶数行对应的所有数字线驱动器组被激活。
这样，通过分别对应于偶数行和奇数行来输入测试模式使能TMEOD及TMEEV中的某一个，能够向偶数数字线及奇数数字线分别独立地施加压力，能够执行烧入测试来集中检测对各行分别配置的数字线相互间的工艺缺陷。
这里，作为一例，示出了在实施例1的行选电路内的数字线驱动器DLDR0中还设有“或”电路OR0的结构，但是也可以同样应用于实施例2、3及4。
(实施例6)
实施例1～5的MRAM器件1说明了下述结构：在大容量存储阵列中，为了充分确保对各存储块配置的各数字线的数据写入电流而分割数字线，对各数字线分别设有驱动器。
在以下实施例中，说明下述情况：在将存储阵列分割为多个存储块的结构中，在充分确保数据写入电流的同时，共享数字线。
参照图20，本发明实施例6的MRAM器件10与图1所示的MRAM器件1相比，不同点在于，配置了驱动器带DRB0～DRBn，来置换DL/WL驱动器带DWDG0～DWDGn。此外，各驱动器带DRB0～DRBn-1按照经“非”门21的写使能WE的反转信号/WE被控制，最后一级驱动器带DRBn按照经“非”门21及21a的写使能WE被控制。此外，行译码器100响应接受写使能WE及读使能RE的输入的“或”电路29的“或”逻辑运算结果来输出行选结果。其他结构与图1的MRAM器件1中说明过的相同，所以不重复其说明。
参照图21，在本发明实施例6的行选电路中，数字线DL<x>由各存储块MB共享。第一级驱动器带DRB0驱动该共享的数字线DL<x>。此外，各存储块MB中的字线WL由分别对应于存储块MB0～MBn-1而配置的驱动器带DRB0～DRBn-1来驱动。
驱动器带DRB0包含“非”门20、25、晶体管26、以及“与非”电路24。
晶体管26被配置在电源电压VCC和数字线DL<x>之间，接受经“非”门20的行选信号DSL<x>的反转信号/DSL<x>的输入，将电源电压VCC和数字线DL<x>电连接。“与非”电路24接受经“非”门21的写使能WE的反转信号/WE和数字线DL<x>的电压信号的输入并将其“与非”逻辑运算结果输出到“非”门25。“非”门25响应“与非”电路24的输出信号来激活字线WL0<x>。这里，作为一例，假设晶体管26为P沟道MOS晶体管。
驱动对应的存储块中的字线WL的驱动器带DRB1～DRBn-1具有相同的结构，所以以驱动器带DRB1为代表来进行说明。
驱动器带DRB1包含“与非”电路30、和“非”门31。
“与非”电路30接受经“非”21的写使能WE的反转信号/WE和数字线DL<x>的电压信号的输入并将其“与非”逻辑运算结果输出到“非”门31。“非”门31响应“与非”电路30的输出信号来激活字线WL1<x>。
驱动器带DRBn包含晶体管40。晶体管40被配置在数字线DL<x>和接地电压GND之间，其栅极接受经“非”门21及21a的写使能WE的输入。这里，作为一例，假设晶体管40为N沟道MOS晶体管。
用图22的时序图来说明本发明实施例6的行选电路的工作。
首先，说明数据写入。在数据写入时，向行译码器100输入有效的行地址RA。接着，在时刻T0，写使能WE变为“H”电平。行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地RA将行选信号DSL<x>设定为“H”电平。随之，经“非”门20的行选信号DSL<x>的反转信号/DSL<x>被设定为“L”电平。
随之，晶体管26导通，电源电压VCC和数字线DL<x>的一端被电耦合。此外，驱动器带DRBn中包含的晶体管40接受经“非”门21及21a的写使能WE(“H”电平)而导通，将数字线DL<x>的另一端和接地电压GND电耦合。由此，向数字线DL<x>提供数据写入电流，执行数据写入。
下面说明数据读出。在数据读出时--时刻T1，读使能RE被设定为“H”电平。而写使能WE被设定为“L”电平。因此，终端电路--驱动器带DRBn中包含的晶体管40变为截止，数字线DL<x>的另一端和接地电压GND变为非电连接状态(也称为开路状态)。
在时刻T1向行译码器100输入了有效的行地址RA的情况下，行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地址RA，将行选信号DSL<x>设定为“H”电平。随之，经“非”门20的行选信号DSL<x>的反转信号/DSL<x>被设定为“L”电平。因此，晶体管26导通，数字线DL<x>的一端和电源电压VCC被电耦合。由此，由于另一端为开路状态，所以数字线DL<x>的电压电平被设定为“H”电平。
“与非”电路24接受经“非”门21的写使能WE的反转信号/WE(“H”电平)和数字线DL<x>的电压电平(“H”电平)的输入并将其“与非”逻辑运算结果输出为“L”电平。：非”门25响应此来激活字线WL0<x>(“H”电平)。
根据本发明实施例6的行选电路的结构，通过在各存储块中共享数字线，能够削减驱动数字线的电路数。
此外，在数据读出时激活字线WL时，通过将数据写入时用作电流线的数字线DL用作信号线，无需设置指示字线WL激活的信号线。即，能够抑制布局随与信号线相当的配线层数增加而增加，能够缩小MRAM器件的面积。
这里，说明了在将存储阵列分割为多个存储块的结构中将数字线DL用作指示字线WL激活的信号线的方式，但是在不分割存储阵列的结构中也可以同样应用。
(实施例7)
本发明实施例7说明在数据读出时降低功耗的结构。
参照图23，本发明实施例7的行选电路与图21所示的实施例6的行选电路相比，不同点在于，将驱动器带DRB0置换为DRB#。其他点相同，所以不重复其说明。
驱动器带DRB#包含“与非”电路22、23、24、“非”门25、以及晶体管26、27。
“与非”电路22接受行选信号DSL<x>和经“非”门21的写使能WE的反转信号/WE的输入并将其“与非”逻辑运算结果作为读出选择信号DLR<x>来输出。晶体管27被配置在电源电压VCC和数字线DL<x>之间，其栅极接受读出选择信号DLR<x>的输入。“与非”电路23接受写使能WE和行选信号DSL<x>的输入并将其“与非”逻辑运算结果作为写入选择信号DLW<x>来输出。晶体管26被配置在电源电压VCC和数字线DL<x>之间，其栅极接受写入选择信号DLW<x>的输入。驱动字线WL的“与非”电路24及“非”门25与图21所示的连接关系相同，所以不重复其说明。这里，作为一例，假设晶体管26及27为P沟道MOS晶体管。此外，晶体管27是比晶体管26的沟道宽度窄、即电流驱动能力小的晶体管。
用图24的时序图来说明本发明实施例7的行选电路的工作。
下面说明数据写入。在数据写入时，向行译码器100输入有效的行地址RA。接着，在时刻T0，写使能WE变为“H”电平。行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地址RA将行选信号DSL<x>设定为“H”电平。随之，“与非”电路23将输出信号--写入选择信号DLW<x>设定为“L”电平。另一个“与非”电路22将读出选择信号DLR<x>设定为“H”电平。因此，晶体管26导通，而晶体管27截止。随之，数字线DL<x>的一端和电源电压VCC由晶体管26电耦合。
此外，终端电路--驱动器带DRBn响应写使能WE，使晶体管40导通，将数字线DL<x>的另一端和接地电压GND电耦合。随之，向数字线DL<x>提供数据写入电流。
接着，说明数据读出。在数据读出时，读使能RE被设定为“H”电平。而写使能WE被设定为“L”电平。随之，如上所述，终端电路--驱动器带DRBn响应写使能WE，将数字线DL设定为开路状态。即，如上所述，数字线用作信号线。在时刻T1向行译码器100输入了有效的行地址RA的情况下，行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地址RA，将行选信号DSL<x>设定为“H”电平。随之，“与非”电路22将读出选择信号DLR<x>设定为：L”电平。因此，晶体管27导通，电源电压VCC和数字线DL<x>被电耦合。
第一级驱动器带DRB#中包含的“与非”电路24接受写使能WE的反转信号/WE和数字线DL<x>的电压信号的输入并将其“与非”逻辑运算结果输出到“非”门25。“非”门25反转“与非”电路24的输出信号来激活字线WL0<x>。
在此情况下，“与非”电路24的输出信号变为“L”电平，通过“非”门25来激活字线WL0<x>。同样，分别对应于各存储块WL1<x>～WLn-1<x>而配置的驱动器带DRB1～DRBn-1使对应的字线WL1<x>～WLn-1<x>分别激活到“H”电平。
这样，在数据写入时和数据读出时切换驱动的驱动晶体管。即，在数据写入时，使电流驱动能力高的晶体管26导通，将充分确保的数据写入电流提供给数字线。而在数据读出时，数字线DL不是用作电流线，而是用作信号线，所以使电流驱动能力小的驱动晶体管27导通。
通过采用本结构，通过在数据写入时和数据读出时切换工作的晶体管，能够降低功耗并降低整个器件的功耗。
(实施例7的变形例1)
参照图25，本发明实施例7的变形例1的行选电路与图23所示的行选电路相比，不同点在于，将驱动器带DRB#置换为驱动器带DRB#a。
驱动器带DRB#a包含“与非”电路23、24、“非”门25、28、以及晶体管26、27。
驱动器带DRB#a与驱动器带DRB#相比，不同点在于，晶体管27的栅极不是接受“与非”电路的输出信号的输入，而是接受经“非”门28的行选信号的反转信号DLE<x>的输入。其他点相同，所以不重复其说明。
用图26的时序图来说明本发明实施例7的变形例1的行选电路的工作。
首先说明数据写入。
在数据写入时，向行译码器100输入有效的行地址RA。接着，在时刻T0，写使能WE变为“H”电平。行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地址RA将行选信号DSL<x>设定为“H”电平。在时刻T0，如果写使能WE被激活而被设定为“H”电平，则“与非”电路23将其“与非”逻辑运算结果--写入选择信号DLW<x>设定为“L”电平。晶体管26响应此而将电源电压VCC和数字线DL<x>电耦合。此外，晶体管27接受经“非”门28的行选信号DSL<x>的反转信号DLE<x>(“L”电平)而导通。由此，晶体管27将电源电压VCC和数字线DL<x>电耦合。此外，如上所述，晶体管40响应写使能WE而导通，数字线DL<x>的另一端和接地电压GND被电耦合。因此，在数据写入时，2个驱动晶体管26及27都导通，所以能够将足够的写入电流提供给数字线DL<x>。
接着，说明数据读出。
在数据读出时，向行译码器100输入有效的行地址RA。接着，在时刻T1，读使能RE变为“H”电平。行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地址RA，将行选信号DSL<x>设定为“H”电平。而写使能WE被设定为“L”电平，所以“与非”电路23的输出信号--写入选择信号DLW<x>被设定为“H”电平。而行选信号DSL<x>的反转信号DLE<x>由“非”门28设定为“L”电平。
因此，在数据读出时，只有晶体管27导通，使电源电压VCC和数字线DL<x>电耦合。随之，如上所述，“与非”电路24、30等的输出信号变为“L”电平，对应的字线WL被激活。因此，执行数据读出。
根据本发明实施例7的变形例1的行选电路的结构，通过在数据写入时使2个驱动晶体管都导通，能够将足够的写入电流提供给数字线。此外，在数据读出时通过只使电流驱动能力低的晶体管导通，能够降低功耗。
(实施例7的变形例2)
参照图27，本发明实施例7的变形例2的行选电路与图23所示的行选电路相比，不同点在于，除去了驱动与各存储块MB对应的字线WL的驱动器，并且在各存储块中共享字线，用共享的数字线和配线来电耦合。
用图28的时序图来说明本发明实施例7的变形例2的行选电路。
下面说明数据写入。在数据写入时，向行译码器100输入有效的行地址RA。接着，在时刻T0，写使能WE变为“H”电平。行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地址RA，将行选信号DSL<x>设定为“H”电平。此外，“与非”电路23将写入选择信号DLW<x>设定为“L”电平。因此，如上所述，晶体管26导通，电源电压VCC和数字线DL<x>被电耦合，数据写入电流被提供给数字线DL<x>。
此外，字线WL<x>处于与数字线DL<x>电耦合的状态，其电位电平被设定为中间电位。因此，与字线WL<x>电耦合的各存储单元MC的晶体管不会导通，不执行数据的读出。
接着说明数据读出。向行译码器100输入有效的行地址RA。接着，在时刻T1，读使能RE变为“H”电平。行译码器100根据“或”电路29的“或”逻辑运算结果(“H”电平)和有效的行地址RA，将行选信号DSL<x>设定为“H”电平。此外，如上所述，写使能WE变为“L”电平，所以数字线的另一端变为开路状态。即，数字线用作信号线。“与非”电路22响应行选信号DSL<x>(“H”电平)及写使能WE的反转信号/WE(“H”电平)将读出选择信号DLR<x>设定为“L”电平。随之，驱动晶体管27导通，电源电压VCC和数字线DL<x>被电耦合。因此，与数字线电耦合的字线WL<x>被激活，被设定为“H”电平。由此，对被选存储单元执行数据读出。
因此，像本发明实施例7的变形例2的结构这样，用配线使数字线和字线直接电耦合，能够进一步削减驱动字线的电路的部件个数，能够缩小布局面积。
(实施例8)
在上述实施例6、7及其变形例中，说明了削减驱动数字线及字线的电路的部件个数的结构。
在本发明实施例8中，说明用于高效地测试各个MTJ存储单元的耐数据误写入性的结构。以下，将用于评价耐数据误写入性的工作模式称为干扰测试。
参照图29，本发明实施例8的行选电路包含：行译码器100；置换图20所示的驱动器带DRB0、驱动分别对应于存储单元行而设置的数字线DL<0>～DL<x>的驱动器带TDRB；以及驱动器带DRBn。此外，对应于存储单元列来配置位线BL，位线电流控制电路400及410控制位线BL。
其中，驱动字线WL的电路与图21中说明过的结构相同，在本实施例中予以省略。
驱动器带TDRB包含分别对应于数字线DL<0>～DL<x>而设置的驱动单元DRU<0>～DRU<x>(以下，也总称为驱动单元DRU)。
各驱动单元DRU<0>～DRU<x>具有同样的结构，所以这里以驱动单元DRU<0>为代表来进行说明。
驱动单元DRU<0>包含“与非”电路50、51、以及晶体管52、53。
“与非”电路51接受行选信号DSL<0>、写使能WE的输入并将其“与非”逻辑运算结果输出到晶体管53的栅极。“与非”电路50接受写使能WE和测试模式使能TME的输入并将其“与非”逻辑运算结果输出到晶体管52的栅极。晶体管52被配置在电源电压VCC和数字线DL<0>之间，其栅极接受“与非”电路50的输出信号--控制信号DLT<0>的输入。晶体管53被配置在电源电压VCC和数字线DL<0>之间，其栅极接受“与非”电路51的输出信号--写入选择信号DLW<0>的输入。这里，作为一例，假设晶体管52、53为P沟道MOS晶体管。此外，假设晶体管52为比晶体管53的电流驱动能力小的晶体管。
用图30的时序图来说明本发明实施例8的行选电路的数据写入。
在正常工作时，测试模式使能TME被设定为“L”电平。在数据写入时，行译码器100响应行地址RA的输入将行选信号DSL<x>设定为“H”电平。在时刻T0，写使能WE变为“H”电平，选择性地激活驱动单元DRU。例如，作为一例，假设行选信号DSL<0>按照行地址RA变为“H”电平。于是，“与非”电路51按照写使能WE及行选信号DSL<0>将写入选择信号DLW<0>设定为“L”电平。随之，晶体管53导通，电源电压VCC和数字线DL<0>被电耦合。
此外，如上所述，最后一级驱动器带DRBn根据写使能WE将各数字线DL的另一端和接地电压GND电耦合。由此，向选择出的数字线DL<0>提供写入电流。
接着说明测试模式。在时刻T1，测试模式使能TME被设定为“H”电平。此外，写使能WE也被设定为“H”电平。随之，例如驱动单元DRU<0>中的“与非”电路50按照测试模式使能TME(“H”电平)及写使能WE(“H”电平)将控制信号DLT<0>设定为“L”电平。由此，晶体管52导通，电源电压VCC和数字线DL<0>被电耦合。其他驱动单元DRU也同样，在测试模式中导通的晶体管比正常的驱动晶体管的尺寸小，所以流入各数字线DL的数据写入电流比正常工作时的数据写入电流少。
在此状态下，用位线电流控制电路400及410向被选位线BL提供数据写入电流。
这里，流入各数字线的正规的数据写入电流通过与流过位线的数据写入电流组合，将与图47所示的星形特性线外侧的区域相当的数据写入磁场设定为可施加到磁隧道结区MTJ上的电平。而通过测试模式中的中间数据写入电流Ipt和流过位线的正规的数据写入电流的组合来调整数据写入电流Ipt的电平，使得施加到磁隧道结区MTJ上的数据写入磁场位于星形特性线内侧的区域中。
这样，在干扰测试时，使理论上不能进行数据写入的电平--中间数据写入电流Ipt流过，通过检查各MTJ存储单元数据的存储数据是否被更新，来测试各MTJ存储单元的耐数据误写入性。即，测试存储单元的抗干扰特性的强弱。
于是，抗干扰特性弱的存储单元通过上述干扰测试会反转保持数据。由此，能够检测抗干扰特性弱的缺陷存储单元。
根据本发明实施例8的结构，能够使数据写入电流Ipt并联流过同一列的存储单元，执行各MTJ存储单元的干扰测试，所以能够缩短测试时间。
(实施例8的变形例)
参照图31，本发明实施例8的变形例的行选电路与图29所示的行选电路相比，不同点在于，还包括接受外部电源电压的供给的外部焊盘PD0。
作为一例，驱动器带TDRB中包含的驱动单元DRU0在测试时将接受可从外部调整的电压的供给的外部焊盘PD0和数字线DL<x>电耦合。其他驱动单元也同样。
因此，根据本发明实施例8的变形例的行选电路的结构，通过在测试时从外部焊盘提供测试用的电源电压，能够调整流入各数字线DL的数据写入电流Ipt的电流量。
随之，通过微调数据写入电流Ipt，能够执行精度更高的干扰测试。
(实施例9)
在本发明实施例9中，说明还能够支持高效地测试数字线DL及数字线DL间的配线缺陷的烧入测试的电路结构。
参照图32，本发明实施例9的行选电路包含：行译码器100；置换图20所示的驱动器带DRB0的驱动器带DRVB；以及外部焊盘PD1、PD2。其中，除去了图20所示的终端电路--驱动器带DRBn。其中，驱动字线的驱动器带DRB1～DRBn-1与图21中说明过的结构相同，在本实施例中予以省略。
行译码器100接受行地址RA和写使能WE的输入并将行选结果--行选信号DSL输出到驱动器带DRVB。驱动器带DRVB按照来自行译码器100的行选结果，通过选择性地将数字线DL<0>～DL<n>与电源电压VCC电耦合来提供数据写入电流。
驱动器带DRVB包含：“非”门IV0～IVn；以及晶体管TR0～TRn。晶体管TR0～TRn分别对应于数字线DL<0>～DL<n>而被设置在其与电源电压VCC之间。晶体管TR0～TRn的栅极接受经“非”门IV0～IVn的行选信号DSL<0>～DSL<n>的反转信号的输入。
行译码器100及驱动器带DRVB中配置的各电路等与接受接地电压GND的供给的共享的外部焊盘PD1电耦合。此外，与接地电压GND电耦合的各数字线DL的另一端与外部焊盘PD2电耦合。即，与各数字线DL的另一端电耦合的接地电压GND、和其他电路中所用的接地电压GND用2个外部焊盘来独立提供。
用图33的时序图来说明本发明实施例9的行选电路的工作。
下面说明数据写入。这里以选择了数字线DL<1>的情况为代表来进行说明。
在数据写入时，在时刻T0，行译码器100按照有效的行地址RA的输入及被设定为“H”电平的写使能WE将行选结果--行选信号DSL<1>设定为“H”电平。行选信号DSL<1>经“非”门IV1的反转信号/DSL<1>被设定为“L”电平。晶体管TR1响应此将电源电压VCC和数字线DL<1>电耦合。此外，在正常时，外部焊盘PD2与接地电压GND电耦合。由此，向选择出的数字线DL<1>提供数据写入电流。
接着说明测试模式时。在测试时，在时刻T1，向外部焊盘PD2不是提供接地电压GND，而是提供高电压的外部电源电压。此外，向行译码器100不输入有效的行地址RA，驱动器带DRVB处于去活状态。各数字线DL的另一端都与共享的外部焊盘PD2电耦合，所以从外部焊盘PD2向各数字线DL施加高电压。由此，能够向数字线DL并联施加高电压，能够执行各数字线的缺陷加速测试(所谓的烧入测试)。此外，能够并联向各数字线施加高电压，所以能够高效而且缩短时间来执行缺陷加速测试。
其中，本实施例9的基础例的烧入测试也能够同样应用于后述本实施例9的变形例及变形例2的结构。
(实施例9的变形例1)
参照图34，本发明实施例9的变形例1的行选电路与图32所示的行选电路相比，不同点在于，将驱动器带DRVB置换为DRVB#。
驱动器带DRVB#包含：“或非”电路NR0～NRn；以及晶体管TR0～TRn。
晶体管TR0～TRn各自的栅极接受“或非”电路NR0～NRn各自的输出信号。
“或非”电路NRx接受对应的行选信号DSL<x>和测试模式使能TME的输入并将其“或非”逻辑运算结果作为控制信号/DSL#输出到晶体管TRx。晶体管TRx按照控制信号/DSL#使电源电压VCC和对应的数字线DL<x>电耦合。其他“或非”电路也同样，所以不重复其说明。
用图35的时序图来说明本发明实施例9的变形例1的行选电路的工作。
在正常工作时，测试模式使能TME被设定为“L”电平。因此，各“或非”电路用作反转行选信号DSL的“非”门。因此，数据写入与上述图33的时序图相同，所以不重复其说明。
在测试模式时，在时刻T1，测试模式使能TME被设定为“H”电平。控制信号/DSL#<0>～/DSL#<n>响应此全都被设定为“L”电平。晶体管TR0～TRn响应此并联导通，将电源电压VCC和各数字线DL<0>～DL<n>电耦合。此外，在此情况下，将焊盘PD2变为开路状态。
通过采用本结构，即使在由于测试装置和测试环境的制约而难以实现将外部电源电压提供给外部焊盘PD2的结构的情况下，也能够简单地执行测试。此外，能够对各数字线并联执行烧入测试，所以能够缩短测试时间。
其中，本实施例9的变形例1的烧入测试也能够同样应用于本实施例9的结构。
(实施例9的变形例2)
参照图36，本发明实施例9的变形例2的行选电路与图34所示的行选电路相比，不同点在于，将驱动器带DRVB#置换为驱动器带DRVBa。此外，不同点在于，还设有外部焊盘PD3、PD4。
本发明实施例9的变形例2的目的在于，在测试时独立控制偶数行数字线和奇数行数字线。驱动器带DRVBa与驱动器带DRVB#相比，不同点在于，输入到与偶数行对应的“或非”电路NR0、NR2、...中的测试模式使能和输入到与奇数行对应的“或非”电路NR1、NR3、...中的测试模式使能分别独立。具体地说，与偶数行对应的“或非”电路NR0、NR2、...接受测试模式使能TME_E的输入。而与奇数行对应的“或非”电路NR1、NR3、...接受测试模式使能TME_O的输入。
此外，偶数行的数字线DL<0>、DL<2>、...的另一端与外部焊盘PD4电耦合。而与奇数行对应的数字线DL<1>、DL<3>、...的另一端与外部焊盘PD3电耦合。
用图37的时序图来说明本发明实施例9的变形例的行选电路的工作。
数据写入与图35中说明过的实施例9的变形例1同样，所以不重复其说明。
下面说明测试时。在时刻T1，测试模式使能TME_O被设定为“H”电平。于是，驱动器带DRVBa内的与奇数行对应的“或非”电路NR1、NR3、...的输出信号响应此而被设定为“L”电平。随之，与奇数行对应的晶体管TR1、TR3、...导通，将奇数行的数字线DL<1>、DL<3>、...和电源电压VCC电耦合。此外，外部焊盘PD3被设定为开路状态。由此，使奇数行和偶数行之间产生电压差，能够检测数字线DL间的缺陷。
同样，在时刻T2，将测试模式使能TME_E设定为“H”电平。于是，同样，偶数行的数字线DL<0>、DL<2>、...和电源电压VCC被电耦合，使奇数行和偶数行之间产生电压差，能够检测数字线DL间的工艺缺陷。
(实施例9的变形例3)
参照图38，本发明实施例9的变形例3的行选电路与图34所示的实施例9的变形例1的行选电路相比，不同点在于，设有连接控制电路DRCT来取代外部焊盘PD2。连接控制电路DRCT包含：晶体管GT0～GTn，分别对应于数字线DL<0>～DL<n>来设置，控制与接地电压GND之间的电连接。这里，作为一例，假设晶体管GT0～GTn为N沟道MOS晶体管。
各晶体管GT0～GTn的栅极经“非”门60来接受测试模式使能TME的反转信号/TME的输入。
用图39的时序图来说明本发明实施例9的变形例3的行选电路的工作。
数据写入与上述实施例9的变形例1同样，所以不重复其说明。
在测试模式时，在时刻T1，测试模式使能TME被设定为“H”电平。驱动器带DRVB#内包含的各晶体管响应此而导通，将对应的数字线DL和电源电压VCC电耦合。而由于测试模式使能TME变为“H”电平，所以连接控制电路DRCT接受其反转信号的输入来断开接地电压GND和对应的数字线DL的电耦合。
由此，能够并联将各数字线DL和电源电压VCC电耦合来执行烧入测试，能够缩短测试时间。
根据本发明实施例9的变形例3的行选电路的结构，不用外部焊盘就能够执行所谓的烧入测试，也能够通用于外部焊盘数有限的器件。
(实施例9的变形例4)
参照图40，本发明实施例9的变形例4的行选电路与图38的行选电路的不同点在于，将连接控制电路DRCT置换为DRCTa。
连接控制电路DRCTa包含晶体管GT。晶体管GT控制各数字线DL和接地电压GND的电连接，接受经“非”门60的测试模式使能TME的反转信号/TME的输入。
数据写入时及测试时的工作与上述同样，所以不重复其说明。
通过采用本结构，能够将控制接地电压GND和数字线DL的连接的晶体管削减到1个，能够削减电路的部件个数。
(实施例9的变形例5)
参照图41，本发明实施例9的变形例5的行选电路与图36所示的行选电路相比，不同点在于，设有连接控制电路DRCT#来置换外部焊盘PD3、PD4。
连接控制电路DRCT#包含：晶体管GT0～GTn，分别对应于数字线DL<0>～DL<n>来设置，控制对应的数字线和接地电压GND的连接。
与偶数行的数字线DL<0>、DL<2>、...对应的晶体管GT0、GT2、...的栅极接受经“非”门62的测试模式使能TME_E的反转信号/TME_E的输入。而与奇数行的数字线DL<1>、DL<3>、...对应的晶体管GT1、GT3的栅极接受经“非”门61的测试模式使能TME_O的反转信号/TME_O的输入。
用图42的时序图来说明本发明实施例9的变形例5的行选电路的工作。
数据写入时与上述实施例9的变形例1同样，所以不重复其说明。
接着说明测试模式时。在时刻T1，将测试模式使能TME_O设定为“H”电平。奇数行的数字线DL和电源电压VCC响应此而被电耦合。随之，在偶数行和奇数行的数字线之间产生电压差，能够检测数字线间的缺陷。
另一方面，在时刻T2，将测试模式使能TME_E设定为“H”电平。偶数行的数字线DL和电源电压VCC响应此而被电耦合。随之，在偶数行和奇数行的数字线之间产生电压差，能够检测数字线间的缺陷。
根据本发明实施例9的变形例5的行选电路的结构，不用外部焊盘就能够执行所谓的烧入测试，也能够通用于外部焊盘数有限的器件。
(实施例9的变形例6)
参照图43，本发明实施例9的变形例6的行选电路与图41所示的行选电路相比，不同点在于，将连接控制电路DRCT#置换为连接控制电路DRCTa#。连接控制电路DRCTa#包含晶体管GTa和晶体管GTb。
晶体管GTa控制奇数行的数字线的另一端分别和接地电压GND之间的电连接。晶体管GTb控制偶数行的数字线的另一端和接地电压GND之间的电连接。
晶体管GTa接受经“非”门61的测试模式使能TME_O的反转信号的输入来控制奇数行的数字线和接地电压GND之间的连接。而晶体管GTb接受经“非”门62的测试模式使能TME-E的反转信号的输入来控制偶数行的数字线和接地电压GND之间的连接。
正常的数据写入时及测试模式时的工作同样，所以不重复其说明。
根据本发明实施例9的变形例6的行选电路的结构，能够比上述实施例9的变形例5进一步削减部件个数。

Claims (16)

1.一种薄膜磁存储装置，其中，包括配置为矩阵状的多个磁存储单元；上述多个磁存储单元沿行方向被分割为第1级至第N级这N个存储块以便共享存储单元行，其中N为自然数；
在各上述存储块中，还包括：
多个数字线，分别对应于上述存储单元行来设置，用于在数据写入时使产生数据写入磁场的数据写入电流选择性地流入选择出的磁存储单元；
多个第1驱动单元，分别对应于上述多个数字线来设置，分别用于控制对应的数字线的一端和第1电压之间的连接；以及
多个第2驱动单元，分别对应于上述多个数字线来设置，分别用于控制上述对应的数字线的另一端和第2电压之间的连接；
在上述数据写入时，与上述第1级存储块对应的各上述第1驱动单元按照行选结果来连接对应的数字线的上述一端与上述第1电压；
在上述数据写入时，与包含上述被选磁存储单元的第I级存储块对应的各上述第2驱动单元按照上述N个存储块的选择结果，来连接对应的数字线的另一端与上述第2电压，其中I为满足I≤N关系的自然数；
在上述数据写入时，在I≥2时，与上述第2级至第I级存储块分别对应的各上述第1驱动单元按照前级存储块内的同一存储单元行的数字线的电压电平，来连接对应的数字线的上述一端与上述第1电压；
在上述数据写入时，在I≥2时，与上述第1级至第(I-1)级存储块对应的各上述第2驱动单元按照上述N个存储块的选择结果，将对应的数字线的上述另一端与上述第2电压断开。
2.如权利要求1所述的薄膜磁存储装置，其中，在上述数据写入时，与上述第(I+1)级至第N级存储块分别对应的各上述第2驱动单元连接对应的数字线的另一端与上述第2电压。
3.如权利要求1所述的薄膜磁存储装置，其中，上述第1电压比上述第2电压高；
在各上述存储块中，
各上述第1驱动单元包含：P沟道场效应晶体管，被电耦合在上述第1电压及上述对应的数字线的一端之间；
各上述第2驱动单元包含：N沟道场效应晶体管，被电耦合在上述第2电压及上述对应的数字线的另一端之间。
4.如权利要求1所述的薄膜磁存储装置，其中，上述第2电压比上述第1电压高；
在各上述存储块中，
各上述第1驱动单元包含：N沟道场效应晶体管，被电耦合在上述第1电压及对应的数字线的一端之间；
各上述第2驱动单元包含：P沟道场效应晶体管，被电耦合在上述第2电压及对应的数字线的另一端之间。
5.如权利要求1所述的薄膜磁存储装置，其中，独立于每个上述存储块，
还包括：多个字线，分别对应于上述存储单元行来设置，用于在数据读出时执行行选；以及
多个字线驱动器，分别对应于上述多个字线来设置，分别用于激活对应的字线；
在上述数据读出时，在第I级存储块包含被选择为数据读出对象的磁存储单元的情况下，与第1级存储块对应的各上述第1驱动单元按照上述行选结果来连接对应的数字线的一端与上述第1电压，而且对应于上述第2级至第I级存储块而设置的各上述第1驱动单元按照前级存储块内的同一存储单元行的数字线的电压电平，来连接对应的数字线的一端与上述第1电压，其中I为满足I≤N关系的自然数；
在上述数据读出时，与上述第1级存储块对应的各上述字线驱动器按照上述行选结果来激活对应的字线，而且与上述第2级至第I级存储块对应的各上述字线驱动器按照前级存储块内的同一存储单元行的数字线的电压电平，来激活对应的字线。
6.如权利要求5所述的薄膜磁存储装置，其中，与各上述存储块对应的各上述第1驱动单元还包含：并联配置的第1及第2驱动晶体管，用于分别连接对应的数字线和上述第1电压；
在上述数据写入时，通过上述第1驱动晶体管来连接上述第1电压与上述数字线；
在上述数据读出时，通过上述第2驱动晶体管来连接上述第1电压与上述数字线；
上述第1驱动晶体管比上述第2驱动晶体管的电流驱动能力大。
7.如权利要求5所述的薄膜磁存储装置，其中，上述多个字线分别还包含分割对应的字线所得的多个分割字线；
上述薄膜磁存储装置
还包括：多个分割字线驱动器，独立于每个上述存储块，分别对应于上述多个分割字线来设置，分别用于激活对应的分割字线；
在上述数据读出时，各上述分割字线驱动器根据同一行的数字线的电压电平来激活对应的分割字线。
8.如权利要求1所述的薄膜磁存储装置，其中，独立于每个上述存储块，
还包括：多个字线，分别对应于上述存储单元行来设置，用于在数据读出时执行行选；以及
多个字线驱动器，分别对应于上述多个字线来设置，分别用于激活对应的字线；
在上述数据读出时，在第1级存储块包含被选择为数据读出对象的磁存储单元的情况下，与第1级存储块对应的上述字线驱动器按照上述行选结果及存储块选择结果，来激活对应的字线；
在第I级存储块包含被选择为数据读出对象的磁存储单元的情况下，与第1级存储块对应的各上述第1驱动单元按照上述行选结果来连接对应的数字线的一端与上述第1电压，而且对应于上述第2级至第(I-1)级存储块而设置的各上述第1驱动单元按照前级存储块内的同一存储单元行的数字线的电压电平，来连接对应的数字线的一端与上述第1电压，其中I为满足2≤I≤N关系的自然数；
与第I级存储块对应的各上述字线驱动器按照前级存储块内的上述同一存储单元行的数字线的电压电平及上述块选信号，来激活对应的字线。
9.如权利要求1所述的薄膜磁存储装置，其中，在测试时，在各上述N个存储块中，各上述第1驱动单元将上述对应的数字线和比上述第2电压高的上述第1电压电连接。
10.如权利要求1所述的薄膜磁存储装置，其中，在测试时，各上述N个存储块的上述多个第1驱动单元被分割为与偶数行对应的第1组、和与奇数行对应的第2组；
属于上述第1组的驱动单元分别按照第1测试信号，将上述对应的数字线和比上述第2电压高的上述第1电压电连接；
属于上述第2组的驱动单元分别按照第2测试信号，将上述对应的数字线和比上述第2电压高的上述第1电压电连接。
11.一种薄膜磁存储装置，其中，包括：配置为矩阵状的多个磁存储单元；
多个数字线，分别对应于存储单元行来设置，用于使产生数据写入磁场的数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元；
多个第1驱动单元，分别对应于上述多个数字线来设置，分别用于控制对应的数字线的一端和第1电压之间的连接；以及
多个第2驱动单元，分别对应于上述多个数字线来设置，分别用于控制上述对应的数字线的另一端和第2电压之间的连接；
多个字线，分别对应于存储单元行来设置；以及
多个驱动部，分别对应于上述多个字线来设置，分别按照同一行的数字线的电压电平来激活对应的字线；
在数据写入时，各上述第1驱动单元按照行选结果来连接上述对应的数字线的一端和上述第1电压，各上述第2驱动单元连接上述对应的数字线的另一端和上述第2电压；
在上述数据读出时，各上述第1驱动单元按照行选结果来连接上述对应的数字线的一端和上述第1电压，各上述第2驱动单元将上述对应的数字线的另一端和上述第2电压断开。
12.如权利要求11所述的薄膜磁存储装置，其中，各上述第1驱动单元将上述对应的数字线驱动到上述第1电压的驱动能力在上述数据读出时及上述数据写入时分别不同。
13.一种薄膜磁存储装置，其中，包括：配置为矩阵状的多个磁存储单元；
多个数字线，分别对应于存储单元行来设置，用于使第1数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元；
多个位线，分别对应于存储单元列来设置，用于使第2数据写入电流选择性地流入上述被选择为数据写入对象的磁存储单元；以及
多个电流提供电路，分别对应于上述多个数字线来设置，分别用于控制向对应的数字线提供上述第1数据写入电流；
在数据写入时，各上述电流提供电路按照行选结果向上述对应的数字线提供上述第1数据写入电流；
在测试时，各上述电流提供电路提供比上述数据写入时小的上述第1数据写入电流；
在上述测试时，上述多个位线中的至少1根接受上述第2数据写入电流的供给。
14.如权利要求13所述的薄膜磁存储装置，其中，各上述电流提供电路包含：第1驱动晶体管，控制第1电压和上述对应的数字线的一端之间的连接；
第2驱动晶体管，与上述第1驱动晶体管并联配置，控制上述第1电压和上述对应的数字线的一端之间的连接；以及
第3驱动晶体管，在上述数据写入时及上述测试时连接第2电压和上述对应的数字线的另一端；
在上述数据写入时，上述第1驱动晶体管按照上述行选结果，连接上述第1电压和上述对应的数字线的一端；
在上述测试时，上述第2驱动晶体管按照测试信号来连接上述第1电压和上述对应的数字线的一端；
上述第2驱动晶体管比上述第1驱动晶体管的电流驱动能力小。
15.一种薄膜磁存储装置，其中，包括：配置为矩阵状的多个磁存储单元；
多个数字线，分别对应于存储单元行来设置，用于使产生数据写入磁场的数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元；
多个驱动单元，分别对应于上述多个数字线来设置，用于按照行选结果来控制对应的数字线的一端和第1电压之间的连接；
第1外部焊盘，与各上述数字线的另一端电连接；以及
第2外部焊盘，与上述多个数字线以外的内部电路电连接，接受第2电压的供给；
在正常工作时，连接上述第1外部焊盘与上述第2电压；
测试时上述第1外部焊盘的连接状态与上述正常工作时不同。
16.一种薄膜磁存储装置，其中，包括：配置为矩阵状的多个磁存储单元；
多个数字线，分别对应于存储单元行来设置，用于使产生数据写入磁场的数据写入电流选择性地流入被选择为数据写入对象的被选磁存储单元；
多个驱动单元，分别对应于上述多个数字线来设置，分别在数据写入时按照行选结果被激活，用于控制对应的数字线的一端和第1电压之间的连接；以及
连接控制电路，控制上述多个数字线的另一端和第2电压的连接；
在正常工作时，上述连接控制电路将上述多个数字线的另一端和第2电压电连接；
在测试时，各上述驱动单元按照测试信号来连接上述对应的数字线的一端和上述第1电压，上述连接控制电路响应上述测试信号将上述多个数字线的另一端和上述第2电压断开。
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