TW582034B - Thin film magnetic memory device for selectively supplying a desired data write current to a plurality of memory blocks - Google Patents

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Description

582034
【發明所屬之技術領域】 ^本發明係有關於薄膜磁性體記憶裝置，更特定而言， 係有關於包括了具有磁性隧道接面（MTJ : Magnetic
Tunnel Juncti〇n)之記憶體單元之隨機存取記憶體。 【先前技術】 在以低耗電力可永久性的記憶資料之記憶裝置上， MRAM(Magnetic Random Access Memory)組件受到注目。 MRAM組件係一種記憶裝置，使用在半導體積體電路所形成 之複數薄膜磁性體永久性的記憶資料，對於各薄膜磁性體 可隨機存取。 尤其’近年來發表了藉著在記憶體單元使用係利用磁 性隧道接面之係薄膜磁性體之隧道磁阻元件，MRAM組件之 性能飛躍似的進步。關於包括了具有磁性隧道接面之記憶 體單元之MRAM組件，公開於” a 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell” ， IEEE ISSCC Digest of Technical Papers,TA7.2,Feb. 2000. ^ "Nonvolatile RAM based on Magnetic Tunnel Junction Elements",IEEE ISSCC Digest of Technical Papers，TA7.3, Feb· 2000.以及nA 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RA4MM, ISSCC Digest of Technical Papers，TA7.6，Feb· 2001·等技術文獻。 圖44係表示具有磁性隧道接面部之記憶體單元（以下
2075-5399-PF(Nl).ptd 第6頁 582034 五、發明說明（2) 也只稱為「MTJ記憶體單元」）之構造之概略圖。 參照圖44，MTJ記憶體單元包括隨道磁阻元 ，其 電阻按照記憶資料位準變化；及存取用元件， 料 讀出時用以形成通過隧道磁阻元件TMR之資料續出法B 之路徑。存取用元件ATR因在代表上由電場效應型電^體 形成，在以下將存取用元件ATR也稱為存取用電晶體atr。 存取用電晶體ATR和隧道磁阻元件TMR串接。 Μ 對於MT J記憶體單元，配置數位線DL，用以^示資料 寫入；字元線WL，執行資料讀出；以及位元線虬丫係胃在資 料讀出及資料寫入用以傳送和記憶資料之資料位準對應之 電氣信號之資料線。 ~ 圖45係說明自MT J記憶體單元之資料讀出動作之概念 圖0 參照圖45，隧道磁阻元件TMR具有強磁性體層（以下也 只稱為「固定磁化層」）FL，具有固定之磁化方二；及強 磁性體層（以下也只稱為「自由磁化層」）VL，在按照來自 外部之作用磁場之方向磁化。在固定磁化層FL與自由磁化 層VL之間設置以絕緣體膜形成之隧道障壁（隧道膜）TB。自 由磁化層VL按照所寫入之記憶資料之位準，在和固定磁化 層FL相同之方向或相反之方向磁化。利用這些固定磁化層 F L、隧道障壁T B以及自由磁化層V L形成磁性隨道接面部。 在資料讀出時，存取用電晶體YTR按照字元線WL之活 化變成導通’隧道磁阻元件T M R接在位元線B L和接地電壓 GND之間。藉著，對隧道磁阻元件TMR之兩端施加按照位元
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線電壓之偏壓，隧道電流流向隧道膜。藉著使用這種隧道 電流，在資料讀出時可使感測電流流向位元線BL〜隧道磁 阻元件TMR〜存取用電晶體ATR〜接地電壓GND之電流路徑。 隧道磁阻元件TMR之電阻按照固定磁化層FL和自由磁 化層VL之各自之磁化方向之相對關係而變。具體而言，隧 道磁阻元件TMR之電阻在固定磁化層FL之磁化方向和自由 磁化層VL之磁化方向係平行之情況變成最小值心^，在兩 者之磁化方向係相反（反平行）之情況變成最大值Rmax。 因此，若在按照記憶資料之方向將自由磁化層VL磁 化，因感測電流I s在隧道磁阻元件TMR發生之電壓變化按 照記憶資料位準而異。因此，例如在將位元線BL預充電至 固定電壓後，若令感測電流I s流向隧道磁阻元件，夢 著檢測位元線BL之電壓，可讀出MT J記憶體單元之記憶^ 料。 貝 圖46係說明對於MT J記憶體單元之資料寫入動作之概 念圖。 參照圖46，在資料寫入時，字元線WL變成非活化，存 取用電晶體ATR變成不導通。在此狀態，用以在按照寫入 資料之方向將自由磁化層VL磁化之資料寫入電流各自流向 數位線DL及位元線BL。 ° 圖47係說明在寫入資料時之資料寫入電流和隧道磁阻 元件之磁化方向之關係之概念圖。‘ 參照圖47，橫軸H(EA)表示在隧道磁阻元件tmr内之自 由磁化層VL在易磁化軸（EA: Easy Axis)方向作用之磁
2075-5399-PF(Nl).ptd 582034 五、發明說明（4) 場。而，縱軸H(HA)表示在自由磁化層VL在難磁化軸（HA : Hard Axis)方向作用之磁場。縱軸Η(HA)和橫軸Η(EA)各自 和利用各自在位元線BL和寫用字元線WWL流動之電流產生 之2個磁場之各一方對應。 在MTJ記憶體單元，固定磁化層FL之固定之磁化方向 沿著易磁化軸，自由磁化層VL按照記憶資料之位準（，，1"及 π 0π )，沿著易磁化軸方向，在和固定磁化層FL平行或反平 行（相反）之方向磁化。MT J記憶體單元可令和這種自由磁 化層VL之2種磁化方向對應的記憶1位元之資料（”丨”及 ” 〇丨丨）。 、 自由磁化層VL之磁化方向只在作用之磁場η (ΕΑ)和 Η(ΗΑ)之和達到圖中所示之星形特性線之外側之區域之情 況可重新改寫。即，在所作用之資料寫入磁場係相當於星 形特性線之内側之區域之強度之情況，自由磁化層η之磁 化方向不變。 如星形特性線所示，藉著對自由磁化層VL施加難磁化 軸方向之磁場，可降低改變沿著易磁化軸之磁化方向 之磁化臨限值。 在如圖47之例子所示設計了資料寫入時之動作點之情 況，在係資料寫入對象之MTJ記憶體單元，將易磁化抽方 向之育料寫入磁場設計成其強度變成Hwr。即， 位線儿流動之資料寫入電流值，使得得到該資料 寫入磁％HffR。一般，資料寫入磁場Hwr以磁化方向之切 需之切換磁場Hsw和邊限量之和表示。即二 I μ tiWR ~ Hsw + ΔΗ
582034 五、發明說明（5) 表示。 又’為了改寫MT J記憶體單元之記憶資料，即隧道磁 阻元件TMR之磁化方向，需要使既定位準以上之資料寫入 電流流向數位線DL和位元線儿雙方。因而，隧道磁阻元件 TMR中之自由磁化層VL按照沿著易磁化軸方向（EA)之資料 寫入磁場之方向，在和固定磁化層FL平行或相反（反平行） 之方向磁化。在隧道磁阻元件TMr 一度寫入之磁化方向， 即Μ T J記憶體單元之記憶資料，至執行新的資料寫入為止 之間永久的保持。 於是，因随道磁阻元件TMR之電阻按照利用所施加之 資料寫入磁場可改寫之磁化方向而變，藉著使隧道磁阻元 件TMR之電阻值Rmax及Rmin和記憶資料之位準（π Γ及，，0”） 各自對應，可執行永久性之資料記憶。 圖48係將MTJ記憶體單元密集配置成行列狀之MRAM組 件1 0之整體構造圖。 參照圖48，在MR AM組件1〇，設置分割成N個之記憶區 塊ΜΒ0〜MBn — l(n :自然數）（以下也總稱為記憶區塊）。 各記憶區塊MB包括和記憶體單元列對應的設置之字元 線WL和數位線DL以及和記憶體單元行對應的設置之位元線 BL 〇 在大容量記憶體陣列之情況’一般係按照功能及用途 將包括密集配置成行列狀之MT J記憶‘體單元MC之記憶體陣 列分割成複數記憶區塊之構造。 照這樣做，在採用分割成複數記憶區塊之佈置構造之
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情況’需要在各記憶區塊MB配置驅動數位線等之dl/wl驅 動器帶。此外’還需要採用在各DL/WL驅動器帶配置列解 碼器110以控制DL/WL驅動器帶之構造。 圖49係在各DL/WL驅動器帶設置了列解碼器丨1〇之列選 擇系電路之概念圖。 在此，代表性的說明記憶區塊MB〇及〇1，關於其他之 吕己憶區塊Μ B 2〜Μ Β η — 1也一樣，不重複其說明。 參照圖49 ’各自和記憶區塊ΜΒ〇及〇1對應之DL/WL驅 動器帶DWG0及DWG1各自包括用以控制對各數位線儿之資料 寫入電流之供給之數位線驅動器DLD〇 &DLD1。又，和各記 憶區塊Μ B對應的設置列解碼器11 〇。 才女照係基於列位址RA及寫啟動信號WE之列解碼器丨J 〇 ^，選擇結果之輸出信號及選擇記憶區塊〇〇之區塊選擇 佗號DLBS0，使記憶區塊mbo所含之數位線DL選擇性的變成 /舌=°又’ 一樣的按照列解碼器11 0之輸出信號及區塊選 擇k说DLBS1，使記憶區塊所含之數位線DL選擇性的變 成活化。 在採用這種構造之情況，因需要在各DL/WL驅動器帶 配置列解碼器11 〇，需要各列解碼器之面積，發生MR AM組 件之面積增大之問題。 卜”又’別的問題點係，如上述所示，MTj記憶體單元MC 按照1用各自在位元線乩及數位線见流動之電流產生之2 個磁場執行資料寫入。即，在所選擇之記憶體單元執行資 料寫入之情況，供給所選擇之位元線儿及數位線儿電流。
叫U34
b時’沒漏磁場也作用於和 绫。# ^ μ ^ $所選擇之數位線DL相鄰之數位 綠。理淪上，按照圖4 7所示之§裕杖a a 埸你田认4 <星形特性線之内側區域之磁 %作用於相鄰之數位線及和所選 ^ ,P ^ ^ 1尸叮選擇之位兀線BL對應之相鄰 合路ί ΐ = °因& ’干擾特性強之—般之記憶體單元不 二發生貝枓寫a ’但是在干擾特性弱之記憶體單元之情 ::可能發生資料寫入，需要預先除去 缺陷記憶體單元。 為了除去這種缺陷記憶體單元，需要使電流流向每一 ^ i：位線，逐一測試。以下將用以評價對於資料誤寫入之 1性之動作測試稱為干擾測試。隨著，有該干擾測試之測 试時間費時之問題。 时又，另外之問題點係，如上述所示，數位線儿和記憶 體單元列對應的設置，但是數位線DL間之配線間距按照和 ，憶體單元之佈置間距相同之間隔配置。隨著記憶體單元 ^細化，數位線DL間之配線間距也變小，數位線儿間之缺 陷所引起之良率或可靠性之降低成為問題。因而，需要數 位線DL間之老化測試，但是因數位線儿係電流線，無法使 數位線DL及其他之配線層之信號線或接觸等具有充分之電 壓差’係將驅動數位線之電壓升壓之情況，也有無法執行 充分之老化測試之問題。 【發明内容】 4 本發明之目的在於提供一種薄膜磁性體記憶裝置，在 將記憶體陣列分割成複數記憶區塊之情況縮小驅動各記憶
和複數 端側和 記憶區 之數位 包括選 記憶區 擇結果 料寫入 應之各 五、發明說明（8) 區塊所設置之信 本發明之別 置可縮短用以 測試之測試時間 本發明之另 置，可對於係電 本發明之某 行列狀之複數磁 及第二驅動器 分割成自第一段 得共用記憶體單 憶體單元列對應 記憶體單元產生 第一驅動器單元 對應之數位線之 驅動器單元各自 之數位線之另一 時，和第一段之 選擇結果將對應 資料寫入時，和 N之自然數）段之 數記憶區塊之選 電壓連接；在資 5己1思區塊各自對 號線等電路帶之面 的目的在於提供一 除去干擾特性弱之 〇 外之目的在於提供 流線之數位線執行 形態之薄膜磁性體 性體記憶體單元、 單元。複數磁性體 至第N段之N(N :自 元列。複數位元線 的設置，選擇性的 資料寫入磁場之資 各自和複數數位線 一端側和第一電壓 數位線對應 第二電壓之 塊對應之各 線之該一端 擇磁性體記 塊對應之各 將對應之數 時，若I 2 2 第一驅動器 積。 種薄膜磁性體記憶裝 缺陷記憶體單元之干擾 一種薄膜磁性體記憶裝 充分之老化測試。 記憶裝置，包括配置成 複數數位線以及複數第 記憶體單元沿著列方向 然數）個記憶區塊，使 在各記憶區塊各自和記 使令向所選擇之磁性H 料寫入電流流動。複數 對應的設置’各自控制 之間之連接。複數第二 的設置’各自控制對應 間之連接。在資料寫入 第一驅動器單元按照列 側和第一電壓連接；在 憶體單元之第I (I : I $ 第二驅動器單元按照複 位線之另一端側和第二 ，和自第2段至第I段之 單元按照前段之記憶區
2075-5399-PF(Nl).ptd 第13頁 582034 五、發明說明（9) 塊内之同一記憶體單元列之數位複之之雷厭 j〜m琢 < < 電壓位準，將對應 之數位線之一端側和第一電壓連接；在資料寫入時，若厂 g 2，和自。第j段至第（I - 1 )段之記憶區塊各自對應之:該 第二驅動器單元按照複數記憶區塊之選擇結果仗 位線之另一端侧和第二電壓不連接。 … 本發明之薄膜磁性體記憶裳置可使用在各記憶區塊分 割的設置之數位線向資料寫入對象之記憶區塊傳送列選擇 結果。 因此本發明之主要優點在於，在抑制了各數位線之 配線電不配置列選擇線，纟資料寫人對象之記 塊可使資料寫入電流選擇性的户私，处田 评丨王的，瓜動，結果，防止配線層數 增加，可避免製程繁雜化。 & θ數 本發明之別的形態之：¾勝# α μ & 一 、 〜/專膜磁性體記憶裝置，包括配置 成行列狀之複數磁性體記作·濟罝分 . ^ ^ ^ ^ ιέ#, ^ ^ °匕K體早兀、铍數數位線、複數第 、包奴—-綠” ΧΛ % # 目f ^己f思體早兀列對應的設置之 ^ ^ ^ ^ ^勁邛。複數數位線各自和記憶體單 =!;的5又置1以使令產生資料寫入磁場之資料寫入 妙霞-、e叔贫 、為貝枓寫入對象之選擇磁性體記憶 外番,^ m ^ ^ 早7^各自和該複數數位線對應的 Μ夕，拉、卜机墙 W之數位線之一端側和第一電壓之 間之連接。複數第二驅動哭s Α ^ ^ W 5 ^ 6 ^ r; 裔早疋各自和複數數位線對應的 e又置，各自用以控制對庫 夕門夕噹拉^ - 愿之數位線之另一端側和第二電壓 夂白始昭η ^ ^ 丨各自和複數字元線對應的設置， 各目私照同一列之數位娩+丄—^ 、、友之之電壓位準令對應之字元線變 2075-5399-PF(Nl).ptd 第14頁 582034 五、發明說明（10) 成活化。在資料寫 果將對應之數位線 器單元將對應之數 料讀出時，各第一 位線之一端側和第 之數位線之另一端 本發明之薄膜 按照同一列之數位 化。即，在資料讀 號線。 本發明之優點 化0 入時’各第一艇私势-之-端側和第==按照列選擇結 位線之另-端側和第連3，☆第二驅動 驅動器單元；連接。在資 ^ ^ ^ 牧，、、、列選擇結果將對應之數 、接，各第二驅動器單元使 側和第二電壓不連接。m 吏對應 :性體記憶敦置在資料讀出日寺，驅動部 f U電壓位準令對應t字元線變成活 日、位線用作指示字元線之活化之信 係防止配線層數增力口，可避免製程繁雜 本發明之另外之形態之 置成行列狀之複數磁性體記 位元線以及複數電流供給電 單元列對應的設置，用以使 向被選為資料寫入對象之選 元線各自和記憶體單元行對 入電流選擇性的流向被選為 體單元。複數電流供給電路 置，各自用以控制往對應之 供給。在資料寫入時，各電 給該對應之數位線該第一資 流供給電路供給比資料寫入 薄膜磁性體記憶裝置，包括配 體單元、複數數位線、複數 路。複數數位線各自和記憶體 第一資料寫入電流選擇性的流 擇磁性體記憶體單元。複數位 應的設置，用以使第二資料寫 該資料寫入對象之磁性體記憶 各自和複數數位線對應的設 數位線之第一資料寫入電流之 流供給電路按照列選擇結果供 料寫入電流。在測試時，各電 時小之第一資料寫入電流；在
582034 五、發明說明（11) 測試時複數位 之供給。 本發明之 路’各自和複 流。各電流供 寫入電流。即 流，供給位元 因此，本 使用第一及第 干擾測試。因 本發明之 置成行列狀之 驅動器單元以 記憶體單元列 資料寫入電流 性體記憶體單 的設置’用以 和第一電壓之 一端側在電氣 之内部電路在 動作時，第一 外部基座之連 本發明之 各自和複數數 元線之中之至少一條接受第二資料寫入電流 薄膜磁 數數位 給電路 ，供給 線第二 發明之 二資料 而，可 另外之 複數磁 及第一 對應的 選擇性 元。複 按照列 間之連 上連接 電氣上 外部基 接狀態 薄膜磁 位線對 性體記 線對應 在測試 數位線 資料寫 優點係 寫入電 縮短測 形態之 性體記 及第二 設置， 的流向 數驅動 選擇結 接。第 。第二 連接， 憶裝置 的設置 時供給 比平常 入電流 可對記 流產生 試時間 薄膜磁 憶體單 外部基 用以使 被選為 器單元 果控制 一外部 設置複數電流供給電 ，供給第一資料寫入電 比資料寫入時小之資料 時少之第一資料寫入電 〇 憶體單元行並列的執行 之磁場進行之所謂的的 外部基 接受第 座和第二電壓 和一般動作時 性體記憶裝置 應的設置，控 性體記憶裝置 元、複數數位 座。複數數位 令產生資料寫 資料寫入對象 各自和複數數 對應之數位線 基座和各該數 座和該複數數 二電壓之供給 連接，在測試 不同。 包括複數驅動器單元， 制一端側和第一電壓之 ，包括配 線、複數 線各自和 入磁場之 之選擇磁 位線對應 之一端側 位線之另 位線以外 。在一般 時之第一 I圓
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第16頁 582034 態之薄膜 體記憶體 制電路。 以使令產 選為資料 單元各自 按照列選 側和第一 之另一端 電路將複 在測試時 端側和第 數位線之 基座，和另一端側連接。在測試 之電壓和第二電壓不同。隨著，择 電壓位準高之固定電壓，可自各^ 加固定電壓。 點係’可對係電流線之數位線執行 也可縮短所謂的老化測試之測試時 裝置，包括配 數位線、複數 各自和記憶體 磁場之資料寫 選擇磁性體記 線對應的設 活化，用以控 連接。連接控 數數位線之 各驅動器單 一電壓連接 另一端側和 五、發明說明（12) 間之連接；及第一外部 時，供給第一外部基座 著供給第一外部基座之 值線之另一端並列的施 因此，本發明之優 充分之老化測試，而且 間。 本發明之另外之形 置成行列狀之複數磁性 驅動器單元以及連接控 單元列對應的設置，用 入電流選擇性的流向被 憶體單元。複數驅動器 置，各自在資料寫入時 制對應之數位線之一端 制電路控制複數數位線 一般動作時，連接控制 二電壓在電氣上連接。 號將對應之數位線之一 路響應測試信號使複數 接。 本發明之薄膜磁性 各自和複數數位線對應 間之連接；及連接控制 磁性體記憶 單元、複數 複數數位線 生資料寫入 寫入對象之 和複數數位 擇結果變成 電壓之間之 側和苐二電壓之連接。在 另一端側和第 元按照測試信 ’連接控制電 第二電壓不連 體記憶裝置包括複數驅動器單元， 的設置，控制一端側和第一電壓之 電路，控制另一端側和第二電壓之 2075-5399-PF(Nl).ptd 第17頁 582034 五、發明說明（13) 連接。在測試時，複數驅動器蕈；_ ^ y ^ ^ ^ 裔早凡響應測試信號將對應之 連接控制電路將另 數位線之一端側和第一電壓連接。又 一端側和第二電壓之間設為不連接。 因而，本發明之優點係，在測— ^ l @ 〇 +1 仕/則或時可對數位線並列的 施加第一電壓，可執行充分之老仆：目丨 〜化測成，而且也可縮短所 謂的老化測試之測試時間。 【實施方式】 邊參照圖面邊說明本發明之實施例。此外，對於圖中 相同或相當之部分賦與相同之符號，不重複說明。 實施例1 參照圖1，本發明之實施例組件1包括各自具 有配置成行列狀之記憶區塊MB0〜MBn — 1。在各記憶區塊 MB，各自和MTJ記憶體單元MC之列對應的配置複數^元線 WL及複數數位線DL。又，和MTJ記憶體單元MC之行對應的 配置位元線。 MRAM組件】還包括列解碼器1〇〇、行解碼器2〇〇、位元 線選擇電路300以及放大器6〇〇。 列解碼器1 0 0按照位址解碼器所表示之列位址R A執行 列選擇。行解碼器200按照位址解碼器所表示之行位址CA 執行在各記憶區塊Μβ之行選攆。 位元線選擇電路30 0在資料讀办時按照行解碼器2〇〇之 行選擇指示選擇各記憶區塊ΜΒ所含之位元線，向放大器 6 0 0輸出所讀出之信號。放大器6〇〇將自位元線選擇電路
582034 五、發明說明（14) 300所輸出之信號放大後，作為讀出資料rdΑΤΑ輸出。 MR AM組件1還包括位元線電流控制電路4 〇〇及41 〇、電 流源50 0及501。位元線電流控制電路400及410在資料寫入 按照行解碼器20 0之行選擇指示供給各記憶區塊MB所含之 位元線按照寫入資料WTDΑΤΑ之電流。即，在資料寫入流向 位元線之資料寫入電流自電流源5〇〇及501各自供給位元線 電流控制電路400及41 0。 MRAM組件1還包括DL/WL驅動器帶DWDG0〜DWDGn(以下也 總稱為DL/WL驅動器帶DWDG)。DL/WL驅動器帶DWDG0設置成 和記憶區塊ΜΒ0相鄰，DL/WL驅動器帶DWDG卜DWDGn - 1各自 設置於記憶區塊ΜΒ0〜MBn — 1之間之區域，DL/WL驅動器帶 DWDGn設置成和記憶區塊MBn — 1相鄰。 具體而言，各DL/WL驅動器帶DWDG依照反映列解碼器 100之列選擇結果及行解碼器2〇〇之行選擇結果之區塊選擇 信號DLBS<n - 1 : 〇>及數位線拉低信號DLDECn : 1 >變成活 化。此外，在以下，區塊選擇信號DLBS<n — 1 : 〇>係綜合 表示區塊選擇信號DLBS0〜DLBSn—1的。又，數位線拉低信 號DLDE〈n : 1 >係綜合表示數位線拉低信號dldEI〜DLDEn 的0
參照圖2，在本發明之實施例1之列選擇系電路，驅動 在各記憶區塊MB之第X列（X :自然數）之數位線之數位線驅 動裔DLDR0〜DLDRn(以下也總稱為數位線驅動器dldr)經由 數位線DL0<x>〜DLn — 1 <χ>串列的設置。各數位線驅動器 DLDR包括於各DL/WL驅動器帶DWDG。此外，數位線DL0<x〉
582034 五、發明說明（15) 之付號〈X >表不各§己憶區塊Μ B内之列數，在此，表示係第X 列。又，在以下，將數位線DL0〈x>〜DLn-l<x>也只表示為 數位線DL0〜DLn—1。也總稱為數位線dl。 又’列解碼器1 0 0按照寫啟動信號WE及列位址RA執行 列選擇，按照列選擇結果令第X列之列選擇線DLSEL<x〉活 化成「H」位準。此外，列選擇線DLSEL<x>也只稱為列選 擇線DLSEL。 又，數位線驅動器DLDR0〜DLDRn各自輸入區塊選擇信 號DLBS0〜DLBSn -1(以下也總稱為區塊選擇信號DLBS)及數 位線拉低信號DLDE卜DLDEn(以下也總稱為數位線拉低信號 DLDE)之控制信號。此外，區塊選擇信號DLBS0〜DLBSn—1 及數位線拉低信號DLDE卜DLDEn之符號之末尾之數字表示 係各自和數位線驅動器DLDR0〜DLDRn之符號之數字對應的 輸入之信號。例如，區塊選擇信號DLBS2表示係輸入數位 線驅動器DLDR2之信號。 起始之數位線驅動器DLDR0包括NAND電路ND0和P通道 型M0S電晶體PT0。NAND電路ND0輸入傳到列選擇線DLSEL之 信號和區塊選擇信號DLBS0後輸出NAND邏輯運算結果。p通 道型M0S電晶體PT0按照NAND電路ND0之輸出信號將電源電 壓VCC和數位線DL0在電氣上連接。 .因數位線驅動器DLDR0〜DLDRn-Ι之電路構造係一樣， 代表性的說明數位線驅動器DLDR1 ' 數位線驅動器DLDR1具有NAND電路ND1，輸出前段之數 位線DL0之電壓位準信號和區塊選擇信號DLBS1之NAND邏輯
2075-5399-PF(Nl).ptd 第20頁 582034 五、發明說明（16) 運算結果；及P通道型M0S電晶體PT1，按照NAND電路ND1之 輸出信號將電源電壓VCC和數位線DL1在電氣上連接。又， 還具有N通道型M0S電晶體NT1，按照數位線拉低信號DLDE1 之輸入將前段之數位線DL0拉低至接地電壓GND。關於其他 之數位線驅動器D L D R 2〜D L D R η — 1也一樣，不重複其詳細說 明。此外，Ρ通道型M0S電晶體ΡΤ0〜ΡΤη — 1也稱為各自將電 源電壓VCC和數位線驅動器DLDR0〜DLDRn — 1在電氣上連接 之驅動器電晶體。
末端之數位線驅動器DLDRn具有N通道型M0S電晶體 NTn，輸入數位線拉低信號DLDEn後將前段之記憶區塊MBn -1之數位線DLn - 1拉低至接地電壓GND。 在圖3表示按照各記憶區塊MB0〜MBn —1之選擇產生行 解碼器200之區塊選擇信號DLBS及數位線拉低信號dlde之 組合。區塊選擇信號DLBS及數位線拉低信號DLDE係控制數 位線和電源電壓VCC、接地電壓GND之間之連接之信號。具 體而言，響應係「Η」位準之區塊選擇信號dlBS後對應之 數位線和電源電壓VCC在電氣上連接。響應係「η」位準之 數位線拉低信號DLDE後前段之數位線和接地電壓GND在電 氣上連接。
舉例說明在行解碼器200選擇了記憶區塊MB1時資料寫 入電流流向數位線DL1之情況。 參照圖3及圖4，在至時刻11為止之備用時，因係資料 寫入指示信號之寫啟動信號WE及列位址R A都係「L」位 準’將和列解碼器1 〇〇連接之列選擇線DLSEL設為「L」位
582034 發明說明（17) 準。因此，在本階段未執行列選擇。又，將各區塊選擇信 號DLBS設為「L」位準。因此，各數位線驅動器dldr所含 之P通道型M0S電晶體PT0〜PTn — 1係不導通狀態。因各數位 線拉低信號DLDE係「Η」位準，各數位線驅動器dldr所含 之Ν通道型M0S電晶體ΝΤ1〜ΝΤη各自變成導通狀態，各數位 線DL和接地電壓GND(「L」位準）在電氣上連接。 在時刻11選擇了記憶區塊Μ B1之情況，行解碼器2 〇 〇將 £塊選擇#號1)1^80及DLBS1設為「Η」位準。又，區塊選 擇#號DLBS2〜DLBSn—1設為「L」位準。又，將數位線拉 低信號DLDE1設為「L」位準，將數位線拉低信號 DLDE2〜DLDEn設為「H」位準。 接著在時刻12 ’列解碼器1 〇 〇依照寫啟動信號^£及列 位址RA之列選擇結果令列選擇線DLSEL活化成「jj」位準。 因區塊選擇^號D L B S 0及D L B S1係「Η」位準，數位線d l 〇及 DL1變成活化，和電源電壓vcc在電氣上連接，被充電至 「Η」位準。 在此，因數位線拉低信號DLDE2係「H」位準，數位線 驅動器DLDR2所含之Ν通道型M0S電晶體ΝΤ2將數位線DL1拉 低至接地電壓GND。隨著，在數位線dli在電源電壓VCC和 接地電壓GND之間形成電流路徑，資料寫入電流流向數位 線DL1。即，在記憶區塊ΜΒ1可執行資料寫入。 此外，數位線拉低信號DLDE3〜I>LDEn全部係「Η」位 準’數位線DL2〜DLn-Ι全部和接地電壓(JND在電氣上連 接，被设為「L」位準。即，在本發明之實施例丨之構造，
2075-5399-PF(Nl).ptd 第22頁 582034 五、發明說明（18) —--- 將本來用以使資料寫入電流流動之數位線DL用作傳達 碼器1 00之列選擇結果之信號線。 因而’在各記憶區塊不配置位址解碼器，或者不將用 以傳達列選擇結果之列選擇線DLSEL3設為各記憶區塊MB共 同之配線，就可使資料寫入電流只流向和所選擇之記憶區' 塊對應之數位線DL。 ° ~ @ 利用這種構造，不僅防止位址解碼器之配置所引起面 積增大、藉著防止列選擇線配置所伴隨之配線層之增加避 免製程之複雜化，而且在分割了記憶體陣列尺寸大2MRAM 組件之情況也可使資料寫入所需之資料寫入電流充分流向 選擇磁性體記憶體單元。 此外，在上述，說明了包括按照NAND電路之邏輯運算 結果將電源電壓V C C和數位線D L在電氣上連接之p通道型 M0S電晶體及將接地電壓GND和數位線DL在電氣上連接之N 通道型電晶體之數位線驅動器DLDR之構造，但是在採用將 該電晶體之極性替換而且將N A N D電路置換為n 〇 R電路，令 區塊選擇信號DLBS及數位線拉低信號DLDE之輸入信號之電 壓位準之邏輯關係各自反轉之構造之情況也可一樣的執行 本發明之動作。此外，在此情況，列選擇線DLSEL依照 「L」位準變成活化。 實施例2 本發明之實施例2之目的在於奋各記憶區塊MB不共同 的設置列選擇線而令所分割之各記憶區塊MB所含之字元線 變成活化。
2075-5399-PF(Nl).ptd 第23頁 582034 五、發明說明（19) ' —-----— 參照圖5，在本發明之實施例2之列選擇系電路，驅動 在各記憶區塊MB之第X列（X :自然數）之數位線之數位字元 線驅動器DWDR0〜DWDRn(以下也只稱為數位字元線驅動器 DWDR)經由數位線DL0<x>〜DLn _1<χ>串列的設置。 數位字元線驅動器DWDR和數位線驅動器DLDR相比，在 還包括AND電路上不同。 具體而言，數位字元線驅動器DWDR〇和數位線驅動器 DLDR0相比，還包括AND電路AD〇，aND電路AD〇按照傳到列 選擇線DLSEL之信號及係資料讀出指示信號之讀信號之 輸入之AND邏輯運算結果令字元線變成活化。又，其他 之數位字元線驅動器DWDR卜DWDRn — 1各自之構造相同，代 表性的說明數位字元線驅動器DWDR 1。數位字元線驅動器 DWDR1和數位線驅動器dldri相比，還包括and電路AD1， AND電路AD1輸入傳到前段之記憶區塊MB0之數位線DL〇之信 號及係資料讀出指示信號之讀信號RD後，按照AND邏輯運 算結果令字元線WL1變成活化。 又’列解碼器1 0 0還輸入係資料讀出指示信號之讀信 號RD。 參照圖6，在資料讀出時在選擇了記憶區塊MB0〜MBn — 1之其中之一個之情況也將行解碼器2 0 0產生之各區塊選擇 信號DLBS及數位線拉低信號DLDE各自設為「Η」位準及 「L」位準。 · 舉例說明在資料讀出選擇了記憶區塊MB 1之情況。 參照圖6及圖7，在至時刻13為止之備用時，因係資料
2075-5399-PF(Nl).ptd 第24頁 582034 五、發明說明（20) " 讀出指不信號之讀信號心及列位址^都係「L」位準，將 和列解碼器100連接之列選擇線DLSEL設為「L」位準。因 =，本階段未執行列選擇。又，將各區塊選擇信號dlbs 汉為「L」位準。因此，各數位字元線驅動器⑽⑽所含之p 通道^MOS電晶體ΡΤ0〜PTn - 1係不導通狀態。此外，因係 資料頃出時’在資料寫入時輸入之寫啟動信號WE係「L」 位準各數位線拉低信號DLDE係「Η」位準，各數位線驅 動，DLDR所含之Ν通道型M〇s電晶體ΝΤ1〜ΝΤη各自變成導通 狀怨，各數位線DL和接地電壓GND(「L·」位準）在電氣上連 在時刻13選擇了記憶區塊mb 1之情況，行解碼器2 〇 〇將 區塊選擇信號DLBS0〜DLBSn-Ι設為Η位準。又，將數位線 拉低信號DLDE卜DLDEn設為「L」位準。 接著在時刻t4，列解碼器1 〇〇依照讀信號RD及列位址 RA之列選擇結果令列選擇線DLSEL活化成「η」位準。因區 塊選擇#號])LBS0〜DLBSn-Ι係「Η」位準，數位線dl〇〜DLn —1變成活化，和電源電壓VCC在電氣上連接，被充電至 「Η」位準。 在此，各數位字元線驅動器DWDR0〜DWDRn ~ 1所含之 AND電路AD0〜ADn —1按照傳到在電氣上各自連接之各數位 線DL之信號（「H」位準）及讀信號RD(「H」位準）之and邏 輯運算結果令字元線WL0〜WLn - 1變成活化（「η」位準）。 可執行在按照該全部之字元線WL之活化所選擇之記憶區塊 MB1之資料讀出。
582034 五、發明說明（21) 此外，數位線拉低信號DLDE卜DLDEn全部係「l」位 準，全部之數位線DL0〜DLn — 1用作傳達在資料讀出之列選 擇結果之信號線。 藉著採用這種構造，除了實施例1之效果以外，可防 止用以選擇在所分割之各記憶區塊配置之字元線WL之列選 擇線之配置所伴隨之配線層之增加，可避免製程之複雜 化0 實施例2之變形例
本發明之實施例2之變形例之目的在於降低在實施例2 所說明之在資料讀出時之耗電力。 參照圖8，本發明之實施例2之變形例之列選擇系電路 和圖5之本發明之實施例2之列選擇系電路相比，在將數位 子元線驅動器DWDR0〜DWDRn各自置換為數位字元線驅動器 DWDR#0〜DWDR#n (以下也總稱為數位字元線驅動器⑽⑽#)。 其他係一樣，不重複其詳細說明。此外，數位字元線驅動 器DWDRn和數位字元線驅動器DWDR#n之構造一樣。 參照圖9A，數位字元線驅動器DWDR#〇和在實施例2所 說明之數位字元線驅動器DWDR0相比，在還具有NA〇電路 NAD0及P通道型M0S電晶體PTT0上不同。
NAND電路NAD0輸入傳到列選擇線DLSEL之信號和讀信 唬RD後向P通道型M0S電晶體PTT0之閘極輸出NAND邏輯運算 結果。P通道型M0S電晶體PTT按照自‘NAND電路NAD〇輸入之 NAND邏輯運异結果變成活化，令電源電壓vcc和數位線_ 在電氣上連接。
582034 五、發明說明（22) 參照圖9B，數位字元線驅動器DWDR#k和在圖9A所說明 的相同，和數位字元線驅動器DWDRk相比，在還包括NAND 電路NADk及P通道型M0S電晶體PTTk上不同。即，在數位字 元線驅動器DWDR#k，NAND電路NADk按照傳到前段之記憶區 塊MB所含之數位線DLk — 1之信號和讀信號RD之NAND邏輯運 算結果將P通道型M0S電晶體PTTk活化後，令電源電壓VCC 和數位線DLk在電氣上連接。 在此，該P通道型M0S電晶體PTT0及PTTk和P通道型M0S 電晶體PT0及PTk相比，係電流驅動力小，即通道寬窄之電 晶體。 雖未圖示，在資料讀出時行解碼器2 0 0產生之區塊選 擇信號DLBS及數位線拉低信號DLDE全部設為「L」位準。 舉例說明在資料讀出寺選擇了記憶區塊MB 1之情況。 參照圖8及圖9A、9B，在輸入了讀信號RD(「H」位準） 之情況，列解碼器100令列選擇線DLSEL活化成「H」位 準。 在數位字元線驅動器DWDR#0，因傳到列選擇線DLSEL 之信號係「H」位準，讀信號RD也係「H」位準，AND電路 AD0令字元線WL0變成活化。此外，NAND電路NAD0響應傳到 列選擇線DLSEL之信號及讀信號RD之輸入，令p通道型M0S 電晶體ΡΤΤ0變成活化。按照p通道型m〇S電晶體ΡΤΤ0之活 化，向數位線DL0傳送傳到列選擇線j)LSEL之列選擇結果。 一樣的，數位字元線驅動器DWDR#1輸入傳到數位線 DL0之信號（「H」位準）及讀信號rd(「H」位準）後令字元
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五、發明說明（23) 線WL變成活化，而且P通道型M0S電晶體PTT1變成活化，向 數位線DL2傳送係「Η」位準之列選擇結果。以下，對於別 的數位字元線驅動器⑽也一樣，令對應之字元線乳變 成活化，而且向對應之數位線依次傳送列選擇結果。 此外，因區塊選擇信號DLBS全部係「l」位準，各數 位子元線驅動^IDWDR#k所含各NAND電路NDk之NAND邏輯運 算結果係「H」位準，各P通道型M0S電晶體pTk未活化。 本發明在構造上在各數位字元線驅動器DWDR#設置2個 將電源電壓V C C和數位線D L在電氣上連接之驅動電晶 體，在資料讀出時及資料寫入時選擇性的令各自°之驅動器 電晶體變成活化。因此，利用本發明之構造，藉著在資料 讀出時」替代驅動在資料寫入時供給所需之9資料寫入電 流之通道寬度寬之P通道型M〇s電晶體，而驅動通道 實施例3 本發明之實施例3說明各記憶區塊〇所含之數位 之=數和各記憶區塊㈣所含之字元線WL之條數不同之产 之構造。 』心I?况 元線ίί況舉例說明在各記憶區塊字元線WL分割成2條字 參，圖10，本發明之實施例3之*列選擇系 582034 五、發明說明（24) -----—·一 具體而言’上述之數位字元線驅動器DWDR〇DWDRni 中之2條數位字元線驅動器DWDR之間設置字元線驅動器 WLDR0〜WLDRn-Ι，使得分割字元線礼。此外，字元線驅動 器WLDR係字元線驅動器仉⑽㈧…⑺“—丨之總稱。 舉例說明在數位字元線驅動器DWDR〇 &DWDR1之間為分 割字元線所配置之字元線驅動器WLDR〇。 刀 參照圖11 ’字元線驅動器WLDR0包括AND電路ADD0。 AND電路ADD0輸入自數位線DL〇傳達之信號及讀信號RD後依 據AND邏輯運算結果令字元線^1變成活化。藉著使用這種 電路配置分割字元線，可簡單的令字元線之條數和數位 之條數不同。 ' ^利用本構造，可得到和實施例2 —樣之效果，而且藉 著使各字元線之配線長度更短，可縮短各字元線之上升時 間，可高速的讀出資料。 寸 本發明之實施例3也可應用於上述之實.施例2及其變形 例。 實施例4 本發明之實施例4和實施例2不同，其目的在於在資料 讀出時藉著只令所選擇之記憶區塊MB所含之字元線乳活化 令耗電力降低。 、 / 參照圖1 2，本發明之實施例4之列選擇系電路和圖5之 本發明之實施例2之列選擇系電路相，比，在將數位字元線 驅動器DWDR0〜DWDRn各自置換為數位字元線驅動器 DWDRIn上不同。其他係一樣，不重複其詳細說明°。此外，
582034 五、發明說明（25) 數位子元線驅動器DWDRn和DWDRIn之構造相同。 參照圖13A，數位字元線驅動器DWDRI0和數位字元線 驅動器DWDR0相比，在輸入電路ADO之信號不是讀信號 RD而是字區塊選擇信號WLBS〇上不同。即，字元線％[〇按照 字區塊選擇信號WDLBS0變成活化。 和上述一樣，參照圖13B，數位字元線驅動器DWDRIk 按照字區塊選擇信號WLBSk令字元線WL k變成活化。 此外’將字區塊選擇信號WLBS〇 &WLBSk總稱為字區塊 選擇信號WLBS。 參照圖1 4 ’在此表示行解碼器2 〇 〇按照各記憶區塊 MfO^MBn -1之選擇產生之區塊選擇信號DLBS、數位線拉低 信號DLDE以及字區塊選擇信號WLBS之組合。 舉例說明在選擇了記憶區塊MB 1時令字元線wu變活 化之情況。 參照圖1 4及圖1 5，在至時刻15為止之備用時，因係資 料讀出指示信號之讀信號RD及列位址“都係「L」位準，、 將和列解碼器100連接之列選擇線1)1^]£[設為「L」位準。 因此二在本階段未執行列選擇。又，將各區塊選擇信號 DLBS δ又為「L」位準。因此，各數位線驅動器DLDR所含之p 通道型M0S電晶體PT0~PTn—i係不導通狀態。此外，因係 貝料靖出時，在資料寫入時輸入之寫啟動信號WE係「乙」 位準。各數位線拉低信號DLDE係「位 動所含之N通道型M0S電晶體NT1〜NTn各自變二= 狀悲，各數位線DL和接地電壓GND(「L」位準）在電氣上連
582034 五、發明說明（26) ' " ----— 接。又，將各字區塊選擇信號…“設為「L」位準。 在時刻15選擇了圮憶區塊μ b 1之情況，行解碼器2 〇 〇將 區塊選擇k號〇1^80設為η位準。又，將區塊選擇信號 DLBS卜DLBSn-Ι設為「[」位準。將數位線拉 DLDE1〜DLDEn設為「L」位準。 · 接著在時刻t6，列解碼器100依照讀信號RD和列位址 RA之列選擇結果令列選擇線DLSEL活化成「η」位準。又， 子區塊選擇信號WLBS1變成「η」位準。因區塊選擇信號 DLBS〇係「Η」位準，數位線DL0變成活化，和電源電壓vcc 在電氣上連接，被充電至「Η」位準。 在此，各數位字元線驅動gDWDR1所含之AND電路AD1 按照傳到在電氣上連接之數位線DL〇之信號（「H」位準）及 子區塊選擇信號WLBS1 (「Η」位準）之AND邏輯運算έ士果八 字元線WU變成活化（「Η」位準）。 採用這種構造，藉著在資料讀出時只令所選擇之記憶 區塊MB所含之字元線變成活化，可令更降低耗電力。 實施例5 本發明之實施例5之目的在於在測試模式執行檢測數 位線等配線間之製程缺陷等之老化測試。 參照圖1 6 ’本發明之實施例5之列選擇系電路和圖2之 貫施例1之列選擇系電路相比，在將數位線驅動器儿別〇置 換為數位線驅動裔TDLDR上不同。即*，數位線驅動器τdldr 和數位線驅動器DLDR0相比，在還包括〇R電路OR〇上不同。 0R電路ORO輸入傳至列選擇線DLSEL之信號及測試模式
582034 五、發明說明（27) 啟動信號ME後向NAND電路ND0之輸入側之一方輸出其〇R邏 輯運算結果。 採用本構造，不管列解碼器丨0 〇之列選擇結果，藉著 輸入測試模式啟動信號TME可令數位線叽變成=化。3 參照圖17，在測試模式時，各區塊選擇信號DLBS及各 數位線拉低信號DLDE各自設為「η」位準及「L」位準。
參照圖1 7及圖1 8，在至時刻17為止之備用時，測試模 式啟動k號TME、寫啟動彳§號心以及列位址ra都設為「L」 位準。又，各區塊選擇信號DLBS係「L」位準。因此，各 數位線拉低信號DLDE係「H」位準，各數位線驅動器DLDR 所含之N通道型M0S電晶體NT〇〜NTn各自變成導通狀態，各 數位線DL和接地電壓GND( rL」位準）在電氣上連接。 在時刻17，輸入了在測試模式之測試模式啟動信號 Τ^Ε之^況，行解碼器2〇〇將區塊選擇信號虬“卜儿“卩 «又為「Η」位準。又，將數位線拉低信號設為 「L」位準。 > f測試模式時，按照測試模式啟動信號TME及區塊選 擇信號DLBS令數位線DL活化成r H」位準。即，在測試模
式’依據測試模式啟動信號TME之輸入，和列選擇結果無 關’配置於各列之全部之數位線DL變成活化。 因此，藉著採用這種構造，在各列，可一起進行數位 ，DL之配線和數位線DL以外之信號線等之配線間之製程缺 陷之檢測及和數位線DL連接之P通道型及N通道型M0S電晶 體之耐壓I]試。
582034 五、發明說明（28) 此外，在此，舉例表示在實施例1之列選擇系電路内 之數位線驅動器DLDR0還設置了 〇R電路帅〇之構造，但是對 於實施例2、3以及4也一樣的可應用。 實施例5之變形例 本發明之實施例5之變形例之目的在於檢測在各列所 配置之數位線DL間之製程缺陷。 參照圖1 9，在此，表示在本發明之實施例5之變形例 和第奇數列對應之數位線驅動器群。 本發明之實施例5之變形例之列選擇系電路和圖丨6之 實施例5之列選擇系電路相比，在將數位線驅動器T])ldr置 換為數位線驅動器TDLdr〇上不同。即數位線驅動器tdldr〇 在測試模式時，輸入測試模式啟動信號TME0D後變成活 化。即’和第奇數列對應之全部之數位線驅動器群變 化。 / 而和第偶數列對應之全部之數位線驅動器群如括弧内 所示’在將數位線驅動器T D L j) r置換為數位線驅動器 TDLDRE上不同。即數位線驅動器TDLDRE在測試模式時，輸 入測試模式啟動信號TMEEV後變成活化。即，和第偶數列 對應之全部之數位線驅動器群變成活化。 於是，藉著各自和第偶數個和第奇數個列各自對應的 輸入測試模式啟動信號TME0D及TMEEV之其中一方，可各自 向第偶數條數位線3及第奇數條數位4線獨立的施加廡力， 執行老化測試，可一起檢測在各列所配置之數位線~彼此間 之製程缺陷。
582034 五、發明說明（29) 此外，在此，舉例表示在實施例1之列選擇系電路内 之數位線驅動器DLDR0還設置了 0R電路〇R〇之構造，但是對 於實施例2、3以及4之構造也一樣的可適用。 實施例6 對於實施例1〜5之MR AM組件1，說明了在大容量記憶體 陣列，為了充分確保配置於各記憶區塊之各數位線之資料 寫入電流，而將數位線分割後在各數位線設置了驅動器之 構造。 在以下之實施例，說明在將記憶體陣列分割成複數記 憶區塊之構造在充分的確保資料寫入電流下共用數位線之 情況。 參照圖2 0，本發明之實施例6之MRAM組件1 0和圖1所示 之MRAM組件1相比，在將DL/WL驅動器帶DWDG0〜DWDGn置換 為驅動器帶DRB0〜DRBn上不同。又，按照經由反相器21之 寫啟動信號WE之反相信號/WE控制各驅動器帶DRB0〜DRBn — 1，按照經由反相器2 1及2 1 a之寫啟動信號WE控制最後段之 驅動器帶DRBn。又，列解碼器1〇〇響應輸入寫啟動信號WE 及讀啟動信號RE之OR電路29之OR邏輯運算結果後輸出列選 擇結果。關於其他之構造，因和在圖1 iMRAM組件1所說明 的一樣，不重複其說明。 參照圖2 1，在本發明之實施例6之列選擇系電路，將 數位線DL<x>配置成在各記憶區塊共用。第一段之驅動 器帶DRB0驅動泫共用之數位線dl<x>。又，利用各自和記 憶區塊ΜΒ0〜MBn - 1對應的配置之驅動器帶⑽別〜DRBn
2075-5399-PF(Nl).ptd 582034 發明說明 驅動在各記憶區塊MB之字元線WL。 驅動器帶DRB0包括反相器20、25、電晶體26以及NAND 電路24。 電晶體26配置於電源電壓VCC和數位線DL<x>之間，輸 入經由反相器20之列選擇信號DSL<x>之反相信號/dsL〈x> 後’將電源電壓VCC和數位線DL<x>在電氣上連接。NAND電 路24輸入經由反相器21之寫啟動信號WE之反相信號/WE和 數位線DL<x>之電壓信號後向反相器25輸出其NAND邏輯運 算結果。反相器25響應NAND電路24之輸出信號後令字元線 WL0<x>變成活化。此外，在此，例如電晶體26採用p通道 型MOS電晶體。 因驅動在對應之記憶區塊之字元線WL之驅動器帶 DRB1〜DRBn — 1之，構造相同，代表性的說明驅動器帶DRB1。 驅動器帶DRB1包括NAND電路30和反相器31。 NAND電路30輸入經由反相器21之寫啟動信號WE之反相 信號/WE和數位線DL<x>之電壓信號後向反相器31輸出其 NAND邏輯運算結果。反相器31響應NAND電路30之輸出信號 後令字元線WL 1 <x>變成活化。 驅動器帶DRBn包括電晶體40。電晶體40配置於數位線 DL<x〉和接地電壓GND之間，其閘極輸入經由反相器21及 21a之寫啟動信號WE。此外，在此，例如電晶體40採用N通 道型MOS電晶體。 * 使用圖22之時序圖說明本發明之實施例6之列選擇系 電路之動作。
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首先’ β兒明資料寫入。在資料寫入時在列解碼器丨〇 〇 輸)有效之列位址RA。接著，在時刻7〇，寫啟動信號WE變 成」位準。列解碼器100依照OR電路29之〇1?邏輯運算結 果（「「H」位準）和有效之列位aRA將列選擇信號DSL〈X〉設 為「Η」位準。隨著，將經由反相器2〇之列選擇信號 DSL<x>設為「L」位準。
Ik著’電晶體26變成導通，將電源電壓vcc和數位線 DL<X>之一端側在電氣上連接。又，驅動器帶DRBn所含之 電晶體40輸入經由反相器2〇及218之寫啟動信號WE(「H」 位準）後變成導通，將數位線DL<X>之另一端側和接地電壓 GND在電氣上連接。因而，供給數位線DL<x〉資料寫入電 流，執行資料寫入。 說明資料讀出。在係資料讀出時之時刻T1，將讀啟動 信號RE設為「H」位準。而，將寫啟動信號仳設為「L」位 準。因此，係終端電路之驅動器帶所含之電晶體w變 成不導通，數位線DL<x>之另一端側和接地電壓gnd變成在 電氣上不連接之狀態（也稱為斷路狀態）。 在時刻T1，在列解碼器100輸入了有效之列位址^之 情況，列解碼器1〇〇依照〇R電路29之〇R邏輯運算結果 (「H」位準）和有效之列位aRA將列選擇信號DSL<x>設為 「H」位準。隨著，將經由反相器2〇之列選擇信號DSUx> 之反相信號/DSL<x>設為「L」位準•因此，電晶體26變成 導通’將電源電壓VCC和數位線DL<x>之一端側在電氣上連 接。因而’數位線DL<x>之電壓位準因另一端側係斷路狀
582034 五、發明說明（32) 態而被設為「Η」位準。 NAND電路24輸入經由反相器21之寫啟動信號WE之反相 信號/WE(「H」位準）和數位線DL<X>之電壓位準（rjj」位 準）後將其NAND邏輯運算結果作為「L」位準輪出。響應 之，反相器25令字元線WL0<x>變成活化（「H」位準）。 依據本發明之實施例6之列選擇系電路之構造，藉著 在各記憶區塊共用數位線，可減少驅動數位線之電路數。 又’在資料讀出時使字元線WL變成活化時，藉著將在 資料寫入時用作電流線之數位線DL用作信號線，不必設置 指示字元線WL之活化之信號線。即，可抑制相當於信號線 之配線層數增加所伴隨之佈置之增加，可縮+MRAM組件之 面積。 此外，在此，說明了在將記憶體陣列分割成複數記憶 區塊之構造，將數位線DL用作指示字元線WL之活化之信號 線之方式，但是在不分割記憶體陣列之構造也可一樣的應 用。 實施例7 本發明之實施例7說明在資料讀出時減少耗電力之構 造。 參照圖2 3，本發明之實施例7之列選擇系電路和圖2 1 所示之實施例6之列選擇系電路相比，在將驅動器帶drb〇 置換為DRB#上不同。因其他係一樣、不重複其說明。 驅動器帶DRB#包括NAND電路22、23、24、反相器25以 及電晶體26、27。
2075-5399-PF(Nl).ptd 第37頁 582034 五、發明說明（33) NAND電路22輸入列選擇信號DSL<x>和經由反相器21之 寫啟動信號WE之反相信號/WE後將其NAND邏輯運算結果作 為讀出選擇信號DLR<x>輸出。電晶體27配置於電源電壓 VCC和數位線DL<x>之間，其閘極輸入讀出選擇信號 DLR<x>。NAND電路23輸入寫啟動信號WE和列選擇信號 DSL<x>後將其NAND邏輯運算結果作為寫入選擇信號dlW<x> 輸出。電晶體26配置於電源電壓VCC和數位線DL<x>之間， 其閘極輸入寫入選擇信號DLW<x>。驅動字元線社之NAND電 路2 4及反相器2 5因和圖2 1所示之連接關係一樣，不重複其 說明。此外，在此，例如電晶體26及27採用p通道型M〇s電 晶體。又’電晶體2 7係通道寬比電晶體2 6的窄，即電流驅 動力小之電晶體。 使用圖2 4之時序圖說明本發明之實施例7之列選擇系 電路之動作。 說明資料寫入。在資料寫入時在列解碼器丨〇 〇輸入有 效之列位址RA。接著，在時刻το，寫啟動信號WE變成 「Η」位準。列解碼器1 〇〇依照〇R電路29之⑽邏輯運算結果 (「H」位準）和有效之列位址^將列選擇信號DSL<x>設為 「H」位準。隨著，NAND電路23將係輸出信號之寫入選擇 信號DLW<x>設為「L」位準。另一方之NAND電路22將讀出 選擇信號DLR<x>設為「η」位準。因此，電晶體26變成導 電晶體27變成不導通。隨著，利用電晶體26將電源電 壓VCC和數位線DL<x>之一端側在電氣上連接。 又’係終端電路之驅動器帶DRBn響應寫啟動信號WE，
582034 五、發明說明（34) 使電晶體4 0變成導通’將數位線D L < X〉之另一端側和接地 電壓GND在電氣上連接。隨著，供給數位線DL<x>資料寫入 電流。 … 其次，說明資料讀出。在資料讀出時，將讀啟動信號 RE設為「H」位準。又，將寫啟動信號WE設為「L」位^ Γ 隨著，如上述所示，係終端電路之驅動器帶DRBn響應寫啟 動彳吕號W E ’將數位線D L没為斷路狀態。即，如上述所示， 將數位線用作信號線。在時刻T1，在列解碼器1 〇〇輸入了 有效之列位址RA之情況，列解碼器1 00依照OR電路29之OR 邏輯運算結果（「Η」位準）和有效之列位址R A將列選擇信 號DSL<x>設為「Η」位準。隨著，NAND電路22將讀出選擇 信號DLR〈x>設為「L」位準。因此，電晶體27變成導通， 將電源電壓VCC和數位線DL〈x>在電氣上連接。 第一段之驅動器帶DRB#所含之NAND電路24輸入寫啟動 信號WE之反相信號/WE和數位線DL<x>之電壓信號後向反相 器25輸出其NAND邏輯運算結果。反相器25將NAND電路24之 輸出信號反相後令字元線WL0<x>變成活化。 在此情況，NAND電路24之輸出信號變成「L」位準， 利用反相器25使字元線WL0<x>變成活化。又，照這樣各自 和各記憶區塊MB卜MBn —1對應的配置之驅動器帶DRB0〜 RBn—1令對應之字元線WLl<x〉〜WLn—1<χ>活化成「H」位 準。 * 照這樣做，切換在資料寫入時和資料讀出時驅動之驅 動器電晶體。即，在資料寫入時，使電流驅動力大之電晶
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五、 發明說明（35) 體2 6 變 成 導通，供給數位線 充分確保之資料寫入電流。 而 J 在 資 料讀出時，因數位 線DL不是用作電流線而是用作 信 號 線 J 使電流驅動力小之 驅動器電晶體27變成導通。 採 用 這種構造，藉著切 換在資料寫入時及資料讀出時 動 作 之 電 晶體，降低耗電力 ’整體上可降低裝置整體之耗 電 力 〇 實 施 例7之變形例1 參 昭 圖2 5，本發明之實 施例7之變形例1之列選擇系電 路 和 圖 23 所示之列選擇系電 路相比，在將驅動器帶DRB#置 換 為 驅 動 器帶DRB#a上不同£ > 驅 動 器帶DRB#a包括NAND電路23、24、反相器25、28 以 及 電 晶 體26 、 27 〇 驅 動 器帶01?8#3和驅動器帶〇1?8#相比，在電晶體27之 閘 極 輸 入 經由反相器2 8之列 選擇信號之反相信號D L E < X >而 不 是 NAND 電路之輸出信號上 不同。因其他係一樣，不重複 其 說 明 〇 使 用 圖2 6之時序圖說明 本發明之實施例7之變形例1之 列 選 擇 系 電路之動作。 首 先 ，說明資料寫入。 在 資 料寫入時在列解碼 器100輸入有效之列位址RA。 接 著 在 時刻T0，寫啟動信 號WE變成「Η」位準。列解碼 器 100依照0R電路29之OR邏輯運算結4果（「H」位準）和有效 之 列 位 址RA將列選擇信號DSL<X>設為「H」位準。在時刻 TO 1 寫 啟 動信號WE變成活化 而被設為「Η」位準時，NAND
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電路23使係其NAND邏輯運算結果之寫入選擇信號DLW<x>變 成活化而設為「L」位準。響應之，電晶體26將電源電壓 VCC和數位線DL<x>在電氣上連接。又，電晶體27輸入經由 反相器28之列選擇信號DSL<x>之反相信號DLE<X>(「L」位 準）而變成導通。因而，電晶體27將電源電壓vcc和數位線 DL<x>在電氣上連接。又，如上述所示，響應寫啟動信號 WE，電晶體40變成導通，將數位線DL<X>之另一端側和接 地電壓GND在電氣上連接。因此，在資料寫入時因2個驅動 器電晶體26及27都變成導通，可供給數位線儿以〉充分之 資料寫入電流。 其次，說明資料讀出。 在資料讀出時’在列解碼器1 〇 0輸入有效之列位址 RA。接著，在時刻T1，讀啟動信號re變成「η」位準。列 解碼器100依照OR電路29之0R邏輯運算結果（「η」位準）和 有效之列位址RA將列選擇信號DSL<x>設為「H」位準。 而，因寫啟動信號WE被設為「L」位準，將係NAND電路23 之輸出信號之寫入選擇信號DLW<x>設為「H」位準。而， 利用反相器2 8將列選擇信號D S L < X >之反相信號D L E < X >設為 「L」位準。 因此，在資料讀出時，只有電晶體2 7變成導通，令電 源電壓VCC和數位線DL<x>在電氣上連接。隨著，如上述所 示，NAND電路24、30等之輸出信號變成「L」位準，對應 之字元線WL變成活化。隨著，執行資料讀出。 依據本發明之實施例7之變形例1之列選擇系電路之構
2075-5399-PF(Nl).ptd 第41頁 582034 五、發明說明（37) 造，藉著在資料寫入時佶2 ^ σ 可供給數位線充分之資二個入電/曰體，變成導通’ 著只使電汽驅動*丨Ϊ寫電〜，在資料讀出時藉 ΐ;:;Γ之變形7 路和=2-7之ί發明之實施例7之變形例2之列選擇系電 洋圖23所不之列選擇系電路相比，在去 區塊MB對應之字元線WL之動 °憶 元線並使用共用之數位線： = = = =用字 列選圖說明本發明之實施例7之卿^ 說明資料寫入。在資料寫入時在列解碼器1〇〇輸入有 〜υ之歹’位址RA。接著’纟時刻Τ〇，寫啟動信號WE變成 H」位準。列解碼器1〇〇依照〇R電路29之卯邏輯運算結果 「/」位準）和有效之列位址KA將列選擇信號DSL<X>設為 「」位準。又，NAND電路23將寫入選擇信號DLW<x>設為 、」位準。因此，如上述所示，電晶體26變成導通，將 ^源電壓VCC和數位線DL<X>在電氣上連接，供給數位線 DL<x>資料寫入電流。
At又’字元線WL<X>係和數位線DL<x>在電氣上連接之狀 態，，其電位位準設為中間電位。因此，和字元線WL<x> 在電氣上連接之各記憶體單元[之電晶體不會變成導通， 不執行資料讀出。 * 其次’說明資料讀出。在列解碼器丨〇 〇輸入有效之列 位址RA。接著，在時刻T1，讀啟動信號RE變成「II」位 第42頁 2075-5399-PF(Nl).ptd
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準。列解碼器100依照OR電路29之OR邏輯運算結果（「Η」 位準）和有效之列位址RA將列選擇信號DSL<X>設為「Η」位 準。又’如上述所示，因寫啟動信號…變成「L」位準， 數位線之另一端側變成斷路狀態。即，數位線用作信號 線。NAND電路22響應列選擇信號dsl<x>(「η」位準）及寫 啟動#號WE之反相信號/we( rH」位準）。將讀出選擇信號 DLR<x>設為「L」位準。隨著，電晶體27變成導通，將電 源電壓VCC和數位線DL<x>在電氣上連接。因此，和數位線 在電氣上連接之字元線WL<x>變成活化，被設為rH」位 準。因而，向選擇記憶體單元執行資料讀出。 因此，如本發明之實施例7之變形例2之構造所示，藉 著使用配線令數位線和字元線直接在電氣上連接，還可^ 少驅動字元線之電路之零件數，可縮小佈置面積。 實施例8 在上述之實施例6、7以及其變形例，說明了減少驅動 數位線及字元線之電路之零件數之構造。 一在本發明之實施例8，說明對於MTj記憶體單元之各單 兀用以高效率的測試對於資料誤寫入之耐性之構造。在以 下將用以評價對於資料誤寫入之耐性之動作測試稱為干擾 測試。 參照圖29，本發明之實施例8之列選擇系電路包括 解碼器100、和圖20所示之驅動器帶MB〇置換之驅動各自 和記憶體單元列對應的設置之數位線DL<〇>〜DL<x>之 器帶TDRB以及驅動器帶DRBn。又，和愔 — ’ φ 11 人才口 6己Γ思體早兀行對應的
582034 五、發明說明（39) 配置位元線BL ’位元線電流控制電路4〇〇及410控制位元線 BL 〇 此外，驅動字元線WL之電路和在圖2 1所說明之構造相 同，在本實施例省略之。 驅動器帶TDRB包括各自和數位線dl〈0>〜DL<x>對應的 設置之驅動器單元DRU<0>〜DRU<x>(以下也總稱為驅動器單 元DRU) 〇 因各驅動器單元DRU<0>〜DRU<x>之構造相同，在此， 代表性的說明驅動器單元DRU<〇>。
驅動器單元DRU<0>包括NAND電路50、51和電晶體52、 53 ° 和寫啟動信號WE 運算結果。NAND電 信號TME後，向電 。電晶體52配置於 極輸入係NAND電路 體5 3配置於電源電 係NAND電路51之輸 例如電晶體52、53 採用電流驅動力比 施例8之列選擇系 號TME設為「L」位
NAND電路51輸入列選擇信號DSL<〇> 後’向電晶體53之閘極輸出其NAND邏輯 路50輸入寫啟動信號WE和測試模式啟動 晶體52之閘極輸出其NAND邏輯運算結果 電源電壓VCC和數位線dl<0>之間，其閘 50之輸出信號之控制信號DLT<〇>。電晶 壓V，和數位線DL<〇>之間，其閘極輸入 出信號之寫入選擇信號DLW<〇>。在此， 採用P通道型M0S電晶體。又，電晶體52 電晶體53的小之電晶體。
使用圖3 0之時序圖說明本發明之實 電路之資料寫入。 K 在一般動作時，將測試模式啟動信
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2在貝料寫入時，列解碼器1 0 0響應列位址r A之輸入後 =列選擇信號DSL<X>設為「H」位準。在時刻τ()，寫啟動 。號WE良成「Η」位準’驅動器單元DRU選擇性的變成活 ^例如，假设列選擇信號dSL<〇〉按照列位址ra變成 位準。於是，NAND電路51按照寫啟動信號仳及列選 ，k唬DSL<0>將寫入選擇信號儿以…設為「[」位準。隨 著’電晶體53變成導通，將電源電壓vcc和數位線DL<〇>在 電氣上連接。
> 又，最後段之驅動器帶DRBn如上述所示，依據寫啟動 k號WE將各數位線DL之另一端側和接地電壓qnd在電氣上 連接。藉此供給所選擇之數位線D L < 〇 >資料寫入電流。 其次說明測試模式。在時刻^，將測試模式啟動信號 TME設為「H」位準。又，寫啟動信號WE也設為「H」位 準。卩近著’例如在驅動器單元D R U < 0 >之N A N D電路5 0按照測 試模式啟動信號TME(「H」位準）及寫啟動信號「η」位 準）將控制#號D L T < 0 >設為「Η」位準。因而，電晶體5 2變 成導通，將電源電壓VCC和數位線DL<0>在電氣上連接。關 於其他之驅動器單元DRU也一樣，將電源電壓VCC和數位線 DL<x>在電氣上連接。
在此狀態，使用位元線電流控制電路4 〇 〇及41 〇供給選 擇位元線BL資料寫入電流。 在此，流向各數位線之正式之資料寫入電流，用和在 位元線流動之資料寫入電流之組合將相當於圖4 7所示之星 形特性線之外側區域之資料寫入磁場設為可作用於磁性隨
2075-5399-PF(Nl).ptd 第45頁 582034 五、發明說明（41) 道接面部MTJ之位準< 使得利用在測試模式 線流動之資料寫入電 之資料寫入磁場位於 於是，在干擾測 之中間的資料寫入電 記憶體單元資料之記 於資料誤寫入之耐性 強弱。 於是，干擾特性 將保持資料反轉。因 單元。 而’調整資料寫入電流I p t之位準， 之中間的資料寫入電流I p t和在位元 流之組合作用於磁性隧道接面部MTJ 星形特性線之内側區域。 試時，使理論上無法寫入資料之位準 流Ipt流動，藉著檢查是否更新gMTJ 憶資料’測試在各MTJ記憶體單元對 。即，測試記憶體單元之干擾特性之 弱之記憶體單元因上述之干擾測試而 而可檢測干擾特性弱之缺陷記憶體 利用本發明之實施例8之構造， 並列的流向同一行之記憶體單元， 單元之干擾測試，可縮縮短測試時 實施例8之變形例 因使資料寫入電流lpt 可執行在各MTJ記憶體 間。 路 源 參照圖3 1，本發明之實施例8之 和圖2 9所示之列選擇系電路相比， 電壓之供給之外部基座PD〇上不同 變形例之列選擇系電 在還包括接受外部電 時 數 樣 例如，驅動裔帶丁01^所含之驅動器 ，將接受可自外部調整之電壓之供^ ，在測言3 位線DL<x>在電氣上連接。關於其、他°部基座pD〇和 。 ，、他之驅動器單元也一 因此 依據本發明之實施例8之變形例之 列選擇系電
582034 五、發明說明（42) 路之構造，藉著在測試時自外部基座供給測試用之電源電 壓，可調整流向各數位線DL之資料寫入電流Ipt之電流 量。 隨著，藉著進行資料寫入電流I pt之微調，可執行精 度更高之干擾測試。 實施例9 在本發明之實施例9，說明也可應付高效率的測試數 位線DL及數位線DL間之配線缺陷之老化測試之電路構造。 參照圖3 2，本發明之實施例9之列選擇系電路包括列 解碼器100、和圖20所示之驅動器帶DRB0置換之驅動器帶 DRVB以及外部基座PD1、PD2。此外，去掉圖20所示之係終 端電路之驅動器帶D R Β η。此外，關於驅動字元線之驅動器 帶DRB1〜DRBn — 1，因構造和在圖21所所說明的相同，在 本實施例省略說明。 列解碼器1 00輸入列位址RA和寫啟動信號WE後向驅動 器帶DRVB輸出係列選擇結果之列選擇信號DSL。驅動器帶 DRVB按照來自列解碼器1 〇〇之列選擇結果藉著選擇性的將 數位線DL<0>〜DL<n>和電源電壓VCC在電氣上連接，供給資 料寫入電流。 '、°貝 驅動器帶DRVB包括反相器IV0〜IVn和電晶體TR0〜TRn。 電晶體TR0〜TRn各自和數位線DL<0>〜DL<n>對應的設於和電 源電壓VCC之間。電晶體TR0〜TRn之閘極經由反相器 IV0〜IVn輸入列選擇信號DSL<〇>〜DSL<n>之反相信號。 列解碼器100及配置於驅動器帶DRVB之各電路等和接
582034 五、發明說明（43) 文接地電壓GND之供給之共用之外部基座pD1在電氣上連 接。又，和接地電壓GND在電氣上連接之各數位線DL之另 一端側和外部基座PD2在電氣上連接。即，使用2個外部基 座獨立的供給和各數位線DL之另一端側在電氣上連接之接 地電壓GND及在別的電路使用之接地電壓gnd。 使用圖3 3之時序圖說明本發明之實施例9之列選擇系 電路之動作。 說明 > 料寫入。在此，代表性的說明選擇了數位線 DL<1 >之情況。 在資料寫入時，在時刻τ〇，列解碼器丨〇〇按照有效之 列位址RA之輸入及被設為「H」位準之寫啟動信號飩，將 係列選擇結果之列選擇信號DSL<1>設為「H」位準。列選 擇信號DSL<1>之經由反相器丨n之反相信號/dsl<i〉被設為 」，準:響應之，電晶體TR1將電源電壓和數位線 <>電氣上連接。又，在平常時， 電壓GND在電氣上連接。茲仏糾，人 接猎此供給所選擇之數位線DL<1>資 料冩入電流。 其次說明測試模式日本 —t 加甘产τ^ο社、、 飞守在測試時，在時刻Τ1，供給外 口 Ρ基座PD2替代接地電愿 电後GND之咼電壓之外部電源電壓。 又，在列解碼器1 0 0未輪人右4 ， π电里 DRVR^ ^ - 翱入有效之列位址RA，驅動器帶 1) K V β係非活化狀悲。因久叙 冰卹茸π ΡΠ9产干， 位線DL之另一端側都和共用之 外部基座PD2在電氣上遠垃 ,^
於入古雷厭 ^ 運接’自外部‘基座PD2對各數位線DL 拙—欠奴a綠々a μ 對數位線DL並列的輸入高電壓，可 執^丁各數位線之缺陷加请，目丨 刀迷測试（所謂的老化測試）。又，因
582034 五、發明說明（44) 可對數位線DL並列的輸入尚電壓，可高效率且縮短的執行 缺陷加速測試。 此外，本實施例9之基礎例之老化測試在後述之本實 施例9之變形例1及變形例2之構造也一樣的可應用。 實施例9之變形例1 參照圖3 4，本發明之實施例9之變形例1之列選擇系電 路和圖32所示之列選擇系電路相比，在將驅動器帶μ置 換為驅動器帶DRVB#上不同。
驅動器帶DRVB#包括N0R電路NR0〜NRn和電晶體 TR0〜TRn 。 電晶體TR0〜TRn各自之閘極接受N0R電路NR〇〜NRn各自 之輸出信號。 N0R電路NRx輸入對應之列選擇信號DSL<X>和測試模式 啟動信號TME後，將其N0R邏輯運算結果作為控制信號 /DSL#向電晶體TRx輸出。電晶體TRx按照控制信號/DSL#令 電源電壓VCC和對應之數位線dl<x>在電氣上連接。因關於 其他之N0R電路也一樣，不重複其說明。 使用圖3 5之時序圖說明本發明之實施例9之變形例1之 列選擇系電路之動作。
、 在一般動作時，將測試模式啟動信號TME設為「L」位 準。因此，各N0R電路在功能上作為將列選擇信號DS]L反相 之反相器。因此，關於資料寫入，因和上述之圖33之時序 圖一樣，不重複其說明。 在測試模式時，在時刻T丨將測試模式啟動信號71^£設
582034 五、發明說明（45) 為「H」位準。氅 ί5: Λ Γ I “ 控制信號/DSL#<0> 〜/ DSL#<n> 全 通1電/Λ準。響應之’電晶體TR0〜TRn並列的變成導 :電2壓VCC和各數位線DL<〇>〜DL〈n>在電氣上：導 f此情況，基座PD2設為斷路狀態。 測續=ΐ如用這種構造，在外部基座PD2受到測試裝置或 也ΐ::制而難供給外部基座外部電源電壓之情況， 化測Α丌！1仃測試。χ，因可對各數位線並列的執行老 化測试，可縮短測試時間。 Η丁不 # 〃10此外，本發明之實施例9之變形例1之老化測試在本實 靶例t之構造也可一樣的應用。 隹本貝 實施例9之變形例2 路釦Π3-6，本發明之實施例9之變形例2之列選擇系電 J 不之列選擇系電路相比，在將驅動器帶DRVB# j換為驅動器帶DRVBa上不同。又，在還設置了外部基座 、 PD4上不同。
本發明之實施例9之變形例2之目的在於在測試時獨立 的控制第偶數列之數位線和第奇數列之數位線。驅動器 DRVBa和驅動器帶DRVB#相比，在輸入和第偶數列對應之 N0R電路NR0、NR2、…之測試模式啟動信號及輸入和〜第奇 數列對應之N0R電路NR1、NR3、…之測試模式啟動信號各 自獨立上不同。具體而言，和第偶數列對應之N〇R電路 NR0、NR2、…輸入測試模式啟動信號TME一E。而，和第奇 數列對應之NOR電路NR1、NR3、…輸入測試模式啟動信號 TME —0。
582034 五、發明說明（46) 又，第偶數列之數位線DL<〇>、DL<2>、…之另一端側 和外部基座PD4在電氣上連接。而，和第奇數列對[應之數 位線DL<1>、DL<3>、…之另一端側和外部基座pD3在 上連接。 #电礼 使用圖37之時序圖說明本發明之實施例9 列選擇系電路之動作。 ι W之 關於資料寫入，因和在圖35所說明之實施例9之變形 例1 一樣，不重複其說明。 7 ，日月測試時。在時mi，將測試模式啟動信號—〇 21 η」位準。於是，響應之，將和驅動器帶DRVBa内之, 第可數列對應之N0R電路NR1、NR3、…之輸出信號設為 ▲」位準。隨著，和第奇數列對應之電晶體TIM、TR3、 變成導通’將第奇數列之數位線DL<1 >、dl〈3>、… t Π、電3VCC在電氣卢連接。又，將外部基座PD3設為斷 心、而，令在第奇數列和第偶數列之間產生電壓 是’可檢測數位線DL間之製程缺陷等。 實施例9之變形例3 心=圖38 ’本發明之實施例9之變形例3之列選擇系電 示之實施例9之變形例1之列選擇系電路相二 接批&带代外部基座PD2之連接控制電路DRCT上不同。連 接控制電路DRCT包括電晶體GT0〜GTn，久ό 4奴a a Ι)ϊ m / uin 各自和數位線
Dup〜DL<n>對應的設置，控制和接、地電壓gnd之 =接。在此，電晶體GT〇〜GTn例如採_通道型_電札 曰曰
582034 五、發明說明（47) - 各電晶體GT0〜GTn之閘極經由反相器60輸入測試模式 啟動信號TME之反相信號/TME。 使用圖3 9之時序圖說明本發明之實施例9之變形例3之 列選擇系電路之動作。 關於 > 料寫入，因和上述之實施例9之變形例1 一樣， 不重複其說明。 、在測試模式時，在時刻τ丨，將測試模式啟動信號71^^ 設為「Η」位準。響應之，驅動器帶DRVB#内所含之各電晶 體變成導通’將對應之數位線DL和電源電壓vcc在電氣上 連接。而，因測試模式啟動信號TME變成「η」位準，連接 控制電路DRCT輪入其反相信號後，將接地電壓GND和對應 之數位線DL之電氣連接設為不連接。 因而’可並列的將各數位線DL和電源電壓vcc在電氣 上連接後執行老化測試，可縮短測試時間。 利用本發明之實施例9之變形例3之列選擇系電路之構 造，不使用外部基座，可執行所謂的老化測試，在外部基 座數受限之裝置也可泛用。 實施例9之變形例4 參照圖4 0，本發明之實施例9之變形例4之列選擇系電 路和圖3 8之列選擇糸電路相比，在將連接控制電路d [ τ置 換為DRCTa上不同。 連接控制電路DRCTa包括電晶體GT。電晶體GT控制各 數位線D L和接地電壓G N D之電氣連接，經由反相器6 〇輸入 測試模式啟動信號TME之反相信號/TME。
582034 五、發明說明（48) 因資料寫入時及測試時之動作和上述的一樣，不重複 其說明。 藉著採用本構造，可將控制接地電壓GND和數位線DL 之連接之電晶體設為一個，可減少電路之零件數。 貫施例9之變形例5 參照圖4 1 ’本發明之實施例9之變形例5之列選擇系電 路和圖3 6所示之列選擇系電路相比，在設置和外部基座 PD3、PD4置換之連接控制電路DRCT#上不同。
連接控制電路DRCT#包括電晶體GT0〜GTn，各自和數位 線DL<0>〜DL<n>對應的設置，控制對應之數位線 壓GND之連接。 $ 和第偶數列之數位線DL<0>〜、DL<2>、…對應之電曰 體GTO、GT2、…之閘極經由反相器6〇輸入測試模。 曰曰 號TME —E之反相信號/m —E。而，和第奇數列之數^線動^ DL<1>〜、DL<3>、···對應之電晶體Gn、GT3、…之 由反相器6 1輸入測試模式啟動信號丁ME 〇 、’、 /ΊΜΕ：_0。 -仰 b 现 使用圖4 2之時序圖說明本發 列選擇系電路之動作
資料寫入’因和上述之實施例 不重複其說明。 u 1 其次說明測試時。在時刻T1，將測試模式啟勳 TME —0設為「Η」位進鄕@ 时* 式啟動^
電源電壓VCC在電氣ρ、鱼拉碎戈 默到之數位線I 你电虱上連接。隨者，在第偶數列
582034 五、發明說明（49) 列之數位線之間發生電壓差，可檢測數位線間之缺陷。 利用本發明之實施例9之變形例5之列選擇系電=之 造’不使用外部基座，可執行所謂的老化測試，在外部美 座數受限之裝置也可泛用。 土 實施例9之變形例6 參照圖43，本發明之實施例9之變形例6之列選擇系電 路和圖41所示之列選擇系電路相比，在將連接控制電路 DRCT#置換為連接控制電路DRCTa#上不同。連接控制電路 DRCTa#包括電晶體GTa和電晶體GTb。 電晶體GTa控制第奇數列之數位線之另一端側之各側 和接地電壓GND之間之電氣連接。電晶體GTb控制第偶數列 之數位線之另一端側和接地電壓GND之間之電氣連接。 ^ GTa經由反相器6 1輸入測試模式啟動信號TME—〇之反相 信號，控制第奇數列之數位線和接地電壓GND之間之連 接。^:GTb經由反相器62輸入測試模式啟動信號TMEji 反相信號’控制第偶數列之數位線和接地電壓_之間之 連接。 因關於一般之資料寫入時及測試模式時之動作係一 樣，不重複其說明。 ， 利用本發明之實施例9之變形例6之列選擇系電路之構 把，可比上述之實施例9之變形例5更減少零件數。 第54頁 2075-5399-PF(Nl).ptd 582034
組件之整體構造圖。 之各記憶區塊之兩側之 列 圖1係本發明之實施例1之MR AM 圖2係本發明之實施例1之配置 選擇系電路之概念圖。 係之ΓΛ表示區塊選擇信號及數位線拉低信號之對應關 之數位線之 圖4係使資料寫入電流流向選擇記憶區塊 情況之時序圖。 圖5係本發明之實施例2之〇〇組件所含列 之概念圖。 疋伴糸電路 係之ΐ6值係表表示區塊選擇信號及數位線拉低信號之對應關 圖7係在資料讀出選擇了記憶區塊之情況之時序圖。 圖8係本發明之實施例2之變形例之MRAM組件 "° 擇系電路之概念圖。 3幻k 圖9A、9B係數位字元線驅動器之電路構造圖。 圖1 0係本發明之實施例3 iMRAM組件 路之概念圖。 ， 3擇糸電 圖11係字元線驅動器之電路圖。 圖12係本發明之實施例4 iMRAM組件所含列 路之概念圖。 释糸電 圖ι3Α、13B係數位字元線驅動器之電路圖。 圖14係表示區塊選擇信號及數位線拉低 係之真值表。 U <對應關 圖1 5係令選擇記憶區塊ΜΒ之字元線活化之情況之時序
2075-5399-PF(Nl).ptd 第55頁 582034
圖1 6係本發明之實施例$ 組件所含列 路之概念圖。 干巾电 係之】^ ^表不區塊選擇信號及數位線拉低信號之對應關 圖1 8係在測試模式檢測製程缺陷之情況之各信號之 序圖。 圖1 9係本發明之實施例5之變形例之MRA 選擇系電路之概念圖。 干所3列 圖20係本發明之實施例6之肫“組件之整體構造圖。 圖21係本發明之實施例6之列選擇系電路之 圖22係本發明之實施例6之列選擇系電路之動= 序圖。 r 守 圖2 3係本發明之實施例7之列選擇系 圖2 4係本發明之實施例7之列選擇系 序圖。 7' 電路之概念圖。 電路之動作之時
圖2 5係本發明之實施例7之變形例i 概念圖。 之列選擇系電路之 圖2 6係本發明之實施例7之變形例j 動作之時序圖。 圖2 7係本發明之實施例7之變形例2 概念圖。 、 圖2 8係本發明之實施例7之變形例2 動作之時序圖。 之列選擇系電路之 之列選擇系電路之 之列選擇系電路之
582034 圖式簡單說明 圖2 9係本發明之實施例8之列選擇系 圖3 0係本發明之實施例8之列選擇系、带路之概念圖。 序圖。 ’、電路之動作之時 概念圖 圖3 1係本發明之實施例8之變形例之 圖。 』選擇系電 路之 圖3 2係本發明之實施例9之列選擇系電 圖3 3係本發明之實施例g之列選擇系之概心圖。 序圖。 ’、电略之動作之時 概念圖 圖34係本發明之實施例9之變形例1之列竖 m « 、释系 電路之 圖3 5係本發明之實施例9之變形例1之列 動作之時序圖。 、释糸 概念圖 電路之 圖36係本發明之實施例9之變形例2之列選擇系電 路之 圖3 7係本發明之實施例9之變形例2之列 動作之時序圖。 、释糸電路之 圖3 8係本發明之實施例9之變形例3之 概念圖。 、释糸電路之 圖39係本發明之實施例9之變形例3之列 動作之時序圖。 、释糸電路之 圖40係本發明之實施例9之變形例4之 概念圖。 4 夕】選擇糸電路之 圖41係本發明之實施例9之變形例5之列搜 概念圖。 力選擇糸電路之
2〇75-5399-PF(Nl).ptd 第57頁 582034 圖式簡單說明 圖42係本發明之實施例9之變形例5之列選擇系電路之 動作之時序圖。 圖43係本發明之實施例9之變形例6之列選擇系電路之 概念圖。 圖44係表示具有磁性隧道接面部之記憶體單元之構造 之概略圖。 圖45係說明自MTJ記憶體單元之資料讀出之概念圖。 圖46係說明對於MTJ記憶體單元之資料寫入動作之概 念圖。 圖4 7係說明在資料寫入時之資料寫入電流和隧道磁阻 元件之磁化方向之關係之概念圖。 圖48係將MTJ記憶體單元密集配置成行列狀之MRAM組 件1 0之整體構造圖。 圖49係在各DL/WL驅動器帶設置了列解碼器110之列選 擇系電路之概念圖。 符號說明 1、2、10-MRAM 組件、 1 0 0、11 0〜列解碼器、 2 0 0〜行解碼器、 3 0 0〜位元線選擇電路、 4 0 0、4 1 0〜位元線電流控制電路·、 5 0 0、5 0 1〜電流源、 6 0 0〜放大器。
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Claims (1)

  1. 582034 六、申請專利範圍 1 · 一種薄膜磁性體記憶裝置，包括複數磁性體記憶體 單元，配置成行列狀； 該複數磁性體記憶體單元沿著列方向分割成自第一段 至第N段之n ( N ··自然數）個記憶區塊，使得共用記憶體單 元歹U ; 在各該記憶區塊還包括： 複數數元線，各自和該記憶體單元列對應的設置，在 二貝料寫入時選擇性的使令向所選擇之磁性體記憶體單元產 生 > 料寫入磁場之資料寫入電流流動； 複數第一驅動器單元，各自和該複數數位線對應的設 置’各自控制對應之數位線之一端側和第一電壓之間之連 接；以及 複數第二驅動器單元，各自和該複數數位線對應的設 置各自控制該對應之數位線之另一端側和第二電壓之間 之連接； € — ί 2 2 =寫人時，和該第一段之記憶區塊對應之各該 目1在^赞裔早凡按照列選擇結果將對應之數位線之該一端 側和该第一電壓連接； 第I π在::斗寫入時，’包括該選擇磁性體記憶體單元之 $單元按:自然數）段之記憶區塊對應之各該第二驅動 記憶區塊之選擇結果將對應之數位線之 °哀另埏側和該第二電壓連接；* 憶區塊^ ^ ^人時，ΐ 1 ^ 2，和自該第2段至第1段之記 ^ w之各該第一驅動器單元按照前段之記憶區
    2075-5399-PF(Nl).ptd 第59頁 582034
    六、申請專利範圍 塊内之同一記憶體單元列之數位線之之電壓位準，將對應 之數位線之該一端側和該第一電壓連接； … 在該資料寫入時，若I 2 2，和自該第1段至第（〗_ j) 段之記憶區塊各自對應之各該第二驅動器單元按照該N個 元憶區塊之選擇結果使對應之數位線之該另一端側和該第 一電壓不連接。
    2 ·如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中’在該資料寫入時，和自該第（I +1 )段至第N段之記憶區 塊各自對應之各該第二驅動器單元將對應之數位線之另/ 端側和該第二電壓連接。 3 ·如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中’該第一電壓比該第二電壓高； 在各該記憶區塊： 各該第一驅動器單元包括p通道電場效應型電晶體’ 在違第一電壓和對應之數位線之一端側之間在電氣上連 接； 各該第二驅動器單元包括N通道電場效應型電晶體’ 在δ亥第二電壓和對應之數位線之另一端側之間在電氣上連 接。 4·如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中，该第二電壓比該第一電壓高； 在各該記憶區塊： >各該第一驅動器單元包括Ν通道電場效應型電晶體， 在°亥第一電壓和對應之數位線之一端側之間在電氣上連
    582034 六、申請專利範圍 接； 在兮f 4第—驅動$單元包括p通道電場效應型電晶體， 接=第一電壓和對應之數位線之另一端側之間在電氣上連 中，5少如申凊專利範圍第1項之薄獏磁性體記憶裝置，其 ’在該各記憶區塊還獨立的包括： 六Ϊ數字元線，I自和該記憶體單元列對應的設置，用 在貧料讀出時執行列選擇；及 f數字元線驅動器，各自和該複數字元線對應的設 置’各自用以令對應之字元線變成活化. 在該資料讀出時，在第1(1 :滿足之關係之自然 糾„又_之5己憶區塊包括被選為資料讀出對象之磁性體記憶 ，：义之情況’和第！段之記憶區塊對應之各該第一驅動 該列選擇結果將對應之數位線之一端側和該第 设置之各該第一驅動器單元按照前段之記憶區塊内^ g 記憶體單元列之數位線之電廢位準將對應之數位 側和該第一電壓連接； ^ —_ f該資料讀出時，和該第1段之記憶區塊對應之 子疋線驅動器按照該列選擇結果令對應之字元線 / 化，而且和自該第2段至第I段之記憶區塊對應之.$〜一 線驅動器按照前段之記憶區塊内之同一記憶體單元μ子元 位線之電壓位準令對應之字元線變成活化。 70列之數 6·如申請專利範圍第5項之薄膜磁性體記憶裝 乂置’其
    2075-5399-PF(Nl).ptd 第61頁 582034 六、申請專利範圍 中，和各該記憶區塊對應之各該第一驅動器單元還包括並 列的配置之第一及第二驅動器電晶體，用以各自連接對應 之數位線和該第一電壓； 在該資料寫入時，該第一電壓利用該第一驅動器電晶 體和該數位線連接； 在該資料讀出時，該第一電壓利用該第二驅動器電晶 體和該數位線連接； 該第一驅動器電晶體之電流驅動力比該第二驅動器電 晶體的大。 7. 如申請專利範圍第5項之薄膜磁性體記憶裝置，其 中，該複數字元線還包括複數分割字元線，各自將對應之 字元線分割； 該薄膜磁性體記憶裝置在該各記憶區塊還獨立的包括 複數分割字元線驅動器，各自和該複數分割字元線對應的 設置，各自用以令對應之分割字元線變成活化； 在該資料讀出時，各該分割字元線驅動器依照同一列 之數位線之之電壓位準令對應之分割字元線變成活化。 8. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中，在該各記憶區塊還獨立的包括： 複數字元線，各自和該記憶體單元列對應的設置，用 以在資料讀出時執行列選擇；及 複數字元線驅動器，各自和該複數字元線對應的設 置，各自用以令對應之字元線變成活化； 在該資料讀出時，在第1段之記憶區塊包括被選為資
    2075-5399-PF(Nl).ptd 第62頁 582034 六、申請專利範圍 料讀出對象之磁性體記憶體單元之情沉，和第"史 區塊對應之=元，驅動器按照該列選擇結果及記憶區塊 選擇結果使對應之子元線變成活化； 在第1(1 :滿足2 g I 之關係之自然數） 塊包括被選為資料讀出對象之磁性體# 〇 ° 和第1段之記憶區塊對應之各該第一驅 早—馆兄 選擇結果將對應之數位線之一端側和唁早70按…、该列 且和自該第 該第一驅動器單元按照前段之記憶區塊射應的設置之各 元列之數位線之電壓位準將對應之數位之同一記憶體單 一電壓連接； 、、、良之一端側和該第 和該第I段之記憶區塊對鹿之么兮 _ 前段之記憶區塊内之該同一記^隱體單% ^線驅動器按照 位準及該區塊選擇信號令對應之字元線變2數位線之電壓 9 ·如申請專利範圍第1項之薄膜磁性體'舌化 中，在測試時，在各該N個記憶區塊，各、名置’其 元將該對應之數位線和比該第二電壓高^第;驅動器單 氣上連接。 為弟一電壓在電 10.如申請專利範圍第i項之薄膜磁性 中’將各該N個記憶區塊之該複數第一驅動體？裝、置，其 和偶數列對應之第一組及和奇數列對應之第。二早凡/刀。彳成 屬於該第一組之驅動器單元各自按 二了二 該對應之數位線和比該第二電壓高之該第！；C 連接； 冤壓在電氣上
    2075-5399-PF(Nl).ptd 第63頁
    '申請專利範圍 屬 該對應 連接。 11 複 複 以使令 選為資 複 置，各 之連接 複 置，各 間之連 複 及 自按照第二測試信號將 之該第一電壓在電氣上 包括： 成行列狀； 單元列對應的設置，用 入電流選擇性的流向被 憶體單元； 該複數數位線對應的設 一端側和第一電壓之間 該複數數位線對應的設 另一端側和第二電壓之 單元列對應的設置；以 複數驅動部， 按照同一列之數位 化； 在資料寫入時， 將4對應之數位線之 驅動器單元將該對應 接； ~ 於該第二組之驅動器單元 之數位線和比該第二電壓高 •一種薄膜磁性體記憶裝置， 數磁性體記憶體單元，配 數數位線，|自和該記憔體 產生資料冑入磁*之資料寫 ::入對象之選擇磁性體f己 數第-驅動器單元，各自和 自用以控制對應之數位線之 ， 數第二驅動器單元，各 自用以控制對應之數位線之 4妾， 數字元線，各自和該記憶體 ^自和泫複數字元線對應的設置，各自 、之之電壓位準令對應之字元線變成活 士 j第一驅動器單元按照列選擇結果 一端側和該第_ Jr ^ ^ - ^ ^ ^ %壓連接，各該第一 之數位線之^ ^ &〈另7端側和該第二電壓連 在該資料讀出時 各垓第一驅動器單元按照列選擇結
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    1 3 · —種薄膜磁性體記憶裝置，包括： 複數磁性體記憶體單元，配置成行列狀； 斤複，數位線，各自和記憶體單元列對應的設置， 使第一資料寫入電流選擇性的流向被選為資料寫入 選擇磁性體記憶體單元； 、之 複數位元線’各自和記憶體單元行對應的設置，用以 使第二資料寫入電流選擇性的流向被選為該資料寫入 之磁性體記憶體單元；以及 、 複數電流供給電路，各自和該複數數位線對應的設 置，各自用以控制往對應之數位線之該第一資料寫入 之供給； ^ 在資料寫入時，各該電流供給電路按照列選擇結果供 給該對應之數位線該第一資料寫入電流； ’、 在測試時，各該電流供給電路供給比該資料寫入時小 之該第一資料寫入電流； * 在測試時該複數位元線之中之至少一條接受該第二資 料寫入電流之供給。 '
    2075-5399-PF(Nl).ptd 第65頁 582034 六、申請專利範圍 1 4 ·如申請專利範圍第1 3項之薄膜磁性體記憶裝置， 其中，各該電流供給電路包括： 第一驅動器電晶體，控制第一電壓和該對應之數1 立線 之一端側之間之連接； ' 第二驅動器電晶體，和該第一驅動器電晶體並列的酉己 置’控制該第一電壓和該對應之數位線之一端側之間之連 接，以及 第三驅動器電晶體，在該資料寫入時及該測試時連接 第二電壓和該對應之數位線之另一端側之間； 在該資料寫入時，該第一驅動器電晶體按照列選擇結 果連接該第一電壓和該對應之數位線之一端側； 在該測試時’該第二驅動器電晶體按照測試信號連接 該第一電壓和該對應之數位線之一端側； 該第二驅動器電晶體之電流驅動力比該第一驅動器電 晶體的小。 1 5. —種薄膜磁性體記憶裝置，包括·· 複數磁性體記憶體單元，配置成行列狀； 複數數彳立、線’各自和該記憶體單元列對應的設置，用 以使令產生貢料寫入磁場之資料寫入電流選擇性的流向被 選為資料寫入對象之選擇磁性體記憶體單元； 複數驅動器單元，各自和該複數數位線對應的設置， 用以按照列選擇結果控制對應之數位線之一端侧和第一電 壓之間之連接； 第一外部基座，和各該數位線之另一端側在電氣上連
    六、申請專利範圍 接；以及 和該複數數位線以外之内部電路Λ 電壓之供給； 為第一外部基座和該第二電壓連接； 一外部基座之連接狀態和該一般動作 第二外部基座 氣上連接，接受第 在一般動作時 在測試時之該 時不同。 16.—種薄膜磁性體 複數磁性體記憶體單_思裝置’。括. 複數數位線，各自$ ^ ’配置成行列狀； 以使令產生資料寫入磁二亥:己：體皁凡列對應的設置，用 選為資料寫入對象之撰^貝料寫入電流選擇性的流向被 複數驅動器單it，早疋， 各自在資料寫入時按昭列該複數數位線對應的設置， 岸之數位蠄夕 山…、丨選擇結果變成活化，用以控制對 電壓之連接； 控制5亥複數數位線之另一端側和第二 -端側和第動：°亥連接控制電路將該複數數位線之另 鳊側和第一電壓在電氣上連接； 位線之二：2 t f驅動裔單几按照測試信號將該對應之數 制1 % 口 $第—電壓連接，該連接控制電路響應該 ^式^使錢數數位線之另_端側和㈣二電壓不連 接0
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