DE10304453A1

DE10304453A1 - Magnetische Dünnfilmspeichervorrichtung

Info

Publication number: DE10304453A1
Application number: DE10304453A
Authority: DE
Inventors: Takaharu Tsuji
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-04
Filing date: 2003-02-04
Publication date: 2003-08-21
Also published as: KR100560135B1; TW582034B; US6747910B2; US20030147274A1; JP4208507B2; KR20030066438A; US6925029B2; US20040218452A1; TW200303021A; JP2003297070A; CN1293569C; CN1437199A

Abstract

Jeder von N Speicherblöcken (MB) einer ersten bis einer Nten Stufe enthält eine Mehrzahl von ersten und zweiten Treibereinheiten (ND, PT, NT). Die Mehrzahl von ersten und zweiten Treibereinheiten ist jeweils entsprechend einem Ende und einem anderen Ende einer Mehrzahl von Digitleitungen (DL) vorgesehen, die in jedem Speicherblock (MB) enthalten ist. Jede der ersten Treibereinheiten (ND, PT) in Speicherblöcken vor einem ausgewählten Speicherblock verbindet eine entsprechende Digitleitung (DL) mit einer ersten Spannung (VCC) gemäß einem Spannungspegel auf einer Digitleitung (DL) der gleichen Zeile in einem Speicherblock (MB) einer vorhergehenden Stufe. Eine zweite Treibereinheit (NT) in dem ausgewählten Speicherblock (MB) verbindet eine entsprechende Digitleitung mit einer zweiten Spannung (GND) zum Liefern eines Datenschreibstomes (Ipt). Mit anderen Worten, Digitleitungen (DL) in den Speicherblöcken (MB) vor dem ausgewählten Speicherblock (MB) werden nicht als Stromleitungen sondern als Signalleitungen benutzt.

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine magnetische Dünnfilmspeichervorrichtung. Insbesondere bezieht sich die vorliegende Erfindung auf einen Direktzugriffsspeicher (RAM) mit Speicherzellen mit einem Magnettunnelübergang (MTJ).
Eine MRAM-(magnetische Direktzugriffsspeichervorrichtung)Vorrichtung hat die Aufmerksamkeit als Speichervorrichtung gewonnen, die eine nichtflüchtige Datenspeicherung bei niedrigem Stromverbrauch durchführen kann. Die MRAM-Vorrichtung ist eine Speichervorrichtung, die eine nichtflüchtige Datenspeicherung unter Benutzung einer Mehrzahl von Dünnfilmmagnetelementen durchführen kann, die in einer integrierten Halbleiterschaltung gebildet sind, und die auch direkt auf jedes Dünnfilmmagnetelement zugreifen kann.
Insbesondere zeigen kürzliche Ankündigungen, dass die Benutzung von tunnelnden Magnetwiderstandselementen (d. h. Dünnfilmmagnetelemente mit einem Magnettunnelübergang (MTJ)) in Speicherzellen deutlich die Leistung der MRAM-Vorrichtung verbessert. Die MRAM-Vorrichtung mit Speicherzellen mit einem Magnettunnelübergang ist in technischen Dokumenten offenbart wie "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in Each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", TSSCC Digest of Technical Papers, TA7.3, Februar 2000 und "A 256 Gkb 3.0 V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Dicest of Technical Papers, TA7.6, Februar 2001.
Fig. 44 zeigt schematisch den Aufbau einer Speicherzelle mit einem Magnettunnelübergang (hier im folgenden einfach als eine "MTJ-Speicherzelle" genannt).
Es wird Bezug genommen auf Fig. 44, die MTJ-Speicherzelle enthält ein Tunnelmagnetwiderstandselement TMR mit einem elektrischen Widerstand, der gemäß dem Datenspeicherpegel variiert, und ein Zugriffselement ATR zum Bilden eines Pfades eines Lesestromes Is, der durch das Tunnelmagnetwiderstandselement TMR bei der Datenlesetätigkeit fließt. Da typischerweise ein Feldeffekttransistor als Zugriffstransistor ATR benutzt wird, wird das Zugriffselement ATR hier im folgenden manchmal als ein Zugriffstransistor ATR genannt. Der Zugriffstransistor ATR ist in Reihe mit dem Tunnelmagnetwiderstandselement TMR geschaltet.
Eine Digitleitung (digit-line-Zifferleitung) DL für eine Datenschreibtätigkeit, eine Wortleitung WL für eine Datenlesetätigkeit und eine Bitleitung BL sind für die MTJ-Speicherzelle vorgesehen. Die Bitleitung BL ist eine Datenleitung zum Übertragen eines elektrischen Signales entsprechend dem Speicherdatenpegel bei der Datenlese- und Schreibtätigkeit.
Fig. 45 ist eine konzeptuelles Bild, das die Datenlesetätigkeit aus der MTJ-Speicherzelle darstellt.
Es wird Bezug genommen auf Fig. 45, das Tunnelmagnetwiderstandselement TMR weist eine ferromagnetische Materialschicht FL mit einer festen Magnetisierungsrichtung (hier im folgenden manchmal einfach als "feste Magnetschicht" bezeichnet) und eine ferromagnetische Materialschicht VL, die in der Richtung gemäß einem externen Magnetfeld magnetisiert ist (hier im folgenden manchmal einfach als "freie Magnetschicht" bezeichnet) auf. Eine Tunnelbarriere (Tunnelfilm) TB aus einem Isolatorfilm ist zwischen der festen Magnetschicht FL und der freien Magnetschicht VL eingefügt. Die freie Magnetschicht VL wird entweder in die gleiche (parallele) Richtung oder in die entgegengesetzte (antiparallele) Richtung zu der festen Magnetschicht FL gemäß dem Schreibdatenpegel magnetisiert. Die feste Magnetschicht FL, die Tunnelbarriere TB und die freie Magnetschicht VL bilden einen Magnettunnelübergang.
Bei der Datenlesetätigkeit wird der Zugriffstransistor ATR als Reaktion auf die Aktivierung der Wortleitung eingeschaltet, und das Tunnelmagnetwiderstandselement TMR wird zwischen die Bitleitung BL und eine Massespannung GND geschaltet. Als Resultat wird eine Vorspannung gemäß der Bitleitungsspannung über das Tunnelmagnetwiderstandselement TMR angelegt, und ein Tunnelstrom wird an den Tunnelfilm geliefert. Die Benutzung solch eines Tunnelstromes ermöglicht es einem Lesestrom, dass er zu einem Strompfad geliefert wird, der durch die Bitleitung BL, das Tunnelmagnetwiderstandselement TMR, den Zugriffstransistor ATR und die Massespannung GND bei der Datenlesetätigkeit gebildet wird.
Der elektrische Widerstand des Tunnelmagnetwiderstandselementes TMR variiert gemäß der Beziehung der Magnetisierungsrichtung zwischen der festen Magnetschicht FL und der freien Magnetschicht VL. Genauer, das Tunnelmagnetwiderstandselement TMR weist einen minimalen elektrischen Widerstandswert Rmin auf, wenn die feste Magnetschicht FL und die freie Magnetschicht VL parallele Magnetisierungsrichtungen aufweisen, und sie weist einen maximalen elektrischen Widerstandswert Rmax auf, wenn sie entgegengesetzte (antiparallele) Magnetisierungsrichtungen aufweisen.
Wenn angenommen wird, dass die freie Magnetschicht VL in die Richtung gemäß dem Speicherdatenpegel magnetisiert ist, variiert eine Spannungsänderung, die durch den Lesestrom Is an dem Tunnelmagnetwiderstandselement TMR verursacht wird, in Abhängigkeit von dem Datenspeicherpegel. Zum Beispiel kann durch Liefern des Lesestromes Is an das Tunnelmagnetwiderstandselement TMR nach dem Vorladen der Bitleitung BL auf eine vorgeschriebene Spannung der Speicherwert in der MTJ-Speicherzelle durch Lesen einer Spannung auf der Bitleitung BL gelesen werden.
Fig. 46 ist ein Bild, das eine Datenschreibtätigkeit in die MTJ-Speicherzelle darstellt.
Es wird Bezug genommen auf Fig. 46, bei der Datenschreibtätigkeit ist die Wortleitung WL inaktiv, und der Zugriffstransistor ATR ist ausgeschaltet. In diesem Zustand wird ein Datenschreibstrom an die Digitleitung DL und die Bitleitung BL zum Magnetisieren der freien Magnetschicht VL in der Richtung gemäß dem Schreibwert angelegt.
Fig. 47 ist ein Bild, das die Beziehung zwischen dem Datenschreibstrom und der Magnetisierungsrichtung des Tunnelmagnetwiderstandselementes bei der Datenschreibtätigkeit darstellt.
Es wird Bezug genommen auf Fig. 47, die Abszisse H(EA) bezeichnet ein Magnetfeld, das an die freie Magnetschicht VL des Tunnelmagnetwiderstandselementes TMR in der Richtung der leichten Achse (EA) (Achse der leichten Magnetisierung - easy axis) angelegt ist. Die Ordinate H(HA) bezeichnet ein Magnetfeld, das an die freie Magnetschicht VL in der Richtung der harten Achse (HA) (Achse der schweren/harten Magnetisierung - hard axis) angelegt ist. Das Magnetfeld H(EA) entspricht einem von zwei Magnetfeldern, die durch Ströme erzeugt werden, die durch die Bitleitung BL und die Digitleitung DL fließen, und das Magnetfeld H(HA) entspricht dem anderen Magnetfeld.
In der MTJ-Speicherzelle ist die feste Magnetschicht FL in der festen Richtung entlang der leichten Achse der freien Magnetschicht VL magnetisiert. Die freie Magnetschicht VL ist entweder in der Richtung parallel oder antiparallel (entgegengesetzt) zu der der festen Magnetschicht FL entlang der leichten Achse gemäß dem Speicherdatenpegel ("1" und "0") magnetisiert. Die MTJ-Speicherzelle kann somit einen 1-Bit-Wert ("1" und "0") durch Benutzen der zwei Magnetisierungsrichtungen in der freien Magnetschicht VL speichern.
Die Magnetisierungsrichtung der freien Magnetschicht VL ist überschreibbar nur, wenn die Summe der angelegten Magnetfelder H(EA), H(HA) den Bereich außerhalb der charakteristischen Sternlinie erreicht, die in der Fig. 47 gezeigt ist. Mit andern Worten, die Magnetisierungsrichtung der freien Magnetschicht VL ändert sich nicht, wenn ein angelegtes Datenschreibmagnetfeld dem Bereich innerhalb der charakteristischen Sternlinie entspricht.
Wie durch die charakteristische Sternlinie gezeigt ist, ermöglicht das Anlegen eines Magnetfeldes der Richtung der harten Achse an die freie Magnetschicht VL eine Verringerung des Magnetisierungsschwellenwertes, der zum Ändern der Magnetisierungsrichtung entlang der leichten Achse benötigt wird.
Wenn der Betriebspunkt der Datenschreibtätigkeit ausgelegt ist wie in dem Beispiel von Fig. 47, ist ein Datenschreibmagnetfeld der Richtung der leichten Achse so ausgelegt, dass es die Stärke H_WR in der MTJ-Speicherzelle aufweist, die zu beschreiben ist. Mit andern Worten, der an die Bitleitung BL oder die Digitleitung DL anzulegende Datenschreibstrom ist so ausgelegt, dass er ein Datenschreibmagnetfeld H_WR erzeugt. Allgemein ist das Datenschreibmagnetfeld H_WR durch die Summe eines Schaltmagnetfeldes H_SW, das zum Schalten der Magnetisierungsrichtung notwendig ist, und einen Sicherheitsabstand ΔH definiert. Das Datenschreibmagnetfeld H_WR ist somit durch H_WR = H_SW + ΔH definiert.
Zum Überschreiben der Speicherdaten der MTJ-Speicherzelle, das heißt der Magnetisierungsrichtung des Tunnelmagnetwiderstandselementes TMR, muss ein Datenschreibstrom von mindestens einem vorgeschriebenen Pegel sowohl an die Digitleitung DL als auch an die Bitleitung BL angelegt werden, die freie Magnetschicht VL in dem Tunnelmagnetwiderstandselement TMR wird somit in die Richtung parallel oder entgegengesetzt (antiparallel) zu der der festen Magnetschicht FL gemäß der Richtung des Datenschreibmagnetfeldes entlang der leichten Achse (EA) angelegt. Die in das Tunnelmagnetwiderstandselement TMR geschriebene Magnetisierungsrichtung, d. h. der Speicherwert der MTJ- Speicherzelle, wird auf nichtflüchtige Weise gehalten, bis eine andere Datenschreibtätigkeit ausgeführt wird.
Der elektrische Widerstand des Tunnelmagnetwiderstandselementes TMR variiert somit gemäß der Magnetisierungsrichtung, die durch ein angelegtes Datenschreibmagnetfeld überschreibbar ist. Daher kann eine nichtflüchtige Datenspeicherung durchgeführt werden durch Korrelieren der elektrischen Widerstandswerte Rmax, Rmin des Tunnelmagnetwiderstandselementes TMR mit den Speicherdatenpegeln ("1" und "0").
Fig. 48 zeigt den Gesamtaufbau einer MRAM-Vorrichtung 10, die MTJ-Speicherzellen MC, die in einer Matrix angeordnet sind, integriert.
Es wird Bezug genommen auf Fig. 48, die MRAM-Vorrichtung 10 weist N Speicherblöcke MB0 bis MBn-1 auf (wobei n eine natürliche Zahl ist). Hier im folgenden werden die Speicherblöcke MB0 bis MBn-1 manchmal allgemein als Speicherblöcke MB bezeichnet.
Jeder Speicherblock MB enthält Wortleitungen WL und Digitleitungen DL, die entsprechend den Speicherzellenzeilen vorgesehen sind, und Bitleitungen BL, die entsprechend der Speicherzellenspalten vorgesehen sind.
In dem Fall eines Speicherfeldes großer Kapazität ist ein Speicherfeld, das MTJ-Speicherzellen MC enthält, die in einer Matrix angeordnet sind, allgemein in eine Mehrzahl von Speicherblöcken gemäß den Funktionen und Anwendungen unterteilt.
In dem Fall, in dem ein Speicherfeld in eine Mehrzahl von Speicherblöcken unterteilt ist, muß ein DL/WL-Treiberband zum Treiben einer Digitleitung und ähnliches für jeden Speicherblock MB vorgesehen werden. Weiterhin muss ein Zeilendecoder 110 für jedes DL/WL-Treiberband zum Steuern des entsprechenden DL/WL-Treiberbandes vorgesehen werden.
Fig. 49 ist ein Bild einer Zeilenauswahlschaltungsanordnung mit einem Zeilendecoder 110 für jedes DL/WL-Treiberband.
Die Speicherblöcke MB0, MB1 werden hier beispielhaft beschrieben. Da die anderen Speicherblöcke MB2 bis MBn-1 den gleichen Aufbau wie der der Speicherblöcke MB0, MB1 aufweisen, wird die Beschreibung davon nicht wiederholt.
Es wird Bezug genommen auf Fig. 49, DL/WL-Treiberbänder DWG0, DWG1 entsprechend den Speicherblöcken MB0, MB1 enthalten jeweils Zeilenleitungstreiber DLD0, DLD1 zum Steuern der Lieferung eines Datenschreibstromes an jede Digitleitung DL. Der Zeilendecoder 110 ist für jeden Speicherblock MB vorgesehen.
Der Zeilendecoder 110 gibt ein Signal aus, das das Zeilenauswahlresultat anzeigt, auf der Grundlage einer Zeilenadresse RA und eines Schreibfreigabesignales WE. Eine Digitleitung DL in dem Speicherblock MB0 wird selektiv als Reaktion auf das Ausgangssignal eines entsprechenden Zeilendecoders 110 und eines Blockauswahlsignales DLBS0 aktiviert. Das Blockauswahlsignal DLBS0 ist ein Signal zum Auswählen des Speicherblockes MB0. Ähnlich wird eine Digitleitung DL in dem Speicherblock MB1 selektiv als Reaktion auf das Ausgangssignal eines entsprechenden Zeilendecoders 110 und eines Blockauswahlsignales DLBS1 aktiviert.
Bei dem obigen Aufbau muss der Zeilendecoder 110 für jedes DL/WL-Treiberband vorgesehen werden. Daher benötigt der obige Aufbau die Fläche für die Zeilendecoder, wodurch die Gesamtfläche der MRAM-Vorrichtung vergrößert wird.
Wie oben beschrieben wurde, wird die Datenschreibtätigkeit von der MTJ-Speicherzelle MC gemäß zwei Magnetfeldern durchgeführt, die durch Ströme erzeugt werden, die durch die Bitleitung BL und die Digitleitung DL fließen. Mit anderen Worten, zum Schreiben von Daten in eine ausgewählte Speicherzelle wird ein Strom an eine ausgewählte Digitleitung DL und eine ausgewählte Bitleitung BL geliefert. In diesem Fall wird ein Leckmagnetfeld an eine Digitleitung benachbart zu der ausgewählten Digitleitung DL angelegt. Theoretisch wird ein Magnetfeld entsprechend dem Bereich innerhalb der charakteristischen Sternlinie in Fig. 47 an eine benachbarte Speicherzelle entsprechend der benachbarten Digitleitung und der ausgewählten Bitleitung BL angelegt. Daher wird eine normale Speicherzelle mit starken Störungscharakteristiken keinem fehlerhaften Schreiben unterworfen, aber eine Speicherzelle mit schwachen Störungscharakteristiken kann möglicherweise einem fehlerhaften Schreiben unterworfen werden. Es ist daher notwendig, defekte Speicherzellen mit schwachen Störungscharakteristiken vorher zu entfernen.
Zum Entfernen solcher defekter Speicherzellen müssen die Speicherzellen durch Liefern eines Stromes an die Digitleitungen eine nach dem anderen getestet werden. Hier im folgenden wird solch ein Betriebstest zum Auswerten von antifehlerhaftem Schreiben als ein "Störungstest" bezeichnet. Es dauert eine lange Zeit, den Störungstest durchzuführen.
Wie oben beschrieben wurde, sind Digitleitungen DL entsprechend den Speicherzellenzeilen vorgesehen. Der Leitungsabstand der Digitleitung DL ist ungefähr der gleiche wie der Entwurfsabstand der Speicherzellen. Mit der Verringerung der Speicherzellengröße wird der Leitungsabstand der Digitleitungen DL verringert. Dieses verursacht eine Verringerung in der Herstellungsausbeute und Zuverlässigkeit aufgrund von Defekten zwischen Digitleitungen DL. Folglich wird ein Einbrenntest von Digitleitungen DL benötigt. Da jedoch die Digitleitungen DL Stromleitungen sind, kann keine ausreichende Spannungsdifferenz zwischen jede der Digitleitungen DL und zwischen Digitleitungen DL und Signalleitungen und zwischen Digitleitungen DL und Kontakten anderer Verdrahtungsschichten und ähnlichem vorgesehen werden. Als Resultat kann der Einbrenntest nicht auf befriedigende Weise durchgeführt werden, selbst wenn eine Spannung zum Treiben einer Digitleitung verstärkt wird.
Es ist daher Aufgabe der vorliegenden Erfindung, eine magnetische Dünnfilmspeichervorrichtung vorzusehen, die die Verringerung der Fläche eines Schaltungsbandes ermöglicht, das für jeden Speicherblock vorgesehen ist, zum Treiben einer Signalleitung und ähnlichem in dem Fall, in dem ein Speicherfeld in eine Mehrzahl von Speicherblöcken unterteilt ist, die die Verringerung der Zeit ermöglicht, die für einen Störungstest zum Entfernen defekter Speicherzellen mit schwachen Störungscharakteristiken ermöglicht und die einen Einbrenntest von Digitleitungen, die als Stromleitungen dienen, auf befriedigende Weise ermöglicht.
Diese Aufgabe wird gelöst durch eine magnetische Dünnfilmspeichervorrichtung nach Anspruch 1.
Die magnetische Dünnfilmspeichervorrichtung enthält eine Mehrzahl von Magnetspeicherzellen, die in einer Matrix angeordnet sind, eine Mehrzahl von Digitleitungen und eine Mehrzahl von ersten und zweiten Treibereinheiten. Die Mehrzahl von Magnetspeicherzellen ist in N Speicherblöcke einer ersten bis einer N-ten Stufe entlang einer Zeilenrichtung so unterteilt, dass die N Speicherblöcke sich Speicherzellenzeilen teilen (worin N eine natürliche Zahl ist). In jedem der Speicherblöcke ist eine Mehrzahl von Digitleitungen entsprechend den Speicherzellenzeilen vorgesehen zum selektiven Liefern eines Datenschreibstromes zum Erzeugen eines Datenschreibmagnetfeldes für die Magnetspeicherzelle, die für die Datenschreibtätigkeit ausgewählt ist. Die Mehrzahl von ersten Treibereinheiten ist entsprechend der Mehrzahl von Digitleitungen vorgesehen, und jede steuert die Verbindung zwischen einem Ende der entsprechenden Digitleitung und einer ersten Spannung. Die Mehrzahl von zweiten Treiberleitungen ist entsprechend der Mehrzahl von Digitleitungen vorgesehen, und jede steuert die Verbindung zwischen einem anderen Ende der entsprechenden Digitleitung und einer zweiten Spannung. Bei der Datenschreibtätigkeit verbindet jede der ersten Treibereinheiten entsprechend dem Speicherblock der ersten Stufe ein Ende der entsprechenden Digitleitung mit der ersten Spannung entsprechend einem Zeilenauswahlresultat. Bei der Datenschreibtätigkeit verbindet jede der zweiten Treibereinheiten entsprechend dem Speicherblock der I-ten Stufe, der die ausgewählte Magnetspeicherzelle enthält (worin I eine natürliche Zahl ist die I ≤ N erfüllt), das andere Ende der entsprechenden Digitleitung mit der zweiten Spannung entsprechend einem Auswahlresultat der Mehrzahl von Speicherblöcken. Wenn I ≥ 2 bei der Datenschreibtätigkeit ist, verbindet jede der ersten Treibereinheiten entsprechend jedem der Speicherblöcke der zweiten bis I-ten Stufe ein Ende der entsprechenden Digitleitung mit der ersten Spannung gemäß einem Spannungspegel auf der Digitleitung der gleichen Speicherzellenzeile in dem Speicherblock einer vorherigen Stufe. Wenn I ≥ 2 bei der Datenschreibtätigkeit ist, trennt jede der zweiten Treibereinheiten entsprechend jedem der Speicherblöcke der ersten bis (I-1)ten Stufe das andere Ende der entsprechenden Digitleitung von der zweiten Spannung entsprechend dem Auswahlresultat der Mehrzahl von Speicherblöcken.
Die magnetische Dünnfilmspeichervorrichtung der vorliegenden Erfindung kann das Zeilenauswahlresultat zu einem Speicherblock, der für die Datenschreibtätigkeit ausgewählt ist, durch Benutzen der unabhängig in jedem Speicherblock vorgesehenen Digitleitungen übertragen.
Folglich ist ein Hauptvorteil der vorliegenden Erfindung, dass der Schreibwiderstand einer jeden Digitleitung unterdrückt werden kann, und ein Datenschreibstrom kann selektiv an einen ausgewählten Speicherblock ohne Vorsehen zusätzlicher Zeilenauswahlleitungen geliefert werden. Dieses verhindert die Zunahme der Zahl der Verdrahtungsschichten, wodurch eine Verkomplizierung des Herstellungsvorganges vermieden wird.
Die Aufgabe wird auch gelöst durch eine magnetische Dünnfilmspeichervorrichtung nach Anspruch 11.
Die magnetische Dünnfilmspeichervorrichtung enthält eine Mehrzahl von Magnetspeicherzellen, die in einer Matrix angeordnet sind, eine Mehrzahl von Digitleitungen, eine Mehrzahl von ersten und zweiten Treibereinheiten, eine Mehrzahl von Wortleitungen, die entsprechend den Speicherzellenzeilen angeordnet sind, und eine Mehrzahl von Treiberabschnitten. Die Mehrzahl von Digitleitungen ist entsprechend den Speicherzellenzeilen vorgesehen zum selektiven Liefern eines Datenschreibstromes zum Erzeugen eines Datenschreibmagnetfeldes für die Magnetspeicherzelle, die für die Datenschreibtätigkeit ausgewählt ist. Die Mehrzahl von ersten Treibereinheiten ist jeweils entsprechend der Mehrzahl von Digitleitungen vorgesehen, und jede steuert eine Verbindung zwischen einem Ende der entsprechenden Digitleitungen und einer ersten Spannung. Die Mehrzahl von zweiten Treiberleitungen ist jeweils entsprechend der Mehrzahl von Digitleitungen vorgesehen, und jede steuert die Verbindung zwischen einem anderen Ende der entsprechenden Digitleitung und einer zweiten Spannung. Die Mehrzahl von Treiberabschnitten ist jeweils entsprechend der Mehrzahl von Wortleitungen vorgesehen, und jede aktiviert die entsprechende Wortleitung gemäß einem Spannungspegel der Digitleitung der gleichen Zeile. Bei der Datenschreibtätigkeit verbindet jede der ersten Treibereinheiten ein Ende der entsprechenden Digitleitung mit der ersten Spannung gemäß einem Zeilenauswahlresultat, und jede der zweiten Treibereinheiten verbindet ein anderes Ende der entsprechenden Digitleitung mit der zweiten Spannung. Bei der Datenlesetätigkeit verbindet jede der ersten Treibereinheiten ein Ende der entsprechenden Digitleitung mit der ersten Spannung entsprechend dem Zeilenauswahlresultat, und jede der zweiten Treibereinheiten trennt ein anderes Ende der entsprechenden Digitleitung von der zweiten Spannung.
Gemäß der magnetischen Dünnfilmspeichervorrichtung der vorliegenden Erfindung aktiviert bei der Datenlesetätigkeit jeder Treiberabschnitt eine entsprechende Wortleitung gemäß einem Spannungspegel auf einer Digitleitung der gleichen Zeile. Mit andern Worten, bei der Datenlesetätigkeit dient eine Digitleitung als eine Signalleitung zum Vorsehen eines Befehles zum Aktivieren einer Wortleitung.
Ein Vorteil der vorliegenden Erfindung ist der, dass eine Zunahme der Zahl von Verdrahtungsschichten verhindert wird, wodurch die Verkomplizierung eines Herstellungsvorganges vermieden wird.
Die Aufgabe wird auch gelöst durch eine magnetische Dünnfilmspeichervorrichtung nach Anspruch 13.
Die magnetische Dünnfilmspeichervorrichtung enthält eine Mehrzahl von magnetisierten Speicherzellen, die in einer Matrix angeordnet sind, eine Mehrzahl von Digitleitungen, eine Mehrzahl von Bitleitungen und eine Mehrzahl von Stromlieferschaltungen. Die Mehrzahl von Digitleitungen ist entsprechend den Speicherzellenzeilen vorgesehen zum selektiven Liefern eines ersten Datenschreibstromes zu einer Magnetspeicherzelle, die für die Datenschreibtätigkeit ausgewählt ist. Die Mehrzahl von Bitleitungen ist entsprechend den Speicherzellenspalten vorgesehen zum selektiven Liefern eines zweiten Datenschreibstromes an die Magnetspeicherzelle, die für die Datenschreibtätigkeit ausgewählt ist. Die Mehrzahl von Stromlieferschaltungen ist entsprechend der Mehrzahl von Digitleitungen jeweils vorgesehen, und jede steuert die Lieferung des ersten Datenschreibstromes zu der entsprechenden Digitleitung. Bei der Datenschreibtätigkeit liefert jede der Stromlieferschaltungen den ersten Datenschreibstrom an die entsprechende Digitleitung gemäß eines Zeilenauswahlresultates. Bei dem Testbetrieb liefert jede der Stromlieferschaltungen den ersten Datenschreibstrom, der kleiner als der ist, der bei der Datenschreibtätigkeit geliefert wird. Bei dem Testbetrieb empfängt mindestens eine der Mehrzahl von Bitleitungen den zweiten Datenschreibstrom.
Die magnetische Dünnfilmspeichervorrichtung der vorliegenden Erfindung enthält eine Mehrzahl von Stromlieferschaltungen, die entsprechend einer Mehrzahl von Digitleitungen vorgesehen ist, zum Liefern eines ersten Datenschreibstromes. Bei der Testtätigkeit liefert jede der Stromlieferschaltungen einen Datenschreibstrom, der kleiner ist als der, der während des Datenschreibens geliefert wird. Bei der Testtätigkeit wird ein zweiter Datenschreibstrom an eine der Mehrzahl von Bitleitungen geliefert. Mit andern Worten, bei dem Testbetrieb wird der erste Datenschreibstrom kleiner als der, der bei dem normalen Betrieb geliefert wird, zu einer Digitleitung geliefert, und der zweite Datenschreibstrom wird zu einer Bitleitung geliefert.
Folglich ist es ein Vorteil der vorliegenden Erfindung, das ein sogenannter Störungstest in den Speicherzellenspalten parallel durch Benutzen eines Magnetfeldes durchgeführt werden kann, das durch den ersten und den zweiten Datenschreibstrom erzeugt wird. Dieses ermöglicht die Verringerung der Zeit, die für den Test notwendig ist.
Die Aufgabe wird auch gelöst durch eine magnetische Dünnfilmspeichervorrichtung nach Anspruch 15.
Die magnetische Dünnfilmspeichervorrichtung enthält eine Mehrzahl von Magnetspeicherzellen, die in einer Matrix angeordnet sind, eine Mehrzahl von Digitleitungen, eine Mehrzahl von Treibereinheiten und einen ersten und einen zweiten externen Anschlussfleck. Die Mehrzahl von Digitleitungen ist entsprechend den Speicherzellenzeilen vorgesehen zum selektiven Liefern eines Datenschreibstromes zum Erzeugen eines Datenschreibmagnetfeldes an eine Magnetspeicherzelle, die für die Datenschreibtätigkeit ausgewählt ist. Die Mehrzahl von Treibereinheiten ist entsprechend der Mehrzahl von Digitleitungen vorgesehen, und jede wird gemäß einem Zeilenauswahlresultat aktiviert und steuert die Verbindung zwischen einem Ende einer entsprechenden Digitleitung und einer ersten Spannung. Der erste externe Anschlussfleck ist elektrisch mit dem anderen Ende einer jeden der entsprechenden Digitleitungen verbunden. Der zweite externe Anschlussfleck ist elektrisch mit einer internen Schaltung verbunden, die nicht die Mehrzahl von Digitleitungen ist, zum Empfangen einer zweiten Spannung. In dem normalen Betrieb ist der erste externe Anschlussfleck mit der zweiten Spannung verbunden. Ein Verbindungszustand des ersten externen Anschlussfleck bei der Testtätigkeit unterscheidet sich von dem des normalen Betriebes.
Die magnetische Dünnfilmspeichervorrichtung der vorliegenden Erfindung enthält eine Mehrzahl von Treibereinheiten, die entsprechend einer Mehrzahl von Digitleitungen vorgesehen sind, und jede steuert die Verbindung zwischen einem Ende einer entsprechenden Digitleitung und einer ersten Spannung und einem externen Anschlussfleck, der mit dem anderen Ende einer jeden Digitleitung verbunden ist. Eine Spannung, die an den ersten externen Anschlussfleck im Testbetrieb geliefert wird, unterscheidet sich von einer zweiten Spannung. Durch Liefern einer festen Spannung mit einem hohen Spannungspegel an den ersten externen Anschlussfleck kann die feste Spannung von einem anderen Ende einer jeden Digitleitung parallel angelegt werden.
Folglich ist es ein Vorteil der vorliegenden Erfindung, dass ein sogenannter Einbrenntest der Digitleitungen, die als Stromleitungen dienen, auf befriedigende Weise durchgeführt werden kann, und die Testzeit, die für den Einbrenntest benötigt wird, kann verringert werden.
Die Aufgabe wird auch gelöst durch eine magnetische Dünnfilmspeichervorrichtung nach Anspruch 18.
Die magnetische Dünnfilmspeichervorrichtung enthält eine Mehrzahl von Magnetspeicherzellen, die in einer Matrix angeordnet sind, eine Mehrzahl von Digitleitungen, eine Mehrzahl von Treibereinheiten und eine Verbindungssteuerschaltung. Die Mehrzahl von Digitleitungen ist entsprechend den Speicherzellenzeilen vorgesehen zum selektiven Liefern eines Datenschreibstromes zum Erzeugen eines Datenschreibmagnetfeldes an eine Magnetspeicherzelle, die für die Datenschreibtätigkeit ausgewählt ist. Die Mehrzahl von Treibereinheiten ist entsprechend der Mehrzahl von Digitleitungen vorgesehen, und jede wird gemäß einem Zeilenauswahlresultat bei der Datenschreibtätigkeit aktiviert und steuert die Verbindung zwischen einem Ende einer entsprechenden Digitleitung und einer ersten Spannung. Die Verbindungssteuerschaltung steuert eine Verbindung zwischen einem anderen Ende einer jeden der Mehrzahl von Digitleitungen und einer zweiten Spannung. In dem normalen Betrieb verbindet die Verbindungssteuerschaltung elektrisch ein anderes Ende einer jeden der Mehrzahl von Digitleitungen mit der zweiten Spannung. In dem Testbetrieb verbindet jede der Treibereinheiten ein Ende der entsprechenden Digitleitung mit der ersten Spannung als Reaktion auf ein Testsignal, und die Verbindungssteuerschaltung trennt das andere Ende einer jeden der Mehrzahl von Digitleitungen von der zweiten Spannung als Reaktion auf das Testsignal.
Die magnetische Dünnfilmspeichervorrichtung der vorliegenden Erfindung enthält eine Mehrzahl von Treibereinheiten, die entsprechend einer Mehrzahl von Digitleitungen vorgesehen sind, und jede steuert eine Verbindung zwischen einem Ende der entsprechenden Digitleitung und einer ersten Spannung, und eine Verbindungssteuerschaltung zum Steuern der Verbindung zwischen dem anderen Ende einer jeden der Digitleitungen und einer zweiten Spannung. In dem Testbetrieb verbindet jede der Mehrzahl von Treibereinheiten ein Ende einer entsprechenden Digitleitung mit der ersten Spannung als Reaktion auf das Testsignal, und die Verbindungssteuerschaltung trennt das andere Ende einer jeden der Digitleitungen von der zweiten Spannung.
Folglich ist es ein Vorteil der vorliegenden Erfindung, dass die erste Spannung an die Digitleitungen parallel bei dem Testbetrieb angelegt werden kann, wodurch ein sogenannter Einbrenntest auf befriedigende Weise durchgeführt werden kann, und die Zeit, die für den Einbrenntest benötigt wird, kann verringert werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 den Gesamtaufbau einer MRAM-Vorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung, die auf beiden Seiten eines jeden Speicherblockes gemäß der ersten Ausführungsform der vorliegenden Erfindung vorgesehen ist;
Fig. 3 eine Wahrheitstabelle, die eine Entsprechung zwischen einem Blockauswahlsignal und einem Pull-Down-Signal einer Digitleitung zeigt;
Fig. 4 ein Zeitablaufdiagramm des Falles, bei dem ein Datenschreibstrom zu einer Digitleitung eines ausgewählten Speicherblockes geliefert wird;
Fig. 5 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung, die in einer MRAM-Vorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung enthalten ist;
Fig. 6 eine Wahrheitstabelle, die eine Beziehung zwischen einem Blockauswahlsignal und einem Pull-Down-Signal einer Digitleitung zeigt;
Fig. 7 ein Zeitablaufdiagramm des Falles, in dem ein Speicherblock in dem Datenlesebetrieb gewählt ist;
Fig. 8 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung, die in einer MRAM-Vorrichtung gemäß einer Modifikation der zweiten Ausführungsform der vorliegenden Erfindung enthalten ist;
Fig. 9A u. 9B Schaltbilder von einem Digitwortleitungstreiber;
Fig. 10 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung, die in einer MRAM-Vorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung enthalten ist;
Fig. 11 ein Schaltbild eines Wortleitungstreibers;
Fig. 12 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung, die in einer MRAM-Vorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung enthalten ist;
Fig. 13A u. 13B Schaltbilder eines Digitwortleitungstreibers;
Fig. 14 eine Wahrheitstabelle, die eine Entsprechung zwischen einem Blockauswahlsignal, einem Pull-Down-Signal einer Digitleitung und einem Wortblockauswahlsignal zeigt;
Fig. 15 ein Zeitablaufdiagramm des Falles, in dem eine Wortleitung eines ausgewählten Speicherblockes MB aktiviert ist;
Fig. 16 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung, die in einer MRAM-Vorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung enthalten ist;
Fig. 17 eine Wahrheitstabelle, die eine Entsprechung zwischen einem Blockauswahlsignal und einem Pull-Down-Signal einer Digitleitung zeigt;
Fig. 18 ein Zeitablaufdiagramm des Falles, in dem Prozessdefekte in einem Testmodus erkannt werden;
Fig. 19 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung, die in einer MRAM-Vorrichtung gemäß einer Modifikation der fünften Ausführungsform enthalten ist;
Fig. 20 den Gesamtaufbau einer MRAM-Vorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
Fig. 21 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß der sechsten Ausführungsform;
Fig. 22 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der sechsten Ausführungsform darstellt;
Fig. 23 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer siebten Ausführungsform der vorliegenden Erfindung;
Fig. 24 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der siebten Ausführungsform darstellt;
Fig. 25 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer Ersten Modifikation der siebten Ausführungsform;
Fig. 26 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der ersten Modifikation der siebten Ausführungsform darstellt;
Fig. 27 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer zweiten Modifikation der siebten Ausführungsform;
Fig. 28 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der zweiten Modifikation der siebten Ausführungsform darstellt;
Fig. 29 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer achten Ausführungsform der vorliegenden Erfindung;
Fig. 30 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der achten Ausführungsform darstellt;
Fig. 31 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer Modifikation der achten Ausführungsform;
Fig. 32 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer neunten Ausführungsform der vorliegenden Erfindung;
Fig. 33 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der neunten Ausführungsform darstellt;
Fig. 34 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer ersten Modifikation der neunten Ausführungsform;
Fig. 35 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der ersten Modifikation der neunten Ausführungsform darstellt;
Fig. 36 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer zweiten Modifikation der neunten Ausführungsform;
Fig. 37 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der zweiten Modifikation der neunten Ausführungsform darstellt;
Fig. 38 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer dritten Modifikation der neunten Ausführungsform;
Fig. 39 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der dritten Modifikation der neunten Ausführungsform darstellt;
Fig. 40 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer vierten Modifikation der neunten Ausführungsform;
Fig. 41 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer fünften Modifikation der neunten Ausführungsform;
Fig. 42 ein Zeitablaufdiagramm, das den Betrieb der Zeilenauswahlschaltungsanordnung gemäß der fünften Modifikation der neunten Ausführungsform darstellt;
Fig. 43 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung gemäß einer sechsten Modifikation der neunten Ausführungsform;
Fig. 44 schematisch den Aufbau einer Speicherzelle mit einem Magnettunnelübergang;
Fig. 45 ein konzeptuelles Bild, das den Datenlesebetrieb aus einer MTJ-Speicherzelle darstellt;
Fig. 46 ein konzeptuelles Bild, das den Datenschreibbetrieb in eine MTJ-Speicherzelle darstellt;
Fig. 47 ein konzeptuelles Bild, das die Beziehung zwischen einem Datenschreibstrom und einer Magnetisierungsrichtung eines Tunnelmagnetwiderstandselement bei dem Datenschreibbetrieb darstellt;
Fig. 48 den Gesamtaufbau einer MRAM-Vorrichtung 10, die MTJ-Speicherzellen integriert, die in einer Matrix angeordnet sind; und
Fig. 49 ein konzeptuelles Bild einer Zeilenauswahlschaltungsanordnung mit einem Zeilendecoder 110, der für jedes DL/WL-Treiberhand vorgesehen ist.
In der folgenden Beschreibung von Ausführungsformen der vorliegenden Erfindung sind die gleichen oder entsprechende Abschnitte mit den gleichen Bezugszeichen in den Figuren bezeichnet, und die Beschreibung davon wird nicht wiederholt.

(Erste Ausführungsform)

Es wird Bezug genommen auf Fig. 1, eine MRAM-Vorrichtung 1 enthält Speicherblöcke MB0 bis MBn-1, von denen jeder MTJ- Speicherzellen MC aufweist, die in einer Matrix angeordnet sind. In jedem Speicherblock MB sind eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Digitleitungen DL entsprechend den MTJ-Speicherzellenzeilen vorgesehen. Weiterhin ist eine Mehrzahl von Bitleitungen BL entsprechend den MTJ-Speicherzellenspalten vorgesehen.
Die MRAM-Vorrichtung 1 enthält weiter einen Zeilendecoder 100, einen Spaltendecoder 200, eine Bitleitungsauswahlschaltung 300 und einen Verstärker 600.
Der Zeilendecoder 100 führt die Zeilenauswahl gemäß einer Zeilenadresse RA eines Adreßsignales durch. Der Spaltendecoder 200 führt die Spaltenauswahl in jedem Speicherblock MB gemäß einer Spaltenadresse CA des Adreßsignales durch.
Bei dem Datenlesebetrieb wählt die Bitleitungsauswahlschaltung 300 eine Bitleitung in jedem Speicherblock MB gemäß dem Spaltenauswahlbefehl von dem Spaltendecoder 200 aus und gibt ein Lesesignal an den Verstärker 600 aus. Der Verstärker 600 verstärkt das Ausgangssignal der Bitleitungsauswahlschhaltung 300 zur Ausgabe als Lesedaten RDATA.
Die MRAM-Vorrichtung 1 enthält weiter Bitleitungsstromsteuerschaltungen 400, 410 und Stromquellen 500, 501. Bei dem Datenschreibbetrieb liefern die Bitleitungsstromsteuerschaltungen 400, 410 einen Strom gemäß Schreibdaten WTDATA an eine Bitleitung BL in jedem Speicherblock MB gemäß den Spaltenauswahlbefehl des Spaltendecoders 200. Mit andern Worten, ein Datenschreibstrom, der an die Bitleitung BL bei der Datenschreibtätigkeit zu liefern ist, wird von den Stromquellen 500, 501 an die Bitleitungsstromsteuerschaltungen 400 bzw. 410 geliefert.
Die MRAM-Vorrichtung 1 enthält weiter DL/WL-Treiberbänder DWDG0 bis DWDGn (hier manchmal im allgemeinen als DL/WL-Treiberbänder DWDG bezeichnet). Das DL/WL-Treiberband DWDG0 ist benachbart zu dem Speicherblock MB0 vorgesehen. Die DL/WL- Treiberbänder DWDG1 bis DWDGn-1 sind in den Bereichen zwischen den Speicherblöcken MB0 bis MBn-1 vorgesehen. Das DL/WL-Treiberband DWDGn ist benachbart zu dem Speicherblock MBn-1 vorgesehen.
Genauer, jedes DL/WL-Treiberband DWDG wird auf der Grundlage eines Blockauswahlsignales DLBS<n-1 : 0> und eines Pull-Down- Signales einer Digitleitung DLDE<n : 1> aktiviert, die das Zeilenauswahlresultat des Zeilendecoders 100 und das Spaltenauswahlresultat des Spaltendecoders 200 widerspiegeln. Es sei angemerkt, dass das Blockauswahlsignal DLBS<n-1 : 0> sich gesamt auf das Blockauswahlsignal DLBS0 bis DLBSn-1 bezieht und das Pull-Down-Signal der Digitleitung DLDE<n : 1> sich gemeinsam auf die Pull-Down-Signale der Digitleitungen DLDE1 bis DLDEn bezieht.
Es wird Bezug genommen auf Fig. 2, in der Zeilenauswahlschaltungsanordnung der ersten Ausführungsform sind Digitleitungstreiber DLDR0 bis DLDRn zum Treiben einer Digitleitung der xten Zeile in einem entsprechenden Speicherblock MB in Reihe miteinander durch Digitleitungen DL0<x> bis DLn-1<x> verbunden (worin x eine natürliche Zahl ist). Es sei angemerkt, dass "<x>" der Digitleitung DL0<x> eine Zeilenzahl in einem entsprechenden Speicherblock MB bezeichnet. In diesem Fall bezeichnet "<x>" die xte Zeile. Hierin werden Digitleitungen DL0<x> bis DLn-1<x> manchmal einfach als Digitleitungen DL0 bis DLn-1 bezeichnet und manchmal allgemein als Digitleitungen DL bezeichnet.
Der Zeilendecoder 100 führt die Zeilenauswahl gemäß dem Schreibfreigabesignal WE und der Zeilenadresse RA durch und aktiviert eine Zeilenauswahlleitung DLSEL<x> der xten Zeile auf den H-Pegel gemäß dem Zeilenauswahlresultat. Es sei angemerkt, dass die Zeilenauswahlleitung DLSEL<x> manchmal einfach als Zeilenauswahlleitung DLSEL bezeichnet wird.
Die Digitleitungstreiber DLDR0 bis DLDRn werden als Reaktion auf die Blockauswahl DLBS0 bis DLBSn-1 bzw. die Pull-Down-Signale der Digitleitungen DLDE1 bis DLDEn aktiviert. Hier im folgenden werden die Blockauswahlsignale DLBS0 bis DLBSn-1 und die Pull-Down-Signale der Digitleitungen DLDE1 bis DLDEn manchmal allgemein als Blockauswahlsignale DLBS und Pull-Down- Signale der Digitleitungen DLDE bezeichnet. Es sei angemerkt, dass die Zahlen an dem Ende von DLBS0 bis DLBSn-1 und DLDE1 bis DLDEn den Zahlen an dem Ende von DLDR0 bis DLDRn entsprechen. Zum Beispiel bezeichnet DLBS2 ein Blockauswahlsignal, das an den Digitleitungstreiber DLDR2 anzulegen ist.
Der Digitleitungstreiber DLDR0 an dem Startende weist eine NAND-Schaltung ND0 und einen P-Kanal-MOS(Metalloxidhalbleiter)-Transistor PT0 auf. Die NAND-Schaltung ND0 empfängt ein Signal, das an die Zeilenauswahlleitung DLSEL überbragen wird, und ein Blockauswahlsignal DLBS0 und gibt ein NAND-Logiktätigkeitsresultat davon an das Gate des P-Kanal-MOS-Transistors PT0 aus. Der P-Kanal-MOS-Transistor PT0 verbindet elektrisch eine Stromversorgungsspannung VCC mit einer Digitleitung DL0 gemäß dem Logiktätigkeitsresultat der NAND-Schaltung ND0.
Da die Digitleitungstreiber DLDR1 bis DLDRn-1 den gleichen Schaltungsaufbau aufweisen, wird der Digitleitungstreiber DLDR1 beispielhaft hier beschrieben.
Der Digitleitungstreiber DLDR1 weist eine NAND-Schaltung ND1, einen P-Kanal-MOS-Transistor PT1 und einen N-Kanal-MOS-Transistor NT1 auf. Die NAND-Schaltung ND1 gibt das NAND-Logiktätigkeitsresultat eines Spannungspegelsignales auf der Digitleitung DL0 der vorherigen Stufe und ein Blockauswahlsignal DLBS1 aus. Der P-Kanal-MOS-Transistor PT1 verbindet elektrisch die Stromversorgungsspannung VCC mit der Digitleitung DL1 gemäß dem Logiktätigkeitsresultat der NAND-Schaltung ND1. Der N- Kanal-MOS-Transistor NT1 zieht die Digitleitung DL0 der vorherigen Stufe auf eine Massespannung GND als Reaktion auf das Pull-Down-Signal der Digitleitung DLDE1 herunter. Da die verbleibenden Digitleitungstreiber DLR2 bis DLRn-1 den gleichen Aufbau wie der Digitleitungstreiber DLDR1 aufweisen, wird die detaillierte Beschreibung davon nicht wiederholt. Es sei angemerkt, dass die P-Kanal-MOS-Transistoren PT0 bis PTn-1 manchmal als Treibertransistoren zum elektrischen Verbinden der Stromversorgungsspannung mit den entsprechenden Digitleitungen DL0 bis DLn-1 bezeichnet werden.
Der Digitleitungstreiber DLDRn an dem hinteren Ende weist einen N-Kanal-MOS-Transistor NTn zum Herunterziehen der Digitleitung DNn-1 in dem Speicherblock MBn-1 der vorherigen Stufe auf die Massespannung GND als Reaktion auf das Pull-Down- Signal DLDEn auf.
Fig. 3 zeigt Kombinationen von Blockauswahlsignalen DLBS und Pull-Down-Signalen von Digitleitungen, die durch den Spaltendecoder 200 als Reaktion auf die Auswahl des Speicherblockes MB0 bis MBn-1 erzeugt werden. Genauer, das Blockauswahlsignal DLBS und das Pull-Down-Signal der Digitleitung DLDE sind Signale zum Steuern einer Spannung, die mit einer entsprechenden Digitleitung zu verbinden ist. Folglich setzt jeder Digitleitungstreiber DLDR0 bis DLDRn eine Spannung, die mit einer entsprechenden Digitleitung zu verbinden ist, als Reaktion auf entweder das aktivierte Blockauswahlsignal DLBS oder das Pull- Down-Signal der Digitleitung DLDE.
Ein Beispiel wird ruin beschrieben. Es sei nun angenommen, dass der Spaltendecoder 200 den Speicherblock MB1 auswählt, und ein Datenschreibstrom ist an die Digitleitung DL1 zu liefern.
Es wird Bezug genommen auf Fig. 3 und 4, in einer Bereitschaftsperiode (d. h. bis zur Zeit t1) sind das Schreibfreigabesignal, die Schreibfreigabe WE (d. h. das Schreibbefehlssignal) und die Zeilenadresse RA beide auf den L-Pegel, und daher ist die Zeilenauswahlleitung DLSEL, die mit dem Zeilendecoder 100 verbunden ist, auf den L-Pegel gesetzt. Folglich wird die Zeilenauswahl nicht in diesem Zustand durchgeführt. Weiterhin wird jedes Blockauswahlsignal DLBS auf den L-Pegel gesetzt. Folglich sind die P-Kanal-MOS-Transistoren PT0 bis PTn-1 in den entsprechenden Treiber DLDR in dem Aus-Zustand. Jedes Pull-Down-Signal der Digitleitung DLDE ist auf dem H- Pegel, und die N-Kanal-MOS-Transistoren NT1 bis NTn in den entsprechenden Treibern DLDR sind in dem Ein-Zustand. Daher ist jede Digitleitung DL elektrisch mit der Massespannung GND (L-Pegel) verbunden.
Es sei angenommen, dass der Speicherblock MB1 zu der Zeit/dem Zeitpunkt t1 ausgewählt wird, der Spaltendecoder 200 setzt die Blockauswahlsignale DLBS0, DLBS1 auf den H-Pegel und die Blockauswahlsignale DLBS2 bis DLBSn-1 auf den L-Pegel. Weiterhin setzt der Spaltendecoder 200 das Pull-Down-Signal der Digitleitung DLDE1 auf den L-Pegel und die Pull-Down-Signale der Digitleitungen DLDE2 bis DLDEn auf den H-Pegel.
Zu der Zeit t2 aktiviert der Zeilendecoder 100 die Zeilenauswahlleitung DLSEL auf den H-Pegel auf der Grundlage des Zeilenauswahlresultates des Schreibfreigabesignales WE und der Zeilenadresse RA. Da die Blockauswahlsignale DLBS0, DLBS1 auf dem H-Pegel sind, werden die Digitleitungen DL0, DL1 aktiviert, so dass sie elektrisch mit der Stromversorgungsspannung VCC verbunden werden. Die Digitleitungen DL0, DL1 werden so auf den H-Pegel aufgeladen.
Da das Pull-Down-Signal der Digitleitung DLDE2 auf dem H-Pegel ist, zieht der N-Kanal-MOS-Transistor NT2 in dem Digitleitungstreiber DLDR2 die Digitleitung DL1 auf die Massespannung GND. In der Digitleitung DL1 wird somit ein Strompfad zwischen der Stromversorgungsspannung VCC und der Massespannung GND gebildet, wodurch ein Datenschreibstrom durch die Digitleitung DL1 fließt. Mit andern Worten, die Schreibtätigkeit wird somit in dem Speicherblock MB1 durchgeführt.
Es sei angemerkt, dass sich die Pull-Down-Signale der Digitleitungen DLDE3 bis DLDEn auf dem H-Pegel befinden, und die Digitleitungen DL3 bis DLn sind elektrisch mit der Massespannung GND verbunden, d. h. dem L-Pegel. Bei der ersten Ausführungsform der vorliegenden Erfindung wird eine Digitleitung DL, von der angenommen wird, dass sie einen Datenschreibstrom empfängt, als ein Signal zum Übertragen des Zeilenauswahlresultates des Zeilendecoders 100 benutzt. Der obige Aufbau ermöglicht es, dass ein Datenschreibstrom nur zu einer Digitleitung DL entsprechend einem ausgewählten Speicherblock MB geliefert wird, ohne dass ein Adressdecoder vorgesehen wird und dass gemeinsame Zeilenauswahlleitungen DLSEL für Speicherblöcke MB zum Übertragen des Zeilenauswahlresultates vorgesehen werden.
Der obige Aufbau verhindert die Zunahme der Fläche, die durch den Adressdecoder verursacht wird, und die Zunahme der Zahl von Verdrahtungsschichten, die durch die Zeilenauswahlleitungen verursacht werden, wodurch die Verkomplizierung des Herstellungsvorganges vermieden wird. Weiter ermöglicht der obige Aufbau, dass ein Datenschreibstrom, der für die Schreibtätigkeit notwendig ist, ausreichend zu der ausgewähltem Magnetspeicherzelle geliefert wird, selbst wenn die MRAM-Vorrichtung mit einer großen Speicherfeldfläche in Speicherblöcke unterteilt ist.
Es sei angemerkt, dass in der obigen Beschreibung der Digitleitungstreiber DLDR einen P-Kanal-MOS-Transistor zum elektrischen Verbinden der Stromversorgungsspannung VCC mit der Digitleitung DL gemäß dem Logiktätigkeitsresultat der NAND- Schaltung und einen N-Kanal-MOS-Transistor zum elektrischen Verbinden der Massespannung GND mit der Digitleitung DL aufweist. Der Betrieb der vorliegenden Erfindung kann jedoch auf die gleiche Weise realisiert werden, wenn die Polaritäten dieser Transistoren umgedreht werden und die NAND-Schaltung durch eine NOR-Schaltung ersetzt wird und die Logikbeziehungen zwischen den Spannungspegeln des Blockauswahlsignales DLBS und des Pull-Down-Signales der Digitleitung DLDE umgekehrt wird. In diesem Fall wird die Zeilenauswahlleitung DLSEL auf einen L-Pegel aktiviert.

(Zweite Ausführungsform)

Die zweite Ausführungsform der vorliegenden Erfindung ist gedacht zum Aktivieren einer Wortleitung in jedem Speicherblock MB ohne Vorsehen von gemeinsamen Zeilenauswahlleitungen für die Speicherblöcke MB.
Es wird Bezug genommen auf Fig. 5, in der Zeilenauswahlschaltungsanordnung der zweiten Ausführungsform sind Digitwortleitungstreiber DWDR0 bis DWDRn zum Treiben einer Digitleitung und einer Wortleitung der xten Zeile in einem entsprechenden Speicherblock MB durch die Digitleitungen DL0<x> bis DLn-1<x> (worin x eine natürliche Zahl ist) miteinander in Reihe geschaltet. Hier im folgenden werden die Digitwortleitungstreiber DWDR0 bis DWDRn manchmal allgemein als Digitwortleitungstreiber DWDR bezeichnet.
Der Digitwortleitungstreiber DWDR unterscheidet sich von dem Digitleitungstreiber DLDR darin, dass der Digitwortleitungstreiber DWDR weiter eine AND-Schaltung enthält.
Genauer, der Digitwortleitungstreiber DWDR0 unterscheidet sich von dem Digitleitungstreiber DLDR0 darin, dass der Digitwortleitungstreiber DWDR0 weiter eine AND-Schaltung ADC enthält. Die AND-Schaltung AD0 empfängt ein Signal, das zu der Zeilenauswahlleitung DLSEL übertragen wird, und ein Lesesignal RD (d. h. ein Lesebefehlssignal) und aktiviert eine Wortleitung WL0 gemäß des AND-Logiktätigkeitsresultates davon. Da die Digitwortleitungstreiber DWDR1 bis DWDRn-1 den gleichen Aufbau aufweisen, wird hierin der Digitwortleitungstreiber DWDR1 beispielhaft beschrieben. Der Digitwortleitungstreiber DWDR1 unterscheidet sich von dem Digitleitungstreiber DLDR1 darin, dass der Digitwortleitungstreiber DWDR1 weiter eine AND-Schaltung AD1 aufweist. Die AND-Schaltung AD1 empfängt ein Signal, das zu einer Digitleitung DL0 in dem Speicherblock MB0 der vorhergehenden Stufe übertragen wird, und ein Lesesignal RD (Lesebefehlssignal) und aktiviert eine Wortleitung WL1 gemäß des AND-Logiktätigkeitsresultates davon.
Der Zeilendecoder 100 empfängt weiter ein Lesesignal RD (d. h. ein Lesebefehlssignal).
Es wird Bezug genommen auf Fig. 6, bei der Datenlesetätigkeit wird jedes Blockauswahlsignal DLBS und jedes Pull-Down-Signal der Digitleitung DLDE, die durch den Spaltendecoder 200 erzeugt sind, auf den H-Pegel bzw. L-Pegel in Abhängigkeit davon gesetzt, welcher Speicherblock MB0 bis MBn-1 ausgewählt ist.
Ein Beispiel davon wird nun beschrieben. Es wird nun angenommen, dass der Speicherblock MB1 für die Datenlesetätigkeit ausgewählt wird.
Es wird Bezug genommen auf Fig. 6 und 7, in einer Bereitschaftsperiode (d. h. bis zur Zeit t3) sind sowohl das Lesesignal RD (Lesebefehlssignal) als auch die Zeilenadresse RA beide auf dem L-Pegel, und daher ist die Zeilenauswahlleitung DLSEL, die mit dem Zeilendecoder 100 verbunden ist, auf den L-Pegel gesetzt. Folglich wird die Zeilenauswahl in diesem Zustand nicht durchgeführt. Weiterhin ist jedes Blockauswahlsignal DLBS auf den L-Pegel gesetzt. Daher sind die P-Kanal-MOS- Transistoren PT0 bis PTn-1 in den entsprechenden Treibern DLDR in dem Aus-Zustand. Es sei angemerkt, dass bei der Datenlesetätigkeit das bei der Datenschreibtätigkeit anzulegende Schreibfreigabesignal WE auf dem L-Pegel ist. Jedes Pull-Down- Signal der Digitleitung DLDE ist auf dem H-Pegel, und die N- Kanal-MOS-Transistoren NT1 bis NTn in den entsprechenden Treibern DLDR sind in dem Ein-Zustand. Folglich ist jede Digitleitung DL elektrisch mit der Massespannung GND (L-Pegel) verbunden.
Es sei angenommen, dass der Speicherblock MB1 zu der Zeit t3 ausgewählt wird, der Spaltendecoder 200 setzt die Blockauswahlsignale DLBS0 bis DLBSn-1 auf den H-Pegel und die Pulldown-Signale der Digitleitungen DLDE1 bis DLDEn auf den L- Pegel.
Zu der Zeit t4 aktiviert der Zeilendecoder 100 die Zeilenauswahlleitung DLSEL auf den H-Pegel auf der Grundlage des Zeilenauswahlresultates des Lesesignales RD und der Zeilenadresse RA. Da die Blockauswahlsignale DLBS0 bis DLBSn-1 auf dem H- Pegel sind, werden die Digitleitungen DL0 bis DLn-1 so aktiviert, dass sie elektrisch mit der Stromversorgungsspannung VCC verbunden werden. Die Digitleitungen DL0 bis DLn-1 werden somit auf den H-Pegel aufgeladen.
Die AND-Schaltungen AD0 bis ADn-1 in den entsprechenden Digitwortleitungstreibern DWDR0 bis DWDRn-1 aktivieren entsprechende Wortleitungen WL0 bis WLn-1 auf den H-Pegel gemäß dem AND- Logiktätigkeitsresultat eines Signales, das zu einer entsprechenden Digitleitung DL (H-Pegel) übertragen ist, und eines Lesesignales RD (H-Pegel). Als Reaktion auf die Aktivierung einer jeden Wortleitung WL wird die Datenlesetätigkeit in dem ausgewählten Speicherblock MB1 durchgeführt.
Es sei angemerkt, dass alle Pull-Down-Signale der Digitleitungen DLDE1 bis DLDEn auf dem L-Pegel sind, und alle Digitleitungen DL0 bis DLn-1 werden als Signalleitungen zum Übertragen des Zeilenauswahlresultates bei der Datenlesetätigkeit benutzt.
Gemäß dem obigen Aufbau werden nicht nur die Wirkungen der ersten Ausführungsform erzielt, sondern es wird auch die Zunahme der Zahl von Verdrahtungsschichten, die durch die Zeilenauswahlleitungen zum Auswählen einer Wortleitung WL in jedem Speicherblock verursacht wird, unterdrückt, wodurch die Verkomplizierung des Herstellungsvorganges vermieden werden kann.

(Modifikation der zweiten Ausführungsform)

Eine Modifikation der zweiten Ausführungsform der vorliegenden Erfindung ist gedacht zum Verringern des Stromverbrauches bei der Datenlesetätigkeit, die bei der zweiten Ausführungsform beschrieben worden ist.
Es wird Bezug genommen auf Fig. 8, die Zeilenauswahlschaltungsanordnung der Modifikation der zweiten Ausführungsform unterscheidet sich von der zweiten Ausführungsform in Fig. 5 darin, dass die Digitwortleitungstreiber DWDR0 bis DWDRn durch Digitwortleitungstreiber DWDR#0 bis DWDR#n ersetzt sind (hier im folgenden manchmal allgemein als Digitwortleitungstreiber DWDR# bezeichnet). Da die Zeilenauswahlschaltungsanordnung der Modifikation der zweiten Ausführungsform sonst die gleiche wie die zweite Ausführungsform ist, wird die detaillierte Beschreibung davon nicht wiederholt. Es sei angemerkt, dass der Digitwortleitungstreiber DWDRn und der Digitwortleitungstreiber DWDR#n den gleichen Aufbau haben.
Es wird Bezug genommen auf Fig. 9A, der Digitwortleitungstreiber DWDR#0 unterscheidet sich vom Digitwortleitungstreiber DWDR0 der zweiten Ausführungsform darin, dass der Ligitwortleitungstreiber DWDR#0 weiter eine NAND-Schaltung NAD0 und einen P-Kanal-MOS-Transistor PTT0 aufweist.
Die NAND-Schaltung NAD0 empfängt ein Signal, das zu der Zeilenauswahlleitung DLSEL übertragen ist, und ein Lesesignal RD und überträgt das NAND-Logiktätigkeitsresultat davon zu dem Gate des P-Kanal-MOS-Transistors PTT0. Der P-Kanal-MOS-Transistor PTT0 ist aktiv gemäß dem NAND-Logiktätigkeitsresultat der NAND-Schaltung NAD0 und verbindet elektrisch die Stromversorgungsspannung VCC mit der Digitleitung DL0.
Es wird Bezug genommen auf Fig. 9B, wie in Zusammenhang mit Fig. 9A beschrieben wurde, unterscheidet sich der Digitwortleitungstreiber DWDR#k (worin k eine natürliche Zahl ist, die 1≤k≤n-1 erfüllt) von dem Digitwortleitungstreiber DWDRk der zweiten Ausführungsform darin, dass der Digitwortleitungstreiber DWDR#k weiter eine NAND-Schaltung NADk und einen P-Kanal- MOS-Transistor PTTk aufweist. Bei dem Digitwortleitungstreiber DWDR#k aktiviert die NAND-Schaltung NADk den P-Kanal-MOS-Transistor PTTk gemäß dem NAND-Logiktätigkeitsresultat eines Signales, das zu der Digitleitung DLk-1 in dem Speicherblock MB der vorhergehenden Stufe übertragen ist, und einem Lesesignal RD und verbindet elektrisch die Stromversorgungsspannung VCC mit der Digitleitung DLk.
Die P-Kanal-MOS-Transistoren PTT0, PTTk sind Transistoren mit einer geringeren Stromtreiberfähigkeit, das heißt einer kleineren Kanalbreite als die P-Kanal-MOS-Transistoren PT0, PTk.
Obwohl es in der Figur nicht gezeigt ist, sind jedes Blockauswahlsignal DLBS und jedes Pull-Down-Signal der Digitleitung DLDE, die durch den Spaltendecoder 200 erzeugt sind, bei der Datenlesetätigkeit auf den L-Pegel gesetzt.
Die Datenlesetätigkeit wird nun beschrieben. Es wird hierin angenommen, dass der Speicherblock MB1 für die Datenlesetätigkeit ausgewählt ist.
Es wird Bezug genommen auf Fig. 8, 9A und 9B, der Zeilendecoder 100 aktiviert die Zeilenauswahlleitung DLSEL auf den H- Pegel als Reaktion auf das Lesesignal RD (H-Pegel).
Da ein zu der Zeilenauswahlleitung DLSEL übertragenes Signal und das Lesesignal RD beide auf dem H-Pegel sind, aktiviert die AND-Schaltung AD0 in dem Digitwortleitungstreiber DWDR#0 die Wortleitung WL0. Weiterhin aktiviert die NAND-Schaltung NAD0 den P-Kanal-MOS-Transistor PTT0 als Reaktion auf das zu der Zeilenauswahlleitung DLSEL übertragene Signal und das Lesesignal. Das zu der Zeilenauswahlleitung DLSEL übertragene Zeilenauswahlresultat wird zu der Digitleitung DL0 als Reaktion auf die Aktivierung des P-Kanal-MOS-Transistors PTT0 übertragen.
Ähnlich aktiviert der Digitwortleitungstreiber DWDR#1 die Wortleitung WL und den P-Kanal-MOS-Transistor PTT1 als Reaktion auf ein Signal (H-Pegel), das zu der Digitleitung DL0 übertragen ist, und das Lesesignal RD (H-Pegel), und er überträgt das Zeilenauswahlresultat (H-Pegel) zu der Digitleitung DL2 als Reaktion auf die Aktivierung des P-Kanal-MOS-Transistors PTT1. Die anderen Digitwortleitungstreiber DWDR# aktivieren ähnlich eine entsprechende Wortleitung WL und übertragen sequentiell das Zeilenauswahlresultat zu einer entsprechenden Digitleitung.
Es sei angemerkt, da jedes Blockauswahlsignal DLBS auf dem L- Pegel ist, ist das NAND-Logiktätigkeitsresultat einer jeden NAND-Schaltung NADk in jedem Digitwortleitungstreiber DWDR#k auf dem H-Pegel. Daher ist kein P-Kanal-MOS-Transistor PTTk aktiviert.
Folglich weist jeder Digitwortleitungstreiber DWDR# zwei Treibertransistoren zum elektrischen Verbinden der Stromversorgungsspannung VCC mit der Digitleitung DL auf und aktiviert selektiv die Treibertransistoren bei der Datenlese- und Schreibtätigkeit. Folglich wird bei der Datenlesetätigkeit ein P-Kanal-MOS-Transistor mit einer kleineren Kanalbreite getrieben anstelle eines P-Kanal-MOS-Transistors mit einer größeren Kanalbreite zum Liefern eines Datenschreibstromes, der für die Datenschreibtätigkeit benötigt wird. Als Resultat kann der Stromverbrauch zusätzlich zu den Wirkungen der zweiten Ausführungsform verringert werden.

(Dritte Ausführungsform)

Bei dem Aufbau der dritten Ausführungsform der vorliegenden Erfindung unterscheidet sich die Zahl von Digitleitungen DL in jedem Speicherblock MB von der der Wortleitungen NL in jedem Speicherblock MB.
Hier im folgenden wird ein Beispiel beschrieben, bei dem jede Wortleitung WL in jedem Speicherblock in zwei Wortleitungen unterteilt ist.
Es wird Bezug genommen auf Fig. 10, die Zeilenauswahlschaltungsanordnung der dritten Ausführungsform unterscheidet sich von der der Modifikation der zweiten Ausführungsform in Fig. 8 darin, dass die Zeilenauswahlschaltungsanordnung der dritten Ausführungsform weiter Wortleitungstreiber WLDR enthält.
Genauer, jeder Wortleitungstreiber WLDR0 bis WLDRn-1 ist zwischen entsprechenden zwei der obigen Digitwortleitungstreiber DWDR0 bis DWDRn so vorgesehen, dass jede Wortleitung WL in einem entsprechenden Speicherblock geteilt ist. Es sei angemerkt, dass die Wortleitungstreiber WLDR gemeinsam sich auf die Wortleitungstreiber WLDR0 bis WLDRn-1 beziehen.
Der Wortleitungstrelber WLDR0 wird nun als Beispiel beschrieben. Der Wortleitungstreiber WLDR0 ist zwischen den Digitwortleitungstreibern DWDR0 und DWDR1 so vorgesehen, dass jede Wortleitung WL in dem Speicherblock MB0 unterteilt ist.
Es wird Bezug genommen auf Fig. 11, der Wortleitungstreiber WLDR0 enthält eine AND-Schaltung ADD0. Die AND-Schaltung ADD0 empfängt ein Signal, das von der Digitleitung DL0 übertragen ist, und ein Lesesignal RD und aktiviert die Wortleitung WL1 gemäß des AND-Logiktätigkeitsresultates davon. Solch eine Schaltungsanordnung ermöglicht es, dass die Wortleitungen unterteilt werden, wodurch die Zahl der Wortleitungen leicht unterschiedlich zu der der Digitleitungen gemacht werden kann.
Die gleichen Wirkungen wie jene der zweiten Ausführungsform können mit dem obigen Aufbau erzielt werden. Da weiterhin die Verdrahtungslänge einer jeden Wortleitung verringert ist, ist die Anstiegszeit davon verringert, was eine Hochgeschwindigkeitsdatenlesetätigkeit ermöglicht.
Die dritte Ausführungsform der vorliegenden Erfindung ist auch auf die zweite Ausführungsform und die Modifikation davon anwendbar.

(Vierte Ausführungsform)

Anders als die zweite Ausführungsform ist die vierte Ausführungsform der vorliegenden Erfindung dazu gedacht, den Leistungsverbrauch durch Aktivieren nur einer Wortleitung WL, die in einem ausgewählten Speicherblock MB enthalten ist, bei der Datenlesetätigkeit zu verringern.
Es wird Bezug genommen auf Fig. 12, die Zeilenauswahlschaltungsanordnung der vierten Ausführungsform unterscheidet sich von der der zweiten Ausführungsform in Fig. 5 darin, dass die Digitwortleitungstreiber DWDR0 bis DWDRn durch Digitwortleitungstreiber DWDRI0 bis DWDRIn ersetzt sind. Da die Zeilenauswahlschaltungsanordnung der vierten Ausführungsform ansonsten die gleiche wie jene der zweiten Ausführungsform ist, wird die detaillierte Beschreibung davon nicht wiederholt. Es sei angemerkt, dass die Digitwortleitungstreiber DWDRn, DWDRIn den gleichen Aufbau aufweisen.
Es wird Bezug genommen auf Fig. 13A, der Digitwortleitungstreiber DWDRI0 unterscheidet sich von dem Digitwortleitungstreiber DWDR0 darin, dass die AND-Schaltung AD0 ein Wortblockauswahlsignal WLBS0 anstelle des Lesesignals RD empfängt. Mit andern Worten, die Wortleitung WL0 wird gemäß dem Wortblockauswahlsignal WLBS0 aktiviert.
Es wird Bezug genommen auf Fig. 13B, der Digitwortleitungstreiber DWDRIk aktiviert eine Wortleitung WLk gemäß einem Wortblockauswahlsignal WLBSk.
Es sei angemerkt, dass die Wortblockauswahlsignale WLBS0, WLBSk manchmal allgemein als Wortblockauswahlsignale WLBS bezeichnet werden.
Im folgenden wird angenommen, dass die Wortleitung WL aktiviert wird, wenn der Speicherblock MB1 ausgewählt ist.
Es wird Bezug genommen auf Fig. 14 und 15, bei einer Bereitschaftsperiode (d. h. bis zur Zeit t5) sind sowohl das Lesesignal RD (Lesebefehlssignal) und die Zeilenadresse RA beide auf dem L-Pegel, und daher ist die mit dem Zeilendecoder 100 verbundene Zeilenauswahlleitung DLSEL auf den L-Pegel gesetzt. Folglich wird die Zeilenauswahl in dieser Periode nicht durchgeführt. Weiterhin ist jedes Blockauswahlsignal DLBS auf den L-Pegel gesetzt. Folglich sind die P-Kanal-MOS-Transistoren PT0 bis PTn-1 in den entsprechenden Digitleitungstreibern DLDR in dem Aus-Zustand. Es sei angemerkt, dass das Schreibfreigabesignal WE bei der Datenschreibtätigkeit aktiviert wird. Daher ist das Schreibfreigabesignal WE auf dem L-Pegel bei der Datenlesetätigkeit. Jedes Pull-Down-Signal der Digitleitung DLDE ist auf dem H-Pegel, und die N-Kanal-MOS-Transistoren NT1 bis NTn in den entsprechenden Digitleitungstreibern DLDR sind in dem Ein-Zustand. Daher ist jede Digitleitung DL elektrisch mit der Massespannung GND (L-Pegel) verbunden. Jedes Wortblockauswahlsignal WLBS ist auf den L-Pegel gesetzt.
Sofern der Speicherblock MB1 zu der Zeit t5 gewählt ist, setzt der Spaltendecoder 200 das Blockauswahlsignal DLBS0 auf den H- Pegel und setzt die Blockauswahlsignale DLBS1 bis DLBSn-1 auf den L-Pegel. Weiterhin setzt der Spaltendecoder 200 die Pull- Down-Signale der Digitleitungen DLDE1 bis DLDEn auf den L- Pegel.
Zu der Zeit t6 aktiviert der Zeilendecoder 100 die Zeilenauswahlleitung DLSEL auf den H-Pegel auf der Grundlage des Lesesignales RD und des Zeilenauswahlresultates der Zeilenadresse RA. Das Wortblockauswahlsignal WLBS1 wird auf den H-Pegel gesetzt. Da das Blockauswahlsignal DLBS0 auf dem H-Pegel ist, wird die Digitleitung DL0 aktiviert und elektrisch mit der Stromversorgungsspannung VCC verbunden. Die Digitleitung DL0 wird somit auf den H-Pegel geladen.
Die AND-Schaltung AD1 in dem Digitwortleitungstreiber DWDR1 aktiviert eine entsprechende Wortleitung WL1 auf den H-Pegel gemäß dem AND-Logiktätigkeitsresultat eines Signales (H- Pegel), das zu der Digitleitung DL übertragen ist, die elektrisch mit der AND-Schaltung AD1 verbunden ist, und dem Wortblockauswahlsignal WLBS1 (H-Pegel).
Mit dem obigen Schaltungsaufbau wird nur eine Wortleitung, die in einem ausgewählten Speicherblock MB enthalten ist, bei der Datenlesetätigkeit aktiviert, wodurch der Leistungsverbrauch weiter verringert werden kann.

(Fünfte Ausführungsform)

Die fünfte Ausführungsform der vorliegenden Erfindung ist zum Durchführen von Tätigkeiten wie die Erfassung von Prozessdefekten oder ähnlichem zwischen Verdrahtungen wie Digitleitungen in einem Testmodus gerichtet.
Es wird Bezug genommen auf Fig. 16, die Zeilenauswahlschaltungsanordnung der fünften Ausführungsform unterscheidet sich von der ersten Ausführungsform in Fig. 1 darin, dass der Digitleitungstreiber DLDR0 durch einen Digitleitungstreiber TDLDR ersetzt ist. Der Digitleitungstreiber TDLDR unterscheidet sich von dem Digitleitungstreiber DLDR0 darin, dass der Digitleitungstreiber TDLDR weiter eine OR-Schaltung OR0 enthält.
Die OR-Schaltung OR0 empfängt ein Signal, das zu der Zeilenauswahlleitung DLSEL übertragen ist, und ein Testmodusfreigabesignal TME und gibt das OR-Logiktätigkeitsresultat davon an einen Eingang einer NAND-Schaltung ND0 aus.
Der obige Aufbau ermöglicht es, dass eine Digitleitung DL als Reaktion auf das Testmodusfreigabesignal TME unabhängig von dem Zeilenauswahlresultat des Zeilendecoders 100 aktiviert wird.
Es wird Bezug genommen auf Fig. 17, in dem Testmocius werden jedes Blockauswahlsignal DLBS und jedes Pull-Down-Signal der Digitleitung DLDE auf den H-Pegel bzw. den L-Pegel gesetzt.
Hier im folgenden wird der Testmodus zum Erfassen von Prozessdefekten beschrieben.
Es wird Bezug genommen auf Fig. 17 und 18, in einer Bereitschaftsperiode (bis zur Zeit t7) sind das Testmodusfreigabesignal TME, das Schreibfreigabesignal WE und die Zeilenadresse RA auf den L-Pegel gesetzt. Jedes Blockauswahlsignal DLBS ist auf dem L-Pegel und jedes Pull-Down-Signal der Digitleitung ist auf dem H-Pegel. Daher sind die N-Kanal-MOS-Transistoren NT1 bis NTn in den entsprechenden Treibern DLDR in dem Ein- Zustand. Jede Digitleitung DL ist somit mit der Massespannung GND (L-Pegel) verbunden.
Sofern das Testmodusfreigabesignal TME für den Testmodus zu der Zeit t7 angelegt wird, wird der Spaltendecoder 200 die Blockauswahlsignale DLBS0 bis DLBSn-1 auf den L-Pegel und die Pull-Down-Signale der Digitleitungen DLDE1 bis DLDEn auf den L-Pegel.
In dem Testmodus wird die Zeilenauswahlleitung DLSEL auf den H-Pegel als Reaktion auf den Testmodusfreigabesignal TME und das Blockauswahlsignal DLBS aktiviert. Mit andern Worten, in dem Testmodus wird jede Zeilenauswahlleitung DLSEL in jeder Zeile als Reaktion auf das Testmodusfreigabesignal TME unabhängig von der Zeilenadresse RA aktiviert.
Da jede Zeilenauswahlleitung DLSEL aktiviert ist und die Blockauswahlsignale DLBS0 bis DLBSn-1 auf dem H-Pegel sind, ist jede Digitleitung, die elektrisch mit der Zeilenauswahlleitung DLSEL in jeder Zeile verbunden ist, auf der H-Pegel aktiviert.
Mit dem obigen Aufbau können die Erfassung von Prozessdefekten zwischen Verdrahtungen (d. h. zwischen einer Digitleitung DL und einer Signalleitung, die nicht die Digitleitung DL ist, und ähnlichem) und der Spannungstest des P-Kanal- und N-Kanal- MOS-Transistors, die mit der Digitleitung DL verbunden sind, zu einer Zeit in jeder Zeile durchgeführt werden.
Es sei angemerkt, dass, obwohl die OR-Schaltung OR0 hier zu dem Digitleitungstreiber DLDR0 in der Zeilenauswahlschaltungsanordnung der ersten Ausführungsform hinzugefügt ist, ist solch ein Aufbau auch auf die zweite, dritte und vierte Ausführungsform anwendbar.

(Modifikation der fünften Ausführungsform)

Eine Modifikation der fünften Ausführungsform ist zum Erkennen von Prozessdefekten zwischen Digitleitungen einer jeden Zeile gedacht.
Wie in Fig. 19 gezeigt ist, eine Digitleitungstreibergruppe ist beispielhaft entsprechend einer ungeraden Zeile in der Zeilenauswahlschaltungsanordnung der Modifikation der fünften Ausführungsform vorgesehen.
Die Zeilenauswahlschaltungsanordnung der Modifikation der fünften Ausführungsform unterscheidet sich von der der fünften Ausführungsform in Fig. 16 darin, dass der Digitleitungstreiber TDLDR durch den Digitleitungstreiber TDLDRO ersetzt ist. Der Digitleitungstreiber TDLDRO wird als Reaktion auf ein Testmodusfreigabesignal TMEOD in dem Testmodus aktiviert. Mit andern Worten, jede Digitleitungsgruppe entsprechend den ungeraden Zeilen wird aktiviert.
Die Digitleitungstreiber entsprechend den geraden Zeilen unterscheiden sich von jenen entsprechend den ungeraden Zeilen darin, dass der Digitleitungstreiber TDLDRO durch einen Digitleitungstreiber TDLDRE ersetzt ist, wie in Klammern gezeigt ist. Der Digitleitungstreiber TDLDRE wird als Reaktion auf ein Testmodusfreigabesignal TMEEV im Testmodus aktiviert. Mit andern Worten, jede Digitleitungsgruppe entsprechend den geraden Zeilen wird aktiviert.
Durch Anlegen entweder des Testmodusfreigabesignales TMEOD oder TMEEV entsprechend den ungeraden Zeilen und den geraden Zeilen können die Digitleitungen der ungeraden Zeilen und die Digitleitungen der geraden Zeilen unabhängig der Spannung/dem Stress unterworfen werden. Als Resultat kann die Erfassung von Prozessdefekten zwischen Digitleitungen jeder Zeile zu einer Zeit durchgeführt werden.
Es sei angemerkt, dass, obwohl die OR-Schaltung OR0 hier zu dem Digitleitungstreiber DLDR0 in der Zeilenauswahlschaltungsanordnung der ersten Ausführungsform hinzugefügt wurde, solch ein Aufbau auch auf die zweite, dritte und vierte Ausführungsform anwendbar ist.

(Sechste Ausführungsform)

In der MRAM-Vorrichtung 1 der ersten bis fünften Ausführungsform sind Digitleitungen unabhängig in jedem Speicherblock zum Sicherstellen eines ausreichenden Datenschreibstromes für jede Digitleitung eines jeden Speicherblocks in einem Speicherfeld großer Kapazität vorgesehen. Weiterhin ist ein Treiber für jede Digitleitung vorgesehen.
In den folgenden Ausführungsformen ist ein Speicherfeld in eine Mehrzahl von Speicherblöcken unterteilt, und die Digitleitungen werden geteilt, während ein ausreichender Datenschreibstrom sichergestellt wird.
Es wird Bezug genommen auf Fig. 20, eine MRAM-Vorrichtung 10 der sechsten Ausführungsform unterscheidet sich von der MRAM- Vorrichtung 1 von Fig. 1 darin, dass die DL/WL-Treiberbänder DWDG0 bis DWDGn durch Treiberbänder DRB0 bis DRBn ersetzt sind. Jedes Treiberband DRB0 bis DRBn-1 ist gemäß einem invertierten Signal /WE eines Schreibfreigabesignal WE gesteuert, das durch einen Inverter 21 angelegt wird. Das Treiberband DRBn der letzten Stufe wird gemäß dem Schreibfreigabesignal WE gesteuert, das durch Inverter 21, 21a angelegt wird. Der Zeilendecoder 100 gibt das Zeilenauswahlresultat als Reaktion auf das OR-Logiktätigkeitsresultat einer OR-Schaltung 29 aus, die ein Schreibfreigabesignal WE und ein Lesefreigabesignal, eine Lesefreigabe RE empfängt. Da der Aufbau der MRAM-Vorrichtung 10 sonst der gleiche wie der der von der MRAM-Vorrichtung 1 in Fig. 1 ist, wird die Beschreibung davon nicht wiederholt.
Es wird Bezug genommen auf Fig. 21, in der Zeilenauswahlschaltungsanordnung der sechsten Ausführungsform wird eine Digitleitung DL<x> durch die Speicherblöcke MB geteilt. Das Treiberband DRB0 der ersten Stufe treibt die geteilte Digitleitung DL<x>. Wortleitungen WL in jedem Speicherblock MB werden entsprechend durch Treiberbänder DRB0 bis DRBn-1 getrieben, die entsprechend den Speicherblöcken MB0 bis MBn-1 vorgesehen sind.
Das Treiberband DRB0 enthält Inverter 20, 25, einen Transistor 26 und eine NAND-Schaltung 24.
Der Transistor 26 ist zwischen der Stromversorgungsspannung VCC und der Digitleitung DL<x> vorgesehen. Der Transistor 26 empfängt ein invertiertes Signal /DSL<x> eines Zeilenauswahlsignales DSL<x> durch den Inverter 20 und verbindet elektrisch die Stromversorgungsspannung VCC mit der Digitleitung DL<x>. Die NAND-Schaltung 24 empfängt ein invertiertes Signal /WE des Schreibfreigabesignales WE durch einen Inverter 21 und ein Spannungssignal auf der Digitleitung DL<x> und gibt das NAND- Logiktätigkeitsresultat der empfangenen Signale an den Inverter 25 aus. Der Inverter 25 aktiviert eine Wortleitung WL0<x> als Reaktion auf das Ausgangssignal der NAND-Schaltung 24. Es sei angemerkt, dass ein P-Kanal-MOS-Transistor hier beispielhaft als ein Transistor 26 benutzt wird.
Die Treiberbänder DRB1 bis DRBn-1 treiben jeweils eine Wortleitung WL in einem entsprechenden Speicherblock. Da die Treiberbänder DRB1 bis DRBn-1 den gleichen Aufbau aufweisen, wird unten das Treiberband DRB1 beschrieben.
Das Treiberband DRB1 enthält eine NAND-Schaltung 30 und einen Inverter 31.
Die NAND-Schaltung 30 empfängt ein invertes Signal /WE des Freigabesignales WE durch den Inverter 21 und ein Spannungssignal auf der Digitleitung DL<x> und gibt das NAND- Logiktätigkeitsresultat der empfangenen Signale an den Inverter 31 aus. Der Inverter 31 aktiviert eine Wortleitung WL1<x> als Reaktion auf das Ausgangssignal der NAND-Schaltung 30.
Das Treiberband DRBn enthält einen Transistor 40. Der Transistor 40 ist zwischen der Digitleitung DL<x> und der Massespannung GND vorgesehen und empfängt das Schreibfreigabesignal WE durch die Inverter 21, 21a an seinem Gate. Es sei angemerkt, dass ein N-Kanal-MOS-Transistor hier beispielhaft als Transistor 40 benutzt wird.
Hier im folgenden wird der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der sechsten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 22 beschrieben.
Zuerst wird der Datenschreibbetrieb beschrieben. Bei der Datenschreibtätigkeit wird eine gültige Zeilenadresse RA an den Zeilendecoder 100 angelegt. Zu einer Zeit T0 wird das Schreibfreigabesignal WE auf den H-Pegel gesetzt. Der Zeilendecoder 100 setzt ein Zeilenauswahlsignal DSL<x> auf den H-Pegel auf der Grundlage des OR-Logiktätigkeitsresultates (H-Pegel) der OR-Schaltung 29 und der gültigen Adresse RA. Folglich wird ein invertiertes Signal /DSL<x> des Zeilenauswahlsignales DSL<x>, das durch den Inverter 20 angelegt wird, auf den L-Pegel gesetzt.
Als Reaktion darauf wird der Transistor 26 eingeschaltet, und die Stromversorgungsspannung VCC wird elektrisch mit einem Ende der Digitleitung DL<x> verbunden. Der Transistor 40 in dem Treiberband DRBn wird als Reaktion auf das Schreibfreigabesignal WE (H-Pegel) eingeschaltet, das durch die Inverter 21, 21a empfangen wird, wodurch die Massespannung GND elektrisch mit dem anderen Ende der Digitleitung DL<x> verbunden wird. Als Resultat wird ein Datenschreibstrom zu der Digitleitung DL<x> geliefert, wodurch die Datenschreibtätigkeit ausgeführt wird.
Hiernach wird die Datenlesetätigkeit beschrieben. Zu einer Zeit T1 bei der Datenlesetätigkeit wird das Lesefreigabesignal RE auf dem H-Pegel gesetzt. Andererseits ist das Schreibfreigabesignal WE auf dem L-Pegel. Folglich wird der Transistor 40, der in dem Treiberband DRBn enthalten ist, das eine letzte Schaltung ist, ausgeschaltet, wodurch das andere Ende der Digitleitung DL<x> elektrisch von der Massespannung GND getrennt wird (dieser Zustand wird auch als "offener Zustand" bezeichnet).
Wenn eine gültige Zeilenadresse RA an den Zeilendecoder 100 zu der Zeit T1 angelegt wird, setzt der Zeilendecoder 100 das Zeilenauswahlsignal DSL<x> auf den H-Pegel auf der Grundlage des OR-Logiktätigkeitsresultates (H-Pegel) der OR-Schaltung 29 und der gültigen Zeilenadresse. Als Resultat wird ein invertiertes Signal /DSL<x> des Zeilenauswahlsignales DSL<x>, das durch den Inverter 20 angelegt wird, auf den H-Pegel gesetzt. Folglich wird der Transistor 26 eingeschaltet, wodurch ein Ende der Digitleitung DL<x> elektrisch mit der Stromversorgungsspannung VCC verbunden wird. Da das andere Ende der Digitleitung DL<x> in dem offenen Zustand ist, wird der Spannungspegel der Digitleitung DL<x> auf den H-Pegel gesetzt.
Die NAND-Schaltung 24 empfängt ein invertiertes Signal /WE (H- Pegel) des Schreibfreigabesignales WE durch den Inverter 21 und den Spannungspegel (H-Pegel) der Digitleitung DL<x> und gibt das NAND-Logiktätigkeitsresultat der empfangenen Signale als L-Pegel aus. Als Reaktion darauf aktiviert der Inverter 25 die Wortleitung WL0<x> (H-Pegel).
Bei der Zeilenauswahlschaltungsanordnung der sechsten Ausführungsform werden die Digitleitungen von jedem Speicherblock geteilt. Dieses ermöglicht die Verringerung der Zahl von Schaltungen zum Treiben der Digitleitungen.
Eine Digitleitung DL wird als Stromleitung bei der Datenschreibtätigkeit benutzt. Bei der Datenlesetätigkeit wird jedoch die Digitleitung DL als eine Signalleitung zum Aktivieren einer Wortleitung WL benutzt. Dieses vermeidet die Notwendigkeit des Vorsehens von Signalleitungen zum Vorsehen eines Befehles zum Aktivieren einer Wortleitung WL. Mit andern Worten, dieser Aufbau unterdrückt die Zunahme im Layout, die durch die Zunahme der Zahl von Verdrahtungsschichten entsprechend den Signalleitungen verursacht würde. Als Resultat kann die Fläche der MRAM-Vorrichtung verringert werden.
Es sei angemerkt, dass bei der obigen Beschreibung das Speicherfeld in eine Mehrzahl von Speicherblöcken unterteilt ist, und eine Digitleitung DL wird als eine Signalleitung zum Vorsehen eines Befehles zum Aktivieren einer Wortleitung benutzt. Die sechste Ausführungsform ist auch auf den Aufbau anwendbar, bei dem das Speicherfeld nicht geteilt ist.

(Siebte Ausführungsform)

Der Aufbau zum Verringern des Leistungsverbrauches bei der Datenlesetätigkeit wird in der siebten Ausführungsform der vorliegenden Erfindung beschrieben.
Es wird Bezug genommen auf Fig. 23, die Zeilenauswahlschaltungsanordnung der siebten Ausführungsform unterscheidet sich von der der sechsten Ausführungsform in Fig. 21 darin, dass das Treiberband DRD0 durch ein Treiberband DRB# ersetzt ist. Da die Zeilenauswahlschaltungsanordnung der siebten Ausführungsform sonst die gleiche wie die der sechsten Ausführungsform ist, wird die Beschreibung nicht wiederholt.
Das Treiberband DRB# enthält NAND-Schaltungen 22, 23, 24, einen Inverter 25 und Transistoren 26, 27.
Die NAND-Schaltung 22 empfängt ein Zeilenauswahlsignal DSL<x> und ein invertiertes Signal /WE eines Schreibfreigabesignales WE durch den Inverter 21 und gibt das NAND-Logiktätigkeitsresultat der empfangenen Signale als Leseauswahlsignal DLR<x> aus. Der Transistor 27 ist zwischen der Stromversorgungsspannung VCC und der Digitleitung DL<x> vorgesehen und empfängt das Leseauswahlsignal DLR<x> an seinem Gate. Die NAND-Schaltung 23 empfängt das Schreibfreigabesignal WE und das Zeilenauswahlsignal DSL<x> und gibt das NAND-Logiktätigkeitsresultat der empfangenen Signale als ein Schreibauswahlsignal DLW<x> aus. Der Transistor 26 ist zwischen der Stromversorgungsspannung VCC und der Digitleitung DL<x> vorgesehen und empfängt das Schreibauswahlsignal DLW<x> an seinem Gate. Da die NAND- Schaltung 24 und der Inverter 25 zum Treiben der Wortleitung WL auf die gleiche Weise wie die in Fig. 21 gezeigte verbunden sind, wird die Beschreibung davon nicht wiederholt. Es sei angemerkt, dass P-Kanal-MOS-Transistoren hierin beispielhaft als die Transistoren 26, 27 benutzt werden. Der Transistor 27 weist eine kleinere Kanalbreite, das heißt eine niedrigere Stromtreiberfähigkeit als der Transistor 26 auf.
Im folgenden wird der Betrieb der Zeilenauswahlschaltungsanordnung der siebten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 24 beschrieben. Zuerst wird der Datenschreibbetrieb beschrieben. Bei dem Datenschreibbetrieb wird eine gültige Zeilenadresse RA an den Zeilendecoder 100 angelegt. Zu der Zeit T0 wird das Schreibfreigabesignal WE auf den H-Pegel gesetzt. Der Zeilendecoder 100 setzt das Zeilenauswahlsignal DSL<x> auf den H-Pegel auf der Grundlage des OR- Logiktätigkeitsresultates (H-Pegel) der OR-Schaltung 29 und der gültigen Zeilenadresse RA. Folglich setzt die NAND- Schaltung 23 ihr Ausgangssignal, d. h. das Schreibauswahlsignal DLW<x> auf den L-Pegel. Die andere NAND-Schaltung 22 setzt das Leseauswahlsignal DLR<x> auf den H-Pegel. Folglich wird der Transistor 26 eingeschaltet, und der Transistor 2T wird ausgeschaltet. Als Resultat verbindet der Transistor 26 elektrisch ein Ende der Digitleitung DL<x> mit der Stromversorgungsspannung VCC.
Das Treiberband DRBn, eine letzte Schaltung, schaltet den Transistor 40 als Reaktion auf das Schreibfreigabesignal WE ein, wobei das andere Ende der Digitleitung DL<x> elektrisch mit der Massespannung GND verbunden wird. Als Resultat wird ein Datenschreibstrom zu der Digitleitung DL<x> geliefert.
Hier im folgenden wird die Datenlesetätigkeit beschrieben. Bei der Datenlesetätigkeit wird das Lesefreigabesignal RE auf den H-Pegel gesetzt, und das Schreibfreigabesignal WE wird auf den L-Pegel gesetzt. Als Reaktion auf das Schreibfreigabesignal WE setzt das Treiberband DRBn, eine letzte Schaltung, eine Digitleitung DL in den offenen Zustand, wie oben beschrieben wurde. Mit anderen Worten, die Digitleitung DL dient als eine Signalleitung, wie oben beschrieben wurde. Wenn eine gültige Zeilenadresse RA an den Zeilendecoder 100 zu der Zeit T1 angelegt wird, wird der Zeilendecoder 100 ein Zeilenauswahlsignal DSL<x> auf den H-Pegel auf der Grundlage des OR-Logiktätigkeitsresultate (H-Pegel) der OR-Schaltung 29 und der gültigen Zeilenadresse RA. Folglich setzt die NAND-Schaltung 22 ein Leseauswahlsignal DLR<x> auf den L-Pegel. Als Resultat wird der Transistor 27 eingeschaltet, wodurch die Digitleitung DL<x> elektrisch mit der Stromversorgungsspannung VCC verbunden wird.
Wie in dem Treiberband DRB# der ersten Stufe enthaltene NAND- Schaltung 24 empfängt ein invertiertes Signal /WE des Schreibfreigabesignales WE und ein Spannungssignal auf der Digitleitung DL<x> und gibt das NAND-Logiktätigkeitsresultat der empfangenen Signale an den Inverter 25 aus. Der Inverter 25 invertiert das Ausgangssignal der NAND-Schaltung 24 und aktiviert die Wortleitung WL0<x>.
In diesem Fall befindet sich das Ausgangssignal der NAND- Schaltung 24 auf dem L-Pegel, und der Inverter 25 aktiviert die Wortleitung WL0<x>. Ähnlich aktivieren die Treiberbänder DRB1 bis DRBn-1 entsprechend den Speicherblöcken WL1<x> bis WLn-1<x> die entsprechenden Wortleitungen WL1<x> bis WLn-1<x> auf den H-Pegel.
Ein zu treibender Treibertransistor wird somit zwischen dem Datenschreibbetrieb und dem Datenlesebetrieb geschaltet. Genauer, bei der Datenschreibtätigkeit wird der Transistor 26 mit der höheren Stromtreiberfähigkeit eingeschaltet zum Liefern eines ausreichenden Datenschreibstromes an die Digitleitung. Bei der Datenlesetätigkeit dient jedoch die Digitleitung DL nicht als eine Stromleitung sondern als eine Signalleitung. Daher wird der Treibertransistor 27 mit der niedrigeren Treiberfähigkeit eingeschaltet.
Mit diesem Aufbau wird ein zu betätigender Transistor zwischen der Datenschreibtätigkeit und der Datenlesetätigkeit geschaltet, wodurch der Stromverbrauch verringert wird. Als Resultat kann der gesamte Leistungsverbrauch der MRAM-Vorrichtung verringert werden.

(Erste Modifikation der siebten Ausführungsform)

Es wird Bezug genommen auf Fig. 25, die Zeilenauswahlschaltungsanordnung gemäß der ersten Modifikation der siebten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 23 darin, dass das Treiberband DRB# durch ein Treiberband DRB#a ersetzt ist.
Das Treiberband DRB#a enthält NAND-Schaltungen 23, 24, Inverter 25, 28 und Transistoren 26, 27.
Das Treiberband DRB#a unterscheidet sich von dem Treiberband DRB# darin, dass das Gate des Transistors 27 nicht das Ausgangssignal der NAND-Schaltung sondern ein invertiertes Signal DLE<x> eines Zeilenauswahlsignales durch den Inverter 28 empfängt. Da das Treiberband DRB#a ansonsten das gleiche wie das Treiberband DRB# ist, wird die Beschreibung davon nicht wiederholt.
Hier im folgenden wird der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der ersten Modifikation der siebten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 26 erläutert.
Zuerst wird die Datenschreibtätigkeit beschrieben.
Bei der Datenschreibtätigkeit wird eine gültige Zeilenadresse RA an den Zeilendecoder 100 angelegt. Zu der Zeit T0 wird das Schreibfreigabesignal WE auf den H-Pegel gesetzt. Der Zeilendecoder 100 setzt ein Zeilenauswahlsignal DSL<x> auf den H- Pegel auf der Grundlage des OR-Logiktätigkeitsresultates (H- Pegel) der OR-Schaltung 29 und der gültigen Zeilenadresse RA. Wenn das Schreibfreigabesignal WE auf den H-Pegel zu der Zeit T0 aktiviert wird, aktiviert die NAND-Schaltung 23 ihr NAND- Logiktätigkeitsresultat, das heißt ein Schreibauswahlsignal DLW<x> auf den L-Pegel. Als Reaktion darauf verbindet der Transistor 26 elektrisch die Stromversorgungsspannung VCC mit der Digitleitung DL<x>. Der Transistor 27 wird als Reaktion auf ein invertiertes Signal DLE<x> (L-Pegel) des Zeilenauswahlsignales DSL<x> eingeschaltet, das durch den Inverter 28 empfangen wird. Als Resultat verbindet der Transistor 27 elektrisch die Stromversorgungsspannung VCC mit der Digitleitung DL<x>. Wie oben beschrieben wurde, wird der Transistor 40 als Reaktion auf das Schreibfreigabesignal WE eingeschaltet, wodurch das andere Ende der Digitleitung DL<x> elektrisch mit der Massespannung GND verbunden wird. Da die zwei Treibertransistoren 26, 27 beide bei dem Datenschreibbetrieb eingeschaltet werden, kann ein ausreichender Schreibstrom zu der Digitleitung DL<x> geliefert werden.
Hier im folgenden wird der Datenlesebetrieb beschrieben.
Bei der Datenlesetätigkeit wird eine gültige Zeilenadresse RA an den Zeilendecoder 100 angelegt. Zu der Zeit T1 wird das Lesefreigabesignal RE auf den H-Pegel gesetzt. Der Zeilendecoder 100 setzt ein Zeilenauswahlsignal DSL<x> auf den H-Pegel auf der Grundlage des OR-Logiktätigkeitsresultates (H-Pegel) der OR-Schaltung 29 und der gültigen Zeilenadresse RA. Da das Schreibfreigabesignal W auf den L-Pegel gesetzt ist, ist das Ausgangssignal der NAND-Schaltung 23, das heißt ein Schreibauswahlsignal DLW<x> auf den H-Pegel gesetzt. Der Inverter 28 setzt ein invertiertes Signal DLE<x> des Zeilenauswahlsignales DSL<x> auf den L-Pegel.
Folglich wird bei der Datenlesetätigkeit nur der Transistor 27 eingeschaltet, und die Stromversorgungsspannung VCC ist elektrisch mit der Digitleitung DL<x> verbunden. Als Resultat werden die Ausgangssignale der NAND-Schaltungen 24, 30 und ähnliches auf den L-Pegel gesetzt, wie oben beschrieben wurde, wodurch die entsprechenden Wortleitungen WL aktiviert, werden. Die Datenlesetätigkeit ist somit ausgeführt.
Gemäß der Zeilenauswahlschaltungsanordnung der ersten Modifikation der siebten Ausführungsform sind die zwei Transistoren beide bei der Datenschreibtätigkeit eingeschaltet. Dieses ermöglicht einen ausreichenden Schreibstrom für eine Digitleitung. Bei der Datenlesetätigkeit wird nur ein Transistor mit niedrigerer Stromtreiberfähigkeit eingeschaltet. Dieses ermöglicht eine Verringerung des Leistungsverbrauches.

(Zweite Modifikation der siebten Ausführungsform)

Es wird Bezug genommen auf Fig. 27, die Zeilenauswahlschaltungsanordnung gemäß der zweiten Modifikation der siebten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 23 darin, dass Treiber zum Treiben einer Wortleitung WL, die entsprechend den Speicherblöcken MB vorgesehen sind, beseitigt sind, und jede Wortleitung WL wird durch die Speicherblöcke geteilt und ist elektrisch mit einer entsprechenden geteilten Digitleitung unter Benutzung einer Verdrahtung verbunden.
Hier im folgenden wird der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der zweiten Modifikation der siebten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 28 beschrieben.
Zuerst wird der Datenschreibbetrieb beschrieben. Bei der Datenschreibtätigkeit wird eine gültige Zeilenadresse RA an den Zeilendecoder 100 angelegt. Zu der Zeit T0 wird das Schreibfreigabesignal WE auf den H-Pegel gesetzt. Der Zeilendecoder 100 setzt ein Zeilenauswahlsignal DSL<x> auf den H-Pegel auf der Grundlage des OR-Logiktätigkeitsresultates (H-Pegel) der OR-Schaltung 29 und der gültigen Zeilenadresse RA. Die NAND- Schaltung 23 setzt ein Schreibauswahlsignal DLW<x> auf den L- Pegel. Folglich wird, wie oben beschrieben wurde, der Transistor 26 eingeschaltet, wodurch die Stromversorgungsspannung VCC elektrisch mit der Digitleitung DL<x> verbunden wird. Als Resultat wird ein Datenschreibstrom an die Digitleitung DL<x> geliefert.
Die Wortleitung WL<x> ist elektrisch mit der Digitleitung DL<x> verbunden und weist einen mittleren Potentialpegel auf. Folglich wird ein Transistor einer jeden Speicherzelle MC, die elektrisch mit der Wortleitung WL<x> verbunden ist, nicht eingeschaltet, der Datenlesebetrieb wird nicht durchgeführt.
Hier im folgenden wird der Datenlesebetrieb beschrieben. Eine gültige Zeilenadresse RA wird an den Zeilendecoder 100 angelegt. Zu der Zeit T1 wird das Lesefreigabesignal RE auf den H- Pegel gesetzt. Der Zeilendecoder 100 setzt ein Zeilenauswahlsignal DSL<x> auf den H-Pegel auf der Grundlage des OR-Logiktätigkeitsresultates (H-Pegel) der OR-Schaltung 29 und der gültigen Zeilenadresse RA. Wie oben beschrieben wurde, wird, da das Schreibfreigabesignal WE auf dem L-Pegel ist, das andere Ende der Digitleitung WL<x> in den offenen Zustand versetzt. Mit andern Worten, die Digitleitung DL<x> dient als eine Signalleitung. Die NAND-Schaltung 22 setzt ein Leseauswahlsignal DLR<x> auf den L-Pegel als Reaktion auf das Zeilenauswahlsignal DSL<x> (H-Pegel) und das invertierte Signal /WE (H- Pegel) des Schreibfreigabesignales WE. Als Resultat wird der Treibertransistor 27 eingeschaltet, wodurch die Digitleitung DL<x> elektrisch mit der Stromversorgungsspannung VCC verbunden wird. Folglich wird die Wortleitung WL<x>, die elektrisch mit der Digitleitung DL<x> verbunden ist, auf den H-Pegel aktiviert. Als Resultat werden Daten aus einer ausgewählten Speicherzelle gelesen.
Bei der zweiten Modifikation der siebten Ausführungsform ist eine Digitleitung elektrisch direkt mit einer Wortleitung unter Benutzung einer Verdrahtung verbunden. Dieses ermöglicht die Verringerung der Zahl von Elementen in der Schaltungsanordnung zum Treiben einer Wortleitung und ermöglicht somit die Verringerung der Layoutfläche.

(Achte Ausführungsform)

Der Aufbau zum Verringern der Zahl von Elementen in der Schaltungsanordnung zum Treiben einer Digitleitung und einer Wortleitung ist in der sechsten und siebten Ausführungsform und den Modifikationen davon beschrieben. Bei der achten Ausführungsform wird der Aufbau zum effektiven Testen antifehlerhaften Schreibens für jede MTJ-Speicherzelle beschrieben. Hier im folgenden wird ein Betriebstest zum Auswerten des Widerstandes gegen fehlerhaftes Schreiben als "Störungstest" beschrieben.
Es wird Bezug genommen auf Fig. 29, die Zeilenauswahlschaltungsanordnung der achten Ausführungsform enthält einen Zeilendecoder 100, ein Treiberband TDRB zum Treiben von Digitleitungen DL<0> bis DL<x>, die entsprechend den Speicherzellenzeilen vorgesehen sind, und ein Treiberband DRBn. In der Zeilenauswahlschaltungsanordnung der achten Ausführungsform ist das Treiberband DRB0 in Fig. 20 durch das Treiberband TDRB ersetzt. Bitleitungen BL sind entsprechend den Speicherzellenspalten vorgesehen. Bitleitungsstromsteuerschaltungen 400, 410 steuern die Bitleitungen BL.
Es sei angemerkt, dass die Schaltungsanordnung zum Treiben einer Wortleitung WL den gleichen Aufbau aufweist, wie er in Fig. 21 beschrieben worden ist, aber er ist in der vorliegenden Ausführungsform nicht gezeigt.
Das Treiberband TDR13 enthält Treibereinheiten DRU<0> bis DRU<x> (hier im folgenden manchmal allgemein als Treibereinheiten DRU bezeichnet). Die Treibereinheiten DRU<0> bis DRU<x> sind entsprechend den Digitleitungen DL<0> bis DL<x> vorgesehen.
Da die Treibereinheiten DRU<0> bis DRU<x> den gleichen Aufbau aufweisen, wird die Treibereinheit DRU<0> unten beschrieben. Die Treibereinheit DRU<0> enthält NAND-Schaltungen 50, 51 und Transistoren 52, 53.
Die NAND-Schaltung 51 empfängt ein Zeilenauswahlsignal DSL<0> und ein Schreibfreigabesignal WE und gibt das NAND-Logiktätigkeitsresultat der empfangenen Signale an das Gate des Transistors 53 aus. Die NAND-Schaltung 50 empfängt ein Schreibfreigabesignal WE und ein Testmodusfreigabesignal, Testmodusfreigabe TME und gibt das NAND-Logiktätigkeitsresultat der empfangenen Signale an das Gate des Transistors 52 aus. Der Transistor 52 ist zwischen der Stromversorgungsspannung VCC und der Digitleitung DL<0> vorgesehen und empfängt ein Steuersignal DLT<0>, das Ausgangssignal der NAND-Schaltung 50 an seinem Gate. Der Transistor 53 ist zwischen der Stromversorgungsspannung VCC und der Digitleitung DL<0> vorgesehen und empfängt ein Schreibauswahlsignal DLW<0>, das Ausgangssignal der NAND- Schaltung 51 an seinem Gate. P-Kanal-MOS-Transistoren sind hier beispielhaft als Transistoren 52, 53 benutzt. Der Transistor 52 weist eine niedrigere Stromtreiberfähigkeit als der Transistor 53 auf.
Hier wird im folgenden die Datenschreibtätigkeit der Zeilenauswahlschaltungsanordnung gemäß der achten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 30 beschrieben.
In dem normalen Betrieb wird das Testmodusfreigabesignal TME auf den L-Pegel gesetzt. Bei dem Datenschreibbetrieb setzt der Zeilendecoder 100 ein Zeilenauswahlsignal DSL<x> auf den H- Pegel als Reaktion auf eine Zeilenadresse RA. Zu der Zeit T0 wird das Schreibfreigabesignal WE auf den H-Pegel gesetzt, und eine Treibereinheit DRU wird selektiv aktiviert. Zum Beispiel wird hierin angenommen, dass ein Zeilenauswahlsignal DSL<0> auf den H-Pegel gemäß der Zeilenadresse RA gesetzt wird. In diesem Fall setzt die NAND-Schaltung 51 ein Schreibauswahlsignal DLW<0> auf den L-Pegel gemäß dem Schreibfreigabesignal WE und dem Zeilenauswahlsignal DSL<0>. Als Resultat wird der Transistor 53 eingeschaltet, wodurch die Digitleitung DL<0> elektrisch mit der Stromversorgungsspannung VCC verbunden wird.
Wie oben beschrieben wurde verbindet das Treiberband DRBn der letzten Stufe elektrisch das andere Ende einer jeden Digitleitung DL mit der Massespannung GND als Reaktion auf das Schreibfreigabesignal WE. Als Resultat wird ein Schreibstrom an die ausgewählte Digitleitung DL<0> geliefert.
Hier im folgenden wird ein Testmodus beschrieben. Zu der Zeit T1 wird das Testmodusfreigabesignal TME auf den H- Pegel gesetzt, und das Schreibfreigabesignal WE wird auf den H-Pegel gesetzt. Als Resultat setzt die NAND-Schaltung 50 in zum Beispiel der Treibereinheit DOU<0> ein Steuersignal DLT<0> auf den L-Pegel gemäß dem Testmodusfreigabesignal TME (H-Pegel) und das Schreibfreigabesignal WE (H-Pegel).
Als Resultat wird der Transistor 52 eingeschaltet, wodurch die Digitleitung DL<0> elektrisch mit der Stromversorgungsspannung VCC verbunden wird. In den anderen Treibereinheiten DRU wird ebenfalls die Digitleitung DL<x> elektrisch mit der Stromversorgungsspannung VCC verbunden. Da ein Transistor, der in dem Testmodus eingeschaltet wird, eine kleinere Größe als ein normaler Treibertransistor aufweist, ist ein Datenschreibstrom Ipt, der an jede Digitleitung DL geliefert wird, niedriger als ein Datenschreibstrom, der in dem normalen Betrieb geliefert wird.
In diesem Zustand wird ein Datenschreibstrom zu einer ausgewählten Bitleitung BL geliefert, in dem die Bitleitungsstromsteuerschaltungen 400, 410 benutzt werden.
Ein regulärer Datenschreibstrom, der zu jeder Digitleitung geliefert wird, wird auf einen Pegel gesetzt, der in Kombination mit einem Datenschreibstrom, der durch eine Bitleitung fließt, ein Datenschreibmagnetfeld entsprechend dem Bereich außerhalb der charakteristischen Sternlinie von Fig. 47 an einen Magnettunnelübergang MTJ anlegen kann. Andererseits ist der Pegel des Datenschreibstromes Ipt in dem Testmodus so eingestellt, dass ein Datenschreibmagnetfeld, das an einen Magnettunnelübergang MTJ durch die Kombination eines mittleren Datenschreibstromes Ipt in dem Testmodus und eines regulären Datenschreibstromes, der durch eine Bitleitung fließt, angelegt ist, einem Bereich innerhalb der charakteristischen Sternlinie entspricht.
In dem Störungstest wird das nicht fehlerhafte Beschreiben einer jeden MTJ-Speicherzelle durch Liefern eines mittleren Datenschreibstromes Ipt mit einem Pegel, bei dem die Datenschreibtätigkeit theoretisch unmöglich ist, getestet und geprüft, ob die Speicherdaten in jeder MTJ-Speicherzelle als Reaktion auf den mittleren Datenschreibstrom Ipt aktualisiert worden sind. Mit andern Worten, die Stärke der Störungseigenschaften einer jeden Speicherzelle wird in dem Störungstest getestet.
Eine Speicherzelle mit schwachen Störungscharakteristiken invertiert Speicherdaten als ein Resultat des Störungstests. Defekte Speicherzelle mit schwachen Störungscharakteristiken können so erkannt werden.
Bei der achten Ausführungsform kann der Störungstest einer jeden MTJ-Speicherzelle durchgeführt werden durch Liefern eines Datenschreibstromes Ipt an die Speicherzellen der gleichen Spalte auf parallele Weise. Dieses ermöglicht die Verringerung der Zeit, die für den Störungstest benötigt wird.

(Modifikation der achten Ausführungsform)

Es wird Bezug genommen auf Fig. 31, die Zeilenauswahlschaltungsanordnung gemäß der Modifikation der achten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 29 darin, dass ein externer Pfad PD0 zum Empfangen einer externen Stromversorgungsspannung weiter vorgesehen ist.
Zum Beispiel verbindet die Treibereinheit DRU0, die in dem Treiberband TDRB enthalten ist, elektrisch den externen Pfad PD0 mit der Digitleitung DL<x> in dem Testbetrieb. Der externe Pfad PD0 empfängt eine Spannung, die von außen einstellbar ist. Das gleiche trifft für die anderen Treibereinheiten zu.
Gemäß der Zeilenauswahlschaltungsanordnung der Modifikation der achten Ausführungsform wird eine Stromversorgungsspannung zum Testen von dem externen Pfad bei dem Testbetrieb geliefert, wodurch der Betrag des Datenschreibstromes Ipt, der für jede Digitleitung geliefert wird, einstellbar ist.
Durch Feineinstellen des Datenschreibstromes Ipt kann der Störungstest mit einer weiter verbesserten Genauigkeit durchgeführt werden.

(Neunte Ausführungsform)

Bei der neunten Ausführungsform wird der Schaltungsaufbau, der bei einem Einbrenntest zum effektiven Testen defekter Digitleitungen DL und defekter Verdrahtungen zwischen den Digitleitungen DL benutzt wird, beschrieben.
Es wird Bezug genommen auf Fig. 32, die Zeilenauswahlschaltungsanordnung der neunten Ausführungsform enthält einen Zeilendecoder 100, ein Treiberband DRVB und externe Anschlussflecke PD1, PD2. In der Zeilenauswahlschaltungsanordnung der neunten Ausführungsform ist das Treiberband DRB0 in Fig. 20 durch das Treiberband DRVB ersetzt. Es sei angemerkt, dass das Treiberband DRBn, die letzte in Fig. 20 gezeigte Schaltung in der Zeilenauswahlschaltungsanordnung der neunten Ausführungsform weggelassen ist. Treiberbänder DRB1 bis DRBn-1 zum Treiben einer Wortleitung weisen den gleichen Aufbau auf, wie er in Fig. 21 beschrieben worden ist, aber sie sind in der gegenwärtigen Ausführungsform nicht gezeigt.
Der Zeilendecoder 100 empfängt eine Zeilenadresse FA und ein Schreibfreigabesignal WE und gibt ein Zeilenauswahlsignal DSL aus, das das Zeilenauswahlresultat anzeigt, an das Treiberband DRVB. Das Treiberband DRVB liefert einen Datenschreibstrom durch selektives elektrisches Verbinden einer Digitleitung DL<0> bis DL<n> mit der Stromversorgungsspannung VCC gemäß dem Zeilenauswahlresultat von dem Zeilendecoder 100.
Das Treiberband DRVB enthält Inverter IV0 bis IVn und Transistoren TR0 bis TRn. Die Transistoren TR0 bis TRn sind zwischen den Digitleitungen DL<0> bis DL<n> und der Stromversorgungsspannung VCC vorgesehen. Die Gates der Transistoren TR0 bis TRn empfangen invertierte Signale der Zeilenauswahlsignale DSL<0> bis DSL<n> durch die Inverter IV0 bis IVn.
Die Schaltungen und ähnliches, die in dem Zeilendecoder 100 enthalten sind, und das Treiberband DRVB sind elektrisch mit einem gemeinsamen externen Anschlussfleck PD1 zum Empfangen der Massespannung GND verbunden. Das andere Ende einer jeden Digitleitung DL, das elektrisch mit der Massespannung GND verbunden ist, ist elektrisch mit dem externen Schaltungsfleck PD2 verbunden. Mit andern Worten, die Massespannung GND, die elektrisch mit dem anderen Ende einer jeden Digitleitung DL verbunden ist, und die Massespannung GND, die in den anderen Schaltungen benutzt wird, werden unabhängig unter Benutzung zweier externen Anschlussflecke geliefert.
Hier im folgenden wird der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der neunten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 33 beschrieben.
Zuerst wird die Datenschreibtätigkeit beschrieben. Es wird hier angenommen, dass die Digitleitung DL<1> ausgewählt wird.
Bei der Datenschreibtätigkeit setzt der Zeilendecoder 100 ein Zeilenauswahlsignal DSL<1>, das das Zeilenauswahlresultat bezeichnet, auf den H-Pegel zu der Zeit T0 gemäß einer gültigen Zeilenadresse RA und einem Schreibfreigabesignal WE auf den H- Pegel. Ein invertiertes Signal /DSL<1> des Zeilenauswahlsignales DSL<1>, das durch den Inverter IV1 angelegt wird, wird auf den L-Pegel gesetzt. Als Reaktion darauf verbindet der Transistor TR1 elektrisch die Stromversorgungsspannung VCC mit der Digitleitung DL<1>. Normalerweise ist der externe Anschlussfleck PD2 elektrisch mit der Massespannung GND verbunden. Folglich wird ein Datenschreibstrom zu der ausgewählten Digitleitung DL<1> geliefert.
Hier im folgenden wird ein Testmodus beschrieben. Bei dem Testbetrieb wird eine hohe externe Stromversorgungsspannung an den externen Anschlussfleck PD2 anstelle der Massespannung zu der Zeit T1 geliefert. Keine gültige Adresse RA wird an den Zeilendecoder 100 geliefert, und das Treiberband DRVB ist inaktiv. Da das andere Ende einer jeden Digitleitung DL elektrisch mit dem gemeinsamen externen Anschlussfleck PD2 verbunden ist, wird eine hohe Spannung von dem externen Anschlussfleck PD2 an jede Digitleitung DL angelegt. Auf diese Weise kann eine hohe Spannung an die Digitleitungen DL parallel angelegt werden, wodurch ein Defektbeschleunigungstest (sogenannter Einbrenntest) der Digitleitungen durchgeführt werden. Da weiterhin eine hohe Spannung an die Digitleitungen DL parallel angelegt werden kann, kann der Defektbeschleunigungstest wirksam mit verringerter Zeit durchgeführt werden.
Es sei angemerkt, dass der Einbrenntest gemäß einem Basisbeispiel der neunten Ausführungsform auch auf den Aufbau der ersten und zweiten Modifikation der neunten Ausführungsform angewendet werden kann, die unten beschrieben werden.

(Erste Modifikation der neunten Ausführungsform)

Es wird Bezug genommen auf Fig. 34, eine Zeilenauswahlschaltungsanordnung gemäß der ersten Modifikation der neunten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 32 darin, dass das Treiberband DRVB durch ein Treiberband DRVB# ersetzt ist.
Das Treiberband DRVB# enthält NOR-Schaltungen NR0 bis NRn und Transistoren TR0 bis TRn.
Die Transistoren TR0 bis TRn empfangen die Ausgangssignale der NOR-Schaltungen NR0 bis NRn an ihrem jeweiligen Gate.
Die NOR-Schaltung NRx empfängt ein entsprechendes Zeilenauswahlsignal DSL<x> und ein Testmodusfreigabesignal TME und gibt das NOR-Logiktätigkeitsresultat der empfangenen Signale an einen entsprechenden Transistor TRx als Steuersignal /DSL# aus. Der Transistor TRx verbindet elektrisch die Stromversorgungsspannung VCC mit einer entsprechenden Digitleitung DL<x> gemäß dem Steuersignal /DSL#. Da das gleiche auf die anderen NOR- Schaltungen zutrifft, wird die Beschreibung davon nicht wiederholt.
Hier wird im folgenden der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der ersten Modifikation der neunten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 35 beschrieben.
Im normalen Betrieb wird das Testmodusfreigabesignal TME auf den L-Pegel gesetzt. Folglich funktioniert jede NOR-Schaltung als ein Inverter zum Invertieren des Zeilenauswahlsignales DSL. Da die Datenschreibtätigkeit auf die gleiche Weise durchgeführt wird, wie in Zusammenhang mit dem Zeitablaufdiagramm von Fig. 33 beschrieben ist, wird die Beschreibung davon nicht wiederholt.
In dem Testmodus wird das Testmodusfreigabesignal TME auf den H-Pegel zu der Zeit T1 gesetzt. Als Reaktion darauf wird jedes Steuersignal /DSL#<0> bis /DSL#<n> auf den L-Pegel gesetzt. Als Reaktion darauf werden die Transistoren TR0 bis TRn parallel eingeschaltet, wodurch jede Digitleitung DL<0> bis DL<n> elektrisch mit der Stromversorgungsspannung VCC verbunden wird. In diesem Fall ist der Anschlussfleck PD2 in dem offenen Zustand.
Der obige Aufbau ermöglicht es, dass der Test leicht durchgeführt werden kann, selbst wenn der Aufbau zum Liefern einer externen Stromversorgungsspannung an einen externen Anschlussfleck PD2 nicht leicht aufgrund der Begrenzungen eines Testgerätes und einer Testumgebung implementiert werden kann. Da weiter der Einbrenntest einer jeden Digitleitung parallel durchgeführt werden kann, kann die Zeit, die für den Test benötigt wird, verringert werden.
Es sei angemerkt, dass der Einbrenntest gemäß der ersten Modifikation der neunten Ausführungsform auch auf den Aufbau der neunten Ausführungsform anwendbar ist.

(Zweite Modifikation der neunten Ausführungsform)

Es wird Bezug genommen auf Fig. 36, die Zeilenauswahlschaltungsanordnung gemäß der zweiten Modifikation der neunten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 34 darin, dass das Treiberband DRVB# durch das Treiberband DRVBa ersetzt ist und dass externe Anschlussflecke PD3, PD4 zusätzlich vorgesehen sind.
Die zweite Modifikation der neunten Ausführungsform ist zum unabhängigen Steuern von Digitleitungen von geraden Zeilen und Digitleitungen von ungeraden Zeilen während des Testbetriebes gedacht. Das Treiberband DRVBa unterscheidet sich von dem Treiberband DRVB# darin, dass eine Testmodusfreigabe, die an die NOR-Schaltungen NR0, NR2,. . . der geraden Zeilen angelegt wird, unabhängig von einer Testmodusfreigabe ist, die an die NOR-Schaltungen NR1, NR3. . . der ungeraden Zeilen angelegt ist. Genauer, die NOR-Schaltungen NR0, NR2. . . von geraden Zeilen empfangen ein Testmodusfreigabesignal TME_E. Andererseits empfangen die NOR-Schaltungen NR1, NR3. . . von ungeraden Zeilen ein Testmodusfreigabesignal TME_O.
Die anderen Enden der Digitleitungen DL<0>, DL<2> der geraden Zeilen sind elektrisch mit dem externen Anschlussfleck PD4 verbunden. Andererseits sind die anderen Enden der Digitleitungen DL<1>, DL<3> der ungeraden Zeilen elektrisch mit dem externen Anschlussfleck PD3 verbunden.
Hier folgend wird der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der zweiten Modifikation der neunten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 37 beschrieben.
Da die Datenschreibtätigkeit auf die gleiche Weise wie bei der ersten Modifikation der neunten Ausführungsform durchgeführt wird, wie in Fig. 35 beschrieben wurde, wird die Beschreibung davon nicht wiederholt.
Nun wird der Testbetrieb beschrieben. Zu der Zeit T1 wird das Testmodusfreigabesignal TME_O auf den H-Pegel gesetzt. Als Reaktion darauf werden die Ausgangssignale der NOR-Schaltungen NR1, NR3. . . der ungeraden Zeilen in dem Treiberband DRVBa auf den L-Pegel gesetzt. Folglich werden die Transistoren TR1, TR3. . . der ungeraden Zeilen eingeschaltet, wodurch die Digitleitungen DL<1>, DL<3> der ungeraden Zeilen elektrisch mit der Stromversorgungsspannung VCC verbunden werden. Der externe Anschlussfleck PD3 wird in den offenen Zustand versetzt. Als Resultat wird eine Spannungsdifferenz zwischen den ungeraden Zeilen und den geraden Zeilen erzeugt, wodurch Defekte zwischen Digitleitungen DL erkannt werden können.
Ähnlich wird das Testmodusfreigabesignal TME_E auf den H-Pegel zu der Zeit T2 gesetzt. Als Resultat werden die Digitleitungen DL<0>, DL<2>. . . der geraden Zeilen elektrisch mit der Stromversorgungsspannung VCC verbunden. Als Resultat wird eine Spannungsdifferenz zwischen den ungeraden Zeilen und den geraden Zeilen erzeugt, wodurch Prozessdefekte zwischen den Digitzeilen DL erkannt werden können.

(Dritte Modifikation der neunten Ausführungsform)

Es wird Bezug genommen auf Fig. 38, die Zeilenauswahlschaltungsanordnung gemäß der dritten Modifikation der neunten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung gemäß der ersten Modifikation der neunten Ausführungsform in Fig. 34 darin, dass eine Verbindungssteuerschaltung DRCT anstelle des externen Anschlussfleckes PD2 vorgesehen ist. Die Verbindungssteuerschaltung DRCT enthält Transistoren GT0 bis GTn. Die Transistoren GT0 bis GTn sind entsprechend den Digitleitungen DL<0> bis DL<n> vorgesehen und steuern die elektrische Verbindung zwischen den Digitleitungen DL<0> bis DL<n> und der Massespannung GND. N-Kanal-MOS-Transistoren werden hier beispielhaft als die Transistoren GT0 bis GTn benutzt.
Jeder Transistor GT0 bis GTn weist ein Gate auf, das ein invertiertes Signal /TME des Testmodusfreigabesignal TME durch einen Inverter 60 empfängt.
Hier im folgenden wird der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der dritten Modifikation der neunten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 39 beschrieben. Da der Datenschreibbetrieb auf die gleiche Weise wie bei der ersten Modifikation der neunten Ausführungsform durchgeführt wird, wird die Beschreibung davon nicht wiederholt.
In dem Testmodus wird das Testmodusfreigabesignal TME auf den H-Pegel zu der Zeit T1 gesetzt. Als Reaktion darauf wird jeder Transistor, der in dem Treiberband DRVB# enthalten ist, eingeschaltet und verbindet elektrisch eine entsprechende Digitleitung DL mit der Stromversorgungsspannung VCC. Da andererseits das Testmodusfreigabesignal TME auf dem H-Pegel ist, trennt die Verbindungssteuerschaltung DRCT elektrisch jede Digitleitung DL von der Massespannung GND als Reaktion auf ein invertiertes Signal des Testmodusfreigabesignales TME.
Auf diese Weise kann der Einbrenntest mit jeder Digitleitung DL parallel durchgeführt werden, die elektrisch mit der Stromversorgungsspannung VCC verbunden ist.
Dieses ermöglicht die Verringerung der Zeit, die für den Test notwendig ist.
Die Zeilenauswahlschaltungsanordnung der dritten Modifikation der neunten Ausführungsform ermöglicht einen sogenannten Einbrenntest, der durchgeführt werden kann ohne Benutzung einer externen Anschlussfleckes. Folglich kann die Zeilenauswahlschaltungsanordnung der dritten Modifikation der neunten Ausführungsform auch in einer Vorrichtung benutzt werden, deren Zahl von externen Anschlussflecken begrenzt ist.

(Vierte Modifikation der neunten Ausführungsform)

Es wird Bezug genommen auf Fig. 40, die Zeilenauswahlschaltungsanordnung gemäß der vierten Modifikation der neunten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 38 darin, dass die Verbindungssteuerschaltung DRCT durch eine Verbindungssteuerschaltung DRCTa ersetzt ist.
Die Verbindungssteuerschaltung DRCTa enthält einen Transistor GT. Der Transistor GT steuert die elektrische Verbindung zwischen jeder Digitleitung DL und der Massespannung GND und empfängt ein invertiertes Signal /TME eines Testmodusfreigabesignales TME durch einen Inverter 60.
Da der Datenschreibbetrieb und der Testbetrieb auf die gleiche Weise wie oben beschrieben wurde durchgeführt werden, wird die Beschreibung davon nicht wiederholt.
Der obige Aufbau benutzt nur einen Transistor zum Steuern der Verbindung zwischen der Massespannung GND und jeder Digitleitung DL. Dieses ermöglicht die Verringerung der Zahl der Elemente in der Schaltungsanordnung.

(Fünfte Modifikation der neunten Ausführungsform)

Es wird Bezug genommen auf Fig. 41, die Zeilenauswahlschaltungsanordnung gemäß der fünften Modifikation der neunten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 36 darin, dass eine Verbindungssteuerschaltung DRCT# anstelle der externen Anschlussflecke PD3, PD4 vorgesehen ist.
Die Verbindungssteuerschaltung DRCT# enthält Transistoren GT0 bis GTn. Die Transistoren GT0 bis GTn sind entsprechend den Digitleitungen DL<0> bis DL<n> vorgesehen. Jeder Transistor GT0 bis GTn steuert die Verbindung zwischen einer entsprechenden Digitleitung und der Massespannung GND.
Die Gates der Transistoren GT0, GT2. . . entsprechend den Digitleitungen DL<0>, DL<2>. . . der geraden Zeilen empfangen ein invertiertes Signal /TME_E des Testmodusfreigabesignales TME_E durch einen Inverter 62. Andererseits empfangen die Gates der Transistoren GT1, GT3. . . entsprechend den Digitleitungen DL<1>, DL<3>. . . der ungeraden Zeilen ein invertiertes Signal /TME_O eines Testmodusfreigabesignales TME_O durch einen Inverter 61.
Hier im folgenden wird der Betrieb der Zeilenauswahlschaltungsanordnung gemäß der fünften Modifikation der neunten Ausführungsform unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 42 beschrieben.
Da der Datenschreibbetrieb auf die gleiche Weise wie bei der ersten Modifikation der neunten Ausführungsform durchgeführt wird, wird die Beschreibung davon nicht wiederholt.
Der Testbetrieb wird nun beschrieben. Zu der Zeit T1 wird das Testmodusfreigabesignal TME_O auf den H-Pegel gesetzt. Als Reaktion darauf werden die Digitleitungen DL der ungeraden Zeilen elektrisch mit der Stromversorgungsspannung VCC verbunden. Als Resultat wird eine Spannungsdifferenz zwischen den Digitleitungen der geraden Zeilen und den Digitleitungen der ungeraden Zeilen erzeugt, wodurch Defekte zwischen den Digitleitungen erkannt werden können.
Zu der Zeit T2 wird das Testmodusfreigabesignal TME_E auf den H-Pegel gesetzt. Als Reaktion darauf werden die Digitleitungen DL der geraden Zeilen elektrisch mit der Stromversorgungsspannung VCC verbunden. Als Resultat wird eine Spannungsdifferenz zwischen den Digitleitungen der geraden Zeilen und den Digitleitungen der ungeraden Zeilen erzeugt, wodurch Defekte zwischen den Digitleitungen erkannt werden können.
Die Zeilenauswahlschaltungsanordnung der fünften Modifikation der neunten Ausführungsform ermöglicht einen sogenannten Einbrenntest ohne einen externen Anschlussfleck. Daher kann die Zeilenauswahlschaltungsanordnung der fünften Modifikation der neunten Ausführungsform auch in einer Vorrichtung benutzt werden, deren Zahl von externen Anschlussflecken begrenzt ist.

(Sechste Modifikation der neunten Ausführungsform)

Es wird Bezug genommen auf Fig. 43, die Zeilenauswahlschaltungsanordnung gemäß der sechsten Modifikation der neunten Ausführungsform unterscheidet sich von der Zeilenauswahlschaltungsanordnung von Fig. 41 darin, dass die Verbindungssteuerschaltung DRCT# durch eine Verbindungssteuerschaltung DRCTa# ersetzt ist. Die Verbindungssteuerschaltung DRCTa# enthält Transistoren GTa, GTb.
Der Transistor GTa steuert die elektrische Verbindung zwischen den anderen Enden der Digitleitungen der ungeraden Zeilen und der Massespannung GND. Der Transistor GTb steuert die elektrische Verbindung zwischen den anderen Enden der Digitleitungen der geraden Zeilen und der Massespannung GND.
Der Transistor GTa empfängt ein invertiertes Signal eines Testmodusfreigabesignales TME_O durch den Inverter 61 und steuert die Verbindung zwischen den Digitleitungen der ungeraden Zeilen und der Massespannung GND. Der Transistor GTb empfängt ein invertiertes Signal eines Testmodusfreigabesignales TME_E durch den Inverter 62 und steuert die Verbindung zwischen den Digitleitungen der geraden Zeilen und der Massespannung GND.
Da der normale Datenschreibbetrieb und der Testbetrieb auf die gleiche Weise durchgeführt werden wie oben beschrieben wurde, wird die Beschreibung davon nicht wiederholt.
Die Zeilenauswahlschaltungsanordnung gemäß der sechsten Modifikation der neunten Ausführungsform ermöglicht weiter die Verringerung der Zahl von Elementen im Vergleich mit der fünften Modifikation der neunten Ausführungsform.

Claims

1. Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von in einer Matrix angeordneten Magnetspeicherzelle (MC);
worin die Mehrzahl von Magnetspeicherzellen (MC) in N Speicherblöcke (MB) einer ersten bis einer N-ten Stufe entlang einer Zeilenrichtung so unterteilt ist, dass die N Speicherblöcke (MB) sich Speicherzellenzeilen teilen (wobei N eine natürliche Zahl ist),
die magnetische Dünnfilmspeichervorrichtung in jedem Speicherblock (MB) aufweist:
eine Mehrzahl von Digitleitungen (DL), die jeweils entsprechend zu den Speicherzellenzeilen vorgesehen sind, zum selektiven Liefern eines Datenschreibstromes (Ipt) zum Erzeugen eines Datenschreibmagnetfeldes (H_WR) für die Magnetspeicherzelle (MC), die für die Datenschreibtätigkeit ausgewählt ist,
eine Mehrzahl von ersten Treibereinheiten (ND, PT), die jeweils entsprechend der Mehrzahl von Digitleitungen (DL) vorgesehen sind und jeweils eine Verbindung zwischen einem Ende der entsprechenden Digitleitung (DL) und einer ersten Spannung (VCC) steuern, und
eine Mehrzahl von zweiten Treibereinheiten (NT), die jeweils entsprechend für die Mehrzahl von Digitleitungen (DL) vorgesehen sind und jeweils die Verbindung zwischen einem anderen Ende der entsprechenden Digitleitung (DL) und einer zweiten Spannung (GND) steuern;
worin bei der Datenschreibtätigkeit jede der ersten Treibereinheiten (ND, PT) entsprechend dem Speicherblock (MB) der ersten Stufe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß einem Zeilenauswahlresultat verbindet,
bei der Datenschreibtätigkeit jede der zweiten Treibereinheiten (NT) entsprechend dem Speicherblock der Iten Stufe, der die ausgewählte Magnetspeicherzelle (MC) enthält (wobei I eine natürliche Zahl ist, die I ≤ N erfüllt) das andere Ende der entsprechenden Digitleitung (DL) mit der zweiten Spannung (GND) gemäß einem Auswahlresultat der N Speicherblöcke (MB) verbindet,
wenn bei der Datenschreibtätigkeit 12 ist, jede der ersten Treibereinheiten (ND, PT) entsprechend jedem der Speicherblöcke (MB) der zweiten bis Iten Stufe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) verbindet gemäß einem Spannungspegel auf der Digitleitung (DL) der gleichen Speicherzellenzeile in dem Speicherblock (MB) einer vorherigen Stufe, und
wenn in der Datenschreibtätigkeit 12 ist, jede der zweiten Treibereinheiten (NT) entsprechend den Speicherblöcken (MB) der ersten bis zu der (I-1)ten Stufe das andere Ende der entsprechenden Digitleitung (DL) von der zweiten Spannung GND gemäß dem Auswahlresultat der N Speicherblöcke (MB) trennt.

2. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der bei der Datenschreibtätigkeit jede der zweiten Treibereinheiten NT entsprechend jedem der Speicherblöcke der (I+1)ten zu der N-ten Stufe das andere Ende der entsprechenden Digitleitung (DL) mit der zweiten Spannung (GND) verbindet.

3. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1 oder 2,
bei der die erste Spannung (VC) höher als die zweite Spannung (GND) ist und
in jedem der Speicherblöcke (MB)
jede der ersten Treibereinheiten einen P-Kanal-Feldeffekttransistor (PT) enthält, der elektrisch zwischen die erste Spannung (VCC) und dem einen Ende der entsprechenden Digitleitungen (DL) verbunden ist, und
jede der zweiten Treibereinheiten einen N-Kanal-Feldeffekttransistor (NT) enthält, der elektrisch zwischen der zweiten Spannung (GND) und dem anderen Ende der entsprechenden Digitleitung (DL) verbunden ist.

4. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1 oder 2,
bei der die zweite Spannung höher ist als die erste Spannung und in jedem Speicherblöcke
jede der ersten Treibereinheiten einen N-Kanal-Feldeffekttransistor enthält, der elektrisch zwischen der ersten Spannung und dem einen Ende der entsprechenden Digitleitung verbunden ist, und
jede der zweiten Treibereinheiten einen P-Kanal-Feldeffekttransistor enthält, der elektrisch zwischen der zweiten Spannung und dem anderen Ende der entsprechenden Digitleitung verbunden ist.

5. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 4, die in jedem der Speicherblöcke aufweist
eine Mehrzahl von Wortleitungen (WL), die jeweils entsprechend den Speicherzellenzeilen zum Durchführen einer Zeilenauswahl bei dem Datenlesebetrieb vorgesehen sind; und
eine Mehrzahl von Wortleitungstreibern (AD), die jeweils entsprechend für die Mehrzahl von Wortleitungen (WL) vorgesehen sind und jeweils die entsprechende Wortleitung (WL) aktivieren,
worin der Speicherblock (MB) der Iten Stufe die Magnetspeicherzelle (MC) enthält, die für die Datenlesetätigkeit ausgewählt ist, jede der ersten Treibereinheiten (ND, PT) entsprechend dem Speicherblock MB der ersten Stufe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß dem Zeilenauswahlresultat verbindet und jede der ersten Treibereinheiten (ND, PT) entsprechend jedem der Speicherblöcke (MB) der zweiten bis zu der Iten Stufe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß einem Spannungspegel auf der Digitleitung (DL) der gleichen Speicherzellenzeile in dem Speicherblock (MB) einer vorherigen Stufe verbindet, und
jeder der Wortleitungstreiber (AD) entsprechend dem Speicherblock (MB) der ersten Stufe bei der Datenlesetätigkeit die entsprechende Wortleitung (WL) gemäß dem Zeilenauswahlresultat aktiviert und jeder der Wortleitungstreiber (AD) entsprechend jedem der Speicherblöcke (MB) der zweiten bis zu der Iten Stufe bei der Datenlesetätigkeit die entsprechende Wortleitung (WL) gemäß einem Spannungspegel auf der Digitleitung (DL) der gleichen Speicherzellenzeile in dem Speicherblock (MB) einer vorhergehenden Stufe aktiviert.

6. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 5, bei der jede der ersten Treibereinheiten entsprechend jedem der Speicherblöcke (MB) einen ersten und einen zweiten Treibertransistor (ND, NAD, PT, PTT) enthält, die parallel zum Verbinden der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) vorgesehen sind,
die erste Spannung (VCC) bei der Datenlesetätigkeit mit der Digitleitung (DL) durch den ersten Treibertransistor (ND, PT) verbunden ist,
die erste Spannung (VCC) bei der Lesetätigkeit mit der Digitleitung (DL) durch den zweiten Treibertransistor (NAD, PTT) verbunden ist, und
der erste Treibertransistor (ND, PT) eine höhere Stromtreiberfähigkeit als der zweite Treibertransistor (NAD, PTT) aufweist.

7. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 5 oder 6,
bei der jede der Wortleitungen (WL) weiter eine Mehrzahl von unterteilten Wortleitungen der entsprechenden Wortleitung (WL) aufweist,
die magnetische Dünnfilmspeichervorrichtung weiter in jedem der Speicherblöcke (MB) aufweist:
eine Mehrzahl von Treibern der unterteilten Wortleitung (ADD), die jeweils entsprechend für die Mehrzahl von unterteilten Wortleitungen vorgesehen sind in jedem der Speicherblöcke (MB) und jeweils die entsprechende unterteilte Wortleitung aktivieren,
worin bei der Datenlesetätigkeit jeder der Treiber der unterteilten Wortleitung (ADD) die entsprechende unterteilte Wortleitung auf der Grundlage eines Spannungspegels der Digitleitung (DL) der gleichen Zeile aktiviert.

8. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 4, die in jedem der Speicherblöcke weiter aufweist:
eine Mehrzahl von Wortleitungen (WL), die jeweils entsprechend der Speicherzellenzeilen vorgesehen sind, zum Durchführen einer Zeilenauswahl bei der Datenlesetätigkeit; und
eine Mehrzahl von Wortleitungstreibern (AD), die jeweils entsprechend der Mehrzahl von Wortleitungen (WL) vorgesehen sind und jeweils die entsprechende Wortleitung (WL) aktivieren, worin, wenn der Speicherblock (MB) der ersten Stufe die Magnetspeicherzelle (MC) enthält, die für die Datenlesetätigkeit ausgewählt ist, jeder der Wortleitungstreiber (AD) entsprechend dem Speicherblock (MB) der ersten Stufe die entsprechende Wortleitung (WL) aktiviert gemäß dem Zeilenauswahlresultat und dem Speicherblockauswahlresultat,
worin, wenn der Speicherblock (MB) der Iten Stufe die Magnetspeicherzelle (MC) enthält, die für die Datenlesetätigkeit ausgewählt ist (worin I eine natürliche Zahl ist, die 2 ≤ I ≤ N erfüllt), jede der ersten Treibereinheiten (ND, PT) entsprechend dem Speicherblock (MB) der ersten Stufe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) entsprechend dem Zeilenauswahlresultat verbindet und jede der ersten Treibereinheiten (ND, PT) entsprechend jedem der Speicherblöcke (MB) der zweiten bis zu der (I-1)ten Stufe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß einem Spannungspegel auf der Digitleitung (DL) der gleichen Speicherzellenzeile in dem Speicherblock (MB) einer vorhergehenden Stufe verbindet, und
jeder der Wortleitungstreiber (AD) entsprechend dem Speicherblock (MB) der Iten Stufe die entsprechende Wortleitung (WL) gemäß einem Spannungspegel auf der Digitleitung (DL) der gleichen Speicherzellenzeile in dem Speicherblock (MB) einer vorherigen Stufe und dem Blockauswahlsignal (DLBS) aktiviert.

9. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 8, bei der in einem Testbetrieb jede der ersten Treibereinheiten (ND, PT) in jedem der N Speicherblöcke (MB) elektrisch die entsprechende Digitleitung (DL) mit der ersten Spannung (VCC) höher als die zweite Spannung (GND) verbindet.

10. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 9,
bei der in einem Testbetrieb die Mehrzahl von ersten Treibereinheiten (ND, PT) in jedem der N Speicherblöcke (MB) in eine erste Gruppe entsprechend den geraden Zeilen und eine zweite Gruppe entsprechend den ungeraden Zeilen unterteilt ist,
jede der ersten Treibereinheiten (ND, PT) in der ersten Gruppe elektrisch die entsprechende Digitleitung (DL) mit der ersten Spannung (VCC) höher als die zweite Spannung (GND) als Reaktion auf ein erstes Testsignal (TMEEV) verbindet und
jede der ersten Treibereinheiten (ND, PT) in der zweiten Gruppe elektrisch die entsprechende Digitleitung (DL) mit der ersten Spannung (VCC) höher als die zweite Spannung (GND) als Reaktion auf ein zweites Testsignal (TMEOD) verbindet.

11. Magnetische Dünnfilmspeichervorrichtung mit:
einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind;
einer Mehrzahl von Digitleitungen (DL), die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind, zum selektiven Liefern eines Datenschreibstromes (Ipt) zum Erzeugen eines Datenschreibmagnetfeldes (H_WR) für die Magnetspeicherzelle, die für eine Datenschreibtätigkeit ausgewählt ist;
einer Mehrzahl von ersten Treibereinheiten (20, 26), die jeweils entsprechend der Mehrzahl von Digitleitungen (DL) vorgesehen sind und jeweils die Verbindung zwischen einem Ende der entsprechenden Digitleitung (DL) und einer ersten Spannung (VCC) steuern;
einer Mehrzahl von zweiten Treibereinheiten (40), die jeweils entsprechend der Mehrzahl von Digitleitungen (DL) vorgesehen sind und jeweils die Verbindung zwischen einem anderen Ende der entsprechenden Digitleitung (DL) und einer zweiten Spannung (GND) steuern;
einer Mehrzahl von Wortleitungen (WL), die entsprechend den Speicherzellenzeilen vorgesehen sind; und
einer Mehrzahl von Treiberabschnitten (24, 25), die jeweils entsprechend der Mehrzahl von Wortleitungen (WL) vorgesehen sind und jeweils die entsprechende Wortleitung (WL) gemäß einem Spannungspegel der Digitleitung der gleichen Zeile aktivieren;
wobei bei der Datenschreibtätigkeit jede der ersten Treibereinheiten (20, 26) das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß einem Zeilenauswahlresultat verbindet und jede der zweiten Treibereinheiten (40) das andere Ende der entsprechenden Digitleitung (DL) mit der zweiten Spannung (GND) verbindet, und
bei der Datenlesetätigkeit jede der ersten Treibereinheiten (20, 26) das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß einem Zeilenauswahlresultat verbindet und jede der zweiten Treibereinheiten (40) das andere Ende der entsprechenden Digitleitung (DL) von der zweiten Spannung (GND) trennt.

12. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 11, bei der die Treiberfähigkeit der ersten Treibereinheiten (20, 26) zum Treiben der entsprechenden Digitleitung (DL) auf die erste Spannung (VCC) bei der Datenlesetätigkeit und bei der Datenschreibtätigkeit unterschiedlich ist.

13. Magnetische Dünnfilmspeichervorrichtung mit:
einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind;
einer Mehrzahl von Digitleitungen (DL), die jeweils entsprechend für die Speicherzellenzeilen vorgesehen sind, zum selektiven Liefern eines ersten Datenschreibstromes an die Magnetspeicherzelle, die für die Datenschreibtätigkeit ausgewählt ist;
einer Mehrzahl von Bitleitungen (BL), die jeweils entsprechend den Speicherzellenspalten vorgesehen sind, zum selektiven Liefern eines zweiten Datenschreibstromes zu der Magnetspeicherzelle (MC), die für die Datenschreibtätigkeit ausgewählt ist; und
einer Mehrzahl von Stromlieferschaltungen (DRV), die jeweils entsprechend der Mehrzahl von Digitleitungen (DL) vorgesehen sind und jeweils die Lieferung des ersten Datenschreibstromes zu der entsprechenden Digitleitung (DL) steuern;
wobei bei der Datenschreibtätigkeit jede der Stromlieferschaltungen (DRV) den ersten Datenschreibstrom zu der entsprechenden Digitleitung (DL) gemäß einem Zeilenauswahlresultat liefert,
in einem Testbetrieb jede der Stromlieferschaltungen (DRV) den ersten Datenschreibstrom liefert, der kleiner ist als der, der bei der Datenschreibtätigkeit geliefert wird, und
in dem Testbetrieb mindestens eine der Mehrzahl von Bitleitungen (BL) den zweiten Datenschreibstrom empfängt.

14. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 13, bei der jede Stromlieferschaltung (DRV) aufweist:
einen ersten Treibertransistor (53) zum Steuern der Verbindung zwischen einer ersten Spannung (VCC) und einem Ende der entsprechenden Digitleitung (DL),
einen zweiten Treibertransistor (52), der parallel zu dem ersten Treibertransistor (53) vorgesehen ist, zum Steuern der Verbindung zwischen der ersten Spannung (VCC) und einem Ende der entsprechenden Digitleitung (DL), und
einen dritten Treibertransistor (40) zum Verbinden einer zweiten Spannung (GND) mit dem anderen Ende der entsprechenden Digitleitung (DL) bei der Datenschreibtätigkeit und der Testtätigkeit, wobei bei der Datenschreibtätigkeit der erste Treibertransistor (53) die erste Spannung (VCC) mit dem einen Ende der entsprechenden Digitleitung (DL) gemäß dem Zeilenauswahlresultat verbindet,
bei dem Testbetrieb der zweite Treibertransistor (52) die erste Spannung (VCC) mit dem einen Ende der entsprechenden Digitleitung (DL) gemäß einem Testsignal (TME) verbindet, und der zweite Treibertransistor (52) eine niedrigere Stromtreiberfähigkeit als der erste Treibertransistor (51) aufweist.

15. Magnetische Dünnfilmspeichervorrichtung mit:
einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind;
einer Mehrzahl von Digitleitungen (DL), die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind, zum selektiven Liefern eines Datenschreibstromes (Ipt) zum Erzeugen eines Datenschreibmagnetfeldes (H_WR) zu der Magnetspeicherzelle (MC) die für Datenschreibbetrieb ausgewählt ist;
einer Mehrzahl von Treibereinheiten (IV, TR), die jeweils entsprechend der Mehrzahl von Digitleitungen (DL) vorgesehen sind und jeweils die Verbindung zwischen einem Ende einer entsprechenden Digitleitung (DL) und einer ersten Spannung (VCC) gemäß einem Zeilenauswahlresultat steuern;
einem ersten externen Anschlussfleck (PD2), der elektrisch mit dem anderen Ende einer jeden der Digitleitungen (DL) verbunden ist; und
einem zweiten externen Anschlussfleck (PD1), der elektrisch mit einer internen Schaltung ungleich der Mehrzahl von Digitleitungen (DL) verbunden ist, zum Empfangen einer zweiten Spannung (GND);
worin in dem normalen Betrieb der erste externe Anschlussfleck (PD2) mit der zweiten Spannung (GND) verbunden ist und ein Verbindungszustand des ersten externen Anschlussfleckes (PD2) in dem Testbetrieb sich von den des normalen Betriebes unterscheidet.

16. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 15, bei der in dem Testbetrieb jede der Treibereinheiten (IV, TR) das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) verbindet und der erste externe Anschlussfleck (PD2) in einen offenen Zustand versetzt ist.

17. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 15 oder 16,
bei der die Mehrzahl von Digitleitungen (DL) und die Mehrzahl von Treibereinheiten (IV, TR) in eine erste Gruppe entsprechend den geraden Zeilen und eine zweite Gruppe entsprechend den ungeraden Zeilen unterteilt ist und
der erste externe Anschlussfleck (PD2) einen ersten Unteranschlussfleck (PD3), der entsprechend der ersten Gruppe vorgesehen ist, und einen zweiten Unteranschlussfleck (FD4), der entsprechend der zweiten Gruppe vorgesehen ist, aufweist.

18. Magnetische Dünnfilmspeichervorrichtung mit:
einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind;
einer Mehrzahl von Digitleitungen (DL), die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind, zum selektiven Liefern eines Datenschreibstromes (Ipt) zum Erzeugen eines Datenschreibmagnetfeldes (H_WR) zu der Magnetspeicherzelle (MC), die für Datenschreibbetrieb ausgewählt ist;
einer Mehrzahl von Treibereinheiten (NR, TR), die jeweils entsprechend der Mehrzahl von Digitleitungen (DL) vorgesehen sind und jeweils die Verbindung zwischen einem Ende der entsprechenden Digitleitung (DL) und einer ersten Spannung (VCC) gemäß einem Zeilenauswahlresultat bei dem Datenschreibbetrieb steuern; und
einer Verbindungssteuerschaltung (DRCT) zum Steuern der Verbindung zwischen einem anderen Ende einer jeden der Mehrzahl von Digitleitungen (DL) und einer Spannung (GND);
worin in einem normalen Betrieb die Verbindungssteuerschaltung (DRCT) elektrisch das eine Ende einer jeden der Mehrzahl von Digitleitungen (DL) mit der zweiten Spannung (GND) verbindet, und
in einem Testbetrieb jede der Treibereinheiten (NR, TR) das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) als Reaktion auf ein Testsignal (TME) verbindet und die Verbindungssteuerschaltung (DRCT) das andere Ende einer jeden der Mehrzahl von Digitleitungen (DL) von der zweiten Spannung (GND) als Reaktion auf das Testsignal (TME) trennt.

19. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 18,
bei der die Mehrzahl von Digitleitungen (DL) in eine erste Gruppe entsprechend den geraden Zeilen und eine zweite Gruppe entsprechend den ungeraden Zeilen unterteilt ist,
das Testsignal (TME) ein erstes und ein zweites Untertestsignal (TME_E, TME_O) enthält,
jede der Treibereinheiten (NR, IR) in der ersten Gruppe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß dem ersten Untertestsignal (TME_E) verbindet;
jede der Treibereinheiten (NR, TR) in der zweiten Gruppe das eine Ende der entsprechenden Digitleitung (DL) mit der ersten Spannung (VCC) gemäß dem zweiten Untertestsignal (TME_O) verbindet und
die Verbindungssteuerschaltung (DRCT) aufweist: einen ersten Transistor (GT0, GT2,. . .), der zwischen dem anderen Ende einer jeden der Digitleitungen (DL) in der ersten Gruppe und der zweiten Spannung (GND) vorgesehen ist und als Reaktion auf das erste Untertestsignal (TME_E) ausgeschaltet wird und
einen zweiten Transistor (GT1, GT3,. . .), der zwischen dem anderen Ende einer jeden der Digitleitungen (DL) in der zweiten Gruppe und der zweiten Spannung (GND) vorgesehen ist und als Reaktion auf das zweite Untertestsignal (TME_O) ausgeschaltet wird.