CN102290981B - 一种电荷泵电路和采用所述电荷泵电路的闪速存储器 - Google Patents

Abstract

一种电荷泵电路，其中，第一电荷泵单元、第二电荷泵单元和输出单元依次串联，第一电荷泵单元、第二电荷泵单元的输出端连接到输出单元，所述第一电荷泵单元、第二电荷泵单元由若干基本单元级联而成，所述基本单元至少包括开关单元和输出电容，两个串联的开关单元之间连接有输出电容，所述第一电荷泵单元的第一输出电容为PPS电容，所述第二电荷泵单元的第二输出电容为MOS电容；所述输出单元用于输出第一电荷泵单元输出的电压和第二电荷泵单元输出的电压。还提供一种采用所述电荷泵电路的闪速存储器。利用所述PPS电容作为第一电荷泵单元的输出电容，能大幅减小输出电容的面积，提高了芯片集成度，并提高了第一电荷泵单元的电流驱动能力。

Description

一种电荷泵电路和采用所述电荷泵电路的闪速存储器

技术领域

本发明涉及直流电压升压电路，特别涉及为直流电压升压的电荷泵电路和采用所述电荷泵电路的闪速存储器。

背景技术

在集成电路系统中，往往有很多用于特定操作的电路需要使用高于电源电压的直流电压。比如在闪速存储器中，必须产生一个较高的电压来用于数据编程和擦除。闪速存储器包含有若干存储单元阵列，通常，每个存储单元为一个场效应晶体管(FET)，所述场效应晶体管包括一个位于隧道氧化层表面的浮置栅，浮置栅可积累电荷，所述电荷对应一位数据信息。存储器数据的编程和擦除是通过控制浮置栅中电荷的注入和释放来进行的。存储器数据的编程需要通过热电子注入的方式将沟道中的电荷通过隧道氧化层注入到浮置栅中，热电子注入需要较高的能量才能将电荷穿过栅氧化层；存储器数据的擦除利用隧道效应将浮置栅的电荷通过隧道氧化层拉回沟道，隧道效应需要更高的能量才能将电荷拉回沟道。用于存储器数据编程和擦除的电压通常比电源电压要高的多。在现有的闪速存储器中，数据编程所需的电压为7～8V(不同工艺采用不同的电压值)，数据擦除所需的电压为11～12V(不同工艺采用不同的电压值)，而电源电压为1.5V。

为此，在现有的闪速存储器电路中，需要采用电荷泵电路，将1.5V的电源电压升压到7～8V的数据编程所需的电压或者将1.5V的电源电压升压到11～12V的数据擦除所需的电压。

所述电荷泵电路由若干基本单元级联而成，每个基本单位至少包括开关单元和输出电容，所述电荷泵电路利用输出电容积累电荷，以便将输入电压升压至较高的输出电压。

由于MOS电容利用MOS管的制造工艺制成，能集成在现有的集成电路制造工艺中，且MOS电容的击穿电压能达到25V，远高于数据擦除所需的最高12V的电压，因此目前在闪速存储器的电荷泵电路中使用的电容大多为MOS电容。但是MOS电容所占芯片的面积较大，不利于提高芯片集成度，且用MOS电容作输出电容的电荷泵的电流驱动能力不高。

发明内容

本发明解决的问题是提供一种电荷泵电路和采用所述电荷泵电路的闪速存储器，解决现有的电荷泵电路中的输出电容所占芯片面积较大，不利于提高集成度，且电荷泵的电流驱动能力不高的问题。

为解决上述问题，本发明技术方案提供了一种电荷泵电路，其中，第一电荷泵单元、第二电荷泵单元和输出单元依次串联，所述第一电荷泵单元、第二电荷泵单元的输出端连接到输出单元，其特征在于，所述第一电荷泵单元由若干第一基本单元级联而成，所述第一基本单元至少包括第一开关单元和第一输出电容，两个串联的第一开关单元之间连接有第一输出电容，所述第一输出电容为PPS电容；所述第二电荷泵单元由若干第二基本单元级联而成，所述第二基本单元至少包括第二开关单元和第二输出电容，两个串联的第二开关单元之间连接有第二输出电容，所述第二输出电容为MOS电容；所述输出单元用于输出第一电荷泵单元输出的电压和第二电荷泵单元输出的电压。

可选的，所述PPS电容的结构包括：位于半导体衬底表面的第一介质层和第一导电插塞，所述第一导电插塞与第一介质层隔离；位于所述第一介质层表面的第一多晶硅层；位于所述第一多晶硅层表面的第二介质层和第二导电插塞，所述第二导电插塞与第二介质层隔离；位于所述第二介质层表面的第二多晶硅层；位于所述第二多晶硅层表面的第三导电插塞。

可选的，所述第二导电插塞构成PPS电容的一端，所述第一导电插塞和第三导电插塞电连接并构成PPS电容的另一端。

可选的，所述第一电荷泵单元用于将电源电压升压到第一电压。

可选的，所述第一电压为用于闪速存储器数据编程的电压。

可选的，所述第二电荷泵单元用于将第一电荷泵单元输出的电压升压到第二电压。

可选的，所述第二电压为用于闪速存储器数据擦除的电压。

可选的，还包括：第一电压控制单元和第二电压控制单元，所述第一电压控制单元根据第一电荷泵单元输出的电压对第一电荷泵单元进行控制，所述第二电压控制单元根据第二电荷泵单元输出的电压对第二电荷泵单元进行控制。

可选的，所述第一电压控制单元包括第一比较单元和第一时钟控制单元，第一电荷泵单元的输出端与第一比较单元相连，第一比较单元的输出端与第一时钟控制单元相连，所述第一时钟控制单元向第一电荷泵单元输出时钟控制信号。

可选的，所述第一比较单元比较第一电荷泵单元输出的电压和第一参考电压，并向第一时钟控制单元输出相应的控制信号。

可选的，所述第一参考电压为闪速存储器数据编程所需的电压。

可选的，所述第二电压控制单元包括第二比较单元和第二时钟控制单元，第二电荷泵单元的输出端与第二比较单元相连，第二比较单元的输出端与第二时钟控制单元相连，所述第二时钟控制单元向第二电荷泵单元输出时钟控制信号。可选的，所述第二比较单元比较第二电荷泵单元输出的电压和第二参考电压，并向第二时钟控制单元输出相应的控制信号。

可选的，所述第二参考电压为闪速存储器数据擦除所需的电压。

可选的，所述输出单元包括对第一电荷泵单元输出电压进行整形的整形电路。

可选的，所述整形电路具体为MOS管，所述MOS管的漏极与第一电荷泵单元的输出端相连，栅极与第二电荷泵单元的输出端相连，源极用于输出整形后的第一电荷泵单元的输出电压。

本发明技术方案还提供一种采用所述的电荷泵电路的闪速存储器。

与现有技术相比，本发明具有以下优点：

由于PPS电容单位面积电容量大约为MOS电容单位面积电容量的两倍，本发明利用PPS电容作为第一输出电容，能大幅减小第一输出电容的面积，从而减小整个电路的面积，提高了芯片集成度；同时，利用PPS电容作为第一输出电容能大幅提高第一电荷泵单元的电流驱动能力。

所述第一电压控制单元和第二电压控制单元可分别对第一电荷泵单元输出的电压和第二电荷泵输出的电压进行控制，并且输出单元可通过整流单元对第一电荷泵单元输出的电压进行整流，使输出的电压的纹波变小，更有利于后续电路的工作。

附图说明

图1是本发明实施例PPS电容的结构示意图；

图2是本发明电荷泵电路第一实施例的电路结构示意图；

图3是本发明电荷泵电路中的基本单元的第一实施例的电路图；

图4是本发明电荷泵电路中的基本单元的第二实施例的电路图；

图5是本发明电荷泵电路第二实施例的电路模块示意图；

图6是本发明电荷泵电路中的输出单元的一种实施例的电路图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

由于在电荷泵升压到数据编程所需的电压之前的各级基本单元中，输出电压较低，输出电容中存储的电荷较少，利用大容量的MOS电容存储较少电荷会造成浪费，且大容量的MOS电容所占芯片的面积较大，不利于提高芯片集成度。

并且由于闪速存储器数据的编程采用热电子注入的方式，电荷泵输出要求有较大的电荷泵电流驱动能力，需要采用单位面积电容值较大的电容；由于闪速存储器数据的擦除采用隧道效应的方式，电荷泵输出可以要求相对较小的电荷泵电流驱动能力，即只需采用单位面积电容值较小的电容。

为了解决上述问题，发明人经过研究发现，在电荷泵升压到数据编程所需的电压之前的各级基本单元内利用PPS(Poly-Poly-Si，多晶硅-多晶硅-硅)电容代替MOS电容，能大大地降低电路的面积，提高电荷泵的电流驱动能力。

所述PPS电容的结构示意图请参考图1，具体结构包括：位于半导体衬底10表面的第一介质层11和第一导电插塞16，所述第一导电插塞16与第一介质层11隔离；位于所述第一介质层11表面的第一多晶硅层12；位于所述第一多晶硅层12表面的第二介质层13和第二导电插塞15，所述第二导电插塞15与第二介质层13隔离；位于所述第二介质层13表面的第二多晶硅层14；位于所述第二多晶硅层14表面的第三导电插塞17。所述第二多晶硅层14-第二介质层13-第一多晶硅层12形成一个电容，第一多晶硅层12-第一介质层11-衬底10形成另一个电容，两个电容并联后形成了所述PPS电容，其中，第二导电插塞15构成所述PPS电容的一端，第一导电插塞16和第三导电插塞电17电连接且构成所述PPS电容的另一端。

由于所述PPS电容是由两个电容并联而成，PPS电容的单位面积电容量约为MOS电容的单位面积电容量的两倍，对于相同的电容值，PPS电容的面积仅为MOS电容面积的二分之一，且PPS电容的输出电流可以为MOS电容的两倍，因此，对于前端的基本单元，采用PPS电容作为输出电容能极大减小电容在芯片中所占的面积，并能增加电荷泵的电流驱动能力，是一种较为理想的输出电容。

为此，发明人提出一种电荷泵电路，其中，第一电荷泵单元、第二电荷泵单元和输出单元依次串联，第一电荷泵单元、第二电荷泵单元的输出端连接到输出单元，所述第一电荷泵单元由若干第一基本单元级联而成，所述第一基本单元至少包括第一开关单元和第一输出电容，两个串联的第一开关单元之间连接有第一输出电容，所述第一输出电容为PPS电容；所述第二电荷泵单元由若干第二基本单元级联而成，所述第二基本单元至少包括第二开关单元和第二输出电容，两个串联的第二开关单元之间连接有第二输出电容，所述第二输出电容为MOS电容；所述输出单元用于输出第一电荷泵单元输出的电压和第二电荷泵单元输出的电压。

所述电荷泵电路的电路结构示意图请参考图2，具体包括：第一电荷泵单元100、第二电荷泵单元200和输出单元500，电源电压从第一电荷泵单元100的输入端N1输入，经第一电荷泵单元100升压后在第一电荷泵单元100的输出端N2输出第一电压，所述第一电压经第二电荷泵单元200升压后在第二电荷泵单元200的输出端N3输出第二电压，所述第一电荷泵单元100的输出端N2和第二电荷泵单元200的输出端N3连接输出单元150。在本实施例中，所述第一电压是用于闪速存储器数据存储的电压，所述第二电压是用于控制闪速存储器数据擦除的电压。

所述第一电荷泵单元100由若干第一基本单元110级联而成，利用所述若干第一基本单元将电源电压升压到第一电压。

所述第二电荷泵单元200由若干第二基本单元210级联而成，利用所述若干第二基本单元将第一电压升压到第二电压。

请参考图3，为本发明的第一基本单元110的一种实施例示意图，包括：两个开关单元111和112、两个输出电容C1和C2。所述输出电容C1和C2为PPS电容，所述开关单元为开关MOS管M1和M2。

在本发明实施例中，所有MOS管都为NMOS晶体管，但PMOS晶体管也可用在本发明的电荷泵电路中，MOS管的具体类型不应限制本发明的保护范围。

所述开关MOS管M1的漏极和栅极与第一基本单元的输入端相连，开关MOS管M1的源极与输出电容C1的一端相连，所述输出电容C1的另一端连接时钟控制信号CLK1，所述开关MOS管M2的漏极、栅极与开关MOS管M1的源极相连并与输出电容C1的一端相连，开关MOS管M2的源极与输出电容C2的一端相连并与第一基本单元的输出端相连，所述输出电容C2的另一端连接时钟控制信号/CLK1。所述时钟控制信号/CLK1与时钟控制信号CLK1反相。

当所述时钟控制信号CLK1处于低电位，时钟控制信号/CLK1处于高电位时，M1导通，M2截止，前一级基本单元的输出电容向所述输出电容C1充电，所述输出电容C2向后一级基本单元的输出电容充电；当所述时钟控制信号CLK1处于高电位，时钟控制信号/CLK1处于低电位时，M2导通，M1截止，输出电容C1向输出电容C2充电，且由于M1截止，输出电容C1中的电荷不能流回上一级基本单元的输出电容，保证了电流的单向传输。

当所述时钟控制信号CLK1和/CLK1连续循环时，输出电容C2内积累的电荷在输出端形成一个稳定的输出电压，该输出电压的大小可由时钟控制信号CLK1和/CLK1的频率和占空比来控制。当每个基本单元的输出电压都比输入电压大时，所述电荷泵电路即为一个升压电路。

本发明的第一基本单元还可以有其他实施方式。请参考图4，为本发明的第一基本单元的另一种实施例示意图，包括：两个开关MOS管M3和M5，两个辅助MOS管M4和M6，两个输出电容C3和C5，两个辅助电容C4和C6，所述开关MOS管M3、辅助MOS管M4、辅助电容C4构成开关单元111，所述开关MOS管M5、辅助MOS管M6、辅助电容C6构成开关单元112，所述输出电容C3和C5为PPS电容。由于所述辅助电容C4和C6的电容量远小于输出电容C3和C5的电容量，辅助电容C4和C6可以为PPS电容，也可以为MOS电容。

所述第一基本单元的输入端与开关MOS管M3的漏极相连并与辅助MOS管M4的漏极相连，所述辅助电容C4的一端连接时钟控制信号CLK2，另一端与辅助MOS管M4的源极相连并与开关MOS管M3的栅极相连，所述输出电容C3的一端连接时钟控制信号CLK3，另一端与开关MOS管M3的源极相连并与辅助MOS管M4的栅极相连，所述输出电容C3的另一端还与开关MOS管M5的漏极相连并与辅助MOS管M6的漏极相连，所述辅助电容C6的一端连接时钟控制信号/CLK2，另一端与辅助MOS管M6的源极相连并与开关MOS管M5的栅极相连，所述输出电容C5的一端连接时钟控制信号/CLK3，另一端与开关MOS管M5的源极相连并与辅助MOS管M6的栅极相连，同时还与第一基本单元的输出端相连。所述时钟控制信号/CLK2和时钟控制信号CLK2反相，所述时钟控制信号/CLK3和时钟控制信号CLK3反相。

当所述时钟控制信号CLK2处于高电位，时钟控制信号/CLK2处于低电位，时钟控制信号CLK3处于低电位，时钟控制信号/CLK3处于高电位时，开关MOS管M3导通，开关MOS管M5截止，输入电压对输出电容C3进行充电，由于时钟控制信号/CLK3处于高电位，辅助MOS管M6导通，输入电压对辅助电容C4进行预充电操作；当所述时钟控制信号CLK2处于低电位，时钟控制信号/CLK2处于高电位，时钟控制信号CLK3处于高电位，时钟控制信号/CLK3处于低电位时，开关MOS管M3截止，开关MOS管M5导通，输出电容C3对输出电容C5进行充电，并且由于时钟控制信号/CLK2处于高电位，预充的电压与/CLK2高电位的电压通过辅助电容C6耦合后叠加到开关MOS管M5的栅极，所述叠加电压可使开关MOS管M5彻底导通，同时由于时钟控制信号CLK3处于高电位，辅助MOS管M4导通，输入电压对辅助电容C3进行预充电操作。由于开关MOS管M3截止时，开关MOS管M5导通，输出电容的C3的电荷只能传输给输出电容的C5，保证了电流的单向传输。

当所述时钟控制信号CLK2、/CLK2、CLK3、/CLK3连续循环时，输出电容C5内积累的电荷在输出端形成一个稳定的输出电压，该输出电压的大小可由时钟控制信号CLK3和/CLK3的频率和占空比来控制。当每个基本单元的输出电压都比输入电压大时，所述电荷泵电路即为一个升压电路。

所述第二电荷泵单元200的第二基本单元210与第一电荷泵单元100的第一基本单元110的电路结构相同，但由于PPS电容的击穿电压为10V左右，闪速存储器数据擦除所需的电压大于PPS电容的击穿电压，第二电荷泵单元中不能利用PPS电容作为输出电容，因此第二电荷泵单元中的输出电容为MOS电容，所述第二电荷泵单元的辅助电容可以为PPS电容，也可以为MOS电容。

为了消除电荷泵输出电压的起伏对后续应用造成影响，需要在最末级的输出端后加一个MOS管，以保证电流的单向传输。请参考图2，所述输出单元500包括：MOS管M7和MOS管M8，所述MOS管M7的漏极和栅极与第一电荷泵单元的输出端N2相连，MOS管M7的源极用于输出第一电压，所述MOS管M8的漏极和栅极与第一电荷泵单元的输出端N3相连，MOS管M8的源极用于输出第二电压。

进一步的，电荷泵电路还可以包括第一电压控制单元和第二电压控制单元，请参考图5，为所述电荷泵电路的模块结构示意图。

第一电压控制单元300用于控制第一电荷泵单元100输出的第一电压，使第一电压稳定在第一参考电压值。在本实施例中，所述第一参考电压值为闪速存储器数据编程所需的电压值。所述第一电压控制单元300包括第一时钟控制单元310和第一比较单元320。第一电荷泵单元100的输出端N2与所述第一比较单元320相连，第一比较单元320的输出端与第一时钟控制单元310相连，所述第一时钟控制单元310向第一电荷泵单元100输出时钟控制信号。

当第一比较单元320比较第一电荷泵单元100输出的第一电压和第一参考电压值的大小后发现第一电荷泵单元100输出的第一电压较小，所述第一比较单元320产生相应的控制信号，所述控制信号控制第一时钟控制单元310产生相应的时钟控制信号，利用时钟控制信号控制开关MOS管的导通和截止，实现将第一电压提高到第一参考电压值；当第一电荷泵单元100输出的第一电压比第一参考电压值大时，第一比较单元320输出相应控制信号控制第一时钟控制单元310产生相应的时钟控制信号，利用所述时钟控制信号控制开关MOS管的导通和截止，实现将第一电压降低到第一参考电压值。利用时钟控制信号控制输出电压大小的方法有很多种，包括对时钟控制信号进行调频或者调制时钟控制信号的占空比等，由于利用时钟控制信号控制输出电压的方法为本领域技术人员公知技术，在此不加详述。

第二电压控制单元400用于控制第二电荷泵单元200输出的第二电压，使第二电压稳定在第二参考电压值。在本实施例中，所述第二参考电压值为闪速存储器数据擦除所需的电压值。所述第二电压控制单元400包括第一时钟控制单元410和第一比较单元420。第二电荷泵单元200的输出端N3与所述第二比较单元420相连，第二比较单元420的输出端与第一时钟控制单元410相连，所述第一时钟控制单元410向第二电荷泵单元200输出时钟控制信号。

第二电压控制单元400的工作原理与第一电压控制单元300相同，在此不加赘述。

进一步的，所述输出单元还可以包括整形单元对输出的第一电压进行整形，使之输出的第一电压的纹波变小，更有利于后续电路的工作。

由于PPS电容单位面积电容值较大，第一电荷泵单元的电流驱动能力较大，输出的第一电压会有较大的纹波。较大的纹波会导致电源效率降低，并会在电路中产生不期望的谐波，严重影响电路性能，因此需要降低第一电压的波纹。在本发明优选实施例中，请参考图6，利用MOS管M7对第一电压进行整形，使第一电压的波纹变小。所述MOS管M7的栅极连接第二电荷泵单元的输出端N3的MOS管M7，所述MOS管M7的漏极与第一电荷泵单元的输出端N2相连，栅极与第二电荷泵单元的输出端N3相连，源极用于输出第一电压。

当电荷泵电路需要输出第一电压时，通过控制开关S1使第二电压连接到MOS管M7的栅极，第一电压连接到MOS管M7的漏极。电荷泵电路通过控制第二电压控制单元输出的时钟控制信号，使得第二电压的大小与第一电压一致，并且第一电压经过第二电荷泵单元的传输，输出的第二电压的波纹变得很小。所述波纹很小的第二电压连接在MOS管M7的栅极，连接在漏极的第一电压在通过MOS管M7时跟随输出，MOS管M7源极输出的第一电压的波纹也会变小。

本发明还提供一种闪速存储器，所述闪速存储器包括本发明实施例的电荷泵电路、存储单元阵列和存储控制单元，存储控制单元控制电荷泵电路的时钟控制信号和控制开关，使得电荷泵电路有选择地输出第一电压或第二电压，从而控制存储单元浮置栅中的电荷数量，实现所述闪速存储器数据的存储和擦除。

虽然本发明实施例中的电荷泵电路是以应用在闪速存储器中作的介绍，但本发明的电荷泵电路也可以应用在任何要求输入电压不同于输出电压的电路中，如静态随机存储器、动态随机存储器、通信终端、个人电脑等等。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动和修改，因此本发明的保护范围应当以权力要求所限定的范围为准。

Claims (16)

1.一种电荷泵电路，其中，第一电荷泵单元、第二电荷泵单元和输出单元依次串联，第一电荷泵单元、第二电荷泵单元的输出端连接到输出单元，其特征在于，

所述第一电荷泵单元由若干第一基本单元级联而成，所述第一基本单元至少包括第一开关单元和第一输出电容，相邻两个第一开关单元之间串联连接，所述相邻两个第一开关单元相连接的一端与第一输出电容连接，所述第一开关单元为开关管，所述第一输出电容为PPS电容；

所述第二电荷泵单元由若干第二基本单元级联而成，所述第二基本单元至少包括第二开关单元和第二输出电容，相邻两个第二开关单元之间串联连接，所述相邻两个第二开关单元相连接的一端与第二输出电容连接，所述第二开关单元为开关管，所述第二输出电容为MOS电容；

所述输出单元用于输出第一电荷泵单元输出的电压和第二电荷泵单元输出的电压；

所述PPS电容的结构包括：位于半导体衬底表面的第一介质层和第一导电插塞，所述第一导电插塞与第一介质层隔离；位于所述第一介质层表面的第一多晶硅层；位于所述第一多晶硅层表面的第二介质层和第二导电插塞，所述第二导电插塞与第二介质层隔离；位于所述第二介质层表面的第二多晶硅层；位于所述第二多晶硅层表面的第三导电插塞；

所述第一开关单元及第二开关单元适于分别在所述第一电荷泵单元及第二电荷泵单元的输出端形成稳定的电压。

2.如权利要求1所述的电荷泵电路，其特征在于，所述第二导电插塞构成PPS电容的一端，所述第一导电插塞和第三导电插塞电连接并构成PPS电容的另一端。

3.如权利要求1所述的电荷泵电路，其特征在于，所述第一电荷泵单元用于将电源电压升压到第一电压。

4.如权利要求3所述的电荷泵电路，其特征在于，所述第一电压为用于闪速存储器数据编程的电压。

5.如权利要求1所述的电荷泵电路，其特征在于，所述第二电荷泵单元用于将第一电荷泵单元输出的电压升压到第二电压。

6.如权利要求5所述的电荷泵电路，其特征在于，所述第二电压为用于闪速存储器数据擦除的电压。

7.如权利要求1所述的电荷泵电路，其特征在于，还包括：第一电压控制单元和第二电压控制单元，所述第一电压控制单元根据第一电荷泵单元输出的电压对第一电荷泵单元进行控制，所述第二电压控制单元根据第二电荷泵单元输出的电压对第二电荷泵单元进行控制。

8.如权利要求7所述的电荷泵电路，其特征在于，所述第一电压控制单元包括第一比较单元和第一时钟控制单元，第一电荷泵单元的输出端与第一比较单元相连，第一比较单元的输出端与第一时钟控制单元相连，所述第一时钟控制单元向第一电荷泵单元输出时钟控制信号。

9.如权利要求8所述的电荷泵电路，其特征在于，所述第一比较单元比较第一电荷泵单元输出的电压和第一参考电压，并向第一时钟控制单元输出相应的控制信号。

10.如权利要求9所述的电荷泵电路，其特征在于，所述第一参考电压为闪速存储器数据编程所需的电压。

11.如权利要求7所述的电荷泵电路，其特征在于，所述第二电压控制单元包括第二比较单元和第二时钟控制单元，第二电荷泵单元的输出端与第二比较单元相连，第二比较单元的输出端与第二时钟控制单元相连，所述第二时钟控制单元向第二电荷泵单元输出时钟控制信号。

12.如权利要求11所述的电荷泵电路，其特征在于，所述第二比较单元比较第二电荷泵单元输出的电压和第二参考电压，并向第二时钟控制单元输出相应的控制信号。

13.如权利要求12所述的电荷泵电路，其特征在于，所述第二参考电压为闪速存储器数据擦除所需的电压。

14.如权利要求1所述的电荷泵电路，其特征在于，所述输出单元包括对第一电荷泵单元输出电压进行整形的整形电路。

15.如权利要求14所述的电荷泵电路，其特征在于，所述整形电路具体为MOS管，所述MOS管的漏极与第一电荷泵单元的输出端相连，栅极与第二电荷泵单元的输出端相连，源极用于输出整形后的第一电荷泵单元的输出电压。

16.一种采用如权利要求1至15任意一项所述的电荷泵电路的闪速存储器。