CN106356370B - 开关电容器dc-dc转换器及其制造方法 - Google Patents

开关电容器dc-dc转换器及其制造方法 Download PDF

Info

Publication number
CN106356370B
CN106356370B CN201610119845.1A CN201610119845A CN106356370B CN 106356370 B CN106356370 B CN 106356370B CN 201610119845 A CN201610119845 A CN 201610119845A CN 106356370 B CN106356370 B CN 106356370B
Authority
CN
China
Prior art keywords
pattern
substrate
insulating layer
interlayer insulating
interconnection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610119845.1A
Other languages
English (en)
Other versions
CN106356370A (zh
Inventor
黄在晧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN106356370A publication Critical patent/CN106356370A/zh
Application granted granted Critical
Publication of CN106356370B publication Critical patent/CN106356370B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种开关电容器DC‑DC转换器包括逻辑单元和与逻辑单元垂直交叠的电容器单元。逻辑单元具有设置在第一衬底之上的多个有源元件。电容器单元具有在第二衬底之上的电容器。设置在第一衬底之上的第一层间绝缘层接合至设置在第二衬底之上的第二层间绝缘层。连接至逻辑单元的互连图案中的任意一个的第一通道与连接至电容器单元的下电极图案的第二通道经由第一外部电路图案彼此连接。连接至电容器单元的上电极图案的第三通道与连接至逻辑单元的互连图案中的另一个的第四通道经由第二外部电路图案彼此连接。

Description

开关电容器DC-DC转换器及其制造方法
相关申请的交叉引用
本申请要求2015年7月13日提交的第10-2015-0098955号的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例涉及转换器及其制造方法，更具体地，涉及开关电容器直流-直流(DC-DC)转换器和制造其的方法。
背景技术
电源中使用的开关功率转换器通常可以分类为开关电感器转换器(SIC)或开关电容器转换器(SCC)。在SIC将直流电流(DC)源从一个电压电平转变为另一电压电平的同时SIC可以将能量储存在它们的电感器中，以及在SCC将直流电流(DC)源从一个电压电平转变为另一电压电平时SCC可以将能量储存在它们的电容器中。SIC可以表现出宽的工作范围和高频率。因此，SIC已经广泛用于高功率的应用领域。然而，在紧凑系统中使用SIC可能受到一些限制，因为SIC的电感器占用较大的面积。与此相反，SCC可以适用于具有紧凑尺寸的低功率系统，因为相比于SIC的电感器，SCC的电容器占用较小的面积。近来，SCC已经由于它们的小尺寸和低电磁干扰而广泛用于移动系统中。
一般而言，如果将开关元件和电容器集成至单个芯片中，则可能由于电容器所占用的平面面积而在增大电容器的电容值方面受到限制。此外，由于在电容器的制造中使用高温工艺，因此构成开关元件的晶体管的特性可能因高温工艺而劣化。因此，已经与包括开关元件(诸如晶体管)的芯片分开来制造电容器，且已经将电容器设置在芯片外部。
发明内容
各种实施例针对开关电容器DC-DC转换器及其制造方法。
根据一个实施例，一种开关电容器DC-DC转换器包括：逻辑单元，具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中且电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；电容器单元，具有(i)第二衬底，(ii)设置在第二衬底的顶表面之上的电容器，(iii)设置在第二衬底之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中且电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中且电连接至电容器的上电极图案的上互连图案，其中，第二层间绝缘层被接合至第一层间绝缘层，使得逻辑单元与电容器单元垂直交叠；第一通道(through via)，穿透第二衬底和第二层间绝缘层，且延伸至第一层间绝缘层中以接触第二互连图案；第二通道，穿透第二衬底以接触下互连图案；第三通道，穿透第二衬底，且延伸至第二层间绝缘层中以接触上互连图案；第四通道，穿透第二衬底和第二层间绝缘层，且延伸至第一层间绝缘层中以接触第二互连图案；第一外部电路图案，设置在第二衬底的底表面之上，且电连接至第一通道和第二通道；以及第二外部电路图案，设置在第二衬底的底表面之上，且电连接至第三通道和第四通道。
根据另一个实施例，一种开关电容器DC-DC转换器包括：逻辑单元，具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中且电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；电容器单元，具有(i)第二衬底，(ii)设置在第二衬底的顶表面之上的电容器，(iii)设置在第二衬底之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中且电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中且电连接至电容器的上电极图案的上互连图案，其中，第二衬底被接合至第一层间绝缘层，使得逻辑单元与电容器单元垂直交叠；第一通道，穿透第二层间绝缘层和第二衬底，且延伸至第一层间绝缘层中以接触第二互连图案；第二通道，设置在第二层间绝缘层中以接触下互连图案；第三通道，设置在第二层间绝缘层中以接触上互连图案；第四通道，穿透第二层间绝缘层和第二衬底，且延伸至第一层间绝缘层中以接触第二互连图案；第一外部电路图案，设置在第二层间绝缘层的与第二衬底相反的顶表面之上，且电连接至第一通道和第二通道；以及第二外部电路图案，设置在第二层间绝缘层的顶表面之上，且电连接至第三通道和第四通道。
根据另一个实施例，一种开关电容器DC-DC转换器包括：逻辑单元，具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上且覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中且电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；电容器单元，具有(i)第二衬底，(ii)设置在第二衬底之上的电容器，(iii)设置在第二衬底的顶表面之上且覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中且电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中且电连接至电容器的上电极图案的上互连图案，其中，第二层间绝缘层被接合至第一衬底的底表面，使得逻辑单元与电容器单元垂直交叠；第一通道，穿透第二衬底、第二层间绝缘层和第一衬底，且延伸至第一层间绝缘层中以接触第一互连图案；第二通道，穿透第二衬底以接触下互连图案；第三通道，穿透第二衬底，且延伸至第二层间绝缘层中以接触上互连图案；第四通道，穿透第二衬底、第二层间绝缘层和第一衬底，且延伸至第一层间绝缘层中以接触第二互连图案；第一外部电路图案，设置在第二衬底的与第二层间绝缘层相反的底表面之上，且电连接至第一通道和第二通道；以及第二外部电路图案，设置在第二衬底的底表面之上，且电连接至第三通道和第四通道。
根据另一个实施例，一种开关电容器DC-DC转换器包括：逻辑单元，具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中而电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；电容器单元，具有(i)第二衬底，(ii)设置在第二衬底之上的电容器，(iii)设置在第二衬底的顶表面之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中而电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中而电连接至电容器的上电极图案的上互连图案，其中，第二衬底被接合至第一衬底，使得逻辑单元与电容器单元垂直交叠；第一通道，穿透第二层间绝缘层、第二衬底和第一衬底，且延伸至第一层间绝缘层中以接触第二互连图案；第二通道，设置在第二层间绝缘层中以接触下互连图案；第三通道，设置在第二层间绝缘层中以接触上互连图案；第四通道，穿透第二层间绝缘层、第二衬底和第一衬底，且延伸至第一层间绝缘层中以接触第二互连图案；第一外部电路图案，设置在第二层间绝缘层的与第二衬底相反的顶表面上，且电连接至第一通道和第二通道；以及第二外部电路图案，设置在第二层间绝缘层的顶表面之上，且电连接至第三通道和第四通道。
根据另一个实施例，提供了一种制造开关电容器DC-DC转换器的方法。该方法包括：提供逻辑单元，逻辑单元具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中而电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；提供电容器单元，电容器单元具有(i)第二衬底，(ii)设置在第二衬底之上的电容器，(iii)设置在第二衬底的顶表面之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中而电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中而电连接至电容器的上电极图案的上互连图案；将第二层间绝缘层接合至第一层间绝缘层，使得逻辑单元与电容器单元垂直交叠；形成第一通道孔(through via hole)，第一通道孔穿透第二衬底和第二层间绝缘层，且延伸至第一层间绝缘层中以暴露第二互连图案；形成第二通道孔，第二通道孔穿透第二衬底以暴露下互连图案；形成第三通道孔，第三通道孔穿透第二衬底，且延伸至第二层间绝缘层中以暴露上互连图案；形成第四通道孔，第四通道孔穿透第二衬底和第二层间绝缘层，且延伸至第一层间绝缘层中以暴露第二互连图案；用金属层填充第一通道孔至第四通道孔以分别在第一通道孔至第四通道孔中形成第一通道至第四通道；形成第一外部电路图案，第一外部电路图案设置在第二衬底的与第二层间绝缘层相反的底表面之上，且电连接至第一通道和第二通道；以及形成第二外部电路图案，第二外部电路图案设置在第二衬底的底表面之上，且电连接至第三通道和第四通道。
根据另一个实施例，提供了一种制造开关电容器DC-DC转换器的方法。该方法包括：提供逻辑单元，逻辑单元具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中而电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；提供电容器单元，电容器单元具有(i)第二衬底，(ii)设置在第二衬底之上的电容器，(iii)设置在第二衬底的顶表面之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中而电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中而电连接至电容器的上电极图案的上互连图案；将第一层间绝缘层接合至第二衬底，使得逻辑单元与电容器单元垂直交叠；形成第一通道孔，第一通道孔穿透第二层间绝缘层和第二衬底，且延伸至第一层间绝缘层中以暴露第二互连图案；在第二层间绝缘层中形成第二通道孔以暴露下互连图案；在第二层间绝缘层中形成第三通道孔以暴露上互连图案；形成第四通道孔，第四通道孔穿透第二层间绝缘层和第二衬底，且延伸至第一层间绝缘层中以暴露第二互连图案；用金属层填充第一通道孔至第四通道孔以分别在第一通道孔至第四通道孔中形成第一通道至第四通道；形成第一外部电路图案，第一外部电路图案设置在第二层间绝缘层的与第二衬底相反的顶表面之上，且电连接至第一通道和第二通道；以及形成第二外部电路图案，第二外部电路图案设置在第二层间绝缘层的顶表面之上，且电连接至第三通道和第四通道。
根据另一个实施例，提供了一种制造开关电容器DC-DC转换器的方法。该方法包括：提供逻辑单元，逻辑单元具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中而电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；提供电容器单元，电容器单元具有(i)第二衬底，(ii)设置在第二衬底之上的电容器，(iii)设置在第二衬底之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中而电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中而电连接至电容器的上电极图案的上互连图案；将第一衬底接合至第二层间绝缘层，使得逻辑单元与电容器单元垂直交叠；在逻辑单元和电容器单元中形成第一通道孔至第四通道孔，其中，第一通道孔穿透第二衬底、第二层间绝缘层和第一衬底，且延伸至第一层间绝缘层中以暴露第二互连图案，其中，第二通道孔穿透第二衬底以暴露下互连图案，其中，第三通道孔穿透第二衬底，且延伸至第二层间绝缘层中以暴露上互连图案，其中，第四通道孔穿透第二衬底、第二层间绝缘层和第一衬底，且延伸至第一层间绝缘层中以暴露第二互连图案；用金属层填充第一通道孔至第四通道孔以分别在第一通道孔至第四通道孔中形成第一通道至第四通道；形成第一外部电路图案，第一外部电路图案设置在第二衬底的与第二层间绝缘层相反的底表面之上，且电连接至第一通道和第二通道；以及形成第二外部电路图案，第二外部电路图案设置在第二衬底的底表面之上，且电连接至第三通道和第四通道。
根据另一个实施例，提供了一种制造开关电容器DC-DC转换器的方法。该方法包括：提供逻辑单元，逻辑单元具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中而电连接至有源元件的多个互连图案；提供电容器单元，电容器单元具有(i)第二衬底，(ii)设置在第二衬底之上的电容器，(iii)设置在第二衬底之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中而电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中而电连接至电容器的上电极图案的上互连图案；将第一衬底接合至第二衬底，使得逻辑单元与电容器单元垂直交叠；在逻辑单元和电容器单元中形成第一通道孔至第四通道孔，其中，第一通道孔穿透第二层间绝缘层、第二衬底和第一衬底，且延伸至第一层间绝缘层中以暴露第二互连图案，其中，第二通道孔设置在第二层间绝缘层中以暴露下互连图案，其中，第三通道孔设置在第二层间绝缘层中以暴露上互连图案，其中，第四通道孔穿透第二层间绝缘层、第二衬底和第一衬底，且延伸至第一层间绝缘层中以暴露第二互连图案；用金属层填充第一通道孔至第四通道孔以分别在第一通道孔至第四通道孔中形成第一通道至第四通道；形成第一外部电路图案，第一外部电路图案设置在第二层间绝缘层的与第二衬底相反的顶表面之上，且电连接至第一通道和第二通道；以及形成第二外部电路图案，第二外部电路图案设置在第二层间绝缘层的顶表面之上，且电连接至第三通道和第四通道。
附图说明
基于附图和所附详细描述，本公开的各种实施例将变得更加明显，在附图中：
图1是图示根据一个实施例的开关电容器DC-DC转换器的电路图；
图2是图示根据一个实施例的开关电容器DC-DC转换器的剖视图；
图3是图示图2中所示的开关电容器DC-DC转换器的逻辑单元的剖视图；
图4是图示图2中所示的开关电容器DC-DC转换器的电容器单元的剖视图；
图5是图示根据另一个实施例的开关电容器DC-DC转换器的剖视图；
图6是图示图5中所示的开关电容器DC-DC转换器的逻辑单元的剖视图；
图7是图示图5中所示的开关电容器DC-DC转换器的电容器单元的剖视图；
图8是图示根据又一个实施例的开关电容器DC-DC转换器的剖视图；
图9是图示图8中所示的开关电容器DC-DC转换器的逻辑单元的剖视图；
图10是图示图8中所示的开关电容器DC-DC转换器的电容器单元的剖视图；
图11是图示根据又一个实施例的开关电容器DC-DC转换器的剖视图；
图12是图示图11中所示的开关电容器DC-DC转换器的逻辑单元的剖视图；
图13是图示图11中所示的开关电容器DC-DC转换器的电容器单元的剖视图；
图14至图19是图示制造图2中所示的开关电容器DC-DC转换器的方法的剖视图；
图20至图24是图示制造图5中所示的开关电容器DC-DC转换器的方法的剖视图；
图25至图29是图示制造图8中所示的开关电容器DC-DC转换器的方法的剖视图；以及
图30至图34是图示制造图11中所示的开关电容器DC-DC转换器的方法的剖视图。
具体实施方式
将理解的是，虽然在本文中可能使用了术语第一、第二、第三等来描述各种元件，但这些元件不应当由这些术语来限制。这些术语仅用于区分一个元件与另一元件。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称作第二元件。
还将理解的是，当一个元件被称作位于另一元件“之下”、“下面”、“以下”、“下”、“之上”、“上面”、“以上”、“上”“侧”或“旁”时，其可以直接接触其他元件，或者也可以在它们之间存在至少一个中间元件。相应地，在本文中使用的诸如“之下”、“下面”、“以下”、“下”、“之上”、“上面”、“以上”、“上”“侧”或“旁”等的术语仅用于描述特定实施例的目的，而非意在限制本公开的范围。
还将理解的是，当一个元件被称作“连接”或“耦接”至另一元件时，其可以直接连接或耦接至其他元件，或者可以存在中间元件。与此相反的是，当一个元件被称作“直接连接”或“直接耦接”至另一元件时，不存在中间元件。
图1是图示根据一个实施例的开关电容器DC-DC转换器10的电路图。参见图1，开关电容器DC-DC转换器10可以被配置为包括第一CMOS器件CMOS1、第二CMOS器件CMOS2和电容器CAP。第一CMOS器件CMOS1可以包括第一P沟道MOS晶体管PMOS1和第一N沟道MOS晶体管NMOS1。第二CMOS器件CMOS2可以包括第二P沟道MOS晶体管PMOS2和第二N沟道MOS晶体管NMOS2。
第一P沟道MOS晶体管PMOS1可以具有与P型源极区相对应的源极端子S1和与P型漏极区相对应的漏极端子D1，以及第二P沟道MOS晶体管PMOS2可以具有与P型源极区相对应的源极端子S3和与P型漏极区相对应的漏极端子D3。第一N沟道MOS晶体管NMOS1可以具有与N型源极区相对应的源极端子S2和与N型漏极区相对应的漏极端子D2，以及第二N沟道MOS晶体管NMOS2可以具有与N型源极区相对应的源极端子S4和与N型漏极区相对应的漏极端子D4。
第一P沟道MOS晶体管PMOS1的源极端子S1和漏极端子D1可以分别连接至第一N沟道MOS晶体管NMOS1的输入电压端子VIN和漏极端子D2。第一N沟道MOS晶体管NMOS1的源极端子S2可以连接至输出电压端子VOUT。第二P沟道MOS晶体管PMOS2的源极端子S3和漏极端子D3可以分别连接至第二N沟道MOS晶体管NMOS2的输出电压端子VOUT和漏极端子D4。
第二N沟道MOS晶体管NMOS2的源极端子S4可以连接至接地端子GND。电容器CAP的一个端子可以连接至第一连接节点“a”，第一连接节点“a”将第一P沟道MOS晶体管PMOS1的漏极端子D1连接至第一N沟道MOS晶体管NMOS1的漏极端子D2。电容器CAP的另一个端子可以连接至第二连接节点“b”，第二连接节点“b”将第二P沟道MOS晶体管PMOS2的漏极端子D3连接至第二N沟道MOS晶体管NMOS2的漏极端子D4。
第一P沟道MOS晶体管PMOS1和第一N沟道MOS晶体管NMOS1的栅极端子G1和G2以及第二P沟道MOS晶体管PMOS2和第二N沟道MOS晶体管NMOS2的栅极端子G3和G4可以共同地连接至栅极电压输入端子VG。
根据当前实施例的开关电容器DC-DC转换器10可以用作DC-DC转换器，该DC-DC转换器利用两个操作步骤(例如，充电步骤和放电步骤)来将直流电流(DC)源从一个电压电平转变为另一电压电平。在开关电容器DC-DC转换器10的操作期间，时钟信号可以经由栅极电压输入端子VG而被输入给开关电容器DC-DC转换器10。
具体地，在充电步骤中，可以将低于特定电压(例如，第一N沟道MOS晶体管NMOS1和第二N沟道MOS晶体管NMOS2的阈值电压)电平的栅极电压信号(例如，具有接地电压电平的栅极电压信号)施加给栅极电压输入端子VG。相应地，虽然第一P沟道MOS晶体管PMOS1和第二P沟道MOS晶体管PMOS2导通，但第一N沟道MOS晶体管NMOS1和第二N沟道MOS晶体管NMOS2可以关断。在这种情况下，在输入电压端子VIN与输出电压端子VOUT之间可以提供经由第一连接节点“a”、电容器CAP和第二连接节点“b”的电流路径。如果输入电压信号被施加到输入电压端子VIN，则电容器CAP可以被充电以将特定量的电荷储存在其中。
在放电步骤中，可以将高于特定电压电平(例如，第一N沟道MOS晶体管NMOS1和第二N沟道MOS晶体管NMOS2的阈值电压)的栅极电压信号(例如，5V的栅极电压信号)施加给栅极电压输入端子VG。相应地，虽然第一N沟道MOS晶体管NMOS1和第二N沟道MOS晶体管NMOS2导通，但第一P沟道MOS晶体管PMOS1和第二P沟道MOS晶体管PMOS2可以关断。在这种情况下，电容器CAP的两个端子可以分别连接至接地端子GND和输出电压端子VOUT。因此，被充电的电容器CAP可以用作电压源来经由输出电压端子VOUT输出具有与输入电压信号不同的电平的电压。
图2是图示根据一个实施例的开关电容器DC-DC转换器110的剖视图。参见图2，开关电容器DC-DC转换器110可以具有逻辑单元200和电容器单元300的层叠结构，逻辑单元200包括逻辑器件，电容器单元300包括电容器。
逻辑单元200可以连接接合至电容器单元300，使得逻辑单元200的表面接触电容器单元300的表面。逻辑单元200可以包括设置在第一衬底210中的逻辑器件、设置在第一衬底210上的第一层间绝缘层250以及设置在第一层间绝缘层250中的互连图案273、277、291和292。互连图案273、277、291和292可以包括第一互连图案273和277以及设置在与第一互连图案273和277不同的水平处的第二互连图案291和292。
电容器单元300可以包括设置在第二衬底310上的电容器340、设置在第二衬底310上以覆盖电容器340的第二层间绝缘层360以及设置在第二层间绝缘层360中的互连图案320和350。互连图案320和350可以包括下互连图案320和上互连图案350。第一层间绝缘层250可以具有与第一衬底210相反的第一顶表面250a，以及第二层间绝缘层360可以具有与第二衬底310相反的第二顶表面360a。第一层间绝缘层250的第一顶表面250a可以直接接合至第二层间绝缘层360的第二顶表面360a。在一些实施例中，第一层间绝缘层250和第二层间绝缘层360中的每个可以包括氧化物层。在这种情况下，逻辑单元200和电容器单元300可以经由氧化物至氧化物接合来附接于彼此。
包括第一外部电路图案381和第二外部电路图案382的多个外部电路图案可以设置在第二衬底310的与第二层间绝缘层360相反的底表面310b上。在一些实施例中，在其底表面上设置有第一外部电路图案381和第二外部电路图案382的第二衬底310的厚度可以小于逻辑单元200的第一衬底210的厚度。除第一外部电路图案381和第二外部电路图案382之外，还可以提供额外的外部电路图案(在图2中未示出)。在图2中未示出的其他外部电路图案可以包括分别连接至输入电压端子VIN、输出电压端子VOUT、接地端子GND和栅极电压输入端子VG的外部电路图案。
第一外部电路图案381和第二外部电路图案382可以分别连接至图1中示出的第一连接节点“a”和第二连接节点“b”。第一外部电路图案381可以经由第一通道(through via)371电连接至逻辑单元200的第二互连图案292，第一通道371穿透第二衬底310和第二层间绝缘层360，并延伸至第一层间绝缘层250中。此外，第一外部电路图案381可以经由第二通道372电连接至电容器单元300的下互连图案320，第二通道372穿透第二衬底310。相应地，逻辑单元200的第二互连图案292可以电连接至电容器单元300的下互连图案320。
第二外部电路图案382可以经由第三通道373电连接至电容器单元300的上互连图案350，第三通道373穿透第二衬底310，并延伸至第二层间绝缘层360中。此外，第二外部电路图案382可以经由第四通道374电连接至逻辑单元200的第二互连图案291，第四通道374穿透第二衬底310和第二层间绝缘层360，并延伸至第一层间绝缘层250中。相应地，逻辑单元200的第二互连图案291可以电连接至电容器单元300的上互连图案350。
图3是详细图示图2中的逻辑单元200的剖视图。在图3中，与图1和图2中使用的相同的附图标记或标识符可以表示相同的元件。参见图2和图3，逻辑单元200可以包括设置在第一衬底210中的逻辑器件。逻辑器件可以被配置为包括第一CMOS器件CMOS1和第二CMOS器件CMOS2。第一CMOS器件CMOS1可以包括第一N沟道MOS晶体管NMOS1和第一P沟道MOS晶体管PMOS1。第二CMOS器件CMOS2可以包括第二N沟道MOS晶体管NMOS2和第二P沟道MOS晶体管PMOS2。具体地，第一衬底210可以具有顶表面210a和底表面210b。在一些实施例中，第一衬底210可以为P型半导体衬底。由于当逻辑单元200被接合至电容器单元300时逻辑单元200被翻转，因此第一衬底210在图3中被示出为使得第一衬底210的顶表面210a面朝下而第一衬底210的底表面210b面朝上。
沟槽隔离层213可以设置在第一衬底210的上区的特定部分中以将MOS晶体管PMOS1、NMOS1、PMOS2和NMOS2彼此隔离。第一衬底210的上区可以对应于邻近于顶表面210a的区域。第一N型阱区211可以设置在第一衬底210的上区中以用作第一P沟道MOS晶体管PMOS1的块体区(或本体区)。第二N型阱区212可以设置在第一衬底210的上部中以用作第二P沟道MOS晶体管PMOS2的块体区(或本体区)。第一衬底210的上区或上部可以对应于邻近于顶表面210a的区域或部分。
第一P沟道MOS晶体管PMOS1可以包括设置在第一衬底210的顶表面210a上的第一栅极叠层。第一栅极叠层可以包括顺序地层叠在第一衬底210的顶表面210a上的第一栅极绝缘层图案221和第一栅极导电层图案231。第一栅极叠层可以对应于图1中所示的第一P沟道MOS晶体管PMOS1的栅极端子G1。
第一N沟道MOS晶体管NMOS1可以包括设置在第一衬底210的顶表面210a上的第二栅极叠层。第二栅极叠层可以包括顺序地层叠在第一衬底210的顶表面210a上的第二栅极绝缘层图案222和第二栅极导电层图案232。第二栅极叠层可以对应于图1中所示的第一N沟道MOS晶体管NMOS1的栅极端子G2。
第二P沟道MOS晶体管PMOS2可以包括设置在第一衬底210的顶表面210a上的第三栅极叠层。第三栅极叠层可以包括顺序地层叠在第一衬底210的顶表面210a上的第三栅极绝缘层图案223和第三栅极导电层图案233。第三栅极叠层可以对应于图1中所示的第二P沟道MOS晶体管PMOS2的栅极端子G3。
第二N沟道MOS晶体管NMOS2可以包括设置在第一衬底210的顶表面210a上的第四栅极叠层。第四栅极叠层可以包括顺序地层叠在第一衬底210的顶表面210a上的第四栅极绝缘层图案224和第四栅极导电层图案234。第四栅极叠层可以对应于图1中所示的第二N沟道MOS晶体管NMOS2的栅极端子G4。
第一P沟道MOS晶体管PMOS1可以包括P型源极区242和P型漏极区241，P型源极区242和P型漏极区241设置在第一N型阱区211的上部中，且通过与第一栅极叠层垂直交叠的沟道区来彼此分开。P型源极区242和P型漏极区241可以分别对应于图1中所示的第一P沟道MOS晶体管PMOS1的源极端子S1和漏极端子D1。
第二P沟道MOS晶体管PMOS2可以包括P型源极区246和P型漏极区245，P型源极区246和P型漏极区245设置在第二N型阱区212的上部中，且通过与第三栅极叠层垂直交叠的沟道区来彼此分开。P型源极区246和P型漏极区245可以分别对应于图1中所示的第二P沟道MOS晶体管PMOS2的源极端子S3和漏极端子D3。
第一N沟道MOS晶体管NMOS1可以包括N型源极区244和N型漏极区243，N型源极区244和N型漏极区243设置在第一衬底210的上部中，且通过与第二栅极叠层垂直交叠的沟道区来彼此分开。N型源极区244和N型漏极区243可以分别对应于图1中所示的第一N沟道MOS晶体管NMOS1的源极端子S2和漏极端子D2。
第二N沟道MOS晶体管NMOS2可以包括N型源极区248和N型漏极区247，N型源极区248和N型漏极区247设置在第一衬底210的上部中，且通过与第四栅极叠层垂直交叠的沟道区来彼此分开。N型源极区248和N型漏极区247可以分别对应于图1中所示的第二N沟道MOS晶体管NMOS2的源极端子S4和漏极端子D4。
第一层间绝缘层250可以设置在第一衬底210的顶表面210a上以覆盖第一栅极叠层至第四栅极叠层。第一层间绝缘层250可以具有包括垂直层叠的多个绝缘层的多层结构。在一些实施例中，第一层间绝缘层250可以包括多个氧化物层。多个互连图案可以设置在第一层间绝缘层250中。多个互连图案可以具有多层互连结构。多水平互连结构可以包括设置在靠近第一衬底210的顶表面210a的最低水平(即，第一水平)处的第一互连图案271～279。多水平互连结构还可以包括设置在远离第一衬底210的顶表面210a的最高水平(即，第二水平)处的第二互连图案291和292。虽然在图中未示出，但是可以在第一水平与第二水平之间的第一层间绝缘层250中额外设置至少一个互连图案。诸如图3中所示的额外互连图案可以设置在第一层间绝缘层250中的水平处。
第一互连图案271可以经由道(via)251电连接至第二N沟道MOS晶体管NMOS2的N型源极区248。第一互连图案273可以经由道253和道254电连接至第二N沟道MOS晶体管NMOS2的N型漏极区247和第二P沟道MOS晶体管PMOS2的P型漏极区245。第一互连图案275可以经由道256和道257电连接至第二P沟道MOS晶体管PMOS2的P型源极区246和第一N沟道MOS晶体管NMOS1的N型源极区244。
第一互连图案277可以经由道259和道260电连接至第一N沟道MOS晶体管NMOS1的N型漏极区243和第一P沟道MOS晶体管PMOS1的P型漏极区241。第一互连图案279可以经由道262电连接至第一P沟道MOS晶体管PMOS1的P型源极区242。
第一互连图案272、274、276和278可以分别经由道252、道255、道258和道261电连接至第四栅极导电层图案234、第三栅极导电层图案233、第二栅极导电层图案232和第一栅极导电层图案231。第二互连图案291可以经由道281电连接至第一互连图案273。第二互连图案292可以经由道282电连接至第一互连图案277。
如参照图2所述，第二互连图案292可以经由第一通道371电连接至第一外部电路图案(图2中的381)，第一通道371穿透第二衬底(图2中的310)和第二层间绝缘层(图2中的360)，且延伸至第一层间绝缘层250中。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区241和第一N沟道MOS晶体管NMOS1的N型漏极区243(对应于图1中的第一连接节点“a”)可以经由第一互连图案277、第二互连图案292以及道259、道260和道282电连接至第一通道371。
此外，第二互连图案291可以经由第四通道374电连接至第二外部电路图案(图2中的382)，第四通道374穿透第二衬底(图2中的310)和第二层间绝缘层(图2中的360)并延伸至第一层间绝缘层250中。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区245和第二N沟道MOS晶体管NMOS2的N型漏极区247(对应于图1中的第二连接节点“b”)可以经由第一互连图案273、第二互连图案291以及道253、道254和道281电连接至第四通道374。
图4是详细地图示图2中的电容器单元300的剖视图。在图4中，与图1和图2中所使用的相同的附图标记或标识符可以表示相同的元件。参见图2和图4，电容器单元300可以包括设置在第二衬底310上的电容器340。具体地，下互连图案320可以设置在第二衬底310的与第一外部电路图案381和第二外部电路图案382相反的顶表面310a上。
虽然在图中未示出，但可以在第二衬底310的顶表面310a与下互连图案320的底表面之间设置绝缘层。第一外部电路图案381和第二外部电路图案382可以设置在第二衬底310的底表面310b上。虽然在图中未示出，但可以在第二衬底310的底表面310b与第一外部电路图案381的顶表面和第二外部电路图案382的顶表面之间设置绝缘层。
虚设绝缘图案330可以设置在下互连图案320的与第二衬底310相反的顶表面上。虚设绝缘图案330可以在其中具有多个接触孔344。接触孔344中的每个可以穿透虚设绝缘图案330以暴露下互连图案320。接触孔344可以被设置为从平面图来看是彼此分开的。在一些实施例中，接触孔344可以被排列为：当从平面图来看时，其位于构成蜂窝结构的多个六边形的中心点和顶点处。在一些实施例中，虚设绝缘图案330可以包括单个氧化物层或多个绝缘层。
电容器340的下电极图案341可以设置在通过接触孔344而暴露的下互连图案320上，以及设置在虚设绝缘图案330的通过接触孔344而暴露的侧壁上。下电极图案341可以延伸至虚设绝缘图案330的顶表面上。下电极图案341可以与接触孔344中的下互连图案320直接接触。因此，下电极图案341可以电连接至下互连图案320。
下电极图案341可以被设置为暴露与虚设绝缘图案330的边缘区相对应的第一区R1的顶表面。相应地，下电极图案341可以被设置为覆盖被第一区R1围绕的虚设绝缘图案330的整个表面。在一些实施例中，下电极图案341可以包括单个金属层或诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。
电容器340的电介质图案342可以被设置为覆盖下电极图案341。在第一区R1中，电介质图案342可以覆盖下电极图案341的侧壁，且可以延伸至虚设绝缘图案330的暴露的顶表面上。电介质图案342可以被设置为暴露第一区R1的边缘。在一些实施例中，电介质图案342可以为高k电介质层，诸如氮化硅(SiN)层、氧化铝(Al2O3)层、五氧化二钽(Ta2O5)层、氧化锆(ZrO2)层或氧化铪(HfO2)层。可选地，电介质图案342可以为诸如ZrO2/Al2O3/ZrO2层的高k电介质层。
电容器340的上电极图案343可以被设置为覆盖电介质图案342以及通过电介质图案342而暴露的虚设绝缘图案330的顶表面。上电极图案343可以被设置为填充接触孔344且具有平坦的顶表面。在一些实施例中，上电极图案343可以包括单个金属层或者诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。上互连图案350可以设置在上电极图案343上。上电极图案343的顶表面可以与上互连图案350的底表面直接接触。因此，上电极图案343可以电连接至上互连图案350。在一些实施例中，上互连图案350可以从上电极图案343的侧壁横向突出以具有悬垂部分(overhang)。
如参照图2和图3所述，第一外部电路图案381可以经由第一通道371电连接至逻辑单元200的第二互连图案292。此外，第一外部电路图案381可以经由第二通道372电连接至下互连图案320。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区241和第一N沟道MOS晶体管NMOS1的N型漏极区243(对应于图1中的第一连接节点“a”)可以电连接至电容器340的下电极图案341。
第二外部电路图案382可以经由第三通道373电连接至上互连图案350。此外，第二外部电路图案382可以经由第四通道374电连接至逻辑单元200的第二互连图案291。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区245和第二N沟道MOS晶体管NMOS2的N型漏极区247(对应于图1中的第二连接节点“b”)可以电连接至电容器340的上电极图案343。
图5是图示根据另一实施例的开关电容器DC-DC转换器120的剖视图。参见图5，开关电容器DC-DC转换器120可以具有逻辑单元400和电容器单元500的层叠结构，逻辑单元400包括逻辑器件，电容器单元500包括电容器。逻辑单元400可以被接合至电容器单元500，使得逻辑单元400的表面接触电容器单元500的表面。逻辑单元400可以包括设置在第一衬底410中的逻辑器件、第一衬底410上的第一层间绝缘层450以及设置在第一层间绝缘层450中的互连图案473、477、491和492。互连图案473、477、491和492可以包括第一互连图案473和477以及设置在与第一互连图案473和477不同的水平处的第二互连图案491和492。
电容器单元500可以包括设置在第二衬底510上的电容器540、设置在第二衬底510上以覆盖电容器540的第二层间绝缘层560以及设置在第二层间绝缘层560中的互连图案520和550。互连图案520和550可以包括下互连图案520和上互连图案550。
第一层间绝缘层450可以具有接触第一衬底410的表面的底表面450a以及与第一衬底410相反的顶表面450b。第二衬底510可以具有接触第二层间绝缘层560的表面的顶表面510a以及与第二层间绝缘层560相反的底表面510b。第一层间绝缘层450的顶表面450b可以被直接接合至第二衬底510的底表面510b。在一些实施例中，第一层间绝缘层450可以为氧化物层，以及第二衬底510可以为硅层。在这种情况下，逻辑单元400和电容器单元500可以经由氧化物-硅接合而附接于彼此，以及电容器单元500的第二衬底510的厚度可以小于逻辑单元400的第一衬底410的厚度。
包括第一外部电路图案581和第二外部电路图案582的多个外部电路图案可以设置在第二层间绝缘层560的与第二衬底510相反的表面上。除第一外部电路图案581和第二外部电路图案582之外，还可以提供额外的外部电路图案。额外的外部电路图案(在图2中未示出)可以分别连接至输入电压端子(图1中的VIN)、输出电压端子(图1中的VOUT)、接地端子(图1中的GND)和栅极电压输入端子(图1中的VG)。
第一外部电路图案581和第二外部电路图案582可以分别连接至图1中示出的第一连接节点“a”和第二连接节点“b”。第一外部电路图案581可以经由第一通道571电连接至逻辑单元400的第二互连图案492，第一通道571穿透第二衬底510和第二层间绝缘层560，且延伸至第一层间绝缘层450中。此外，第一外部电路图案581可以经由设置在第二层间绝缘层560中的第二通道572电连接至电容器单元500的下互连图案520。相应地，逻辑单元400的第二互连图案492可以电连接至电容器单元500的下互连图案520。第二外部电路图案582可以经由设置在第二层间绝缘层560中的第三通道573电连接至电容器单元500的上互连图案550。
此外，第二外部电路图案582可以经由第四通道574电连接至逻辑单元400的第二互连图案491，第四通道574穿透第二衬底510和第二层间绝缘层560，且延伸至第一层间绝缘层450中。相应地，逻辑单元400的第二互连图案491可以电连接至电容器单元500的上互连图案550。
图6是详细地图示图5中的逻辑单元400的剖视图。在图6中，与图1和图5中使用的相同的附图标记或标识符可以表示相同的元件。参见图5和图6，逻辑单元400可以包括设置在第一衬底410中的逻辑器件。该逻辑器件可以被配置为包括第一CMOS器件CMOS1和第二CMOS器件CMOS2。第一CMOS器件CMOS1可以包括第一N沟道MOS晶体管NMOS1和第一P沟道MOS晶体管PMOS1。第二CMOS器件CMOS2可以包括第二N沟道MOS晶体管NMOS2和第二P沟道MOS晶体管PMOS2。具体地，第一衬底410可以具有顶表面410a和底表面410b。在一些实施例中，第一衬底410可以为P型半导体衬底。
沟槽绝缘层413可以设置在第一衬底410的上区的特定部分中以将MOS晶体管PMOS1、NMOS1、PMOS2和NMOS2彼此隔离。第一衬底410的上区可以对应于邻近于顶表面410a的区域。第一N型阱区411可以设置在第一衬底410的上部中而用作第一P沟道MOS晶体管PMOS1的块体区(或本体区)。
第二N型阱区412可以设置在第一衬底410的上部中而用作第二P沟道MOS晶体管PMOS2的块体区(或本体区)。第一衬底410的上区或上部可以对应于邻近于顶表面410a的区域或部分。
第一P沟道MOS晶体管PMOS1可以包括设置在第一衬底410的顶表面410a上的第一栅极叠层。第一栅极叠层可以包括顺序地层叠在第一衬底410的顶表面410a上的第一栅极绝缘层图案421和第一栅极导电层图案431。第一栅极叠层可以对应于图1中示出的第一P沟道MOS晶体管PMOS1的栅极端子G1。
第一N沟道MOS晶体管NMOS1可以包括设置在第一衬底410的顶表面410a上的第二栅极叠层。第二栅极叠层可以包括顺序地层叠在第一衬底410的顶表面410a上的第二栅极绝缘层图案422和第二栅极导电层图案432。第二栅极叠层可以对应于图1中示出的第一N沟道MOS晶体管NMOS1的栅极端子G2。
第二P沟道MOS晶体管PMOS2可以包括设置在第一衬底410的顶表面410a上的第三栅极叠层。第三栅极叠层可以包括顺序地层叠在第一衬底410的顶表面410a上的第三栅极绝缘层图案423和第三栅极导电层图案433。第三栅极叠层可以对应于图1中示出的第二P沟道MOS晶体管PMOS2的栅极端子G3。
第二N沟道MOS晶体管NMOS2可以包括设置在第一衬底410的顶表面410a上的第四栅极叠层。第四栅极叠层可以包括顺序地层叠在第一衬底410的顶表面410a上的第四栅极绝缘层图案424和第四栅极导电层图案434。第四栅极叠层可以对应于图1中示出的第二N沟道MOS晶体管NMOS2的栅极端子G4。
第一P沟道MOS晶体管PMOS1可以包括P型源极区442和P型漏极区441，P型源极区442和P型漏极区441设置在第一N型阱区411的上部中，且通过与第一栅极叠层垂直交叠的沟道区彼此分开。P型源极区442和P型漏极区441可以分别对应于图1中示出的第一P沟道MOS晶体管PMOS1的源极端子S1和漏极端子D1。
第二P沟道MOS晶体管PMOS2可以包括P型源极区446和P型漏极区445，P型源极区446和P型漏极区445设置在第二N型阱区412的上部中，且通过与第三栅极叠层垂直交叠的沟道区彼此分开。P型源极区446和P型漏极区445可以分别对应于图1中示出的第二P沟道MOS晶体管PMOS2的源极端子S3和漏极端子D3。
第一N沟道MOS晶体管NMOS1可以包括N型源极区444和N型漏极区443，N型源极区444和N型漏极区443设置在第一衬底410的上部中，且通过与第二栅极叠层垂直交叠的沟道区彼此分开。N型源极区444和N型漏极区443可以分别对应于图1中示出的第一N沟道MOS晶体管NMOS1的源极端子S2和漏极端子D2。
第二N沟道MOS晶体管NMOS2可以包括N型源极区448和N型漏极区447，N型源极区448和N型漏极区447设置在第一衬底410的上部中，且通过与第四栅极叠层垂直交叠的沟道区彼此分开。N型源极区448和N型漏极区447可以分别对应于图1中示出的第二N沟道MOS晶体管NMOS2的源极端子S4和漏极端子D4。
第一层间绝缘层450可以设置在第一衬底410的顶表面410a上以覆盖第一栅极叠层至第四栅极叠层。第一层间绝缘层450可以具有包括垂直层叠的多个绝缘层的多层结构。在一些实施例中，第一层间绝缘层450可以包括多个氧化物层。多个互连图案可以设置在第一层间绝缘层450中。多个互连图案可以具有多层互连结构。多水平互连结构可以包括设置在靠近第一衬底410的顶表面410a的最低水平(即，第一水平)处的第一互连图案471～479。
多水平互连结构还可以包括设置在远离第一衬底410的顶表面410a的最高水平(即，第二水平)处的第二互连图案491和492。虽然在图中未示出，但可以在第一水平与第二水平之间的第一层间绝缘层450中额外设置至少一个互连图案。诸如图3中所示的额外互连图案可以设置在第一层间绝缘层450中的水平处。
第一互连图案471可以经由道451电连接至第二N沟道MOS晶体管NMOS2的N型源极区448。第一互连图案473可以经由道453和道454电连接至第二N沟道MOS晶体管NMOS2的N型漏极区447和第二P沟道MOS晶体管PMOS2的P型漏极区445。第一互连图案475可以经由道456和道457电连接至第二P沟道MOS晶体管PMOS2的P型源极区446和第一N沟道MOS晶体管NMOS1的N型源极区444。第一互连图案477可以经由道459和道460电连接至第一N沟道MOS晶体管NMOS1的N型漏极区443和第一P沟道MOS晶体管PMOS1的P型漏极区441。
第一互连图案479可以经由道462电连接至第一P沟道MOS晶体管PMOS1的P型源极区442。第一互连图案472、474、476和478可以分别经由道452、道455、道458和道461电连接至第四栅极导电层图案434、第三栅极导电层图案433、第二栅极导电层图案432和第一栅极导电层图案431。第二互连图案491可以经由道481电连接至第一互连图案473。第二互连图案492可以经由道482电连接至第一互连图案477。
如参照图5所述，第二互连图案492可以经由第一通道571电连接至第一外部电路图案(图5中的581)，第一通道571穿透第二衬底(图5中的510)和第二层间绝缘层(图5中的560)，且延伸至第一层间绝缘层450中。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区441和第一N沟道MOS晶体管NMOS1的N型漏极区443(对应于图1中的第一连接节点“a”)可以经由第一互连图案477、第二互连图案492以及道459、道460和道482电连接至第一通道571。
此外，第二互连图案491可以经由第四通道574电连接至第二外部电路图案(图5中的582)，第四通道574穿透第二衬底(图5中的510)和第二层间绝缘层(图5中的560)，且延伸至第一层间绝缘层450中。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区445和第二N沟道MOS晶体管NMOS2的N型漏极区447(对应于图1中的第二连接节点“b”)可以经由第一互连图案473、第二互连图案491以及道453、道454和道481电连接至第四通道574。
图7是详细地图示图5中的电容器单元500的剖视图。在图7中，与图5和图6中所用的相同的附图标记或标识符可以表示相同的元件。参见图5、图6和图7，电容器单元500可以包括设置在第二衬底510上的电容器540。具体地，下互连图案520可以设置在第二衬底510的与第二互连图案491和492相反的顶表面510a上。虽然在图中未示出，但可以在第二衬底510的顶表面510a与下互连图案520的底表面之间设置绝缘层。
虚设绝缘图案530可以设置在下互连图案520的与第二衬底510相反的顶表面上。虚设绝缘图案530可以在其中具有多个接触孔544。接触孔544中的每个可以穿透虚设绝缘图案530以暴露下互连图案520。接触孔544可以被设置为从平面图来看是彼此分开的。在一些实施例中，接触孔544可以被排列为：当从平面图来看时，其位于构成蜂窝结构的多个六边形的中心点和顶点处。在一些实施例中，虚设绝缘图案530可以由单个氧化物层或多个绝缘层组成。
电容器540的下电极图案541可以设置在通过接触孔544而暴露的下互连图案520上以及虚设绝缘图案530的通过接触孔544而暴露的侧壁上。下电极图案541可以延伸至虚设绝缘图案530的顶表面上。下电极图案541可以与接触孔544中的下互连图案520直接接触。因此，下电极图案541可以电连接至下互连图案520。下电极图案541可以被设置为暴露与虚设绝缘图案530的边缘区相对应的第一区R2的顶表面。相应地，下电极图案541可以被设置为覆盖被第一区R2围绕的虚设绝缘图案530的整个表面。在一些实施例中，下电极图案541可以包括单个金属层或者诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。
电容器540的电介质图案542可以被设置为覆盖下电极图案541。在第一区R2中，电介质图案542可以覆盖下电极图案541的侧壁，且可以延伸至虚设绝缘图案530的暴露的顶表面上。电介质图案542可以被设置为暴露第一区R2的边缘。在一些实施例中，电介质图案542可以为高k电介质层，诸如氮化硅(SiN)层、氧化铝(Al2O3)层、五氧化二钽(Ta2O5)层、氧化锆(ZrO2)层或氧化铪(HfO2)层。可选地，电介质图案542可以为由组合层(诸如ZrO2/Al2O3/ZrO2层)组成的高k电介质层。
电容器540的上电极图案543可以被设置为覆盖电介质图案542以及虚设绝缘图案530的通过电介质图案542而暴露的顶表面。上电极图案543可以被设置为填充接触孔544，且具有平坦的顶表面。在一些实施例中，上电极图案543可以包括单个金属层或诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。上互连图案550可以设置在上电极图案543上。上电极图案543的顶表面可以与上互连图案550的底表面直接接触。因此，上电极图案543可以电连接至上互连图案550。在一些实施例中，上互连图案550可以从上电极图案543的侧壁横向突出而具有悬垂部分。
第二层间绝缘层560可以设置在第二衬底510的顶表面510a上以覆盖电容器540、下互连图案520和上互连图案550。第一外部电路图案581和第二外部电路图案582可以设置在第二层间绝缘层560的与第二衬底510相反的表面上。如参照图5和图6所述，第一外部电路图案581可以经由第一通道571电连接至逻辑单元400的第二互连图案492。
此外，第一外部电路图案581可以经由第二通道572电连接至下互连图案520。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区441和第一N沟道MOS晶体管NMOS1的N型漏极区443(对应于图1中的第一连接节点“a”)可以电连接至电容器540的下电极图案541。第二外部电路图案582可以经由第三通道573电连接至上互连图案550。此外，第二外部电路图案582可以经由第四通道574电连接至第二互连图案491。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区445和第二N沟道MOS晶体管的N型漏极区447(对应于图1中的第二连接节点“b”)可以电连接至电容器540的上电极图案543。
图8是图示根据又一个实施例的开关电容器DC-DC转换器130的剖视图。参见图8，开关电容器DC-DC转换器130可以具有逻辑单元600和电容器单元700的层叠结构，逻辑单元600包括逻辑器件，电容器单元700包括电容器。逻辑单元600可以被接合至电容器单元700，使得逻辑单元600的表面接触电容器单元700的表面。逻辑单元600可以包括设置在第一衬底610中的逻辑器件、设置在第一衬底610上的第一层间绝缘层650以及设置在第一层间绝缘层650中的互连图案673、677、691和692。互连图案673、677、691和692可以包括第一互连图案673和677以及设置在与第一互连图案673和677不同的水平处的第二互连图案691和692。
电容器单元700可以包括设置在第二衬底710上的电容器740、设置在第二衬底710上以覆盖电容器740的第二层间绝缘层760以及设置在第二层间绝缘层760中的互连图案720和750。互连图案720和750可以包括下互连图案720和上互连图案750。
第一衬底610可以具有接触第一层间绝缘层650的表面的顶表面610a和与第一层间绝缘层650相反的底表面610b。第二层间绝缘层760可以具有接触第二衬底710的表面的底表面760a和与第二衬底710相反的顶表面760b。第一衬底610的底表面610b可以被直接接合至第二层间绝缘层760的顶表面760b。在一些实施例中，第一衬底610可以为硅层，以及第二层间绝缘层760可以是氧化物层。在这种情况下，逻辑单元600和电容器单元700可以经由氧化物-氧化物接合而附接于彼此。
包括第一外部电路图案781和第二外部电路图案782的多个外部电路图案可以设置在第二衬底710的与第二层间绝缘层760相反的底表面710a上。除第一外部电路图案781和第二外部电路图案782之外，还可以提供额外的外部电路图案(在图8中未示出)。额外的外部电路图案(在图8中未示出)可以分别连接至输入电压端子(图1中的VIN)、输出电压端子(图1中VOUT)、接地端子(图1中的GND)和栅极电压输入端子(图1中的VG)。第一外部电路图案781和第二外部电路图案782可以分别连接至图1中示出的第一连接节点“a”和第二连接节点“b”。
第一外部电路图案781可以经由第一通道771电连接至逻辑单元600的第二互连图案692，第一通道771穿透第二衬底710、第二层间绝缘层760和第一衬底610，且延伸至第一层间绝缘层650中。此外，第一外部电路图案781可以经由穿透第二衬底710的第二通道772电连接至电容器单元700的下互连图案720。相应地，逻辑单元600的第二互连图案692可以电连接至电容器单元700的下互连图案720。
第二外部电路图案782可以经由第三通道773电连接至电容器单元700的上互连图案750，第三通道773穿透第二衬底710，且延伸至第二层间绝缘层760中。此外，第二外部电路图案782可以经由第四通道774电连接至逻辑单元600的第二互连图案691，第四通道774穿透第二衬底710、第二层间绝缘层760和第一衬底610，且延伸至第一层间绝缘层650中。相应地，逻辑单元600的第二互连图案691可以电连接至电容器单元700的上互连图案750。
图9是详细地图示图8中的逻辑单元600的剖视图。在图9中，与图1和图8中所用的相同的附图标记或标识符可以表示相同的元件。
参见图8和图9，逻辑单元600可以包括设置在第一衬底610中的逻辑器件。该逻辑器件可以被配置为包括第一CMOS器件CMOS1和第二CMOS器件CMOS2。第一CMOS器件CMOS1可以包括第一N沟道MOS晶体管NMOS1和第一P沟道MOS晶体管PMOS1。第二CMOS器件CMOS2可以包括第二N沟道MOS晶体管NMOS2和第二P沟道MOS晶体管PMOS2。
具体地，第一衬底610可以具有如上所述的顶表面610a和底表面610b。第一衬底610的底表面610b可以接触第二层间绝缘层760的顶表面760b。在一些实施例中，第一衬底610可以是P型半导体衬底。
沟槽隔离层613可以设置在第一衬底610的上区的特定部分中以将MOS晶体管PMOS1、NMOS1、PMOS2和NMOS2彼此隔离。第一衬底610的上区可以对应于邻近于顶表面610a的区域。第一N型阱区611可以设置在第一衬底610的上部中以用作第一P沟道MOS晶体管PMOS1的块体区(或本体区)。第二N型阱区612可以设置在第一衬底610的上部中而用作第二P沟道MOS晶体管PMOS2的块体区(或本体区)。
第一衬底610的上区或上部可以对应于邻近于顶表面610a的区域或部分。第一P沟道MOS晶体管PMOS1可以包括设置在第一衬底610的顶表面610a上的第一栅极叠层。第一栅极叠层可以包括顺序地层叠在第一衬底610的顶表面610a上的第一栅极绝缘层图案621和第一栅极导电层图案631。第一栅极叠层可以对应于图1中示出的第一P沟道MOS晶体管PMOS1的栅极端子G1。
第一N沟道MOS晶体管NMOS1可以包括设置在第一衬底610的顶表面610a上的第二栅极叠层。第二栅极叠层可以包括顺序地层叠在第一衬底610的顶表面610a上的第二栅极绝缘层图案622和第二栅极导电层图案632。第二栅极叠层可以对应于图1中所示的第一N沟道MOS晶体管NMOS1的栅极端子G2。
第二P沟道MOS晶体管PMOS2可以包括设置在第一衬底610的顶表面610a上的第三栅极叠层。第三栅极叠层可以包括顺序地层叠在第一衬底610的顶表面610a上的第三栅极绝缘层图案623和第三栅极导电层图案633。第三栅极叠层可以对应于图1中所示的第二P沟道MOS晶体管PMOS2的栅极端子G3。
第二N沟道MOS晶体管NMOS2可以包括设置在第一衬底610的顶表面610a上的第四栅极叠层。第四栅极叠层可以包括顺序地层叠在第一衬底610的顶表面610a上的第四栅极绝缘层图案624和第四栅极导电层图案634。第四栅极叠层可以对应于图1中所示的第二N沟道MOS晶体管NMOS2的栅极端子G4。
第一P沟道MOS晶体管PMOS1可以包括P型源极区642和P型漏极区641，P型源极区642和P型漏极区641设置在第一N型阱区611的上部中，且通过与第一栅极叠层垂直交叠的沟道区彼此分开。P型源极区642和P型漏极区641可以分别对应于图1中所示的第一P沟道MOS晶体管PMOS1的源极端子S1和漏极端子D1。
第二P沟道MOS晶体管PMOS2可以包括P型源极区646和P型漏极区645，P型源极区646和P型漏极区645设置在第二N型阱区612的上部中，且通过与第三栅极叠层垂直交叠的沟道区彼此分开。P型源极区646和P型漏极区645可以分别对应于图1中所示的第二P沟道MOS晶体管PMOS2的源极端子S3和漏极端子D3。
第一N沟道MOS晶体管NMOS1可以包括N型源极区644和N型漏极区643，N型源极区644和N型漏极区643设置在第一衬底610的上部中，且通过与第二栅极叠层垂直交叠的沟道区彼此分开。N型源极区644和N型漏极区643可以分别对应于图1中所示的第一N沟道MOS晶体管NMOS1的源极端子S2和漏极端子D2。
第二N沟道MOS晶体管NMOS2可以包括N型源极区648和N型漏极区647，N型源极区648和N型漏极区647设置在第一衬底610的上部中，且通过与第四栅极叠层垂直交叠的沟道区彼此分开。N型源极区648和N型漏极区647可以分别对应于图1中所示的第二N沟道MOS晶体管NMOS2的源极端子S4和漏极端子D4。
第一层间绝缘层650可以设置在第一衬底610的顶表面610a上以覆盖第一栅极叠层至第四栅极叠层。第一层间绝缘层650可以具有包括垂直层叠的多个绝缘层的多层结构。在一些实施例中，第一层间绝缘层650可以包括多个氧化物层。多个互连图案可以设置在第一层间绝缘层650中。
多个互连图案可以具有多层互连结构。多水平互连结构可以包括设置在靠近第一衬底610的顶表面610a的最低水平(即，第一水平)处的第一互连图案671～679。多水平互连结构还可以包括设置在远离第一衬底610的顶表面610a的最高水平(即，第二水平)处的第二互连图案691和692。虽然在图中未示出，但可以在第一水平与第二水平之间的第一层间绝缘层650中设置一个或更多个额外的互连图案。不只是图9中所示的互连图案可以设置在第一层间绝缘层650中的所述水平处。
第一互连图案671可以经由道651电连接至第二N沟道MOS晶体管NMOS2的N型源极区648。第一互连图案673可以经由道653和道654电连接至第二N沟道MOS晶体管NMOS2的N型漏极区647和第二P沟道MOS晶体管PMOS2的P型漏极区645。第一互连图案675可以经由道656和道657电连接至第二P沟道MOS晶体管PMOS2的P型源极区646和第一N沟道MOS晶体管NMOS1的N型源极区644。第一互连图案677可以经由道659和道660电连接至第一N沟道MOS晶体管NMOS1的N型漏极区643和第一P沟道MOS晶体管PMOS1的P型漏极区641。第一互连图案679可以经由道662电连接至第一P沟道MOS晶体管PMOS1的P型源极区642。第一互连图案672、674、676和678可以分别经由道652、道655、道658和道661电连接至第四栅极导电层图案634、第四栅极导电层图案633、第二栅极导电层图案632和第一栅极导电层图案631。
第二互连图案691可以经由道681电连接至第一互连图案673。第二互连图案692可以经由道682电连接至第一互连图案677。
如参照图8所述，第二互连图案692可以经由第一通道771电连接至第一外部电路图案(图8中的781)，第一通道771穿透第二衬底(图8中的710)以及第二层间绝缘层(图8中的760)和第一衬底610，且延伸至第一层间绝缘层650中。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区641和第一N沟道MOS晶体管NMOS1的N型漏极区643(对应于图1中的第一连接节点“a”)可以经由第一互连图案677、第二互连图案692以及道659、道660和道682电连接至第一通道771。
此外，第二互连图案691可以经由第四通道774电连接至第二外部电路图案(图8中的782)，第四通道774穿透第二衬底(图8中的710)以及第二层间绝缘层(图8中的760)以及第一衬底610，且延伸至第一层间绝缘层650中。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区645和第二N沟道MOS晶体管NMOS2的N型漏极区647(对应于图1中的第二连接节点“b”)可以经由第一互连图案673、第二互连图案691以及道653、道654和道681电连接至第四通道774。
图10是详细地图示图8中的电容器单元700的剖视图。在图10中，与图8和图9中所用的相同的附图标记或标识符可以表示相同的元件。参见图8、图9和图10，电容器单元700可以包括设置在第二衬底710上的电容器740。
具体地，下互连图案720可以设置在第二衬底710的与第一外部电路图案781和第二外部电路图案782相反的顶表面710b上。虽然在图中未示出，但可以在第二衬底710的顶表面710b与下互连图案720的底表面之间设置绝缘层。如上所述，第一外部电路图案781和第二外部电路图案782可以设置在第二衬底710的底表面710a上。虽然在图中未示出，但还可以在第二衬底710与第一外部电路图案781和第二外部电路图案782之间设置绝缘层。
虚设绝缘图案730可以设置在下互连图案720的与第二衬底710相反的顶表面上。虚设绝缘图案730可以在其中具有多个接触孔744。接触孔744中的每个可以穿透虚设绝缘图案730以暴露下互连图案720。接触孔744可以被设置为从平面图来看是彼此分开的。在一些实施例中，接触孔744可以被排列为：当从平面图来看时，其位于构成蜂窝结构的多个六边形的中心点和顶点处。在一些实施例中，虚设绝缘图案730可以由单个氧化物层或多个绝缘层组成。
电容器740的下电极图案741可以设置在通过接触孔744而暴露的下互连图案720上以及虚设绝缘图案730的通过接触孔744而暴露的侧壁上。下电极图案741可以延伸至虚设绝缘图案730的顶表面上。下电极图案741可以与接触孔744中的下互连图案720直接接触。因此，下电极图案741可以电连接至下互连图案720。
下电极图案741可以被设置为暴露与虚设绝缘图案730的边缘区相对应的第一区R3的顶表面。相应地，下电极图案741可以被设置为覆盖被第一区R3围绕的虚设绝缘图案730的整个表面。在一些实施例中，下电极图案741可以包括单个金属层或诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。
电容器740的电介质图案742可以被设置为覆盖下电极图案741。在第一区R3中，电介质图案742可以覆盖下电极图案741的侧壁，且可以延伸至虚设绝缘图案730的暴露的顶表面上。电介质图案742可以被设置为暴露第一区R3的边缘。在一些实施例中，电介质图案742可以为高k电介质层，诸如氮化硅(SiN)层、氧化铝(Al2O3)层、五氧化二钽(Ta2O5)层、氧化锆(ZrO2)层和氧化铪(HfO2)层。可选地，电介质图案742可以为由组合层(诸如ZrO2/Al2O3/ZrO2)组成的高k电介质层。
电容器740的上电极图案743可以被设置为覆盖电介质图案742以及虚设绝缘图案730的通过电介质图案742而暴露的顶表面。上电极图案743可以被设置为填充接触孔744，且具有平坦的顶表面。在一些实施例中，上电极图案743可以包括单个金属层或者诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。
上互连图案750可以设置在上电极图案743上。上电极图案743的顶表面可以与上互连图案750的底表面直接接触。因此，上电极图案743可以电连接至上互连图案750。在一些实施例中，上互连图案750可以从上电极图案743的侧壁横向突出而具有悬垂部分。
如参照图8和图9所述，第一外部电路图案781可以经由第一通道771电连接至逻辑单元600的第二互连图案692。此外，第一外部电路图案781可以经由第二通道772电连接至下互连图案720。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区641和第一N沟道MOS晶体管NMOS1的N型漏极区643(对应于图1中的第一连接节点“a”)可以电连接至电容器740的下电极图案741。
第二外部电路图案782可以经由第三通道773电连接至上互连图案750。此外，第二外部电路图案782可以经由第四通道774电连接至逻辑单元600的第二互连图案691。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区645和第二N沟道MOS晶体管NMOS2的N型漏极区647(对应于图1中的第二连接节点“b”)可以电连接至电容器740的上电极图案743。
图11是图示根据又一个实施例的开关电容器DC-DC转换器140的剖视图。参见图11，开关电容器DC-DC转换器140可以具有逻辑单元800和电容器单元900的层叠结构，逻辑单元800包括逻辑器件，电容器单元900包括电容器。
逻辑单元800可以被接合至电容器单元900，使得逻辑单元800的表面接触电容器单元900的表面。逻辑单元800可以包括设置在第一衬底810中的逻辑器件、设置在第一衬底810上的第一层间绝缘层850以及设置在第一层间绝缘层850中的互连图案873、877、891和892。互连图案873、877、891和892可以包括第一互连图案873和877以及设置在与第一互连图案873和877的不同的水平处的第二互连图案891和892。
电容器单元900可以包括设置在第二衬底910上的电容器940、设置在第二衬底910上以覆盖电容器940的第二层间绝缘层960以及设置在第二层间绝缘层960中的互连图案920和950。互连图案920和950可以包括下互连图案920和上互连图案950。
第一衬底810可以具有接触第一层间绝缘层850的表面的顶表面810a和与第一层间绝缘层850相反的底表面810b。第二衬底910可以具有接触第二层间绝缘层960的表面的顶表面910a和与第二层间绝缘层960相反的底表面910b。第一衬底810的底表面810b可以直接接合至第二衬底910的底表面910b。在一些实施例中，第一衬底810和第二衬底910中的每个可以为硅层。在这种情况下，逻辑单元800与电容器单元900可以经由硅-硅接合而附接于彼此。在其他实施例中，可以在第一衬底810与第二衬底910之间设置绝缘层。
包括第一外部电路图案981和第二外部电路图案982的多个外部电路图案可以设置在第二层间绝缘层960的与第二衬底910相反的顶表面960a上。除第一外部电路图案981和第二外部电路图案982之外，还可以提供额外的外部电路图案(在图11中未示出)。额外的外部电路图案(在图11中未示出)可以包括分别连接至输入电压端子(图1中的VIN)、输出电压端子(图1中的VOUT)、接地端子(图1中的GND)和栅极电压输入端子(图1中的VG)。
第一外部电路图案981和第二外部电路图案982可以分别连接至图1中示出的第一连接节点“a”和第二连接节点“b”。第一外部电路图案981可以经由第一通道971电连接至逻辑单元800的第二互连图案892，第一通道971穿透第二层间绝缘层960、第二衬底910和第一衬底810，且延伸至第一层间绝缘层850中。此外，第一外部电路图案981可以经由设置在第二层间绝缘层960中的第二通道972电连接至电容器单元900的下互连图案920。相应地，逻辑单元800的第二互连图案892可以电连接至电容器单元900的下互连图案920。
第二外部电路图案982可以经由设置在第二层间绝缘层960中的第三通道973电连接至电容器单元900的上互连图案950。此外，第二外部电路图案982可以经由第四通道974电连接至逻辑单元800的第二互连图案891，第四通道974穿透第二层间绝缘层960、第二衬底910和第一衬底810，且延伸至第一层间绝缘层850中。相应地，逻辑单元800的第二互连图案891可以电连接至电容器单元900的上互连图案950。
图12是详细地图示图11中的逻辑单元800的剖视图。在图12中，与图1和图11中所用的相同的附图标记或标识符可以表示相同的元件。参见图11和图12，逻辑单元800可以包括设置在第一衬底810中的逻辑器件。
该逻辑器件可以被配置为包括第一CMOS器件CMOS1和第二CMOS器件CMOS2。第一CMOS器件CMOS1可以包括第一N沟道MOS晶体管NMOS1和第一P沟道MOS晶体管PMOS1。第二CMOS器件CMOS2可以包括第二N沟道MOS晶体管NMOS2和第二P沟道MOS晶体管PMOS2。具体地，如上所述，第一衬底810可以具有顶表面810a和底表面810b。第一衬底810的底表面810b可以接触第二衬底910的底表面910b。在一些实施例中，第一衬底610可以为P型半导体衬底。
沟槽隔离层813可以设置在第一衬底810的上区的特定部分中而将MOS晶体管PMOS1、NMOS1、PMOS2和NMOS2彼此隔离。第一衬底810的上区可以对应于邻近于顶表面810a的区域。
第一N型阱区811可以设置在第一衬底810的上部中以用作第一P沟道MOS晶体管PMOS1的块体区(或本体区)。第二N型阱区812可以设置在第一衬底810的上部中以用作第二P沟道MOS晶体管PMOS2的块体区(或本体区)。第一衬底810的上区或上部可以对应于邻近于顶表面810a的区域或部分。
第一P沟道MOS晶体管PMOS1可以包括设置在第一衬底810的顶表面810a上的第一栅极叠层。第一栅极叠层可以包括顺序地层叠在第一衬底810的顶表面810a上的第一栅极绝缘层图案821和第一栅极导电层图案831。第一栅极叠层可以对应于图1中所示的第一P沟道MOS晶体管PMOS1的栅极端子G1。
第一N沟道MOS晶体管NMOS1可以包括设置在第一衬底810的顶表面810a上的第二栅极叠层。第二栅极叠层可以包括顺序地层叠在第一衬底810的顶表面810a上的第二栅极绝缘层图案822和第二栅极导电层图案832。第二栅极叠层可以对应于图1中所示的第一N沟道MOS晶体管NMOS1的栅极端子G2。
第二P沟道MOS晶体管PMOS2可以包括设置在第一衬底810的顶表面810a上的第三栅极叠层。第三栅极叠层可以包括顺序地层叠在第一衬底810的顶表面810a上的第三栅极绝缘层图案823和第三栅极导电层图案833。第三栅极叠层可以对应于图1中所示的第二P沟道MOS晶体管PMOS2的栅极端子G3。
第二N沟道MOS晶体管NMOS2可以包括设置在第一衬底810的顶表面810a上的第四栅极叠层。第四栅极叠层可以包括顺序地层叠在第一衬底810的顶表面810a上的第四栅极绝缘层图案824和第四栅极导电层图案834。第四栅极叠层可以对应于图1中所示的第二N沟道MOS晶体管NMOS2的栅极端子G4。
第一P沟道MOS晶体管PMOS1可以包括P型源极区842和P型漏极区841，P型源极区842和P型漏极区841设置在第一N型阱区811的上部中，且通过与第一栅极叠层垂直交叠的沟道区彼此分开。P型源极区842和P型漏极区841可以分别对应于图1中所示的第一P沟道MOS晶体管PMOS1的源极端子S1和漏极端子D1。
第二P沟道MOS晶体管PMOS2可以包括P型源极区846和P型漏极区845，P型源极区846和P型漏极区845设置在第二N型阱区812的上部中，且通过与第三栅极叠层垂直交叠的沟道区彼此分开。P型源极区846和P型漏极区845可以分别对应于图1中所示的第二P沟道MOS晶体管PMOS2的源极端子S3和漏极端子D3。
第一N沟道MOS晶体管NMOS1可以包括N型源极区844和N型漏极区843，N型源极区844和N型漏极区843设置在第一衬底810的上部中，且通过与第二栅极叠层垂直交叠的沟道区彼此分开。N型源极区844和N型漏极区843可以分别对应于图1中所示的第一N沟道MOS晶体管NMOS1的源极端子S2和漏极端子D2。
第二N沟道MOS晶体管NMOS2可以包括N型源极区848和N型漏极区847，N型源极区848和N型漏极区847设置在第一衬底810的上部中，且通过与第四栅极叠层垂直交叠的沟道区彼此分开。N型源极区848和N型漏极区847可以分别对应于图1中所示的第二N沟道MOS晶体管NMOS2的源极端子S4和漏极端子D4。
第一层间绝缘层850可以设置在第一衬底810的顶表面810a上以覆盖第一栅极叠层至第四栅极叠层。第一层间绝缘层850可以具有包括垂直层叠的多个绝缘层的多层结构。在一些实施例中，第一层间绝缘层850可以包括多个氧化物层。
多个互连图案可以设置在第一层间绝缘层850中。多个互连图案可以具有多层互连结构。多水平互连结构可以包括设置在靠近第一衬底810的顶表面810a的最低水平(即，第一水平)处的第一互连图案871～879。多水平互连结构还可以包括设置在远离第一衬底810的顶表面810a的最高水平(即，第二水平)处的第二互连图案891和892。虽然在图中未示出，但可以在第一水平与第二水平之间的第一层间绝缘层850中额外设置至少一个互连图案。例如，图12中示出的一个或更多个互连图案可以设置在第一层间绝缘层850中的水平处。
第一互连图案871可以经由道851电连接至第二N沟道MOS晶体管NMOS2的N型源极区848。第一互连图案873可以经由道853和道854电连接至第二N沟道MOS晶体管NMOS2的N型漏极区847和第二P沟道MOS晶体管PMOS2的P型漏极区845。
第一互连图案875可以经由道856和道857电连接至第二P沟道MOS晶体管PMOS2的P型源极区846和第一N沟道MOS晶体管NMOS1的N型源极区844。第一互连图案877可以经由道859和道860电连接至第一N沟道MOS晶体管NMOS1的N型漏极区843和第一P沟道MOS晶体管PMOS1的P型漏极区841。第一互连图案879可以经由道862电耦接至第一P沟道MOS晶体管PMOS1的P型源极区842。第一互连图案872、874、876和878可以分别经由道852、道855、道858和道861而电连接至第四栅极导电层图案834、第三栅极导电层图案833、第二栅极导电层图案832和第一栅极导电层图案831。
第二互连图案891可以经由道881电连接至第一互连图案873。第二互连图案892可以经由道882电连接至第一互连图案877。
如参照图11所述，第二互连图案892可以经由第一通道971电连接至第一外部电路图案(图11中的981)，第一通道971穿透第二层间绝缘层960、第二衬底910和第一衬底810，且延伸至第一层间绝缘层850中。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区841和第一N沟道MOS晶体管NMOS1的N型漏极区843(对应于图1中的第一连接节点“a”)可以经由第一互连图案877、第二互连图案892以及道859、道860和道882电连接至第一通道971。
此外，第二互连图案891可以经由第四通道电连接至第二外部电路图案(图11中的982)，第四通道974穿透第二层间绝缘层960、第二衬底910和第一衬底810，且延伸至第一层间绝缘层850中。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区845和第二N沟道MOS晶体管NMOS2的N型漏极区847(对应于图1中的第二连接节点“b”)可以经由第一互连图案873、第二互连图案891以及道853、道854和道881而电连接至第四通道974。
图13是详细地图示图11中的电容器单元900的剖视图。在图13中，与图11和图12中所用的相同的附图标记或标识符可以表示相同的元件。
参见图11、图12和图13，电容器单元900可以包括设置在第二衬底910上的电容器940。由于当电容器单元900被接合至逻辑单元800时，电容器单元900被翻转，因此第二衬底910在图13中被示出为使得第二衬底910的顶表面910a面朝下，而第二衬底910的底表面910b面朝上。
下互连图案920可以设置在第二衬底910的与第一衬底810相反的顶表面910a上。虽然在图中未示出，但可以在第二衬底910与下互连图案920之间设置绝缘层。第一外部电路图案981和第二外部电路图案982可以设置在第二层间绝缘层960的顶表面960a上。
虚设绝缘图案930可以设置在下互连图案920的与第二衬底910相反的顶表面上。虚设绝缘图案930可以在其中具有多个接触孔944。接触孔944中的每个可以穿透虚设绝缘图案930以暴露下互连图案920。接触孔944可以被设置为从平面图来看是彼此分开的。在一些实施例中，接触孔944可以被排列为：当从平面图来看时，其位于构成蜂窝结构的多个六边形的中心点或顶点处。在一些实施例中，虚设绝缘图案930可以由单个氧化物层或多个绝缘层组成。
电容器940的下电极图案941可以设置在通过接触孔944而暴露的下互连图案920上以及虚设绝缘图案930的通过接触孔944而暴露的侧壁上。下电极图案941可以延伸至虚设绝缘图案930的顶表面上。下电极图案940可以与接触孔944中的下互连图案920直接接触。因此，下电极图案941可以电连接至下互连图案920。
下电极图案941可以被设置为暴露与虚设绝缘图案930的边缘区相对应的第一区R4的顶表面。相应地，下电极图案941可以被设置为覆盖被第一区R4围绕的虚设绝缘图案930的整个表面。在一些实施例中，下电极图案941可以包括单个金属层或者诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。
电容器940的电介质图案942可以被设置为覆盖下电极图案941。在第一区R4中，电介质图案942可以覆盖下电极图案941的侧壁，且可以延伸至虚设绝缘图案930的暴露的顶表面上。电介质图案942可以被设置为暴露第一区R4的边缘。在一些实施例中，电介质图案942可以为高k电介质层，诸如氮化硅(SiN)层、氧化铝(Al2O3)层、五氧化二钽(Ta2O5)层、氧化锆(ZrO2)层或氧化铪(HfO2)层。可选地，电介质图案942可以为由组合物(诸如ZrO2/Al2O3/ZrO2层)组成的高k电介质层。
电容器940的上电极图案943可以被设置为覆盖电介质图案942以及虚设绝缘图案930通过电介质图案942而暴露的顶表面。上电极图案943可以被设置为填充接触孔944，且具有平坦的顶表面。在一些实施例中，上电极图案943可以包括单个金属层或诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层。
上互连图案950可以设置在上电极图案943的与虚设绝缘图案930相反的顶表面上。上电极图案943的顶表面可以与上互连图案950的底表面直接接触。因此，上电极图案943可以电连接至上互连图案950。在一些实施例中，上互连图案950可以从上电极图案943的侧壁横向突出而具有悬垂部分。
如参照图11和图12所述，第一外部电路图案981可以经由第一通道971电连接至逻辑单元800的第二互连图案892。此外，第一外部电路图案981可以经由第二通道972电连接至下互连图案920。相应地，第一P沟道MOS晶体管PMOS1的P型漏极区841和第一N沟道MOS晶体管NMOS1的N型漏极区843(对应于图1中的第一连接节点“a”)可以电连接至电容器940的下电极图案941。
第二外部电路图案982可以经由第三通道973电连接至上互连图案950。此外，第二外部电路图案982可以经由第四通道974电连接至逻辑单元800的第二互连图案891。相应地，第二P沟道MOS晶体管PMOS2的P型漏极区845和第二N沟道MOS晶体管NMOS2的N型漏极区847(对应于图1中的第二连接节点“b”)可以电连接至电容器940的上电极图案943。
图14至图19是图示制造图2中所示的开关电容器DC-DC转换器110的方法的剖视图。参见图14，可以提供用于制造开关电容器DC-DC转换器110的第一结构201。具体地，第一结构201可以被提供为包括多个逻辑单元200，多个逻辑单元200中的每个被形成为包括多个开关元件(诸如MOS晶体管)。在一些实施例中，第一结构201可以为硅晶片。可以通过将多个逻辑单元200集成至单个晶片中来形成第一结构201。逻辑单元200中的每个可以被提供为包括形成在第一衬底210中和上的第一CMOS器件CMOS1和第二CMOS器件CMOS2、形成在第一衬底210上而覆盖第一CMOS器件CMOS1和第二CMOS器件CMOS2的第一层间绝缘层250以及形成在第一层间绝缘层250中的互连图案271～279、291和292。
逻辑单元200中的每个可以使用CMOS工艺技术来形成。具体地，可以在具有P型导电性的第一衬底210的上区中形成第一N型阱区211和第二N型阱区212。可以在第一衬底210的上区中形成沟槽隔离层213以定义有源区。可以在第一衬底210上形成第一栅极叠层至第四栅极叠层。
第一栅极叠层可以被形成为包括顺序地层叠的第一栅极绝缘层图案221和第一栅极导电层图案231。第二栅极叠层可以被形成为包括顺序地层叠的第二栅极绝缘层图案222和第二栅极导电层图案232。第三栅极叠层可以被形成为包括顺序地层叠的第三栅极绝缘层图案223和第三栅极导电层图案233。第四栅极叠层可以被形成为包括顺序地层叠的第四栅极绝缘层图案224和第四栅极导电层图案234。
第一栅极绝缘层图案221和第一栅极导电层图案231可以对应于构成第一CMOS器件CMOS1的第一P沟道MOS晶体管PMOS1的栅极端子(图1中的G1)。第二栅极绝缘层图案222和第二栅极导电层图案232可以对应于构成第一CMOS器件CMOS1的第一N沟道MOS晶体管NMOS1的栅极端子(图1中的G2)。第三栅极绝缘层图案223和第三栅极导电层图案233可以对应于构成第二CMOS器件CMOS2的第二P沟道MOS晶体管PMOS2的栅极端子(图1中的G3)。第四栅极绝缘层图案224和第四栅极导电层图案234可以对应于构成第二CMOS器件CMOS2的第二N沟道MOS晶体管NMOS2的栅极端子(图1中的G4)。
可以使用第一栅极叠层和第三栅极叠层以及沟槽隔离层213作为注入掩膜来将P型杂质离子注入第一N型阱区211和第二N型阱区212的上区中，由此形成P型漏极区241和245以及P型源极区242和246。可以使用第二栅极叠层和第四栅极叠层以及沟槽隔离层213作为注入掩膜来将N型杂质离子注入第一衬底210的上区中，由此形成N型漏极区243和247以及N型源极区244和248。
P型漏极区241和P型源极区242可以分别对应于构成第一CMOS器件CMOS1的第一P沟道MOS晶体管PMOS1的漏极端子(图1中的D1)和源极端子(图1中的S1)。P型漏极区245和P型源极区246可以分别对应于构成第二CMOS器件CMOS2的第二P沟道MOS晶体管PMOS2的漏极端子(图1中的D3)和源极端子(图1中的S3)。
N型漏极区243和N型源极区244可以分别对应于构成第一CMOS器件CMOS1的第一N沟道MOS晶体管NMOS1的漏极端子(图1中的D2)和源极端子(图1中的S2)。N型漏极区247和N型源极区248可以分别对应于构成第二CMOS器件CMOS2的第二N沟道MOS晶体管NMOS2的漏极端子(图1中的D4)和源极端子(图1中的S4)。
第一绝缘层250p可以形成在包括P型漏极区241和245和P型源极区242和246以及N型漏极区243和247和N型源极区244和248的第一衬底210上。可以形成穿透第一绝缘层250p的多个道251～262。可以在第一绝缘层250p上形成第一互连图案271～279。
第一互连图案271可以被形成为经由道251电连接至第二N沟道MOS晶体管NMOS2的N型源极区248。第一互连图案273可以被形成为经由道253和道254而电连接至第二N沟道MOS晶体管NMOS2的N型漏极区247和第二P沟道MOS晶体管PMOS2的P型漏极区245。第一互连图案275可以被形成为经由道256和道257而电连接至第二P沟道MOS晶体管PMOS2的P型源极区246和第一N沟道MOS晶体管NMOS1的N型源极区244。
第一互连图案277可以被形成为经由道259和道260而电连接至第一N沟道MOS晶体管NMOS1的N型漏极区243和第一P沟道MOS晶体管PMOS1的P型漏极区241。第一互连图案279可以被形成为经由道262电连接至第一P沟道MOS晶体管PMOS1的P型源极区242。第一互连图案272、274、276和278可以被形成为分别经由道252、道255、道258和道261而电连接至第四栅极导电层图案234、第三栅极导电层图案233、第二栅极导电层图案232和第一栅极导电层图案231。
可以在第一绝缘层250p和第一互连图案271～279上形成第二绝缘层250q。可以形成穿透第二绝缘层250q的多个道281和282。可以在第二绝缘层250q上形成第二互连图案291和292。
第二互连图案291可以被形成为经由道281电连接至第一互连图案273。第二互连图案292可以被形成为经由道282电连接至第一互连图案277。
为了避免附图复杂，在图14中未示出连接至剩余的第一互连图案271、272、274～276、278和279的其他道和其他第二互连图案。可以在第二绝缘层250q以及第二互连图案291和292上形成第三绝缘层250r。在一些实施例中，第一绝缘层250p、第二绝缘层250q和第三绝缘层250r可以由相同的绝缘层(例如，氧化物层)形成。第一绝缘层250p、第二绝缘层250q和第三绝缘层250r可以构成逻辑单元200的第一层间绝缘层250。
参见图15，可以提供用于制造开关电容器DC-DC转换器110的第二结构301。第二结构301可以被提供为包括多个电容器。在一些实施例中，第二结构301可以为硅晶片。第二结构301可以被提供为包括多个电容器单元300。
电容器单元300中的每个可以被提供为包括形成在第二衬底310上的电容器340、形成在第二衬底310上以覆盖电容器340的第二层间绝缘层360以及形成在第二层间绝缘层360中的下互连图案320和上互连图案350。为了形成电容器340，下互连图案320可以形成在第二衬底310上。
虚设绝缘图案330可以形成在下互连图案320上。在一些实施例中，虚设绝缘图案330可以由单个氧化物层或多个绝缘层形成。虚设绝缘图案330可以被形成为在其中具有多个接触孔344。接触孔344可以穿透虚设绝缘图案330以暴露下互连图案320。如图16的平面图中所示，接触孔344可以被排列为：位于构成蜂窝结构的多个六边形的中心点和顶点处。
再次参见图15，下电极图案341可以形成在下互连图案320的通过接触孔344而暴露的部分上、虚设绝缘图案330的通过接触孔344而暴露的侧壁上以及虚设绝缘图案330的顶表面上。在一些实施例中，下电极图案341可以由单个金属层或者诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层形成。下电极图案341可以被形成为暴露虚设绝缘图案330的顶表面的边缘。虚设绝缘图案330的暴露的边缘可以具有沿虚设绝缘图案330的边界的特定宽度。
电介质图案342可以形成在下电极图案341上。在一些实施例中，电介质图案342可以由高k电介质层形成，诸如氮化硅(SiN)层、氧化铝(Al2O3)层、五氧化二钽(Ta2O5)层、氧化锆(ZrO2)层或氧化铪(HfO2)层。可选地，电介质图案342可以由高k电介质层形成，该高k电介质层由诸如ZrO2/Al2O3/ZrO2的组合层组成。
上电极图案343可以形成在电介质图案342上。上电极图案343可以被形成为填充接触孔344。在一些实施例中，上电极图案343可以由单个金属层或者诸如氮化钽(TaN)层或氮化钛(TiN)层的金属化合物层形成。
下电极图案341、电介质图案342和上电极图案343可以构成电容器340。下电极图案341、电介质图案342和上电极图案343中的每种可以被形成为与虚设绝缘图案330的顶表面、接触孔344的侧壁以及接触孔344的底表面交叠。因此，电容器340的电容值可以增大。
第一绝缘层361可以形成在第二衬底310和下互连图案320上。上互连图案350可以形成在第一绝缘层361和上电极图案343上。上互连图案350的底表面可以与上电极图案343的顶表面直接接触。第二绝缘层362可以形成在第一绝缘层361和上互连图案350上。在一些实施例中，第一绝缘层361和第二绝缘层362可以由相同的绝缘层(例如，氧化物层)形成。第一绝缘层361和第二绝缘层362可以构成电容器单元300的第二层间绝缘层360。
参见图17，第一结构(图14中的201)和第二结构(图15中的301)可以彼此接合，使得第一结构201的逻辑单元200分别接合至第二结构301的电容器单元300。第一结构201和第二结构301可以以晶片为单位彼此接合。第一结构201和第二结构301可以彼此接合，使得构成每个逻辑单元200的第一层间绝缘层250的顶表面250a附接至构成每个电容器单元300的第二层间绝缘层360的顶表面360a。
为了将逻辑单元200接合至电容器单元300，包括逻辑单元200的第一结构201可以位于包括电容器单元300的第二结构301之上，使得第一层间绝缘层250的顶表面250a面向第二层间绝缘层360的顶表面360a。在这种情况下，逻辑单元200可以被上下翻转。即，每个逻辑单元200的第一衬底210可以位于上面。
在逻辑单元200被接合至电容器单元300之前，可以将使用等离子体的清洗工艺和表面激活工艺应用至第一层间绝缘层250的顶表面250a和第二层间绝缘层360的顶表面360a。在清洗工艺和表面激活工艺被执行之后，第一结构201可以在特定温度下被朝着第二结构301下压以将逻辑单元200分别接合至电容器单元300。
参见图18，可以研磨(grind)电容器单元300的第二衬底310以减小第二衬底310的厚度。可以使用常规晶片研磨工艺来研磨电容器单元300的第二衬底310。随后，可以在由单个逻辑单元200和接合至单个逻辑单元200的单个电容器单元300组成的每个单元中形成第一通道孔至第四通道孔391、392、393和394。
第一通道孔391可以穿透第二衬底310(即，被研磨的第二衬底310)和第二层间绝缘层360，且可以延伸至第一层间绝缘层250中以暴露逻辑单元200的第二互连图案292的一部分。第二通道孔392可以穿透第二衬底310以暴露电容器单元300的下互连图案320的一部分。第三通道孔393可以穿透第二衬底310，且可以延伸至第二层间绝缘层360中以暴露电容器单元300的上互连图案350的一部分。第四通道孔394可以穿透第二衬底310和第二层间绝缘层360，且可以延伸至第一层间绝缘层250中以暴露逻辑单元200的第二互连图案291的一部分。在一些实施例中，第一通道孔至第四通道孔391、392、393和394可以利用激光束来形成。虽然在图中未示出，但可以在第一通道孔至第四通道孔391、392、393和394的侧壁上顺序地形成绝缘层和金属种子层。
参见图19，第一通道孔至第四通道孔391、392、393和394可以用诸如金属层的导电层来填充以在第一通道孔至第四通道孔391、392、393和394中分别形成第一通道至第四通道371、372、373和374。第一通道至第四通道371、372、373和374可以使用电镀工艺来形成，该电镀工艺采用金属种子层作为种子层。
第一通道371的一端可以耦接至逻辑单元200的第二互连图案292，以及第二通道372的一端可以耦接至电容器单元300的下互连图案320。此外，第三通道373可以耦接至电容器单元300的上互连图案350，以及第四通道374可以耦接至逻辑单元200的第二互连图案291。
第一外部电路图案381和第二外部电路图案382可以形成在第二衬底310的与第二层间绝缘层360相反的底表面上。第一外部电路图案381可以被形成为电连接至第一通道371和第二通道372。第二外部电路图案382可以被形成为电连接至第三通道373和第四通道374。
图20至图24是图示制造图5中所示的开关电容器DC-DC转换器120的方法的剖视图。参见图20，可以提供用于制造开关电容器DC-DC转换器120的第一结构401。具体地，第一结构401可以被提供为包括多个逻辑单元400，多个逻辑单元400中的每个被形成为包括诸如MOS晶体管的多个开关元件。在一些实施例中，第一结构401可以是硅晶片。
第一结构401可以通过将多个逻辑单元400集成至单个晶片中来形成。逻辑单元400中的每个可以被提供为包括形成在第一衬底410中和上的第一CMOS晶体管CMOS1和第二CMOS晶体管CMOS2、形成在第一衬底410上以覆盖第一CMOS器件CMOS1和第二CMOS器件CMOS2的第一层间绝缘层450以及形成在第一层间绝缘层450中的互连图案471～479、491和492。
逻辑单元400中的每个可以使用CMOS工艺技术来形成。具体地，可以在具有P型导电性的第一衬底410的上区中形成第一N型阱区411和第二N型阱区412。可以在第一衬底410的上区中形成沟槽隔离层413以限定有源区。
可以在第一衬底410上形成第一栅极叠层至第四栅极叠层。第一栅极叠层可以被形成为包括顺序地层叠的第一栅极绝缘层图案421和第一栅极导电层图案431。第二栅极叠层可以被形成为包括顺序地层叠的第二栅极绝缘层图案422和第二栅极导电层图案432。第三栅极叠层可以被形成为包括顺序地层叠的第三栅极绝缘层图案423和第三栅极导电层图案433。第四栅极叠层可以被形成为包括顺序地层叠的第四栅极绝缘层图案424和第四栅极导电层图案434。
可以使用第一栅极叠层和第三栅极叠层以及沟槽隔离层413作为注入掩膜来将P型杂质离子注入第一N型阱区411和第二N型阱区412的上区中，由此形成P型漏极区441和445以及P型源极区442和446。可以使用第二栅极叠层和第四栅极叠层以及沟槽隔离层413作为注入掩膜来将N型杂质离子注入第一衬底410的上区中，由此形成N型漏极区443和447以及N型源极区444和448。
可以在包括P型漏极区441和445和P型源极区442和446以及N型漏极区443和447和N型源极区444和448的第一衬底410上形成第一绝缘层450p。可以形成穿透第一绝缘层450p的多个道451～462。
可以在第一绝缘层450p上形成第一互连图案471～479。第一互连图案471可以被形成为经由道451电连接至第二N沟道MOS晶体管NMOS2的N型源极区448。第一互连图案473可以被形成为经由道453和道454电连接至第二N沟道MOS晶体管NMOS2的N型漏极区447和第二P沟道MOS晶体管PMOS2的P型漏极区445。第一互连图案475可以被形成为经由道456和道457电连接至第二P沟道MOS晶体管PMOS2的P型源极区446和第一N沟道MOS晶体管NMOS1的N型源极区444。
第一互连图案477可以被形成为经由道459和道460电连接至第一N沟道MOS晶体管NMOS1的N型漏极区443和第一P沟道MOS晶体管PMOS1的P型漏极区441。第一互连图案479可以被形成为经由道462电连接至第一P沟道MOS晶体管PMOS1的P型源极区442。第一互连图案472、474、476和478可以被形成为分别经由道452、道455、道458和道461电连接至第四栅极导电层图案434、第三栅极导电层图案433、第二栅极导电层图案432和第一栅极导电层图案431。
可以在第一绝缘层450p和第一互连图案471～479上形成第二绝缘层450q。可以形成穿透第二绝缘层450q的多个道481和482。
可以在第二绝缘层450q上形成第二互连图案491和492。第二互连图案491可以被形成为经由道481电连接至第一互连图案473。第二互连图案492可以被形成为经由道482电连接至第一互连图案477。
可以在第二绝缘层450q以及第二互连图案491和492上形成第三绝缘层450r。在一些实施例中，第一绝缘层450p、第二绝缘层450q和第三绝缘层450r可以由相同的绝缘层(例如，氧化物层)形成。第一绝缘层450p、第二绝缘层450q和第三绝缘层450r可以构成逻辑单元400的第一层间绝缘层450。
参见图21，可以提供用于制造开关电容器DC-DC转换器120的第二结构501。第二结构501可以被提供为包括多个电容器。在一些实施例中，第二结构501可以为硅晶片。第二结构501可以被提供为包括多个电容器单元500。电容器单元500中的每个可以被提供为包括：形成在第二衬底510上的电容器540、形成在第二衬底510上以覆盖电容器540的第二层间绝缘层560以及形成在第二层间绝缘层560中的下互连图案520和上互连图案550。为了形成电容器540，下互连图案520可以形成在第二衬底510上。
可以在下互连图案520上形成虚设绝缘图案530。在一些实施例中，虚设绝缘图案530可以由单个氧化物层或多个绝缘层形成。虚设绝缘图案530可以被形成为在其中具有多个接触孔544。具有接触孔544的虚设绝缘图案530可以具有与参照图16而描述的平面结构相同的平面结构。
下电极图案541可以形成在下互连图案520的通过接触孔544而暴露的部分上、虚设绝缘图案530的通过接触孔544而暴露的侧壁上以及虚设绝缘图案530的顶表面上。下电极图案541可以被形成为暴露虚设绝缘图案530的顶表面的边缘。
可以在下电极图案541上形成电介质图案542。可以在电介质图案542上形成上电极图案543。上电极图案543可以被形成为填充接触孔544。下电极图案541、电介质图案542和上电极图案543可以构成电容器540。
可以在第二衬底510和下互连图案520上形成第一绝缘层561。可以在第一绝缘层561和上电极图案543上形成上互连图案550。上互连图案550的底表面可以与上电极图案543的顶表面直接接触。可以在第一绝缘层561和上互连图案550上形成第二绝缘层562。第一绝缘层561和第二绝缘层562可以构成电容器单元500的第二层间绝缘层560。
参见图22，可以将第一结构(图20中的401)和第二结构(图21中的501)彼此接合，使得第一结构401的逻辑单元400被分别接合至第二结构501的电容器单元500。第一结构401和第二结构501可以以晶片为单位来彼此接合。第一结构401和第二结构501可以彼此接合，使得第一层间绝缘层450的与第一衬底410相反的顶表面450b附接至第二衬底510的与第二层间绝缘层560相反的底表面510b。
为了将逻辑单元400接合至电容器单元500，可以使包括电容器单元500的第二结构501位于包括逻辑单元400的第一结构401之上，使得第二衬底510的底表面510b面向第一层间绝缘层450的顶表面450b。即，第一结构401和第二结构501可以被设置为使得逻辑单元400的第一衬底410和电容器单元500的第二衬底510面朝下。
在将逻辑单元400接合至电容器单元500之前，可以将利用等离子体的清洗工艺和表面激活工艺应用至第一层间绝缘层450的顶表面450b和第二衬底510的底表面510b。在执行清洗工艺和表面激活工艺之后，可以在特定温度下将第二结构501朝着第一结构401下压以将逻辑单元400分别接合至电容器单元500。在逻辑单元400被接合至电容器单元500之前，可以研磨电容器单元500的第二衬底510以减小第二衬底510的厚度。可以使用常规晶片研磨工艺来研磨电容器单元500的第二衬底510。
参见图23，可以在由单个逻辑单元400和接合至单个逻辑单元400的单个电容器单元500组成的每个单元中形成第一通道孔至第四通道孔591、592、593和594。第一通道孔591可以穿透第二层间绝缘层560和第二衬底510，且可以延伸至第一层间绝缘层450中以暴露逻辑单元400的第二互连图案492的一部分。
可以在第二层间绝缘层560中形成第二通道孔592以暴露电容器单元500的下互连图案520的一部分。可以在第二层间绝缘层560中形成第三通道孔593以暴露电容器单元500的上互连图案550的一部分。第四通道孔594可以穿透第二层间绝缘层560和第二衬底510，且可以延伸至第一层间绝缘层450中以暴露逻辑单元400的第二互连图案491的一部分。在一些实施例中，可以利用激光束来形成第一通道孔至第四通道孔591、592、593和594。虽然未在图中示出，但可以在第一通道孔至第四通道孔591、592、593和594的侧壁上顺序地形成绝缘层和金属种子层。
参见图24，可以用诸如金属层的导电层来填充第一通道孔至第四通道孔591、592、593和594以在第一通道孔至第四通道孔591、592、593和594中分别形成第一通道至第四通道571、572、573和574。可以使用电镀工艺来形成第一通道至第四通道571、572、573和574，该电镀工艺采用金属种子层作为种子层。
第一通道571的一端可以耦接至逻辑单元400的第二互连图案492，以及第二通道572的一端可以耦接至电容器单元500的下互连图案520。此外，第三通道573可以耦接至电容器单元500的上互连图案550，以及第四通道574可以耦接至逻辑单元400的第二互连图案491。
可以在第二层间绝缘层560上形成第一外部电路图案581和第二外部电路图案582。第一外部电路图案581可以被形成为电连接至第一通道571和第二通道572。第二外部电路582可以被形成为电连接至第三通道573和第四通道574。
图25至图29是图示制造图8中所示的开关电容器DC-DC转换器130的方法的剖视图。参见图25，可以提供用于制造开关电容器DC-DC转换器130的第一结构601。具体地，第一结构601可以被提供为包括多个逻辑单元600，多个逻辑单元600中的每个被形成为包括诸如MOS晶体管的多个开关元件。在一些实施例中，第一结构601可以为硅晶片。
可以通过将多个逻辑单元600集成至单个晶片中来形成第一结构601。逻辑单元600中的每个可以被提供为包括：形成在第一衬底610中和上的第一CMOS器件CMOS1和第二CMOS器件CMOS2、形成在第一衬底610上以覆盖第一CMOS器件CMOS1和第二CMOS器件CMOS2的第一层间绝缘层650以及形成在第一层间绝缘层650中的互连图案671～679、691和692。
逻辑单元600中的每个可以使用CMOS工艺技术来形成。具体地，可以在具有P型导电性的第一衬底610的上区中形成第一N型阱区611和第二N型阱区612。可以在第一衬底610的上区中形成沟槽隔离层613以限定有源区。
可以在第一衬底610上形成第一栅极叠层至第四栅极叠层。第一栅极叠层可以被形成为包括顺序地层叠的第一栅极绝缘层图案621和第一栅极导电层图案631。第二栅极叠层可以被形成为包括顺序地层叠的第二栅极绝缘层图案622和第二栅极导电层图案632。第三栅极叠层可以被形成为包括顺序地层叠的第三栅极绝缘层图案623和第三栅极导电层图案633。第四栅极叠层可以被形成为包括顺序地层叠的第四栅极绝缘层图案624和第四栅极导电层图案634。
可以使用第一栅极叠层和第三栅极叠层以及沟槽隔离层613作为注入掩膜来将P型杂质离子注入至第一N型阱区611和第二N型阱区612的上区中，由此形成P型漏极区641和645以及P型源极区642和646。可以使用第二栅极叠层和第四栅极叠层以及沟槽隔离层613作为注入掩膜来将N型杂质离子注入至第一衬底610的上区中，由此形成N型漏极区643和647以及N型源极区644和648。
可以在包括P型漏极区641和645和P型源极区642和646以及N型漏极区643和647和N型源极区644和648的第一衬底610上形成第一绝缘层650p。可以形成穿透第一绝缘层650p的多个道651～662。
可以在第一绝缘层650p上形成第一互连图案671～679。第一互连图案671可以被形成为经由道651电连接至第二N沟道MOS晶体管NMOS2的N型源极区648。第一互连图案673可以被形成为经由道653和道654电连接至第二N沟道MOS晶体管NMOS2的N型漏极区647和第二P沟道MOS晶体管PMOS的P型漏极区645。
第一互连图案675可以被形成为经由道656和道657电连接至第二P沟道MOS晶体管PMOS2的P型源极区646和第一N沟道MOS晶体管NMOS1的N型源极区644。第一互连图案677可以被形成为经由道659和道660电连接至第一N沟道MOS晶体管NMOS1的N型漏极区643和第一P沟道MOS晶体管PMOS1的P型漏极区641。第一互连图案679可以被形成为经由道662电连接至第一P沟道MOS晶体管PMOS1的P型源极区642。第一互连图案672、674、676和678可以被形成为分别经由道652、655、658和661电连接至第四栅极导电层图案634、第三栅极导电层图案633、第二栅极导电层图案632和第一栅极导电层图案631。
可以在第一绝缘层650p和第一互连图案671～679上形成第二绝缘层650q。可以形成穿透第二绝缘层650q的多个道681和682。
可以在第二绝缘层650q上形成第二互连图案691和692。第二互连图案691可以被形成为经由道681电连接至第一互连图案673。第二互连图案692可以被形成为经由道682电连接至第一互连图案677。
可以在第二绝缘层650q以及第二互连图案691和692上形成第三绝缘层650r。在一些实施例中，第一绝缘层650p、第二绝缘层650q和第三绝缘层650r可以由相同的绝缘层(例如，氧化物层)形成。第一绝缘层650p、第二绝缘层650q和第三绝缘层650r可以构成逻辑单元600的第一层间绝缘层650。
参见图26，可以提供用于制造开关电容器DC-DC转换器130的第二结构701。第二结构701可以被提供为包括多个电容器。在一些实施例中，第二结构701可以为硅晶片。第二结构701可以被提供为包括多个电容器单元700。
电容器单元700中的每个可以被提供为包括形成在第二衬底710上的电容器740、形成在第二衬底710上以覆盖电容器740的第二层间绝缘层760以及形成在第二层间绝缘层760中的下互连图案720和上互连图案750。为了形成电容器740，下互连图案720形成可以在第二衬底710上。
可以在下互连图案720上形成虚设绝缘图案730。在一些实施例中，虚设绝缘图案730可以由单个氧化物层或多个绝缘层形成。虚设绝缘图案730可以被形成为在其中具有多个接触孔744。具有接触孔744的虚设绝缘图案730可以具有与参照图16描述的平面结构相同的平面结构。
可以在下互连图案720的通过接触孔744而暴露的部分、虚设绝缘图案730的通过接触孔744而暴露的侧壁以及虚设绝缘图案730的顶表面上形成下电极图案741。下电极图案741可以被形成为暴露虚设绝缘图案730的顶表面的边缘。
可以在下电极图案741上形成电介质图案742。可以在电介质图案742上形成上电极图案743。上电极图案743可以被形成为填充接触孔744。下电极图案741、电介质图案742和上电极图案743可以构成电容器740。
可以在第二衬底710和下互连图案720上形成第一绝缘层761。可以在第一绝缘层761和上电极图案743上形成上互连图案750。上互连图案750的底表面可以与上电极图案743的顶表面直接接触。
可以在第一绝缘层761和上互连图案750上形成第二绝缘层762。第一绝缘层761和第二绝缘层762可以构成电容器单元700的第二层间绝缘层760。
参见图27，可以将第一结构(图25中的601)和第二结构(图26中的701)彼此接合，使得第一结构601的逻辑单元600分别接合至第二结构720的电容器单元。可以以晶片为单位来将第一结构601和第二结构701彼此接合。第一结构601和第二结构701可以彼此接合成使得第一衬底610的与第一层间绝缘层650相反的底表面610b附接至第二层间绝缘层760的与第二衬底710相反的顶表面760b。
为了将逻辑单元600接合至电容器单元700，可以使包括逻辑单元600的第一结构601位于包括电容器单元700的第二结构701之上，使得第一衬底610的底表面610b面向第二层间绝缘层760的顶表面760b。即，第一结构601和第二结构701可以被设置为使得逻辑单元600的第一衬底610和电容器单元700的第二衬底710面朝下。
在将逻辑单元600接合至电容器单元700时，可以将利用等离子体的清洗工艺和表面激活工艺应用至第一衬底610的底表面610b和第二层间绝缘层760的顶表面760b。在执行清洗工艺和表面激活工艺之后，可以在特定温度下将第一结构601朝着第二结构701下压以分别将逻辑单元600接合至电容器单元700。
在逻辑单元600被接合至电容器单元700之前，可以研磨电容器单元700的第二衬底710以减小第二衬底710的厚度。可以使用常规晶片研磨工艺来研磨电容器单元700的第二衬底710。
参见图28，可以在由单个逻辑单元600和接合至单个逻辑单元600的单个电容器单元700组成的每个单元中形成第一通道孔至第四通道孔791、792、793和794。第一通道孔791可以穿透第二衬底710、第二层间绝缘层760和第一衬底610，且可以延伸至第一层间绝缘层650中以暴露逻辑单元600的第二互连图案692的一部分。第二通道孔792可以穿透第二衬底710以暴露电容器单元700的下互连图案720的一部分。
第三通道孔793可以穿透第二衬底710，且可以延伸至第二层间绝缘层760中以暴露电容器单元700的上互连图案750的一部分。第四通道孔794可以穿透第二衬底710、第二层间绝缘层760和第一衬底610，且可以延伸至第一层间绝缘层650中以暴露逻辑单元600的第二互连图案691的一部分。在一些实施例中，可以利用激光束来形成第一通道孔至第四通道孔791、792、793和794。虽然未在图中示出，但可以在第一通道孔至第四通道孔791、792、793和794的侧壁上顺序地形成绝缘层和金属种子层。
参见图29，可以用诸如金属层的导电层来填充第一通道孔至第四通道孔791、792、793和794以在第一通道孔至第四通道孔791、792、793和794中分别形成第一通道至第四通道771、772、773和774。第一通道至第四通道771、772、773和774可以使用电镀工艺来形成，该电镀工艺采用金属种子层作为种子层。
第一通道771的一端可以耦接至逻辑单元600的第二互连图案692，以及第二通道772的一端可以耦接至电容器单元700的下互连图案720。此外，第三通道773可以耦接至电容器单元700的上互连图案750，以及第四通道774可以耦接至逻辑单元600的第二互连图案691。
可以在第二衬底710的与第二层间绝缘层760相反的表面上形成第一外部电路图案781和第二外部电路图案782。第一外部电路图案781可以被形成为电耦接至第一通道771和第二通道772。第二外部电路图案782可以被形成为电耦接至第三通道773和第四通道774。
图30至图34是图示制造图11中所示的开关电容器DC-DC转换器140的方法的剖视图。在图30至图34中，相同的附图标记或相同的参考标识符表示相同的元件。参见图30，可以提供用于制造开关电容器DC-DC转换器140的第一结构801。具体地，第一结构801可以被提供为包括多个逻辑单元800，多个逻辑单元800中的每个被形成为包括诸如MOS晶体管的多个开关元件。在一些实施例中，第一结构801可以为硅晶片。
可以通过将多个逻辑单元800集成至单个晶片中来形成第一结构801。逻辑单元800中的每个可以被提供为包括：形成在第一衬底810中和上的第一CMOS器件CMOS1和第二CMOS器件CMOS2、形成在第一衬底810上以覆盖第一CMOS器件CMOS1和第二CMOS器件CMOS2的第一层间绝缘层850以及形成在第一层间绝缘层850中的互连图案871～879、891和892。
可以使用CMOS工艺技术来形成逻辑单元800中的每个。具体地，可以在具有P型导电性的第一衬底810的上区中形成第一N型阱区811和第二N型阱区812。可以在第一衬底810的上区中形成沟槽隔离层813以限定有源区。
可以在第一衬底810上形成第一栅极叠层至第四栅极叠层。第一栅极叠层可以被形成为包括顺序地层叠的第一栅极绝缘层图案821和第一栅极导电层图案831。第二栅极叠层可以被形成为包括顺序地层叠的第二栅极绝缘层图案822和第二栅极导电层图案832。第三栅极叠层可以被形成为包括顺序地层叠的第三栅极绝缘层图案823和第三栅极导电层图案833。第四栅极叠层可以被形成为包括顺序地层叠的第四栅极绝缘层图案824和第四栅极导电层图案834。
可以使用第一栅极叠层和第三栅极叠层以及沟槽隔离层813作为注入掩膜来将P型杂质离子注入第一N型阱区811和第二N型阱区812的上区中，由此形成P型漏极区841和845以及P型源极区842和846。可以使用第二栅极叠层和第四栅极叠层以及沟槽隔离层813作为注入掩膜来将N型杂质离子注入第一衬底810的上区中，由此形成N型漏极区843和847以及N型源极区844和848。
可以在包括P型漏极区841和845和P型源极区842和846以及N型漏极区843和847和N型源极区844和848的第一衬底810上形成第一绝缘层850p。可以形成穿透第一绝缘层850p的多个道851～862。
可以在第一绝缘层850p上形成第一互连图案871～879。第一互连图案871可以被形成为经由道851电连接至第二N沟道MOS晶体管NMOS2的N型源极区848。第一互连图案873可以被形成为经由道853和道854电连接至第二N沟道MOS晶体管NMOS2的N型漏极区847和第二P沟道MOS晶体管PMOS2的P型漏极区845。
第一互连图案875可以被形成为经由道856和道857电连接至第二P沟道MOS晶体管PMOS2的P型源极区846和第一N沟道MOS晶体管NMOS1的N型源极区844。第一互连图案877可以被形成为经由道859和道860电连接至第一N沟道MOS晶体管NMOS1的N型漏极区843和第一P沟道MOS晶体管PMOS1的P型漏极区841。第一互连图案879可以被形成为经由道862电连接至第一P沟道MOS晶体管PMOS1的P型源极区842。第一互连图案872、874、876和878可以被形成为分别经由道852、855、858和861电连接至第四栅极导电层图案834、第三栅极导电层图案833、第二栅极导电层图案832和第一栅极导电层图案831。
可以在第一绝缘层850p和第一互连图案871～879上形成第二绝缘层850q。可以形成穿透第二绝缘层850q的多个道881和882。可以在第二绝缘层850q上形成第二互连图案891和892。
第二互连图案891可以被形成为经由道881电连接至第一互连图案873。第二互连图案892可以被形成为经由道882电连接至第一互连图案877。可以在第二绝缘层850q以及第二互连图案891和892上形成第三绝缘层850r。在一些实施例中，第一绝缘层850p、第二绝缘层850q和第三绝缘层850r可以由相同的绝缘层(例如，氧化物层)形成。第一绝缘层850p、第二绝缘层850q和第三绝缘层850r可以构成逻辑单元800的第一层间绝缘层850。
参见图31，可以提供用于制造开关电容器DC-DC转换器140的第二结构901。第二结构901可以被提供为包括多个电容器。在一些实施例中，第二结构901可以为硅晶片。第二结构901可以被提供为包括多个电容器单元900。
电容器单元900的每个可以被提供为包括：形成在第二衬底910上的电容器940、形成在第二衬底910上以覆盖电容器940的第二层间绝缘层960以及形成在第二层间绝缘层960中的下互连图案920和上互连图案950。为了形成电容器940，下互连图案920可以形成在第二衬底910上。
可以在下互连图案920上形成虚设绝缘图案930。在一些实施例中，虚设绝缘图案930可以由单个氧化物层或多个绝缘层形成。虚设绝缘图案930可以被形成为在其中具有多个接触孔944。具有接触孔944的虚设绝缘图案930可以具有与参照图16描述的平面结构相同的平面结构。
可以在下互连图案920的通过接触孔944而暴露的部分上、虚设绝缘图案930的通过接触孔944而暴露的侧壁上以及虚设绝缘图案930的顶表面上形成下电极图案941。下电极图案941可以被形成为暴露虚设绝缘图案930的顶表面的边缘。
可以在下电极图案941上形成电介质图案942。可以在电介质图案942上形成上电极图案943。上电极图案943可以被形成为填充接触孔944。下电极图案941、电介质图案942和上电极图案943可以构成电容器940。
可以在第二衬底910和下互连图案920上形成第一绝缘层961。可以在第一绝缘层961和上电极图案943上形成上互连图案950。上互连图案950的底表面可以与上电极图案943的顶表面直接接触。可以在第一绝缘层961和上互连图案950上形成第二绝缘层962。第一绝缘层961和第二绝缘层962可以构成电容器单元900的第二层间绝缘层960。
参见图32，可以将第一结构(图31中的801)和第二结构(图32中的901)彼此接合，使得第一结构801的逻辑单元800分别接合至第二结构901的电容器单元900。第一结构801和第二结构901可以以晶片为单位来彼此接合。第一结构801和第二结构901可以彼此接合成使得第一衬底810的与第一层间绝缘层850相反的底表面810b附接至第二衬底910的与第二层间绝缘层960相反的底表面910b。
为了将逻辑单元800接合至电容器单元900，可以使包括逻辑单元800的第一结构801位于包括电容器单元900的第二结构901之上，使得第一衬底810的底表面810b面向第二衬底910的底表面910b。即，第一结构801可以被设置使得逻辑单元800的第一衬底810面朝下，以及第二结构901可以被设置使得电容器单元900的第二衬底910面朝上。
在将逻辑单元800接合至电容器单元900之前，可以将利用等离子体的清洗工艺和表面激活工艺应用至第一衬底810的底表面810b和第二衬底910的底表面910b。在执行清洗工艺和表面激活工艺之后，可以在特定温度下将第一结构801朝着第二结构901下压以将逻辑单元800分别接合至电容器单元900。
在逻辑单元800被接合至电容器单元900之前，可以研磨电容器单元900的第二衬底910以减小第二衬底910的厚度。电容器单元900的第二衬底910可以使用常规晶片研磨工艺来研磨。
参见图33，可以在由单个逻辑单元800和接合至单个逻辑单元800的单个电容器单元900组成的每个单元中形成第一通道孔至第四通道孔991、992、993和994。第一通道孔991可以穿透第二层间绝缘层960、第二衬底910和第一衬底810，且可以延伸至第一层间绝缘层850中以暴露逻辑单元800的第二互连图案891的一部分。
可以在第二层间绝缘层960中形成第二通道孔992以暴露电容器单元900的下互连图案920的一部分。可以在第二层间绝缘层960中形成第三通道孔993以暴露电容器单元900的上互连图案950的一部分。第四通道孔994可以穿透第二层间绝缘层960、第二衬底910和第一衬底810，且可以延伸至第一层间绝缘层850中以暴露逻辑单元800的第二互连图案892的一部分。
在一些实施例中，可以利用激光束来形成第一通道孔至第四通道孔991、992、993和994。虽然未在图中示出，但可以在第一通道孔至第四通道孔991、992、993和994的侧壁上顺序地形成绝缘层和金属种子层。
参见图34，可以用诸如金属层的导电层来填充第一通道孔至第四通道孔991、992、993和994以在第一通道孔至第四通道孔991、992、993和994中分别形成第一通道至第四通道971、972、973和974。可以使用电镀工艺来形成第一通道至第四通道971、972、973和974，该电镀工艺采用金属种子层作为种子层。
第一通道971的一端可以连接至逻辑单元800的第二互连图案891，以及第二通道972的一端可以连接至电容器单元900的下互连图案920。此外，第三通道973可以耦接至电容器单元900的上互连图案950，以及第四通道974可以耦接至逻辑单元800的第二互连图案892。
可以在第二层间绝缘层960的与第二衬底910相反的表面上形成第一外部电路图案981和第二外部电路图案982。第一外部电路图案981可以被形成为电连接至第一通道971和第二通道972。第二外部电路图案982可以被形成为电连接至第三通道973和第四通道974。
以上已经出于说明的目的而描述了本公开的实施例。本领域技术人员将认识到，在不脱离所附权利要求中所公开的本公开的范围和精神的情况下，可以有各种修改、添加和替代。

Claims (18)

1.一种开关电容器DC-DC转换器，包括：
逻辑单元，具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中且电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；
电容器单元，具有(i)第二衬底，(ii)设置在第二衬底的顶表面之上的电容器，(iii)设置在第二衬底之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中且电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中且电连接至电容器的上电极图案的上互连图案，其中，第二层间绝缘层被接合至第一层间绝缘层，使得逻辑单元与电容器单元垂直交叠；
第一通道，穿透第二衬底和第二层间绝缘层，且延伸至第一层间绝缘层中以接触第二互连图案中的一个；
第二通道，穿透第二衬底以接触下互连图案；
第三通道，穿透第二衬底，且延伸至第二层间绝缘层中以接触上互连图案；
第四通道，穿透第二衬底和第二层间绝缘层，且延伸至第一层间绝缘层中以接触第二互连图案中的另一个；
第一外部电路图案，设置在第二衬底的底表面之上，且电连接至第一通道和第二通道；以及
第二外部电路图案，设置在第二衬底的底表面之上，且电连接至第三通道和第四通道，
其中，第一衬底和第一层间绝缘层彼此直接接触。
2.如权利要求1所述的开关电容器DC-DC转换器，
其中，所述多个有源元件包括第一CMOS器件和第二CMOS器件，
其中，第一CMOS器件包括第一P沟道MOS晶体管和第一N沟道MOS晶体管，以及
其中，第二CMOS器件包括第二P沟道MOS晶体管和第二N沟道MOS晶体管。
3.如权利要求2所述的开关电容器DC-DC转换器，
其中，第一互连图案中的一个电连接至第一P沟道MOS晶体管的漏极区和第一N沟道MOS晶体管的漏极区，以及
其中，第一互连图案中的另一个电连接至第二P沟道MOS晶体管的漏极区和第二N沟道MOS晶体管的漏极区。
4.如权利要求3所述的开关电容器DC-DC转换器，
其中，所述第一互连图案中的一个通过所述第二互连图案中的一个电连接至第一通道，以及
其中，所述第一互连图案中的另一个通过所述第二互连图案中的另一个电连接至第四通道。
5.如权利要求1所述的开关电容器DC-DC转换器，
其中，下互连图案设置在第二衬底的与第一外部电路图案和第二外部电路图案相反的顶表面之上。
6.如权利要求5所述的开关电容器DC-DC转换器，还包括设置在下互连图案之上的虚设绝缘图案，
其中，多个接触孔形成在虚设绝缘图案中。
7.如权利要求6所述的开关电容器DC-DC转换器，
其中，下互连图案通过接触孔而暴露，
其中，电容器包括：
下电极图案，设置在虚设绝缘图案之上；
电介质图案，设置在下电极图案之上；以及
上电极图案，设置在电介质图案之上，以及
其中，电容器填充接触孔。
8.如权利要求7所述的开关电容器DC-DC转换器，其中，上电极图案的与虚设绝缘图案相反的顶表面直接接触上互连图案的底表面。
9.如权利要求1所述的开关电容器DC-DC转换器，其中，第一衬底和第二衬底中的每个都是硅层。
10.一种开关电容器DC-DC转换器，包括：
逻辑单元，具有(i)第一衬底，(ii)设置在第一衬底之上的多个有源元件，(iii)设置在第一衬底的顶表面之上以覆盖有源元件的第一层间绝缘层，以及(iv)设置在第一层间绝缘层中且电连接至有源元件的多个互连图案，其中，所述多个互连图案包括第一互连图案和第二互连图案；
电容器单元，具有(i)第二衬底，(ii)设置在第二衬底的顶表面之上的电容器，(iii)设置在第二衬底之上以覆盖电容器的第二层间绝缘层，(iv)设置在第二层间绝缘层中且电连接至电容器的下电极图案的下互连图案，以及(v)设置在第二层间绝缘层中且电连接至电容器的上电极图案的上互连图案，其中，第二衬底被接合至第一层间绝缘层，使得逻辑单元与电容器单元垂直交叠；
第一通道，穿透第二层间绝缘层和第二衬底，且延伸至第一层间绝缘层中以接触第二互连图案中的一个；
第二通道，设置在第二层间绝缘层中以接触下互连图案；
第三通道，设置在第二层间绝缘层中以接触上互连图案；
第四通道，穿透第二层间绝缘层和第二衬底，且延伸至第一层间绝缘层中以接触第二互连图案中的另一个；
第一外部电路图案，设置在第二层间绝缘层的与第二衬底相反的顶表面之上，且电连接至第一通道和第二通道；以及
第二外部电路图案，设置在第二层间绝缘层的顶表面之上，且电连接至第三通道和第四通道，
其中，第一衬底和第一层间绝缘层彼此直接接触。
11.如权利要求10所述的开关电容器DC-DC转换器，
其中，所述多个有源元件包括第一CMOS器件和第二CMOS器件，
其中，第一CMOS器件包括第一P沟道MOS晶体管和第一N沟道MOS晶体管，以及
其中，第二CMOS器件包括第二P沟道MOS晶体管和第二N沟道MOS晶体管。
12.如权利要求11所述的开关电容器DC-DC转换器，
其中，第一互连图案中的一个电连接至第一P沟道MOS晶体管的漏极区和第一N沟道MOS晶体管的漏极区，以及
其中，第一互连图案中的另一个电连接至第二P沟道MOS晶体管的漏极区和第二N沟道MOS晶体管的漏极区。
13.如权利要求12所述的开关电容器DC-DC转换器，
其中，所述第一互连图案中的一个通过所述第二互连图案中的一个电连接至第一通道，以及
其中，所述第一互连图案中的另一个通过所述第二互连图案中的另一个电连接至第四通道。
14.如权利要求10所述的开关电容器DC-DC转换器，其中，下互连图案设置在第二衬底的与第一层间绝缘层相反的顶表面之上。
15.如权利要求14所述的开关电容器DC-DC转换器，还包括设置在下互连图案之上的虚设绝缘图案，
其中，多个接触孔形成在虚设绝缘图案中。
16.如权利要求15所述的开关电容器DC-DC转换器，其中，下互连图案通过接触孔而暴露，
其中，电容器包括：
下电极图案，设置在虚设绝缘图案之上；
电介质图案，设置在下电极图案之上；以及
上电极图案，设置在电介质图案之上，以及
其中，电容器填充接触孔。
17.如权利要求16所述的开关电容器DC-DC转换器，其中，上电极图案的与虚设绝缘图案相反的顶表面直接接触上互连图案的底表面。
18.如权利要求10所述的开关电容器DC-DC转换器，其中，第一衬底和第二衬底中的每个都是硅层。
CN201610119845.1A 2015-07-13 2016-03-03 开关电容器dc-dc转换器及其制造方法 Active CN106356370B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0098955 2015-07-13
KR1020150098955A KR102345675B1 (ko) 2015-07-13 2015-07-13 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN106356370A CN106356370A (zh) 2017-01-25
CN106356370B true CN106356370B (zh) 2020-08-18

Family

ID=57775187

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610119845.1A Active CN106356370B (zh) 2015-07-13 2016-03-03 开关电容器dc-dc转换器及其制造方法

Country Status (4)

Country Link
US (2) US9673708B2 (zh)
KR (1) KR102345675B1 (zh)
CN (1) CN106356370B (zh)
TW (1) TWI681526B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102326820B1 (ko) * 2015-12-16 2021-11-16 에스케이하이닉스 주식회사 스위치드-커패시터 디시-디시 컨버터의 제조방법
US10290574B2 (en) * 2017-01-18 2019-05-14 Globalfoundries Inc. Embedded metal-insulator-metal (MIM) decoupling capacitor in monolitic three-dimensional (3D) integrated circuit (IC) structure
CN108649025B (zh) * 2017-02-24 2019-10-18 长鑫存储技术有限公司 基于高k介质膜层结构的电容器
JP7037547B2 (ja) * 2017-04-04 2022-03-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び電子機器
US11127773B2 (en) * 2017-04-04 2021-09-21 Sony Semiconductor Solutions Corporation Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
CN107316858B (zh) * 2017-06-30 2018-12-14 长鑫存储技术有限公司 高电介质膜层结构及其应用与制备方法
US10439493B1 (en) 2018-05-01 2019-10-08 Semiconductor Components Industries, Llc Methods and systems of operating a resonant dickson converter
DE112022003958T5 (de) * 2021-09-23 2024-05-29 Murata Manufacturing Co., Ltd. Systeme, vorrichtungen und verfahren für leistungswandler mit hoher dichte

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028549A1 (en) * 1999-08-26 2002-03-07 International Business Machines Corporation Flip feram cell and method to form same
CN1344426A (zh) * 1999-03-19 2002-04-10 艾利森电话股份有限公司 改进的集成振荡器和调谐电路
CN101043023A (zh) * 2006-03-21 2007-09-26 台湾积体电路制造股份有限公司 三维集成电路的形成方法
US20090206379A1 (en) * 2008-02-20 2009-08-20 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20100300740A1 (en) * 2009-06-01 2010-12-02 Seiji Ichiyanagi Ceramic Capacitor and Wiring Board

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268419B1 (ko) * 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
JP4041675B2 (ja) 2000-04-20 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
US6429070B1 (en) 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
US20020132428A1 (en) * 2001-03-01 2002-09-19 Sun-Chieh Chien Method for fabricating a MOS transistor of an embedded memory
JP2002367988A (ja) * 2001-06-12 2002-12-20 Tokyo Inst Of Technol 複合集積回路及びその製造方法
JP3842111B2 (ja) 2001-11-13 2006-11-08 富士通株式会社 半導体装置及びその製造方法
US7005329B2 (en) 2003-11-28 2006-02-28 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
JP4929588B2 (ja) * 2004-12-03 2012-05-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8222104B2 (en) 2009-07-27 2012-07-17 International Business Machines Corporation Three dimensional integrated deep trench decoupling capacitors
JP5399982B2 (ja) * 2010-06-17 2014-01-29 浜松ホトニクス株式会社 半導体集積回路装置の検査方法及び半導体集積回路装置
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1344426A (zh) * 1999-03-19 2002-04-10 艾利森电话股份有限公司 改进的集成振荡器和调谐电路
US20020028549A1 (en) * 1999-08-26 2002-03-07 International Business Machines Corporation Flip feram cell and method to form same
CN101043023A (zh) * 2006-03-21 2007-09-26 台湾积体电路制造股份有限公司 三维集成电路的形成方法
US20090206379A1 (en) * 2008-02-20 2009-08-20 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20100300740A1 (en) * 2009-06-01 2010-12-02 Seiji Ichiyanagi Ceramic Capacitor and Wiring Board

Also Published As

Publication number Publication date
US9853541B2 (en) 2017-12-26
KR20170007926A (ko) 2017-01-23
TWI681526B (zh) 2020-01-01
US9673708B2 (en) 2017-06-06
KR102345675B1 (ko) 2021-12-31
TW201703217A (zh) 2017-01-16
US20170019024A1 (en) 2017-01-19
US20170237342A1 (en) 2017-08-17
CN106356370A (zh) 2017-01-25

Similar Documents

Publication Publication Date Title
CN106356370B (zh) 开关电容器dc-dc转换器及其制造方法
JP5330376B2 (ja) 集積装置及びその製造方法、並びに、システム・イン・パッケージ
TWI488287B (zh) 三維高壓閘極驅動器積體電路及其製備方法
US9847327B2 (en) Switched-capacitor DC-to-DC converters
KR100643831B1 (ko) 반도체 장치
US8546913B2 (en) Semiconductor integrated circuit device
US8050066B2 (en) MISFET with capacitors
US6281705B1 (en) Power supply module in integrated circuits
US20040140527A1 (en) Semiconductor device having poly-poly capacitor
US8188566B2 (en) Semiconductor integrated circuit device
JP2013089764A (ja) トレンチ型ｐｉｐキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法
US20160020270A1 (en) Metal-insulator-metal capacitor, electronic device including the same, and method of fabricating the same
US9640445B1 (en) Methods of fabricating switched-capacitor DC-to-DC converters
US8609486B1 (en) Methods for fabricating deep trench capacitors
TW202301697A (zh) 半導體結構、電子裝置、及半導體結構的製造方法
KR20160105224A (ko) 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법
US11652042B2 (en) On-chip capacitors in semiconductor devices and methods for forming the same
WO2022048017A1 (en) On-chip capacitors in semiconductor devices and methods for forming thereof
US20230282726A1 (en) Semiconductor device and manufacturing method
US20030057510A1 (en) Capacitance element and boosting circuit using the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant