KR100643831B1 - 반도체 장치 - Google Patents

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KR100643831B1
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마사미찌 야나기다
다다오 만다이
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산요덴키가부시키가이샤
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Abstract

종래의 1칩 듀얼형 MOSFET는, 드레인 영역을 공통으로 한 2개의 MOSFET의 칩을 배열하는 구조이기 때문에, 드레인 영역에서의 저항값이 높아, 장치의 온 저항 저감에 한계가 있었다. 본 발명은, 제1 소스 전극이 접속하는 제1 MOS 트랜지스터와, 제2 소스 전극이 접속하는 제2 MOS 트랜지스터를 1칩 상에서 인접하여 교대로 배치한다. 제1 소스 전극 및 제2 소스 전극에는 각각 서로 다른 전위가 인가되며, 양 MOS 트랜지스터는 1개의 게이트 단자에 의해 온 오프 제어된다. 전류는 트렌치 주위를 따라 흐르기 때문에 온 저항을 저감할 수 있다.
드레인 영역, 게이트 단자, 소스 전극, MOS 트랜지스터, MOSFET, 트렌치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치를 설명하는 회로 개요도.
도 2는 본 발명의 반도체 장치를 설명하는 (A) 평면도, (B) 단면도.
도 3은 본 발명의 반도체 장치를 설명하는 평면도.
도 4는 본 발명의 반도체 장치의 일례를 도시하는 회로도.
도 5는 종래의 반도체 장치를 설명하는 (A) 회로도, (B) 평면도, (C) 평면도, (C) 단면도.
도 6은 종래의 반도체 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : n+형 반도체 기판
2 : 드레인 영역
3 : 채널층
4 : 트렌치
5 : 게이트 산화막
6 : 게이트 전극
7 : 소스 영역
8 : 보디 영역
9 : 층간 절연막
11 : 제1 소스 전극
12 : 제2 소스 전극
13 : 2층째의 제1 소스 전극
14 : 2층째의 제2 소스 전극
20 : MOSFET
21 : 제1 MOS 트랜지스터
22 : 제2 MOS 트랜지스터
24 : 게이트 연결 전극
25 : 게이트 패드 전극
30 : 스위칭 소자
31 : 제1 MOSFET
32 : 제2 MOSFET
33 : 제1 게이트 패드 전극
34 : 제2 게이트 패드 전극
35 : 제1 소스 전극
36 : 제2 소스 전극
37 : 외부 단자
38 : 수지층
39 : 땜납 범프
51 : 전지
52 : 보호 회로
54 : 제어 회로
59 : 제어 단자
131 : n+형 반도체 기판
132 : 드레인 영역
133 : 채널층
134 : 트렌치
135 : 게이트 산화막
136 : 게이트 전극
137 : 소스 영역
138 : 보디 영역
139 : 층간 절연막
[특허 문헌1] 일본 특개2002-118258호 공보
본 발명은 반도체 장치에 관한 것으로, 특히 쌍방향의 전류 경로의 절환이 가능한 스위칭 소자의 소형화 및 저온(ON) 저항화를 실현하는 반도체 장치에 관한 것이다.
스위칭 소자로서, 온 오프의 절환을 행할 뿐만 아니라, 예를 들면 2차 전지의 보호 회로에 채용되는 스위칭 소자와 같이, 전류 경로의 방향(전류가 흐르는 방향)을 절환하는, 스위칭 소자에 대해서도 개발이 진행되고 있다.
도 5는 쌍방향의 전류 경로를 절환하는 스위칭 소자의 일례를 도시한다.
도 5의 (A)는 스위칭 소자의 회로도이다. 쌍방향 스위칭 소자(30)는, 제1 MOSFET(31) 및 제2 MOSFET(32)를 직렬로 접속한다. 그리고, 각각의 게이트 단자 G1, G2에 각각 게이트 신호를 인가하여 양 MOSFET를 제어한다. 그리고, 제1 소스 단자 S1, 제2 소스 단자 S2에 인가하는 전위차에 따라 전류 경로를 절환한다.
제1 MOSFET(31) 및 제2 MOSFET(32)는 각각 기생 다이오드를 갖고 있다. 예를 들면, 제어 신호에 의해 제1 MOSFET(31)를 오프하고, 제2 MOSFET(32)를 온한다. 그리고 제1 소스 단자 S1을 제2 소스 단자 S2보다 고전위로 함으로써 제1 MOSFET(31)의 기생 다이오드와 제2 MOSFET에 의해 a 방향의 전류 경로를 형성한다.
그리고 이러한 스위칭 소자는 일반적으로, 1개의 칩에 2개의 MOSFET를 집적화하거나 하여 실현되어 있다.
도 5의 (B)는 상기의 반도체 장치(30)의 일례를 도시하는 평면도이다.
반도체 장치(30)는, 제1 MOSFET(31), 제2 MOSFET(32)를 1칩에 집적화한 것이다. 제1 MOSFET(31)는 각 트랜지스터에 접속하는 제1 소스 전극(35)과 제1 게이트 패드 전극(33)을 갖는다. 또한, 제2 MOSFET(32)도 각 트랜지스터에 접속하는 제2 소스 전극(36)과 제2 게이트 패드 전극(34)을 갖는다.
2개의 MOSFET의 기판(드레인 영역)은 공통이다. 제1 MOSFET(31), 제2 MOSFET(32)는 칩의 중심선 X-X에 대하여 예를 들면 선대칭으로 배치되며, 제1 게이트 패드 전극(33), 제2 게이트 패드 전극(34)은 독립적으로 칩의 코너 부분에 배치된다.
도 5의 (C), 도 5의 (D)는 상기의 MOSFET(30)의 실장예를 도시하는 도면이며, 도 5의 (C)가 평면도, 도 5의 (D)가 도 5의 (C)의 c-c선 단면도이다.
도면과 같이 칩(30)은, 제1 소스 전극(35), 제2 소스 전극(36) 및 제1 게이트 패드 전극(33), 제2 게이트 패드 전극(34)이 리드 프레임(37)과 대향하는 플립 칩 방식에 의해 실장된다.
즉, 제1 소스 전극(35), 제2 소스 전극(36) 및 제1 게이트 패드 전극(33), 제2 게이트 패드 전극(34)에 각각 접속하는 땜납 범프(39)를 칩 표면에 설치한다. 그리고 땜납 범프(39)를 통해 리드 프레임(37)에 전기적으로 접속된다. MOSFET(30)와 리드 프레임(37)은 수지층(38) 등에 의해 피복되며, 소스 단자(37s1, 37s2), 게이트 단자(37g1, 37g2)가 외부에 도출된다(예를 들면 특허 문헌1 참조).
도 6은 도 5의 (B)의 MOSFET(30)의 b-b선 단면도이다. 각 MOSFET(31, 32)는, 예를 들면 n+형 반도체 기판(131) 상에 드레인 영역으로 되는 n-형 반도체층 (132)을 형성하고, 그 표면에 형성된 p형의 채널층(133)을 갖는다. 채널층(133)에는 트렌치(134)가 설치되고, 트렌치(134) 내에는 게이트 산화막(135)을 개재하여 게이트 전극(136)이 매설된다. 트렌치(134)에 인접하여 n+형의 소스 영역(137)을 배치하고, 소스 영역(137) 사이에는 p+형의 보디 영역(138)이 형성된다. 인접하는 트렌치(134)에 둘러싸인 영역에, MOS 트랜지스터가 형성된다.
제1 MOSFET(31) 및 제2 MOSFET(32)는, 동일 기판(131) 상에 설치되며, 즉 드레인 영역(132)이 공통으로 되어 있다. 한편 제1 MOSFET(31)의 소스 영역(137)은, 제1 MOSFET(31) 상을 피복하는 제1 소스 전극(35)에 접속하고, 제1 MOSFET(31)의 게이트 전극(136)은 칩 밖으로 연장되어 제1 게이트 패드 전극(33)에 접속한다. 마찬가지로, 제2 MOSFET(32)의 소스 영역(137)은, 제2 MOSFET(32) 상을 피복하는 제2 소스 전극(36)에 접속하고, 제2 MOSFET(32)의 게이트 전극(136)은 칩 밖으로 연장되어 제2 게이트 패드 전극(34)에 접속한다(도 5의 (B) 참조).
예를 들면 게이트 전극(136)(게이트 단자)에는 인가되는 제어 신호에 의해, 예를 들면 제1 MOSFET(31)를 오프하고, 제2 MOSFET(32)를 온한다. 이 때 제1 소스 전극(35)의 전위를 제2 소스 전극(36)의 전위보다 높게 함으로써, 도면의 화살표와 같이 전류 경로가 형성된다. 제1 MOSFET(31)를 온하고, 제2 MOSFET(32)를 오프하여 제1 소스 전극(35)의 전위를 제2 소스 전극(36)의 전위보다 낮게 하면 역의 전류 경로가 형성된다.
그러나, 이 전류는, 드레인 영역(132) 및 기판(131)을 통과하여 한쪽의 MOSFET로부터 다른쪽의 MOSFET로 흐른다. 즉 전류 경로의 거리가 길어져, 드레인 영역에서의 저항이 높아지게 된다. 도 5의 (C), 도 5의 (D)와 같은 플립 칩 실장은, 와이어 본드 방식의 실장의 경우와 비교하여 외부 단자와의 접속 저항의 저감은 가능하다. 와이어 본드 방식이란, 리드 프레임에 칩 이면을 고착하고, 소스 전극 및 게이트 패드 전극과, 외부 단자로 되는 리드 프레임을 본딩 와이어로 접속하는 것이다. 그러나 플립 칩 실장은, 기판에서의 저항이 영향을 미치기 때문에, 반도체 장치의 온 저항의 저감이 진행되지 않는 문제가 있었다.
또한, 와이어 본드 방식의 경우 드레인측에 고착하는 프레임이 저항 저감에 기여하지만, 기판에 전류가 흐르는 것에 변함이 없으며, 전류 경로가 길기 때문에 저온 저항화에도 한계가 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째, 드레인 영역으로 되는 반도체 기판과, 상기 드레인 영역에 설치되며, 1개의 게이트 단자에 인가되는 제어 신호로 제어되는 복수의 MOS 트랜지스터를 구비하고, 인접하는 2개의 상기 MOS 트랜지스터는, 각각 서로 다른 전위가 인가되는 2개의 소스 단자에 접속함으로써 해결하는 것이다.
또한, 상기 복수의 MOS 트랜지스터를 1개의 칩에 집적화하고, 상기 게이트 단자 및 소스 단자를 외부에 도출하는 것을 특징으로 하는 것이다.
둘째, 드레인 영역으로 되는 일 도전형 반도체층 상에 형성한 역도전형의 채널층과, 상기 채널층을 관통하여 상기 드레인 영역에 도달하는 트렌치와, 상기 트 렌치 내벽에 형성한 절연막과, 상기 트렌치 내에 매설한 게이트 전극과, 상기 트렌치에 인접하는 상기 채널층 표면에 형성한 일 도전형의 소스 영역을 갖고, 인접하는 상기 트렌치로 둘러싸인 영역에 복수의 MOS 트랜지스터가 형성되는 반도체 장치로서, 상기 MOS 트랜지스터는 제1 소스 전극에 접속하는 제1 MOS 트랜지스터와, 그 제1 MOS 트랜지스터에 인접하여 제2 소스 전극에 접속하는 제2 MOS 트랜지스터로 이루어지며, 상기 제1 소스 전극 및 제2 소스 전극에 각각 서로 다른 전위가 인가됨으로써 해결하는 것이다.
또한, 1개의 칩 상에 상기 제1 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터를 교대로 배치하는 것을 특징으로 하는 것이다.
또한, 상기 게이트 전극에 접속하는 1개의 게이트 패드 전극을 갖는 것을 특징으로 하는 것이다.
또한, 상기 트렌치의 측벽 및 바닥부를 따라 전류 경로가 형성되는 것을 특징으로 하는 것이다.
<실시예>
본 발명의 실시예를, n 채널형 MOSFET를 예로 들어 도 1 내지 도 4를 참조하여 상세히 설명한다.
도 1은 본 실시예의 반도체 장치(20)를 도시하는 회로 개요도이다.
본 실시예의 반도체 장치(20)는, 드레인 영역으로 되는 반도체 기판에 복수의 MOS 트랜지스터(21, 22)를 배치한 MOSFET이다. MOSFET(20)는 1개의 게이트 단자 G에 접속하며, 게이트 단자 G에 인가되는 제어 신호로 제어된다.
MOS 트랜지스터(21, 22)는 1개의 칩 상에 집적화되며, 외부에 도출되는 단자는, 1개의 게이트 단자와, 제1 소스 단자 S1, 제2 소스 단자 S2이다. 또한 복수의 MOS 트랜지스터(21, 22)의 드레인은 공통으로 접속되어 있어 드레인 단자로서 외부에 도출되지는 않는다.
제1 소스 단자 S1 및 제2 소스 단자 S2에는 서로 다른 전위가 인가된다. 복수의 MOS 트랜지스터 중, 제1 소스 단자 S1에 접속하는 트랜지스터가 제1 MOS 트랜지스터(21)이며, 제2 소스 단자 S2에 접속하는 트랜지스터가 제2 MOS 트랜지스터(22)이다.
제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)의 각각의 게이트 전극은, 1개의 게이트 단자 G에 접속하고, 게이트 단자 G에 인가되는 제어 신호에 의해, 온, 오프가 동시에 절환된다.
즉, 제어 신호에 의해 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)가 동시에 온한다. 그리고 예를 들면 제1 소스 단자 S1이 제2 소스 단자 S2보다 고전위인 경우, 화살표 a 방향으로 전류가 흐른다. 한편, 전위 관계가 반대인 경우, 화살표 b 방향으로 전류가 흐른다.
본 실시예의 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)는, 동일 기판 상에 인접하여 교대로 배치된다.
도 2를 참조하여 보다 상세히 설명한다. 도 2의 (A)는 본 실시예의 MOSFET(20)의 평면도이고, 도 2의 (B)는 도 2의 (A)의 a-a선 단면도이다. 또한, 도 2의 (A)에서는, 소스 전극을 구성하는 금속층을 생략하고 있다.
MOSFET(20)는, n+형의 반도체 기판(1) 상에 n-형의 반도체층으로 이루어지는 드레인 영역(2)을 형성하고, 그 위에 p형의 채널층(3)을 형성한다. 채널층(3)으로부터 드레인 영역(2)까지 도달하는 트렌치(4)를 형성하고, 트렌치(4)의 내벽을 게이트 산화막(5)으로 피막한다. 그리고 트렌치(4) 내에 폴리실리콘 등의 도전 재료를 매설하여 게이트 전극(6)을 설치한다.
트렌치(4)에 인접한 채널층(3) 표면에는 n+형의 소스 영역(7)이 형성되며, 인접하는 2개의 소스 영역(7) 사이의 채널층(3) 표면에는 p+형의 보디 영역(8)이 배치된다. 이에 의해, 트렌치(4)로 둘러싸인 영역에, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)가 배치된다. 도 2의 (A)에서는 각 트랜지스터를 사각으로 나타낸다.
적어도 게이트 전극(6) 상은, 층간 절연막(9)으로 피복되며, 각 MOS 트랜지스터의 소스 영역(7) 및 보디 영역(8)이 노출된다. 그리고, 제1 MOS 트랜지스터(21)의 소스 영역(7) 및 보디 영역(8)에는 제1 소스 전극(11)이 컨택트한다. 또한 제2 MOS 트랜지스터(22)의 소스 영역(7) 및 보디 영역(8)에는 제2 소스 전극(12)이 컨택트한다.
제1 소스 전극(11)은 제1 소스 단자 S1에 접속하고, 제2 소스 전극(12)은 제2 소스 단자 S2에 접속한다. 제1 소스 단자 S1 및 제2 소스 단자 S2에는 각각 서로 다른 소스 전위가 인가된다.
도 2의 (A)에서, 해칭된 영역이 제1 MOS 트랜지스터(21)이며, 하얗게 표시한 영역이 제2 MOS 트랜지스터(22)이다. 이와 같이, 본 실시예의 제1 MOS 트랜지스터와 제2 MOS 트랜지스터는 인접하여 교대로 배치된다.
제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)의 게이트 전극(6)은, 칩의 주변부로 인출되어, 게이트 연결 전극(24)을 통해 게이트 패드 전극(25)에 접속한다. 즉, 1개의 게이트 단자 G에 인가된 제어 신호는, 게이트 패드 전극을 통해 각 게이트 전극(6)에 인가된다.
게이트 패드 전극(25)은 도면과 같이 1개이며, 제어 신호에 의해 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)가 동시에 온, 오프한다. 양 트랜지스터가 온인 상태에서는, 모든 트렌치(4)를 따른 채널층(3)에 채널 영역(도시 생략)이 형성된다.
본 실시예에서는, 인접하는 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터에 서로 다른 소스 전위가 인가된다. 따라서, 트랜지스터의 온 시에는, 화살표와 같이 트렌치(4)의 측벽 및 바닥부를 따라 전류 경로가 형성되어, 인접하는 MOS 트랜지스터 사이에 전류가 흐른다.
예를 들면, 제1 소스 단자 S1이 제2 소스 단자 S2보다 고전위인 경우, 제1 MOS 트랜지스터(21)로부터 인접하는 제2 MOS 트랜지스터(22)를 향하는 전류 경로(화살표)가 형성된다. 한편 전위 관계가 반대인 경우에는, 제2 MOS 트랜지스터(22)로부터 인접하는 제1 MOS 트랜지스터(21)를 향하여, 화살표의 역방향의 전류 경로가 형성된다.
따라서, n+형 반도체 기판(1)을 우회하지 않고, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22) 사이에 전류를 흘릴 수 있다. 트렌치(4) 주위에 형성되는 전류 경로의 거리는 예를 들면 5㎛ 이하이다. 즉, 불순물 농도가 높다고는 해도 수십 내지 수백㎛의 기판(1)을 전류 경로로 하는 것보다 저항을 저감할 수 있다.
그리고, 제1 소스 전극(11), 제2 소스 전극(12) 및 게이트 패드 전극(25)에 본딩 와이어를 열압착하여 리드 프레임 등과 접속하는 와이어 본드 방식, 혹은 도 5의 (C), 도 5의 (D)에 도시하는 플립 칩 방식 등 기지의 방법에 의해, 실장된다.
따라서, 예를 들면 플립 칩 방식으로 실장하는 경우에도, 드레인 영역에서의 저항을 대폭 저감할 수 있어, 장치의 온 저항 저감에 기여할 수 있다.
또한, 게이트 패드 전극(25)은 1개로 되기 때문에, 종래(도 5의 (B)) 필요로 하였던 게이트 패드 전극의 점유 면적을 1/2로 할 수 있다. 따라서 동일한 칩 사이즈이면 그 만큼 셀 밀도를 향상시킬 수 있기 때문에, 이에 의해서도 장치의 온 저항을 저감할 수 있다.
도 3은 본 실시예의 제1 소스 전극(11) 및 제2 소스 전극(12)의 개요를 설명하는 평면도이다. 도 3에서는, 사각으로 나타낸 영역이 각 소스 전극이며, 제1 소스 전극(11)을 해칭으로 나타내고, 제2 소스 전극(12)을 하얗게 나타낸다. 또한, 도 3의 (A) 및 도 3의 (B)는, 트렌치(4)를 기판 표면에서 격자 형상으로 패터닝한 경우이다.
도 3의 (A)와 같이, 제1 소스 전극(11)은 제1 MOS 트랜지스터(21) 상에 배치 되며, 제2 소스 전극(12)은, 제2 MOS 트랜지스터(22) 상에 배치된다. 그리고 이들은 인접하여 교대로 배치된다. 또한, 제1 소스 전극(11)과 제2 소스 전극(12)은 서로 절연된다. 그리고 양 MOS 트랜지스터에 대하여 1개의 게이트 패드 전극(25)이 배치된다.
도 3의 (B)는, 제1 소스 전극(11) 및 제2 소스 전극(12) 상에 설치하는 2층째의 소스 전극을 도시한다.
와이어 본드나, 범프 전극 등 외부 단자와의 접속 수단을 설치할 때에는, 도 3과 같이, 2층째의 소스 전극을 설치한다. 2층째의 제1 소스 전극(13)은, 도 3과 같이 예를 들면 판 형상으로 설치되며, 절연막(도시 생략)을 개재하여 1층째의 복수의 제1 소스 전극(11) 및 제2 소스 전극(12)을 피복하여 설치된다. 그리고 절연막에 형성한 컨택트홀(도시 생략)을 통해 1층째의 제1 소스 전극(11)과 컨택트한다.
마찬가지로, 2층째의 제2 소스 전극(14)은, 판 형상으로 설치되며, 절연막(도시 생략)을 개재하여 1층째의 복수의 제1 소스 전극(11) 및 제2 소스 전극(12)을 피복하여 설치되고, 그리고 절연막에 형성한 컨택트홀(도시 생략)을 통해 1층째의 제2 소스 전극(12)과 컨택트한다.
도 3의 (C)는 트렌치(4)를 기판 표면에서 스트라이프 형상으로 패터닝한 경우의, 1층째의 소스 전극의 개요도이다. 인접하는 트렌치(4)에 의해 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)는 스트라이프 형상의 셀로 된다. 즉, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)에 각각 접속하는 제1 소스 전극 (11) 및 제2 소스 전극(12)은, 도면과 같이 스트라이프 형상으로 교대로 배치된다. 또한, 2층째의 소스 전극은, 도 3의 (B)와 마찬가지이다.
이와 같이 본 실시예의 MOSFET(20)에 따르면, 1개의 게이트 단자로 2개의 MOS 트랜지스터를 동작시켜, 쌍방향의 전류 경로를 절환하는 스위칭 소자를 실현할 수 있다. 이하, 그 동작에 대하여, 상기의 MOSFET(20)를 보호 회로에 채용하는 경우를 예로 들어 설명한다.
도 4는 2차 전지의 보호 회로의 일례를 도시하는 회로도이다.
보호 회로(52)는, 2차 전지(51)와 직렬로 접속되며, 스위칭 소자인 MOSFET(20)와, 제어 회로(54)를 구비한다. 또한 MOSFET(20)의 제1 소스 단자 S1측을 플러스 단자(+), 제2 소스 단자 S2측을 마이너스 단자(-)로 하고, 이들 사이에 부하 또는 AC 어댑터 등의 전원을 접속한다.
MOSFET(20)는, 2차 전지(51)와 직렬로 접속되어, 2차 전지(51)의 과충전 및 과방전을 저지한다. 즉, MOSFET(20)에는, 쌍방향의 전류 경로가 형성된다.
제어 회로(54)는, MOSFET(20)의 게이트 단자 G에 제어 신호를 인가하는 1개의 충방전 제어 단자(59)를 구비한다.
제어 회로(54)는, 충방전 동작의 경우에는, MOSFET(20)를 온으로 절환하여, 2차 전지(51)의 충전 방향 및 2차 전지(51)의 방전 방향으로 전류가 흐르도록 한다.
또한, 예를 들면, 과충전 상태에서 플러스 단자, 마이너스 단자 사이에 AC 어댑터 등의 전원이 접속되어 있는 상태를 판정한다. 그리고, MOSFET(20)를 오프 하여 전류 경로를 차단한다.
또한, 과방전 상태에서 플러스 단자, 마이너스 단자 사이에 부하가 접속되어 있는 상태를 판정한다. 그리고, MOSFET(20)를 오프하여 전류 경로를 차단한다.
이러한 과충전 및 과방전 상태는, 제어 회로(54)에 의해, 예를 들면 마이너스 단자의 전위를 판정함으로써 제어할 수 있다.
즉, 정상적인 방전 시에는 플러스 단자 및 마이너스 단자에, 부하가 접속하여, 소정의 전압까지 방전(예를 들면 휴대 단말기의 조작 등)을 행한다.
그리고, 이 상태에서 과방전으로 된 경우에는, 전류 경로를 차단할 필요가 있다. 이 경우 예를 들면, 전지(51)의 전위가 1V이며, 전지의 부극 전위를 0V로 한다.
제어 회로(54)는 마이너스 단자의 전위를 판정하고, 정전위인 경우, 과방전 상태에서 부하가 접속되어 있는 상태로 판단한다. 그리고 제어 회로(54)는, MOSFET(20)를 오프 상태로 한다.
한편, 이 상태(과방전 상태)부터 충전을 행하는 경우, AC 어댑터 등의 전원을 플러스 단자 및 마이너스 단자 사이에 접속하고, 충전 방향으로 전류를 흘리면 된다. 이 경우 예를 들면, 플러스 단자의 전위가 3V, 마이너스 단자의 전위가 -1V로 되는 것으로 한다.
제어 회로(54)는 마이너스 단자의 전위를 판정하여, 부전위인 경우, 과방전 상태에서 AC 어댑터가 접속되어 있는 상태로 판단한다. 그리고 제어 회로(54)는, MOSFET(20)를 온 상태로 한다. 이에 의해 화살표와 같이 충전 방향으로 전류가 흐 른다.
정상적인 충전 시에는 플러스 단자, 마이너스 단자에 AC 어댑터 등의 전원이 접속하여, 화살표의 방향으로 충전 전류가 공급되어 2차 전지의 충전을 행한다.
그리고, 이 상태에서 과충전으로 된 경우에는, 전류 경로를 차단할 필요가 있다. 이 경우 예를 들면, 플러스 단자가 4V, 마이너스 단자가 -1V인 것으로 한다.
제어 회로(54)는 마이너스 단자의 전위를 판정하여, 부전위인 경우, 과충전 상태에서 AC 어댑터가 접속되어 있는 상태로 판단한다. 그리고 제어 회로(54)는, MOSFET(20)를 오프 상태로 한다.
한편 이 상태(과충전 상태)부터 방전을 행하는 경우, 부하를 양 단자에 접속하고, 방전 방향으로 전류를 흘리면 된다. 이 경우 예를 들면 플러스 단자가 4V, 마이너스 단자 1V로 되는 것으로 한다.
제어 회로(54)는 마이너스 단자의 전위를 판정하여, 정전위인 경우, 과충전 상태에서 부하가 접속되어 있다고 판단한다. 그리고 제어 회로(54)는, MOSFET(20)를 온 상태로 한다. 이에 의해 화살표의 방전 방향으로 전류가 흐른다.
이상, 본 실시예에서는 n 채널형의 MOSFET를 예로 들어 설명하였지만, 도전형을 역으로 한 p 채널형 MOSFET이어도 마찬가지로 실시할 수 있다.
본 발명에 따르면, 서로 다른 소스 전위가 인가되는 2개의 MOS 트랜지스터를 하나의 칩에 집적화하기 때문에, 전류는 기판을 통과하지 않고, 트렌치의 측벽 및 바닥부를 따라 흐를 수 있다. 따라서 예를 들면 플립 칩 방식으로 실장하는 경우에도 드레인 영역에서의 저항의 증대를 억제할 수 있다. 또한, 와이어 본드 방식의 경우에도, 제1 MOSFET와 제2 MOSFET 사이의 전류 경로를 축소할 수 있기 때문에, 장치의 온 저항을 저감할 수 있다.
또한, 제1 게이트 패드 전극은 공통으로 1개 설치하면 된다. 즉, 1칩에 2개의 MOSFET를 집적화하는, 소위 듀얼형 MOSFET와 달리, 하나의 게이트 패드 전극분의 셀 밀도를 향상시킬 수 있다. 따라서 이에 의해서도 장치의 온 저항을 저감할 수 있다.
또한, 반도체 장치의 외부 단자는 3단자로 되어, 외부 단자 수를 삭감할 수 있다.

Claims (6)

  1. 드레인 영역으로 되는 반도체 기판과,
    상기 드레인 영역에 설치되며, 1개의 게이트 단자에 인가되는 제어 신호로 제어되는 복수의 MOS 트랜지스터를 구비하고,
    인접하는 2개의 상기 MOS 트랜지스터는, 각각 서로 다른 전위가 인가되는 2개의 소스 단자에 접속하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 MOS 트랜지스터를 1개의 칩으로 집적화하고, 상기 게이트 단자 및 소스 단자를 외부에 도출하는 것을 특징으로 하는 반도체 장치.
  3. 드레인 영역으로 되는 일 도전형 반도체층 상에 형성한 역도전형의 채널층과, 상기 채널층을 관통하여 상기 드레인 영역에 도달하는 트렌치와, 상기 트렌치 내벽에 형성한 절연막과, 상기 트렌치 내에 매설한 게이트 전극과, 상기 트렌치에 인접하는 상기 채널층 표면에 형성한 일 도전형의 소스 영역을 갖고, 인접하는 상기 트렌치로 둘러싸인 영역에 복수의 MOS 트랜지스터가 형성되는 반도체 장치로서,
    상기 MOS 트랜지스터는 제1 소스 전극에 접속하는 제1 MOS 트랜지스터와, 그 제1 MOS 트랜지스터에 인접하여 제2 소스 전극에 접속하는 제2 MOS 트랜지스터로 이루어지며, 상기 제1 소스 전극 및 제2 소스 전극에 각각 서로 다른 전위가 인가 되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    1개의 칩 상에 상기 제1 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터를 교대로 배치하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 게이트 전극에 접속하는 1개의 게이트 패드 전극을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 트렌치의 측벽 및 바닥부를 따라 전류 경로가 형성되는 것을 특징으로 하는 반도체 장치.
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