KR102234945B1 - 반도체 장치 - Google Patents

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KR102234945B1
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지에 후지오카
히로시 요시다
요시히로 마쓰시마
히데키 미즈하라
마사오 하마사키
미쓰아키 사카모토
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누보톤 테크놀로지 재팬 가부시키가이샤
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Abstract

반도체 장치(1)는, 주면(40a 및 40b)을 갖는 반도체층(40)과, 주면(31a 및 31b)을 갖고, 주면(31a)이 주면(40b)에 접촉하고, 반도체층(40)보다 두껍고 제1 금속 재료로 이루어지는 금속층(31)과, 주면(30a 및 30b)을 갖고, 주면(30a)이 주면(31b)에 접촉하고, 제1 금속 재료보다 영률이 큰 금속 재료로 이루어지는 금속층(30)과, 트랜지스터(10 및 20)를 갖고, 트랜지스터(10)는 반도체층(40)의 주면(40a)측에 소스 전극(11) 및 게이트 전극(19)을 갖고, 트랜지스터(20)는 반도체층(40)의 주면(40a)측에 소스 전극(21) 및 게이트 전극(29)을 갖고, 소스 전극(11)으로부터 금속층(31)을 경유한 소스 전극(21)까지의 쌍방향 경로를 주전류 경로로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것으로, 특히, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치에 관한 것이다.
종래, 제1 주면 및 제2 주면을 갖는 반도체층과, 당해 제1 주면으로부터 당해 제2 주면에 걸쳐 설치된 2개의 종형 전계 효과 트랜지스터와, 당해 제2 주면 상에 형성된 금속층을 구비하는 반도체 장치가 제안되어 있다. 이 구성에서는, 제1 트랜지스터로부터 제2 트랜지스터로 흐르는 전류 경로로서, 반도체 기판 내부의 수평 방향 경로뿐만 아니라, 도통 저항이 낮은 금속층 중의 수평 방향 경로도 사용할 수 있으므로, 반도체 장치의 온 저항의 저감이 가능하다.
특허문헌 1에서는, 상기 구성에 더하여, 금속층의 반도체 기판과는 반대측에 도전층이 형성된 반도체 장치가 제안되어 있다. 이 도전층에 의해, 칩을 개편화하는 공정에 있어서, 금속층의 버의 발생을 억제할 수 있다고 되어 있다.
또, 특허문헌 2에서는, 상기 구성에 더하여, 금속층의 반도체 기판과는 반대측에 절연 피막이 형성된 반도체 장치가 제안되어 있다. 이 절연 피막에 의해, 반도체 장치의 박형화를 유지하면서, 흠집이나 결손 등의 파손을 방지할 수 있다고 되어 있다.
일본 특허공개 2016-86006호 공보 일본 특허공개 2012-182238호 공보
그러나, 특허문헌 1 및 특허문헌 2에 개시된 반도체 장치에서는, 반도체 기판의 열팽창 계수보다 금속층의 열팽창 계수쪽이 크기 때문에, 온도 변화에 의한 반도체 장치의 휨이 발생한다.
특허문헌 1에서는, 금속층의 반도체 기판과는 반대측에 도전층이 형성되어 있지만, 도전층의 주재료가 금속층과 동종의 금속이기 때문에, 온도 변화에 의한 반도체 장치의 휨을 경감시키는 데에 충분한 두께의 도전층 형성은, 제조상 용이하지 않다.
특허문헌 2에서는, 금속층의 반도체 기판과는 반대측에는, 반도체 장치의 박형화 및 파손의 방지를 실현하기 위한 절연 피막이 형성되어 있지만, 금속층의 두께가 저(低)온 저항을 확보하기 위해서 필요한 두께의 경우에는, 반도체 장치의 휨을 경감시키는 충분한 응력은 절연 피막에 발생하지 않는다.
요컨대, 특허문헌 1 및 2에 개시된 반도체 장치에서는, 온 저항의 저감과 반도체 장치의 휨의 억제를 양립할 수 없다.
그래서, 본 개시는, 온 저항의 저감과 휨의 억제를 양립시킨 칩 사이즈 패키지형의 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 개시에 관련된 반도체 장치의 일 양태는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 서로 배향(背向)하는 제1 주면 및 제2 주면을 갖고, 실리콘, 질화갈륨 또는 탄화규소로 이루어지는 반도체층과, 서로 배향하는 제3 주면 및 제4 주면을 갖고, 상기 제3 주면이 상기 제2 주면에 접촉하여 형성되고, 상기 반도체층보다 두껍고, 제1 금속 재료로 이루어지는 제1 금속층과, 서로 배향하는 제5 주면 및 제6 주면을 갖고, 상기 제5 주면이 상기 제4 주면에 접촉하여 형성되고, 상기 반도체층보다 두껍고, 상기 제1 금속 재료보다 영률이 큰 제2 금속 재료로 이루어지는 제2 금속층과, 상기 반도체층의 제1 영역에 형성된 제1 종형 전계 효과 트랜지스터와, 상기 반도체층에 있어서, 상기 제1 영역과 상기 제1 주면을 따른 방향으로 인접하는 제2 영역에 형성된 제2 종형 전계 효과 트랜지스터를 갖고, 상기 제1 종형 전계 효과 트랜지스터는 상기 반도체층의 상기 제1 주면측에 제1 소스 전극 및 제1 게이트 전극을 갖고, 상기 제2 종형 전계 효과 트랜지스터는 상기 반도체층의 상기 제1 주면측에 제2 소스 전극 및 제2 게이트 전극을 갖고, 상기 제1 금속층은, 상기 제1 종형 전계 효과 트랜지스터 및 상기 제2 종형 전계 효과 트랜지스터의 공통 드레인 전극으로서 기능하고, 상기 제1 소스 전극으로부터 상기 공통 드레인 전극을 경유한 상기 제2 소스 전극까지의 쌍방향 경로를 주전류 경로로 한다.
이 구성에 의하면, 저온 저항을 확보하기 위한 두께를 갖는 제1 금속층과, 제1 금속층보다 영률이 크고 반도체층보다 두꺼운 제2 금속층이 접촉하고 있으므로, 반도체층과 제1 금속층의 접촉에 의해 발생하는 반도체 장치의 휨을 억제할 수 있다. 따라서, 온 저항의 저감과 휨의 억제를 양립시킨 칩 사이즈 패키지형의 반도체 장치를 제공하는 것이 가능해진다.
본 개시에 관련된 반도체 장치에 의하면, 온 저항의 저감과 반도체 장치의 휨의 억제를 양립시킨 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치를 제공하는 것이 가능해진다.
도 1은, 실시형태에 관련된 반도체 장치의 구성의 일례를 나타내는 단면도이다.
도 2는, 실시형태에 관련된 반도체 장치의 전극 구성의 일례를 나타내는 상면도 및 쌍방향 전류의 흐름을 표시하는 단면 개략도이다.
도 3은, 실시형태에 관련된 반도체 장치의 충방전 회로에 대한 응용예를 나타내는 회로도이다.
도 4a는, Si층/Ag층의 적층 구성을 갖는 반도체 장치에 있어서의 Ag층 두께/Si층 두께에 대한 휨량 및 온 저항을 나타내는 그래프이다.
도 4b는, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치에 있어서의 Ni층 두께에 대한 휨량을, 시작 실험으로 확인한 결과의 그래프이다.
도 5a는, Si층/Ag층/Ni층 또는 Si층/Ag층의 적층 구성을 갖는 반도체 장치에 있어서의 Si층 두께에 대한 온 저항을, 시작 실험으로 확인한 결과의 그래프이다.
도 5b는, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치에 있어서의 Ni층 두께에 대한 온 저항을, 시작 실험으로 확인한 결과의 그래프이다.
도 6의 (a)는, 실시형태에 관련된 반도체 장치에 있어서의 Ni층의 주면의 전자 현미경 촬영도이고, 도 6의 (b)는, 실시형태에 관련된 반도체 장치에 있어서의 Ni층의 단면의 전자 현미경 촬영도이다.
도 7은, 실시형태에 관련된 반도체 장치에 있어서의 Ni층/Ag층의 단면의 전자 현미경 촬영도이다.
도 8은, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치에 있어서의 Ni층 두께에 대한 휨량의 실측값 및 예측값을 비교한 그래프이다.
도 9는, 결정 입경이 상이한 복수의 층으로 구성된 Ni층을 갖는 반도체 장치의 개략 단면도이다.
도 10은, 상이한 도금 제법에 의한 2층으로 구성된 Ni층을 갖는 반도체 장치에 있어서의 휨량의 온도 의존성을 나타내는 도면이다.
도 11은, Ni층 주면에 있어서의 요철 주기 및 각인 패턴폭과 각인 시인성의 관계를 나타내는 개략 단면도이다.
도 12는, Ni층 주면에 있어서의 최대 높이 조도(粗度) 및 각인 깊이와 각인 시인성의 관계를 나타내는 개략 단면도이다.
도 13a는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 13b는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 13c는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 13d는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 13e는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 13f는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 14는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 15는, 실시형태에 관련된 반도체 장치에 있어서의 Si층의 후퇴 거리를 설명하는 도면이다.
도 16은, 실시형태에 관련된 반도체 장치에 있어서의 Si층의 측면의 전자 현미경 촬영도이다.
도 17은, 실시형태에 관련된 반도체 장치에 있어서의 Si층의 측면 형상과 제법의 관계를 설명하는 도면이다.
도 18은, 실시형태에 관련된 반도체 장치에 있어서의 Si층/Ag층의 측면의 전자 현미경 촬영도이다.
도 19는, 실시형태에 관련된 반도체 장치의 단면도이다.
도 20은, 실시형태에 관련된 반도체 장치의 개략 단면도이다.
도 21은, 실시형태에 관련된 반도체 장치의 개략 단면도이다.
이하에서 설명하는 실시형태는, 모두 본 개시의 일 구체예를 나타내는 것이다. 이하의 실시형태에서 나타나는 수치, 형상, 재료, 구성 요소, 구성 요소의 배치 위치 및 접속 형태 등은 일례이고, 본 개시를 한정하는 주지는 아니다. 또, 이하의 실시형태에 있어서의 구성 요소 중, 최상위 개념을 나타내는 독립 청구항에 기재되어 있지 않은 구성 요소에 대해서는, 임의의 구성 요소로서 설명된다.
(실시형태)
[1. 반도체 장치의 구성]
이하, 본 실시형태에 관련된 반도체 장치(1)의 구성에 대해 설명한다. 본 개시에 관련된 반도체 장치(1)는, 반도체 기판에 2개의 종형 MOS(Metal Oxide Semiconductor) 트랜지스터를 형성한, 페이스 다운 실장이 가능한 CSP(Chip Size Package:칩 사이즈 패키지)형의 멀티 트랜지스터 칩이다. 상기 2개의 종형 MOS 트랜지스터는, 파워 트랜지스터이고, 이른바, 트렌치 MOS형 FET(Field Effect Transistor)이다. 단, 본 실시형태에 관련된 반도체 장치(1)는, 고체 촬상 장치 등의 옵토일렉트로닉스로 분류되는 것에는 적용되지 않는다.
도 1은, 실시형태에 관련된 반도체 장치(1)의 구성의 일례를 나타내는 단면도이다. 또, 도 2는, 실시형태에 관련된 반도체 장치의 전극 구성의 일례를 나타내는 상면도 및 쌍방향 전류의 흐름을 표시하는 단면 개략도이다. 도 1의 단면도는, 도 2의 (a)의 I-I에 있어서의 절단면을 본 도면이다.
도 1에 나타내는 바와 같이, 반도체 장치(1)는, 반도체층(40)과, 금속층(30 및 31)과, 제1 종형 MOS 트랜지스터(10)(이하, 트랜지스터(10))와, 제2 종형 MOS 트랜지스터(20)(이하, 트랜지스터(20))를 갖는다.
반도체층(40)은, 서로 배향하는 주면(40a)(제1 주면) 및 주면(40b)(제2 주면)을 갖고, 실리콘으로 이루어진다. 반도체층(40)은, 반도체 기판(32)과 저농도 불순물층(33)이 적층된 구성으로 되어 있다. 반도체 기판(32)은 반도체층(40)의 주면(40b)측에 배치되고, 저농도 불순물층(33)은 반도체층(40)의 주면(40a)측에 배치되어 있다.
금속층(31)은, 서로 배향하는 주면(31a)(제3 주면) 및 주면(31b)(제4 주면)을 갖고, 주면(31a)이 주면(40b)에 접촉하여 형성되고, 반도체층(40)보다 두껍고, 제1 금속 재료로 이루어지는 제1 금속층이다. 제1 금속 재료는, 예를 들어, 은(Ag), 구리(Cu), 또는 금(Au)을 들 수 있다.
금속층(30)은, 서로 배향하는 주면(30a)(제5 주면) 및 주면(30b)(제6 주면)을 갖고, 주면(30a)이 주면(31b)에 접촉하여 형성되고, 반도체층(40)보다 두껍고, 제1 금속 재료보다 영률이 큰 제2 금속 재료로 이루어지는 제2 금속층이다. 제2 금속 재료는, 예를 들어, 니켈(Ni), 백금(Pt), 이리듐(Ir), 로듐(Rh), 또는 크롬(Cr)을 들 수 있다.
또, 도 1 및 도 2의 (a), (b)에 나타내는 바와 같이, 반도체층(40)을 평면에서 보았을 경우, 제1 영역(A1)에 형성된 트랜지스터(10)는, 반도체층(40)의 주면(40a)측에 4개의 소스 전극(11a, 11b, 11c 및 11d)(각각, 소스 전극(11)에 상당)과, 1개의 게이트 전극(19)(제1 게이트 전극)을 가지고 있다. 또, 제1 영역(A1)과 주면(40a)을 따른 방향으로 인접하는 제2 영역(A2)에 형성된 트랜지스터(20)는, 4개의 소스 전극(21a, 21b, 21c 및 21d)(각각, 소스 전극(21)에 상당)과, 1개의 게이트 전극(29)(제2 게이트 전극)을 가지고 있다. 또한, 1개의 트랜지스터(10 및 20)를 구성하는 소스 전극 및 게이트 전극의 개수 및 배치 관계는, 도 2에 나타낸 것에 한정되지 않는다.
도 2의 (b) 및(c)에 나타내는 바와 같이, 금속층(31)은, 트랜지스터(10 및 20)의 공통 드레인 전극으로서 기능하고, 소스 전극(11)(제1 소스 전극)으로부터 금속층(31)을 경유한 소스 전극(21)(제2 소스 전극)까지의 쌍방향 경로를 주전류 경로로 한다.
상기 구성에 의하면, 저온 저항을 확보하기 위한 두께를 갖는 금속층(31)과, 금속층(31)보다 영률이 크고 반도체층(40)보다 두꺼운 금속층(30)이 접촉하고 있으므로, 반도체층(40)과 금속층(31)의 접촉에 의해 발생하는 반도체 장치(1)의 휨을 억제할 수 있다. 따라서, 온 저항의 저감과 휨의 억제를 양립시킨 칩 사이즈 패키지형의 반도체 장치(1)를 제공하는 것이 가능해진다.
이하, 반도체 장치(1)의 구성 및 작용에 대해, 상세하게 설명한다.
반도체 기판(32)은, 제1 도전형 불순물을 포함하고, 실리콘으로 이루어진다. 반도체 기판(32)은, 예를 들어, N형의 실리콘 기판이다.
저농도 불순물층(33)은, 반도체 기판(32)의 상면(도 1에서의 z축 양방향측 주면)에 접하여 형성되고, 반도체 기판(32)의 제1 도전형 불순물의 농도보다 낮은 농도의 제1 도전형 불순물을 포함한다. 저농도 불순물층(33)은, 예를 들어, 에피택셜 성장에 의해 반도체 기판(32) 상에 형성되어도 된다.
저농도 불순물층(33)의 제1 영역(A1)에는, 제1 도전형과 상이한 제2 도전형 불순물을 포함하는 보디 영역(18)이 형성되어 있다. 보디 영역(18)에는, 제1 도전형 불순물을 포함하는 소스 영역(14), 게이트 도체(15), 및 게이트 절연막(16)이 형성되어 있다. 소스 전극(11)은 부분(12)과 부분(13)으로 이루어지고, 부분(12)은, 부분(13)을 개재하여 소스 영역(14) 및 보디 영역(18)에 접속되어 있다. 게이트 도체(15)는, 게이트 전극(19)에 접속되어 있다.
소스 전극(11)의 부분(12)은, 실장시에 땜납 등의 도전성 접합재와 양호한 접합성을 나타내는 층이고, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(12)의 표면에는, 금 등의 도금이 실시되어도 된다.
소스 전극(11)의 부분(13)은, 부분(12)과 반도체층(40)을 접속하는 층이고, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
저농도 불순물층(33)의 제2 영역(A2)에는, 제1 도전형과 상이한 제2 도전형 불순물을 포함하는 보디 영역(28)이 형성되어 있다. 보디 영역(28)에는, 제1 도전형 불순물을 포함하는 소스 영역(24), 게이트 도체(25), 및 게이트 절연막(26)이 형성되어 있다. 소스 전극(21)은 부분(22)과 부분(23)으로 이루어지고, 부분(22)은, 부분(23)을 개재하여 소스 영역(24) 및 보디 영역(28)에 접속되어 있다. 게이트 도체(25)는, 게이트 전극(29)에 접속된다.
소스 전극(21)의 부분(22)은, 실장시에 땜납 등의 도전성 접합재와 양호한 접합성을 나타내는 층이고, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(22)의 표면에는, 금 등의 도금이 실시되어도 된다.
소스 전극(21)의 부분(23)은, 부분(22)과 반도체층(40)을 접속하는 층이고, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
보디 영역(18) 및 보디 영역(28)은, 개구를 갖는 층간 절연층(34)으로 덮이고, 층간 절연층(34)의 개구를 통해서 소스 영역(14) 및 소스 영역(24)에 접속하는 소스 전극의 부분(13 및 23)이 설치되어 있다. 층간 절연층(34) 및 소스 전극의 부분(13 및 23)은, 개구를 갖는 패시베이션층(35)으로 덮이고, 패시베이션층(35)의 개구를 통해서 소스 전극의 부분(13, 23)에 각각 접속되는 부분(12 및 22)이 설치되어 있다.
[2. 반도체 장치의 동작]
도 1에 나타내는 반도체 장치(1)에 있어서, 예를 들어, 제1 도전형을 N형, 제2 도전형을 P형으로 하여, 소스 영역(14), 소스 영역(24), 반도체 기판(32), 및 저농도 불순물층(33)은 N형 반도체이고, 또한, 보디 영역(18) 및 보디 영역(28)은 P형 반도체이어도 된다.
또, 예를 들어, 제1 도전형을 P형, 제2 도전형을 N형으로 하여, 소스 영역(14), 소스 영역(24), 반도체 기판(32), 및 저농도 불순물층(33)은 P형 반도체이고, 또한, 보디 영역(18) 및 보디 영역(28)은 N형 반도체이어도 된다.
이하에서는 제1 도전형을 N형, 제2 도전형을 P형으로 한, 이른바 N 채널형 트랜지스터의 경우로서, 반도체 장치(1)의 도통 동작에 대해 설명한다.
도 1에 나타내는 반도체 장치(1)에 있어서, 소스 전극(11)에 고전압 및 소스 전극(21)에 저전압을 인가하고, 소스 전극(21)을 기준으로 하여 게이트 전극(29)(게이트 도체(25))에 역치 이상의 전압을 인가하면, 보디 영역(28) 중의 게이트 절연막(26)의 근방에 도통 채널이 형성된다. 그 결과, 소스 전극(11)-보디 영역(18)-저농도 불순물층(33)-반도체 기판(32)-금속층(31)-반도체 기판(32)-저농도 불순물층(33)-보디 영역(28)에 형성된 도통 채널-소스 영역(24)-소스 전극(21)이라는 경로로 온 전류가 흘러 반도체 장치(1)가 도통 상태가 된다. 또한, 이 도통 경로에 있어서의 보디 영역(18)과 저농도 불순물층(33)의 접촉면에는 PN 접합이 있고, 보디 다이오드로서 기능하고 있다. 또, 이 온 전류는 금속층(31)을 흐르기 때문에, 금속층(31)을 두껍게 함으로써, 온 전류 경로의 단면적이 확대되어, 반도체 장치(1)의 온 저항은 저감시킬 수 있다. 이 도통 상태는, 후술하는 도 3에 있어서의 충전 상태의 경우이다.
[3. 반도체 장치의 휨 저감과 저온 저항을 양립시키는 구성]
도 3은, 반도체 장치(1)의 스마트폰이나 태블릿의 충방전 회로에 대한 응용예를 나타내는 회로도이고, 반도체 장치(1)는, 제어(IC2)로부터 부여되는 제어 신호에 따라, 전지(3)로부터 부하(4)로의 방전 동작 및 부하(4)로부터 전지(3)로의 충전 동작을 제어한다. 이와 같이 스마트폰이나 태블릿의 충방전 회로로서, 반도체 장치(1)가 적용되는 경우, 충전 시간 단축이나 급속 충전 실현의 제약으로부터, 온 저항은, 20V 내압 사양으로서, 2.2∼2.4mΩ 이하가 요구된다.
또, 반도체 장치(1)가 실장 기판에 실장되는 경우에는, 소스 전극(11), 게이트 전극(19), 소스 전극(21) 및 게이트 전극(29)은, 땜납 등의 도전성 접합재를 개재하여, 실장 기판 상에 설치된 전극과, 페이스 다운에 의해 접합된다. 이 경우, 반도체 장치(1)의 휨이 클수록, 소스 전극(11), 게이트 전극(19), 소스 전극(21) 및 게이트 전극(29)과, 실장 기판 상에 설치된 전극의 전기적 접속이 불안정해진다. 요컨대, 반도체 장치(1)의 실장 기판 상의 전극과의 접합을 보다 안정화시키기 위해서는, 반도체 장치(1)의 휨을, 보다 작게 할 필요가 있다.
도 4a는, 반도체층(40)(이하 Si층이라고 기재하는 경우가 있다)/금속층(31)(이하 Ag층이라고 기재하는 경우가 있다)의 적층 구성을 갖는 반도체 장치에 있어서의 Ag층 두께/Si층 두께(Ag층 두께를 Si층 두께로 나눈 값)에 대한 휨량 및 온 저항을, 시작 실험으로 확인한 결과의 그래프이다. 보다 구체적으로는, 동 도면에는, 장변 길이가 3.40㎜(도 2의 L1) 또한 단변 길이가 1.96㎜(도 2의 L2)인 반도체 장치에 있어서의 250℃에 있어서의 휨량, 및 온 저항이 나타나 있다. 동 도면으로부터, 온 저항이 2.4mΩ 이하를 만족시키는 Ag층 두께/Si층 두께는, 1.0보다 큰 것이 요구된다. 한편, Ag층 두께/Si층 두께가 1.0보다 큰 범위에서는, 250℃에 있어서의 휨량이 업계 규격인 60㎛ 이하가 되지 않는다.
이에 대해, 금속층(30)(이하 Ni층이라고 기재하는 경우가 있다)은, 반도체 장치(1)의 저온 저항을 확보하면서, 반도체 장치(1)에 발생하는 휨을 억제하기 위해서 배치되어 있다. 이것은, 금속층(31)을 반도체층(40)과 금속층(30) 사이에 둔 구조이고, 금속층(31)의 양면의 응력 밸런스의 관점에서, 금속층(30)은, 반도체층(40)과 같은 정도의 재료 물성, 또한 같은 정도의 두께를 갖는 것이 휨량의 억제로는 바람직하다. 그러나, 그러한 금속 재료는 존재하지 않기 때문에, 금속층(30)은, 적어도, 금속층(31)이 갖는 재료 물성값보다 반도체층(40)의 재료 물성값에 가까운 재료 물성값을 가지고 있는 것, 또한 금속층(30)의 두께는 반도체층(40)의 두께보다 두꺼운 것이 필요해진다.
표 1에, 반도체층(40)/금속층(31)/금속층(30)의 예인 Si층/Ag층/Ni층에 있어서의 전형적인 각 층의 막두께 및 물성값을 예시한다.
[표 1]
Figure 112021024350887-pat00001
표 1에 나타내는 바와 같이, Ni층을 구성하는 제2 금속 재료의 영률은, Ag층을 구성하는 제1 금속 재료의 영률보다 크다. 또, Ni층의 두께는 Si층보다 두껍고, Ag층의 두께는 Si층의 두께보다 두껍다. 또한 Ni층을 구성하는 제2 금속 재료의 선팽창 계수는, Ag층을 구성하는 제1 금속 재료의 선팽창 계수보다 작다. Ni층의 선팽창 계수가 Ag층의 선팽창 계수보다 작음으로써, 반도체 장치(1)의 휨을 더욱 억제할 수 있다.
도 4b는, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치(1)에 있어서의 Ni층 두께에 대한 휨량을, 시작 실험으로 확인한 결과의 그래프이다. 보다 구체적으로는, 도 4b에는, Si층 두께가 20㎛, Ag층 두께가 50㎛인 경우의, Ni층 두께에 대한 250℃에 있어서의 휨량을 계산기 시뮬레이터로 예측한 결과의 그래프이다.
동 도면에 나타내는 바와 같이, Ni층이 없는 상태(Ni층 두께=0㎛)에서는, 휨량은 67㎛ 정도로 되어 있지만, Ni층 두께가 증가함에 따라 휨량은 감소한다. 여기서, 휨에 관한 실장 과제를 완전히 억제하기 위해서는, 휨량은 30㎛ 정도까지 저감시킬 필요가 있다. 그러기 위해서는, Ni층은, Si층보다 두껍게 하는 것이 바람직하다.
도 4a 및 도 4b의 결과로부터, 휨량의 저감과 저온 저항을 양립하기 위해서는, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치(1)에 있어서, Ag층이 Si층보다 두껍고, 또한 Ni층이 Si층보다 두꺼운 것이 필요해진다.
다음으로, 휨량의 저감과 저온 저항을 양립할 수 있는 적층 구성에 대해 설명한다.
도 5a는, Si층/Ag층/Ni층 또는 Si층/Ag층의 적층 구성을 갖는 반도체 장치에 있어서의 Si층의 두께에 대한 온 저항을, 시작 실험으로 확인한 결과의 그래프이다. 보다 구체적으로는, 동 도면에는, Si층/Ag층의 적층 구성을 갖는 반도체 장치에 있어서, Ag층 두께가 30㎛ 및 50㎛인 경우의, Si층 두께에 대한 온 저항을 나타내는 그래프가 표시되어 있다. 아울러 동 도면에는, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치에 있어서, Ag층 두께가 30㎛ 또한 Ni층 두께가 30㎛, 및 Ag층 두께가 50㎛ 또한 Ni층 두께가 30㎛인 경우의, Si층의 두께에 대한 온 저항을 나타내는 그래프가 표시되어 있다.
도 5a에 나타내는 바와 같이, Si층을 얇게 함에 따라, 반도체 장치의 온 저항은 낮아져 간다. 단, Si층은, 박막화됨으로써 온 저항의 저감을 할 수 있지만, 반도체 기판 웨이퍼면 내에서의 막두께 편차 증대나, 국소적으로 균열이나 크랙이 발생한다는 제조 공정상의 과제가 현재화되기 때문에, 20㎛를 하회하는 안정적인 박막화는 곤란하다. 또, Ag층을 두껍게 할수록 온 저항은 저감되고, Ni층을 부가하면 온 저항은 저감되는 경향이 있다.
도 5b는, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치에 있어서의 Ni층 두께에 대한 온 저항을, 시작 실험으로 확인한 결과의 그래프이다. 보다 구체적으로는, 동 도면에는, Si층(20㎛)/Ag층(30㎛), 및 Si층(20㎛)/Ag층(50㎛)인 경우의, Ni층 두께에 대한 온 저항을 나타내는 그래프가 표시되어 있다. 동 도면으로부터, Ni층 두께를 두껍게 함에 따라, 반도체 장치의 온 저항은 조금 감소하고 있으므로, Ni층을 부가함으로써 반도체 장치의 온 저항을 증가시키는 일이 없는 것을 알 수 있다. 특히, Si층 두께가 20㎛, Ag층 두께가 30㎛, Ni층 두께가 30㎛에 있어서, 온 저항이 2.3mΩ 정도로 저감되어 있다.
도 5a 및 도 5b로부터도, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치(1)에 있어서, Ag층이 Si층보다 두껍고, 또한 Ni층이 Si층보다 두꺼움으로써, 휨량의 저감과 저온 저항을 양립할 수 있는 것을 알 수 있다.
[4. 반도체 장치의 미시적 구성]
본 실시형태에 관련된 반도체 장치(1)에 있어서, Ni층은 Si층보다 두껍고, Si층은 20㎛보다 두꺼운 것이 바람직하므로, Ni층은, 수십㎛의 두께를 갖는 층이 필요해진다. 이 관점에서, Ni층은, 예를 들어, 습식 도금법에 의해 형성된다. 습식 도금법은, 전기 도금법 및 화학 도금법으로 대별되지만, 전기 도금법은 막두께의 제한이 적고, 저온 형성이 가능하여 디바이스에 대한 열적 영향이 적다는 특징을 갖는다. 따라서, 반도체 장치(1)의 Ni층의 제법으로서, 전기 도금법이 바람직하다. Ni층의 형성법으로서, 증착 등의 건식 수법도 들 수 있지만, 그 결정 입자는 수십 ㎚ 오더이고 제막(製膜) 레이트가 낮기 때문에, 막두께 10㎛ 이상을 갖는 후막을 제막하는 수법으로는 비현실적이다.
전기 도금법은, 용액 중에서 이온화된 금속종이 전위 구배에 의해 음극 방향으로 이동하고, 당해 금속종이 음극의 기재 원자와 화학적으로 결합함으로써 금속 피막이 형성되는 것이다. 그 때문에, 형성되는 금속 피막의 결정 입자는 성장하여, 커지기 쉬운 경향이 있다.
도 6은, 실시형태에 관련된 반도체 장치(1)에 있어서의 Ni층의 결정 상태를 나타내는 도면이다. 도 6의 (a)에는, 반도체 장치(1)에 있어서의 Ni층의 주면(30b)의 전자 현미경 촬영도가 나타내고, 도 6의 (b)에는, 반도체 장치(1)에 있어서의 Ni층의 단면의 전자 현미경 촬영도가 나타나 있다.
도 6의 (a)에는, Ni층의 주면(30b)에 있어서, 복수의 결정의 집합체인 입자의 요철 구조가 표시되어 있고, 그 요철 구조의 주기는, 예를 들어, 10∼20㎛이다. 한편, 도 6의 (b)에는, Ni층의 단면 구조에 있어서, 주면(30b)에 대략 수직인 방향으로 성장한, 1㎛ 이상의 크기를 갖는 복수의 결정이 표시되어 있다.
도 6의 (a) 및 (b)로부터, 전기 도금법에 의해 후막 형성된 금속층(30)(Ni층)의 특징으로서, 금속층(30)(Ni층)의 주면(30b)의 수평 방향(x축 방향)의 요철 주기는, 금속층(30)(Ni층)을 구성하는 결정의 수평 방향(x축 방향)의 입경보다 큰 것을 들 수 있다.
이에 의하면, Si층보다 두꺼운 Ni층의 형성법으로서 전기 도금법이 유효하다는 것을 알 수 있다.
도 7은, 실시형태에 관련된 반도체 장치(1)에 있어서의 Ni층/Ag층의 단면을 표시하는 전자 현미경 촬영도이다. 도 7의 (a), (b) 및 (c)에는, 각각, 도금 전류가 2.1A, 4.5A 및 8.0A 인 경우의 전기 도금법에 의한 Ag층 및 Ni층의 단면이 나타나 있다.
금속막의 특징으로서, 당해 금속막의 결정성과 당해 금속막의 경도 사이에는 관계가 있고, 보다 섬세한 결정 입자로 구성되는 금속막일수록 보다 단단한(영률이 큰) 것이 알려져 있다. 또, 전기 도금법에 있어서, 제막이 진행될수록 결정립이 커진다. 바꾸어 말하면, 막두께가 두꺼워짐에 따라 결정립이 커진다.
본 실시형태에 관련된 반도체 장치(1)에 있어서, Ni층/Ag층은, Si층의 주면(40b)에 Ag층이 형성되고, 그 후, Ag층의 주면(31b)에 Ni층이 형성된다. 이로써, 도 7에 나타내는 바와 같이, 어느 도금 전류에 있어서도, 주면(30a) 부근의 금속층(30)(Ni층)의 결정 입경은, 주면(30b) 부근의 금속층(30)(Ni층)의 결정 입경보다 작고, 또, 주면(30a) 부근의 금속층(30)(Ni층)의 결정 입경은, 주면(31b) 부근의 금속층(31)(Ag층)의 결정 입경보다 작아져 있다.
이에 의하면, 선팽창 계수가 상대적으로 큰 Ag층에, 선팽창 계수가 상대적으로 작은 Ni층이 접하고 있는 것에 더하여, 결정 입경이 상대적으로 큰 Ag층에, 결정 입경이 상대적으로 작은 Ni층이 접해 있으므로, 승온시에 Ag층이 연장되기 어려워져, 반도체 장치(1)의 휨을 억제하는 효과가 높아진다.
도 8은, Si층/Ag층/Ni층의 적층 구성을 갖는 반도체 장치에 있어서의 Ni층 두께에 대한 휨량의 실측값 및 예측값을 비교한 그래프이다. 동 도면에는, Si층/Ag층/Ni층의 적층 구성에 있어서, Si층 두께가 20㎛ 또한 Ag층 두께가 50㎛인 경우의 Ni층 두께의 증가에 의한 휨량의, 시작 실험에 의한 실측값과, 계산기 시뮬레이터에 의한 예측값이 나타나 있다. 이에 의하면, Ni층 두께가 20㎛ 이상이 되는 영역에 있어서, 휨량의 실측값과 예측값의 괴리가 발생하여, 실측값에 있어서 Ni층 두께의 증가에 의한 휨 억제의 효과를 저감되어 있는 것을 알 수 있다.
또, Ni층 두께를 증가시킴으로써 반도체 장치(1)의 휨 억제 효과는 높아지지만, Ni층의 도금막 형성에 필요로 하는 시간이 길어져 제조 비용이 증대된다. 또, 반도체 장치(1)의 개편화를 실시하는 다이싱 공정에서의 절삭 부하가 증가하여, 절삭 속도의 저감에 의한 제조 비용의 증대나, 다이싱 블레이드의 파손과 같은 문제가 발생할 염려가 있다.
이 때문에, Ni층 두께의 증가에 의한 실효적인 휨 억제 효과 및 제조 공정상의 관점에서, Ni층 두께는 30㎛ 이하인 것이 바람직하다. 요컨대, 금속층(30)(Ni층)의 두께는, 반도체층(40)(Si층)보다 두껍고, 또한, 30㎛ 이하인 것이 바람직하다. 이로써, 실효적인 휨 억제 효과가 얻어지고, 제조 공정의 단축화 및 저비용화를 달성할 수 있다.
도 9는, 결정 입경이 상이한 복수의 층으로 구성된 Ni층을 갖는 반도체 장치의 개략 단면도이다.
도 9의 (a)는, 주면(30a)을 갖는 제1 층(70A)의 결정 입자가, 주면(30b)을 갖는 제2 층(70B)의 결정 입자보다 작은 상태를 나타내고 있다. 이 구성에서는, 제1 층(70A)은 제2 층(70B)보다 단단한 층이 된다. 이 때문에, Ni층 내에 있어서의 휨의 경향으로는, 부드러운 제2 층(70B)이 단단한 제1 층(70A)보다 연장되기 쉬워져, Ni층의 주면(30b)측이 볼록형이 되는 휨이 되어, Si층과 Ag층 사이의 휨 방향과 같은 방향이 된다. 요컨대, Ni층이 적층됨으로써, 반도체 장치(1)의 휨량은 저감되지만, Ni층 내의 상기 결정 입경 분포로부터, 반도체 장치의 휨 억제 효과가 감소하게 된다.
도 9의 (a)에 나타낸 Ni층의 결정 입경의 분포는, 전기 도금법의 제막 조건을 바꾸지 않고 Ni층을 제막한 결과이다. 따라서, 도 9의 (a)에 나타낸 Ni층의 구성에 의하면, 도금 전류 조건을 일정하게 하는 등의 간소화된 전기 도금법에 의해 Ni층을 제막하면서, 반도체 장치의 휨을 억제할 수 있다.
도 9의 (b)는, 주면(30a)을 갖는 제1 층(70C)의 결정 입경과, 주면(30b)을 갖는 제2 층(70D)의 결정 입경이 대략 같은 상태를 나타내고 있다. 또한 금속층(30)(Ni층)의 결정 입경은, 금속층(31)(Ag층)의 주면(31b)측의 결정 입경보다 작다. 이 구성에서는, Ni층은 균일한 경도가 되고, 또한 Ni층이 Ag층보다 단단하기 때문에, 반도체 장치(1)의 휨을 억제할 수 있다. 또, 반도체 장치(1)의 외표면이 될 수 있는 Ni층이 Ag층보다 단단하기 때문에, 다이싱에 의한 절삭 공정에 있어서 다이싱 블레이드의 파손을 억제할 수 있어, 제조 공정의 간소화가 도모된다.
도 9의 (c)는, 주면(30a)을 갖는 제1 층(70E)의 결정 입자가, 주면(30b)을 갖는 제2 층(70F)의 결정 입자보다 큰 상태를 나타내고 있다. 이 구성에서는, 제1 층(70E)은 제2 층(70F)보다 부드러운 층이 된다. 이 때문에, Ni층 내에 있어서의 휨의 경향으로는, 부드러운 제1 층(70E)이, 단단한 제2 층(70F)보다 연장되기 쉬워져, Ni층의 주면(30a)측이 볼록형이 되는 휨이 되고, Si층과 Ag층 사이의 휨 방향과 반대 방향이 된다. 요컨대, Ni층 내의 상기 결정 입경 분포로부터, 반도체 장치(1)의 휨 억제 효과가 강화되게 된다. 또, 반도체 장치(1)의 외표면이 될 수 있는 Ni층의 주면(30b)측이 단단하기 때문에, 다이싱에 의한 절삭 공정이 용이해져, 제조 공정의 간소화가 도모된다.
또한, 도 9의 (b) 및 (c)와 같이, 제1 층의 결정 상태와 제2 층의 결정 상태를 실현하기 위해서는, 제1 층과 제2 층에서 개별의 도금 전류 조건을 설정하는 등의 제어를 하면 된다.
다음으로, 금속층(30)의 결정 배향(配向)과 경도의 관계에 대해 설명한다.
일반적으로, 규칙적으로 원자 배열을 한 결정은, 결정의 방향에 의해 물성값이 변화하는 것이 알려져 있다. Ni에 있어서도 마찬가지이며, 결정 배향에 의해 물성값이 상이하다. Ni 단결정의 영률은, 결정 성장 방향이 <110>방위인 경우에는 2.04×1012(dyn/㎠)이고, 결정 성장 방향이 <100>방위인 경우에는 1.21×1012(dyn/㎠)이다. 요컨대, <110> 우선 방위의 Ni층쪽이 <100> 우선 방위의 Ni층보다, 영률이 크고, 단단하다.
또, Ni층을 전기 도금법에 의해 제막하는 경우, 용액에 의해 Ni층의 결정 배향이 상이한 것이 알려져 있다. 예를 들어, 황산욕 또는 와트욕을 사용한 Ni층은, 비교적 높은 도금 전류 밀도의 범위에서, 결정 성장 방향이 <110> 우선 방위가 되고, 술팜산욕을 사용한 Ni층은, 결정 성장 방향이 <100> 우선 방위의 결정이 된다.
도 10은, 상이한 도금 제법에 의한 2층으로 구성된 Ni층을 갖는 반도체 장치에 있어서의 휨량의 온도 의존성을 나타내는 도면이다. 동 도면의 (a)는, 술팜산욕을 사용한 제1 층(막두께 15㎛) 및 황산욕을 사용한 제2 층(막두께 15㎛)이, Ag층(막두께 50㎛)의 주면(31b)으로부터 이 순서로 형성된 적층 구성의 단면도이다. 또, 동 도면의 (b)는, Ag층(막두께 50㎛)과 제1 층(막두께 30㎛)의 적층 구성에 있어서의 휨량의 온도 의존성, Ag층(막두께 50㎛)과 제2 층(막두께 15㎛)의 적층 구성에 있어서의 휨량의 온도 의존성, 및 Ag층(막두께 50㎛)과 제1 층(막두께 15㎛)과 제2 층(막두께 15㎛)의 적층 구성에 있어서의 휨량의 온도 의존성을 나타낸다.
상기 지견에 의하면, 제1 층(술팜산 Ni)은 결정 성장 방향(z축 음방향)이 <100> 우선 방위가 되고, 제2 층(황산 Ni)은 결정 성장 방향(z축 음방향)이 <110> 우선 방위가 되기 때문에, 제2 층쪽이, 제1 층보다 영률이 높아진다. 이로써, 제2 층은, 제1 층과 비교하여 휨량이 감소하는 경향이 되어, 고온 영역에서 휨량의 상한이 작아진다. 그러나, 저온 영역에서의 휨량의 하한은, 감소 경향이 강하여 마이너스 영역까지 달하고 있기 때문에, 휨량의 상하한 범위는, 제1 층쪽이 좁다. 여기서, 휨량에 대한 상이한 특성을 갖는 제1 층과 제2 층을 적층함으로써, 고온 영역에서의 휨량의 상한을 제1 층의 그것보다 작고, 또한, 저온 영역에서의 휨량의 하한값(마이너스 영역의 값)을 제2 층의 그것보다 크게 하는 것이 가능해진다.
또한, 「우선적인 결정 배향」이란, <110 >우선 방위(혹은 {110}면 우선 배향) 등이라고도 하고, 단위 체적 또는 단위 면적에 있어서의 모든 결정 중에서, 소정의 결정 방위(혹은 결정면)를 갖는 결정의 비율이 가장 많은 것을 나타내고, X선 회절법이나 후방 산란 전자 회절법을 사용하여 확인할 수 있다.
상기 구성에 의하면, 금속층(30)(Ni층)은, 주면(30a)을 갖는 제1 층과, 주면(30b)을 갖는 제2 층을 포함하고, 주면(30b)의 수평 방향에 있어서, 제1 층을 구성하는 금속 결정과 제2 층을 구성하는 금속 결정은, 우선 배향면이 상이해도 된다.
이로써, 반도체 장치(1)의 휨량(의 절대값 및 범위) 등의 제어가 용이해진다.
또, 주면(30b)의 수평 방향에 있어서, 제1 층 및 제2 층 중 한쪽을 구성하는 금속 결정은, {100}면 우선 배향하고 있고, 제1 층 및 제2 층 중 다른쪽을 구성하는 금속 결정은, {110}면 우선 배향하고 있어도 된다.
이로써, 반도체 장치(1)의 휨량(의 절대값 및 범위) 등의 제어가 용이해진다.
또, 금속층(30)(Ni층)이, 결정 배향이 상이한 복수의 층으로 구성되어 있는지 단층으로 구성되어 있는지에 상관없이, 금속층(30)(Ni층)을 구성하는 금속 결정은, 주면(30b)에 있어서, {100}면 우선 배향하고 있어도 된다.
이에 의하면, {100}면은, {110}면보다 영률이 작기 때문에, 각인 공정에 있어서의 레이저 마킹이 용이해진다.
또, 금속층(30)(Ni층)이, 결정 배향이 상이한 복수의 층으로 구성되어 있는지 단층으로 구성되어 있는지에 상관없이, 금속층(30)(Ni층)을 구성하는 금속 결정은, 주면(30b)에 있어서, {110}면 우선 배향하고 있어도 된다.
이에 의하면, {110}면은, {100}면보다 영률이 크기 때문에, 반도체 장치(1)의 휨 억제를 강화할 수 있다.
[5. 반도체 장치의 각인 시인성]
본 실시형태에 관련된 반도체 장치(1)는, 추가로, 금속층(30)(Ni층)의 주면(30b)에 형성된 각인을 갖는다. 상기 각인이란, 예를 들어, 제품명 및 제조일과 같은 식별 정보를 포함하는 마크이다. 반도체 장치(1)에서는, 페이스 다운 실장 후이어도 외부로부터의 시인이 용이해지도록, 주면(30b)에, 예를 들어, 레이저 조사에 의해 각인된다. 상기 레이저 조사에 사용되는 레이저에는 YAG 레이저가 많이 사용되고 있으며, YAG 레이저는 수지 재료를 비롯하여 금속 재료에 대한 미세한 각인이 가능한 레이저이다.
Ni층의 주면(30b)에 형성되는 각인의 시인성은, Ni층의 표면 상태에 크게 영향을 미친다. Ni층의 주면(30b)에 레이저가 조사됨으로써, 주면(30b)에 있어서의 레이저 조사 영역의 입계가 재구성되어 표면 상태가 변화한다. 이 표면 상태가 변화한 선상 영역의 폭(각인의 패턴폭) 및 깊이(각인 깊이)와, 당해 선상 영역 이외의 주면(30b)의 영역의 표면 상태의 관계에 의해, 각인의 시인성이 정해진다. 각인의 시인성이 악화되는 예로는, 각인된 문자 및 선의 소실, 그리고 긁힘 등에 의해, 당해 각인의 판별이 곤란해지는 경우를 들 수 있다.
도 11은, Ni층의 주면(30b)에 있어서의 요철 주기 및 각인 패턴폭과 각인 시인성의 관계를 나타내는 반도체 장치의 개략 단면도이다. 동 도면에 나타내는 바와 같이, 레이저가 조사되어 표면 상태가 변화한 선상 영역의(x축 방향의) 패턴폭이 Ni층의 주면(30b)의 요철 주기보다 작은 경우, 각인의 시인은 불가가 되어 불량으로 판정된다. 이에 대해, 상기 선상 영역의 패턴폭이 Ni층의 주면(30b)의 요철 주기보다 큰 경우, 각인의 시인은 가능해져 양호로 판정된다.
도 12는, Ni층의 주면(30b)의 최대 높이 조도 및 각인 깊이와 각인 시인성의 관계를 나타내는 도면이다. 동 도면에 나타내는 바와 같이, 레이저가 조사되어 표면 상태가 변화한 선상 영역의(z축 방향의) 각인 깊이가 Ni층의 주면(30b)에 있어서의 최대 높이 조도 Rz보다 작은 경우, 각인의 시인은 불가가 되어 불량으로 판정된다. 이에 대해, 상기 선상 영역의 각인 깊이가 Ni층의 주면(30b)의 최대 높이 조도 Rz보다 큰 경우, 각인의 시인은 가능해져 양호로 판정된다.
[6. 반도체 장치의 단부 구성]
도 13a는, 실시형태에 관련된 반도체 장치(1A)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1A)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 트랜지스터(10 및 20)와, 돌기부(36A, 36B, 37A 및 37B)를 갖는다. 반도체 장치(1A)는, 실시형태에 관련된 반도체 장치(1)와 비교하여, 돌기부 (36A, 36B, 37A 및 37B)를 갖는 점, 및 Si층을 평면에서 보았을 경우, Si층의 외주가 Ni층 및 Ag층의 외주보다 반도체 장치(1A)의 중심 방향을 향하여 후퇴하고 있는 점이 상이하다. 이하, 반도체 장치(1A)에 대해, 반도체 장치(1)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
반도체층(40)(Si층)을 평면에서 보았을 경우, 반도체층(40)(Si층)의 외주는, 금속층(30(Ni층) 및 31(Ag층))의 외주보다 반도체 장치(1A)의 중심 방향을 향하여 후퇴하고 있다. 이것은, 반도체 장치(1A)를 개편화하는 공정을, 2단계의 절단 공정(Si층의 절단 공정, Ni층 및 Ag층의 절단 공정)으로 실행하는 것에서 기인하는 것이다. 또한, 반도체 장치(1A)에 있어서, Si층의 외주가 Ni층 및 Ag층의 외주보다 후퇴하는 구성은 필수는 아니다.
돌기부 (36A 및 36B)는, 금속층(30)(Ni층)을 주면(30b)으로부터 평면에서 보았을 경우, Ni층의 외주에, 주면(30a)으로부터 주면(30b)을 향하는 방향(z축 음방향)으로, 주면(30b)으로부터 돌출된 제1 돌기부이다. 돌기부(36A 및 36B)는, 금속층(31)이 갖는 제1 금속 재료 및 금속층(30)이 갖는 제2 금속 재료 중 적어도 한쪽을 포함한다. 반도체 장치(1A)에서는, 돌기부(36A 및 36B)는, Ag 및 Ni 중 적어도 한쪽을 포함한다.
이로써, Ni층의 외주에 있어서의 기계 강도 및 경도를 보강할 수 있으므로, 반도체 장치(1A)의 휨 억제를 강화할 수 있다.
또한, 돌기부(36A 및 36B)는, 상기 평면에서 보았을 때의 금속층(30)(Ni층)의 외주를 구성하는 변 중 대향하는 2변 또는 전체 변에 형성되어 있어도 된다.
이로써, 반도체 장치(1A)의 돌기부(36A 및 36B)가 형성된 방향과 직교하는 방향의 휨 억제를 강화할 수 있다.
또한, 돌기부(36A 및 36B)의 돌출 높이는, 예를 들어, 금속층(30)(Ni층)의 두께의 1/3 이상이다.
이로써, Ni층의 외주에 있어서의 기계 강도 및 경도를 보다 보강할 수 있다.
또, 돌기부(36A 및 36B)의 돌출폭은, 예를 들어, 4㎛ 이상이다.
이로써, Ni층의 외주에 있어서의 기계 강도 및 경도를 보다 보강할 수 있고, 또, 세정 공정에 있어서 반도체 장치(1A)로부터 돌기부(36A 및 36B)가 이탈하는 것을 억제할 수 있으므로, 반도체 장치(1A)가, 이탈한 도전물에 의해 단락 불량 등을 발생하는 것을 억제할 수 있다.
또, 돌기부(36A 및 36B)에 있어서, 제2 금속 재료의 함유량은, 제1 금속 재료의 함유량보다 많다. 반도체 장치(1A)에서는, 돌기부(36A 및 36B)에 있어서, Ni 함유량은, Ag 함유량보다 많다.
이로써, 돌기부(36A 및 36B)는, 영률이 작은 Ag보다 영률이 큰 Ni를 많이 포함하기 때문에, 상대적으로 단단한 돌기물이 된다. 따라서, 금속층(30)의 외주에 있어서의 기계 강도 및 경도를 보다 보강할 수 있고, 또, 세정 공정에 있어서 반도체 장치(1A)로부터 돌기부(36A 및 36B)가 이탈하는 것을 억제할 수 있으므로, 반도체 장치(1A)가, 이탈한 도전물에 의해 단락 불량 등을 발생하는 것을 억제할 수 있다.
또한, 반도체 장치(1A)에 있어서, 돌기부(36A 및 36B)의 구성은 필수는 아니다.
반도체층(40)(Si층)을 평면에서 보았을 경우에, 반도체층(40)(Si층)의 외주는 금속층(31)(Ag층)의 외주로부터 간격을 두고 내측에 형성되어 있다.
돌기부(37A 및 37B)는, 금속층(31)(Ag층)을 주면(31a)으로부터 평면에서 보았을 경우, 금속층(31)(Ag층)의 외주에, 주면(31b)으로부터 주면(31a)을 향하는 방향(z축 양방향)으로, 주면(31a)으로부터 돌출된 제2 돌기부이다. 돌기부(37A 및 37B)는, 금속층(31)(Ag층)이 갖는 제1 금속 재료 및 금속층(30)(Ni층)이 갖는 제2 금속 재료 중 적어도 한쪽을 포함한다. 반도체 장치(1A)에서는, 돌기부(37A 및 37B)는, Ag 및 Ni 중 적어도 한쪽을 포함한다.
이로써, Ag층의 외주에 있어서의 기계 강도 및 경도를 보강할 수 있으므로, 반도체 장치(1A)의 휨 억제를 강화할 수 있다.
또한, 돌기부(37A 및 37B)는, 상기 평면에서 보았을 때의 금속층(31)(Ag층)의 외주를 구성하는 변 중 대향하는 2변 또는 전체변에 형성되어 있어도 된다.
이로써, 반도체 장치(1A)의 돌기부(37A 및 37B)가 형성된 방향과 직교하는 방향의 휨 억제를 강화할 수 있다.
또한, 반도체 장치(1A)에 있어서, 돌기부(37A 및 37B)의 구성은 필수는 아니다.
또, 반도체 장치(1A)에 있어서, 돌기부(36A, 36B, 37A 및 37B)는, 반도체 장치(1A)의 개편화 공정에 의해, 금속층(30(Ni층) 및 31(Ag층))의 구성물이 금속층(30(Ni층) 및 31(Ag층))의 외주부로부터 연장된 것이다.
반도체 장치(1A)의 개편화 공정에서는, 예를 들어, 블레이드 다이싱이 사용된다. 이것은, 다이아몬드 지석을 부착시킨 수십㎛ 정도의 폭을 갖는 원형 블레이드를 고속 회전시켜, Si층, Ni층 및 Ag층을 절삭하는 것이다. 이 때, 원형 블레이드에 의해 Si층측으로부터 Ni층측으로 절입되지만, 원형 블레이드의 폭(수십㎛) 정도의 재료가 깎여 제거된다. 이 때문에, 연성이 있는 Ni층 및 Ag층은, 원형 블레이드의 절삭 가공 방향으로 연장되어 돌기부(버)가 형성되게 된다. 이 돌기부는, Ni층 및 Ag층의 표면에 대해 수직 방향으로 새로운 대략 평면을 형성하게 되어, Ni층 및 Ag층의 보강재로서의 역할을 한다. 이로써, 반도체 장치(1A)의 휨 억제를 강화하는 것이 가능해진다.
도 13b는, 실시형태에 관련된 반도체 장치(1B)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1B)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 돌기부(36B, 37B 및 38)를 갖는다. 반도체 장치(1B)는, 반도체 장치(1A)와 비교하여, 돌기부(38)를 갖는 점이 상이하다. 이하, 반도체 장치(1B)에 대해, 반도체 장치(1A)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
돌기부(38)는, 금속층(31)(Ag층) 외주 측면에, 금속층(31)(Ag층)을 평면에서 보았을 경우의 금속층(31)(Ag층)의 중앙으로부터 외주를 향하는 방향(x축 양방향)에 형성된 제3 돌기부이다. 또한, 돌기부(38)는, Ni층 외주 측면에, Ni층을 평면에서 보았을 경우, Ni층의 중앙으로부터 외주를 향하는 방향(x축 양방향)에 형성되어 있어도 된다.
이로써, Ni층의 외주에 있어서의 기계 강도 및 경도를 보강할 수 있으므로, 반도체 장치(1B)의 휨 억제를 강화할 수 있다.
도 13c는, 실시형태에 관련된 반도체 장치(1C)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1C)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 커버층(50)과, 돌기부(37A(도시하지 않음) 및 37B)를 갖는다. 반도체 장치(1C)는, 반도체 장치(1A)와 비교하여, 돌기부(36A 및 36B)가 없고, 커버층(50)을 갖는 점이 상이하다. 이하, 반도체 장치(1C)에 대해, 반도체 장치(1A)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
커버층(50)은, 서로 배향하는 주면(50a)(제7 주면) 및 주면(50b)(제8 주면)을 갖고, 주면(50a)이 Ni층의 주면(30b)에 직접 접촉하거나, 또는 접합재를 개재하여 형성되고, 세라믹 재료 또는 플라스틱 재료로 이루어지는 제1 커버층이다.
또한, 커버층(50)은, 반도체 장치(1C)의 개편화 공정 전에, 이미 배치되어 있다. 이에 의하면, 블레이드 다이싱을 사용한 개편화 공정에 있어서, Ni층의 주면(30b)에 돌기물(버)이 발생하는 것을 회피할 수 있다.
도 13d는, 실시형태에 관련된 반도체 장치(1D)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1D)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 커버층(50 및 51)을 갖는다. 반도체 장치(1D)는, 반도체 장치(1C)와 비교하여, 돌기부(37A 및 37B)가 없고, 커버층(51)을 갖는 점이 상이하다. 이하, 반도체 장치(1D)에 대해, 반도체 장치(1C)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
커버층(51)은, 금속층(31)(Ag층)을 평면에서 보았을 경우의 금속층(31)(Ag층)의 외연부에, 서로 배향하는 주면(51a)(제9 주면) 및 주면(51b)(제10 주면)을 갖고, 주면(51b)이 금속층(31)(Ag층)의 주면(31a)에 직접 접촉하거나, 또는 접합재를 개재하여 형성되고, 세라믹 재료 또는 플라스틱 재료로 이루어지는 제2 커버층이다.
또한, 커버층(51)은, 반도체 장치(1D)의 개편화 공정 전에, 이미 배치되어 있다. 이에 의하면, 블레이드 다이싱을 사용한 개편화 공정에 있어서, Ag층의 주면(31a)에 돌기물(버)이 발생하는 것을 회피할 수 있다.
도 13e는, 실시형태에 관련된 반도체 장치(1E)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1E)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 커버층(50)과, 홈부(60)를 갖는다. 반도체 장치(1E)는, 반도체 장치(1D)와 비교하여, 커버층(51)이 없고, Si층을 분단하는 홈부(60)를 갖는 점이 상이하다. 이하, 반도체 장치(1E)에 대해, 반도체 장치(1D)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
홈부(60)는, 반도체층(40)(Si층)의 외연부이며 반도체층(40)(Si층)의 외주변을 따라 형성된, 주면(31a)을 바닥면으로 하는 홈이다.
또한, 홈부(60)는, 반도체 장치(1E)의 개편화 공정 전에, 이미 형성되어 있다. 이에 의하면, 블레이드 다이싱을 사용한 개편화 공정에 있어서, 보디 영역(18)이나 보디 영역(28)에 이르는 Si층의 치핑의 발생을 회피할 수 있다.
도 13f는, 실시형태에 관련된 반도체 장치(1F)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1F)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 합성물(39)을 갖는다. 반도체 장치(1F)는, 반도체 장치(1)와 비교하여, 합성물(39)을 갖는 점이 상이하다. 이하, 반도체 장치(1F)에 대해, 반도체 장치(1)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
합성물(39)은, 금속층(30)(Ni층)의 외주 측면에 형성된, 제1 금속 재료와 제2 금속 재료의 합성물이다. 본 실시형태에서는, 합성물(39)은, Ag와 Ni의 합성물이다.
이로써, Ni층의 외주에 있어서의 기계 강도 및 경도를 보강할 수 있으므로, 반도체 장치(1F)의 휨 억제를 강화할 수 있다. 또한, 합성물(39)은, Ag층의 외주 측면에 형성되어 있어도 된다. 이 경우에도, Ag층의 외주에 있어서의 기계 강도 및 경도를 보강할 수 있으므로, 반도체 장치(1F)의 휨 억제를 강화할 수 있다.
반도체 장치(1F)의 개편화 공정에서는, 예를 들어, Ni층 및 Ag층의 절단 수단으로서 레이저 다이싱이 사용된다. 이 때문에, Ni층 및 Ag층의 외주 측면에는, 레이저에 의해 용융된 제1 금속 재료와 제2 금속 재료의 합성물이 부착된다.
또한, 합성물(39)은, 금속층(30(Ni층) 및 31(Ag층))을 평면에서 보았을 경우에, 반도체 장치(1F)의 전체 둘레에 걸쳐, 금속층(30(Ni층) 및 금속층(31(Ag층)) 중 적어도 한쪽의 외주 측면에 형성되어 있어도 된다.
이로써, Ni층 또는 Ag층의 외주에 있어서의 기계 강도 및 경도를 더욱 보강할 수 있다.
또, 도 13f에 나타내는 바와 같이, 예를 들어, 주면(31a)으로부터 주면(30b)을 향하는 방향(z축 음방향)에 있어서, 합성물(39)의 중심 위치는, 주면(31a)으로부터 주면(30b)까지의 거리의 반의 위치와 주면(30b)의 위치 사이이다.
이로써, 레이저 다이싱에 의한 개편화 공정에 있어서 Ni층 및 Ag층의 구성물이 비산한 유리체(이하 데브리라고 기재하는 경우가 있다)가, 반도체 장치(1F)의 표면(z축 양방향측)에 부착되는 것을 억제할 수 있다. 예를 들어, Ni층 및 Ag층의 합성층의 절단시에 있어서, 주면(31a)으로부터 주면(30b)까지의 거리의 반 이상의 두께분을, 주면(31a)측으로부터 블레이드 다이싱한 후에, 남겨진 얇은 합성층을 주면(31a)측으로부터, 또는 주면(30b)측으로부터 강도가 약한 레이저 출력으로 레이저 다이싱하면 데브리의 발생을 억제할 수 있다.
또, 돌기부(36A, 36B, 37A, 37B, 38) 및 합성물(39)은, 반도체 장치(1A)의 외주 각 변의 1/3 이상의 거리에 걸쳐 연속해서 형성되는 것도 확인된다. 이와 같이 돌기부 또는 합성물이 반도체 장치(1A)의 외주변에 연속해서 형성된 구성은, 반도체 장치(1A)의 휨 억제가 보다 강화된다. 또, 돌기부 또는 합성물은, 개편화 공정의 조건에 의해, 반도체 장치(1A)의 외주 각 변의 1/2 이상이나 2/3 이상의 거리에 걸쳐 연속해서 형성되는 경우도 있고, 그 경우는 또한 반도체 장치(1A)의 휨 억제가 더욱 강화된다.
도 14는, 실시형태에 관련된 반도체 장치(1G)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1G)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 트랜지스터(10 및 20)를 갖는다. 반도체 장치(1G)는, 반도체 장치(1)와 비교하여, 반도체층(40)(Si층)을 평면에서 보았을 경우, 반도체층(40)(Si층)의 외주가 금속층(30(Ni층) 및 31(Ag층))의 외주보다 반도체 장치(1G)의 중심 방향을 향하여 후퇴하고 있는 점이 상이하다. 이하, 반도체 장치(1G)에 대해, 반도체 장치(1)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
반도체층(40)(Si층)을 평면에서 보았을 경우, 반도체층(40)(Si층)의 외주는, 금속층(31)(Ag층)의 외주로부터 간격을 두고 내측에 형성되어 있다. 또한 반도체층(40)(Si층)의 외주는, 전체 둘레에 걸쳐 금속층(31)(Ag층)의 외주로부터 간격을 두고 내측에 형성되어 있어도 된다.
또한, 상기 구성은, 개편화 공정에 있어서의 Ni층 및 Ag층의 절단 전에, 이미 형성되어 있다. 이에 의하면, Ni층 및 Ag층을 다이싱에 의해 절단할 때의 Si층의 치핑이나 Si층의 측면에 대한 데브리 부착을 억제할 수 있다. 또, Ni층 및 Ag층의 블레이드 다이싱시에, Si층을 동시에 절단하지 않아도 되므로, 블레이드 다이싱의 절단 부하를 저감시킬 수 있고, 또, 다이싱에 사용하는 다이싱 블레이드의 선정이 용이해진다. 이것은, 세라믹 재료의 Si층과 금속 재료의 Ni층 및 Ag층에서는 절삭에 적합한 다이싱 블레이드의 종류가 상이하기 때문이다.
또, 반도체층(40)(Si층) 및 금속층(31)(Ag층)의 평면 방향에 있어서의 반도체층(40)(Si층)의 외주와 금속층(31)(Ag층)의 외주의 거리(간격의 길이)는, 예를 들어, 15㎛ 이상이다.
도 15는, 실시형태에 관련된 반도체 장치(1G)에 있어서의 Si층의 후퇴 거리를 설명하는 도면이다. 동 도면에는, 제조 공정에 있어서 이웃하는 2개의 반도체 장치(1G)의 경계 영역에 있어서의 단면도가 나타나 있다.
반도체 장치(1G)의 개편화 공정에서는, Si층을 블레이드 다이싱했을 경우에, Si층에 치핑이 발생하는 경우가 있다. 이것을 회피하기 위해, 반도체 장치(1G)에서는, 블레이드 다이싱뿐만 아니라 플라즈마 다이싱을 병용하여 개편화를 실시하는 것이 유효하다. 플라즈마 다이싱은, 플라즈마 반응을 사용하여, Si층을 화학적으로 제거하는 드라이 에칭 공법으로, Si층의 절삭면에 치핑을 발생시키는 일 없이 절삭 가공할 수 있다.
반도체 장치(1G)의 개편화 공정에 있어서, 이후에 블레이드 다이싱 또는 레이저 다이싱을 실시하는 영역의, 이후의 블레이드 다이싱 또는 레이저 다이싱 절삭폭(도 15에서는, 레이저 가공폭 또는 블레이드 가공폭)에 마진폭을 더한 절삭폭(도 15에서는, 플라즈마 가공폭)분의 Si층을 플라즈마 다이싱에 의해 제거한다. 그 후, 블레이드 다이싱 또는 레이저 다이싱에 의해 Ag층 및 Ni층을 절삭한다. 이로써, Si층의 외주부에 치핑을 발생시키는 일 없이 반도체 장치(1G)의 개편화가 가능해진다.
이 Ag층 및 Ni층을 절삭할 때, 블레이드 다이싱 또는 레이저 다이싱에 의해 Si층에 데미지를 주지 않기 위해, 이웃하는 반도체 장치(1G)의 Si층끼리의 간격을, 레이저 가공폭 또는 블레이드 가공폭보다 크게 확보해 둘 필요가 있다. 이로써, Si층의 외주는, Ag층의 외주로부터 간격을 두고 내측에 형성되게 된다.
도 15에 나타내는 바와 같이, 레이저 가공폭 또는 블레이드 가공폭을, 예를 들어 30∼35㎛로 하고, 플라즈마 다이싱에 의한 가공폭을, 예를 들어 65㎛로 했을 경우, Si층의 외주와 Ag층의 외주의 거리(도 15의 후퇴 거리(LB))는, 예를 들어 15∼17㎛가 된다.
이로써, 반도체 장치(1G)의 개편화 공정으로서, Si층을 플라즈마 다이싱에 의해 가공하고, Ag층 및 Ni층을, 블레이드 다이싱 또는 레이저 다이싱에 의해 가공했을 경우에, Si층의 외주부에 치핑을 발생시키지 않는 개편화를 용이하게 실현할 수 있다.
도 16은, 실시형태에 관련된 반도체 장치(1G) 에 있어서의 Si층의 측면의 전자 현미경 촬영도이다. 동 도면에 나타내는 바와 같이, 반도체층(40)(Si층)의 외주 측면 중 주면(31a)과 접하는 주면(40b)측의 단부 측면의 요철의 최대 높이 조도 Rz는, 반도체층(40)(Si층)의 외주 측면 중 주면(40a)측의 측면의 요철의 최대 높이 조도 Rz와 대략 같다. 또, 반도체층(40)(Si층)의 외주 측면 중 주면(31a)과 접하는 주면(40b)측의 단부 측면은, 반도체층(40)(Si층)의 외주 측면 중 주면(40a)측의 측면의 최대 외주보다, 반도체층(40)(Si층)을 평면에서 보았을 때 외측에 형성되어 있지 않다. 요컨대, 반도체층(40)의 잔류물이, Ag층의 주면(31a) 상에 형성되어 있지 않다.
이로써, Ag층 및 Ni층을 레이저 다이싱할 때, Si층의 측면에 Ag층 및 Ni층의 구성물이었던 금속의 부착을 억제하는 것이 가능해진다.
또, 도 16에 나타내는 바와 같이, 반도체층(40)(Si층)의 외주 측면은, 예각인 정점을 포함하는 요철 형상을 가지고 있어도 된다.
이에 의하면, 예각인 정점을 포함하는 요철 형상에 의해, Si층의 외주 측면으로부터의 방열이 촉진되어, 반도체 장치(1G)의 방열성이 향상된다.
도 17은, 실시형태에 관련된 반도체 장치(1G)에 있어서의 Si층의 측면 형상과 제법의 관계를 설명하는 도면이다. 동 도면의 (a)에는, Si층을 평면에서 보았을 경우의, 플라즈마 다이싱용 마스크 형상에 기초하는, 예각인 정점을 포함하는 요철 형상이 표시되어 있다. 또, 동 도면의 (b)에는, Si층을 단면에서 보았을 경우의, 플라즈마 다이싱시의 가공 상태가 표시되어 있다. 여기서의 플라즈마 다이싱 공정에서는, 다단계로 나누어 플라즈마 절삭 가공되므로, Si층의 측면은, y축 방향(또는 x축 방향) 및 z축 방향의 쌍방에 있어서, 예각인 정점을 포함하는 요철이 형성되어 있다. 또, 동 도면의 (b)에 나타내는 바와 같이, Si층의 외주 측면 중 Ag층과 접하는 단부 측면의 요철의 최대 높이 조도 Rz는, Si층의 외주 측면 중 Ag층과 반대측에 위치하는 측면의 요철의 최대 높이 조도 Rz와 대략 같다. 또, Si층의 외주 측면 중 Ag층과 접하는 단부 측면은, Si층의 외주 측면 중 Ag층과 반대측에 위치하는 측면의 최대 외주보다, Si층을 평면에서 보았을 때 외측에 형성되어 있지 않다.
도 18은, 실시형태에 관련된 반도체 장치(1H)에 있어서의 Si층 및 Ag층의 측면의 전자 현미경 촬영도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1H)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 트랜지스터(10 및 20)와, 비정질 반도체(44)를 갖는다. 반도체 장치(1H)는, 반도체 장치(1G)와 비교하여, 비정질 반도체(44)를 갖는 점이 상이하다. 이하, 반도체 장치(1H)에 대해, 반도체 장치(1G)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
비정질 반도체(44)는, 반도체층(40)(Si층)의 외주 측면에, 반도체층(40)(Si층)을 덮도록 형성되어 있다.
또한, 비정질 반도체(44)는, 반도체 장치(1H)의 개편화 공정에 있어서, Si층을 레이저 다이싱으로 절단했을 경우에, Si층을 구성하는 Si가 Si층의 측면에 용융 응고 부착된 것이다. 이로써, 이후의 블레이드 다이싱에 의한 Ag층 및 Ni층을 다이싱할 때, Si층에 크랙이 생기거나, Si층의 일부가 박리되거나 하는 것이 억제된다.
도 19는, 실시형태에 관련된 반도체 장치(1J)의 단면도이다. 동 도면에 나타내는 바와 같이, 반도체 장치(1J)는, 반도체층(40)(Si층)과, 금속층(30(Ni층) 및 31(Ag층))과, 트랜지스터(10 및 20)와, 홈부(43A 및 43B)를 갖는다. 반도체 장치(1J)는, 반도체 장치(1G)와 비교하여, 홈부(43A 및 43B)를 갖는 점이 상이하다. 이하, 반도체 장치(1J)에 대해, 반도체 장치(1G)와 동일한 점에 대해서는 설명을 생략하고, 상이한 점을 중심으로 설명한다.
트랜지스터(10)는, Si층의 주면(40a)에, 게이트 도체(15) 및 게이트 절연막(16)인 고체 부재가 충전된 복수의 홈부(41)(제1 복수의 홈부, 본체부 트렌치)를 가지고 있다.
트랜지스터(20)는, Si층의 주면(40a)에, 게이트 도체(25) 및 게이트 절연막(26)인 고체 부재가 충전된 복수의 홈부(42)(제2 복수의 홈부, 본체부 트렌치)를 가지고 있다.
복수의 홈부(43A) 및 복수의 홈부(43B)는, 반도체층(40)(Si층)의 주면(40a)의 외연부이며 반도체층(40)(Si층)의 외주변을 따라 형성된, 실리콘을 포함하는 고체 부재가 충전된 제3 복수의 홈부(더미 트렌치)이다. 복수의 홈부(43A)는, 주면(40a)의 상기 외연부 중, 트랜지스터(10)측의 외연부에 배치되어 있다. 또, 복수의 홈부(43B)는, 주면(40a)의 상기 외연부 중, 트랜지스터(20)측의 외연부에 배치되어 있다.
또한, 복수의 홈부(43A) 및 복수의 홈부(43B)에 충전된 고체 부재는, 복수의 홈부(41) 및 복수의 홈부(42)에 충전된 고체 부재와 같은 재료이어도 되고, 이 경우에는, 복수의 홈부(43A) 및 복수의 홈부(43B)를, 복수의 홈부(41) 및 복수의 홈부(42)의 형성 공정과 같은 공정으로 형성할 수 있다. 이로써, 제조 공정의 간소화가 도모된다.
이에 의하면, 반도체 장치(1J)의 개편화 공정에 있어서, 블레이드 다이싱시에 발생한 Si층의 크랙 및 일부 박리가, 보디 영역(18)이나 보디 영역(28)까지 달하는 것을 억제할 수 있다.
또한, 복수의 홈부(41)와 복수의 홈부(43A)의 간격(LgA), 및 복수의 홈부(42)와 복수의 홈부(43B)의 간격(LgB)는, 복수의 홈부(41) 중 이웃하는 홈끼리의 간격(Pg1)보다 크고, 또한 복수의 홈부(42) 중 이웃하는 홈끼리의 간격(Pg2)보다 커도 된다.
이에 의하면, 간격(LgA 및 LgB)이, 본체부의 홈부의 간격(Pg1 및 Pg2)보다 크기 때문에, 반도체 장치(1J)의 제조 마스크 패턴 점유율을 안정 제조 가능한 범위까지 저감시킬 수 있다.
또, 반도체 장치(1J)는, 소스 전극(11) 또는 소스 전극(21)과 일부 겹치도록 형성된 패시베이션층(35)(보호층)을 가지고 있다. 여기서, 반도체층(40)(Si층)을 평면에서 보았을 경우에, 패시베이션층(35)의 외주는, 반도체층(40)(Si층)의 외주로부터 간격을 두고 내측에 형성되어 있고, 복수의 홈부(43A) 및 복수의 홈부(43B)는, 상기 평면에서 보았을 때, 반도체층(40)(Si층)의 외주로부터 패시베이션층(35)의 외주까지의 구간에 형성되어 있어도 된다.
이로써, 패시베이션층(35)이 형성되지 않아, 블레이드 다이싱시에 발생하는 Si층의 크랙 및 일부 박리에 대한 내성이 약한, Si층의 주면(40a)의 외연부에 있어서도, Si층의 크랙 및 일부 박리에 대한 내성을 향상시킬 수 있다.
또, 복수의 홈부(43A) 및 복수의 홈부(43B)에 있어서의 홈부의 피치는, 복수의 홈부(41) 및 복수의 홈부(42)에 있어서의 홈부의 피치와 같아도 된다.
이에 의하면, 복수의 홈부(43A) 및 복수의 홈부(43B)를, 복수의 홈부(41) 및 복수의 홈부(42)를 형성하는 공정에 있어서 동시에 형성할 수 있으므로, 반도체 장치(1J)의 설계 및 제조를 간소화할 수 있다.
(그 밖의 실시형태)
이상, 본 개시의 하나 또는 복수의 양태에 관련된 반도체 장치에 대해, 실시형태에 기초하여 설명했지만, 본 개시는, 이 실시형태에 한정되는 것은 아니다. 본 개시의 취지를 일탈하지 않는 한, 당업자가 생각해 낸 각종 변형을 본 실시형태에 실시한 것이나, 상이한 실시형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 개시의 하나 또는 복수의 양태의 범위 내에 포함되어도 된다.
본 실시형태에서는, 실리콘으로 이루어지는 반도체 기판에 2개의 종형 MOS 트랜지스터를 형성한 반도체 장치(1)를 예시했지만, 본 발명에 관련된 반도체 장치는, 이하의 구성을 갖는 반도체 장치를 포함한다.
도 20은, 실시형태에 관련된 반도체 장치(100)를 구성하는 종형 III족 질화물 반도체 트랜지스터 1개분의 개략 단면도이다. 반도체 장치(100)는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 III족 질화물 반도체 트랜지스터이다. 도 20에 나타내는 바와 같이, 반도체 장치(100)를 구성하는 종형 III족 질화물 반도체 트랜지스터는, n형의 III족 질화물 반도체로 이루어지는 기판(132)과, n형의 III족 질화물 반도체층(133)(및 143)과, p형의 III족 질화물 반도체층(134)(및 144)과, 금속층(130 및 131)을 구비한다. 또, III족 질화물 반도체층(134)의 일부를 관통하여, 저부가 III족 질화물 반도체층(133)에 이르는 리세스부가 설치되어 있다. 또, III족 질화물 반도체층(144)의 일부를 관통하여, 저부가 III족 질화물 반도체층(143)에 이르는 리세스부가 설치되어 있다. 또한 리세스부의 저부, 측부와 III족 질화물 반도체층(134)의 표면의 일부를 덮도록, III족 질화물 반도체층(137)과, III족 질화물 반도체층(137)보다 밴드 갭이 큰 III족 질화물 반도체층(135)이 순차 형성되어 있다. 또, 리세스부의 저부, 측부와 III족 질화물 반도체층(144)의 표면의 일부를 덮도록, III족 질화물 반도체층(147)과, III족 질화물 반도체층(147)보다 밴드 갭이 큰 III족 질화물 반도체층(145)이 순차 형성되어 있다. 또한 III족 질화물 반도체층(134)의 표면에는 게이트 도체(119)가 형성되고, III족 질화물 반도체층(135)의 상층에는 소스 전극(111)이 형성되어 있다. 또, III족 질화물 반도체층(144)의 표면에는 게이트 도체(129)가 형성되고, III족 질화물 반도체층(145)의 상층에는 소스 전극(121)이 형성되어 있다. III족 질화물 반도체층(137)과 III족 질화물 반도체층(135)의 경계 근방에는 2차원 전자 가스(136)이 발생하고 있다. 또, III족 질화물 반도체층(147)과 III족 질화물 반도체층(145)의 경계 근방에는 2차원 전자 가스(146)가 발생하고 있다.
III족 질화물 반도체층(134), III족 질화물 반도체층(133) 및 기판(132)의 적층체인 반도체층(140)은, 서로 배향하는 제1 주면 및 제2 주면을 갖는다. 또, III족 질화물 반도체층(144), III족 질화물 반도체층(143) 및 기판(132)의 적층체인 반도체층(150)은, 서로 배향하는 제1 주면 및 제2 주면을 갖는다.
금속층(131)은, 서로 배향하는 제3 주면 및 제4 주면을 갖고, 제3 주면이 제2 주면에 접촉하여 형성되고. 반도체층(140 및 150)보다 두껍고, 제1 금속 재료로 이루어지는 제1 금속층이다.
금속층(130)은, 서로 배향하는 제5 주면 및 제6 주면을 갖고, 제5 주면이 제4 주면에 접촉하여 형성되고, 반도체층(140 및 150)보다 두껍고, 제1 금속 재료보다 영률이 큰 제2 금속 재료로 이루어지는 제2 금속층이다.
또, 반도체층(140)의 제1 영역에, 기판(132), III족 질화물 반도체층(133, 134, 135 및 137), 금속층(130 및 131), 게이트 도체(119), 및 소스 전극(111)으로 구성된 제1 종형 III족 질화물 반도체 트랜지스터가 형성되고, 제1 영역과 제1 주면을 따른 방향으로 인접하는 제2 영역에, 기판(132), III족 질화물 반도체층(143, 144, 145 및 147), 금속층(130 및 131), 게이트 도체(129), 및 소스 전극(121)으로 구성된 제2 종형 III족 질화물 반도체 트랜지스터가 형성되어 있다.
금속층(131)은, 제1 종형 III족 질화물 반도체 트랜지스터 및 제2 종형 III족 질화물 반도체 트랜지스터의 공통 드레인 전극으로서 기능한다.
또한, III족 질화물 반도체층(133 및 143)은, 연속된 1개의 층이어도 된다. 또, III족 질화물 반도체층(135 및 145)은, 연속된 1개의 층이어도 된다. 또, III족 질화물 반도체층(137 및 147)은, 연속된 1개의 층이어도 된다. 또, 2차원 전자 가스(136 및 146)는, 연속되어 있어도 된다. 또, III족 질화물 반도체층(133, 134, 135, 137, 143, 144, 145 및 147)을 구성하는 III족 원소는, Al, Ga, 또는 In 단독, 또는 그들의 조합이어도 된다.
상기 구성에 의하면, 저온 저항을 확보하기 위한 두께를 갖는 금속층(131)과, 금속층(131)보다 영률이 크고 반도체층(140 및 150)보다 두꺼운 금속층(130)이 접촉하고 있으므로, 반도체층(140 및 150)과 금속층(131)의 접촉에 의해 발생하는 반도체 장치(100)의 휨을 억제할 수 있다. 따라서, 온 저항의 저감과 휨의 억제를 양립시킨 칩 사이즈 패키지형의 반도체 장치(100)를 제공하는 것이 가능해진다.
도 21은, 실시형태에 관련된 반도체 장치(200)를 구성하는 종형 SiC 트랜지스터 1개분의 개략 단면도이다. 반도체 장치(200)는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 SiC(탄화규소) 파워 트랜지스터이다. 도 21에 나타내는 바와 같이, 반도체 장치(200)를 구성하는 SiC 트랜지스터는, 고농도 n형 불순물을 포함하는 SiC 기판(232)과, 저농도 n형 불순물층(233)과, 금속층(230 및 231)을 구비한다. 저농도 n형 불순물층(233)에는, 내부에 고농도 n형 불순물층을 갖는 p형 불순물층이 설치되어 있다. 또, p형 불순물층 내부의 고농도 n형 불순물층의 표면 및 p형 불순물층의 표면에는 소스 전극(211)(및 221)이 접촉하여 설치되고, p형 불순물층 내부의 고농도 n형 불순물층과 저농도 n형 불순물층(233) 사이의 p형 불순물층과 대향하는 위치에, 절연막(216)을 개재하여 게이트 도체(219)(및 229)가 설치되어 있다.
저농도 n형 불순물층(233) 및 SiC 기판(232)의 적층체인 반도체층(240)은, 서로 배향하는 제1 주면 및 제2 주면을 갖는다.
금속층(231)은, 서로 배향하는 제3 주면 및 제4 주면을 갖고, 제3 주면이 제2 주면에 접촉하여 형성되고, 반도체층(240)보다 두껍고, 제1 금속 재료로 이루어지는 제1 금속층이다.
금속층(230)은, 서로 배향하는 제5 주면 및 제6 주면을 갖고, 제5 주면이 제4 주면에 접촉하여 형성되고, 반도체층(240)보다 두껍고, 제1 금속 재료보다 영률이 큰 제2 금속 재료로 이루어지는 제2 금속층이다.
또, 반도체층(240)의 제1 영역에, SiC 기판(232), 저농도 n형 불순물층(233), 금속층(230 및 231), 게이트 도체(219), 및 소스 전극(211)으로 구성된 제1 종형 SiC 트랜지스터가 형성되고, 제1 영역과 제1 주면을 따른 방향으로 인접하는 제2 영역에, SiC 기판(232), 저농도 n형 불순물층(233), 금속층(230 및 231), 게이트 도체(229), 및 소스 전극(221)으로 구성된 제2 종형 SiC 트랜지스터가 형성되어 있다.
금속층(231)은, 제1 종형 SiC 트랜지스터 및 제2 종형 SiC 트랜지스터의 공통 드레인 전극으로서 기능한다.
상기 구성에 의하면, 저온 저항을 확보하기 위한 두께를 갖는 금속층(231)과, 금속층(231)보다 영률이 크고 반도체층(40B)보다 두꺼운 금속층(230)이 접촉하고 있으므로, 반도체층(40B)과 금속층(231)의 접촉에 의해 발생하는 반도체 장치(200)의 휨을 억제할 수 있다. 따라서, 온 저항의 저감과 휨의 억제를 양립시킨 칩 사이즈 패키지형의 반도체 장치(200)를 제공하는 것이 가능해진다.
[산업상 이용가능성]
본원 발명에 관련된 반도체 장치는, CSP형의 반도체 장치로서, 쌍방향 트랜지스터의 각종 반도체 장치에 널리 이용할 수 있다.
1, 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1J, 100, 200 반도체 장치
2 제어 IC
3 전지
4 부하
10 트랜지스터(제1 종형 MOS 트랜지스터)
11, 11a, 11A, 11b, 11B, 11c, 11d, 21, 21a, 21A, 21b, 21B, 21c, 21d, 111, 121, 211, 221 소스 전극
12, 13, 22, 23 부분
14, 24 소스 영역
15, 25, 119, 129, 219, 229 게이트 도체
16, 26 게이트 절연막
18, 28 보디 영역
19, 19A, 19B, 29, 29A, 29B 게이트 전극
20 트랜지스터(제2 종형 MOS 트랜지스터)
30, 31, 130, 131, 230, 231 금속층
30a, 30b, 31a, 31b, 40a, 40b, 50a, 50b, 51a, 51b 주면
32 반도체 기판
33 저농도 불순물층
34 층간 절연층
35 패시베이션층
36A, 36B, 37A, 37B, 38 돌기부
39 합성물
40, 140, 150, 240 반도체층
41, 42, 43A, 43B, 60 홈부
44 비정질 반도체
50, 51 커버층
70A, 70C, 70E 제1 층
70B, 70D, 70F 제2 층
132 기판
133, 134, 135, 137, 143, 144, 145, 147 III족 질화물 반도체층
136, 146 2차원 전자 가스
216 절연막
232 SiC 기판
233 저농도 n형 불순물층

Claims (14)

  1. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    서로 배향(背向)하는 제1 주면 및 제2 주면을 갖고, 실리콘, 질화갈륨 또는 탄화규소로 이루어지는 반도체층과,
    서로 배향하는 제3 주면 및 제4 주면을 갖고, 상기 제3 주면이 상기 제2 주면에 접촉하여 형성되고, 상기 반도체층보다 두껍고, 제1 금속 재료로 이루어지는 제1 금속층과,
    서로 배향하는 제5 주면 및 제6 주면을 갖고, 상기 제5 주면이 상기 제4 주면에 접촉하여 형성되고, 상기 제1 금속 재료보다 영률이 큰 제2 금속 재료로 이루어지는 제2 금속층과,
    상기 반도체층의 제1 영역에 형성된 제1 종형 전계 효과 트랜지스터와,
    상기 반도체층에 있어서, 상기 제1 영역과 상기 제1 주면을 따른 방향으로 인접하는 제2 영역에 형성된 제2 종형 전계 효과 트랜지스터를 갖고,
    상기 제1 종형 전계 효과 트랜지스터는 상기 반도체층의 상기 제1 주면측에 제1 소스 전극 및 제1 게이트 전극을 갖고,
    상기 제2 종형 전계 효과 트랜지스터는 상기 반도체층의 상기 제1 주면측에 제2 소스 전극 및 제2 게이트 전극을 갖고,
    상기 제1 금속층은, 상기 제1 종형 전계 효과 트랜지스터 및 상기 제2 종형 전계 효과 트랜지스터의 공통 드레인 전극으로서 기능하고,
    상기 제1 소스 전극으로부터 상기 공통 드레인 전극을 경유한 상기 제2 소스 전극까지의 쌍방향 경로를 주전류 경로로 하는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제2 금속층의 두께는 2㎛ 이상인, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제2 금속 재료의 선팽창 계수는, 상기 제1 금속 재료의 선팽창 계수보다 작은, 반도체 장치.
  4. 청구항 1에 있어서,
    추가로,
    상기 제2 금속층을 평면에서 보았을 경우의 상기 제2 금속층의 외주에, 상기 제5 주면으로부터 상기 제6 주면을 향하는 방향으로, 상기 제6 주면으로부터 돌출된 제1 돌기부를 갖고,
    상기 제1 돌기부는, 상기 제1 금속 재료 및 상기 제2 금속 재료 중 적어도 한쪽을 포함하는, 반도체 장치.
  5. 청구항 4에 있어서,
    상기 제1 돌기부는, 상기 평면에서 보았을 때의 상기 제2 금속층의 외주의 대향하는 2변에 형성되어 있는, 반도체 장치.
  6. 청구항 4에 있어서,
    상기 제1 돌기부의 돌출 높이는, 상기 제2 금속층의 두께의 1/3 이상인, 반도체 장치.
  7. 청구항 4에 있어서,
    상기 제1 돌기부의 돌출폭은 4㎛ 이상인, 반도체 장치.
  8. 청구항 1에 있어서,
    추가로,
    서로 배향하는 제7 주면 및 제8 주면을 갖고, 상기 제7 주면이 상기 제6 주면에 접촉하여 형성되고, 세라믹 재료 또는 플라스틱 재료로 이루어지는 제1 커버층을 갖는, 반도체 장치.
  9. 청구항 1에 있어서,
    추가로,
    상기 제1 금속층 및 상기 제2 금속층 중 적어도 한쪽의 외주 측면에는, 상기 제1 금속 재료와 상기 제2 금속 재료의 합성물이 형성되어 있는, 반도체 장치.
  10. 청구항 9에 있어서,
    상기 합성물은, 상기 제1 금속층 및 상기 제2 금속층을 평면에서 보았을 경우에 있어서의 상기 반도체 장치의 전체 둘레에 걸쳐, 상기 외주 측면에 형성되어 있는, 반도체 장치.
  11. 청구항 9에 있어서,
    상기 제3 주면으로부터 상기 제6 주면을 향하는 방향에 있어서, 상기 합성물의 중심 위치는, 상기 제3 주면으로부터 상기 제6 주면까지의 거리의 반의 위치와 상기 제6 주면의 위치 사이인, 반도체 장치.
  12. 청구항 1에 있어서,
    상기 반도체층을 평면에서 보았을 경우에 있어서, 상기 반도체층의 외주는 상기 제1 금속층의 외주로부터 간격을 두고 내측에 형성되어 있는, 반도체 장치.
  13. 청구항 12에 있어서,
    상기 평면에서 보았을 때, 상기 반도체층의 외주는, 전체 둘레에 걸쳐 상기 제1 금속층의 외주로부터 간격을 두고 내측에 형성되어 있는, 반도체 장치.
  14. 청구항 12에 있어서,
    상기 간격의 길이는 15㎛ 이상인, 반도체 장치.
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