JP6614470B1 - 半導体装置 - Google Patents

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Abstract

半導体装置（１）は、主面（４０ａおよび４０ｂ）を有する半導体層（４０）と、主面（３１ａおよび３１ｂ）を有し、主面（３１ａ）が主面（４０ｂ）に接触し、半導体層（４０）よりも厚く第１の金属材料からなる金属層（３１）と、主面（３０ａおよび３０ｂ）を有し、主面（３０ａ）が主面（３１ｂ）に接触し、半導体層（４０）よりも厚く、第１の金属材料よりもヤング率の大きい金属材料からなる金属層（３０）と、トランジスタ（１０および２０）とを有し、トランジスタ（１０）は半導体層（４０）の主面（４０ａ）側にソース電極（１１）およびゲート電極（１９）を有し、トランジスタ（２０）は半導体層（４０）の主面（４０ａ）側にソース電極（２１）およびゲート電極（２９）を有し、ソース電極（１１）から金属層（３１）を経由したソース電極（２１）までの双方向経路を主電流経路とする。

Description

本開示は、半導体装置に関し、特に、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置に関する。
従来、第１主面および第２主面を有する半導体層と、当該第１主面から当該第２主面に渡って設けられた２つの縦型電界効果トランジスタと、当該第２主面上に形成された金属層とを備える半導体装置が提案されている。この構成では、第１のトランジスタから第２のトランジスタへ流れる電流経路として、半導体基板内部の水平方向経路だけでなく、導通抵抗が低い金属層中の水平方向経路も用いることができるので、半導体装置のオン抵抗の低減が可能である。
特許文献１では、上記構成に加え、金属層の半導体基板とは反対側に導電層が形成された半導体装置が提案されている。この導電層により、チップを個片化する工程において、金属層のバリの発生を抑制できるとしている。
また、特許文献２では、上記構成に加え、金属層の半導体基板とは反対側に絶縁被膜が形成された半導体装置が提案されている。この絶縁被膜により、半導体装置の薄型化を維持しつつ、キズやかけなどの破損を防止できるとしている。
特開２０１６−８６００６号公報 特開２０１２−１８２２３８号公報
しかしながら、特許文献１および特許文献２に開示された半導体装置では、半導体基板の熱膨張係数よりも金属層の熱膨張係数の方が大きいため、温度変化による半導体装置の反りが発生する。
特許文献１では、金属層の半導体基板とは反対側に導電層が形成されているが、導電層の主材料が金属層と同種の金属であるため、温度変化による半導体装置の反りを軽減するのに十分な厚さの導電層形成は、製造上容易ではない。
特許文献２では、金属層の半導体基板とは反対側には、半導体装置の薄型化および破損の防止を実現するための絶縁被膜が形成されているが、金属層の厚さが低オン抵抗を確保するために必要な厚さの場合は、半導体装置の反りを軽減する十分な応力は絶縁被膜に発生しない。
つまり、特許文献１および２に開示された半導体装置では、オン抵抗の低減と半導体装置の反りの抑制とを両立できない。
そこで、本開示は、オン抵抗の低減と反りの抑制とを両立させたチップサイズパッケージ型の半導体装置を提供することを目的とする。
上記課題を解決するため、本開示に係る半導体装置の一態様は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、互いに背向する第１主面および第２主面を有し、シリコン、窒化ガリウムまたは炭化ケイ素からなる半導体層と、互いに背向する第３主面および第４主面を有し、前記第３主面が前記第２主面に接触して形成され、前記半導体層よりも厚く、第１の金属材料からなる第１の金属層と、互いに背向する第５主面および第６主面を有し、前記第５主面が前記第４主面に接触して形成され、前記半導体層よりも厚く、前記第１の金属材料よりもヤング率の大きい第２の金属材料からなる第２の金属層と、前記半導体層の第１の領域に形成された第１の縦型電界効果トランジスタと、前記半導体層において、前記第１の領域と前記第１主面に沿った方向で隣接する第２の領域に形成された第２の縦型電界効果トランジスタと、を有し、前記第１の縦型電界効果トランジスタは前記半導体層の前記第１主面側に第１のソース電極および第１のゲート電極を有し、前記第２の縦型電界効果トランジスタは前記半導体層の前記第１主面側に第２のソース電極および第２のゲート電極を有し、前記第１の金属層は、前記第１の縦型電界効果トランジスタおよび前記第２の縦型電界効果トランジスタの共通ドレイン電極として機能し、前記第１のソース電極から前記共通ドレイン電極を経由した前記第２のソース電極までの双方向経路を主電流経路とする。
この構成によれば、低オン抵抗を確保するための厚さを有する第１の金属層と、第１の金属層よりもヤング率が大きく半導体層よりも厚い第２の金属層とが接触しているので、半導体層と第１の金属層との接触によって発生する半導体装置の反りを抑制できる。よって、オン抵抗の低減と反りの抑制とを両立させたチップサイズパッケージ型の半導体装置を提供することが可能となる。
本開示に係る半導体装置によれば、オン抵抗の低減と半導体装置の反りの抑制とを両立させたフェイスダウン実装が可能なチップサイズパッケージ型の半導体装置を提供することが可能となる。
図１は、実施の形態に係る半導体装置の構成の一例を示す断面図である。 図２は、実施の形態に係る半導体装置の電極構成の一例を示す上面図および双方向電流の流れを表す断面概略図である。 図３は、実施の形態に係る半導体装置の充放電回路への応用例を示す回路図である。 図４Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚／Ｓｉ層厚に対する反り量およびオン抵抗を示すグラフである。 図４Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対する反り量を、試作実験で確認した結果のグラフである。 図５Ａは、Ｓｉ層／Ａｇ層／Ｎｉ層またはＳｉ層／Ａｇ層の積層構成を有する半導体装置における、Ｓｉ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。 図５Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。 図６の（ａ）は、実施の形態に係る半導体装置におけるＮｉ層の主面の電子顕微鏡撮影図であり、図６の（ｂ）は、実施の形態に係る半導体装置におけるＮｉ層の断面の電子顕微鏡撮影図である。 図７は、実施の形態に係る半導体装置における、Ｎｉ層／Ａｇ層の断面の電子顕微鏡撮影図である。 図８は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対する反り量の実測値および予測値を比較したグラフである。 図９は、結晶粒径の異なる複数の層で構成されたＮｉ層を有する半導体装置の概略断面図である。 図１０は、異なるめっき製法による２層で構成されたＮｉ層を有する半導体装置における反り量の温度依存性を示す図である。 図１１は、Ｎｉ層主面における凹凸周期および刻印パターン幅と刻印視認性との関係を示す概略断面図である。 図１２は、Ｎｉ層主面における最大高さ粗さおよび刻印深さと刻印視認性との関係を示す概略断面図である。 図１３Ａは、実施の形態に係る半導体装置の断面図である。 図１３Ｂは、実施の形態に係る半導体装置の断面図である。 図１３Ｃは、実施の形態に係る半導体装置の断面図である。 図１３Ｄは、実施の形態に係る半導体装置の断面図である。 図１３Ｅは、実施の形態に係る半導体装置の断面図である。 図１３Ｆは、実施の形態に係る半導体装置の断面図である。 図１４は、実施の形態に係る半導体装置の断面図である。 図１５は、実施の形態に係る半導体装置における、Ｓｉ層の後退距離を説明する図である。 図１６は、実施の形態に係る半導体装置における、Ｓｉ層の側面の電子顕微鏡撮影図である。 図１７は、実施の形態に係る半導体装置における、Ｓｉ層の側面形状と製法との関係を説明する図である。 図１８は、実施の形態に係る半導体装置における、Ｓｉ層／Ａｇ層の側面の電子顕微鏡撮影図である。 図１９は、実施の形態に係る半導体装置の断面図である。 図２０は、実施の形態に係る半導体装置の概略断面図である。 図２１は、実施の形態に係る半導体装置の概略断面図である。
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態）
［１．半導体装置の構成］
以下、本実施の形態に係る半導体装置１の構成について説明する。本開示に係る半導体装置１は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、フェイスダウン実装が可能なＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：チップサイズパッケージ）型のマルチトランジスタチップである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。ただし、本実施の形態に係る半導体装置１は、固体撮像装置等のオプトエレクトロニクスに分類されるものには適用されない。
図１は、実施の形態に係る半導体装置１の構成の一例を示す断面図である。また、図２は、実施の形態に係る半導体装置の電極構成の一例を示す上面図および双方向電流の流れを表す断面概略図である。図１の断面図は、図２の（ａ）のＩ−Ｉにおける切断面を見た図である。
図１に示すように、半導体装置１は、半導体層４０と、金属層３０および３１と、第１の縦型ＭＯＳトランジスタ１０（以下、トランジスタ１０）と、第２の縦型ＭＯＳトランジスタ２０（以下、トランジスタ２０）と、を有する。
半導体層４０は、互いに背向する主面４０ａ（第１主面）および主面４０ｂ（第２主面）を有し、シリコンからなる。半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層された構成となっている。半導体基板３２は半導体層４０の主面４０ｂ側に配置され、低濃度不純物層３３は半導体層４０の主面４０ａ側に配置されている。
金属層３１は、互いに背向する主面３１ａ（第３主面）および主面３１ｂ（第４主面）を有し、主面３１ａが主面４０ｂに接触して形成され、半導体層４０よりも厚く、第１の金属材料からなる第１の金属層である。第１の金属材料は、例えば、銀（Ａｇ）、銅（Ｃｕ）、または金（Ａｕ）が挙げられる。
金属層３０は、互いに背向する主面３０ａ（第５主面）および主面３０ｂ（第６主面）を有し、主面３０ａが主面３１ｂに接触して形成され、半導体層４０よりも厚く、第１の金属材料よりもヤング率の大きい第２の金属材料からなる第２の金属層である。第２の金属材料は、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、またはクロム（Ｃｒ）が挙げられる。
また、図１および図２の（ａ）、（ｂ）に示すように、半導体層４０を平面視した場合、第１の領域Ａ１に形成されたトランジスタ１０は、半導体層４０の主面４０ａ側に４つのソース電極１１ａ、１１ｂ、１１ｃおよび１１ｄ（それぞれ、ソース電極１１に相当）と、１つのゲート電極１９（第１のゲート電極）とを有している。また、第１の領域Ａ１と主面４０ａに沿った方向で隣接する第２の領域Ａ２に形成されたトランジスタ２０は、４つのソース電極２１ａ、２１ｂ、２１ｃおよび２１ｄ（それぞれ、ソース電極２１に相当）と、１つのゲート電極２９（第２のゲート電極）とを有している。なお、１つのトランジスタ１０および２０を構成するソース電極およびゲート電極の個数および配置関係は、図２に示されたものに限定されない。
図２の（ｂ）および（ｃ）に示すように、金属層３１は、トランジスタ１０および２０の共通ドレイン電極として機能し、ソース電極１１（第１のソース電極）から金属層３１を経由したソース電極２１（第２のソース電極）までの双方向経路を主電流経路とする。
上記構成によれば、低オン抵抗を確保するための厚さを有する金属層３１と、金属層３１よりもヤング率が大きく半導体層４０よりも厚い金属層３０とが接触しているので、半導体層４０と金属層３１との接触によって発生する半導体装置１の反りを抑制できる。よって、オン抵抗の低減と反りの抑制とを両立させたチップサイズパッケージ型の半導体装置１を提供することが可能となる。
以下、半導体装置１の構成および作用について、詳細に説明する。
半導体基板３２は、第１導電型の不純物を含み、シリコンからなる。半導体基板３２は、例えば、Ｎ型のシリコン基板である。
低濃度不純物層３３は、半導体基板３２の上面（図１でのｚ軸正方向側主面）に接して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含むボディ領域１８が形成されている。ボディ領域１８には、第１導電型の不純物を含むソース領域１４、ゲート導体１５、およびゲート絶縁膜１６が形成されている。ソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介してソース領域１４およびボディ領域１８に接続されている。ゲート導体１５は、ゲート電極１９に接続されている。
ソース電極１１の部分１２は、実装時にはんだなどの導電性接合材と良好な接合性を示す層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
ソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第２の領域Ａ２には、第１導電型と異なる第２導電型の不純物を含むボディ領域２８が形成されている。ボディ領域２８には、第１導電型の不純物を含むソース領域２４、ゲート導体２５、およびゲート絶縁膜２６が形成されている。ソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介してソース領域２４およびボディ領域２８に接続されている。ゲート導体２５は、ゲート電極２９に接続される。
ソース電極２１の部分２２は、実装時にはんだなどの導電性接合材と良好な接合性を示す層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
ソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
ボディ領域１８およびボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通してソース領域１４およびソース領域２４に接続するソース電極の部分１３および２３が設けられている。層間絶縁層３４およびソース電極の部分１３および２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース電極の部分１３、２３にそれぞれ接続される部分１２および２２が設けられている。
［２．半導体装置の動作］
図１に示す半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、ソース領域１４、ソース領域２４、半導体基板３２、および低濃度不純物層３３はＮ型半導体であり、かつ、ボディ領域１８およびボディ領域２８はＰ型半導体であってもよい。
また、例えば、第１導電型をＰ型、第２導電型をＮ型として、ソース領域１４、ソース領域２４、半導体基板３２、および低濃度不純物層３３はＰ型半導体であり、かつ、ボディ領域１８およびボディ領域２８はＮ型半導体であってもよい。
以下では第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
図１に示す半導体装置１において、ソース電極１１に高電圧およびソース電極２１に低電圧を印加し、ソース電極２１を基準としてゲート電極２９（ゲート導体２５）にしきい値以上の電圧を印加すると、ボディ領域２８中のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、ソース電極１１−ボディ領域１８−低濃度不純物層３３−半導体基板３２−金属層３１−半導体基板３２−低濃度不純物層３３−ボディ領域２８に形成された導通チャネル−ソース領域２４−ソース電極２１という経路でオン電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、ボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、このオン電流は金属層３１を流れるため、金属層３１を厚くすることで、オン電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。この導通状態は、後述の図３における充電状態の場合である。
［３．半導体装置の反り低減と低オン抵抗とを両立させる構成］
図３は、半導体装置１の、スマートホンやタブレットの充放電回路への応用例を示す回路図であり、半導体装置１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電動作および負荷４から電池３への充電動作を制御する。このようにスマートホンやタブレットの充放電回路として、半導体装置１が適用される場合、充電時間短縮や急速充電実現の制約から、オン抵抗は、２０Ｖ耐圧仕様として、２．２〜２．４ｍΩ以下が求められる。
また、半導体装置１が実装基板に実装される場合には、ソース電極１１、ゲート電極１９、ソース電極２１およびゲート電極２９は、はんだなどの導電性接合材を介して、実装基板上に設けられた電極と、フェイスダウンにより接合される。この場合、半導体装置１の反りが大きいほど、ソース電極１１、ゲート電極１９、ソース電極２１およびゲート電極２９と、実装基板上に設けられた電極との電気的接続が不安定となる。つまり、半導体装置１の実装基板上の電極との接合をより安定化させるには、半導体装置１の反りを、より小さくする必要がある。
図４Ａは、半導体層４０（以下Ｓｉ層と記す場合がある）／金属層３１（以下Ａｇ層と記す場合がある）の積層構成を有する半導体装置における、Ａｇ層厚／Ｓｉ層厚（Ａｇ層厚をＳｉ層厚で除した値）に対する反り量およびオン抵抗を、試作実験で確認した結果のグラフである。より具体的には、同図には、長辺長が３．４０ｍｍ（図２のＬ１）かつ短辺長が１．９６ｍｍ（図２のＬ２）である半導体装置における、２５０℃における反り量、および、オン抵抗が示されている。同図より、オン抵抗が２．４ｍΩ以下を満たすＡｇ層厚／Ｓｉ層厚は、１．０より大きいことが求められる。一方、Ａｇ層厚／Ｓｉ層厚が１．０より大きい範囲では、２５０℃における反り量が、業界規格の６０μｍ以下とならない。
これに対して、金属層３０（以下Ｎｉ層と記す場合がある）は、半導体装置１の低オン抵抗を確保しつつ、半導体装置１に生じる反りを抑制するために配置されている。これは、金属層３１を半導体層４０と金属層３０とで挟んだ構造であり、金属層３１の両面の応力バランスの観点から、金属層３０は、半導体層４０と同程度の材料物性、かつ同程度の厚さを有することが反り量の抑制としては望ましい。しかしながら、そのような金属材料は存在しないため、金属層３０は、少なくとも、金属層３１が有する材料物性値よりも半導体層４０の材料物性値に近い材料物性値を有していること、かつ金属層３０の厚さは半導体層４０の厚さよりも厚いことが必要となる。
表１に、半導体層４０／金属層３１／金属層３０の例であるＳｉ層／Ａｇ層／Ｎｉ層における典型的な各層の膜厚および物性値を例示する。
Figure 0006614470
表１に示すように、Ｎｉ層を構成する第２の金属材料のヤング率は、Ａｇ層を構成する第１の金属材料のヤング率よりも大きい。また、Ｎｉ層の厚さはＳｉ層よりも厚く、Ａｇ層の厚さはＳｉ層の厚さよりも厚い。さらに、Ｎｉ層を構成する第２の金属材料の線膨張係数は、Ａｇ層を構成する第１の金属材料の線膨張係数よりも小さい。Ｎｉ層の線膨張係数がＡｇ層の線膨張係数よりも小さいことで、半導体装置１の反りをさらに抑制できる。
図４Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置１における、Ｎｉ層厚に対する反り量を、試作実験で確認した結果のグラフである。より具体的には、図４Ｂには、Ｓｉ層厚が２０μｍ、Ａｇ層厚が５０μｍである場合の、Ｎｉ層厚に対する２５０℃における反り量を計算機シミュレータで予測した結果のグラフである。
同図に示すように、Ｎｉ層が無い状態（Ｎｉ層厚＝０μｍ）では、反り量は６７μｍ程度となっているが、Ｎｉ層厚が増加するにつれて反り量は減少する。ここで、反りに関する実装課題を完全に抑制するためには、反り量は３０μｍ程度まで低減する必要がある。そのためには、Ｎｉ層は、Ｓｉ層よりも厚くすることが望ましい。
図４Ａおよび図４Ｂの結果より、反り量の低減と低オン抵抗とを両立するには、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置１において、Ａｇ層がＳｉ層よりも厚く、かつ、Ｎｉ層がＳｉ層よりも厚いことが必要となる。
次に、反り量の低減と低オン抵抗を両立できる積層構成について説明する。
図５Ａは、Ｓｉ層／Ａｇ層／Ｎｉ層またはＳｉ層／Ａｇ層の積層構成を有する半導体装置における、Ｓｉ層の厚さに対するオン抵抗を、試作実験で確認した結果のグラフである。より具体的には、同図には、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置において、Ａｇ層厚が３０μｍおよび５０μｍである場合の、Ｓｉ層厚に対するオン抵抗を示すグラフが表されている。併せて同図には、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置において、Ａｇ層厚が３０μｍかつＮｉ層厚が３０μｍ、および、Ａｇ層厚が５０μｍかつＮｉ層厚が３０μｍである場合の、Ｓｉ層の厚さに対するオン抵抗を示すグラフが表されている。
図５Ａに示すように、Ｓｉ層を薄くするにつれて、半導体装置のオン抵抗は低くなっていく。ただし、Ｓｉ層は、薄膜化することでオン抵抗の低減ができるが、半導体基板ウエハ面内での膜厚バラツキ増大や、局所的に割れやクラックが生じるという製造工程上の課題が顕在化するため、２０μｍを下回る安定した薄膜化は困難である。また、Ａｇ層を厚くするほどオン抵抗は低減され、Ｎｉ層を付加するとオン抵抗は低減される傾向にある。
図５Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。より具体的には、同図には、Ｓｉ層（２０μｍ）／Ａｇ層（３０μｍ）、および、Ｓｉ層（２０μｍ）／Ａｇ層（５０μｍ）である場合の、Ｎｉ層厚に対するオン抵抗を示すグラフが表されている。同図より、Ｎｉ層厚を厚くするにつれ、半導体装置のオン抵抗は微減していることから、Ｎｉ層を付加することで半導体装置のオン抵抗を増加させることはないことが解る。特に、Ｓｉ層厚が２０μｍ、Ａｇ層厚が３０μｍ、Ｎｉ層厚が３０μｍにおいて、オン抵抗が２．３ｍΩ程度に低減している。
図５Ａおよび図５Ｂからも、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置１において、Ａｇ層がＳｉ層よりも厚く、かつ、Ｎｉ層がＳｉ層よりも厚いことで、反り量の低減と低オン抵抗とを両立できることが解る。
［４．半導体装置の微視的構成］
本実施の形態に係る半導体装置１において、Ｎｉ層はＳｉ層よりも厚く、Ｓｉ層は２０μｍよりも厚いことが望ましいことから、Ｎｉ層は、数十μｍの厚さを有する層が必要となる。この観点から、Ｎｉ層は、例えば、湿式めっき法により形成される。湿式めっき法は、電気めっき法および化学めっき法に大別されるが、電気めっき法は膜厚の制限が少なく、低温形成が可能でありデバイスへの熱的影響が少ないという特徴を有する。よって、半導体装置１のＮｉ層の製法として、電気めっき法が望ましい。Ｎｉ層の形成法として、蒸着等の乾式手法も挙げられるが、その結晶粒子は数十ｎｍオーダーであり製膜レートが低いため、膜厚１０μｍ以上を有する厚膜を製膜する手法としては非現実的である。
電気めっき法は、溶液中でイオン化した金属種が電位勾配により陰極方向に移動し、当該金属種が陰極の基材原子と化学的に結合することで金属皮膜が形成されるものである。そのため、形成される金属皮膜の結晶粒子は成長し、大きくなり易い傾向がある。
図６は、実施の形態に係る半導体装置１におけるＮｉ層の結晶状態を示す図である。図６の（ａ）には、半導体装置１におけるＮｉ層の主面３０ｂの電子顕微鏡撮影図が示され、図６の（ｂ）には、半導体装置１におけるＮｉ層の断面の電子顕微鏡撮影図が示されている。
図６の（ａ）には、Ｎｉ層の主面３０ｂにおいて、複数の結晶の集合体である粒子の凹凸構造が表れており、その凹凸構造の周期は、例えば、１０〜２０μｍである。一方、図６の（ｂ）には、Ｎｉ層の断面構造において、主面３０ｂに略垂直な方向に成長した、１μｍ以上の大きさを有する複数の結晶が表れている。
図６の（ａ）および（ｂ）より、電気めっき法により厚膜形成された金属層３０（Ｎｉ層）の特徴として、金属層３０（Ｎｉ層）の主面３０ｂの水平方向（ｘ軸方向）の凹凸周期は、金属層３０（Ｎｉ層）を構成する結晶の水平方向（ｘ軸方向）の粒径よりも大きいことが挙げられる。
これによれば、Ｓｉ層よりも厚いＮｉ層の形成法として電気めっき法が有効であることが解る。
図７は、実施の形態に係る半導体装置１における、Ｎｉ層／Ａｇ層の断面を表す電子顕微鏡撮影図である。図７の（ａ）、（ｂ）および（ｃ）には、それぞれ、めっき電流が２．１Ａ、４．５Ａおよび８．０Ａである場合の電気めっき法によるＡｇ層およびＮｉ層の断面が示されている。
金属膜の特徴として、当該金属膜の結晶性と当該金属膜の硬さとの間には関係があり、より細かな結晶粒子で構成される金属膜ほどより硬い（ヤング率が大きい）ことが知られている。また、電気めっき法において、製膜が進行するほど結晶粒が大きくなる。言い換えると、膜厚が厚くなるにつれ結晶粒が大きくなる。
本実施の形態に係る半導体装置１において、Ｎｉ層／Ａｇ層は、Ｓｉ層の主面４０ｂにＡｇ層が形成され、その後、Ａｇ層の主面３１ｂにＮｉ層が形成される。これにより、図７に示すように、いずれのめっき電流においても、主面３０ａ付近の金属層３０（Ｎｉ層）の結晶粒径は、主面３０ｂ付近の金属層３０（Ｎｉ層）の結晶粒径よりも小さく、また、主面３０ａ付近の金属層３０（Ｎｉ層）の結晶粒径は、主面３１ｂ付近の金属層３１（Ａｇ層）の結晶粒径より小さくなっている。
これによれば、線膨張係数が相対的に大きいＡｇ層に、線膨張係数が相対的に小さいＮｉ層が接していることに加えて、結晶粒径が相対的に大きいＡｇ層に、結晶粒径が相対的に小さいＮｉ層が接しているので、昇温時にＡｇ層が延びにくくなり、半導体装置１の反りを抑制する効果が高くなる。
図８は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対する反り量の実測値および予測値を比較したグラフである。同図には、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成において、Ｓｉ層厚が２０μｍかつＡｇ層厚が５０μｍである場合のＮｉ層厚の増加による反り量の、試作実験による実測値と、計算機シミュレータによる予測値とが示されている。これによれば、Ｎｉ層厚が２０μｍ以上となる領域において、反り量の実測値と予測値との乖離が発生し、実測値においてＮｉ層厚の増加による反り抑制の効果が低減していることが解る。
また、Ｎｉ層厚を増加させることで半導体装置１の反り抑制効果は高くなるが、Ｎｉ層のめっき膜形成に要する時間が長くなり製造コストが増大する。また、半導体装置１の個片化を行うダイシング工程での切削負荷が増加し、切削速度の低減による製造コストの増大や、ダイシングブレードの破損といった不具合が発生する懸念がある。
このため、Ｎｉ層厚の増加による実効的な反り抑制効果および製造工程上の観点から、Ｎｉ層厚は３０μｍ以下であることが望ましい。つまり、金属層３０（Ｎｉ層）の厚さは、半導体層４０（Ｓｉ層）より厚く、かつ、３０μｍ以下であることが望ましい。これにより、実効的な反り抑制効果が得られ、製造工程の短縮化および低コスト化を達成できる。
図９は、結晶粒径の異なる複数の層で構成されたＮｉ層を有する半導体装置の概略断面図である。
図９の（ａ）は、主面３０ａを有する第１の層７０Ａの結晶粒子が、主面３０ｂを有する第２の層７０Ｂの結晶粒子よりも小さい状態を示している。この構成では、第１の層７０Ａは第２の層７０Ｂよりも硬い層となる。このため、Ｎｉ層内における反りの傾向としては、軟らかい第２の層７０Ｂが硬い第１の層７０Ａよりも延び易くなり、Ｎｉ層の主面３０ｂ側が凸状となる反りとなり、Ｓｉ層とＡｇ層との間の反り方向と同じ方向となる。つまり、Ｎｉ層が積層されることで、半導体装置１の反り量は低減されるが、Ｎｉ層内の上記結晶粒径分布から、半導体装置の反り抑制効果が減少することとなる。
図９の（ａ）に示されたＮｉ層の結晶粒径の分布は、電気めっき法の製膜条件を変えずにＮｉ層を製膜した結果である。よって、図９の（ａ）に示されたＮｉ層の構成によれば、めっき電流条件を一定にするなどの簡素化された電気めっき法によりＮｉ層を製膜しつつ、半導体装置の反りを抑制できる。
図９の（ｂ）は、主面３０ａを有する第１の層７０Ｃの結晶粒径と、主面３０ｂを有する第２の層７０Ｄの結晶粒径とが略同じである状態を示している。さらに、金属層３０（Ｎｉ層）の結晶粒径は、金属層３１（Ａｇ層）の主面３１ｂ側の結晶粒径より小さい。この構成では、Ｎｉ層は均一な硬さとなり、かつ、Ｎｉ層がＡｇ層よりも硬いので、半導体装置１の反りを抑制できる。また、半導体装置１の外表面となり得るＮｉ層がＡｇ層よりも硬いので、ダイシングによる切削工程においてダイシングブレードの破損を抑制でき、製造工程の簡素化が図れる。
図９の（ｃ）は、主面３０ａを有する第１の層７０Ｅの結晶粒子が、主面３０ｂを有する第２の層７０Ｆの結晶粒子よりも大きい状態を示している。この構成では、第１の層７０Ｅは第２の層７０Ｆよりも軟らかい層となる。このため、Ｎｉ層内における反りの傾向としては、軟らかい第１の層７０Ｅが、硬い第２の層７０Ｆよりも延び易くなり、Ｎｉ層の主面３０ａ側が凸状となる反りとなり、Ｓｉ層とＡｇ層との間の反り方向と逆方向となる。つまり、Ｎｉ層内の上記結晶粒径分布から、半導体装置１の反り抑制効果が強化されることとなる。また、半導体装置１の外表面となり得るＮｉ層の主面３０ｂ側が硬いので、ダイシングによる切削工程が容易となり、製造工程の簡素化が図れる。
なお、図９の（ｂ）および（ｃ）のように、第１の層の結晶状態と第２の層の結晶状態とを実現するには、第１の層と第２の層とで個別のめっき電流条件を設定するなどの制御をすれば良い。
次に、金属層３０の結晶配向と硬さとの関係について説明する。
一般に、規則正しく原子配列をした結晶は、結晶の方向により物性値が変化することが知られている。Ｎｉにおいても同様であり、結晶配向により物性値が異なる。Ｎｉ単結晶のヤング率は、結晶成長方向が＜１１０＞方位の場合には２．０４×１０１２（ｄｙｎ／ｃｍ２）であり、結晶成長方向が＜１００＞方位の場合には１．２１×１０１２（ｄｙｎ／ｃｍ２）である。つまり、＜１１０＞優先方位のＮｉ層のほうが、＜１００＞優先方位のＮｉ層よりも、ヤング率が大きく、硬い。
また、Ｎｉ層を電気めっき法により製膜する場合、溶液によりＮｉ層の結晶配向が異なることが知られている。例えば、硫酸浴またはワット浴を用いたＮｉ層は、比較的高いめっき電流密度の範囲で、結晶成長方向が＜１１０＞優先方位となり、スルファミン酸浴を用いたＮｉ層は、結晶成長方向が＜１００＞優先方位の結晶となる。
図１０は、異なるめっき製法による２層で構成されたＮｉ層を有する半導体装置における反り量の温度依存性を示す図である。同図の（ａ）は、スルファミン酸浴を用いた第１の層（膜厚１５μｍ）および硫酸浴を用いた第２の層（膜厚１５μｍ）が、Ａｇ層（膜厚５０μｍ）の主面３１ｂからこの順で形成された積層構成の断面図である。また、同図の（ｂ）は、Ａｇ層（膜厚５０μｍ）と第１の層（膜厚３０μｍ）との積層構成における反り量の温度依存性、Ａｇ層（膜厚５０μｍ）と第２の層（膜厚１５μｍ）との積層構成における反り量の温度依存性、および、Ａｇ層（膜厚５０μｍ）と第１の層（膜厚１５μｍ）と第２の層（膜厚１５μｍ）との積層構成における反り量の温度依存性を示す。
上記知見によれば、第１の層（スルファミン酸Ｎｉ）は結晶成長方向（ｚ軸負方向）が＜１００＞優先方位となり、第２の層（硫酸Ｎｉ）は結晶成長方向（ｚ軸負方向）が＜１１０＞優先方位となるため、第２の層のほうが、第１の層よりもヤング率が高くなる。これにより、第２の層は、第１の層と比較して反り量が減少する傾向になり、高温領域で反り量の上限が小さくなる。しかし、低温領域での反り量の下限は、減少傾向が強くマイナス領域まで達しているため、反り量の上下限範囲は、第１の層のほうが狭い。ここで、反り量に対する異なる特性を有する第１の層と第２の層とを積層することで、高温領域での反り量の上限を第１の層のそれよりも小さく、かつ、低温領域での反り量の下限値（マイナス領域の値）を第２の層のそれよりも大きくすることが可能となる。
なお、「優先的な結晶配向」とは、＜１１０＞優先方位（あるいは｛１１０｝面優先配向）などとも言い、単位体積または単位面積における全ての結晶の中で、所定の結晶方位（あるいは結晶面）を有する結晶の割合が最も多いことを示し、Ｘ線回折法や後方散乱電子回折法を用いて確認できる。
上記構成によれば、金属層３０（Ｎｉ層）は、主面３０ａを有する第１の層と、主面３０ｂを有する第２の層とを含み、主面３０ｂの水平方向において、第１の層を構成する金属結晶と第２の層を構成する金属結晶とは、優先配向面が異なってもよい。
これにより、半導体装置１の反り量（の絶対値および範囲）などの制御が容易となる。
また、主面３０ｂの水平方向において、第１の層および第２の層の一方を構成する金属結晶は、｛１００｝面優先配向しており、第１の層および第２の層の他方を構成する金属結晶は、｛１１０｝面優先配向していてもよい。
これにより、半導体装置１の反り量（の絶対値および範囲）などの制御が容易となる。
また、金属層３０（Ｎｉ層）が、結晶配向の異なる複数の層で構成されているか単層で構成されているかを問わず、金属層３０（Ｎｉ層）を構成する金属結晶は、主面３０ｂにおいて、｛１００｝面優先配向していてもよい。
これによれば、｛１００｝面は、｛１１０｝面よりもヤング率が小さいので、刻印工程におけるレーザーマーキングが容易となる。
また、金属層３０（Ｎｉ層）が、結晶配向の異なる複数の層で構成されているか単層で構成されているかを問わず、金属層３０（Ｎｉ層）を構成する金属結晶は、主面３０ｂにおいて、｛１１０｝面優先配向していてもよい。
これによれば、｛１１０｝面は、｛１００｝面よりもヤング率が大きいので、半導体装置１の反り抑制を強化できる。
［５．半導体装置の刻印視認性］
本実施の形態に係る半導体装置１は、さらに、金属層３０（Ｎｉ層）の主面３０ｂに形成された刻印を有する。上記刻印とは、例えば、製品名および製造日といった識別情報を含むマークである。半導体装置１では、フェイスダウン実装後であっても外部からの視認が容易となるように、主面３０ｂに、例えば、レーザー照射により刻印される。上記レーザー照射に用いられるレーザーにはＹＡＧレーザーが多く用いられており、ＹＡＧレーザーは樹脂材料を始め金属材料への微細な刻印が可能なレーザーである。
Ｎｉ層の主面３０ｂに形成される刻印の視認性は、Ｎｉ層の表面状態に大きく影響される。Ｎｉ層の主面３０ｂにレーザーが照射されることで、主面３０ｂにおけるレーザー照射領域の粒界が再構成されて表面状態が変化する。この表面状態が変化した線状領域の幅（刻印のパターン幅）および深さ（刻印深さ）と、当該線状領域以外の主面３０ｂの領域の表面状態との関係により、刻印の視認性が決まる。刻印の視認性が悪化する例としては、刻印された文字および線の消失、ならびにかすれなどにより、当該刻印の判別が困難となる場合が挙げられる。
図１１は、Ｎｉ層の主面３０ｂにおける凹凸周期および刻印パターン幅と刻印視認性との関係を示す半導体装置の概略断面図である。同図に示すように、レーザーが照射されて表面状態が変化した線状領域の（ｘ軸方向の）パターン幅がＮｉ層の主面３０ｂの凹凸周期より小さい場合、刻印の視認は不可となり不良と判定される。これに対して、上記線状領域のパターン幅がＮｉ層の主面３０ｂの凹凸周期より大きい場合、刻印の視認は可能となり良好と判定される。
図１２は、Ｎｉ層の主面３０ｂの最大高さ粗さおよび刻印深さと刻印視認性との関係を示す図である。同図に示すように、レーザーが照射されて表面状態が変化した線状領域の（ｚ軸方向の）刻印深さがＮｉ層の主面３０ｂにおける最大高さ粗さＲｚより小さい場合、刻印の視認は不可となり不良と判定される。これに対して、上記線状領域の刻印深さがＮｉ層の主面３０ｂの最大高さ粗さＲｚより大きい場合、刻印の視認は可能となり良好と判定される。
［６．半導体装置の端部構成］
図１３Ａは、実施の形態に係る半導体装置１Ａの断面図である。同図に示すように、半導体装置１Ａは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、トランジスタ１０および２０と、突起部３６Ａ、３６Ｂ、３７Ａおよび３７Ｂと、を有する。半導体装置１Ａは、実施の形態に係る半導体装置１と比較して、突起部３６Ａ、３６Ｂ、３７Ａおよび３７Ｂを有する点、および、Ｓｉ層を平面視した場合、Ｓｉ層の外周がＮｉ層およびＡｇ層の外周よりも半導体装置１Ａの中心方向に向かって後退している点が異なる。以下、半導体装置１Ａについて、半導体装置１と同じ点については説明を省略し、異なる点を中心に説明する。
半導体層４０（Ｓｉ層）を平面視した場合、半導体層４０（Ｓｉ層）の外周は、金属層３０（Ｎｉ層）および３１（Ａｇ層）の外周よりも半導体装置１Ａの中心方向に向かって後退している。これは、半導体装置１Ａを個片化する工程を、２段階の切断工程（Ｓｉ層の切断工程、Ｎｉ層およびＡｇ層の切断工程）にて実行することに起因するものである。なお、半導体装置１Ａにおいて、Ｓｉ層の外周がＮｉ層およびＡｇ層の外周よりも後退する構成は必須ではない。
突起部３６Ａおよび３６Ｂは、金属層３０（Ｎｉ層）を主面３０ｂから平面視した場合、Ｎｉ層の外周に、主面３０ａから主面３０ｂに向かう方向（ｚ軸負方向）に、主面３０ｂから突出した第１突起部である。突起部３６Ａおよび３６Ｂは、金属層３１が有する第１の金属材料および金属層３０が有する第２の金属材料の少なくとも一方を含む。半導体装置１Ａでは、突起部３６Ａおよび３６Ｂは、ＡｇおよびＮｉの少なくとも一方を含む。
これにより、Ｎｉ層の外周における機械強度および硬さを補強できるので、半導体装置１Ａの反り抑制を強化できる。
なお、突起部３６Ａおよび３６Ｂは、上記平面視における金属層３０（Ｎｉ層）の外周を構成する辺のうちの対向する２辺または全辺に形成されていてもよい。
これにより、半導体装置１Ａの突起部３６Ａおよび３６Ｂが形成された方向と直交する方向の反り抑制を強化できる。
なお、突起部３６Ａおよび３６Ｂの突出高さは、例えば、金属層３０（Ｎｉ層）の厚さの１／３以上である。
これにより、Ｎｉ層の外周における機械強度および硬さをより補強できる。
また、突起部３６Ａおよび３６Ｂの突出幅は、例えば、４μｍ以上である。
これにより、Ｎｉ層の外周における機械強度および硬さをより補強でき、また、洗浄工程において半導体装置１Ａから突起部３６Ａおよび３６Ｂが離脱することを抑制できるので、半導体装置１Ａが、離脱した導電物により短絡不良などを発生することを抑制できる。
また、突起部３６Ａおよび３６Ｂにおいて、第２の金属材料の含有量は、第１の金属材料の含有量よりも多い。半導体装置１Ａでは、突起部３６Ａおよび３６Ｂにおいて、Ｎｉ含有量は、Ａｇ含有量よりも多い。
これにより、突起部３６Ａおよび３６Ｂは、ヤング率の小さいＡｇよりもヤング率の大きいＮｉを多く含むため、相対的に硬い突起物となる。よって、金属層３０の外周における機械強度および硬さをより補強でき、また、洗浄工程において半導体装置１Ａから突起部３６Ａおよび３６Ｂが離脱することを抑制できるので、半導体装置１Ａが、離脱した導電物により短絡不良などを発生することを抑制できる。
なお、半導体装置１Ａにおいて、突起部３６Ａおよび３６Ｂの構成は必須ではない。
半導体層４０（Ｓｉ層）を平面視した場合に、半導体層４０（Ｓｉ層）の外周は金属層３１（Ａｇ層）の外周から間隔を空けて内側に形成されている。
突起部３７Ａおよび３７Ｂは、金属層３１（Ａｇ層）を主面３１ａから平面視した場合、金属層３１（Ａｇ層）の外周に、主面３１ｂから主面３１ａに向かう方向（ｚ軸正方向）に、主面３１ａから突出した第２突起部である。突起部３７Ａおよび３７Ｂは、金属層３１（Ａｇ層）が有する第１の金属材料および金属層３０（Ｎｉ層）が有する第２の金属材料の少なくとも一方を含む。半導体装置１Ａでは、突起部３７Ａおよび３７Ｂは、ＡｇおよびＮｉの少なくとも一方を含む。
これにより、Ａｇ層の外周における機械強度および硬さを補強できるので、半導体装置１Ａの反り抑制を強化できる。
なお、突起部３７Ａおよび３７Ｂは、上記平面視における金属層３１（Ａｇ層）の外周を構成する辺のうちの対向する２辺または全辺に形成されていてもよい。
これにより、半導体装置１Ａの突起部３７Ａおよび３７Ｂが形成された方向と直交する方向の反り抑制を強化できる。
なお、半導体装置１Ａにおいて、突起部３７Ａおよび３７Ｂの構成は必須ではない。
また、半導体装置１Ａにおいて、突起部３６Ａ、３６Ｂ、３７Ａおよび３７Ｂは、半導体装置１Ａの個片化工程により、金属層３０（Ｎｉ層）および３１（Ａｇ層）の構成物が金属層３０（Ｎｉ層）および３１（Ａｇ層）の外周部から延在したものである。
半導体装置１Ａの個片化工程では、例えば、ブレードダイシングが用いられる。これは、ダイヤモンド砥石を付着させた数十μｍ程度の幅を有する円形ブレードを高速回転させて、Ｓｉ層、Ｎｉ層およびＡｇ層を切削するものである。この際、円形ブレードによりＳｉ層側からＮｉ層側へ切り込まれるが、円形ブレードの幅（数十μｍ）程度の材料が削り取られることとなる。このため、延性のあるＮｉ層およびＡｇ層は、円形ブレードの切削加工方向に引き延ばされて突起部（バリ）が形成されることになる。この突起部は、Ｎｉ層およびＡｇ層の表面に対して垂直方向に新たな略平面を形成することとなり、Ｎｉ層およびＡｇ層の補強材としての役割を果たす。これにより、半導体装置１Ａの反り抑制を強化することが可能となる。
図１３Ｂは、実施の形態に係る半導体装置１Ｂの断面図である。同図に示すように、半導体装置１Ｂは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、突起部３６Ｂ、３７Ｂおよび３８と、を有する。半導体装置１Ｂは、半導体装置１Ａと比較して、突起部３８を有する点が異なる。以下、半導体装置１Ｂについて、半導体装置１Ａと同じ点については説明を省略し、異なる点を中心に説明する。
突起部３８は、金属層３１（Ａｇ層）外周側面に、金属層３１（Ａｇ層）を平面視した場合の金属層３１（Ａｇ層）の中央から外周に向かう方向（ｘ軸正方向）に形成された第３突起部である。なお、突起部３８は、Ｎｉ層外周側面に、Ｎｉ層を平面視した場合、Ｎｉ層の中央から外周に向かう方向（ｘ軸正方向）に形成されていてもよい。
これにより、Ｎｉ層の外周における機械強度および硬さを補強できるので、半導体装置１Ｂの反り抑制を強化できる。
図１３Ｃは、実施の形態に係る半導体装置１Ｃの断面図である。同図に示すように、半導体装置１Ｃは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、カバー層５０と、突起部３７Ａ（図示せず）および３７Ｂと、を有する。半導体装置１Ｃは、半導体装置１Ａと比較して、突起部３６Ａおよび３６Ｂがなく、カバー層５０を有する点が異なる。以下、半導体装置１Ｃについて、半導体装置１Ａと同じ点については説明を省略し、異なる点を中心に説明する。
カバー層５０は、互いに背向する主面５０ａ（第７主面）および主面５０ｂ（第８主面）を有し、主面５０ａがＮｉ層の主面３０ｂに直接接触して、または接合材を介して形成され、セラミック材料またはプラスチック材料からなる第１のカバー層である。
なお、カバー層５０は、半導体装置１Ｃの個片化工程の前に、既に配置されている。これによれば、ブレードダイシングを用いた個片化工程において、Ｎｉ層の主面３０ｂに突起物（バリ）が発生することを回避できる。
図１３Ｄは、実施の形態に係る半導体装置１Ｄの断面図である。同図に示すように、半導体装置１Ｄは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、カバー層５０および５１と、を有する。半導体装置１Ｄは、半導体装置１Ｃと比較して、突起部３７Ａおよび３７Ｂがなく、カバー層５１を有する点が異なる。以下、半導体装置１Ｄについて、半導体装置１Ｃと同じ点については説明を省略し、異なる点を中心に説明する。
カバー層５１は、金属層３１（Ａｇ層）を平面視した場合の金属層３１（Ａｇ層）の外縁部に、互いに背向する主面５１ａ（第９主面）および主面５１ｂ（第１０主面）を有し、主面５１ｂが金属層３１（Ａｇ層）の主面３１ａに直接接触して、または接合材を介して形成され、セラミック材料またはプラスチック材料からなる第２のカバー層である。
なお、カバー層５１は、半導体装置１Ｄの個片化工程の前に、既に配置されている。これによれば、ブレードダイシングを用いた個片化工程において、Ａｇ層の主面３１ａに突起物（バリ）が発生することを回避できる。
図１３Ｅは、実施の形態に係る半導体装置１Ｅの断面図である。同図に示すように、半導体装置１Ｅは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、カバー層５０と、溝部６０と、を有する。半導体装置１Ｅは、半導体装置１Ｄと比較して、カバー層５１がなく、Ｓｉ層を分断する溝部６０を有する点が異なる。以下、半導体装置１Ｅについて、半導体装置１Ｄと同じ点については説明を省略し、異なる点を中心に説明する。
溝部６０は、半導体層４０（Ｓｉ層）の外縁部であって半導体層４０（Ｓｉ層）の外周辺に沿って形成された、主面３１ａを底面とする溝である。
なお、溝部６０は、半導体装置１Ｅの個片化工程の前に、既に形成されている。これによれば、ブレードダイシングを用いた個片化工程において、ボディ領域１８やボディ領域２８に達するようなＳｉ層のチッピングの発生を回避できる。
図１３Ｆは、実施の形態に係る半導体装置１Ｆの断面図である。同図に示すように、半導体装置１Ｆは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、合成物３９と、を有する。半導体装置１Ｆは、半導体装置１と比較して、合成物３９を有する点が異なる。以下、半導体装置１Ｆについて、半導体装置１と同じ点については説明を省略し、異なる点を中心に説明する。
合成物３９は、金属層３０（Ｎｉ層）の外周側面に形成された、第１の金属材料と第２の金属材料との合成物である。本実施の形態では、合成物３９は、ＡｇとＮｉとの合成物である。
これにより、Ｎｉ層の外周における機械強度および硬さを補強できるので、半導体装置１Ｆの反り抑制を強化できる。なお、合成物３９は、Ａｇ層の外周側面に形成されていてもよい。この場合でも、Ａｇ層の外周における機械強度および硬さを補強できるので、半導体装置１Ｆの反り抑制を強化できる。
半導体装置１Ｆの個片化工程では、例えば、Ｎｉ層およびＡｇ層の切断手段としてレーザーダイシングが用いられる。このため、Ｎｉ層およびＡｇ層の外周側面には、レーザーにより溶融した第１の金属材料と第２の金属材料との合成物が付着する。
なお、合成物３９は、金属層３０（Ｎｉ層）および３１（Ａｇ層）を平面視した場合に、半導体装置１Ｆの全周に渡り、金属層３０（Ｎｉ層）および金属層３１（Ａｇ層）の少なくとも一方の外周側面に形成されていてもよい。
これにより、Ｎｉ層またはＡｇ層の外周における機械強度および硬さをさらに補強できる。
また、図１３Ｆに示すように、例えば、主面３１ａから主面３０ｂに向かう方向（ｚ軸負方向）において、合成物３９の中心位置は、主面３１ａから主面３０ｂまでの距離の半分の位置と主面３０ｂの位置との間である。
これにより、レーザーダイシングによる個片化工程においてＮｉ層およびＡｇ層の構成物が飛散した遊離体（以下デブリと記す場合がある）が、半導体装置１Ｆの表面（ｚ軸正方向側）に付着することを抑制できる。例えば、Ｎｉ層およびＡｇ層の合成層の切断時において、主面３１ａから主面３０ｂまでの距離の半分以上の厚さ分を、主面３１ａ側からブレードダイシングした後に、残された薄い合成層を主面３１ａ側から、または主面３０ｂ側から強度の弱いレーザー出力でレーザーダイシングすればデブリの発生が抑制できる。
また、突起部３６Ａ、３６Ｂ、３７Ａ、３７Ｂ、３８および合成物３９は、半導体装置１Ａの外周各辺の１／３以上の距離に渡って連続して形成されることも認められる。この様に突起部または合成物が半導体装置１Ａの外周辺に連続して形成された構成は、半導体装置１Ａの反り抑制がより強化される。また、突起部または合成物は、個片化工程の条件によって、半導体装置１Ａの外周各辺の１／２以上や２／３以上の距離に渡って連続して形成されることもあり、その場合は更に半導体装置１Ａの反り抑制がさらに強化される。
図１４は、実施の形態に係る半導体装置１Ｇの断面図である。同図に示すように、半導体装置１Ｇは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、トランジスタ１０および２０と、を有する。半導体装置１Ｇは、半導体装置１と比較して、半導体層４０（Ｓｉ層）を平面視した場合、半導体層４０（Ｓｉ層）の外周が金属層３０（Ｎｉ層）および３１（Ａｇ層）の外周よりも半導体装置１Ｇの中心方向に向かって後退している点が異なる。以下、半導体装置１Ｇについて、半導体装置１と同じ点については説明を省略し、異なる点を中心に説明する。
半導体層４０（Ｓｉ層）を平面視した場合、半導体層４０（Ｓｉ層）の外周は、金属層３１（Ａｇ層）の外周から間隔を空けて内側に形成されている。さらに、半導体層４０（Ｓｉ層）の外周は、全周に渡り金属層３１（Ａｇ層）の外周から間隔を空けて内側に形成されていてもよい。
なお、上記構成は、個片化工程におけるＮｉ層およびＡｇ層の切断の前に、既に形成されている。これによれば、Ｎｉ層およびＡｇ層をダイシングにより切断する際のＳｉ層のチッピングやＳｉ層の側面へのデブリ付着を抑制できる。また、Ｎｉ層およびＡｇ層のブレードダイシング時に、Ｓｉ層を同時に切断しなくてよいので、ブレードダイシングの切断負荷を低減でき、また、ダイシングに用いるダイシングブレードの選定が容易になる。これは、セラミック材料のＳｉ層と金属材料のＮｉ層およびＡｇ層とでは切削に適したダイシングブレードの種類が異なるからである。
また、半導体層４０（Ｓｉ層）および金属層３１（Ａｇ層）の平面方向における、半導体層４０（Ｓｉ層）の外周と金属層３１（Ａｇ層）の外周との距離（間隔の長さ）は、例えば、１５μｍ以上である。
図１５は、実施の形態に係る半導体装置１Ｇにおける、Ｓｉ層の後退距離を説明する図である。同図には、製造工程において隣り合う２つの半導体装置１Ｇの境界領域における断面図が示されている。
半導体装置１Ｇの個片化工程では、Ｓｉ層をブレードダイシングした場合に、Ｓｉ層にチッピングが発生することがある。これを回避するため、半導体装置１Ｇでは、ブレードダイシングだけではなくプラズマダイシングを併用して個片化を行うことが有効である。プラズマダイシングは、プラズマ反応を用いて、Ｓｉ層を化学的に除去するドライエッチング工法で、Ｓｉ層の切削面にチッピングを発生させることなく切削加工できる。
半導体装置１Ｇの個片化工程において、後にブレードダイシングまたはレーザーダイシングを行う領域の、後のブレードダイシングまたはレーザーダイシングダイシング切削幅（図１５では、レーザー加工幅またはブレード加工幅）にマージン幅を加えた切削幅（図１５では、プラズマ加工幅）分のＳｉ層をプラズマダイシングにより除去する。その後、ブレードダイシングまたはレーザーダイシングによりＡｇ層およびＮｉ層を切削する。これにより、Ｓｉ層の外周部にチッピングを発生させることなく半導体装置１Ｇの個片化が可能となる。
このＡｇ層およびＮｉ層を切削する際に、ブレードダイシングまたはレーザーダイシングによりＳｉ層にダメージを与えないために、隣り合う半導体装置１ＧのＳｉ層同士の間隔を、レーザー加工幅またはブレード加工幅よりも大きく確保しておく必要がある。これにより、Ｓｉ層の外周は、Ａｇ層の外周から間隔を空けて内側に形成されることとなる。
図１５に示すように、レーザー加工幅またはブレード加工幅を、例えば３０〜３５μｍとし、プラズマダイシングによる加工幅を、例えば６５μｍとした場合、Ｓｉ層の外周とＡｇ層の外周との距離（図１５の後退距離ＬＢ）は、例えば１５〜１７μｍとなる。
これにより、半導体装置１Ｇの個片化工程として、Ｓｉ層をプラズマダイシングにより加工し、Ａｇ層およびＮｉ層を、ブレードダイシングまたはレーザーダイシングにより加工した場合に、Ｓｉ層の外周部にチッピングを発生させない個片化を容易に実現できる。
図１６は、実施の形態に係る半導体装置１Ｇにおける、Ｓｉ層の側面の電子顕微鏡撮影図である。同図に示すように、半導体層４０（Ｓｉ層）の外周側面のうちの主面３１ａと接する主面４０ｂ側の端部側面の凹凸の最大高さ粗さＲｚは、半導体層４０（Ｓｉ層）の外周側面のうちの主面４０ａ側の側面の凹凸の最大高さ粗さＲｚと略等しい。また、半導体層４０（Ｓｉ層）の外周側面のうちの主面３１ａと接する主面４０ｂ側の端部側面は、半導体層４０（Ｓｉ層）の外周側面のうちの主面４０ａ側の側面の最大外周よりも、半導体層４０（Ｓｉ層）の平面視において外側に形成されていない。つまり、半導体層４０の残渣が、Ａｇ層の主面３１ａ上に形成されていない。
これにより、Ａｇ層およびＮｉ層をレーザーダイシングする際、Ｓｉ層の側面にＡｇ層およびＮｉ層の構成物であった金属の付着を抑制することが可能となる。
また、図１６に示すように、半導体層４０（Ｓｉ層）の外周側面は、鋭角な頂点を含む凹凸形状を有していてもよい。
これによれば、鋭角な頂点を含む凹凸形状により、Ｓｉ層の外周側面からの放熱が促進され、半導体装置１Ｇの放熱性が向上する。
図１７は、実施の形態に係る半導体装置１Ｇにおける、Ｓｉ層の側面形状と製法との関係を説明する図である。同図の（ａ）には、Ｓｉ層を平面視した場合の、プラズマダイシング用マスク形状に基づく、鋭角な頂点を含む凹凸形状が表されている。また、同図の（ｂ）には、Ｓｉ層を断面視した場合の、プラズマダイシング時の加工状態が表されている。ここでのプラズマダイシング工程では、多段階に分けてプラズマ切削加工されるので、Ｓｉ層の側面は、ｙ軸方向（またはｘ軸方向）およびｚ軸方向の双方において、鋭角な頂点を含む凹凸が形成されている。また、同図の（ｂ）に示すように、Ｓｉ層の外周側面のうちのＡｇ層と接する端部側面の凹凸の最大高さ粗さＲｚは、Ｓｉ層の外周側面のうちのＡｇ層と反対側に位置する側面の凹凸の最大高さ粗さＲｚと略等しい。また、Ｓｉ層の外周側面のうちのＡｇ層と接する端部側面は、Ｓｉ層の外周側面のうちのＡｇ層と反対側に位置する側面の最大外周よりも、Ｓｉ層の平面視において外側に形成されていない。
図１８は、実施の形態に係る半導体装置１Ｈにおける、Ｓｉ層およびＡｇ層の側面の電子顕微鏡撮影図である。同図に示すように、半導体装置１Ｈは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、トランジスタ１０および２０と、非晶質半導体４４と、を有する。半導体装置１Ｈは、半導体装置１Ｇと比較して、非晶質半導体４４を有する点が異なる。以下、半導体装置１Ｈについて、半導体装置１Ｇと同じ点については説明を省略し、異なる点を中心に説明する。
非晶質半導体４４は、半導体層４０（Ｓｉ層）の外周側面に、半導体層４０（Ｓｉ層）を覆うように形成されている。
なお、非晶質半導体４４は、半導体装置１Ｈの個片化工程において、Ｓｉ層をレーザーダイシングで切断した場合に、Ｓｉ層を構成するＳｉがＳｉ層の側面に溶融凝固付着したものである。これにより、この後のブレードダイシングによるＡｇ層およびＮｉ層をダイシングする際に、Ｓｉ層にクラックが入ったり、Ｓｉ層の一部が剥離したりすることが抑制される。
図１９は、実施の形態に係る半導体装置１Ｊの断面図である。同図に示すように、半導体装置１Ｊは、半導体層４０（Ｓｉ層）と、金属層３０（Ｎｉ層）および３１（Ａｇ層）と、トランジスタ１０および２０と、溝部４３Ａおよび４３Ｂと、を有する。半導体装置１Ｊは、半導体装置１Ｇと比較して、溝部４３Ａおよび４３Ｂを有する点が異なる。以下、半導体装置１Ｊについて、半導体装置１Ｇと同じ点については説明を省略し、異なる点を中心に説明する。
トランジスタ１０は、Ｓｉ層の主面４０ａに、ゲート導体１５およびゲート絶縁膜１６である固体部材が充填された複数の溝部４１（第１の複数の溝部、本体部トレンチ）を有している。
トランジスタ２０は、Ｓｉ層の主面４０ａに、ゲート導体２５およびゲート絶縁膜２６である固体部材が充填された複数の溝部４２（第２の複数の溝部、本体部トレンチ）を有している。
複数の溝部４３Ａおよび複数の溝部４３Ｂは、半導体層４０（Ｓｉ層）の主面４０ａの外縁部であって半導体層４０（Ｓｉ層）の外周辺に沿って形成された、シリコンを含む固体部材が充填された第３の複数の溝部（ダミートレンチ）である。複数の溝部４３Ａは、主面４０ａの上記外縁部のうちの、トランジスタ１０側の外縁部に配置されている。また、複数の溝部４３Ｂは、主面４０ａの上記外縁部のうちの、トランジスタ２０側の外縁部に配置されている。
なお、複数の溝部４３Ａおよび複数の溝部４３Ｂに充填された固体部材は、複数の溝部４１および複数の溝部４２に充填された固体部材と同じ材料であってもよく、この場合には、複数の溝部４３Ａおよび複数の溝部４３Ｂを、複数の溝部４１および複数の溝部４２の形成工程と同じ工程にて形成できる。これにより、製造工程の簡素化が図れる。
これによれば、半導体装置１Ｊの個片化工程において、ブレードダイシング時に発生したＳｉ層のクラックおよび一部剥離が、ボディ領域１８やボディ領域２８まで達することを抑止できる。
なお、複数の溝部４１と複数の溝部４３Ａとの間隔ＬｇＡ、および、複数の溝部４２と複数の溝部４３Ｂとの間隔ＬｇＢは、複数の溝部４１のうちの隣り合う溝同士の間隔Ｐｇ１よりも大きく、かつ、複数の溝部４２のうちの隣り合う溝同士の間隔Ｐｇ２よりも大きくてもよい。
これによれば、間隔ＬｇＡおよびＬｇＢが、本体部の溝部の間隔Ｐｇ１およびＰｇ２よりも大きいので、半導体装置１Ｊの製造マスクパターン占有率を安定製造可能範囲まで低減できる。
また、半導体装置１Ｊは、ソース電極１１またはソース電極２１と一部重なるように形成されたパッシベーション層３５（保護層）を有している。ここで、半導体層４０（Ｓｉ層）を平面視した場合に、パッシベーション層３５の外周は、半導体層４０（Ｓｉ層）の外周から間隔を空けて内側に形成されており、複数の溝部４３Ａおよび複数の溝部４３Ｂは、上記平面視において、半導体層４０（Ｓｉ層）の外周からパッシベーション層３５の外周までの区間に形成されていてもよい。
これにより、パッシベーション層３５が形成されておらず、ブレードダイシング時に発生するＳｉ層のクラックおよび一部剥離に対する耐性が弱い、Ｓｉ層の主面４０ａの外縁部においても、Ｓｉ層のクラックおよび一部剥離に対する耐性を向上させることができる。
また、複数の溝部４３Ａおよび複数の溝部４３Ｂおける溝部のピッチは、複数の溝部４１および複数の溝部４２における溝部のピッチと同じであってもよい。
これによれば、複数の溝部４３Ａおよび複数の溝部４３Ｂを、複数の溝部４１および複数の溝部４２を形成する工程において同時に形成できるので、半導体装置１Ｊの設計および製造を簡素化できる。
（その他の実施の形態）
以上、本開示の１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
本実施の形態では、シリコンからなる半導体基板に２つの縦型ＭＯＳトランジスタを形成した半導体装置１を例示したが、本発明に係る半導体装置は、以下の構成を有する半導体装置を含む。
図２０は、実施の形態に係る半導体装置１００を構成する縦型ＩＩＩ族窒化物半導体トランジスタ１つ分の概略断面図である。半導体装置１００は、フェイスダウン実装が可能なチップサイズパッケージ型のＩＩＩ族窒化物半導体トランジスタである。図２０に示すように、半導体装置１００を構成する縦型ＩＩＩ族窒化物半導体トランジスタは、ｎ型のＩＩＩ族窒化物半導体からなる基板１３２と、ｎ型のＩＩＩ族窒化物半導体層１３３（および１４３）と、ｐ型のＩＩＩ族窒化物半導体層１３４（および１４４）と、金属層１３０および１３１と、を備える。また、ＩＩＩ族窒化物半導体層１３４の一部を貫いて、底部がＩＩＩ族窒化物半導体層１３３に達するリセス部が設けられている。また、ＩＩＩ族窒化物半導体層１４４の一部を貫いて、底部がＩＩＩ族窒化物半導体層１４３に達するリセス部が設けられている。さらに、リセス部の底部、側部とＩＩＩ族窒化物半導体層１３４の表面の一部を覆うように、ＩＩＩ族窒化物半導体層１３７と、ＩＩＩ族窒化物半導体層１３７よりバンドギャップが大きいＩＩＩ族窒化物半導体層１３５とが順次形成されている。また、リセス部の底部、側部とＩＩＩ族窒化物半導体層１４４の表面の一部を覆うように、ＩＩＩ族窒化物半導体層１４７と、ＩＩＩ族窒化物半導体層１４７よりバンドギャップが大きいＩＩＩ族窒化物半導体層１４５とが順次形成されている。さらに、ＩＩＩ族窒化物半導体層１３４の表面にはゲート導体１１９が形成され、ＩＩＩ族窒化物半導体層１３５の上層にはソース電極１１１が形成されている。また、ＩＩＩ族窒化物半導体層１４４の表面にはゲート導体１２９が形成され、ＩＩＩ族窒化物半導体層１４５の上層にはソース電極１２１が形成されている。ＩＩＩ族窒化物半導体層１３７とＩＩＩ族窒化物半導体層１３５との境界近傍には２次元電子ガス１３６が生じている。また、ＩＩＩ族窒化物半導体層１４７とＩＩＩ族窒化物半導体層１４５との境界近傍には２次元電子ガス１４６が生じている。
ＩＩＩ族窒化物半導体層１３４、ＩＩＩ族窒化物半導体層１３３および基板１３２の積層体である半導体層１４０は、互いに背向する第１主面および第２主面を有する。また、ＩＩＩ族窒化物半導体層１４４、ＩＩＩ族窒化物半導体層１４３および基板１３２の積層体である半導体層１５０は、互いに背向する第１主面および第２主面を有する。
金属層１３１は、互いに背向する第３主面および第４主面を有し、第３主面が第２主面に接触して形成され、半導体層１４０および１５０よりも厚く、第１の金属材料からなる第１の金属層である。
金属層１３０は、互いに背向する第５主面および第６主面を有し、第５主面が第４主面に接触して形成され、半導体層１４０および１５０よりも厚く、第１の金属材料よりもヤング率の大きい第２の金属材料からなる第２の金属層である。
また、半導体層１４０の第１の領域に、基板１３２、ＩＩＩ族窒化物半導体層１３３、１３４、１３５および１３７、金属層１３０および１３１、ゲート導体１１９、およびソース電極１１１で構成された第１の縦型ＩＩＩ族窒化物半導体トランジスタが形成され、第１の領域と第１主面に沿った方向で隣接する第２の領域に、基板１３２、ＩＩＩ族窒化物半導体層１４３、１４４、１４５および１４７、金属層１３０および１３１、ゲート導体１２９、およびソース電極１２１で構成された第２の縦型ＩＩＩ族窒化物半導体トランジスタが形成されている。
金属層１３１は、第１の縦型ＩＩＩ族窒化物半導体トランジスタおよび第２の縦型ＩＩＩ族窒化物半導体トランジスタの共通ドレイン電極として機能する。
なお、ＩＩＩ族窒化物半導体層１３３および１４３は、連続した１つの層であってもよい。また、ＩＩＩ族窒化物半導体層１３５および１４５は、連続した１つの層であってもよい。また、ＩＩＩ族窒化物半導体層１３７および１４７は、連続した１つの層であってもよい。また、２次元電子ガス１３６および１４６は、連続していてもよい。また、ＩＩＩ族窒化物半導体層１３３、１３４、１３５、１３７、１４３、１４４、１４５および１４７を構成するＩＩＩ族元素は、Ａｌ、Ｇａ、またはＩｎの単独、またはそれらの組合せであってもよい。
上記構成によれば、低オン抵抗を確保するための厚さを有する金属層１３１と、金属層１３１よりもヤング率が大きく半導体層１４０および１５０よりも厚い金属層１３０とが接触しているので、半導体層１４０および１５０と金属層１３１との接触によって発生する半導体装置１００の反りを抑制できる。よって、オン抵抗の低減と反りの抑制とを両立させたチップサイズパッケージ型の半導体装置１００を提供することが可能となる。
図２１は、実施の形態に係る半導体装置２００を構成する縦型ＳｉＣトランジスタ１つ分の概略断面図である。半導体装置２００は、フェイスダウン実装が可能なチップサイズパッケージ型のＳｉＣ（炭化ケイ素）パワートランジスタである。図２１に示すように、半導体装置２００を構成するＳｉＣトランジスタは、高濃度ｎ型不純物を含むＳｉＣ基板２３２と、低濃度ｎ型不純物層２３３と、金属層２３０および２３１と、を備える。低濃度ｎ型不純物層２３３には、内部に高濃度ｎ型不純物層を有するｐ型不純物層が設けられている。また、ｐ型不純物層内部の高濃度ｎ型不純物層の表面及びｐ型不純物層の表面にはソース電極２１１（および２２１）が接触して設けられ、ｐ型不純物層内部の高濃度ｎ型不純物層と低濃度ｎ型不純物層２３３との間のｐ型不純物層と対向する位置に、絶縁膜２１６を介してゲート導体２１９（および２２９）が設けられている。
低濃度ｎ型不純物層２３３およびＳｉＣ基板２３２の積層体である半導体層２４０は、互いに背向する第１主面および第２主面を有する。
金属層２３１は、互いに背向する第３主面および第４主面を有し、第３主面が第２主面に接触して形成され、半導体層２４０よりも厚く、第１の金属材料からなる第１の金属層である。
金属層２３０は、互いに背向する第５主面および第６主面を有し、第５主面が第４主面に接触して形成され、半導体層２４０よりも厚く、第１の金属材料よりもヤング率の大きい第２の金属材料からなる第２の金属層である。
また、半導体層２４０の第１の領域に、ＳｉＣ基板２３２、低濃度ｎ型不純物層２３３、金属層２３０および２３１、ゲート導体２１９、およびソース電極２１１で構成された第１の縦型ＳｉＣトランジスタが形成され、第１の領域と第１主面に沿った方向で隣接する第２の領域に、ＳｉＣ基板２３２、低濃度ｎ型不純物層２３３、金属層２３０および２３１、ゲート導体２２９、およびソース電極２２１で構成された第２の縦型ＳｉＣトランジスタが形成されている。
金属層２３１は、第１の縦型ＳｉＣトランジスタおよび第２の縦型ＳｉＣトランジスタの共通ドレイン電極として機能する。
上記構成によれば、低オン抵抗を確保するための厚さを有する金属層２３１と、金属層２３１よりもヤング率が大きく半導体層４０Ｂよりも厚い金属層２３０とが接触しているので、半導体層４０Ｂと金属層２３１との接触によって発生する半導体装置２００の反りを抑制できる。よって、オン抵抗の低減と反りの抑制とを両立させたチップサイズパッケージ型の半導体装置２００を提供することが可能となる。
本願発明に係る半導体装置は、ＣＳＰ型の半導体装置として、双方向トランジスタの各種の半導体装置に広く利用できる。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｊ、１００、２００ 半導体装置
２ 制御ＩＣ
３ 電池
４ 負荷
１０ トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１、１１ａ、１１Ａ、１１ｂ、１１Ｂ、１１ｃ、１１ｄ、２１、２１ａ、２１Ａ、２１ｂ、２１Ｂ、２１ｃ、２１ｄ、１１１、１２１、２１１、２２１ ソース電極
１２、１３、２２、２３ 部分
１４、２４ ソース領域
１５、２５、１１９、１２９、２１９、２２９ ゲート導体
１６、２６ ゲート絶縁膜
１８、２８ ボディ領域
１９、１９Ａ、１９Ｂ、２９、２９Ａ、２９Ｂ ゲート電極
２０ トランジスタ（第２の縦型ＭＯＳトランジスタ）
３０、３１、１３０、１３１、２３０、２３１ 金属層
３０ａ、３０ｂ、３１ａ、３１ｂ、４０ａ、４０ｂ、５０ａ、５０ｂ、５１ａ、５１ｂ 主面
３２ 半導体基板
３３ 低濃度不純物層
３４ 層間絶縁層
３５ パッシベーション層
３６Ａ、３６Ｂ、３７Ａ、３７Ｂ、３８ 突起部
３９ 合成物
４０、１４０、１５０、２４０ 半導体層
４１、４２、４３Ａ、４３Ｂ、６０ 溝部
４４ 非晶質半導体
５０、５１ カバー層
７０Ａ、７０Ｃ、７０Ｅ 第１の層
７０Ｂ、７０Ｄ、７０Ｆ 第２の層
１３２ 基板
１３３、１３４、１３５、１３７、１４３、１４４、１４５、１４７ ＩＩＩ族窒化物半導体層
１３６、１４６ ２次元電子ガス
２１６ 絶縁膜
２３２ ＳｉＣ基板
２３３ 低濃度ｎ型不純物層

Claims (38)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    互いに背向する第１主面および第２主面を有し、シリコン、窒化ガリウムまたは炭化ケイ素からなる半導体層と、
    互いに背向する第３主面および第４主面を有し、前記第３主面が前記第２主面に接触して形成され、前記半導体層よりも厚く、第１の金属材料からなる第１の金属層と、
    互いに背向する第５主面および第６主面を有し、前記第５主面が前記第４主面に接触して形成され、前記半導体層よりも厚く、前記第１の金属材料よりもヤング率の大きい第２の金属材料からなる第２の金属層と、
    前記半導体層の第１の領域に形成された第１の縦型電界効果トランジスタと、
    前記半導体層において、前記第１の領域と前記第１主面に沿った方向で隣接する第２の領域に形成された第２の縦型電界効果トランジスタと、を有し、
    前記第１の縦型電界効果トランジスタは前記半導体層の前記第１主面側に第１のソース電極および第１のゲート電極を有し、
    前記第２の縦型電界効果トランジスタは前記半導体層の前記第１主面側に第２のソース電極および第２のゲート電極を有し、
    前記第１の金属層は、前記第１の縦型電界効果トランジスタおよび前記第２の縦型電界効果トランジスタの共通ドレイン電極として機能し、
    前記第１のソース電極から前記共通ドレイン電極を経由した前記第２のソース電極までの双方向経路を主電流経路とする
    半導体装置。
  2. 前記第６主面の水平方向の凹凸周期は、前記第２の金属層を構成する結晶粒子の前記水平方向の結晶粒径よりも大きい
    請求項１に記載の半導体装置。
  3. 前記第５主面における前記第２の金属層の結晶粒径は、前記第４主面における前記第１の金属層の結晶粒径より小さい
    請求項１に記載の半導体装置。
  4. 前記第２の金属材料の線膨張係数は、前記第１の金属材料の線膨張係数より小さい
    請求項１に記載の半導体装置。
  5. 前記第２の金属層の厚さは３０μｍ以下である
    請求項１に記載の半導体装置。
  6. 前記第２の金属層は、
    前記第５主面を有する第１の層と、
    前記第６主面を有する第２の層とを含み、
    前記第１の層の結晶粒径よりも前記第２の層の結晶粒径が大きい
    請求項１に記載の半導体装置。
  7. 前記第２の金属層は、
    前記第５主面を有する第１の層と、
    前記第６主面を有する第２の層とを含み、
    前記第１の層の結晶粒径よりも前記第２の層の結晶粒径が小さい
    請求項１に記載の半導体装置。
  8. 前記第２の金属層は、
    前記第５主面を有する第１の層と、
    前記第６主面を有する第２の層とを含み、
    前記第１の層の結晶粒径と前記第２の層の結晶粒径とは略同じであり、かつ、前記第２の金属層の結晶粒径は、前記第１の金属層の結晶粒径より小さい
    請求項１に記載の半導体装置。
  9. 前記第２の金属層は、
    前記第５主面を有する第１の層と、
    前記第６主面を有する第２の層とを含み、
    前記第６主面の水平方向において、前記第１の層を構成する金属結晶と前記第２の層を構成する金属結晶とは、優先配向面が異なる
    請求項１に記載の半導体装置。
  10. 前記第６主面の水平方向において、
    前記第１の層および前記第２の層の一方を構成する金属結晶は、｛１００｝面優先配向しており、
    前記第１の層および前記第２の層の他方を構成する金属結晶は、｛１１０｝面優先配向している
    請求項９に記載の半導体装置。
  11. 前記第２の金属層を構成する金属結晶は、前記第６主面において｛１００｝面優先配向している
    請求項１に記載の半導体装置。
  12. 前記第２の金属層を構成する金属結晶は、前記第６主面において｛１１０｝面優先配向している
    請求項１に記載の半導体装置。
  13. さらに、
    前記第２の金属層の前記第６主面に形成された刻印を有し、
    前記刻印のパターン幅は、前記第６主面の水平方向の凹凸周期より大きい
    請求項１に記載の半導体装置。
  14. 前記刻印のパターン深さは、前記第６主面の凹凸の最大高さ粗さより大きい
    請求項１３に記載の半導体装置。
  15. さらに、
    前記第２の金属層を平面視した場合の前記第２の金属層の外周に、前記第５主面から前記第６主面に向かう方向に、前記第６主面から突出した第１突起部を有し、
    前記第１突起部は、前記第１の金属材料および前記第２の金属材料の少なくとも一方を含む
    請求項１に記載の半導体装置。
  16. 前記第１突起部は、前記平面視における前記第２の金属層の外周の対向する２辺に形成されている
    請求項１５に記載の半導体装置。
  17. 前記第１突起部の突出高さは、前記第２の金属層の厚さの１／３以上である
    請求項１５に記載の半導体装置。
  18. 前記第１突起部の突出幅は、４μｍ以上である
    請求項１５に記載の半導体装置。
  19. 前記第１突起部における前記第２の金属材料の含有量は、前記第１突起部における前記第１の金属材料の含有量よりも多い
    請求項１５に記載の半導体装置。
  20. 前記半導体層を平面視した場合に、前記半導体層の外周は前記第１の金属層の外周から間隔を空けて内側に形成され、
    さらに、
    前記第１の金属層を平面視した場合の前記第１の金属層の外周に、前記第４主面から前記第３主面に向かう方向に、前記第３主面から突出した第２突起部を有し、
    前記第２突起部は、前記第１の金属材料および前記第２の金属材料の少なくとも一方を含む
    請求項１に記載の半導体装置。
  21. 前記第２突起部は、前記平面視における前記第１の金属層の外周の対向する２辺に形成されている
    請求項２０に記載の半導体装置。
  22. さらに、
    前記第１の金属層および前記第２の金属層の少なくとも一方の外周側面には、前記第１の金属層を平面視した場合の前記第１の金属層の中央から前記第１の金属層の外周に向かう方向に、第３突起部を有する
    請求項１に記載の半導体装置。
  23. さらに、
    互いに背向する第７主面および第８主面を有し、前記第７主面が前記第６主面に接触して形成され、セラミック材料またはプラスチック材料からなる第１のカバー層を有する
    請求項１に記載の半導体装置。
  24. さらに、
    前記第１の金属層を平面視した場合の前記第１の金属層の外縁部に、互いに背向する第９主面および第１０主面を有し、前記第１０主面が前記第３主面に接触して形成され、セラミック材料またはプラスチック材料からなる第２のカバー層を有する
    請求項１に記載の半導体装置。
  25. 前記半導体層の外縁部であって前記半導体層の外周辺に沿って形成された、前記第３主面を底面とする溝部を有する
    請求項２４に記載の半導体装置。
  26. さらに、
    前記第１の金属層および前記第２の金属層の少なくとも一方の外周側面には、前記第１の金属材料と前記第２の金属材料との合成物が形成されている
    請求項１に記載の半導体装置。
  27. 前記合成物は、前記第１の金属層および前記第２の金属層を平面視した場合における前記半導体装置の全周に渡り、前記外周側面に形成されている
    請求項２６に記載の半導体装置。
  28. 前記第３主面から前記第６主面に向かう方向において、前記合成物の中心位置は、前記第３主面から前記第６主面までの距離の半分の位置と前記第６主面の位置との間である
    請求項２６に記載の半導体装置。
  29. 前記半導体層を平面視した場合において、前記半導体層の外周は前記第１の金属層の外周から間隔を空けて内側に形成されている
    請求項１に記載の半導体装置。
  30. 前記平面視において、前記半導体層の外周は、全周に渡り前記第１の金属層の外周から間隔を空けて内側に形成されている
    請求項２９に記載の半導体装置。
  31. 前記間隔の長さは、１５μｍ以上である
    請求項２９に記載の半導体装置。
  32. 前記半導体層の外周側面のうちの前記第３主面と接する前記第２主面側の端部側面の凹凸の最大高さ粗さは、前記半導体層の外周側面のうちの前記第１主面側の側面の凹凸の最大高さ粗さと、略等しい
    請求項２９に記載の半導体装置。
  33. 前記半導体層の外周側面は、鋭角な頂点を含む凹凸形状を有している
    請求項２９に記載の半導体装置。
  34. 前記半導体層の外周側面は、非晶質半導体で覆われている
    請求項２９に記載の半導体装置。
  35. 前記半導体層は、前記第２主面側に形成され、シリコンからなる半導体基板と、
    前記第１主面側に形成され、前記半導体基板に含まれる第１導電型不純物の濃度より低い濃度の前記第１導電型不純物を含む低濃度不純物層とを有し、
    前記第１の縦型電界効果トランジスタは、前記半導体層の表面に第１のゲート導体を含む固体部材が充填された第１の複数の溝部を有し、
    前記第２の縦型電界効果トランジスタは、前記半導体層の表面に第２のゲート導体を含む固体部材が充填された第２の複数の溝部を有し、
    前記半導体装置は、さらに、
    前記半導体層の外縁部表面であって前記半導体層の外周辺に沿って形成された、シリコンを含む固体部材が充填された第３の複数の溝部を有する
    請求項１に記載の半導体装置。
  36. 前記第１の複数の溝部と前記第３の複数の溝部との間隔、および、前記第２の複数の溝部と前記第３の複数の溝部との間隔は、前記第１の複数の溝部の隣り合う溝部の間隔よりも大きく、かつ、前記第２の複数の溝部の隣り合う溝部の間隔よりも大きい
    請求項３５に記載の半導体装置。
  37. さらに、
    前記第１のソース電極または前記第２のソース電極と一部重なるように形成された保護層を有し、
    前記半導体層を平面視した場合に、前記保護層の外周は、前記半導体層の外周から間隔を空けて内側に形成されており、
    前記第３の複数の溝部は、前記平面視において、前記半導体層の外周から前記保護層の外周まで形成されている
    請求項３５に記載の半導体装置。
  38. 前記第３の複数の溝部における溝部のピッチは、前記第１の複数の溝部における溝部のピッチ、および、前記第２の複数の溝部における溝部のピッチと同じである
    請求項３５に記載の半導体装置。
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