WO2024042809A1 - 半導体装置 - Google Patents

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WO2024042809A1
WO2024042809A1 PCT/JP2023/020639 JP2023020639W WO2024042809A1 WO 2024042809 A1 WO2024042809 A1 WO 2024042809A1 JP 2023020639 W JP2023020639 W JP 2023020639W WO 2024042809 A1 WO2024042809 A1 WO 2024042809A1
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WO
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protrusion
metal layer
semiconductor
layer
semiconductor device
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PCT/JP2023/020639
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佑介 中山
晶英 田口
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device, and particularly relates to a chip size package type semiconductor device.
  • a vertical field effect transistor is required to have a ball-shaped bump electrode.
  • Patent Document 1 discloses a structure in which a vertical field effect transistor having a ball-shaped bump electrode is provided with an electrode metal having a thickness of about 2 ⁇ m on the back surface.
  • a protrusion (burr) formed on the electrode metal on the back side may fall off after ultrasonic cleaning and cause a short circuit with other components.
  • a semiconductor device is a chip size package type semiconductor device that can be mounted face-down, and includes a semiconductor substrate, a semiconductor layer formed on the semiconductor substrate, A vertical field effect transistor formed on the semiconductor layer, a ball-shaped bump electrode with a height of 100 ⁇ m or more formed on the front side of the semiconductor layer, and in contact with the entire back side of the semiconductor substrate.
  • a metal layer having a multi-layered structure the thickest first metal layer of the metal layers is mainly composed of a first metal having the highest ductility among the metal types constituting the metal layer.
  • the first metal layer has a thickness of 8 ⁇ m or more
  • the outer periphery of the metal layer is provided with a protrusion (burr) that protrudes downward from the back side of the semiconductor substrate, and the cross section of the protrusion is
  • the semiconductor device is characterized in that the protrusion has a portion where the width is 5 ⁇ m or more when viewed.
  • protrusions (burrs) on the metal layer that are formed during the process of dividing semiconductor devices into individual pieces can be stably formed into a wide structure, and semiconductor devices can be exposed to shocks such as ultrasonic cleaning. It is possible to prevent protrusions (burrs) from falling off and causing a short circuit.
  • An object of the present disclosure is to provide a semiconductor device that has a ball-shaped bump electrode, has low on-resistance, and is resistant to impacts such as ultrasonic cleaning.
  • FIG. 1 is a schematic cross-sectional view showing an example of the structure of a semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view showing an example of the structure of the semiconductor device according to the first embodiment.
  • FIG. 3A is a schematic plan view of a substantially unit configuration of a vertical field effect transistor according to the first embodiment.
  • FIG. 3B is a schematic perspective view of a substantially unit configuration of the vertical field effect transistor according to the first embodiment.
  • FIG. 4 is a flow diagram showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 5 is a perspective SEM image of the semiconductor device according to the first embodiment.
  • FIG. 6A is a cross-sectional SEM image of a semiconductor device according to Comparative Example 1 of Embodiment 1.
  • FIG. 6B is a cross-sectional SEM image of the semiconductor device according to Comparative Example 1 of Embodiment 1.
  • FIG. 7A is a plane electron microscope image of a semiconductor device according to Comparative Example 1 of Embodiment 1.
  • FIG. 7B is a plane electron microscope image of the semiconductor device according to Comparative Example 1 of Embodiment 1.
  • FIG. 8A is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 8B is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 8C is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 8A is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 8B is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 8D is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 8E is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 8F is a schematic cross-sectional view showing one point in the singulation process of the semiconductor device according to the first embodiment.
  • FIG. 9A is a cross-sectional SEM image of the semiconductor device according to the first embodiment.
  • FIG. 9B is an enlarged view of the white frame portion in FIG. 9A, which is a cross-sectional SEM image of the semiconductor device according to the first embodiment.
  • FIG. 9A is a cross-sectional SEM image of the semiconductor device according to the first embodiment.
  • FIG. 9B is an enlarged view of the white frame portion in FIG. 9A, which is a cross-sectional SEM image of the semiconductor device according to the first embodiment.
  • FIG. 10 shows cross-sectional SEM images of semiconductor devices according to Embodiment 1 and Comparative Example 1 of Embodiment 1, and the dropout rate of protrusions after ultrasonic cleaning.
  • FIG. 11 shows a cross-sectional SEM image of a semiconductor device according to Comparative Example 2 of Embodiment 1 and the dropout rate of protrusions after ultrasonic cleaning.
  • FIG. 12A is a cross-sectional SEM image of the semiconductor device according to the first embodiment.
  • FIG. 12B is a cross-sectional SEM image of the semiconductor device according to the first embodiment.
  • FIG. 13 is a cross-sectional SEM image when the semiconductor device according to the first embodiment is mounted face-down.
  • Embodiment 1 (Embodiment 1) [1. Structure of semiconductor device] The structure of the vertical field effect transistor 10 in the present disclosure will be explained by taking a single configuration as an example. However, in order to enjoy the effects of the present disclosure, a single configuration is not essential, and a dual configuration vertical field effect transistor or a triple or more configuration vertical field effect transistor may be used. .
  • FIG. 1 is a cross-sectional view showing an example of the structure of a semiconductor device 1.
  • FIG. 2 is a plan view thereof, and the size and shape of the semiconductor device 1 and the arrangement of pads are merely examples.
  • FIG. 1 is a cross section taken along line II in FIG. Further, S, G, and D shown in FIG. 2 indicate bump electrodes for the source, gate, and drain, respectively.
  • the semiconductor device 1 includes a semiconductor layer 40, a metal layer 30, and a vertical field effect transistor 10 (hereinafter also simply referred to as transistor 10) formed in the semiconductor layer 40. .
  • the semiconductor layer 40 has an active region A1 in a plan view of the semiconductor layer 40.
  • the active region A1 is a minimum area that includes all the regions where an inversion layer is formed and becomes a conduction channel when a voltage higher than a threshold value is applied to a gate electrode (not shown) with reference to the potential of the source electrode 11. is within the range of
  • the semiconductor layer 40 includes a control region A2 that includes a gate electrode and controls conduction of the active region A1 in a plan view of the semiconductor layer 40. It also has a conductive drain region A3 including a drain pull-up region 38 that provides conduction between a drain region (semiconductor substrate 32) to be described later and the surface side of the semiconductor layer 40.
  • the semiconductor layer 40 is configured by laminating the semiconductor substrate 32 and the low concentration impurity layer 33.
  • the semiconductor substrate 32 is disposed on the back side of the semiconductor layer 40 and is made of first conductivity type silicon containing first conductivity type impurities.
  • the low concentration impurity layer 33 is disposed on the surface side of the semiconductor layer 40 , is formed in contact with the semiconductor substrate 32 , and contains impurities of a first conductivity type at a concentration lower than the concentration of impurities of the first conductivity type of the semiconductor substrate 32 . and is of the first conductivity type.
  • the low concentration impurity layer 33 may be formed on the semiconductor substrate 32 by epitaxial growth, for example. Note that the low concentration impurity layer 33 is also a drift layer of the transistor 10, and is sometimes referred to as a drift layer in this specification.
  • the metal layer 30 is formed in contact with the back side of the semiconductor layer 40, and is formed on the entire back side of the semiconductor layer 40.
  • the metal layer 30 has a multilayer structure and includes a first metal layer 30a and a second metal layer 30b exposed on the back side of the semiconductor device 1 in contact with the first metal layer 30a.
  • the first metal layer 30a has a thickness of at least 8 ⁇ m or more, and is the thickest metal layer in the multilayer structure. Further, the first metal layer 30a mainly contains a first metal that has the highest ductility among the metal species forming the metal layer 30.
  • the first metal can be, for example, silver (Ag) or copper (Cu).
  • the second metal layer 30b mainly contains a second metal that is less ductile than the first metal.
  • the second metal can be, for example, nickel (Ni).
  • Ni nickel
  • the metal layer 30 (the first metal layer 30a and the second metal layer 30b) may contain a trace amount of an element other than metal that is mixed as an impurity in the manufacturing process of the metal material.
  • a protrusion 50 is formed on the metal layer 30 and protrudes downward from the back side of the semiconductor substrate 32.
  • the protrusion 50 is formed along the outer periphery of the metal layer 30 in plan view (see FIG. 5).
  • the protrusion 50 contains the first metal that is the main component of the first metal layer 30a. Details of the protrusion 50 will be described later. Note that in the protrusion 50 illustrated in FIG. 1, the component ratio of the first metal and the second metal is not necessarily expressed accurately.
  • a body region 18 containing an impurity of a second conductivity type different from the first conductivity type is formed in the active region A1 of the lightly doped impurity layer 33.
  • a source region 14 containing impurities of a first conductivity type, a gate conductor 15, and a gate insulating film 16 are formed in the body region 18.
  • the gate conductor 15 and the gate insulating film 16 are each formed inside a plurality of gate trenches 17 formed at a depth from the upper surface of the semiconductor layer 40 to a portion of the low concentration impurity layer 33 penetrating the body region 18 . has been done.
  • Source electrode 11 includes a portion 12 and a portion 13, and portion 12 is connected to source region 14 and body region 18 via portion 13.
  • the gate conductor 15 is a buried gate electrode buried inside the semiconductor layer 40, and is electrically connected to the ball-shaped gate bump electrode 119 via a gate electrode (not shown) installed in the control area A2.
  • the portion 12 of the source electrode 11 is a layer that is bonded to the ball-shaped source bump electrode 111, and is made of a metal material containing one or more of nickel, titanium, tungsten, and palladium, as a non-limiting example. It's okay.
  • the surface of the portion 12 may be plated with gold or the like.
  • the portion 13 of the source electrode 11 is a layer that connects the portion 12 and the semiconductor layer 40, and is made of a metal material including, as a non-limiting example, any one or more of aluminum, copper, gold, and silver. Good too.
  • a drain pull-up region 38 is formed in the drain conduction region A3 in the low concentration impurity layer 33 to a depth that reaches the semiconductor substrate 32.
  • the drain pull-up region 38 is a layer containing a first conductivity type impurity at a higher concentration than the first conductivity type impurity concentration in the low concentration impurity layer 33 .
  • the portion 82 of the drain electrode 81 is a layer that is bonded to the ball-shaped drain bump electrode 181, and is made of a metal material containing one or more of nickel, titanium, tungsten, and palladium, as a non-limiting example. It's okay.
  • the surface of the portion 82 may be plated with gold or the like.
  • the portion 83 of the drain electrode 81 is a layer that connects the portion 82 and the semiconductor layer 40, and is made of a metal material including, as a non-limiting example, any one or more of aluminum, copper, gold, and silver. Good too.
  • the semiconductor substrate 32 functions as a drain region of the transistor 10.
  • a part of the low concentration impurity layer 33 on the side that is in contact with the semiconductor substrate 32 may also function as a drain region.
  • the metal layer 30 functions as a drain electrode of the transistor 10.
  • the body region 18 is covered with an interlayer insulating layer 34 having an opening, and a portion 13 of the source electrode 11 connected to the source region 14 is provided through the opening of the interlayer insulating layer 34.
  • the interlayer insulating layer 34 and the portion 13 of the source electrode 11 are covered with a passivation layer 35 having an opening, and a portion 12 connected to the portion 13 of the source electrode 11 through the opening of the passivation layer 35 is provided.
  • a ball-shaped source bump electrode 111 is placed in contact with the portion 12 of the source electrode 11 through an opening in the passivation layer 35 .
  • the drain pulling region 38 is covered with an interlayer insulating layer 34 having an opening, and a portion 83 of the drain electrode 81 is provided to be connected to the drain pulling region 38 through the opening in the interlayer insulating layer 34.
  • the interlayer insulating layer 34 and the portion 83 of the drain electrode 81 are covered with a passivation layer 35 having an opening, and a portion 82 is provided which is connected to the portion 83 of the drain electrode 81 through the opening of the passivation layer 35.
  • a ball-shaped drain bump electrode 181 is placed through an opening in the passivation layer 35 and in contact with a portion 82 of the drain electrode 81 .
  • the regions where the source electrode 11 and the drain electrode 81 are partially exposed to the surface of the semiconductor device 1 through the opening in the passivation layer 35 are called a source pad and a drain pad, respectively.
  • the source bump electrode 111 and the drain bump electrode 181 are installed in contact with the source pad and the drain pad, respectively.
  • the gate bump electrode 119 is similarly installed so that the gate electrode (not shown) is in contact with a gate pad partially exposed on the surface of the semiconductor device 1.
  • the source bump electrode 111, gate bump electrode 119, and drain bump electrode 181 are typically ball-shaped.
  • a bump electrode when a bump electrode is said to be ball-shaped, it also includes a shape in which a part of a completely spherical shape is cut off or chipped. Further, typically, the source pad, gate pad, and drain pad are circular in the same size when viewed from above.
  • a ball-shaped bump electrode is formed by first placing a spherical solder ball with the same diameter on each pad, and performing heat treatment (reflow) to melt the portion that contacts each pad.
  • the shape of each bump electrode is selective depending on the diameter of each pad to be contacted and the desired height after formation (height h [ ⁇ m] of each bump electrode viewed from the top surface of the passivation layer 35).
  • the diameter r1 [ ⁇ m] of each bump electrode is larger than the diameter of the corresponding pad (the diameter r2 [ ⁇ m] of the opening of the passivation layer 35) in plan view.
  • each pad is shown by a broken line.
  • the first conductivity type is an N type
  • the second conductivity type is a P type
  • the source region 14, the semiconductor substrate 32, the low concentration impurity layer 33, and the drain pulling region 38 are N type semiconductors.
  • the body region 18 may be a P-type semiconductor.
  • the first conductivity type is P type and the second conductivity type is N type
  • the source region 14, semiconductor substrate 32, low concentration impurity layer 33, and drain pull-up region 38 are P type semiconductors.
  • the body region 18 may be an N-type semiconductor.
  • the conduction operation of the semiconductor device 1 will be described assuming that the transistor 10 is a so-called N-channel transistor in which the first conductivity type is N type and the second conductivity type is P type.
  • FIGS. 3A and 3B are a plan view and a perspective view, respectively, of a substantially unit configuration of transistors 10 that are repeatedly formed in the X direction and the Y direction in the semiconductor layer 40 of the semiconductor device 1.
  • the semiconductor substrate 32 and the source electrode 11 are not shown for clarity.
  • the Y direction is parallel to the upper surface of the semiconductor layer 40 and is a direction in which the gate trench 17 extends.
  • the X direction refers to a direction parallel to the upper surface of the semiconductor layer 40 and perpendicular to the Y direction.
  • the transistor 10 includes a connection portion 18a that electrically connects the body region 18 and the source electrode 11.
  • the connection portion 18a is a region of the body region 18 where the source region 14 is not formed, and contains the same second conductivity type impurity as the body region 18.
  • the source regions 14 and the connecting portions 18a are alternately and periodically repeatedly arranged along the Y direction.
  • the semiconductor device 1 when a high voltage is applied to the drain electrode 81 and a low voltage is applied to the source electrode 11 , and a voltage equal to or higher than the threshold voltage is applied to the gate electrode (gate conductor 15 ) with reference to the source electrode 11 , the voltage in the body region 18 increases. An inversion layer is formed near the gate insulating film 16 and becomes a conduction channel. As a result, a path of drain electrode 81 - drain pull-up region 38 - semiconductor substrate 32 - metal layer 30 - semiconductor substrate 32 - low concentration impurity layer 33 - conduction channel formed in body region 18 - source region 14 - source electrode 11 is formed. The main current flows and the semiconductor device 1 becomes conductive.
  • FIG. 4 simply shows the manufacturing process of the semiconductor device 1 in the first embodiment.
  • the structure of each vertical field effect transistor, which will later be singulated into semiconductor devices 1, is formed in an array on a silicon wafer by step 501.
  • step 502 bump electrodes for the source, drain, and gate are formed.
  • bump electrodes first, spherical solder balls are placed on each of the source pad, drain pad, and gate pad, and then heat treatment is performed to form the bump electrodes.
  • the back side of the silicon wafer (corresponding to the semiconductor substrate 32 in each semiconductor device 1 to be diced later) is thinned.
  • a multilayer metal layer 30 is formed on the entire thinned back surface of the silicon wafer.
  • the metal layer 30 may include a first metal layer 30a and a second metal layer 30b.
  • the first metal layer 30a has a thickness of 8 ⁇ m or more, and is formed to be the thickest among the metal layers 30 in the multilayer configuration.
  • the second metal layer 30b may have a thickness of less than 1 ⁇ m, for example.
  • step 505 the silicon wafer is diced using a blade to separate each semiconductor device 1 into individual pieces.
  • the metal layer 30 formed on the entire back surface of the silicon wafer in step 504 is also cut together with the silicon wafer, but the metal layer 30 that is physically pushed out by the blade extends along the side surface of the semiconductor device 1. . Therefore, a protrusion (so-called burr) 50 is formed on the outer periphery of the metal layer 30 of the semiconductor device 1 that has been diced into pieces, extending toward the lower side of the back surface of the semiconductor device 1 (in the -Z direction).
  • FIG. 5 shows a perspective SEM image of the semiconductor device 1 according to the first embodiment, viewed from the exposed surface side of the metal layer 30. Since the metal layer 30 is provided on the entire back surface of the semiconductor device 1, the protrusions 50 are formed over the entire length of the four outer sides of the metal layer 30 when viewed from the semiconductor device 1 cut into pieces. The protrusion 50 is formed because the semiconductor device 1 is diced into pieces in step 505 using a blade. In this disclosure, it is important that step 505 is dicing using a blade. The reason for this will be explained below.
  • the bump electrodes are provided in a ball shape having a constant height. For this reason, it is difficult to form a protective film for preventing debris from adhering so as to sufficiently cover the surface of the semiconductor device 1 including the bump electrodes.
  • the present disclosure is directed to a semiconductor device 1 provided with bump electrodes having a height of 100 ⁇ m or more. Therefore, in singulation, dicing using a blade must be performed. Therefore, it is very difficult to avoid the formation of protrusions 50 on the metal layer 30.
  • the semiconductor device 1 before and after the semiconductor device 1 is mounted on a mounting board, the semiconductor device 1 is sometimes subjected to ultrasonic cleaning for the purpose of removing attached foreign matter.
  • a shock such as ultrasonic cleaning is applied to the semiconductor device 1, not only foreign objects but also the protrusions 50 formed on the outer periphery of the metal layer 30 may physically separate from the metal layer 30.
  • Comparative Example 1 is an example of a protrusion 500 formed when the thickness of the metal layer 30 is 3 ⁇ m.
  • the protrusions 500 shown in FIGS. 6A and 6B both have a width of less than 5 ⁇ m in cross-sectional view. As will be described later, when the width of the protrusion 500 is less than 5 ⁇ m in cross-sectional view, there is a tendency for the protrusion 500 to physically separate from the metal layer 30 due to impact such as ultrasonic cleaning.
  • the protrusion 500 Even if the protrusion 500 has a shape as shown in FIG. 6A or 6B, it is unlikely that all the protrusions 500 will fall off uniformly along the four outer sides of the semiconductor device 1 due to ultrasonic cleaning. Typically, there are some parts that do not fall off and continue to be connected to the metal layer 30. As a result, as shown in FIG. 7A or 7B, the protrusion 500 often remains in the semiconductor device (metal layer 30) according to Comparative Example 1 as an apparently string-like semi-free body 500a.
  • 7A and 7B are optical microscope images of the protrusion 500 formed in Comparative Example 1 of Embodiment 1 viewed from the exposed surface side of the metal layer 30 after ultrasonic cleaning.
  • the semi-loose body 500a that did not fall off and remained in the form of a string is located on a mounting board on which the semiconductor device according to Comparative Example 1 is mounted, in a separate area adjacent to the semiconductor device according to Comparative Example 1. may come into contact with other parts (not shown), forming an unintended conduction path.
  • the semi-discretionary body 500a falls off from the semiconductor device according to Comparative Example 1 for some reason, and another component unrelated to the semiconductor device according to Comparative Example 1 This may cause a short circuit between the two.
  • the present inventors designed a cross-section so that the protrusion 50 can remain stably connected to the metal layer 30 without separating from the metal layer 30 even when subjected to an impact such as ultrasonic cleaning.
  • a structure has been developed that can visually form thick protrusions 50 with good reproducibility.
  • the semiconductor device 1 is a chip size package type that can be mounted face-down, and includes a semiconductor substrate 32, a low concentration impurity layer 33 formed on the semiconductor substrate 32, and a semiconductor substrate 32 and the low concentration impurity layer 33.
  • the semiconductor layer 40 collectively referred to as the semiconductor layer 40, the vertical field effect transistor 10 formed in the semiconductor layer 40 and the ball-shaped bump electrode (source bump) with a height of 100 ⁇ m or more formed on the surface side of the semiconductor layer 40 electrode 111, gate bump electrode 119, drain bump electrode 181), and a multilayer metal layer 30 formed in contact with the entire back surface side of the semiconductor substrate 32.
  • the first metal layer 30a is mainly composed of a first metal that has the highest ductility among the metal types constituting the metal layer 30.
  • the outer periphery of the metal layer 30 is provided with a protrusion (burr) 50 that protrudes downward from the back side of the semiconductor substrate 32, and the width of the protrusion 50 is 5 ⁇ m or more in a cross-sectional view of the semiconductor device 1.
  • the protrusion 50 of the semiconductor device 1 can be composed mainly of the first metal forming the first metal layer 30a.
  • the first metal has the highest ductility among the metals constituting the metal layer 30, and therefore can be flexibly deformed in response to external physical pressure.
  • the first metal layer 30a has a thickness of 8 ⁇ m or more, there is a large scope for flexibly deforming it against physical external pressure, and the protrusion 50 has a thick width that does not fall off due to impact during ultrasonic cleaning. Can be shaped.
  • FIGS. 8A to 8F schematically show step-by-step the state of singulation in step 505.
  • the silicon wafer is attached in advance to a dicing sheet 700, and the blade 600 is applied between the semiconductor devices 1 formed in an array on the silicon wafer.
  • the protrusion 50 illustrated in FIGS. 8C to 8F does not necessarily represent the component ratio of the first metal and the second metal accurately. It's not something you have.
  • the blade 600 is lowered in the -Z direction and cuts the silicon wafer and metal layer 30 while rotating and advancing.
  • the first metal layer 30a is thick and the first metal has high ductility, so the metal layer 30 is physically pushed out before the blade 600 reaches the lowest point. It becomes a state where Since the dicing sheet 700 is originally made of a flexible material, it will not be torn.
  • FIG. 8C schematically shows the blade 600 reaching its lowest point.
  • the tip of the blade 600 penetrates the second metal layer 30b, so the semiconductor device 1 is separated into individual pieces at this stage.
  • the extruded metal layer 30 (first metal layer 30a) flexibly deforms in the Z direction and the X direction so as to reflect the shape of the tip of the blade 600.
  • the normal direction of the exposed surface of the second metal layer 30b is changed while maintaining the laminated state with the first metal layer 30a.
  • the first metal layer 30a is thin, even when the blade 600 reaches the lowest point, there is little room for the first metal layer 30a to be physically pushed out and deformed, and the linear side surface of the blade 600 is simply As a result, the effect of increasing the width of the protrusion 50 cannot be obtained. The same applies when the first metal has low ductility.
  • FIGS. 8D and 8E are schematic diagrams showing the blade 600 being pulled up in the +Z direction.
  • the first metal layer 30a is caught in the pulling up of the blade 600 and is moved toward the side surface of the semiconductor layer 40.
  • a protrusion 50 is formed on the outer periphery of the metal layer 30 in the diced semiconductor device 1, as shown in FIG. 8F.
  • FIGS. 9A and 9B show cross-sectional SEM images of a protrusion 50 that is a typical example of the first embodiment.
  • FIG. 9B is an enlarged view of the white frame portion shown in FIG. 9A.
  • FIG. 9B illustrates a cross-sectional view including the X direction and the Z direction, the cross-section of the protrusion 50 may be taken in a different direction.
  • a broken line A in FIG. 9B is the interface between the semiconductor substrate 32 and the metal layer 30.
  • Semiconductor substrate 32 is typically silicon.
  • the interface between the semiconductor substrate 32 and the metal layer 30 is relatively flat, so the broken line A can be seen as a straight line with few irregularities in cross-sectional view.
  • a broken line B in FIG. 9B is the approximate interface between the first metal layer 30a and the second metal layer 30b.
  • the exact interface between the first metal layer 30a and the second metal layer 30b is often not as flat as the interface between the semiconductor substrate 32 and the metal layer 30. It may be difficult to say that the interface with the metal layer 30b is straight.
  • the dashed line B is parallel to the dashed line A and is set to pass through as many parts in the X direction as possible where the contrast difference due to the difference between the first metal and the second metal becomes large. It may be installed in
  • the semiconductor device 1 of the first embodiment since the first metal layer 30a is in contact with the semiconductor substrate 32, the distance in the Z direction between the broken line A and the broken line B is The thickness of the metal layer 30a is the same as that of the metal layer 30a. Also, in FIG. 9B, for reference, the actual interface between the first metal layer 30a and the second metal layer 30b is shown by a solid gray line, but this is due to the difference between the first metal and the second metal. This is along the lines where the resulting contrast difference becomes large.
  • a broken line C in FIG. 9B is the exposed surface of the second metal layer 30b in the ⁇ Z direction.
  • the exposed surface of the second metal layer 30b may not be in a straight line, similar to the interface between the first metal layer 30a and the second metal layer 30b.
  • the broken line C may be set so that it is parallel to the broken lines A and B, and passes through as much of the area where the second metal layer 30b is exposed in the -Z direction as possible in the X direction. . Therefore, the distance in the Z direction between the broken line B and the broken line C is the thickness of the second metal layer 30b.
  • a broken line D in FIG. 9B is a side surface of the semiconductor layer 40.
  • the side surface of the semiconductor layer 40 may be partially covered with the metal constituting the metal layer 30 near the interface with the metal layer 30, but as it moves away from the metal layer 30 in the +Z direction, the semiconductor layer A side surface appears where only layer 40 is exposed.
  • Part of the side surface of the semiconductor layer 40 near the interface with the metal layer 30 is covered with the metal constituting the metal layer 30 due to extrusion or pullback of the blade 600 in the Z direction during dicing in step 505, or at that time. This is because the metal constituting the metal layer 30 may be wound back in the +Z direction under the influence of the rotating direction of the blade 600.
  • a solid line E in FIG. 9B is a reference that defines the position of the root of the protrusion 50.
  • the normal direction of the exposed surface of the second metal layer 30b passes through a point where it changes from the -Z direction to another direction (-X direction in FIG. 9B) and is parallel to the broken line A. It is a line.
  • a solid line F in FIG. 9B is the lowest point that defines the length of the protrusion 50. That is, it is a line parallel to the solid line E passing through the point where the protrusion 50 reaches the lowest point in the -Z direction. In the present disclosure, the distance in the Z direction between the solid line E and the solid line F is defined as the length of the protrusion 50.
  • a solid line G in FIG. 9B is a reference that defines the inner position of the protrusion 50.
  • a line perpendicular to the solid line E passes through a point where the normal direction to the exposed surface of the second metal layer 30b changes from the -Z direction to another direction (-X direction in FIG. 9B). It is.
  • the solid line G when the solid line G is extended in the +Z direction, it almost coincides with the broken line D, which is the side surface of the semiconductor layer 40, but the broken line D and the solid line G may or may not match.
  • the solid line H in FIG. 9B is a reference that defines the outer position of the protrusion 50.
  • the solid line H is a line parallel to the solid line G that passes through the point farthest from the side surface of the semiconductor layer 40 (broken line D) in the direction perpendicular to the side surface of the semiconductor layer 40 (X direction) on the outside of the protrusion 50. be.
  • the distance in the X direction between the solid line G and the solid line H is defined as the width of the protrusion 50 or the width of the base of the protrusion 50.
  • the term metal layer 30 includes the protrusions 50.
  • the range where the metal layer 30 is normally stacked with the semiconductor layer 40 in the Z direction is defined by the reference (solid line G) that defines the inner position of the protrusion 50 or the side surface of the semiconductor layer 40 (broken line D).
  • solid line G defines the inner position of the protrusion 50 or the side surface of the semiconductor layer 40 (broken line D).
  • protrusion 50 refers to a portion of the metal layer 30 that is outside the reference that defines the inner position of the protrusion 50. In FIG. 9B, it is a portion outside the solid line G and necessarily includes a portion that protrudes further than the solid line E in the -Z direction. Furthermore, a metal portion that partially covers the side surface (broken line D) of the semiconductor layer 40 is also included in the term protrusion 50 .
  • FIG. 10 shows, as an example of the first embodiment, the shape of a protrusion 50 formed when silver (Ag) is used for the first metal layer 30a and the thickness of Ag is changed. The incidence of falling off of the protrusions 50 after each ultrasonic cleaning was also shown.
  • Level 1 is a case where the second metal layer 30b is not formed and Ag, which is the first metal layer 30a, is exposed on the back side of the semiconductor device 1.
  • Level 2 is when nickel (Ni) with a thickness of less than 1 ⁇ m is used as the second metal layer 30b, and among these, when the thickness of Ag that is the first metal layer 30a is 3 ⁇ m, This is from Comparative Example 1.
  • the width of the protrusion 50 is stably 5.0 ⁇ m or more regardless of level 1 or level 2, and the width of the protrusion 50 after ultrasonic cleaning is 8 ⁇ m or more. No occurrence of shedding was observed.
  • the thicker the Ag that is the first metal layer 30a the wider the protrusion 50 tends to be.
  • falling off of the protrusion 50 after ultrasonic cleaning can be prevented if the thickness of the first metal layer 30a is 8 ⁇ m or more, regardless of the presence or absence of the second metal layer 30b or the thickness of the second metal layer 30b. It can be said that it can be done. Therefore, it is desirable that the thickness of the first metal layer 30a is 8 ⁇ m or more, regardless of the presence or absence of the second metal layer 30b and its thickness.
  • FIG. 11 shows a comparative example 2 of the first embodiment in which nickel (Ni) with a thickness of 10 ⁇ m is used for the first metal layer 30a, the second metal layer 30b is not formed, and the first metal layer 30a is The shape of a protrusion 50 formed when a certain Ni is exposed on the back side of the semiconductor device 1 is shown. Furthermore, the incidence of falling off of the protrusions 50 after ultrasonic cleaning was also shown.
  • Ni nickel
  • FIG. 11 shows a comparative example 2 of the first embodiment in which nickel (Ni) with a thickness of 10 ⁇ m is used for the first metal layer 30a, the second metal layer 30b is not formed, and the first metal layer 30a is The shape of a protrusion 50 formed when a certain Ni is exposed on the back side of the semiconductor device 1 is shown. Furthermore, the incidence of falling off of the protrusions 50 after ultrasonic cleaning was also shown.
  • Ni is not particularly ductile among metals. Therefore, although the thickness was 10 ⁇ m, the width of the protrusions 50 formed by the singulation in step 505 was only about 1.0 ⁇ m, resulting in a shape that was vulnerable to impact. The incidence of falling off of the protrusions 50 after ultrasonic cleaning was as high as 69%, indicating a high possibility that the protrusions 50 would cause a short circuit after mounting.
  • the semiconductor device 1 requires a multilayer metal layer 30 formed in contact with the entire back surface side of the semiconductor substrate 32.
  • the thickest first metal layer 30a is mainly composed of the first metal with the highest ductility among the metals constituting the metal layer 30, and the first metal layer 30a has a thickness of 8 ⁇ m or more. is desirable.
  • the width of the protrusion 50 that appears after the singulation in step 505 can be stably made thick to 5 ⁇ m or more.
  • the width of the protrusion 50 formed in the first embodiment is stably 5 ⁇ m or more.
  • the reason why the protrusion 50 formed in Embodiment 1 is thick is because the first metal layer 30a at the root of the protrusion 50 is outside the side surface of the semiconductor layer 40 (broken line D in FIG. 9B) in cross-sectional view. This is because it has a shape that swells out.
  • the protrusion 50 in a cross-sectional view of the protrusion 50, has a shape in which the tip is the lowest point on the lower side of the back surface of the semiconductor substrate 32 (in the -Z direction).
  • the protrusion 50 in FIG. 6A of Comparative Example 1, the protrusion 50 is not in a straight line in the -Z direction but curved, so the tip of the protrusion 50 does not coincide with the lowest point in the -Z direction. If the protrusion 50 is not straight in the ⁇ Z direction but curved, the surface of the protrusion 50 will be subjected to the impact of ultrasonic cleaning from all directions, which increases the possibility of the protrusion falling off, which is undesirable.
  • the protrusion 500 in a cross-sectional view of the protrusion 50, in the section from the root to the tip of the protrusion 50, in the direction toward the tip (downward on the back side of the semiconductor device 1), after the width of the protrusion 50 is once reduced, , never has an increasing part again.
  • the protrusion 500 has a shape in which the width at the base is narrow, but the width becomes thicker in the direction toward the lowest point.
  • the width of the base of the protrusion 500 is narrower and is particularly vulnerable to impact such as ultrasonic cleaning.
  • the multilayer structure of the metal layer 30 is maintained in the protrusion 50 as well.
  • the side facing the center of the semiconductor device 1 is called the inside, and the side facing the outer periphery of the semiconductor device 1 is called the outside. It can be seen that the second metal layer 30b having a diameter of less than 1 ⁇ m is exposed, and the first metal layer 30a is exposed on the outer side surface of the protrusion 50.
  • the thickness of the first metal layer 30a mainly composed of the first metal with the highest ductility among the metal layers 30 must be 8 ⁇ m or more. Certain things are required.
  • the second metal layer 30b may or may not be provided, and even if the second metal layer 30b is provided, there are no restrictions on its thickness.
  • the second metal layer 30b by providing the second metal layer 30b and appropriately selecting the ductility of the second metal, it is possible to obtain the effect of preventing the length of the protrusion 50 from becoming unnecessarily long. Comparing the shape of the protrusion 50 shown in FIG. 10 between level 1 and level 2, the length of the protrusion 50 is longer in level 2 in which Ni is formed as the second metal layer 30b even if it is less than 1 ⁇ m. It's shorter. This is because the second metal (Ni), which is the main component of the second metal layer 30b, does not have high ductility. This is because the metal layer 30b of No. 2 suppresses this.
  • the length of the protrusion 50 is not unnecessarily long.
  • the first metal layer 30a is made of Ag or Cu with a thickness of 10 ⁇ m, and the second metal layer is laminated in direct contact with the first metal layer 30a.
  • the second metal 30b if the second metal is selected to have ductility comparable to that of Ni, the length of the protrusion 50 can be suppressed to less than 20 ⁇ m even if the thickness is less than 1 ⁇ m.
  • the lengths of the protrusions 50 are all less than 20 ⁇ m, and no falling off occurs after ultrasonic cleaning. Therefore, it is desirable that the length of the protrusion 50 protruding downward from the back side of the semiconductor substrate 32 is less than 20 ⁇ m.
  • the metal layer 30 has a second metal layer 30b, the second metal layer 30b is laminated in contact with the first metal layer 30a, and has a surface in the center of the semiconductor device 1 in plan view.
  • the side facing the outer circumference of the semiconductor device 1 is defined as the inside, and the side facing the outer periphery of the semiconductor device 1 is defined as the outside.
  • the second metal layer 30b having a thickness of less than 1 ⁇ m is exposed on the inner side surface of the protrusion 50, and the second metal layer 30b having a thickness of less than 1 ⁇ m is exposed on the inner side surface of the protrusion 50, and the second metal layer 30b having a thickness of less than 1 ⁇ m is exposed on the inner side surface of the protrusion 50.
  • the semiconductor device 1 is such that one metal layer 30a is exposed and the length of the protrusion 50 protruding downward from the back surface of the semiconductor substrate 32 is 20 ⁇ m or less.
  • step 505 the portion of the first metal layer 30a that is physically pushed out by the blade 600 becomes the main component of the protrusion 50. Therefore, there is a correlation between the thickness of the first metal layer 30a required to increase the width of the protrusion 50 and the characteristics that appear in the shape of the protrusion 50 when viewed in cross section. The correlation will be explained below.
  • FIG. 12A shows a cross-sectional SEM image of the protrusion 50, which is another typical example of the first embodiment.
  • Ag is formed to a thickness of 10 ⁇ m as the first metal layer 30a
  • Ni is formed to a thickness of 10 ⁇ m as the second metal layer 30b, which is laminated in contact with the first metal layer 30a.
  • These protrusions are formed by cutting into pieces the semiconductor device 1 formed into a film with a thickness of less than 1 ⁇ m.
  • the width of the protrusion 50 defined using FIG. 9B be Wb [ ⁇ m]
  • the length of the protrusion 50 be Hb [ ⁇ m]
  • the thickness of the first metal layer 30a be M1 [ ⁇ m].
  • L1 is approximately equal to the distance in step 505. This can be considered to be the width of the blade 600 used for singulation.
  • the width of L1 in the X direction is removed from the silicon wafer, and when looking at only one side of the semiconductor device 1 provided on both sides of the blade 600, L1/ There will be traces of only 2 deleted.
  • the amount of the first metal layer 30a physically extruded by the blade 600 in step 505 (assuming that the depth direction of the paper is uniform in FIG. 12A, the concept of amount is not used here). (discussed in cross-sectional view) is M1 ⁇ L1/2 [ ⁇ m 2 ], and it can be seen that this transforms into the protrusion 50 below the reference length of the protrusion 50 (solid line E). Since the shape of the protrusion 50 below the solid line E is approximately triangular in cross-sectional view, the amount of the protrusion 50 formed is Wb ⁇ Hb/2.
  • the width Wb of the protrusion 50 it is desirable that the relationship Wb ⁇ 5 ⁇ m holds; therefore, in the first embodiment, the thickness of the first metal layer 30a is set such that the relationship M1 ⁇ 5 ⁇ Hb/L1 holds true. It's good if you have it. If this relationship holds true, the protrusion 50 can be stably formed into a wide shape.
  • the first metal layer 30a bulges out most outwardly than the side surface of the semiconductor layer 40, in a direction perpendicular to the side surface of the semiconductor layer 40 at that position, If twice the length of the semiconductor layer 40 bulging outward from the side surface is L1 [ ⁇ m], the width of the base of the protrusion 50 is Wb [ ⁇ m], and the length of the protrusion 50 is Hb [ ⁇ m], then the first The thickness of the metal layer 30a should just be 5 ⁇ Hb/L1 [ ⁇ m] or more.
  • FIG. 12B A more precise view of the above relationship is shown in FIG. 12B.
  • the curved shape that appears near the semiconductor layer 40 on the outer side surface of the protrusion 50 reflects the rounded shape of the tip of the blade 600.
  • the approximated curve is minimal (that is, the differential coefficient is zero).
  • L2/2 [ ⁇ m] L2 is approximately the distance used in the singulation in step 505. It can be considered to be the width of the blade 600.
  • the outer side surfaces of the metal layer 30 and the protrusion 50 have a curved shape starting from the side surface of the semiconductor layer 40, and when the curved shape is approximated by a polynomial from the side surface of the semiconductor layer 40, Let L2 [ ⁇ m] be twice the distance in the direction perpendicular to the side surface of the semiconductor layer 40 to the position where the approximate curve becomes the minimum, let Wb [ ⁇ m] be the width of the base of the protrusion 50, and let the length of the protrusion 50 be Assuming Hb [ ⁇ m], the thickness of the first metal layer 30a should be 5 ⁇ Hb/L2 [ ⁇ m] or more.
  • the warpage of the silicon wafer may increase after the metal (metal layer 30) is deposited on the back surface of the silicon wafer in step 504 of the manufacturing process shown in FIG. If the warpage of the silicon wafer is large, it will be inconvenient because it will be difficult to proceed with subsequent steps. In order to suppress warping of the silicon wafer as much as possible, it is effective to not thin the silicon wafer as much as possible in the silicon wafer thinning process in step 503.
  • the first metal layer 30a of the metal layer 30 is made of Ag as a main component and has a thickness of 8 ⁇ m, even if the thickness of the semiconductor substrate 32 is 150 ⁇ m or more, It has been found that the warpage that occurs in silicon wafers can be suppressed to less than 7 mm at most. If the warpage of the silicon wafer is less than 7 mm, the steps after step 504 can proceed smoothly.
  • the semiconductor substrate 32 thick within a range that does not exceed the allowable product thickness for the semiconductor device 1. 400 ⁇ m is often requested as the upper limit of the product thickness.
  • the thickness of the semiconductor device 1 is desirably 390 ⁇ m or less in consideration of the margin.
  • the thickness of the semiconductor substrate 32 is preferably 150 ⁇ m or more, and the thickness of the semiconductor device 1 is preferably 390 ⁇ m or less. More specifically, the thickness of the semiconductor substrate 32 is desirably 150 ⁇ m or more and 280 ⁇ m or less.
  • the upper limit of 280 ⁇ m is obtained by subtracting 100 ⁇ m, which is the minimum height of the ball-shaped bump electrode, and 8 ⁇ m, which is the minimum thickness of the metal layer 30, from the upper limit of the thickness of the semiconductor device 1, which is 390 ⁇ m, taking into account the margin. This is the value.
  • the semiconductor device 1 is characterized in that the height of the ball-shaped bump electrodes (source bump electrode 111, gate bump electrode 119, drain bump electrode 181) is at least 100 ⁇ m or more.
  • the height of the bump electrodes may be required to be as large as 150 ⁇ m or more, and in such a case, the height of each bump electrode may be greater than the thickness of the semiconductor substrate 32. Below, the characteristics when the height of each bump electrode becomes larger than the thickness of the semiconductor substrate 32 will be explained.
  • each bump electrode When the height h [ ⁇ m] of each bump electrode is larger than the thickness of the semiconductor substrate 32, typically, as shown in FIGS. 1 and 2, the diameter r1 [ ⁇ m] of each bump electrode before mounting is is larger than the diameter r2 [ ⁇ m] of each pad with which each bump electrode contacts (r1>r2).
  • the bump electrodes may protrude from the outer periphery of the semiconductor device 1. If the bump electrode protrudes from the outer periphery of the semiconductor device 1, it is undesirable because it increases the possibility that it will come into contact with the metal layer 30 and cause a short circuit.
  • FIG. 13 shows the semiconductor device 1 according to the first embodiment, which has a square shape with a side length of 800 ⁇ m (0.8 mm) in a plan view, after being mounted face down on a mounting board. A cross-sectional SEM image is shown.
  • the bump electrodes of the semiconductor device 1 are crushed by a certain amount in the vertical direction (+Z direction) during face-down mounting on the mounting board 800. As a result, the bump electrode is pushed out in the lateral direction ( ⁇ X direction). If the diameter of the bump electrode after mounting is r3 [ ⁇ m], then r3>r1. In the semiconductor device 1 shown in FIG. 13, the diameter r1 of the bump electrode before mounting was 0.26 ⁇ m, but it can be seen that the diameter r3 of the bump electrode after mounting has increased to at least 0.29 ⁇ m.
  • each pad in the lateral direction is at most five times the difference (r1-r2) between the bump electrode diameter and the pad diameter before mounting. I found out that it was possible. Therefore, if the distance from the outer periphery of each pad (source pad, gate pad, drain pad) of the semiconductor device 1 to the outer periphery of the nearest semiconductor layer 40 in plan view is d [ ⁇ m], then for the semiconductor device 1 in advance, it can be said that each pad may be installed so that the relationship d ⁇ (r3-r2)/2 ⁇ 5 ⁇ (r1-r2)/2 holds true. The reason why the right side of the relational expression is divided by 2 is to consider only one side of the extruded portion of each bump electrode in the cross-sectional view.
  • the bump electrodes do not protrude, reducing the possibility of short circuits.
  • the semiconductor device 1 is required to have a square shape with a side length of 800 ⁇ m (0.8 mm) or less in plan view. Note that if it is necessary to form three types of bump electrodes, the source bump electrode 111, the gate bump electrode 119, and the drain bump electrode 181, the smaller the semiconductor layer 40 is required to be, the more the shape shown in FIG. Thus, it is natural for the semiconductor device 1 to have a square shape with four bump electrodes.
  • the diameter r1 of the bump electrode and the diameter r2 of the pad are selected so that the above relationship holds for the desired length L of one side of the semiconductor device 1.
  • the diameter r1 of the bump electrode is approximately 260 ⁇ m.
  • the diameter r2 of the pad on which the bump electrode is placed is 228 ⁇ m or more.
  • the semiconductor device 1 is a chip size package type semiconductor device 1 that can be mounted face-down, and includes a semiconductor substrate 32, a low concentration impurity layer 33 formed on the semiconductor substrate 32, and a semiconductor substrate 32. and the low concentration impurity layer 33 are collectively referred to as a semiconductor layer 40.
  • Ball-shaped bump electrodes source bump electrode 111, gate bump electrode 119, drain bump electrode 181
  • the height of the ball-shaped bump electrode is greater than the thickness of the semiconductor substrate 32
  • the length of one side of the semiconductor layer 40 is L [ ⁇ m].
  • the semiconductor device 1 satisfies the relationship L ⁇ 10 ⁇ r1 ⁇ 8 ⁇ r2.
  • the bump electrodes do not protrude, and it is possible to prevent the bump electrodes from coming into contact with each other.
  • a semiconductor device including a vertical field effect transistor according to the present invention can be widely used as a device for controlling the conduction state of a current path.

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Abstract

フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置（１）は、半導体基板（３２）と、半導体基板（３２）上に形成された半導体層（４０）と、半導体層（４０）に形成された縦型電界効果トランジスタ（１０）と、半導体層（４０）の表面側に形成された、高さ１００μｍ以上のボール型のバンプ電極と、半導体基板（３２）の裏面側の全面に接触して形成された多層構成の金属層（３０）と、を備え、金属層（３０）のうち、最も厚い第１の金属層（３０ａ）は、金属層（３０）を構成する金属種の中で最も延性が高い第１の金属を主成分とし、第１の金属層（３０ａ）は厚さが８μｍ以上で、半導体層（４０）の平面視において、金属層（３０）の外周には半導体基板（３２）の裏面側下方に突き出る突起（５０）が備わり、突起（５０）の断面視において、突起（５０）の幅は５μｍ以上となる個所が備わる。

Description

半導体装置
　本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
　縦型電界効果トランジスタにおいてボール型のバンプ電極を有することが求められている。
特許第５０７３９９２号公報
　特許文献１に、ボール型のバンプ電極を有する縦型電界効果トランジスタで、裏面に２μｍ程度の厚さの電極金属を備える構造が開示されている。ボール型のバンプ電極を有する縦型電界効果トランジスタでは、裏面の電極金属に形成された突起（バリ）が、超音波洗浄後に脱落して他部品との短絡要因となることがある。
　上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体層に形成された縦型電界効果トランジスタと、前記半導体層の表面側に形成された、高さ１００μｍ以上のボール型のバンプ電極と、前記半導体基板の裏面側の全面に接触して形成された多層構成の金属層と、を備え、前記金属層のうち、最も厚い第１の金属層は、前記金属層を構成する金属種の中で最も延性が高い第１の金属を主成分とし、前記第１の金属層は厚さが８μｍ以上で、前記半導体層の平面視において、前記金属層の外周には前記半導体基板の裏面側下方に突き出る突起（バリ）が備わり、前記突起の断面視において、前記突起の幅は５μｍ以上となる個所が備わる半導体装置であることを特徴とする。
　この構成によれば、半導体装置を個片化する過程で形成される金属層の突起（バリ）を幅の太い構造で安定して形成することができ、半導体装置が超音波洗浄のような衝撃を受けた際に突起（バリ）が脱落して、短絡要因となることを回避することができる。
　本開示は、ボール型のバンプ電極を備えながら、オン抵抗を低くし、さらに超音波洗浄などの衝撃に対する耐性のある半導体装置を提供することを目的とする。
図１は、実施形態１に係る半導体装置の構造の一例を示す断面模式図である。 図２は、実施形態１に係る半導体装置の構造の一例を示す平面模式図である。 図３Ａは、実施形態１に係る縦型電界効果トランジスタの略単位構成の平面模式図である。 図３Ｂは、実施形態１に係る縦型電界効果トランジスタの略単位構成の斜視模式図である。 図４は、実施形態１に係る半導体装置の製造工程の一部を示すフロー図である。 図５は、実施形態１に係る半導体装置の斜視ＳＥＭ像である。 図６Ａは、実施形態１の比較例１に係る半導体装置の断面ＳＥＭ像である。 図６Ｂは、実施形態１の比較例１に係る半導体装置の断面ＳＥＭ像である。 図７Ａは、実施形態１の比較例１に係る半導体装置の平面電子顕微鏡像である。 図７Ｂは、実施形態１の比較例１に係る半導体装置の平面電子顕微鏡像である。 図８Ａは、実施形態１に係る半導体装置の個片化工程の一時点を示した断面模式図である。 図８Ｂは、実施形態１に係る半導体装置の個片化工程の一時点を示した断面模式図である。 図８Ｃは、実施形態１に係る半導体装置の個片化工程の一時点を示した断面模式図である。 図８Ｄは、実施形態１に係る半導体装置の個片化工程の一時点を示した断面模式図である。 図８Ｅは、実施形態１に係る半導体装置の個片化工程の一時点を示した断面模式図である。 図８Ｆは、実施形態１に係る半導体装置の個片化工程の一時点を示した断面模式図である。 図９Ａは、実施形態１に係る半導体装置の断面ＳＥＭ像である。 図９Ｂは、図９Ａの白枠部分の拡大図で、実施形態１に係る半導体装置の断面ＳＥＭ像である。 図１０は、実施形態１および実施形態１の比較例１に係る半導体装置の断面ＳＥＭ像と突起の超音波洗浄実施後の脱落率である。 図１１は、実施形態１の比較例２に係る半導体装置の断面ＳＥＭ像と突起の超音波洗浄実施後の脱落率である。 図１２Ａは、実施形態１に係る半導体装置の断面ＳＥＭ像である。 図１２Ｂは、実施形態１に係る半導体装置の断面ＳＥＭ像である。 図１３は、実施形態１に係る半導体装置をフェイスダウン実装したときの断面ＳＥＭ像である。
　以下、本開示の一態様に係る半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施形態で示される数値、形状、構成要素、構成要素の配置および接続形態は一例であって本開示を限定する趣旨ではない。また、各図は模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　（実施形態１）
　［１．半導体装置の構造］
　本開示における縦型電界効果トランジスタ１０の構造について、シングル構成を例にとって説明する。しかし本開示の効果を享受するには、シングル構成であることは必須ではなく、デュアル構成の縦型電界効果トランジスタであってもよく、トリプル以上の構成の縦型電界効果トランジスタであってもよい。
　図１は半導体装置１の構造の一例を示す断面図である。図２はその平面図であり、半導体装置１の大きさや形状、パッドの配置は一例である。図１は、図２のＩ－Ｉにおける切断面である。また、図２中に示されるＳ、Ｇ、Ｄは、それぞれ、ソース、ゲート、ドレインのバンプ電極であることを示す。
　図１および図２に示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内に形成された縦型電界効果トランジスタ１０（以下では単にトランジスタ１０ともいう）を有する。半導体層４０は、半導体層４０の平面視で、活性領域Ａ１を有する。活性領域Ａ１とは、ソース電極１１の電位を基準として、ゲート電極（不図示）にしきい値以上の電圧を印加した際に、反転層が形成されて導通チャネルとなる領域をすべて内包する最小限の範囲である。
　半導体層４０は、半導体層４０の平面視で、ゲート電極を内包し、活性領域Ａ１の導通を制御する制御領域Ａ２を有する。また後述するドレイン領域（半導体基板３２）と、半導体層４０の表面側とを導通するドレイン引き上げ領域３８を含む導通ドレイン領域Ａ３を有する。
　半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含む第１導電型のシリコンからなる。低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含んで、第１導電型である。
　低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。なお、低濃度不純物層３３はトランジスタ１０のドリフト層でもあり、本明細書中ではドリフト層とよぶこともある。
　金属層３０は、半導体層４０の裏面側に接触して形成されており、半導体層４０の裏面側の全面に形成されている。金属層３０は多層構成であり、第１の金属層３０ａと、第１の金属層３０ａと接触して半導体装置１の裏面側で露出する第２の金属層３０ｂと、から成る。
　第１の金属層３０ａは少なくとも８μｍ以上の厚さであって、多層構成の中で最も厚い金属層である。さらに第１の金属層３０ａは、金属層３０を成す金属種の中で最も延性の大きい第１の金属を主成分としている。第１の金属は、例えば、銀（Ａｇ）もしくは銅（Ｃｕ）とすることができる。
　第２の金属層３０ｂは第１の金属よりも延性の小さい第２の金属を主成分としている。第２の金属は、例えば、ニッケル（Ｎｉ）とすることができる。なお、金属層３０（第１の金属層３０ａおよび第２の金属層３０ｂ）には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
　金属層３０には半導体基板３２の裏面側下方に向かって突き出る、突起５０が形成されている。突起５０は、平面視で金属層３０の外周に沿って形成されている（図５参照）。突起５０には第１の金属層３０ａの主成分である第１の金属が含まれている。突起５０の詳細については後述する。なお、図１において図示されている突起５０は、第１の金属と第２の金属との成分比が必ずしも正確に表現されているものではない。
　図１および図２に示すように、低濃度不純物層３３の活性領域Ａ１には、第１導電型と異なる第２導電型の不純物を含むボディ領域１８が形成されている。ボディ領域１８には、第１導電型の不純物を含むソース領域１４、ゲート導体１５、およびゲート絶縁膜１６が形成されている。ゲート導体１５、ゲート絶縁膜１６は、半導体層４０の上面からボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数のゲートトレンチ１７の内部に、それぞれ形成されている。ソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介してソース領域１４およびボディ領域１８に接続されている。ゲート導体１５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、制御領域Ａ２に設置された、不図示のゲート電極を介して、ボール型のゲートバンプ電極１１９に電気的に接続される。
　ソース電極１１の部分１２は、ボール型のソースバンプ電極１１１と接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　ソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層３３内のドレイン導通領域Ａ３には、半導体基板３２へ到達する深さでドレイン引き上げ領域３８が形成される。ドレイン引き上げ領域３８は低濃度不純物層３３における第１導電型の不純物の濃度より高い濃度の、第１導電型の不純物を含む層である。
　ドレイン電極８１の部分８２は、ボール型のドレインバンプ電極１８１と接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分８２の表面には、金などのめっきが施されてもよい。
　ドレイン電極８１の部分８３は、部分８２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　トランジスタ１０の上記構成により、半導体基板３２は、トランジスタ１０のドレイン領域として機能する。低濃度不純物層３３の、半導体基板３２に接する側の一部も、ドレイン領域として機能する場合がある。また金属層３０はトランジスタ１０のドレイン電極として機能する。
　図１に示すように、ボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、ソース領域１４に接続されるソース電極１１の部分１３が設けられている。層間絶縁層３４およびソース電極１１の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース電極１１の部分１３に接続される部分１２が設けられている。ボール型のソースバンプ電極１１１はパッシベーション層３５の開口を通して、ソース電極１１の部分１２に接触接続して設置されている。
　ドレイン引き上げ領域３８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、ドレイン引き上げ領域３８に接続されるドレイン電極８１の部分８３が設けられている。層間絶縁層３４およびドレイン電極８１の部分８３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してドレイン電極８１の部分８３に接続される部分８２が設けられている。ボール型のドレインバンプ電極１８１はパッシベーション層３５の開口を通して、ドレイン電極８１の部分８２に接触接続して設置されている。
　それぞれソース電極１１およびドレイン電極８１が、パッシベーション層３５の開口を通して半導体装置１の表面に部分的に露出する領域をそれぞれソースパッド、ドレインパッドとよぶ。ソースバンプ電極１１１、ドレインバンプ電極１８１は、それぞれソースパッド、ドレインパッドに各々接触接続して設置される。図１には示していないが、同様に、ゲートバンプ電極１１９は、ゲート電極（不図示）が半導体装置１の表面に部分的に露出したゲートパッドに接触接続して設置される。
　ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１は典型的にはボール型である。本明細書においてバンプ電極がボール型であるとは、完全な球状の一部が切り取られたり、欠けたりする形状も含めるものとする。また典型的には、平面視でソースパッド、ゲートパッド、ドレインパッドは同じ大きさの円形である。
　ボール型のバンプ電極は、まず球状で同径の半田ボールを、それぞれのパッドに載置し、熱処理（リフロー）をおこなうことで各々のパッドに接触する部分を溶融させて形成する。バンプ電極の形状は、それぞれ接触接続するパッドの径、および形成後に所望する高さ（パッシベーション層３５の上面から見たそれぞれのバンプ電極の高さｈ［μｍ］）によって選択的である。本実施形態１では図１で示すように、平面視で各バンプ電極の直径ｒ１［μｍ］が、対応するパッドの直径（パッシベーション層３５の開口の直径ｒ２［μｍ］）よりも大きい。図２に示す平面図では各パッドを破線で示している。
　半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、ソース領域１４、半導体基板３２、低濃度不純物層３３、および、ドレイン引き上げ領域３８はＮ型半導体であり、かつ、ボディ領域１８はＰ型半導体であってもよい。
　また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、ソース領域１４、半導体基板３２、低濃度不純物層３３、およびドレイン引き上げ領域３８はＰ型半導体であり、かつ、ボディ領域１８はＮ型半導体であってもよい。
　以下の説明では、トランジスタ１０が、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
　［２．縦型電界効果トランジスタの動作］
　図３Ａおよび図３Ｂは、それぞれ、半導体装置１の半導体層４０内において、Ｘ方向およびＹ方向に繰り返し形成される、トランジスタ１０の略単位構成の、平面図および斜視図である。図３Ａおよび図３Ｂでは、分かりやすくするために半導体基板３２、ソース電極１１は図示していない。なおＹ方向とは、半導体層４０の上面と平行し、ゲートトレンチ１７が延在する方向である。またＸ方向とは、半導体層４０の上面と平行し、Ｙ方向に直交する方向のことをいう。
　図３Ａおよび図３Ｂに示すように、トランジスタ１０には、ボディ領域１８とソース電極１１とを電気的に接続する接続部１８ａが備わる。接続部１８ａは、ボディ領域１８のうち、ソース領域１４が形成されていない領域であり、ボディ領域１８と同じ第２導電型の不純物を含む。ソース領域１４と接続部１８ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。
　半導体装置１において、ドレイン電極８１に高電圧およびソース電極１１に低電圧を印加し、ソース電極１１を基準としてゲート電極（ゲート導体１５）にしきい値以上の電圧を印加すると、ボディ領域１８中のゲート絶縁膜１６の近傍に反転層が形成され、これが導通チャネルとなる。その結果、ドレイン電極８１－ドレイン引き上げ領域３８－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－ボディ領域１８に形成された導通チャネル－ソース領域１４－ソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、低濃度不純物層３３とボディ領域１８との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、この主電流は金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。
　［３．半導体装置の個片化と突起の形成］
　ここから半導体装置１の製造過程と共に、半導体装置１の金属層３０の外周に備わる突起５０の形成について述べる。
　図４に、本実施形態１における半導体装置１の製造工程を簡易に示した。後に個片化されて半導体装置１になる各々の縦型電界効果トランジスタの構造は、工程５０１までにシリコンウェーハ上にアレイ状に形成される。
　次に工程５０２において、ソース、ドレイン、ゲートのそれぞれのバンプ電極が形成される。バンプ電極の形成では、まず球状の半田ボールが、ソースパッド、ドレインパッド、ゲートパッドのそれぞれに載置され、その後に熱処理をおこなって形成される。
　次に工程５０３において、シリコンウェーハ（後に個片化される各々の半導体装置１で見れば半導体基板３２に相当する）の裏面側が薄化加工される。次に工程５０４において、シリコンウェーハの薄化加工された裏面全面に多層構成の金属層３０が形成される。金属層３０には第１の金属層３０ａと第２の金属層３０ｂが含まれてよい。第１の金属層３０ａは８μｍ以上の厚さで、多層構成の金属層３０の中で最も厚くなるように形成される。第２の金属層３０ｂは、例えば１μｍ未満の厚さであってもよい。
　次に、工程５０５でシリコンウェーハにブレードを用いたダイシングをおこない、各々の半導体装置１が個片化される。このとき、シリコンウェーハと共に、工程５０４でシリコンウェーハの裏面全面に形成された金属層３０も切断されるが、物理的にブレードで押し出される金属層３０は、半導体装置１の側面に沿って延伸する。このため個片化された半導体装置１の金属層３０の外周には、半導体装置１の裏面側下方（－Ｚ方向）に向かって延伸した突起（いわゆるバリ）５０が形成される。
　図５に、本実施形態１における半導体装置１の、金属層３０の露出面側から見た斜視ＳＥＭ像を示す。半導体装置１の裏面全面には金属層３０が備わるので、個片化された半導体装置１で見ると、突起５０は金属層３０の外周４辺の全長にわたって形成される。突起５０が形成されるのは、工程５０５における半導体装置１の個片化が、ブレードを用いておこなわれるためである。本開示において、工程５０５がブレードを用いたダイシングであることは重要である。以下でその理由を説明する。
　例えば、ブレードを用いたダイシングの他には、レーザを用いたダイシングがある。レーザを用いる場合、レーザ照射によって飛び散る半導体材料や金属種の飛散物（いわゆるデブリ）が、半導体装置に付着することを防ぐ必要がある。このため一般的に、半導体装置の表面にあらかじめ、デブリ付着を防止する保護膜を被覆させる。しかし本実施形態１の半導体装置１においては、バンプ電極（ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１）が、一定の高さを有するボール型の形状で備わる。このためデブリが付着することを防ぐための保護膜を、バンプ電極を含めた半導体装置１の表面を十分に被覆するように製膜することが難しい。
　本発明者らが検討したところ、バンプ電極の高さが１００μｍを超えると、従来一般的に使用される保護膜では、半導体装置１の表面を十分に被覆することは困難になる。本開示は１００μｍ以上の高さのバンプ電極が備わる半導体装置１を対象とするものである。したがって個片化においてはブレードを用いたダイシングを実施せざるを得ない。このため金属層３０に突起５０が形成されることを回避するのはたいへん難しい。
　ところで半導体装置１を実装基板に実装する前後の段階において、付着している異物を除去する目的で、半導体装置１に超音波洗浄を施すことがある。超音波洗浄のような衝撃を半導体装置１に与えると、異物だけでなく、金属層３０の外周に形成された突起５０までもが金属層３０から物理的に離れることがある。
　図６Ａ、図６Ｂに、本実施形態１の比較例１における突起５００の断面ＳＥＭ像を示す。比較例１は金属層３０の厚さが３μｍの場合に形成される突起５００の例である。図６Ａおよび図６Ｂに示す突起５００は、いずれも断面視で、幅が５μｍを下回っている。後述するが、断面視において突起５００は、幅が５μｍを下回ると、超音波洗浄のような衝撃により金属層３０から物理的に離れてしまう傾向がある。
　図６Ａまたは図６Ｂに示すような形状の突起５００であっても、超音波洗浄によって半導体装置１の外周４辺に沿ってすべて一様に脱落することは少ない。典型的には、脱落せずに金属層３０とつながり続ける部分が所々で生じる。結果的に突起５００は、図７Ａまたは図７Ｂに示すように、見た目には紐状の半遊離体５００ａとして比較例１に係る半導体装置（金属層３０）に残ることが多い。図７Ａ、図７Ｂは、本実施形態１の比較例１において形成された突起５００に、超音波洗浄を施した後の、金属層３０の露出面側から見た光学顕微鏡像である。
　図７Ａ、図７Ｂに示すように、脱落せず紐状に残った半遊離体５００ａは、比較例１に係る半導体装置が実装される実装基板において、比較例１に係る半導体装置と隣接する別の部品（不図示）に接触し、意図しない導通経路を成すことがある。また比較例１に係る半導体装置が実装される実装基板において、半遊離体５００ａが何らかの要因で比較例１に係る半導体装置から脱落し、比較例１に係る半導体装置とは関係のない別の部品同士を短絡させる要因となる可能性がある。
　このような事情を考慮し、本発明者らは突起５０が超音波洗浄のような衝撃を与えられても金属層３０から離れることなく、安定して金属層３０と接続し続けられるよう、断面視で、幅が太い突起５０を再現性よく形成できる構造を開発した。
　すなわち、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置１であって、半導体基板３２と、半導体基板３２上に形成された低濃度不純物層３３と、半導体基板３２と低濃度不純物層３３とを合わせて半導体層４０と称したとき、半導体層４０に形成された縦型電界効果トランジスタ１０と、半導体層４０の表面側に形成された、高さ１００μｍ以上のボール型のバンプ電極（ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１）と、半導体基板３２の裏面側の全面に接触して形成された多層構成の金属層３０と、を備え、金属層３０のうち、最も厚い第１の金属層３０ａは、金属層３０を構成する金属種の中で最も延性が高い第１の金属を主成分とし、第１の金属層３０ａは厚さが８μｍ以上で、半導体層４０の平面視において、金属層３０の外周には半導体基板３２の裏面側下方に突き出る突起（バリ）５０が備わり、突起５０の断面視において、突起５０の幅は５μｍ以上となる個所が備わる半導体装置１である。
　このような構造であると、工程５０５において、ブレードによって物理的に押し出される金属層３０のほとんどの部分が第１の金属層３０ａとなる。つまり半導体装置１が有する突起５０を、第１の金属層３０ａを成す第１の金属を主成分として構成することができる。第１の金属は、金属層３０を構成する金属の中で最も延性が大きいために物理的な外圧に対して柔軟に変形され得る。また第１の金属層３０ａは８μｍ以上の厚さを有するために、物理的な外圧に対して柔軟に変形され得る余地が大きく、突起５０を、超音波洗浄における衝撃では脱落しない、幅の太い形状にすることができる。
　図８Ａから図８Ｆを用いて、本実施形態１で突起５０が幅の太い形状となることを説明する。図８Ａから図８Ｆは、工程５０５における個片化の様子を、段階的かつ模式的に示したものである。シリコンウェーハはあらかじめダイシングシート７００に貼り付けられており、シリコンウェーハにアレイ状に形成された半導体装置１同士の間に、ブレード６００があてがわれる。なお、図８Ｃ～図８Ｆにおいて図示されている突起５０（図８Ｃ～図８Ｆ中に符号は振られていない）は、第１の金属と第２の金属との成分比が必ずしも正確に表現されているものではない。
　図８Ａに示すように、ブレード６００は－Ｚ方向に降ろされ、回転かつ進行しながらシリコンウェーハおよび金属層３０を切断する。図８Ｂに示すように、本実施形態１では第１の金属層３０ａが厚く、また第１の金属の延性が大きいため、ブレード６００が最下点に達する前に金属層３０が物理的に押し出される状態となる。ダイシングシート７００はもともと柔軟性を有した素材であるため破れることはない。
　図８Ｃはブレード６００が最下点に達したところを模式的に示している。このときブレード６００の先端は第２の金属層３０ｂを貫通するため、この段階で半導体装置１は個片化されている。しかし押し出された金属層３０（第１の金属層３０ａ）は、ブレード６００の先端の形状を反映するように、Ｚ方向およびＸ方向へ柔軟に変形する。特にブレード６００の先端の、丸みを帯びた形状が反映されて、第１の金属層３０ａがＸ方向に変形することは重要であり、この変形があるために突起５０の幅を太くすることができる。尚、第２の金属層３０ｂは、第１の金属層３０ａとの積層の状態を維持したまま、露出面の法線方向を変える。
　第１の金属層３０ａが薄い場合、ブレード６００が最下点に到達しても第１の金属層３０ａは物理的に押し出されて変形する余地がほとんどなく、単にブレード６００の一直線状の側面が反映されて、突起５０の幅を太くするような作用が得られない。第１の金属の延性が小さい場合も同様である。
　図８Ｄと図８Ｅはブレード６００を＋Ｚ方向へ引き上げる途中を表した模式図であるが、このとき第１の金属層３０ａはブレード６００の引き上げに巻き込まれるようにして、半導体層４０側面の方へも引き戻される部分が生じる場合がある。個片化された半導体装置１には、結果的に図８Ｆに示すように、金属層３０の外周に突起５０が形成される。
　図９Ａ、図９Ｂに本実施形態１の典型例となる突起５０の断面ＳＥＭ像を示す。図９Ｂは図９Ａに示す白枠部分を拡大したものである。図９Ｂを用いて、断面視において突起５０の構造を見るときの定義を明確化しておく。図９ＢではＸ方向とＺ方向とを含む断面視を例示しているが、突起５０の断面であれば、これとは別の方向の断面であって構わない。
　図９Ｂにおける破線Ａは、半導体基板３２と金属層３０との界面である。半導体基板３２は典型的にはシリコンである。半導体基板３２と金属層３０との界面は比較的に平坦であり、したがって破線Ａは断面視で、凹凸の少ない一直線状であると見てよい。
　図９Ｂにおける破線Ｂは、第１の金属層３０ａと第２の金属層３０ｂとの、およその界面である。第１の金属層３０ａと第２の金属層３０ｂとの厳密な界面は、半導体基板３２と金属層３０との界面ほど平坦ではないことが多く、断面視で第１の金属層３０ａと第２の金属層３０ｂとの界面は一直線状であるとは言い難い場合がある。しかし便宜的に破線Ｂを、破線Ａと平行であって、第１の金属と第２の金属との違いに起因するコントラストの差が大きくなるところを、Ｘ方向においてなるべく多くの部分で通るように設置してよい。
　尚、本実施形態１の半導体装置１（図９Ｂ）においては、第１の金属層３０ａが半導体基板３２と接触しているので、破線Ａと破線Ｂとの間のＺ方向の距離が、第１の金属層３０ａの厚さとなる。また図９Ｂにおいては参考として、グレーの実線で第１の金属層３０ａと第２の金属層３０ｂとの実際の界面を示しているが、これは第１の金属と第２の金属の違いに起因するコントラストの差が大きくなるところに沿ったものである。
　図９Ｂにおける破線Ｃは、第２の金属層３０ｂの、－Ｚ方向における露出面である。断面視において第２の金属層３０ｂの露出面は、第１の金属層３０ａと第２の金属層３０ｂとの界面と同様にして、一直線状であるとは言い難い場合がある。しかし便宜的に破線Ｃを、破線Ａおよび破線Ｂと平行であって、第２の金属層３０ｂが－Ｚ方向に露出するところを、Ｘ方向においてなるべく多くの部分で通るように設置してよい。したがって破線Ｂと破線Ｃとの間のＺ方向の距離が、第２の金属層３０ｂの厚さとなる。
　図９Ｂにおける破線Ｄは、半導体層４０の側面である。半導体層４０の側面は、金属層３０との界面付近において、金属層３０を構成する金属によって一部被覆されていてもよいが、＋Ｚ方向に向かって金属層３０から離れていくと、いずれ半導体層４０だけが露出する側面が現れる。半導体層４０の側面が金属層３０との界面付近において、金属層３０を構成する金属によって一部被覆されるのは、工程５０５におけるダイシング時に、ブレード６００のＺ方向における押し出しや引き戻し、あるいはその際のブレード６００の回転方向の影響を受けて、金属層３０を構成する金属が＋Ｚ方向に巻き返されることがあるためである。
　図９Ｂにおける実線Ｅは、突起５０の根元の位置を定義する基準である。突起５０の内側において、第２の金属層３０ｂの、露出面における法線方向が、－Ｚ方向から別の方向（図９Ｂでは－Ｘ方向）へ変化する箇所を通って、破線Ａに平行する線である。
　図９Ｂにおける実線Ｆは、突起５０の長さを定義する最下点である。すなわち突起５０が－Ｚ方向において最も下方へ到達する箇所を通って、実線Ｅに平行する線である。本開示では、実線Ｅと実線Ｆとの間のＺ方向の距離を、その突起５０の長さと定義する。
　図９Ｂにおける実線Ｇは、突起５０の内側の位置を定義する基準である。突起５０の内側において、第２の金属層３０ｂの露出面における法線方向が、－Ｚ方向から別の方向（図９Ｂでは－Ｘ方向）へ変化する箇所を通って、実線Ｅに直交する線である。図９Ｂでは、実線Ｇを＋Ｚ方向へ延長すると半導体層４０の側面である破線Ｄとほとんど一致するが、破線Ｄと実線Ｇは一致していても一致していなくてもよい。
　図９Ｂにおける実線Ｈは、突起５０の外側の位置を定義する基準である。実線Ｈは、突起５０の外側において、半導体層４０の側面（破線Ｄ）から、半導体層４０の側面に直交する方向（Ｘ方向）において、最も離れる個所を通って、実線Ｇに平行する線である。本開示では、実線Ｇと実線Ｈとの間のＸ方向の距離を、その突起５０の幅、または突起５０の根元の幅と定義する。
　本開示においては、金属層３０という用語には突起５０が含まれるものとする。しかし金属層３０のうち、半導体層４０とＺ方向において正規に積層された範囲、と称する場合には突起５０は含まれないものとする。すなわち、金属層３０のうち半導体層４０とＺ方向において正規に積層された範囲とは、突起５０の内側の位置を定義する基準（実線Ｇ）あるいは半導体層４０の側面（破線Ｄ）とをＸ方向において比べたとき、より半導体装置１の内側に位置するものの方よりも、さらに半導体装置１の内側の範囲を指すものとする。例えば図９Ｂにおいては、実線Ｇよりも半導体装置１の内側にある範囲が相当する。
　突起５０という用語が指すのは、金属層３０のうち、突起５０の内側の位置を定義する基準よりも外側にある部分を指す。図９Ｂにおいては、実線Ｇよりも外側の部分であり、必然的に実線Ｅよりも－Ｚ方向に突出する部分を含む。また半導体層４０の側面（破線Ｄ）を一部被覆する金属部分も、突起５０という用語に含まれるものとする。
　突起５０に、超音波洗浄のような衝撃に対する耐性を持たせるためには、断面視で根元の幅を太くすることが好ましい。図１０に本実施形態１の一例として、第１の金属層３０ａに銀（Ａｇ）を用い、Ａｇの膜厚を変更したときに形成される突起５０の形状を示した。またそれぞれに超音波洗浄を施した後の突起５０の脱落発生率も示した。水準１は、第２の金属層３０ｂを製膜せず、第１の金属層３０ａであるＡｇが半導体装置１の裏面側に露出する場合のものである。水準２は、第２の金属層３０ｂとして１μｍ未満の厚さのニッケル（Ｎｉ）を用いたときのものであり、この中で第１の金属層３０ａであるＡｇの厚さが３μｍのものは比較例１のものである。
　Ａｇは金属の中で最も延性が高いものの１つであり、Ｎｉの延性はＡｇに比べて低い。このため、図８Ａから図８Ｆで示したように、断面視での突起５０の幅を太くしやすい条件を備えている。しかし図１０に示すように、第１の金属層３０ａであるＡｇの厚さが３μｍの場合（比較例１）、工程５０５における個片化で形成された突起５０の幅は２．４μｍであって、衝撃に対して脆弱な形状となった。超音波洗浄後の突起５０の脱落発生率は１９％であり、突起５０が実装後に短絡要因となる可能性を排除できない結果であった。
　これに対して、第１の金属層３０ａであるＡｇの厚さが８μｍになると、水準１であれ水準２であれ、突起５０の幅が安定して５．０μｍ以上となり、超音波洗浄後の脱落発生も見られなかった。第１の金属層３０ａであるＡｇの厚さが厚いほど、突起５０の幅も太くなる傾向がある。つまり超音波洗浄後の突起５０の脱落は、第２の金属層３０ｂの有無、あるいは第２の金属層３０ｂの厚さに関係なく、第１の金属層３０ａの厚さが８μｍ以上あれば防ぐことができるといえる。したがって第２の金属層３０ｂの有無や厚さに関係なく、第１の金属層３０ａの厚さは８μｍ以上あることが望ましい。
　図１１に本実施形態１の比較例２として、第１の金属層３０ａに厚さ１０μｍのニッケル（Ｎｉ）を用い、第２の金属層３０ｂを製膜せず、第１の金属層３０ａであるＮｉが半導体装置１の裏面側に露出する場合に形成される突起５０の形状を示した。またそのときに超音波洗浄を施した後の突起５０の脱落発生率も示した。
　Ｎｉは金属の中でも特に延性が高いわけではない。このため１０μｍの厚さがあるとはいえ、工程５０５における個片化で形成された突起５０の幅はわずか１．０μｍ程度しかなく、衝撃に対して脆弱な形状となった。超音波洗浄後の突起５０の脱落発生率は６９％と高いものであり、突起５０が実装後に短絡要因となる可能性が高いという結果であった。
　したがって突起５０に、超音波洗浄のような衝撃に対する耐性を十分に持たせるためには、半導体装置１は、半導体基板３２の裏面側の全面に接触して形成された多層構成の金属層３０のうち、最も厚い第１の金属層３０ａは、金属層３０を構成する金属の中で最も延性が高い第１の金属を主成分とし、第１の金属層３０ａは厚さが８μｍ以上であることが望ましい。このような形状の場合、工程５０５の個片化の後に現れる突起５０の幅を、安定して５μｍ以上の太いものにすることができる。
　本実施形態１の突起５０に現れる特徴を、典型例（図９Ｂ）と比較例１（図６Ａおよび図６Ｂ）とを対比しながら説明する。本実施形態１で形成される突起５０の幅が安定して５μｍ以上の太さであることは説明したとおりである。幅が太いのは、本実施形態１で形成される突起５０が、断面視で、突起５０の根元における第１の金属層３０ａが、半導体層４０の側面（図９Ｂでは破線Ｄ）よりも外側へ膨らむ形状であるためである。
　また図９Ｂによれば、突起５０の断面視において、突起５０は先端が半導体基板３２の裏面側下方（－Ｚ方向）における最下点となる形状である。これに対して比較例１における図６Ａでは、突起５０が－Ｚ方向に一直線状でなく曲がりくねっているため、突起５０の先端が－Ｚ方向の最下点とは一致しない。突起５０が－Ｚ方向に一直線状でなく曲がりくねっていると、突起５０の表面が超音波洗浄の衝撃をあらゆる方向から受けることになり、脱落の可能性が高まるため望ましくない。
　また図９Ｂによれば、突起５０の断面視において、突起５０の根元から先端までの区間において、先端（半導体装置１の裏面側下方）へ向かう方向においては、突起５０の幅がいったん縮小した後に、再び増加する部分を有することがない。これに対して比較例１における図６Ｂでは、突起５００の根元の幅が細いながら、最下点に向かう方向において幅が太くなるところを有する形状である。つまり比較例１（図６Ｂ）では突起５００の根元の幅の方が細い形状であり、超音波洗浄のような衝撃に対して特に脆弱である。
　図９Ｂではグレーの実線で示しているとおり、本実施形態１では、金属層３０の多層構成が突起５０においても維持されている。本開示においては、半導体層４０の平面視において、半導体装置１の中央に面する方を内側とし、半導体装置１の外周に面する方を外側とよぶが、突起５０の内側側面は、厚さが１μｍ未満の第２の金属層３０ｂが露出し、突起５０の外側側面は第１の金属層３０ａが露出していることが分かる。
　ここで第２の金属層３０ｂが備わることの効果を説明する。先に述べたとおり本開示の効果を享受するには、金属層３０の中で最も延性の大きい第１の金属を主成分とする第１の金属層３０ａの厚さが、最も厚く８μｍ以上であることが求められる。第２の金属層３０ｂについては備わっていてもいなくてもよく、また第２の金属層３０ｂが備わっていても、その厚さに制約はない。
　しかし第２の金属層３０ｂを備え、第２の金属の延性を適切に選択すると、突起５０の長さを不要に長くすることを防ぐ効果を得ることができる。図１０に示した突起５０の形状を、水準１と水準２とで比較すると、第２の金属層３０ｂとしてＮｉを１μｍ未満でも製膜している水準２の方が、突起５０の長さが短くなっている。これは第２の金属層３０ｂの主成分である第２の金属（Ｎｉ）の延性が大きくないため、工程５０５における個片化で、第１の金属層３０ａが不要に引き伸ばされることを、第２の金属層３０ｂが抑制するためである。
　脱落防止や短絡回避の観点から捉えて、突起５０の長さは不要に長くない方が好ましい。本発明者らが検討した結果、第１の金属層３０ａとしてＡｇもしくはＣｕを１０μｍの厚さで形成し、さらに第１の金属層３０ａに直接接触して積層するように、第２の金属層３０ｂを形成するとき、第２の金属をＮｉと同程度の延性を有するように選べば、厚さが１μｍ未満であっても、突起５０の長さを２０μｍ未満に抑えることができる。
　図１０に示した水準２の結果では、突起５０の長さはすべて２０μｍ未満であり、超音波洗浄後の脱落は発生しない。このため突起５０の、半導体基板３２の裏面側下方に向かって突き出る長さは２０μｍ未満であることが望ましい。
　すなわち、金属層３０は、第２の金属層３０ｂを有し、第２の金属層３０ｂは、第１の金属層３０ａに接触して積層形成され、平面視において、半導体装置１の中央に面する方を内側とし、半導体装置１の外周に面する方を外側とすると、突起５０の内側側面は、厚さが１μｍ未満の第２の金属層３０ｂが露出し、突起５０の外側側面は第１の金属層３０ａが露出し、突起５０の、半導体基板３２の裏面側下方に突き出る長さは２０μｍ以下である半導体装置１であることが望ましい。
　ところで図８Ａから図８Ｆで示したように、工程５０５において、第１の金属層３０ａはブレード６００によって物理的に押し出された分が突起５０の主成分となる。そのため突起５０の幅を太くするのに必要な第１の金属層３０ａの厚さと、突起５０の断面視における形状に現れる特徴との間には相関がある。以下ではその相関を説明する。
　図１２Ａに本実施形態１における別の典型例である突起５０の断面ＳＥＭ像を示す。図１２Ａに示した構造は、第１の金属層３０ａとしてＡｇを厚さ１０μｍで製膜し、第１の金属層３０ａに接触して積層形成される第２の金属層３０ｂとして、Ｎｉを厚さ１μｍ未満で製膜した半導体装置１を個片化することで形成された突起である。図９Ｂを用いて定義した突起５０の幅をＷｂ［μｍ］、突起５０の長さをＨｂ［μｍ］とし、第１の金属層３０ａの厚さをＭ１［μｍ］とする。
　さらに半導体層４０の側面（破線Ｄ）から、半導体装置１の外側に向かって最も突き出る位置（実線Ｈ）までのＸ方向における距離をＬ１／２［μｍ］とすると、Ｌ１は概ね、工程５０５における個片化で用いられたブレード６００の幅であるとみてよい。ブレード６００があてがわれることで、シリコンウェーハから、Ｘ方向においてＬ１の幅が削除されることになり、ブレード６００の両側にそれぞれ備わる半導体装置１の、片方側だけでこれを見ると、Ｌ１／２だけ削除される痕跡が残ることになる。
　したがって片方側だけで見ると、工程５０５においてブレード６００で物理的に押し出された第１の金属層３０ａの量（図１２Ａにおいて紙面奥行き方向は一様であると捉えて、ここでは量の概念を断面視的に論じる）は、Ｍ１×Ｌ１／２［μｍ２］であり、これが突起５０の長さの基準（実線Ｅ）よりも下方における突起５０に変形すると見ることができる。実線Ｅよりも下方における突起５０の形状は、断面視で概ね三角形と捉えられるため、形成された突起５０の量はＷｂ×Ｈｂ／２となる。
　これらがおよそ等しくなるはずであるため、Ｍ１×Ｌ１／２≒Ｗｂ×Ｈｂ／２の関係が成立することになる。したがって、およそＭ１＝Ｗｂ×Ｈｂ／Ｌ１の関係が成立することになる。突起５０の幅ＷｂについてはＷｂ≧５μｍの関係になることが望ましいため、本実施形態１においてはＭ１≧５×Ｈｂ／Ｌ１の関係が成立するように、第１の金属層３０ａの厚さが備わっていればよい。この関係が成立していれば、突起５０を安定して幅の太い形状にすることができる。
　すなわち突起５０の断面視で、突起５０の根元の、第１の金属層３０ａが半導体層４０の側面よりも外側へ最も膨らむ位置において、当該位置の、半導体層４０の側面に垂直な方向で、半導体層４０の側面から外側に膨らむ長さの２倍をＬ１[μｍ]とし、突起５０の根元の幅をＷｂ[μｍ]とし、突起５０の長さをＨｂ[μｍ]とすると、第１の金属層３０ａの厚さは５×Ｈｂ／Ｌ１[μｍ] 以上であればよい。
　上記の関係をさらに厳密に捉えたものを図１２Ｂに示す。断面視において、突起５０の外側側面で、半導体層４０に近接するところに現れる湾曲形状は、ブレード６００の先端の丸みを帯びた形状が反映されたものであるとみることができる。断面視において、半導体層４０に近接し、半導体層４０の側面（破線Ｄ）から下方かつ外側に現れる湾曲形状を２乗までの多項式で近似したとき、その近似曲線が極小（すなわち微分係数がゼロ）となる位置（図１２Ｂ中における点Ｊ）までの、半導体層４０の側面（破線Ｄ）からの距離をＬ２／２［μｍ］とすると、Ｌ２は概ね工程５０５における個片化で用いられたブレード６００の幅であるとみてよい。
　したがってＭ１×Ｌ２／２≒Ｗｂ×Ｈｂ／２の関係が成立することになり、突起５０の幅ＷｂはＷｂ≧５μｍの関係が望ましいことから、Ｍ１≧５×Ｈｂ／Ｌ２の関係が成立することが望ましい。
　すなわち突起５０の断面視で、金属層３０と突起５０との外側側面は、半導体層４０の側面に起点がある湾曲形状を有し、半導体層４０の側面から、湾曲形状を多項式近似したときの近似曲線が極小となる位置までの、半導体層４０の側面に垂直な方向における距離の２倍をＬ２[μｍ]とし、突起５０の根元の幅をＷｂ[μｍ]とし、突起５０の長さをＨｂ[μｍ]とすると、第１の金属層３０ａの厚さは５×Ｈｂ／Ｌ２[μｍ] 以上であればよい。
　ところで金属層３０を厚くすると、図４に示す製造工程のうち、工程５０４のシリコンウェーハ裏面への金属（金属層３０）製膜の後に、シリコンウェーハの反りが大きくなる場合がある。シリコンウェーハの反りが大きいと、以降の工程が進行しにくくなるため都合がわるい。なるべくシリコンウェーハの反りを抑制するためには、工程５０３のシリコンウェーハの薄化加工で、シリコンウェーハをなるべく薄化しないことが有効である。
　本発明者らの検討の結果によれば、金属層３０において、第１の金属層３０ａを、Ａｇを主成分として８μｍの厚さで形成した場合、半導体基板３２の厚さが１５０μｍ以上であればシリコンウェーハに生じる反りを最大でも７ｍｍ未満に抑制できることが分かった。シリコンウェーハの反りが７ｍｍ未満であれば工程５０４より後の工程を円滑に進行することができる。
　また半導体装置１として許容される製品の厚さを超えない範囲で、半導体基板３２を厚く残すことが望ましい。製品の厚さの上限としては４００μｍが要望されることが多い。半導体装置１の厚さは、マージンを考慮して、３９０μｍ以下であることが望ましい。
　すなわち本実施形態１における半導体装置１は、半導体基板３２の厚さが１５０μｍ以上であり、半導体装置１の厚さが３９０μｍ以下であることが望ましい。半導体基板３２の厚さは、より具体的には、１５０μｍ以上２８０μｍ以下であることが望ましい。上限２８０μｍというのは、半導体装置１の厚さ上限３９０μｍから、ボール型のバンプ電極の高さの最小である１００μｍと、金属層３０の厚さの最小である８μｍを、マージンを考慮して差し引いた値である。
　ところで本実施形態１における半導体装置１は、ボール型のバンプ電極（ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１）の高さが、最小でも１００μｍ以上で備わることを特徴としている。バンプ電極の高さは１５０μｍ以上の大きいものが求められることもあり、そのような場合には、各バンプ電極の高さは、半導体基板３２の厚さよりも大きくなることがある。以下では、各バンプ電極の高さが、半導体基板３２の厚さよりも大きくなる場合の特徴について説明する。
　各バンプ電極の高さｈ［μｍ］が、半導体基板３２の厚さよりも大きくなる場合、図１および図２に示すように、典型的には、実装前の各バンプ電極の直径ｒ１［μｍ］は、各バンプ電極が接触するそれぞれのパッドの直径ｒ２［μｍ］よりも大きくなる（ｒ１＞ｒ２）。しかしｒ１およびｒ２の大小関係および、平面視における半導体層４０の大きさによっては、半導体装置１を実装基板にフェイスダウン実装すると、バンプ電極が半導体装置１の外周からはみ出てしまうことがある。バンプ電極が半導体装置１の外周からはみ出ると、金属層３０と接触して短絡する可能性が高まるので望ましくない。図１３に、本実施形態１における半導体装置１で、平面視での形状が１辺の長さが８００μｍ（０．８ｍｍ）の正方形である半導体装置１を、実装基板にフェイスダウンで実装した後の断面ＳＥＭ像を示す。
　図１３に示すように、半導体装置１のバンプ電極は実装基板８００へのフェイスダウン実装で、縦方向（＋Ｚ方向）に一定量だけ押しつぶされる。この結果、バンプ電極は横方向（±Ｘ方向）に押し出される。実装後のバンプ電極の直径をｒ３［μｍ］とするならば、ｒ３＞ｒ１となる。図１３に示す半導体装置１においては、実装前のバンプ電極の直径ｒ１は０．２６μｍであったが、実装後のバンプ電極の直径ｒ３は少なくとも０．２９μｍまで拡大していることが分かる。
　本発明者らの検討では、各パッドから横方向へ押し出された分（ｒ３－ｒ２）は、最大で、実装前におけるバンプ電極の直径とパッド直径との差（ｒ１－ｒ２）の５倍に至ることが分かった。そこで、平面視で半導体装置１の各パッド（ソースパッド、ゲートパッド、ドレインパッド）の外周から、それぞれ最近接する半導体層４０の外周までの距離をｄ［μｍ］とすると、あらかじめ半導体装置１について、ｄ≧（ｒ３－ｒ２）／２≧５×（ｒ１－ｒ２）／２の関係が成立するように、各パッドを設置すればよいといえる。関係式の右辺が２で除してあるのは、断面視において各バンプ電極が押し出された分の、片側だけを考慮するためである。
　上記の関係が成立するように各パッドを設置すれば、半導体装置１をフェイスダウン実装した後においても、平面視で半導体層４０の外周からバンプ電極（ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１）がはみ出ることがなく、短絡の可能性を低めることができる。
　ところでバンプ電極の高さを１５０μｍ以上確保しながら、半導体装置１の面積を特に小さくすることが求められる場合がある。典型的には、平面視で半導体装置１（半導体層４０）を１辺の長さが８００μｍ（０．８ｍｍ）以下の正方形状とすることが求められる。尚、ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１の３種類のバンプ電極の形成が必要であれば、半導体層４０をなるべく小さい形状にすることが求められる場合ほど、図２に示すように半導体装置１はバンプ電極を４つ備える正方形状とすることが自然である。
　半導体装置１の限られた面積の中に、相対的に大きなバンプ電極を形成するには、バンプ電極同士が接触しないよう特に留意せねばならない。平面視で、隣接するバンプ電極間においては少なくとも２×ｄの寸法が確保されることが好ましい。したがって、平面視において半導体層４０が、１辺の長さをＬ［μｍ］とする正方形状であるとすると、半導体層４０の１辺に沿ってバンプ電極は２つ形成されるから、Ｌ≧２×ｒ２＋４×ｄ≧１０×ｒ１－８×ｒ２の関係が成立することが好ましい。
　所望する半導体装置１の１辺の長さＬに対して、上記の関係が成立するように、バンプ電極の直径ｒ１やパッドの直径ｒ２を選択することが望ましい。例えば、半導体層４０の１辺の長さＬ＝７８０μｍ（０．７８ｍｍ）の制約の下で、バンプ電極の高さｈ＝１９０μｍが求められる場合、バンプ電極の直径ｒ１はおよそ２６０μｍとなる。すると上記の関係式に基づいて、バンプ電極を載置するパッドの直径ｒ２は、２２８μｍ以上であることが望ましいことになる。
　すなわち本開示における半導体装置１は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置１であって、半導体基板３２と、半導体基板３２上に形成された低濃度不純物層３３と、半導体基板３２と低濃度不純物層３３とを合わせて半導体層４０と称したとき、半導体層４０の表面側に形成された、高さ１５０μｍ以上のボール型のバンプ電極（ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１）と、を備え、ボール型のバンプ電極の高さは半導体基板３２の厚さよりも大きく、半導体層４０の平面視において、半導体層４０は１辺の長さがＬ［μｍ］の正方形状であり、平面視でボール型のバンプ電極の直径をｒ１［μｍ］、ボール型のバンプ電極と半導体層４０の表面との接触面の直径をｒ２［μｍ］とすると、ｒ１＞ｒ２であり、Ｌ≧１０×ｒ１－８×ｒ２の関係が成立する半導体装置１であることが好ましい。
　このような構造である場合、小型の半導体装置１でバンプ電極の高さを１５０μｍ以上確保しながら、フェイスダウン実装後においても、平面視で半導体層４０の外周からバンプ電極（ソースバンプ電極１１１、ゲートバンプ電極１１９、ドレインバンプ電極１８１）がはみ出ることがなく、さらにバンプ電極同士が接触することを抑制することができる。
　本願発明に係る縦型電界効果トランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
　１　半導体装置
　１０　縦型電界効果トランジスタ（トランジスタ）
　１１　ソース電極
　１２、１３、８２，８３　部分
　１４　ソース領域
　１５　ゲート導体
　１６　ゲート絶縁膜
　１７　トレンチ
　１８　ボディ領域
　１８ａ　接続領域
　３０　金属層
　３０ａ　第１の金属層
　３０ｂ　第２の金属層
　３２　半導体基板
　３３　低濃度不純物層またはドリフト層
　３４　層間絶縁膜
　３５　パッシベーション層
　３８　ドレイン引き上げ領域
　４０　半導体層
　５０、５００　突起（バリ）
　８１　ドレイン電極
　１１１　ソースバンプ電極
　１１９　ゲートバンプ電極
　１８１　ドレインバンプ電極
　５００ａ　半遊離体
　６００　ブレード
　７００　ダイシングシート
　８００　実装基板
　５０１　工程
　５０２　工程
　５０３　工程
　５０４　工程
　５０５　工程
　Ａ１　活性領域
　Ａ２　制御領域
　Ａ３　ドレイン導通領域

Claims (10)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　半導体基板と、
    　前記半導体基板上に形成された半導体層と、
    　前記半導体層に形成された縦型電界効果トランジスタと、
    　前記半導体層の表面側に形成された、高さ１００μｍ以上のボール型のバンプ電極と、
    　前記半導体基板の裏面側の全面に接触して形成された多層構成の金属層と、を備え、
    　前記金属層のうち、最も厚い第１の金属層は、前記金属層を構成する金属種の中で最も延性が高い第１の金属を主成分とし、
    　前記第１の金属層は厚さが８μｍ以上で、
    　前記半導体層の平面視において、前記金属層の外周には前記半導体基板の裏面側下方に突き出る突起が備わり、
    　前記突起の断面視において、前記突起の幅は５μｍ以上となる個所が備わる
    　半導体装置。
  2. 　前記金属層は、第２の金属層を有し、
    　前記第２の金属層は、前記第１の金属層に接触して積層形成され、
    　前記平面視において、前記半導体装置の中央に面する方を内側とし、前記半導体装置の外周に面する方を外側とすると、前記個所における、前記突起の内側側面は、厚さが１μｍ未満の前記第２の金属層が露出し、
    　前記個所における、前記突起の外側側面は前記第１の金属層が露出し、
    　前記個所における、前記突起の、前記半導体基板の裏面側下方に突き出る長さは２０μｍ以下である
    　請求項１に記載の半導体装置。
  3. 　前記個所における前記突起の断面視で、前記突起は、前記突起を構成する前記第１の金属層が、前記半導体層の側面よりも前記外側へ膨らむ形状である
    　請求項２に記載の半導体装置。
  4. 　前記個所における前記突起の断面視で、前記半導体層の側面に直交する方向で、前記半導体層の側面から、前記突起を構成する前記第１の金属層が前記外側へ最も膨らむ位置までの長さの２倍をＬ１［μｍ］とし、前記突起の長さをＨｂ［μｍ］とすると、
    　前記第１の金属層の厚さは５×Ｈｂ／Ｌ１［μｍ］以上である
    　請求項３に記載の半導体装置。
  5. 　前記個所における前記突起の断面視において、前記突起を構成する前記第１の金属層で、前記半導体層と近接する部分における前記外側側面は、前記半導体層の側面に起点がある湾曲形状を有し、
    　前記半導体層の側面に直交する方向で、前記半導体層の側面から、前記湾曲形状を多項式近似したときの近似曲線が極小となる位置までの長さの２倍をＬ２［μｍ］とし、前記突起の長さをＨｂ［μｍ］とすると、
    　前記第１の金属層の厚さは５×Ｈｂ／Ｌ２［μｍ］以上である
    　請求項３に記載の半導体装置。
  6. 　前記個所における前記突起の断面視において、前記突起は、前記半導体基板の裏面側下方に向かって、前記突起の根元から先端までの区間において幅が増加する部分を有さない
    　請求項２に記載の半導体装置。
  7. 　前記個所における前記突起の断面視において、前記突起は、前記突起の先端が前記半導体基板の裏面側下方における最下点である
    　請求項２に記載の半導体装置。
  8. 　前記半導体基板の厚さは１５０μｍ以上であり、
    　前記半導体装置の厚さは３９０μｍ以下である
    　請求項２に記載の半導体装置。
  9. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　半導体基板と、
    　前記半導体基板上に形成された半導体層と、
    　前記半導体層の表面側に形成された、高さ１５０μｍ以上のボール型のバンプ電極と、を備え、
    　前記ボール型のバンプ電極の高さは前記半導体基板の厚さよりも大きく、
    　前記半導体層の平面視において、前記半導体層は１辺がＬ［μｍ］の正方形状であり、
    　前記平面視で前記ボール型のバンプ電極の直径をｒ１［μｍ］、前記ボール型のバンプ電極と前記半導体層の表面との接触面の直径をｒ２［μｍ］とすると、
    　ｒ１＞ｒ２であって、さらにＬ≧１０×ｒ１－８×ｒ２の関係が成立する
    　半導体装置。
  10. 　前記平面視で、前記ボール型のバンプ電極と前記半導体層の表面との接触面の外周から、最近接する前記半導体層の外周までの距離をｄ［μｍ］とすると、ｄ≧５×（ｒ１－ｒ２）／２の関係が成立する
    　請求項９に記載の半導体装置。
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